CN105474397B - 氧化物半导体基板及肖特基势垒二极管 - Google Patents

氧化物半导体基板及肖特基势垒二极管 Download PDF

Info

Publication number
CN105474397B
CN105474397B CN201480045491.XA CN201480045491A CN105474397B CN 105474397 B CN105474397 B CN 105474397B CN 201480045491 A CN201480045491 A CN 201480045491A CN 105474397 B CN105474397 B CN 105474397B
Authority
CN
China
Prior art keywords
oxide semiconductor
diode element
schottky barrier
barrier diode
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480045491.XA
Other languages
English (en)
Other versions
CN105474397A (zh
Inventor
笘井重和
柴田雅敏
川岛绘美
矢野公规
早坂紘美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Idemitsu Kosan Co Ltd
Original Assignee
Idemitsu Kosan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co Ltd filed Critical Idemitsu Kosan Co Ltd
Publication of CN105474397A publication Critical patent/CN105474397A/zh
Application granted granted Critical
Publication of CN105474397B publication Critical patent/CN105474397B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本发明提供一种肖特基势垒二极管元件，其包含n型或p型硅(Si)基板、氧化物半导体层、及肖特基电极层，且上述氧化物半导体层包含以镓(Ga)为主成分的多晶氧化物及非晶质氧化物中的任一者或两者。

Description

氧化物半导体基板及肖特基势垒二极管
技术领域
本发明涉及一种具有整流特性的氧化物半导体基板及肖特基势垒二极管元件。
背景技术
肖特基势垒二极管是利用形成于金属与半导体的接合面的势垒而具有整流作用的二极管。作为半导体，最常使用Si(例如专利文献1)。另外，作为带隙大于Si的化合物半导体，使用GaAs或最近的SiC(例如专利文献2及3)。
Si系的肖特基二极管用于高速开关元件或数GHz频带内的发送/接收用混频器、或者频率转换元件等。GaAs系的肖特基二极管元件可实现进一步高速的开关元件，用于微波用的转换器或混频器等。SiC有效利用带隙的宽度，期待在更高压的电动汽车、铁道、输电等中应用。
使用Si的肖特基势垒二极管成本较低，被广泛地使用，但由于带隙较小为1.1eV，因此为了具有耐压性，必须增大元件的尺寸。GaAs的带隙为1.4eV，优于Si，但难以于Si基板上外延生长，难以获得错位少的结晶。SiC由于带隙较宽为3.3eV，因此绝缘破坏电场也高，是性能最可期待的材料，但由于经过基板制作、外延生长以及高热的工艺，因此在量产性、成本方面存在问题。
另外，最近，作为比SiC间隙进一步宽的材料，Ga2O3备受期待。
氧化物半导体是兼顾迁移率的高度与能隙的宽度的材料，被期待在下一代显示器的驱动用晶体管、短波长传感器、低耗电电路中的应用等。另外，还报道了关于功率装置，也有使用单斜晶的β-Ga2O3的例子， VB＝0.71MV/cm(非专利文献1)。还报道了使单斜晶的β-Ga2O3与Ti层叠而制成欧姆电极，应用于发光二极管的例子(专利文献4)。
据报道，Ga2O3具有α、β、γ、δ、ε型的不同结晶结构，但热稳定最好的是单斜晶系的β型，带隙为4.8eV～4.9eV。β-Ga2O3可通过浮区熔融 (floating zone；FZ)法、或EFG(edge-defined film-fed growth)法获得单晶基板。然而，为了在其上进行同质外延生长，现状为需要分子束外延法，量产性有困难。
现有技术文献
专利文献
专利文献1：日本专利特开2009-164237号公报
专利文献2：日本专利特开平5-36975号公报
专利文献3：日本专利特开平8-97441号公报
专利文献4：日本专利第5078039号
非专利文献
非专利文献1：K.Sasakietal.，Appl.Phys.Express 5(2012)035502
发明内容
本发明鉴于上述课题而研发，其目的在于提供一种利用廉价且量产性优异的方法在Si晶片等廉价的基板上形成带隙宽的化合物半导体而具有优异的电流-电压特性的肖特基势垒二极管元件。
另外，本发明的目的在于提供一种适合肖特基势垒二极管元件、二极管元件、功率半导体元件的氧化物半导体基板。
根据本发明，可提供以下的肖特基势垒二极管元件等。
1.一种肖特基势垒二极管元件，其具有n型或p型硅(Si)基板、氧化物半导体层、及肖特基电极层，且所述氧化物半导体层包含以镓(Ga)为主成分的多晶氧化物及非晶质氧化物中的任一者或两者。
2.一种肖特基势垒二极管元件，其具有n型或p型硅(Si)基板、氧化物半导体层、及肖特基电极层，且所述氧化物半导体层包含以镓(Ga)为主成分的多晶氧化物。
3.如1或2所述的肖特基势垒二极管元件，其中，在所述氧化物半导体层中，镓的含量相对于全部金属元素的含量的原子组成百分率 [Ga]/([Ga]+[Ga以外的全部金属元素])×100为90～100原子％。
4.如1～3中任一项所述的肖特基势垒二极管元件，其中，在所述硅基板上形成有所述氧化物半导体层，在所述氧化物半导体层上形成有所述肖特基电极层。
5.如1～3中任一项所述的肖特基势垒二极管元件，其中，在所述硅基板上形成有所述肖特基电极层，在所述肖特基电极层上形成有所述氧化物半导体层。
6.如1～5中任一项所述的肖特基势垒二极管元件，其中，在所述氧化物半导体层中，以氧化物半导体层中的全部金属元素中0.01原子％～10 原子％的比例包含选自Si、Ge、Sn、Ti、Zr及Hf中的至少1种元素。
7.如1～6中任一项所述的肖特基势垒二极管元件，其中，所述氧化物半导体层在室温下的载流子浓度为1×1014cm-3以上且1×1017cm-3以下。
8.如1～7中任一项所述的肖特基势垒二极管元件，其中，所述肖特基电极层为功函数为4.7eV以上的金属薄膜。
9.如1～8中任一项所述的肖特基势垒二极管元件，其以所述氧化物半导体层的端部不露出的方式被绝缘膜被覆。
10.一种电路，其包含1～9中任一项所述的肖特基势垒二极管元件。
11.一种电气设备，其包含1～9中任一项所述的肖特基势垒二极管元件。
12.一种电子设备，其包含1～9中任一项所述的肖特基势垒二极管元件。
13.一种车辆，其包含1～9中任一项所述的肖特基势垒二极管元件。
14.一种结构体，其特征在于，具备功函数为4.7eV以上的金属薄膜与以Ga为主成分的氧化物半导体发生电接触的区域。
15.如14所述的结构体，其中，在所述以Ga为主成分的氧化物半导体中，以氧化物半导体中的全部金属元素中0.01原子％以上且10原子％以下的比例包含选自Si、Ge、Sn及Ti中的至少1种元素。
16.如14或15所述的结构体，其中，在所述氧化物半导体中，镓的含量相对于全部金属元素的含量的原子组成百分率([Ga]/([Ga]+[Ga以外的全部金属元素])×100)为90～100原子％。
17.如14～16中任一项所述的结构体，其中，所述氧化物半导体在室温下的载流子浓度为1×1014cm-3以上且1×1017cm-3以下。
18.如14～17中任一项所述的结构体，其中，所述氧化物半导体的膜厚为50nm～20μm。
19.如14～18中任一项所述的结构体，其中，所述金属薄膜包含Au、 Cr、Cu、Fe、Ir、Mo、Nb、Ni、Pd、Pt、Re、Ru、W、In2O3、In-Sn-O、或In-Zn-O。
20.一种氧化物半导体基板，其特征在于，其是14～19中任一项所述的结构体层叠于导电性的基板上而成的。
21.如20所述的氧化物半导体基板，其中，所述导电性的基板由选自单晶硅、多晶硅及微晶硅中的1种以上构成。
22.一种氧化物半导体基板，其特征在于，其是14～19中任一项所述的结构体层叠于电绝缘性的基板上而成的。
23.一种功率半导体元件，其使用了20～22中任一项所述的氧化物半导体基板。
24.一种二极管元件，其使用了20～22中任一项所述的氧化物半导体基板。
25.一种肖特基势垒二极管元件，其使用了20～22中任一项所述的氧化物半导体基板。
26.一种肖特基势垒二极管元件，其包含20～22中任一项所述的氧化物半导体基板，且将所述以Ga为主成分的氧化物半导体作为氧化物半导体层，将所述功函数为4.7eV以上的金属薄膜作为肖特基电极层。
27.一种电路，其包含选自由23所述的功率半导体元件、24所述的二极管元件、以及25或26所述的肖特基势垒二极管元件所组成的组中的 1种以上的元件。
28.一种电气设备，其包含27所述的电路。
29.一种电子设备，其包含27所述的电路。
30.一种车辆，其包含27所述的电路。
根据本发明，可提供一种利用廉价且量产性优异的方法在Si基板上形成带隙宽的化合物半导体而具有优异的电流-电压特性的肖特基势垒二极管元件。
根据本发明，可提供一种适合肖特基势垒二极管元件、二极管元件、功率半导体元件的氧化物半导体基板。
附图说明
图1是示意性地表示本发明的肖特基势垒二极管元件的一实施方式的剖面图。
图2是示意性地表示本发明的肖特基势垒二极管元件的一实施方式的剖面图。
图3是示意性地表示本发明的肖特基势垒二极管元件的一实施方式的剖面图。
图4是示意性地表示具有实施例7中得到的本发明的结构体的氧化物半导体基板的剖面图。
图5是表示实施例7中得到的结构体的电流-电压特性的曲线图。
图6是示意性地表示实施例8中得到的本发明的肖特基势垒二极管元件的剖面图。
图7是表示实施例8中得到的本发明的肖特基势垒二极管元件的电流 -电压特性的曲线图。
图8是实施例8中得到的氧化物半导体膜的X射线衍射图(XRD)。
图9是实施例10中得到的氧化物半导体膜的X射线衍射图(XRD)。
图10是比较例2中得到的氧化物半导体膜的X射线衍射图(XRD)。
具体实施方式
1.肖特基势垒二极管元件
本发明的肖特基势垒二极管元件具有n型或p型硅(Si)基板、氧化物半导体层、及肖特基电极层，上述氧化物半导体层包含以镓(Ga)为主成分的多晶氧化物及非晶质氧化物中的任一者或两者。
本发明中，所谓“氧化物半导体层包含以镓(Ga)为主成分的多晶氧化物”，是指在氧化物半导体层中，镓的含量相对于全部金属元素的含量的原子组成百分率([Ga]/([Ga]+[Ga以外的全部金属元素])×100)为90～100原子％。另外，所谓多晶氧化物，是指结晶轴的方向未必一致的结晶Ga2O3的集合体。所谓非晶质氧化物，是指在X射线解析中不具有衍射峰的氧化物。
通过使用带隙宽的氧化镓系的多晶材料，可提供一种具有优异的电流 -电压特性、特别是具有高的绝缘破坏电场、且量产性优异的肖特基势垒二极管元件。
在氧化物半导体层中，镓的含量优选为相对于氧化物半导体层中的全部金属元素的含量为90原子％以上，更优选为95原子％以上。由此，维持Ga2O3原本具有的宽带隙，可期待高耐电压。镓含量的上限并无特别限定，例如为100原子％。
另外，氧化物半导体层也可还包含选自Si、Ge、Sn、Ti、Zr、及Hf 中的1种以上的元素。即，氧化物半导体层由氧化镓(Ga2O3)、及任意的这些添加元素的氧化物构成。添加元素的氧化物并无特别限定。
添加元素优选为选自Si、Sn、Ti、及Zr中的1种以上的元素。
氧化物半导体层的元素的组成比可通过二次离子质谱分析(SIMS)进行定量分析而求出。具体而言，氧化物半导体层的元素的组成比通过研磨等方法使半导体层的剖面露出之后，使用浓度已知的标准试样，通过校准曲线法进行定量。
另外，在利用溅射法成膜时，氧化物半导体层的元素的组成比与溅射靶的组成大致相同。溅射靶中的元素的组成比通过电感耦合等离子发光分析装置(ICP-AES)对所含元素进行定量分析并求出。
在使用ICP-AES的分析中，若利用喷雾器使溶液试样成为雾状，导入至氩等离子(约6000～8000℃)中，则试样中的元素吸收热能而被激发，轨道电子从基态跃迁至高能阶的轨道。该轨道电子以10-7～10-8秒左右迁移至更低能阶的轨道。此时，以光的形式放射能量的差，从而发光。由于该光显示元素固有的波长(光谱线)，因此可根据光谱线的有无确认元素的存在。
具体而言，对通过酸处理使溅射靶溶解而得的溶液试样使用浓度已知的标准试样，通过校准曲线法进行定量，并将所获得的溶液中的浓度换算为靶中的组成(原子％)。
另外，各光谱线的大小(发光强度)与试样中的元素数成比例，因此通过与已知浓度的标准液进行比较，可求出试样浓度。
利用定性分析确定所含有的元素后，利用定量分析求出含量，并根据其结果求出各元素的原子比。
用于本发明的肖特基势垒二极管元件的氧化镓的特征在于，为多晶和 /或非晶质。为多晶的情况下，晶形可为α、β、γ、δ、ε中的任一结晶形态，另外，也可为它们的混合物。其中，就动作稳定性的方面而言，优选为以β-Ga2O3为主成分。
纯粹的多晶Ga2O3的带隙宽，另一方面，常温下的载流子浓度小，在作为二极管工作时导通电阻变高。在导通电阻高的情况下，产生发热的问题。因此，若掺杂适量的正四价的元素，例如选自Si、Ge、Sn、Ti、Zr、及Hf中的1种以上的元素，则可改善。
这些添加元素的掺杂量相对于氧化物半导体层中的全部金属元素，优选为0.01原子％～10原子％，进一步优选为0.04～5原子％。若掺杂量未达 0.01原子％，则无掺杂的效果，载流子浓度一直较低。若掺杂量超过10 原子％，则在Ga2O3的多晶的晶界发生偏析，逆向偏压时的绝缘破坏电场强度降低。
掺杂方法有如下方法等：在溅射靶的制造时，一开始起以氧化物的形式混入；在溅射时准备掺杂用的氧化物靶，与Ga2O3同时进行溅射；在形成Ga2O3膜后将作为目标的供体原子进行离子掺杂。其中，将Ga2O3混入至溅射靶的方法可获得均匀的掺杂浓度分布，生产率优异。离子掺杂法可通过加速电压与时间某种程度地控制掺杂分布。例如，可在肖特基电极层界面低浓度地掺杂，在欧姆电极层界面高浓度地掺杂，从而提高二极管性能。
另外，作为对用于本发明的肖特基势垒二极管元件的氧化镓的载流子浓度进行调整的另一方法，也可将氧化物半导体层中的选自Zn、In、Cd、 Al、Mg中的1种以上作为氧化物，以相对于氧化物半导体层整体的金属原子的比例计，在0.01原子％～10原子％的范围内包含。该方法并非针对 Ga2O3的掺杂，有调整带隙本身的效果。在添加ZnO、In2O3、CdO、SnO2时，有缩小Ga2O3的带隙，增加载流子浓度的效果。相反，在添加Al2O3、 MgO时，有增加Ga2O3的带隙，减少载流子浓度的效果。
带隙与载流子浓度决定肖特基势垒二极管元件的耐压与导通电阻的参数，存在符合用途的最佳值。在比起耐压更重视导通电阻的低值的情况下，可使带隙窄于Ga2O3。相反，在比起导通电阻的低值更重视耐压的情况下，可使带隙宽于Ga2O3。导通电阻与耐压通常处于取舍的关系，通过使用氧化物半导体，与现有的硅材料相比，可兼顾两者。
为了显示良好的二极管元件特性，氧化物半导体层于室温(298K)下的载流子浓度优选为1×1014cm-3以上且1×1017cm-3以下。在载流子浓度低于 1×1014cm-3的情况下，导通电阻变得过高，在工作时引起发热，因此不优选。在载流子浓度超过1×1017cm-3的情况下，电阻变得过低，逆向偏压时的漏电流上升。载流子浓度更优选为1×1015cm-3以上且5×1016cm-3以下。载流子浓度利用实施例中记载的方法进行测定。
硅(Si)基板可使用n型硅基板与p型硅基板中的任一者。另外，该硅基板可使用单晶硅基板、多晶硅基板、微晶硅基板等现有公知的表面平滑性优异的基板。
需要说明的是，多晶的一个形态为微晶。多晶为单晶的集合体，存在明确的晶界，常常对电学特性造成影响。其中，微晶的粒径的尺寸为亚微米以下，不存在明显的晶界。因此，有由晶界散射所导致的电学特性的不均少的优点。
肖特基电极层使用功函数为4.7eV以上的材料。具体而言，使用Ru、 Au、Pd、Ni、Ir、Pt、或它们的合金。若功函数低于4.7eV，则肖特基势垒的高度变低，逆向偏压时的漏电变大。
另一方面，用于欧姆电极层的金属的功函数也取决于硅晶片的杂质浓度，优选为4.1eV左右，若也考虑密接性，则优选为Ti或Mo。
在本发明的肖特基势垒二极管元件的一个实施方式中，在硅基板上形成氧化物半导体层，在氧化物半导体层上形成肖特基电极层。
在使用n型硅晶片的情况下，在基板的正面侧层叠Ga2O3系氧化物半导体，进一步在其上配置形成肖特基的电极层(Pt、Au、Pd、Ni等)。在基板的背面侧层叠Ti等与n型硅形成欧姆结的电极层。另外，为了确保导通，背面侧优选隔着Ni层叠Au等良导体。需要说明的是，Ni有防止 Au的扩散的效果。
另外，在本发明的肖特基势垒二极管元件的另一实施方式中，在硅基板上形成肖特基电极层，在肖特基电极层上形成氧化物半导体层。
在使用p型硅晶片的情况下，在基板的正面侧首先层叠Pt、Au、Pd、 Ni等肖特基电极层，在其上通过溅射法形成Ga2O3系氧化物半导体。此时，肖特基势垒也形成于Pt、Au、Pd、Ni等金属与氧化物半导体层的界面。另外，若在形成氧化物半导体层之前，利用氧等离子或UV臭氧等对肖特基电极层表面进行氧化处理，则可获得更良好的二极管元件特性。
在溅射纯粹的Ga2O3而获得氧化物半导体层的情况下，优选通过离子掺杂来掺杂正四价的元素，例如选自Si、Ge、Sn、Ti、Zr、及Hf中的1 种以上的元素。掺杂以表面为中心进行，必须以不到达肖特基界面的方式调整掺杂时的电场强度。另外，离子掺杂结束后，为了进行活化，在200℃以上且600℃以下的条件下进行退火。
进而，在氧化物半导体层上层叠Ti等与氧化物半导体形成欧姆结的金属。此时，也与上述相同，可以隔着Ni进一步层叠Au等良导体。另一方面，在p型硅晶片的背面侧层叠用来辅助导通的密接性优异的电极。
需要说明的是，也可在本发明的肖特基势垒二极管元件中设置现有公知的保护环结构。所谓保护环，是层叠于氧化物半导体层与肖特基电极层之间的构件，有提高耐电压的效果。由于电场集中于氧化物半导体层的端部(边缘部分)，变得容易产生绝缘破坏，因此若以覆盖该端部的方式层叠 SiO2等绝缘膜，则可进一步提高耐电压(绝缘破坏电压)。
本发明的肖特基势垒二极管元件优选以氧化物半导体层的端部不露出的方式被绝缘膜被覆。
构成本发明的肖特基势垒二极管元件的氧化物半导体层、肖特基电极层、欧姆电极层等例如可如实施例所记载，通过作为廉价且量产性优异的方法的现有公知的溅射成膜法等形成。
另外，形成肖特基电极的电极层与氧化物半导体层的界面可在肖特基电极溅射工序中导入氧气而进行反应性溅射，层叠10nm以下的薄氧化膜。
在形成氧化物半导体层之后，可供至退火处理，使氧化物半导体结晶化。通过使氧化物半导体结晶化，可降低导通电阻，可防止发热。退火处理的条件并无特别限定，例如只要在形成氧化物半导体层之后，在氮气中，以500℃进行0.5小时处理而使氧化状态稳定化，接下来在形成电极层之后，在空气中，以200℃进行1小时处理即可。氧化物半导体的结晶化可通过X射线衍射(XRD)测定或TEM来确认。
需要说明的是，若进行多晶化，则会产生晶界或晶格缺陷等，在其成为减弱耐电压的原因的情况下，优选为直接以非晶质使用。在以非晶质的形式使用的情况下，虽然取决于形成氧化物半导体层的元素的种类，但只要将加热处理条件设定为例如300℃以下、1小时以内即可。通过以300℃以下的低温进行加热，可获得稳定的非晶质状态。
本发明的肖特基势垒二极管元件具有高的绝缘破坏电场。本发明的肖特基势垒二极管元件的绝缘破坏电场优选为0.5MV/cm以上，更优选为 0.7MV/cm以上。由此，可将二极管元件设计为较薄，因此可缩小元件，也有利于散热对策。
本发明的肖特基势垒二极管元件的n值优选为2以下，更优选为1.5 以下。由此，导通电阻变小，可抑制发热。
本发明的肖特基势垒二极管元件可分别适宜地用于电路、电气设备、电子设备、车辆、电动车辆。
2、结构体和氧化物半导体基板
本发明的结构体的特征在于，具备功函数为4.7eV以上的金属薄膜与以Ga为主成分的氧化物半导体发生电接触的区域。
本发明的结构体在肖特基势垒二极管元件中，上述功函数为4.7eV以上的金属薄膜发挥作为肖特基电极层的作用，上述以Ga为主成分的氧化物半导体发挥作为氧化物半导体层的作用。
本发明的氧化物半导体基板的特征在于，上述本发明的结构体层叠于导电性的基板上而成。
本发明的氧化物半导体基板是对制造肖特基势垒二极管元件、功率半导体元件、二极管元件有用的中间体。
为了实现上述目的，本发明的肖特基势垒二极管元件包含具备功函数为4.7eV以上的金属薄膜与以Ga为主成分的氧化物半导体发生电接触的区域的结构体。
所谓“金属薄膜与氧化物半导体发生电接触”，是指通过金属薄膜与氧化物半导体膜形成结，能够按照两者的费米能量一致的方式使电子自由地从氧化物半导体扩散至金属薄膜的这种接触状态。另外，所谓该“发生电接触的区域”，具体而言，可列举不隔着绝缘膜等而直接接合的区域。
此处，优选在以Ga为主成分的氧化物半导体中，以氧化物半导体中的全部金属元素中0.01原子％以上且10原子％以下的比例包含选自Si、 Ge、Sn、Ti、Hf、Zr中的至少1种以上的元素。
另外，结构体的以Ga为主成分的氧化物半导体中，镓的含量相对于全部金属元素的含量的原子组成百分率([Ga]/([Ga]+[Ga以外的全部金属元素])×100)优选为90～100原子％。
结构体的以Ga为主成分的氧化物半导体在室温(298K)下的载流子浓度优选为1×1014cm-3以上且1×1017cm-3以下。载流子浓度更优选为 1×1015cm-3以上且5×1016cm-3以下。
载流子浓度可利用实施例中记载的测定方法进行评价。
所谓功函数为4.7eV以上的金属薄膜，可列举Au、Cr、Cu、Fe、Ir、 Mo、Nb、Ni、Pd、Pt、Re、Ru、W等金属或In2O3、ITO(In-Sn-O)、IZO(In-Zn-O) 等金属氧化物等。需要说明的是，在获得明确的整流特性上，使用功函数更大、载流子浓度高的金属是有利的。功函数的更优选的范围为4.8eV以上，进一步优选为5.0eV以上。另外，功函数的上限并无特别限定，例如为5.6eV。
在使用金属氧化物作为金属薄膜的情况下，优选载流子浓度为 1020cm-3以上。若载流子浓度少于此，则在与以Ga为主成分的氧化物半导体层叠的情况下，空乏层的扩展变大，成为内阻的原因，容易对高速开关特性不利。因此，在与以Ga为主成分的氧化物半导体层叠时，更优选的金属薄膜的材料为Au、Ir、Ni、Pd或W。
另外，为了提高加工性，这些材料也可以不降低功函数的程度添加微量的金属。例如，若金属薄膜的材料为Au，则可使用添加有Ag与Cu的合金，若为Pd，则可使用添加有Ag与Cu的合金等。
功函数的测定使用光电子分光装置(例如理研计器公司制造的AC-3) 进行测定。另外，功函数会因酸、碱等的表面处理、或UV清洗等发生变化，但本发明中记载的功函数指在成膜后不进行处理而直接测定的值。
另外，在以Ga为主成分的氧化物半导体可添加选自Si、Ge、Sn及 Ti中的至少1种元素，添加元素的浓度(添加元素的合计的浓度)优选为氧化物半导体中的全部金属元素中的0.01原子％以上且10原子％以下。在混入至氧化物半导体的添加元素的合计的浓度为0.01原子％以下的情况下，有Ga2O3的载流子浓度变小，电阻上升的可能。另一方面，若混入至氧化物半导体的添加元素的合计的浓度超过10原子％，则有负责导电的 Ga2O3的传导通道中断，迁移率降低，同样地电阻上升的可能。因此，在使用在上述优选的范围以外添加选自Si、Ge、Sn及Ti中的至少1种元素的氧化物半导体的情况下，有顺向电压上升，引起电力损耗或发热的可能。
本发明中使用的以Ga为主成分的氧化物半导体不论单晶、非晶质、多晶等结构均可。若为单晶，则可期待导通电阻最小，但并非必须。以 Ga为主成分的氧化物半导体与结晶Si相比自不必说，即使与下一代功率装置的SiC或GaN相比也具有大的带隙，因此本来就具有较高的绝缘破坏电场能。因此，若为不要求非常高的高压的用途，则可通过减小膜厚而兼顾适度的导通电阻与高的崩溃电压。然而，在多晶的情况下，由于有通过晶界漏电的可能性，因此必须注意不过分进行晶体成长。
此外，本发明中使用的以Ga为主成分的氧化物半导体可应用溅射法、真空蒸镀法、CVD法等真空气相法，大气压CVD法、喷雾热裂解法、雾化CVD法等常压气相法，旋转涂布法、喷墨法、浇铸法、胶束电解法、电镀法等液相法等各种方法。需要说明的是，作为配合与基板的晶格常数而获得单晶的成膜法，也可利用雷射剥蚀、MBE、MOCVD等外延生长法。
然而，由于本发明中使用的以Ga为主成分的氧化物半导体不限定结构，因此若考虑生产率、量产性，则不必拘泥于外延法。另外，为了获得更高的崩溃电压，进行厚膜化是有利的。常压气相法和液相法是为了获得相对较厚的膜有利的方法，但有混入杂质的可能，必须进行适度的热处理。需要说明的是，胶束电场法或电镀法等方法是分布性优异的方法，可期待应用于二极管元件时的防漏电。
关于薄膜形成技术，可利用：热CVD法、CAT-CVD法、光CVD法、雾化CVD法、MO-CVD、等离子CVD等CVD法，MBE、ALD等控制原子水平的成膜法，离子电镀、离子束溅射、磁控溅射等PVD法，刮刀法、注塑法、挤出法、热加压法、溶胶凝胶法、气溶胶沉积法等现有公知的使用陶瓷工序的方法，涂布法、旋转涂布法、印刷法、喷雾法、电镀法、镀敷法、胶束电解法等湿式法等。用于本发明的肖特基势垒二极管元件的氧化物半导体的绝缘破坏电场为0.5～3MV·cm，与现有的硅系二极管相比具有非常优异的性能。所要求的耐压根据用途与目的而不同，在60V 耐压时必须为0.2μm～1.2μm，在600V耐压时必须为2μm～12μm。特别是在必需2μm以上的膜厚的情况下，使用CVD法或湿式法较PVD法在生产工序上更有利。
氧化物半导体的优选的膜厚为50nm以上且20μm以下。若膜厚低于 50nm，则耐压成为10V左右，作为多数用途的绝缘破坏电压而言不充分。若膜厚超过20μm，则耐压可实现5000V，但导通电阻变高，在开关时产生发热的问题。膜厚的更优选的范围为200nm以上且12μm以下。
另外，它们的膜厚可利用SURFCORDER或DEKTAK等触针式轮廓仪、或SEM、TEM等电子显微镜进行测定。
另外，本发明的结构体可层叠于导电性、电绝缘性中的任意基板上，使用导电性的基板的结构体就散热的方面而言优异。导电性的基板可使用单晶硅基板、多晶硅基板、微晶硅基板等现有公知的表面平滑性优异的基板。
对本发明的氧化物半导体基板所要求的特性为表面平滑性，特别是在纵向使用的情况下导电性也是必须的。廉价地实现该条件的基板为硅基板，除此以外，也可使用Cu、Al、Mo、W、Ni、Cr、Fe、Nd、Au、Ag、Nd、Pd等金属及它们的合金。特别是若使用导热性高的金属材料，则也可期待散热的效果，而且在进一步必须散热的情况下也可制成散热片结构。另外，也可使用GaAs、InP等化合物单晶晶片、Al2O3、ZnO、MgO、 SrTiO3、YSZ、铝酸镧、Y3Al5O12、NdGaO3等、蓝宝石、AlN、GaN、SiC、无碱玻璃、钠钙玻璃等各种氧化物、氮化物、碳化物等的基板。需要说明的是，在横向使用时，基板也可为绝缘性。此外，所谓纵向，是指于相对于氧化物半导体的膜面为垂直的方向通电，所谓横向，是指于相对于氧化物半导体的膜面为水平的方向通电。
另外，作为电绝缘性的基板，除玻璃以外，可使用聚碳酸酯、聚芳酯、聚对苯二甲酸乙二酯、聚醚砜、聚酰亚胺、酚树脂等树脂基板。
由于本发明的结构体无需高温工艺，因此可将用以驱动液晶显示器或有机EL等显示器的电路的电源部等与显示器搭载于同一基板上。
当在本发明的氧化物半导体基板上层叠欧姆性的电极的情况下，优选为选择具有接近于以Ga2O3为主成分的氧化物半导体的功函数 3.7eV～4.3eV的功函数的材料。以Ga2O3为主成分的氧化物半导体的功函数根据所添加的元素的种类与浓度而改变，若考虑密接性，则作为欧姆性的电极的材料，优选为Ti。
另外，本发明中使用的以Ga2O3为主成分的氧化物半导体优选为非晶质或者多晶结构。使用多晶结构时，若使粒径过度成长，则变得容易通过晶界而产生漏电，因此必须注意。
将Ga2O3成膜后，可按照多晶不过度成长的程度进行退火处理。通过进行退火处理，在层叠欧姆电极的下一行程中，夺氧得到缓解。在不进行退火处理的情况下，有时在层叠欧姆电极的工序中，氧从Ga2O3迁移至欧姆电极侧，Ga2O3区域的载流子浓度增加。若夺氧波及至对向的肖特基区域，则有整流效果消失的可能。
本发明的氧化物半导体基板可分别优选地用于功率半导体元件、二极管元件、肖特基势垒二极管元件，包含该功率半导体元件、二极管元件、肖特基势垒二极管元件中的1种以上的电路可分别优选地用于电气设备、电子设备、电动车辆。
本发明提供一种优选作为构成功率半导体元件、具体而言二极管元件或IGBT元件、MOSFET的构件的层叠体。特别是关于二极管元件，可适宜地提供肖特基势垒二极管元件或PN二极管元件、PIN二极管元件。
此处，关于二极管的种类，通过应用于电源电路所使用的整流二极管、或PWM方式的反相器电路所使用的快速恢复二极管等中，可抑制发热，减少耗电。特别是反相器电路要求工作频率高，开关切换时的恢复时间少。就该方面而言，若与现有的快速恢复二极管相比，则膜厚较小而且为单极，可充分地减少恢复时间。因此，工作频率越高，越可发挥本发明的二极管的特征。
例如，车辆用的反相器电路以往使用GTO。GTO适合大功率的开关，频率为500Hz左右，发动时的噪音成为问题。因此，最近的车辆或EV 中搭载IGBT的例子有所增加。IGBT的开关速度可提高至数10kHz，可抑制噪音，并且也可将周边的构件小型化。IGBT的开关损耗原理上小，但工作频率高，因此减少并用的快速恢复二极管的逆向漏电流对耗电的减少有较大的效果。因此，逆向的漏电流少于现有的Si二极管的本发明的二极管作为用于IGBT反相器的快速恢复二极管特别有效。今后，在期望提高工作频率并且顺畅的工作的情况下，效果进一步提高。另外，由于也可抑制发热，因此可进一步简化冷却机构。例如，在EV的情况下，有能够通过110℃的散热器将现有必需的多个冷却机构一体化的效果。
实施例
以下，适当参照附图说明本发明的实施例。
实施例1
图1是示意性地表示通过实施例1获得的肖特基势垒二极管元件的剖面图。
首先，准备电阻率0.02Ω·cm的n型硅(Si)基板11，利用稀氢氟酸进行处理而去除形成于基板的表面的自然氧化膜。将该Si晶片安装于溅射装置(岛津制作所制造：HSM552)。使用含有包含500ppm的Si的Ga2O3的烧结体(以下将该组成称为“Si-Ga2O3”)作为溅射靶，在RF100W的条件下进行溅射放电，在Si基板的去除了氧化膜的面上获得厚度300nm的 Si-Ga2O3膜(镓氧化物膜)12。
接着，通过光微影法将该Si-Ga2O3膜图案化而形成所需的图案之后，在氮气中、500℃、0.5小时的条件下进行退火而使Si-Ga2O3膜结晶化。通过XRD测定确认Si-Ga2O3膜的结晶状态。再次将该带有多晶Si-Ga2O3膜的Si基板安装于溅射装置，使用Pt靶进行溅射成膜，在多晶Si-Ga2O3膜上形成Pt电极13而获得肖特基结。
接下来，再次将该基板浸渍于稀氢氟酸而去除未形成多晶Si-Ga2O3膜的背侧的自然氧化膜，依次溅射成膜Ti14、Ni15、Au16而形成欧姆电极。最后，在空气中、200℃、1小时的条件下对该层叠体进行退火而获得肖特基势垒二极管元件10。
为了确认Si-Ga2O3膜在室温下的载流子浓度，进行CV(电容-电压) 测定。每单位面积的空乏层电容C[F/cm2]以C＝ε/W表示。此处，ε表示半导体的介电常数[F/cm]，W表示空乏层宽度[cm]。另外，在对肖特基二极管施加顺向偏压V[V]时，由于空乏层宽度为(1/2)，因此(1/2)。此处，q为基本电荷(＝1.6×10-19[C])，为内建电位[V]，表示Pt电极与Si-Ga2O3膜的接触电位差。
取得CV测定后，可对C-2-V特性进行绘图，并根据斜率求出掺杂浓度(＝载流子浓度)N。根据C-2-V的斜率进行计算，结果载流子浓度为 5×1015cm-3。
对所获得的肖特基势垒二极管元件的电流-电压特性进行测定，求出 n值与反向耐压。此处，n值如下述式(1)所示，是表示肖特基势垒二极管元件的特性的参数，n越接近1，越可获得理想的元件特性。
I＝I0[exp(eV/nkT)]···(1)
I：从镓氧化物膜向Si基板侧流动的总电流密度[A/cm2]
e：电子的电荷，1.60×10-19[C]
V：施加于元件的电压[V]
I0：施加于元件的电压V＝0时的电流密度[A/cm2]
k：玻耳兹曼常数，1.38×10-23[J/K]
T：温度[K]
其结果为，n值成为1.7，反向耐压成为23V。该反向耐压相当于 0.77MV/cm的绝缘破坏电场，即使与现有的使用单晶Si的肖特基势垒二极管相比也为2倍左右的高耐压。
此处，反向耐压的值根据反向耐压(V)＝绝缘破坏电场(V/cm)×半导体膜厚(cm)算出。
将以上的结果示于表1。需要说明的是，表中的“顺向电压”为流动 0.1mA/cm2所必需的电压，“On电流密度”(导通电流密度)为施加10V 时的电流密度。
实施例2～实施例3
以下，如表1所示，适当地变更肖特基电极与半导体的组成，并且与实施例1同样地均使用溅射法来制作肖特基势垒二极管元件。将对电流- 电压特性进行测定的结果示于表1。
实施例4
首先，准备电阻率0.02Ω·cm的n型Si基板，利用稀氢氟酸进行处理而去除形成于基板的表面的自然氧化膜。将该Si晶片安装于溅射装置 (岛津制作所制造：HSM552)。溅射靶使用Ga2O3。在RF100W的条件下进行溅射放电而在Si基板的去除了氧化膜的面上获得厚度300nm的镓氧化物膜。
接着，将该带有镓氧化物膜的硅晶片安装于离子掺杂注入装置，并掺杂Si0.5原子％。进而，在空气中、500℃、1小时的条件下进行退火而使 Si活化，并且获得多晶的Ga2O3膜。通过光微影法将多晶Ga2O3膜图案化而形成所需的图案后，再次将该基板安装于溅射装置，使用Pt靶进行溅射成膜，在多晶Ga2O3膜上形成Pt电极而获得肖特基结。
接下来，再次将该基板浸渍于稀氢氟酸而去除未形成多晶Ga2O3膜的背侧的自然氧化膜，依次将Ti、Ni、Au溅射成膜而形成欧姆电极。最后，在空气中、200℃、1小时的条件下对该层叠体进行退火而获得肖特基势垒二极管元件。
以与实施例1相同的方式进行CV测定，结果为n值成为1.3，反向耐压成为30V。该反向耐压相当于1.0MV/cm的绝缘破坏电场，若与现有的使用单晶Si的肖特基势垒二极管元件相比，则为3倍左右的高耐压。
实施例5
图2是示意性地表示通过实施例5获得的肖特基势垒二极管元件的剖面图。
首先，准备电阻率0.02Ω·cm的p型硅基板21，利用稀氢氟酸去除自然氧化膜之后，使用Ni靶进行溅射成膜而形成Ni电极22。接着，利用UV臭氧对该Ni的表面进行氧化处理后，使用包含1wt％的Sn的Ga2O3靶进行溅射成膜，获得厚度300nm的Sn-Ga2O3膜23。接下来，在氮气中、 500℃、0.5小时的条件下进行退火，然后在Sn-Ga2O3膜上依次溅射成膜 Ti24、Ni25、Au26而制成欧姆电极。
进一步，对p型硅基板的背面侧(与形成Ni电极的面相反的面侧)也利用稀氢氟酸去除自然氧化膜后，将TiAl合金作为靶，溅射成膜TiAl 膜27。最后，在空气中、200℃、1小时的条件下进行退火而获得肖特基势垒二极管元件20。该二极管与实施例1～5的二极管极性相反，若将p 型硅晶片侧连接于正极，则成为顺向，若连接于负极，则成为逆向。
将对电流-电压特性进行测定的结果示于表1。
实施例6
图3是示意性地表示通过实施例6获得的肖特基势垒二极管元件的剖面图。
准备电阻率0.02Ω·cm的n型Si基板31，利用稀氢氟酸去除表面的自然氧化膜。将该Si晶片安装于溅射装置(岛津制作所制造：HSM552)。溅射靶使用包含1wt％的Zr的Ga2O3(以下将该组成称为“Zr-Ga2O3”)。在RF100W的条件下进行溅射放电而获得厚度300nm的Zr-Ga2O3膜32。
接下来，通过旋转涂布法涂布AZ Materials公司制造的负型抗蚀剂。通过预烘烤、曝光、显影、后烘烤而在Zr-Ga2O3膜的边缘(端部)部分形成挖出环状的图案。接着，将该Si晶片安装于溅射装置，将SiO2作为靶，在RF100W、50分钟的条件下溅射成膜厚度50nm的SiO2膜。接着，浸渍于抗蚀剂剥离液中，将无用部分的抗蚀剂与Zr-Ga2O3膜一起剥离。以此种方式形成Zr-Ga2O3膜的保护环37。然后，以与实施例1相同的方式制作Pt电极33、及Ti34、Ni35、Au36的欧姆电极，制作附保护环的肖特基势垒二极管元件30。
将对电流-电压特性进行测定的结果示于表1。该肖特基势垒二极管通过保护环的效果而与实施例1相比显示更良好的耐压特性。
[表1]
实施例7
准备电阻率0.02Ω·cm的n型Si基板(4英寸)。将该Si晶片安装于溅射装置(岛津制作所制造：HSM552)，使用圆形的区域掩模，依次溅射成膜Ti 15nm、Pd 50nm。更换区域掩模后，使用Ga2O3：SnO2＝99.9： 0.1wt％的烧结体靶，在RF100W、Ar100％的条件下，以200nm的膜厚将 Ga2O3：SnO2溅射成膜。接着，将该结构体放置于加热板上，在空气中、 300℃、1小时的条件下进行退火处理。
以如下方式对以此种方式获得的结构体的电流-电压特性进行评价。使用东洋TEKUNIKA制造的SCS-4200作为电源电表，将源极端子连接于氧化物半导体，将漏极端子连接于Pd电极。端子的材质使用钨针。一边改变漏极电压一边对元件中流动的电流进行测定。所获得的电流-电压特性显示出明确的整流特性(图5)。需要说明的是，肖特基电极的功函数使用理研计器的AC-3进行测定。
另外，对Ga2O3：SnO2薄膜的XRD进行测定。其结果是，除试样台与Si晶片基板以外未见到衍射峰，可知为非晶 质膜。
需要说明的是，该XRD的测定条件如下所述。
装置：(株)理研公司制造的Smart Lab
X射线：Cu-Kα射线(波长利用石墨单色器单色化)
2θ-θ反射法、连续扫描(1.0°/分钟)
取样间隔：0.02°
狭缝DS、SS：2/3°，RS：0.6mm
实施例8
再次将实施例7中制造的结构体装入至溅射装置，使用直径1mm的区域掩模，依次溅射成膜Ti50nm、Au50nm。将以此种方式获得的层叠体的示意图示于图6。进一步，以与实施例7相同的方式对电流-电压特性进行评价。电流密度通过除以直径1mm区域掩模的孔的面积而求出，结果获得30A/cm2以上的顺向电流。通过设置欧姆电极，顺向的上升电压(Vf) 大幅度地降低，自2.5V上升。由施加逆向偏压所引起的崩溃电压为-30V，作为绝缘破坏电场强度，获得1.5MV/cm。
将这些性能汇总于表2。
实施例9～16
以下对与实施例8相同的结构体变更半导体的材料或电极材料，并且进行评价。将结果示于表2。需要说明的是，实施例表中的微晶是指多晶的形态之一。
在实施例10中，使用廉价的多晶Si晶片作为基板，使用Pt作为肖特基电极，使用Ga2O3：SiO2＝99.9：0.1wt％的组成作为半导体。半导体成膜后，在空气中、400℃、1小时的条件下进行退火，膜的结构为微晶结构。
实施例11中使用无碱玻璃作为基板，实施例12中使用聚酰亚胺作为基板，实施例13、14中使用表面涂布有SiO2作为硬涂层的聚碳酸酯树脂基板作为基板。虽均为绝缘性的基板，但由于本发明的元件无需使用单晶的半导体，因此可如此产生于各种基板上。需要说明的是，在实施例14 中，Ga相对于构成半导体的全部金属元素的浓度为88.8原子％，少于优选的范围，因此绝缘破坏电场降低为0.2MV/cm，此外，具有与使用结晶硅的二极管相当的性能。
实施例15中，在最终工序中，在空气中、600℃、1小时下进行退火，因此成为多晶结构。因此，绝缘破坏电场降低，但顺向电压成为0.1V，获得内阻较小的二极管。
实施例16中使用纯粹的Ga2O3膜形成二极管。其结果为，顺向电压变大，为25V，但绝缘破坏电场与导通电流获得良好的性能。
比较例1
将SiC代替Ga2O3材料作为靶进行溅射，除此以外，以与实施例8 相同的方式制成肖特基势垒二极管。其结果为，虽然显示出很少的整流特性，但显示不出Ga2O3：SnO2(99.9：0.1wt％)程度的性能。SiC是作为下一代功率装置而受到期待的材料，但显示若不在单晶基板进行外延成长，则难以用作二极管。
比较例2
在比较例2中，肖特基电极使用功函数低的Mo，因此不显示二极管特性。
[表2-1]
[表2-2]
[表2-3]
实施例17～23
以下，对与实施例8相同的结构体变更半导体的材料、膜厚、以及基板的种类，并进行评价。将结果示于表3。半导体膜的溅射全部利用溅射法进行，实施例17中将膜厚作为200nm，实施例18、20及22中将膜厚作为1μm，实施例19、21及23中将膜厚作为10μm。
需要说明的是，实施例表中的4H-SiC表示具有4层重复结构的六方晶SiC基板，YSZ表示氧化钇稳定氧化锆基板。
[表3-1]
[表3-2]
如以上所详细阐述，通过使用氧化镓系的材料，使用溅射等量产性优异的装置，可获得优于现有的使用结晶硅的肖特基势垒二极管的整流特性。本发明的二极管即使在300℃以下的低温下制作，也具有充分的整流特性，因此可搭载于玻璃或树脂基板等。
产业上的可利用性
本发明的肖特基势垒二极管元件可优选地用于要求高速工作、开关特性的电路、电气设备、电子设备、车辆、电动车辆等。
上述详细地说明了若干本发明的实施方式和/或实施例，但本领域技术人员容易实质上不脱离本发明的新颖教导及效果，对这些作为例示的实施方式和/或实施例施加大量变更。因此，这些大量变更包含于本发明的范围内。
将成为本申请的巴黎优先权的基础的日本申请说明书的内容全部引用于本文。

Claims (38)

1.一种肖特基势垒二极管元件，其包含n型或p型硅(Si)基板、氧化物半导体层、及肖特基电极层，且所述氧化物半导体层包含含有镓(Ga)的多晶氧化物及非晶质氧化物中的任一者或两者，
在所述氧化物半导体层中，镓的含量相对于全部金属元素的含量的原子组成百分率[Ga]/([Ga]+[Ga以外的全部金属元素])×100为83～100原子％。
2.如权利要求1所述的肖特基势垒二极管元件，其中，在所述氧化物半导体层中，镓的含量相对于全部金属元素的含量的原子组成百分率[Ga]/([Ga]+[Ga以外的全部金属元素])×100为90～100原子％。
3.如权利要求1或2所述的肖特基势垒二极管元件，其中，在所述硅基板上形成有所述氧化物半导体层，在所述氧化物半导体层上形成有所述肖特基电极层。
4.如权利要求1或2所述的肖特基势垒二极管元件，其中，在所述硅基板上形成有所述肖特基电极层，在所述肖特基电极层上形成有所述氧化物半导体层。
5.如权利要求1或2所述的肖特基势垒二极管元件，其中，在所述氧化物半导体层中，以氧化物半导体层中的全部金属元素中0.01原子％～10原子％的比例包含选自Si、Ge、Sn、Ti、Zr及Hf中的至少1种元素。
6.如权利要求1或2所述的肖特基势垒二极管元件，其中，所述氧化物半导体层包含氧化镓Ga2O3，或者包含氧化镓Ga2O3和选自Si、Ge、Sn、Ti、Zr、及Hf中的元素的氧化物。
7.如权利要求1或2所述的肖特基势垒二极管元件，其中，在所述氧化物半导体层中，以氧化物半导体层中的全部金属元素中0.01原子％～10原子％的比例包含选自Zn、In、Cd、Al、Mg中的1种以上的氧化物。
8.如权利要求1或2所述的肖特基势垒二极管元件，其中，所述氧化物半导体层在室温下的载流子浓度为1×1014cm-3以上且1×1017cm-3以下。
9.如权利要求1或2所述的肖特基势垒二极管元件，其中，所述肖特基电极层为功函数为4.7eV以上的金属薄膜。
10.如权利要求1或2所述的肖特基势垒二极管元件，其中，所述肖特基电极层包含Ru、Au、Pd、Ni、Ir、Pt、或它们的合金。
11.如权利要求1或2所述的肖特基势垒二极管元件，其以所述氧化物半导体层的端部不露出的方式被绝缘膜被覆。
12.如权利要求1或2所述的肖特基势垒二极管元件，其绝缘破坏电场为0.5MV/cm以上。
13.一种电路，其包含权利要求1～12中任一项所述的肖特基势垒二极管元件。
14.一种电气设备，其包含权利要求1～12中任一项所述的肖特基势垒二极管元件。
15.一种电子设备，其包含权利要求1～12中任一项所述的肖特基势垒二极管元件。
16.一种车辆，其包含权利要求1～12中任一项所述的肖特基势垒二极管元件。
17.一种用于二极管元件的结构体，其特征在于，具备功函数为4.7eV以上的金属薄膜与含有Ga的氧化物半导体发生电接触的区域，
在所述氧化物半导体层中，镓的含量相对于全部金属元素的含量的原子组成百分率[Ga]/([Ga]+[Ga以外的全部金属元素])×100为83～100原子％。
18.如权利要求17所述的用于二极管元件的结构体，其中，所述发生电接触的区域是直接接合的区域。
19.如权利要求17或18所述的用于二极管元件的结构体，其中，在所述氧化物半导体中，以氧化物半导体中的全部金属元素中0.01原子％以上且10原子％以下的比例包含选自Si、Ge、Sn及Ti中的至少1种元素。
20.如权利要求17或18所述的用于二极管元件的结构体，其中，在所述氧化物半导体中，镓的含量相对于全部金属元素的含量的原子组成百分率([Ga]/([Ga]+[Ga以外的全部金属元素])×100)为90～100原子％。
21.如权利要求17或18所述的用于二极管元件的结构体，其中，所述氧化物半导体在室温下的载流子浓度为1×1014cm-3以上且1×1017cm-3以下。
22.如权利要求17或18所述的用于二极管元件的结构体，其中，所述氧化物半导体的绝缘破坏电场为0.5～3MV/cm。
23.如权利要求17或18所述的用于二极管元件的结构体，其中，所述氧化物半导体的膜厚为50nm～20μm。
24.如权利要求17或18所述的用于二极管元件的结构体，其中，所述金属薄膜包含Au、Cr、Cu、Fe、Ir、Mo、Nb、Ni、Pd、Pt、Re、Ru、W、In2O3、In-Sn-O、或In-Zn-O。
25.如权利要求17或18所述的用于二极管元件的结构体，其中，所述金属薄膜包含Au、Ir、Ni、Pd或W。
26.如权利要求17或18所述的用于二极管元件的结构体，其中，所述氧化物半导体为单晶、非晶质或多晶。
27.如权利要求26所述的用于二极管元件的结构体，其中，所述氧化物半导体为非晶质。
28.一种氧化物半导体基板，其特征在于，其是权利要求17～27中任一项所述的用于二极管元件的结构体层叠于导电性的基板上而成的。
29.如权利要求28所述的氧化物半导体基板，其中，所述导电性的基板由选自单晶硅、多晶硅及微晶硅中的1种以上构成。
30.一种氧化物半导体基板，其特征在于，其是权利要求17～27中任一项所述的用于二极管元件的结构体层叠于电绝缘性的基板上而成的。
31.一种功率半导体元件，其使用了权利要求28～30中任一项所述的氧化物半导体基板。
32.一种二极管元件，其使用了权利要求28～30中任一项所述的氧化物半导体基板。
33.一种肖特基势垒二极管元件，其使用了权利要求28～30中任一项所述的氧化物半导体基板。
34.一种肖特基势垒二极管元件，其包含权利要求28～30中任一项所述的氧化物半导体基板，且将所述含有Ga的氧化物半导体作为氧化物半导体层，将所述功函数为4.7eV以上的金属薄膜作为肖特基电极层。
35.一种电路，其包含选自由权利要求31所述的功率半导体元件、权利要求32所述的二极管元件、以及权利要求33或34所述的肖特基势垒二极管元件所组成的组中的1种以上的元件。
36.一种电气设备，其包含权利要求35所述的电路。
37.一种电子设备，其包含权利要求35所述的电路。
38.一种车辆，其包含权利要求35所述的电路。
CN201480045491.XA 2013-08-19 2014-08-08 氧化物半导体基板及肖特基势垒二极管 Active CN105474397B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2013-169967 2013-08-19
JP2013169967 2013-08-19
JP2014-030250 2014-02-20
JP2014030250 2014-02-20
PCT/JP2014/004154 WO2015025500A1 (ja) 2013-08-19 2014-08-08 酸化物半導体基板及びショットキーバリアダイオード

Publications (2)

Publication Number Publication Date
CN105474397A CN105474397A (zh) 2016-04-06
CN105474397B true CN105474397B (zh) 2019-06-18

Family

ID=52483295

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480045491.XA Active CN105474397B (zh) 2013-08-19 2014-08-08 氧化物半导体基板及肖特基势垒二极管

Country Status (6)

Country Link
US (2) US9570631B2 (zh)
JP (1) JP6283364B2 (zh)
KR (1) KR102267094B1 (zh)
CN (1) CN105474397B (zh)
TW (1) TWI629799B (zh)
WO (1) WO2015025500A1 (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US10115819B2 (en) * 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
CN110777359A (zh) 2014-07-22 2020-02-11 株式会社Flosfia 结晶性半导体膜和板状体以及半导体装置
JP6758569B2 (ja) * 2015-03-20 2020-09-23 株式会社タムラ製作所 高耐圧ショットキーバリアダイオード
TWI660505B (zh) * 2015-12-18 2019-05-21 日商Ｆｌｏｓｆｉａ股份有限公司 Semiconductor device
JP6906217B2 (ja) * 2015-12-18 2021-07-21 株式会社Flosfia 半導体装置
JP2017118090A (ja) * 2015-12-21 2017-06-29 株式会社Flosfia 積層構造体および半導体装置
WO2017110940A1 (ja) * 2015-12-25 2017-06-29 出光興産株式会社 半導体素子及びそれを用いた電気機器
TWI726964B (zh) * 2015-12-25 2021-05-11 日商出光興產股份有限公司 積層體
KR102382656B1 (ko) 2015-12-25 2022-04-04 이데미쓰 고산 가부시키가이샤 적층체
JP6975530B2 (ja) * 2015-12-25 2021-12-01 出光興産株式会社 半導体素子及びそれを用いた電気機器
US20170350752A1 (en) * 2016-06-01 2017-12-07 Ventsislav Metodiev Lavchiev Light emitting structures and systems on the basis of group iv material(s) for the ultraviolet and visible spectral ranges
JP6856193B2 (ja) * 2016-09-30 2021-04-07 株式会社タムラ製作所 ショットキーバリアダイオードの製造方法
US20180097073A1 (en) * 2016-10-03 2018-04-05 Flosfia Inc. Semiconductor device and semiconductor system including semiconductor device
US11018238B2 (en) 2016-10-11 2021-05-25 Idemitsu Kosan Co., Ltd. Structure, method for manufacturing same, semiconductor element, and electronic circuit
JP6967238B2 (ja) * 2017-02-28 2021-11-17 株式会社タムラ製作所 ショットキーバリアダイオード
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
CN110809826B (zh) * 2017-06-29 2022-10-28 三菱电机株式会社 氧化物半导体装置以及氧化物半导体装置的制造方法
JP6999103B2 (ja) * 2017-07-08 2022-01-18 株式会社Flosfia 半導体装置
JP6999106B2 (ja) * 2017-07-08 2022-01-18 株式会社Flosfia 半導体装置
JP6999105B2 (ja) * 2017-07-08 2022-01-18 株式会社Flosfia 半導体装置の製造方法
JP6999104B2 (ja) * 2017-07-08 2022-01-18 株式会社Flosfia 半導体装置
US10944015B2 (en) * 2017-08-24 2021-03-09 Flosfia Inc. Semiconductor device
JP7248962B2 (ja) * 2017-08-24 2023-03-30 株式会社Flosfia 半導体装置
JP7517690B2 (ja) * 2017-11-21 2024-07-17 ルムス エルティーディー． ニヤアイディスプレイのための光学的アパーチャ拡張配置
WO2020183645A1 (ja) * 2019-03-13 2020-09-17 三菱電機株式会社 半導体装置
CN111048402A (zh) * 2019-10-14 2020-04-21 西安电子科技大学 基于SiC和Ga2O3的半导体结构的制备方法及半导体结构
CN111146294B (zh) * 2019-12-05 2023-11-07 中国电子科技集团公司第十三研究所 肖特基二极管及其制备方法
CN111129164B (zh) * 2019-12-05 2023-09-26 中国电子科技集团公司第十三研究所 肖特基二极管及其制备方法
US11610999B2 (en) * 2020-06-10 2023-03-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Floating-gate devices in high voltage applications
CN111696698A (zh) * 2020-06-22 2020-09-22 厦门理工学院 氧化镓肖特基同位素电池及其制备方法
CN117954504A (zh) * 2022-10-19 2024-04-30 广州华瑞升阳投资有限公司 一种肖特基势垒二极管

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008216897A (ja) * 2007-03-07 2008-09-18 Seiko Epson Corp 電気光学装置及びその製造方法並びに電子機器
JP2009194225A (ja) * 2008-02-15 2009-08-27 Sumitomo Electric Ind Ltd ショットキバリアダイオード、及びショットキバリアダイオードを作製する方法
JP2012138552A (ja) * 2010-12-28 2012-07-19 Taiyo Yuden Co Ltd ショットキーダイオードおよびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0536975A (ja) 1991-03-07 1993-02-12 Sumitomo Metal Ind Ltd シヨツトキーバリアダイオード素子
JPH0897441A (ja) 1994-09-26 1996-04-12 Fuji Electric Co Ltd 炭化けい素ショットキーダイオードの製造方法
US7718459B2 (en) * 2005-04-15 2010-05-18 Aptina Imaging Corporation Dual conversion gain pixel using Schottky and ohmic contacts to the floating diffusion region and methods of fabrication and operation
JP2007243080A (ja) * 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP4929882B2 (ja) * 2006-07-11 2012-05-09 富士電機株式会社 半導体装置
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
JP2009164237A (ja) 2007-12-28 2009-07-23 Panasonic Corp ショットキーバリアダイオード
JP5078039B2 (ja) 2009-01-19 2012-11-21 学校法人早稲田大学 Ｇａ２Ｏ３系半導体素子及びＧａ２Ｏ３系半導体素子の製造方法
JP5606682B2 (ja) * 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011029238A (ja) * 2009-07-21 2011-02-10 Fujifilm Corp 結晶性ホモロガス化合物層を含む積層体の製造方法及び電界効果型トランジスタ
JP5894393B2 (ja) * 2011-08-19 2016-03-30 出光興産株式会社 酸化物粒子分散液
JP5866727B2 (ja) * 2011-09-08 2016-02-17 株式会社タムラ製作所 β−Ｇａ２Ｏ３単結晶膜の製造方法及び結晶積層構造体
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
DE112013007498B3 (de) * 2012-07-20 2022-05-05 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008216897A (ja) * 2007-03-07 2008-09-18 Seiko Epson Corp 電気光学装置及びその製造方法並びに電子機器
JP2009194225A (ja) * 2008-02-15 2009-08-27 Sumitomo Electric Ind Ltd ショットキバリアダイオード、及びショットキバリアダイオードを作製する方法
JP2012138552A (ja) * 2010-12-28 2012-07-19 Taiyo Yuden Co Ltd ショットキーダイオードおよびその製造方法

Also Published As

Publication number Publication date
US20170141240A1 (en) 2017-05-18
WO2015025500A1 (ja) 2015-02-26
TW201515243A (zh) 2015-04-16
TWI629799B (zh) 2018-07-11
US20160211386A1 (en) 2016-07-21
KR102267094B1 (ko) 2021-06-18
JP6283364B2 (ja) 2018-02-21
CN105474397A (zh) 2016-04-06
JPWO2015025500A1 (ja) 2017-03-02
KR20160043968A (ko) 2016-04-22
US9570631B2 (en) 2017-02-14

Similar Documents

Publication Publication Date Title
CN105474397B (zh) 氧化物半导体基板及肖特基势垒二极管
JP7084465B2 (ja) 酸化物半導体基板及びショットキーバリアダイオード
KR101824124B1 (ko) 반도체 장치 및 그 제작 방법
TWI731844B (zh) 積層體
TWI834732B (zh) 氧化物積層體及其製造方法
CN108431963B (zh) 半导体元件和使用该半导体元件的电气设备
TW202315140A (zh) 半導體裝置
WO2017110940A1 (ja) 半導体素子及びそれを用いた電気機器
Liu et al. Performance Enhancement of NiO $ _ {\textit {x}} $/$\beta $-Ga $ _ {\text {2}} $ O $ _ {\text {3}} $ Heterojunction Diodes by Synergistic Interface Engineering
JP2017082317A (ja) 新規な積層体

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant