TWI660505B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TWI660505B
TWI660505B TW105141644A TW105141644A TWI660505B TW I660505 B TWI660505 B TW I660505B TW 105141644 A TW105141644 A TW 105141644A TW 105141644 A TW105141644 A TW 105141644A TW I660505 B TWI660505 B TW I660505B
Authority
TW
Taiwan
Prior art keywords
semiconductor
semiconductor device
substrate
layer
metal
Prior art date
Application number
TW105141644A
Other languages
English (en)
Other versions
TW201735360A (zh
Inventor
織田真也
德田梨繪
神原仁志
河原克明
人羅俊實
Original Assignee
日商Ｆｌｏｓｆｉａ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商Ｆｌｏｓｆｉａ股份有限公司 filed Critical 日商Ｆｌｏｓｆｉａ股份有限公司
Publication of TW201735360A publication Critical patent/TW201735360A/zh
Application granted granted Critical
Publication of TWI660505B publication Critical patent/TWI660505B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/435—Resistive materials for field effect devices, e.g. resistive gate for MOSFET or MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本發明提供一種半導體特性和肖特基特性優異的半導體裝置。該半導體裝置至少具備：含有具有剛玉結構的結晶性氧化物半導體作為主成分的半導體層，以及上述半導體層上的肖特基電極，形成上述肖特基電極時，藉由使上述肖特基電極含有元素週期表第4族~第9族的金屬，能夠在不損害半導體特性的情況下製造半導體特性和肖特基特性優異的半導體裝置，並將所得半導體裝置用於元件等。

Description

半導體裝置
本發明特別涉及一種對於功率元件(power device)有用的半導體裝置。
氧化鎵(Ga2O3)在室溫下具有4.8-5.3eV這種寬頻隙，是幾乎不吸收可見光和紫外光的透明半導體。因此，氧化鎵是一種有望用於在深紫外線區域動作的光‧電子設備、透明電子元件的材料，近年來，對基於氧化鎵(Ga2O3)的光檢測器、發光二極體(LED)以及三極管進行了開發(參照非專利文獻1)。
另外，氧化鎵(Ga2O3)存在α、β、γ、σ、ε 5種結晶結構，通常最穩定的結構是β-Ga2O3。然而，由於β-Ga2O3為β-gallia結構，所以與通常用於電子材料等的結晶系不同，未必適用於半導體裝置。另外，β-Ga2O3薄膜的生長需要高基板溫度、高真空度，因此還存在製造成本增加的問題。另外，又如非專利文獻2所記載，β-Ga2O3中即使有高濃度(例如1×1019/cm3以上)的摻雜物(Si)，如果在離子注入後不以800℃~1100℃的高溫實施退火處理，則無法作為施主來使用。
另一方面，α-Ga2O3具有與已經通用販賣的藍寶石基板相同的結晶結構， 所以適用於光‧電子設備，此外，由於具有比β-Ga2O3寬的帶隙，所以對於功率元件尤其有用，因此，使用α-Ga2O3作為半導體的半導體裝置備受期待。
專利文獻1和2中記載了一種半導體裝置，其使用β-Ga2O3作為半導體，使用由Ti層和Au層構成的2層，由Ti層、Al層和Au層構成的3層，或者由Ti層、Al層、Ni層和Au層構成的4層，作為可得到與該半導體相適合的歐姆特性的電極。
另外，專利文獻3中記載了一種半導體裝置，其使用β-Ga2O3作為半導體，使用Au、Pt、或者Ni和Au的層疊體中的任一者作為可得到與該半導體相適合的肖特基特性的電極。
然而，在將專利文獻1~3中記載的電極應用於使用α-Ga2O3作為半導體的半導體裝置的情況下，存在如下問題：無法作為肖特基電極、歐姆電極發揮功能；電極無法附著於膜；半導體特性受損等。
【先行技術文獻】 【專利文獻】
【專利文獻1】日本特開2005-260101號公報
【專利文獻2】日本特開2009-81468號公報
【專利文獻3】日本特開2013-12760號公報
【非專利文獻】
【非專利文獻1】Jun Liang Zhao et al, “UV and Visible Electroluminescence From a Sn:Ga2O3/n+-Si Heterojunction by Metal - Organic Chemical Vapor Deposition”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 58, NO.5 MAY 2011
【非專利文獻2】Kohei Sasaki et al, “Si-Ion Implantation Doping in β-Ga2O3 and Its Application to Fabrication of Low-Resistance Ohmic Contacts”, Applied Physics Express 6 (2013) 086502
本發明是目的是提供一種半導體特性和肖特基特性優異的半導體裝置。
本發明人等為實現上述目的進行了深入研究，結果發現了一種半導體裝置，其至少具備：含有具有剛玉結構的結晶性氧化物半導體作為主成分的半導體層，以及上述半導體層上的肖特基電極，上述肖特基電極含有元素週期表第4族的金屬，該半導體裝置不會損害具有剛玉結構的結晶性氧化物半導體的半導體特性，半導體特性優異，並且肖特基特性也優異，這種半導體裝置能夠一舉解決上述現有問題。
另外，本發明人等在獲得上述見解後，進一步經過反復研究，從而完成了本發明。
即，本發明涉及以下發明。
[1]一種半導體裝置，至少具備：含有具有剛玉結構的結晶性氧化物半導體作為主成分的半導體層，以及上述半導體層上的肖特基電極，上述肖特基電極含有選自元素週期表第4族~第9族中的至少1種金屬。
[2]如上述[1]所述的半導體裝置，其中，上述肖特基電極含有選自元素週期表第4族~第6族中的至少1種金屬。
[3]如上述[1]所述的半導體裝置，其中，至少具備：第1半導體層、第2半導體層、設置在第1半導體層上的肖特基電極，第1半導體層和第2半導體層分別含有具有剛玉結構的結晶性氧化物半導體作為主成分，第1半導體層的電洞載體密度小於第2半導體層的電洞載體密度，上述肖特基電極含有選自元素週期表第4族~第9族中的至少1種金屬。
[4]如上述[1]所述的半導體裝置，其中，上述金屬是元素週期表第4週期的過渡金屬。
[5]如上述[1]所述的半導體裝置，其中，上述結晶性氧化物半導體含有鎵或銦。
[6]如上述[1]所述的半導體裝置，其中，上述結晶性氧化物半導體是α-Ga2O3或其混晶。
[7]如上述[1]所述的半導體裝置，其進一步具備歐姆電極，上述歐姆電極含有元素週期表第4族或第11族的金屬。
[8]一種半導體裝置，至少具備：含有具有剛玉結構的結晶性氧化物半導體作為主成分的半導體層，以及上述半導體層上的肖特基電極，上述半導體層的厚度為40μm以下。
[9]如上述[8]所述的半導體裝置，其中，以1MHz進行測定時的電容在0V偏壓下為1000pF以下。
[10]如上述[8]所述的半導體裝置，其中，上述半導體層的表面積為1mm3以下。
[11]如上述[8]所述的半導體裝置，其中，肖特基電極的面積為1mm2以下。
[12]如上述[8]所述的半導體裝置，其中，在所述半導體裝置中流通1A以上的電流。
[13]如上述[1]所述的半導體裝置，其為功率元件。
[14]如上述[1]所述的半導體裝置，其為功率模組、變頻器或變流器。
[15]一種半導體系統，其具備半導體裝置，上述半導體裝置是上述[1]所述的半導體裝置。
本發明的半導體裝置的半導體特性和肖特基特性優異。
1‧‧‧霧化CVD裝置
2a‧‧‧載氣源
2b‧‧‧載氣(稀釋)源
3a‧‧‧流量調節閥
3b‧‧‧流量調節閥
4‧‧‧霧發生源
4a‧‧‧原料溶液
4b‧‧‧霧
5‧‧‧容器
5a‧‧‧水
6‧‧‧超聲波振子
7‧‧‧成膜室
8‧‧‧熱板
9‧‧‧供給管
10‧‧‧基板
11‧‧‧排氣口
19‧‧‧霧化CVD裝置
20‧‧‧基板
21‧‧‧基座
22a‧‧‧載氣供給單元
22b‧‧‧載氣(稀釋)供給單元
23a‧‧‧流量調節閥
23b‧‧‧流量調節閥
24‧‧‧霧發生源
24a‧‧‧原料溶液
25‧‧‧容器
25a‧‧‧水
26‧‧‧超聲波振子
27‧‧‧供給管
28‧‧‧加熱器
29‧‧‧排氣口
50a‧‧‧第1金屬層
50b‧‧‧第2金屬層
51‧‧‧Au層
52‧‧‧Ti層
53‧‧‧Pt層
54‧‧‧Ti層
55‧‧‧Au層
101a‧‧‧n-型半導體層
101b‧‧‧n+型半導體層
104‧‧‧絕緣體層
105a‧‧‧肖特基電極
105b‧‧‧歐姆電極
【圖1】是示意表示本發明的肖特基勢壘二極體(SBD)的優選例的圖。
【圖2】是示意表示本發明的肖特基勢壘二極體(SBD)的優選例的圖。
【圖3】是示意表示用於本發明的第1金屬層的優選例的圖。
【圖4】是示意表示用於本發明的第2金屬層的優選例的圖。
【圖5】是實施例中使用的霧化CVD裝置的概略構成圖。
【圖6】是實施例中使用的霧化CVD裝置的概略構成圖。
【圖7】是表示實施例1的IV測定結果的圖。
【圖8】是表示實施例2的IV測定結果的圖。
【圖9】是表示實施例3的IV測定結果的圖。
【圖10】是表示比較例的IV測定結果的圖。
【圖11】是表示實施例4的轉換特性測定結果的圖。縱軸為電流(A)，橫軸為時間(秒)。
【圖12】是示意表示電源系統的優選例的圖。
【圖13】是示意表示系統裝置的優選例的圖。
【圖14】是示意表示電源裝置的電源電路圖的優選例的圖。
【圖15】是表示實施例6的SIPM測定結果的圖。
【圖16】是表示實施例6的SIPM測定結果的圖。
【圖17】是表示實施例7的SIPM測定結果的圖。
【圖18】是表示實施例7的SIPM測定結果的圖。
本發明的半導體裝置的特徵在於，至少具備：含有具有剛玉結構的結晶性氧化物半導體作為主成分的半導體層，以及上述半導體層上的肖特基電極，上述肖特基電極含有選自元素週期表第4族~第9族中的至少1種金屬。應予說明，上述金屬優選為選自元素週期表第4族~第6族中的至少1 種金屬。這樣，藉由將上述肖特基電極的金屬材料與上述半導體層的半導體材料組合，可得到半導體特性優異的半導體裝置。一直以來，已知在使用β-Ga2O3作為半導體的情況下，優選將Au、Pt、Ni等元素週期表第10族以上的金屬用於肖特基電極，但即使不使用第10族以上的金屬，在使用剛玉結構的例如α-Ga2O3等結晶性氧化物半導體的情況下，藉由在上述肖特基電極中使用選自元素週期表第4族~第9族中的至少1種金屬，也可得到半導體特性優異的半導體裝置。
另外，本發明的半導體裝置的特徵在於，至少具備：含有具有剛玉結構的結晶性氧化物半導體作為主成分的半導體層，以及上述半導體層上的肖特基電極，上述肖特基電極含有元素週期表第4族的金屬。這樣，藉由使上述肖特基電極含有元素週期表第4族的金屬，能夠使密合性良好。
上述半導體層只要含有具有剛玉結構的結晶性氧化物半導體作為主成分就沒有特別限定。上述半導體層(以下也稱為“結晶性氧化物半導體膜”)優選以InAlGaO系半導體為主成分，更優選至少含有鎵或銦，最優選至少含有鎵。作為至少含有鎵的結晶性氧化物半導體，優選可舉出α-Ga2O3或其混晶等。應予說明，所謂“主成分”，例如在結晶性氧化物半導體為α-Ga2O3的情況下，以膜中的金屬元素中的鎵原子比為0.5以上的比例含有α-Ga2O3即可。在本發明中，優選上述膜中的金屬元素中的鎵原子比為0.7以上、更優選為0.8以上。另外，結晶性氧化物半導體膜的厚度沒有特別限定，可以為1μm以下、也可以為1μm以上、但在本發明中優選為40μm以下，更優選為25μm以下，進一步優選為12μm以下，最優選為8μm以下。結 晶性氧化物半導體膜的表面積沒有特別限定優選為1mm2以下，更優選為1mm見方。另外，由下述的熱阻計算評價的結果可知，本發明的半導體裝置即使被小型化也可以作為半導體裝置發揮優異的性能。例如，即使結晶性氧化物半導體膜的膜厚為12μm以下且表面積為1mm見方以下，也可得到流通1A以上(優選10A以上)的電流的半導體裝置。應予說明，上述結晶性氧化物半導體膜通常為單晶，也可以為多晶。另外，上述結晶性氧化物半導體膜可以是單層膜，也可以是多層膜。上述結晶性氧化物半導體膜為多層膜時，上述多層膜優選膜厚為40μm以下，另外，優選至少含有第1半導體層和第2半導體層，且在第1半導體層上設有肖特基電極的情況下，第1半導體層的電洞載體密度小於第2的半導體層的電洞載體密度。應予說明，在該情況下，第2半導體層通常含有摻雜物，上述結晶性氧化物半導體膜的電洞載體密度可藉由調節摻雜量而進行適當設定。
上述結晶性氧化物半導體膜優選含有摻雜物。上述摻雜物沒有特別限定，可以是公知的摻雜物。作為上述摻雜物，例如可舉出錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物、或p型摻雜物等。在本發明中，上述摻雜物優選為Sn。Sn的含量在上述結晶性氧化物半導體膜的組成中優選為0.00001原子%以上、更優選為0.00001原子%~20原子%、最優選為0.00001原子%~10原子%。
上述結晶性氧化物半導體膜例如適合藉由如下方式得到：將原料溶液霧化或液滴化(霧化‧液滴化步驟)，將所得霧或液滴藉由載氣搬運至基體上 (搬運步驟)，接著，在成膜室內使上述霧或液滴發生熱反應，而在基體上層疊含有結晶性氧化物半導體作為主成分的結晶性氧化物半導體膜(成膜步驟)。
(霧化‧液滴化步驟)
霧化‧液滴化步驟使上述原料溶液霧化或液滴化。上述原料溶液的霧化方法或液滴化方法只要能使上述原料溶液霧化或液滴化就沒有特別限定，可以是公知方法，在本發明中，優選使用超聲波的霧化方法或液滴化方法。使用超聲波得到的霧或液滴的初速度為0，可懸浮在空中，因而優選，例如，由於是不像噴霧那樣進行噴吹而是能夠懸浮在空中作為氣體來搬運的霧，因此沒有因碰撞能量導致的損傷，因而非常優選。液滴大小沒有特別限定，可以是數mm左右的液滴，但優選50μm以下，更優選100nm~10μm。
(原料溶液)
上述原料溶液含有可霧化或液滴化的材料，只要含有氘就沒有特別限定，可以是無機材料，也可以是有機材料，在本發明中，優選為金屬或金屬化合物，更優選含有選自鎵、鉄、銦、鋁、釩、鈦、鉻、銠、鎳、鈷、鋅、鎂、鈣、矽、釔、鍶和鋇中的1種或2種以上金屬。
在本發明中，作為上述原料溶液，可優選使用將上述金屬以配合物或鹽的形式溶解或分散於有機溶劑或水中而形成的溶液。作為配合物的形式，例如可舉出乙醯丙酮配合物、羰基配合物、氨配合物、氫配合物等。作為 鹽的形式，例如可舉出有機金屬鹽(例如金屬醋酸鹽、金屬草酸鹽、金屬檸檬酸鹽等)、硫化金屬鹽、硝化金屬鹽、磷酸化金屬鹽、鹵化金屬鹽(例如氯化金屬鹽、溴化金屬鹽、碘化金屬鹽等)等。
另外，優選在上述原料溶液中混合氫鹵酸、氧化劑等添加劑。作為上述氫鹵酸，例如可舉出氫溴酸、鹽酸、氫碘酸等，其中，出於得到更優質的膜，優選氫溴酸或氫碘酸。作為上述氧化劑，例如可舉出雙氧水(H2O2)、過氧化鈉(Na2O2)、過氧化鋇(BaO2)、過氧化苯甲醯(C6H5CO)2O2等過氧化物；次氯酸(HClO)、高氯酸、硝酸、臭氧水、過乙酸、硝基苯等有機過氧化物等。
上述原料溶液中可含有摻雜物。藉由使原料溶液中含有摻雜物，可良好地進行摻雜。上述摻雜物只要不阻礙本發明的目的就沒有特別限定。作為上述摻雜物，例如可舉出錫、鍺、矽、鈦、鋯、釩或鈮等n型摻雜物或p型摻雜物等。摻雜物的濃度通常可以為約1×1016/cm3~1×1022/cm3，另外，可以使摻雜物的濃度例如為約1×1017/cm3以下的低濃度。另外，根據本發明，還可以以約1×1020/cm3以上的高濃度含有摻雜物。
原料溶液的溶劑沒有特別限定，可以是水等無機溶劑，也可以是醇等有機溶劑，也可以是無機溶劑與有機溶劑的混合溶劑。在本發明中，優選上述溶劑含有水，更優選為水或水與醇的混合溶劑。
(搬運步驟)
搬運步驟中，通超載氣將上述霧或上述液滴搬運至成膜室內。作為上述載氣，只要不阻礙本發明的目的就沒有特別限定，例如作為優選例，可舉出氧、臭氧、氮、氬等非活性氣體，或者氫氣、合成氣體等還原氣體等。另外，載氣的種類可以是1種，也可以是2種以上，也可以進一步使用降低流量後的稀釋氣體(例如10倍稀釋氣體等)等作為第2載氣。另外，載氣的供給部位不僅為1處，也可以為2處以上。載氣的流量沒有特別限定，優選為0.01~20L/分鐘，更優選為1~10L/分鐘。為稀釋氣體時，稀釋氣體的流量優選為0.001~2L/分鐘，更優選為0.1~1L/分鐘。
(成膜步驟)
成膜步驟中，藉由在成膜室內使上述霧或液滴發生熱反應而在基體上形成結晶性氧化物半導體膜。對於熱反應，藉由熱而使上述霧或液滴進行反應即可，反應條件等只要不阻礙本發明的目的就沒有特別限定。在本步驟中，通常在溶劑的蒸發溫度以上的溫度下進行上述熱反應，但優選在不過高的溫度(例如1000℃)以下，更優選650℃以下，作為300℃~650℃。另外，對於熱反應，只要不阻礙本發明的目的，可以在真空下、非氧環境下、還原氣體環境下和氧環境下中的任一環境下進行，優選在非氧環境下或氧環境下進行。另外，可以在大氣壓下、加壓下和減壓下中的任一條件下進行，但在本發明中，優選在大氣壓下進行。應予說明，膜厚可藉由調整成膜時間來設定。
(基體)
上述基體只要能夠支撐上述結晶性氧化物半導體膜就沒有特別限定。上述基體的材料只要不阻礙本發明的目的就沒有特別限定，可以是公知的基體，也可以是有機化合物，還可以是無機化合物。作為上述基體的形狀，可以是任何形狀，對所有形狀均有效，例如可舉出平板、圓板等板狀、纖維狀、棒狀、圓柱狀、棱柱狀、筒狀、螺旋狀、球狀、環狀等，在本發明中優選基板。基板的厚度在本發明中沒有特別限定。
上述基板只要為板狀且為上述結晶性氧化物半導體膜的支撐體就沒有特別限定。可以是絕緣體基板，也可以是半導體基板，還可以是金屬基板或導電性基板，上述基板優選絕緣體基板，另外，優選表面具有金屬膜的基板。應予說明，上述金屬膜優選多層膜。作為上述基板，例如可舉出含有具有剛玉結構的基板材料作為主成分的基底基板、或者含有具有β-gallia結構的基板材料作為主成分的基底基板、含有具有六方晶結構的基板材料作為主成分的基底基板等。這裏，所謂“主成分”，是指具有上述特定結晶結構的基板材料以原子比計相對於基板材料的總成分優選含有50%以上，更優選含有70%以上，進一步優選含有90%以上，也可以是100%。
基板材料只要不阻礙本發明的目的就沒有特別限定，可以是公知的基板材料。作為上述具有剛玉結構的基板材料，例如可優選舉出α-Al2O3(藍寶石基板)或α-Ga2O3，更優選舉出a面藍寶石基板、m面藍寶石基板、r面藍寶石基板、c面藍寶石基板、α型氧化鎵基板(a面、m面或r面)等。 作為以具有β-gallia結構的基板材料為主成分的基底基板，例如可舉出β-Ga2O3基板、或者含有Ga2O3和Al2O3且Al2O3多於0wt%且為60wt%以下的混晶體基板等。另外，作為以具有六方晶結構的基板材料為主成分的基底基板，例如可舉出SiC基板、ZnO基板、GaN基板等。作為用於基板材料的金屬，沒有特別限定，優選用於第1金屬層或第2金屬層的金屬。
在本發明中，上述基體優選表面的一部分或全部具有金屬或剛玉結構。另外，在基體具有剛玉結構的情況下，更優選以具有剛玉結構的基板材料為主成分的基底基板，最優選藍寶石基板或α型氧化鎵基板。另外，上述基體可以含有鋁，在該情況下，優選以具有剛玉結構的含鋁基板材料為主成分的基底基板，更優選藍寶石基板(優選c面藍寶石基板、a面藍寶石基板、m面藍寶石基板、r面藍寶石基板)。另外，上述基體優選含有氧化物，作為上述氧化物，例如可舉出YSZ基板、MgAl2O4基板、ZnO基板、MgO基板、SrTiO3基板、Al2O3基板、石英基板、玻璃基板、β型氧化鎵基板、鈦酸鋇基板、鈦酸鍶基板、氧化鈷基板、氧化銅基板、氧化鉻基板、氧化鐵基板、Gd3Ga5O12基板、鉭酸鉀基板、鋁酸鑭基板、鑭鋁酸鍶基板、鎵酸鑭鍶基板、鈮酸鋰基板、鉭酸鋰基板、鋁鉭酸鑭鍶、氧化錳基板、鎵酸釹基板、氧化鎳基板、鈧鋁酸鎂基板、氧化鍶、鈦酸鍶基板、氧化錫基板、氧化碲基板、氧化鈦基板、YAG基板、鋁酸釔基板、鋁酸鋰基板、鎵酸鋰基板、LAST基板、鎵酸釹基板、原釩酸釔基板等。
在本發明中，可以在上述成膜步驟後進行退火處理。退火的處理溫度只要不阻礙本發明的目的就沒有特別限定，通常為300℃~650℃，優選為350℃~550℃。另外，退火的處理時間通常為1分鐘~48小時，優選為10分鐘~24小時，更優選為30分鐘~12小時。應予說明，退火處理只要不阻礙本發明的目的，可以在任何環境下進行，但優選在非氧環境下進行，更優選在氮環境下進行。
另外，在本發明中，可以在上述基體上直接設置結晶性氧化物半導體膜，也可以隔著緩衝層(buffer層)、應力緩和層等其他層設置結晶性氧化物半導體膜。各層的形成方法沒有特別限定，可以是公知的方法，在本發明中，優選霧化CVD法。
在本發明中，可以在使用從上述基體等剝離等公知方法後，將上述結晶性氧化物半導體膜作為半導體層用於半導體裝置，也可以直接將其作為半導體層用於半導體裝置。
上述半導體裝置至少具備上述半導體層，以及上述半導體層上的肖特基電極。上述肖特基電極只要含有選自元素週期表第4族~第9族中的至少1種金屬就沒有特別限定。作為元素週期表第4族的金屬，例如可舉出鈦(Ti)、鋯(Zr)、鉿(Hf)等，其中優選Ti。作為元素週期表第5族的金屬，例如可舉出釩(V)、鈮(Nb)、鉭(Ta)等。作為元素週期表第6族的金屬，例如可舉出選自鉻(Cr)、鉬(Mo)和鎢(W)等中的1種或2種以上金屬 等，在本發明中，由於Cr可使轉換特性等半導體特性更良好，因而優選Cr。作為元素週期表第7族的金屬，例如可舉出錳(Mn)、鍀(Tc)、錸(Re)等。作為元素週期表第8族的金屬，例如可舉出鐵(Fe)、釕(Ru)、鋨(Os)等。作為元素週期表第9族的金屬，例如可舉出鈷(Co)、銠(Rh)、銥(Ir)等。另外，在本發明中，上述肖特基電極只要不阻礙本發明的目的，也可以進一步含有元素週期表第10族或第11族的金屬。作為元素週期表第10族的金屬，例如可舉出鎳(Ni)、鈀(Pd)、鉑(Pt)等，其中優選Pt。作為元素週期表第11族的金屬，例如可舉出銅(Cu)、銀(Ag)、金(Au)等，其中優選Au。
在本發明中，為了使轉換特性等半導體特性更良好，上述肖特基電極優選含有選自元素週期表第4族~第6族中的至少1種金屬或選自元素週期表第4族~第9族中的至少1種金屬、且為元素週期表第4週期的過渡金屬，更優選含有元素週期表第4族或第6族的金屬或者選自元素週期表第4族~第6族中的至少1種金屬、且為元素週期表第4週期的過渡金屬。
另外，肖特基電極可以是單層金屬層，也可以含有2層以上的金屬膜。作為上述金屬層、金屬膜的層疊方法，沒有特別限定，例如可舉出真空蒸鍍法、濺射法等公知的方法等。另外，構成肖特基電極的金屬可以是合金。在本發明中，第1金屬層優選含有Ti，最優選含有Au或/和Pt。藉由使用這樣的優選的金屬，能夠使具有剛玉結構的半導體的半導體特性(例如耐久性、介電擊穿電壓、耐壓、導通電阻、穩定性等)更良好，肖特基特性也能夠良好地發揮。
另外，在本發明中，優選肖特基電極的面積為1mm2以下，更優選為0.8mm2以下。
另外，本發明的半導體裝置通常具備歐姆電極。歐姆電極優選含有元素週期表第4族或第11族的金屬。優選用於歐姆電極的適宜的元素週期表第4族或第11族的金屬可以與上述肖特基電極中含有的金屬相同。另外，歐姆電極可以是單層的金屬層，也可以含有2層以上的金屬層。作為金屬層的層疊方法，沒有特別限定、例如可舉出真空蒸鍍法、濺射法等公知的方法等。另外，構成歐姆電極的金屬可以是合金。在本發明中，歐姆電極優選含有Ti或/和Au，更優選含有Ti和Au。
上述半導體裝置尤其對於功率元件是有用的。作為上述半導體裝置，例如可舉出半導體雷射器、二極體或三極管(例如MESFET等)等，其中優選二極體，更優選肖特基勢壘二極體(Schottky-barrier diode)。
(SBD)
圖1表示本發明所涉及的肖特基勢壘二極體(SBD)的優選例。圖1的SBD具備n-型半導體層101a、n+型半導體層101b、肖特基電極105a和歐姆電極105b。
肖特基電極和歐姆電極的形成例如可藉由真空蒸鍍法或濺射法等公知的方法進行。更具體而言，例如可在形成肖特基電極時，可藉由使第1金屬層層疊，並對第1金屬層實施利用光刻方法的圖案化來進行。
以下，對使用第1金屬層作為肖特基電極105a，使用第2金屬層作為歐姆電極105b的情況的各方式進行說明。
圖3表示本發明所使用的優選的第1金屬層的一個例子。第1金屬層50a由Au層51、Ti層52和Pt層53構成。各層的金屬膜的膜厚沒有特別限定，Au層優選為0.1nm~10μm，更優選為5nm~200nm，最優選為10nm~100nm。元素週期表第4族的金屬(例如Ti等)層優選為1nm~500μm，更優選為1nm~100μm，最優選為5nm~20nm或1μm~100μm。元素週期表第10族的金屬(例如Pt等)層例如優選為1nm~10μm。應予說明，使用Ag作為元素週期表第11族的金屬時，Ag膜的膜厚優選為5μm~100μm，更優選為10μm~80μm，最優選為20μm~60μm。應予說明，使用Cu作為元素週期表第11族的金屬時，Cu膜的膜厚優選為1nm~500μm，更優選為1nm~~100μm，最優選為0.5μm~5μm。
圖4表示本發明所使用的優選的第2金屬層的一個例子。第2金屬層50b由Ti層54和Au層55構成。各層的金屬膜的膜厚沒有特別限定，在Ti層54的情況下，優選為1nm~500μm，更優選為1nm~100μm，最優選為5nm~20nm或1μm~100μm。在Au層55的情況下，優選為0.1nm~10μm，更優選為5nm~200nm，最優選為10nm~100nm。
在對圖1的SBD施加有反向偏壓的情況下，空乏層(未圖示)擴大到n型半導體層101a中，因此成為高耐壓的SBD。另外，在施加有正向偏壓的 情況下，電子從歐姆電極105b流向肖特基電極105a。这样的SBD對於高耐壓‧大電流用途優異，肖特基特性也良好，轉換速度快，耐壓性‧可靠性優異。
圖2表示本發明所涉及的肖特基勢壘二極體(SBD)的優選的另一例子。圖2的SBD除了圖1的SBD的構成之外，進一步具備絕緣體層104。更具體而言，具備n-型半導體層101a、n+型半導體層101b、肖特基電極105a、歐姆電極105b和絕緣體層104。
作為絕緣體層104的材料，例如可舉出GaO、AlGaO、InAlGaO、AlInZnGaO4、AlN、Hf2O3、SiN、SiON、Al2O3、MgO、GdO、SiO2或Si3N4等，在本發明中，優選具有剛玉結構的材料。藉由將具有剛玉結構的絕緣體用於絕緣體層，能夠使介面處的半導體特性的功能得到良好的體現。絕緣體層104設置在n-型半導體層101與肖特基電極105a之間。絕緣體層的形成例如可藉由濺射法、真空蒸鍍法或CVD法等公知的方法進行。
對於其他構成等，與上述圖1的SBD的情況相同。
圖2的SBD與圖1的SBD相比，絕緣特性更優異，具有更高的電流控制性。
如上所述得到的半導體裝置通常以1MHz進行測定時的電容在0V偏壓下為1000pF以下，優選為500pF以下，更優選為150pF以下，這樣的半導體裝置也包含在本發明中。
本發明的半導體裝置除上述事項之外，進一步使用公知的方法，適合用作功率模組、變頻器或變流器，還適合用於例如使用了電源裝置的半導體系統等。上述電源裝置藉由使用公知的方法與配線圖案等連接等，可由上述半導體裝置製作或者製作為上述半導體裝置。圖12表示電源系統的例子。圖12中，使用多個上述電源裝置和控制電路構成電源系統。上述電源系統如圖13所示，能夠與電子電路組合用於系統裝置。應予說明，將電源裝置的電源電路圖的一個例子示於圖14。圖14表示由功率電路和控制電路構成的電源裝置的電源電路，藉由變頻器(由MOSFETA~D構成)將DC電壓在高頻下進行轉換而轉換成AC後，藉由變壓器實施絕緣和變壓，藉由整流MOSFET(A~B’)進行整流後，使用DCL(平滑用線圈L1、L2)和電容器進行平滑，輸出直流電壓。此時，使用電壓比較器將輸出電壓與基準電壓進行比較，以達到期望輸出電壓的方式用PWM控制電路控制變頻器和整流MOSFET。
【實施例】 (實施例1) 1. n+型半導體層的形成 1-1. 成膜裝置
使用圖5對本實施例中使用的霧化CVD裝置1進行說明。霧化CVD裝置1具備：供給載氣的載氣源2a；用於調節從載氣源2a送出的載氣流量的流量調節閥3a；供給載氣(稀釋)的載氣(稀釋)源2b；用於調節從載氣 (稀釋)源2b送出的載氣(稀釋)流量的流量調節閥3b；收容原料溶液4a的霧發生源4；裝水5a的容器5；安裝於容器5底面的超聲波振子6；成膜室7；從霧發生源4連接至成膜室7的供給管9；設置在成膜室7內的熱板8；以及排出熱反應後的霧、液滴和廢氣的排氣口11。應予說明，在熱板8上設有基板10。
1-2. 原料溶液的製備
在0.1M溴化鎵水溶液中混合溴化錫，以錫相對於鎵的原子比為1：0.08的方式調整水溶液，此時，以體積比10%含有溴化氘，將其作為原料溶液。
1-3. 成膜準備
將上述1-2.中得到的原料溶液4a收容在霧發生源4內。接著，作為基板10，將藍寶石基板設置在熱板8上，使熱板8動作而使成膜室7內的溫度升溫至470℃。接著，打開流量調節閥3a、3b，從作為載氣源的載氣供給單元2a、2b向成膜室7內供給載氣，用載氣充分置換成膜室7的環境後，分別將載氣流量調節為5.0L/分鐘、將載氣(稀釋)流量調節為0.5L/分鐘。應予說明，使用氮作為載氣。
1-4. 結晶性氧化物半導體膜的形成
接著，使超聲波振子6以2.4MHz振動，將該振動藉由水5a傳播至原料溶液4a，由此使原料溶液4a霧化而生成霧4b。該霧4b介由載氣藉由供給管9內導入成膜室7內，在大氣壓下、470℃於成膜室7內霧發生熱反應而 在基板10上形成膜。應予說明，膜厚為7.5μm，成膜時間為180分鐘。
1-5. 評價
使用XRD衍射裝置對上述1-4.中得到的膜的相進行鑒定，結果是所得膜為α-Ga203。
2. n-型半導體層的形成 2-1. 成膜裝置
使用圖6，對實施例中使用的霧化CVD裝置19進行說明。霧化CVD裝置19具備：載置基板20的基座21；供給載氣的載氣供給單元22a；用於調節從載氣供給單元22a送出的載氣的流量的流量調節閥23a；供給載氣(稀釋)的載氣(稀釋)供給單元22b；用於調節從載氣(稀釋)供給單元22b送出的載氣的流量的流量調節閥23b；收容原料溶液24a的霧發生源24；裝水25a的容器25；安裝於容器25底面的超聲波振子26；由內徑40mm的石英管構成的供給管27；以及設置在供給管27周邊部的加熱器28。基座21由石英構成，載置基板20的面從水平面傾斜。藉由使作為成膜室的供給管27和基座21均由石英製作，可抑制來源於裝置的雜質混入在基板20上形成的膜內。
2-2. 原料溶液的製備
使0.1M溴化鎵水溶液中以體積比20%含有溴化氘，將其作為原料溶液。
2-3. 成膜準備
將上述1-2.中得到的原料溶液24a收容在霧發生源24內。接著，作為基板20，將從藍寶石基板剝離的n+型半導體膜設置在基座21上，使加熱器28動作而使成膜室27內的溫度升溫至510℃。接著，打開流量調節閥23a、23b，從作為載氣源的載氣供給單元22a、22b向成膜室27內供給載氣，用載氣充分置換成膜室27的環境後，分別將載氣的流量調節為5L/分鐘，將載氣(稀釋)的流量調節為0.5L/分鐘。應予說明，使用氧作為載氣。
2-4. 半導體膜的形成
接著，使超聲波振子26以2.4MHz振動，將該振動藉由水25a傳播至原料溶液24a，由此使原料溶液24a霧化而生成霧。該霧通超載氣導入到成膜室27內，在大氣壓下、510℃與成膜室27內霧發生反應而在基板20上形成半導體膜。應予說明，膜厚為3.6μm，成膜時間為120分鐘。
2-5. 評價
使用XRD衍射裝置對上述2-4.中得到的膜的相進行鑒定，結果是所得膜為α-Ga203。
3. 第1金屬層(肖特基電極)的形成
如圖3所示，採用電子束蒸鍍在n-型半導體層上分別層疊Pt層、Ti層和Au層。應予說明，Pt層的厚度為10nm，Ti層的厚度為4nm，Au層的厚度為175nm。
4. 第2金屬層(歐姆電極)的形成
如圖4所示，採用電子束蒸鍍在n+型半導體層上分別層疊Ti層和Au層。應予說明，Ti層的厚度為35nm，Au層的厚度為175nm。
5. IV測定
對按以上方式得到的半導體裝置實施IV測定。將結果示於圖7。另外，研究耐壓，結果是861V。根據這些結果可知，實施例1的半導體裝置的半導體特性和肖特基特性優異。
(實施例2)
在n+型半導體層的形成中，將成膜溫度設為525℃，將成膜時間設為20分鐘，除此之外，與實施例1同樣地得到半導體裝置。應予說明，n+型半導體層的厚度為0.5μm。對所得半導體裝置實施IV測定。將結果示於圖8。另外，研究導通電阻(微分電阻)，結果為0.11mΩcm2。
(實施例3)
在(1)n-型半導體層的形成時，以體積比15%含有原料溶液的溴化氘，將成膜時間設為8小時，在(2)n+型半導體層的形成時，將成膜溫度設為500℃，將成膜時間設為110分鐘，以及在(3)第1金屬層(肖特基電極)的形成時，採用電子束蒸鍍在n-型半導體層上分別層疊Ti層和Au層，除此之外，與實施例1同樣地得到半導體裝置。對所得半導體裝置實施IV測 定。將結果示於圖9。由圖9可知，顯示出良好的半導體特性和肖特基特性。
(比較例1)
作為參考，將肖特基電極中使用了Pt時的IV測定結果示於圖10。由圖10可知，半導體特性、肖特基特性受到嚴重損害。
(實施例4) 1. n-型半導體層的形成 1-1. 成膜裝置
使用圖5對本實施例中使用的霧化CVD裝置1進行說明。霧化CVD裝置1具備：供給載氣的載氣源2a；用於調節從載氣源2a送出的載氣的流量的流量調節閥3a；供給載氣(稀釋)的載氣(稀釋)源2b；用於調節從載氣(稀釋)源2b送出的載氣(稀釋)的流量的流量調節閥3b；收容原料溶液4a的霧發生源4；裝水5a的容器5；安裝於器5底面的超聲波振子6；成膜室7；從霧發生源4連接到成膜室7的供給管9；設置在成膜室7內的熱板8；以及將熱反應後的霧、液滴和廢氣排出的排氣口11。應予說明，在熱板8上設有基板10，在本實施例中，作為基板10，使用表面形成有摻雜了Sn的α-Ga2O3膜作為緩衝層的藍寶石基板。應予說明，藍寶石基板使用如下形成的基板：使用YVO4雷射器(波長532nm、平均輸出4W)的鐳射加工機，以1mm的間距間隔進行開槽加工(槽深30μm)，形成正方形網格。
1-2. 原料溶液的製備
使0.1M溴化鎵水溶液中以體積比10%含有氫溴酸，將其作為原料溶液。
1-3. 成膜準備
將上述1-2.中得到的原料溶液4a收容在霧發生源4內。接著，作為基板10，將帶有緩衝層的藍寶石基板設置在熱板8上，使熱板8動作而使成膜室7內的溫度升溫至470℃。接著，打開流量調節閥3a、3b，從作為載氣源的載氣供給單元2a、2b向成膜室7內供給載氣，用載氣充分置換成膜室7的環境後，分別將載氣流量調節為2.0L/分鐘，將載氣(稀釋)流量調節為0.5L/分鐘。應予說明，使用氧作為載氣。
1-4. 結晶性氧化物半導體膜的形成
接著，使超聲波振子6以2.4MHz振動，使該振動藉由水5a傳播至原料溶液4a，由此使原料溶液4a霧化而生成霧4b。該霧4b介由載氣通過供給管9內而導入到成膜室7內，在大氣壓下、470℃於成膜室7內霧發生熱反應而在基板10上形成膜。應予說明，膜厚為約5μm，成膜時間為135分鐘。
1-5. 評價
使用XRD衍射裝置對上述1-4.中得到的膜的相進行鑒定，結果是所得膜為α-Ga203。
2. n+型半導體層的形成 2-1. 成膜裝置
使用與上述1-1中使用的成膜裝置相同的裝置。應予說明，作為基板10，使用上述1-4中得到的層疊體，在n-型半導體層上層疊有n+型半導體層。
2-2. 原料溶液的製備
在0.1M溴化鎵水溶液中混合溴化錫，以錫相對於鎵的原子比為1：0.08的方式調整水溶液，此時，以體積比10%含有氫溴酸，將其作為原料溶液。
2-3. 成膜準備
將上述2-2.中得到的原料溶液4a收容在霧發生源4內。接著，作為基板10，將帶有緩衝層的藍寶石基板設置在熱板8上，使熱板8動作而使成膜室7內的溫度升溫至450℃。接著，打開流量調節閥3a、3b，從作為載氣源的載氣供給單元2a、2b向成膜室7內供給載氣，用載氣充分置換成膜室7的環境後，分別將載氣流量調節為2.0L/分鐘，將載氣(稀釋)流量調節為0.5L/分鐘。應予說明，使用氮作為載氣。
2-4. 結晶性氧化物半導體膜的形成
接著，使超聲波振子6以2.4MHz振動，使振動藉由水5a傳播至原料溶液4a，由此使原料溶液4a霧化而生成霧4b。該霧4b介由載氣通過供給管9內而導入到成膜室7內，在大氣壓下、450℃於成膜室7內霧發生熱反應而在基板10上形成膜。應予說明，膜厚為約2.9μm，成膜時間為120分鐘。
2-5. 評價
使用XRD衍射裝置對上述2-4.中得到的膜的相進行鑒定，結果是所得膜為α-Ga203。
3. 歐姆電極的形成
藉由濺射在上述2-4.中得到的層疊體n+型半導體層上分別形成Ti膜(厚度70nm)和Au膜(厚度30nm)，形成歐姆電極。
4. 去除基板
在上述3.中得到的層疊體的歐姆電極上臨時接合臨時晶圓，接著，使用CMP裝置，研磨基板10，去除上述藍寶石基板和上述緩衝層。
5. 肖特基電極的形成
藉由EB蒸鍍在上述4.中得到的層疊體的n-型半導體層上分別形成Cr膜(厚度50nm)和Al膜(厚度5000nm)，形成肖特基電極(直徑300μm)。其後，封裝於TO220，得到封裝SBD。
6. 半導體特性的評價 (轉換特性評價)
對上述5.中得到的SBD的轉換特性進行評價。將結果示於圖11。另外，將使用SiC作為半導體和使用Si作為半導體時的轉換特性也一併示於圖11。由圖11可知，本發明品與其他產品相比，波形良好，轉換特性優異。
(熱阻特性評價)
對上述5.中得到的SBD實施熱阻測定。其結果是本發明品的RjC為13.9℃/W，性能是使用SiC作為半導體的產品(RjC=12.5℃/W)的同等以上。另外，若考慮單位面積的熱阻，與使用SiC作為半導體的產品相比，以6成左右的晶圓尺寸就能夠發揮出同等的性能。
(電容測定)
對上述5.中得到的SBD實施CV測定(1MHz)。其結果是在0V偏壓下為130pF。由此可知，由於電容比使用SiC作為半導體的產品小，所以本發明品的轉換特性良好。
(熱阻計算評價)
對上述5.中得到的SBD計算熱阻，結果是15.6(K/W)。然後，將熱阻為15.6(K/W)且半導體層使用β-Ga2O3的情況(比較例2)以及使用SiC的情況(比較例3)與本發明(實施例4)進行比較評價。將結果示於表1。由表1可知，本發明品與比較例品相比，半導體層的表面積小且即使厚度為0.01mm以下也顯示出良好的熱阻特性，適合於半導體裝置的小型化。
(實施例5)
使用直徑500μm的肖特基電極來代替直徑300μm的肖特基電極，除此之外，與實施例4同樣地得到SBD。評價所得SBD的轉換特性，結果確認到與實施例4相同的波形，可知具有良好的轉換特性。
(實施例6)
(1)在形成n-型半導體層時，使成膜溫度為520℃，以及使成膜時間為25分鐘；(2)在形成n+型半導體層時，作為原料溶液，使用混合有乙醯丙酮鎵0.05摩爾、鹽酸1.5體積%、氯化錫(II)0.2原子%以及水的溶液，使成膜溫度為480℃，並且使成膜時間為150分鐘，作為成膜裝置，使用圖6所示的霧化CVD裝置；(3)在形成第1金屬層(肖特基電極)時，在n-型半導體層上採用電子束蒸鍍層疊Ti層作為第1金屬層，除此之外，與實施例1同樣地得到半導體裝置。應予說明，在n+型半導體層上形成歐姆電極，另外，作為肖特基電極的蓋電極(Cover electrode)，在 Ti層上採用電子束蒸鍍形成Cu層。對所得半導體裝置實施掃描內部光電子發射顯微鏡(Scanning Internal Photo Emission：SIPM)測定。將所得SIPM圖像示於圖15和圖16。圖15表示光電屈服圖，(a)表示退火前的SIPM圖像，(b)表示200℃退火後的SIPM圖像，(c)表示300℃退火後的SIPM圖像。由圖15可知，光電屈服的面內分佈均勻，面內分佈的熱穩定性優異。另外，圖16表示肖特基勢壘高度的圖，由圖16可知勢壘高度面內分佈均勻。
(實施例7)
在形成第1金屬層(肖特基電極)時，在n-型半導體層上採用電子束蒸鍍層疊Fe層作為第1金屬層，除此之外，與實施例6同樣地得到半導體裝置。應予說明，在n+型半導體層上形成歐姆電極，另外，作為肖特基電極的蓋電極(Cover electrode)，在Fe層上採用電子束蒸鍍分別形成Ti層和Cu層。對所得半導體層與實施例6同樣地實施掃描內部光電子發射顯微鏡(Scanning Internal Photo Emission：SIPM)測定。將所得SIPM圖像示於圖17和圖18。圖17表示光電屈服圖，(a)表示退火前的SIPM圖像，(b)表示200℃退火後的SIPM圖像，(c)表示300℃退火後的SIPM圖像。由圖17可知，光電屈服的面內分佈均勻，面內分佈的熱穩定性優異。另外，圖18表示肖特基勢壘高度圖，由圖18可知，勢壘高度的面內分佈均勻。
綜上所述，可知本發明的半導體裝置的半導體特性和肖特基特性優異。
【產業上的可利用性】
本發明的半導體裝置可應用於半導體(例如化合物半導體電子設備等)、電子部件‧電氣設備部件、光學‧電子照片相關裝置、工業部件等所有領域，對於功率元件尤其有用。

Claims (12)

  1. 一種半導體裝置，至少具備：含有具有剛玉結構的結晶性氧化物半導體作為主成分的半導體層，以及所述半導體層上的肖特基電極，所述肖特基電極含有選自元素週期表第4族~第9族中的至少1種金屬，其中，所述肖特基電極含有2層以上的金屬膜，所述金屬是元素週期表第4週期的過渡金屬，所述結晶性氧化物半導體為α-Ga2O3或其混晶，且以1MHz進行測定時的電容在0V偏壓下為1000pF以下。
  2. 根據請求項1所述的半導體裝置，其中，所述肖特基電極含有選自元素週期表第4族~第6族中的至少1種金屬。
  3. 根據請求項1所述的半導體裝置，其中，所述肖特基電極含有3層以上的金屬膜。
  4. 根據請求項1所述的半導體裝置，其中，所述結晶性氧化物半導體含有鎵或銦。
  5. 根據請求項1所述的半導體裝置，更具備歐姆電極，所述歐姆電極含有元素週期表第4族或第11族的金屬。
  6. 根據請求項1所述的半導體裝置，其中，所述半導體層的厚度為40μm以下。
  7. 根據請求項6所述的半導體裝置，其中，所述半導體層的表面積為1mm2以下。
  8. 根據請求項6或7所述的半導體裝置，其中，所述肖特基電極的面積為1mm2以下。
  9. 根據請求項6所述的半導體裝置，其中，所述半導體裝置中流通1A以上的電流。
  10. 根據請求項1所述的半導體裝置，其為功率元件。
  11. 根據請求項1所述的半導體裝置，其為功率模組、變頻器或變流器。
  12. 一種半導體系統，其具備根據請求項1所述的半導體裝置。
TW105141644A 2015-12-18 2016-12-15 Semiconductor device TWI660505B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-248071 2015-12-18
JP2015248071 2015-12-18

Publications (2)

Publication Number Publication Date
TW201735360A TW201735360A (zh) 2017-10-01
TWI660505B true TWI660505B (zh) 2019-05-21

Family

ID=57749683

Family Applications (3)

Application Number Title Priority Date Filing Date
TW108105967A TWI686952B (zh) 2015-12-18 2016-12-15 半導體裝置
TW107123723A TWI667792B (zh) 2015-12-18 2016-12-15 Semiconductor device
TW105141644A TWI660505B (zh) 2015-12-18 2016-12-15 Semiconductor device

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW108105967A TWI686952B (zh) 2015-12-18 2016-12-15 半導體裝置
TW107123723A TWI667792B (zh) 2015-12-18 2016-12-15 Semiconductor device

Country Status (5)

Country Link
US (2) US10128349B2 (zh)
EP (1) EP3182464A1 (zh)
KR (4) KR20170073516A (zh)
CN (1) CN107068773B (zh)
TW (3) TWI686952B (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180097073A1 (en) * 2016-10-03 2018-04-05 Flosfia Inc. Semiconductor device and semiconductor system including semiconductor device
JP6967238B2 (ja) * 2017-02-28 2021-11-17 株式会社タムラ製作所 ショットキーバリアダイオード
JP7008293B2 (ja) * 2017-04-27 2022-01-25 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
US10930743B2 (en) 2017-06-28 2021-02-23 Flosfia Inc. Layered structure, semiconductor device including layered structure, and semiconductor system including semiconductor device
JP7037142B2 (ja) * 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード
US10944015B2 (en) * 2017-08-24 2021-03-09 Flosfia Inc. Semiconductor device
US10943981B2 (en) * 2017-08-24 2021-03-09 Flosfia Inc. Semiconductor device
JP7011219B2 (ja) 2017-09-29 2022-01-26 株式会社Flosfia 積層構造体および半導体装置
JP6977465B2 (ja) * 2017-10-06 2021-12-08 株式会社デンソー 半導体装置の製造方法
EP3712959A4 (en) * 2017-11-15 2021-07-28 Flosfia Inc. SEMICONDUCTOR DEVICE
WO2020013262A1 (ja) 2018-07-12 2020-01-16 株式会社Flosfia 半導体装置および半導体装置を含む半導体システム
TW202006945A (zh) * 2018-07-12 2020-02-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置和半導體系統
JP6934852B2 (ja) * 2018-12-18 2021-09-15 信越化学工業株式会社 酸化ガリウム膜の製造方法
US11728393B2 (en) * 2019-03-13 2023-08-15 Mitsubishi Electric Corporation Semiconductor device
WO2020195355A1 (ja) * 2019-03-28 2020-10-01 日本碍子株式会社 下地基板
CN114144889A (zh) 2019-05-23 2022-03-04 株式会社Flosfia 半导体装置
CN110265486B (zh) * 2019-06-20 2023-03-24 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
JPWO2021010428A1 (zh) * 2019-07-16 2021-01-21
WO2021064795A1 (ja) * 2019-09-30 2021-04-08 日本碍子株式会社 α－Ｇａ２Ｏ３系半導体膜
JP7530615B2 (ja) * 2020-01-10 2024-08-08 株式会社Flosfia 結晶、半導体素子および半導体装置
JP7478334B2 (ja) * 2020-01-10 2024-05-07 株式会社Flosfia 半導体素子および半導体装置
JP2023140644A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体装置及びその製造方法
CN114988918B (zh) * 2022-06-13 2023-04-07 湖南省新化县鑫星电子陶瓷有限责任公司 一种氧化铝陶瓷的表面金属化方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201427035A (zh) * 2012-12-20 2014-07-01 Ind Tech Res Inst 接面位障蕭特基二極體嵌於金氧半場效電晶體單元陣列之整合元件
CN105097957A (zh) * 2014-05-08 2015-11-25 Flosfia株式会社 结晶性层叠结构体、半导体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4670034B2 (ja) 2004-03-12 2011-04-13 学校法人早稲田大学 電極を備えたＧａ２Ｏ３系半導体層
JP2007220889A (ja) 2006-02-16 2007-08-30 Central Res Inst Of Electric Power Ind ショットキー接合型半導体素子およびその製造方法
JP5531959B2 (ja) 2008-08-05 2014-06-25 住友電気工業株式会社 ショットキーバリアダイオードおよびショットキーバリアダイオードの製造方法
JP5078039B2 (ja) 2009-01-19 2012-11-21 学校法人早稲田大学 Ｇａ２Ｏ３系半導体素子及びＧａ２Ｏ３系半導体素子の製造方法
CN110071170B (zh) * 2011-09-08 2022-10-11 株式会社田村制作所 晶体层叠结构体
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP5799354B2 (ja) 2012-08-23 2015-10-21 学校法人早稲田大学 Ｇａ２Ｏ３系半導体素子
KR102267094B1 (ko) * 2013-08-19 2021-06-18 이데미쓰 고산 가부시키가이샤 산화물 반도체 기판 및 쇼트키 배리어 다이오드

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201427035A (zh) * 2012-12-20 2014-07-01 Ind Tech Res Inst 接面位障蕭特基二極體嵌於金氧半場效電晶體單元陣列之整合元件
CN105097957A (zh) * 2014-05-08 2015-11-25 Flosfia株式会社 结晶性层叠结构体、半导体装置

Also Published As

Publication number Publication date
TW201735360A (zh) 2017-10-01
KR102404769B1 (ko) 2022-05-31
KR20180127299A (ko) 2018-11-28
TWI667792B (zh) 2019-08-01
CN107068773B (zh) 2021-06-01
TW201931602A (zh) 2019-08-01
US10128349B2 (en) 2018-11-13
KR20170073516A (ko) 2017-06-28
US20170179249A1 (en) 2017-06-22
KR20180127952A (ko) 2018-11-30
US20190043961A1 (en) 2019-02-07
EP3182464A1 (en) 2017-06-21
KR20230126698A (ko) 2023-08-30
TWI686952B (zh) 2020-03-01
TW201839993A (zh) 2018-11-01
CN107068773A (zh) 2017-08-18

Similar Documents

Publication Publication Date Title
TWI660505B (zh) Semiconductor device
JP7498903B2 (ja) 半導体装置
JP6906217B2 (ja) 半導体装置
CN109427867B (zh) 半导体装置
TWI783003B (zh) 半導體裝置
WO2020013244A1 (ja) 半導体装置
WO2020013242A1 (ja) 半導体装置
JP2017118090A (ja) 積層構造体および半導体装置
JP7065440B2 (ja) 半導体装置の製造方法および半導体装置
JP6932904B2 (ja) 半導体装置
WO2020235690A1 (ja) 半導体装置
WO2020235691A1 (ja) 半導体装置
WO2021010428A1 (ja) 半導体装置および半導体システム
WO2021010427A1 (ja) 積層構造体および半導体装置
WO2020013243A1 (ja) 半導体装置