JP4670034B2 - 電極を備えたＧａ２Ｏ３系半導体層 - Google Patents

電極を備えたＧａ２Ｏ３系半導体層 Download PDF

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Description

本発明は、ＬＥＤ（発光ダイオード）、ＬＤ（レーザダイオード）等に使用される電極を備えたＧａ２Ｏ３系半導体層に関し、特に、Ｇａ２Ｏ３系化合物を半導体として用い、これに適合したオーミック特性が得られる電極を有するとともに、オーミック特性を得るための熱処理を不要とすることが可能な電極を備えたＧａ２Ｏ３系化合物半導体層に関する。
従来、窒化物半導体、特に、窒化ガリウム（ＧａＮ）化合物半導体発光素子は、ＬＥＤ、ＬＤ等の発光デバイスに使用されている（例えば、特許文献１参照。）。
特許文献１には、サファイア基板、バッファ層、ｎ型窒化ガリウム系化合物半導体層、ｎ型クラッド層、ｎ型活性層、ｐ型クラッド層、ｐ型コンタクト層が積層されたＧａＮ系青色発光素子が記載されている。この従来のＧａＮ系青色発光素子は、発光波長３７０ｎｍで発光する。
特許第２７７８４０５号公報（図１）
しかし、従来のＧａＮ系青色発光素子では、バンドギャップの関係でさらに短波長の紫外領域で発光する発光素子を得るのが困難である。そこで、近年、バンドギャップがより大きく、紫外領域で発光する可能性がある物質としてＧａ２Ｏ３が期待されている。
従って、本発明の第１の目的は、Ｇａ２Ｏ３系化合物を半導体として用い、これに適合したオーミック特性が得られる電極を有するＧａ２Ｏ３系半導体層を提供する。
また、本発明の第２の目的は、オーミック特性を得るための熱処理を不要とすることが可能なＧａ２Ｏ３系半導体素子を提供する。
第１の発明は、上記の第１の目的を達成するため、ｎ型導電性を有し、ドーパントを添加していないβ−Ｇａ２Ｏ３化合物半導体からなり、表面がエッチングされたｎ型層と、前記ｎ型層上に形成されるＴｉ層と、前記Ｔｉ層上に形成されるＡｕ層とからなる電極とを備え、前記電極は、前記ｎ型層にオーミック接続している電極を備えたＧａ２Ｏ３系半導体層を提供する。また、第２の発明は、ｎ型導電性を有し、ドーパントを添加していないβ−Ｇａ２Ｏ３化合物半導体からなり、表面がエッチングされたｎ型層と、前記ｎ型層上に形成されるＴｉ層と、前記Ｔｉ層上に形成されるＡｌ層とからなる電極とを備え、前記電極は、前記ｎ型層にオーミック接続している電極を備えたＧａ２Ｏ３系半導体層を提供する。また、第３の発明は、ｎ型導電性を有し、ドーパントを添加していないβ−Ｇａ２Ｏ３化合物半導体からなり、表面がエッチングされたｎ型層と、前記ｎ型層上に形成されるＴｉ層と、前記Ｔｉ層上に形成されるＡｌ層と、前記Ａｌ層上に形成されるＡｕ層とからなる電極とを備え、前記電極は、前記ｎ型層にオーミック接続している電極を備えたＧａ２Ｏ３系半導体層を提供する。また、第４の発明は、ｎ型導電性を有し、ドーパントを添加していないβ−Ｇａ２Ｏ３化合物半導体からなり、表面がエッチングされたｎ型層と、前記ｎ型層上に形成されるＴｉ層と、前記Ｔｉ層上に形成されるＡｌ層と、前記Ａｌ層上に形成されるＮｉ層と、前記Ｎｉ層上に形成されるＡｕ層とからなる電極とを備え、前記電極は、前記ｎ型層にオーミック接続している電極を備えたＧａ２Ｏ３系半導体層を提供する。
第５の発明は、前記Ｔｉ層が、１５nmの厚さを有して形成される上記第１より第４の発明のいずれか１つの電極を備えたＧａ ２ Ｏ ３ 系半導体層を提供する。
第１の発明のＧａ２Ｏ３系半導体層によれば、Ｇａ２Ｏ３系化合物半導体の結晶性が良いためＧａ２Ｏ３系化合物半導体からなるｎ型層と電極であるＴｉ層との接触抵抗が小さくなるので、Ｇａ２Ｏ３系化合物半導体に適合したオーミック特性が得られる電極を有することができる。
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る発光素子を示す。この発光素子１は、β−Ｇａ２Ｏ３化合物半導体からなるｎ型β−Ｇａ２Ｏ３基板２に、β−ＡｌＧａＯ３化合物半導体からなるｎ型導電性を示すｎ型β−ＡｌＧａＯ３クラッド層４、β−Ｇａ２Ｏ３からなる活性層５、ｐ型導電性を示すｐ型β−ＡｌＧａＯ３クラッド層６、およびβ−Ｇａ２Ｏ３化合物半導体からなるｐ型導電性を示すｐ型β−Ｇａ２Ｏ３コンタクト層７を順次積層したものである。
また、この発光素子１は、ｐ型β−Ｇａ２Ｏ３コンタクト層７に形成される透明電極８と、透明電極８の一部に形成され、Ｐｔからなる薄膜により形成され、ワイヤ１１が接合部１０によって接続されるパッド電極９と、ｎ型β−Ｇａ２Ｏ３基板２の下方に形成されるｎ側電極２０とを備える。
ｎ側電極２０は、例えば、Ｔｉからなる薄膜が形成され、接着剤３１を介して図示していないプリントパターンが形成されたプリント基板３０と接続される。
また、この発光素子１は、接着剤３１あるいは金属ペーストを介してプリント基板３０に搭載され、プリント基板３０のプリント配線に接続される。
この発光素子１を構成する各層４〜７は、金属ターゲットにレーザ光を照射し、例えば、希薄酸素雰囲気下、基板から遊離した金属の膜を基板上に成長させるＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
第１の実施の形態によれば、ｎ側電極２０は、ｎ型β−Ｇａ２Ｏ３基板２と好ましいオーミック特性を有している。そのため、接触抵抗を小さくすることができるので、電極部分における電流ロスや、ジュール熱の発生等による電極の劣化、化合物半導体レーザやＬＥＤの特性劣化を防ぐことができるという優れた発光特性が得られる。
［第２の実施の形態］
図２は、本発明の第２の実施の形態に係る発光素子を示す図である。この発光素子１は、第１の実施の形態に係る発光素子１とは、ｎ側電極２０のみが相違する。この発光素子１のｎ側電極２０は、ｎ型β−Ｇａ２Ｏ３基板４の下面に、Ｔｉ層２１を形成し、その下方にＡｕ層２２を形成したものである。Ａｕ層２２の代わりにＰｔ層であってもよい。
第２の実施の形態によれば、ｎ側電極２０は、ｎ型β−Ｇａ２Ｏ３基板２と好ましいオーミック特性を有している。そのため、ｎ側電極２０とｎ型β−Ｇａ２Ｏ３基板２との接触抵抗を小さくすることができるので、第１の実施の形態と同様に優れた発光特性が得られる。
［第３の実施の形態］
図３は、本発明の第３の実施の形態に係る発光素子の要部を示す。この発光素子１は、第１の実施の形態に係る発光素子１とは、ｎ側電極２０のみが相違する。この発光素子１のｎ側電極２０は、ｎ型β−Ｇａ２Ｏ３基板２の下面にＴｉ層２１、Ａｌ層２３およびＡｕ層２２を順次積層したものである。
第３の実施の形態によれば、ｎ側電極２０は、ｎ型β−Ｇａ２Ｏ３基板２と好ましいオーミック特性を有している。そのため、第１の実施の形態と同様に優れた発光特性が得られる。
［第４の実施の形態］
図４は、本発明の第４の実施の形態に係る発光素子の要部を示す。この発光素子１は、第１の実施の形態に係る発光素子１とは、ｎ側電極２０のみが相違する。この発光素子１のｎ側電極２０は、ｎ型β−Ｇａ２Ｏ３基板２の下面にＴｉ層２１、Ａｌ層２３、Ｎｉ層２４およびＡｕ層２２を順次積層したものである。
第４の実施の形態によれば、ｎ側電極２０は、ｎ型β−Ｇａ２Ｏ３基板２と好ましいオーミック特性を有している。そのため、第１の実施の形態と同様に優れた発光特性が得られる。
以下、本発明の実施例について説明する。
図５は、本発明の実施例１の電流電圧特性図である。
実施例１は、本発明の第１の実施の形態の相当し、９９．９９％のＧａ２Ｏ３のドーパントを添加していない基板上に形成されたＴｉ層によりｎ電極を形成したものである。基板上にＴｉ層を形成する前にエッチングを行い、基板表面を清浄にした。Ｔｉ層は、１５０Åの膜厚であり、ＰＬＤ法により、出力１００ｍＷでＴｉターゲットに７．５分間レーザを照射することにより形成し、２５℃のときの電流電圧特性を測定した。
実施例１によれば、２５℃においてオーミック特性を示すため、電極部分における電流ロスや、ジュール熱の発生等による電極の劣化、化合物半導体レーザやＬＥＤの特性劣化を防ぐことができるという優れた発光特性が得られる。
図６は、本発明の実施例２における２５℃の電流電圧特性図、図７は実施例２における３００℃で５分間保持した後の電流電圧特性図、図８は実施例２における６００℃で５分間保持した後の電流電圧特性図、図９は実施例２における７００℃で５分間保持した後の電流電圧特性図である。
実施例２は、第２の実施の形態に相当し、９９．９９％のＧａ２Ｏ３のドーパントを添加していない基板にＴｉ層およびＡｕ層を積層してｎ電極を形成したものである。実施例１と同様にエッチングを行い、基板表面を清浄にした。Ｔｉ層は１５０Åの膜厚およびＡｕ層は５００Åの膜厚であり、ＰＬＤ法により、出力１００ｍＷでＴｉターゲットに７．５分間およびＡｕターゲットに２５分間レーザをそれぞれ照射することによりそれぞれ形成する。２００ｍｌ／ｍｉｎでＮ２を流しながら電極を保持し、その保持後の電流電圧特性を測定した。
実施例２によると、２５℃〜６００℃で保持した後の電流電圧特性は、オーミック特性を示す。しかし、７００℃で５分間の保持後は、ショットキー特性を示した。
また、この実施例２によれば、Ｔｉ層およびＡｕ層を形成するだけでオーミック特性を示す。また、電極は、２５〜少なくとも６００℃の範囲においてオーミック特性を示すため、常温から耐熱性を要求される温度までの広い使用条件において使用することができる。
図１０は、本発明の実施例３における２５℃での電流電圧特性図、図１１は実施例３における８００℃で５分間保持した後の電流電圧特性図である。
実施例３は、第２の実施の形態に相当し、９９．９９％のＧａ２Ｏ３のドーパントを添加していない基板に形成されたＴｉ層およびＡｌ層によりｎ電極を形成したものである。実施例１と同様にエッチングを行い、基板表面を清浄にした。Ｔｉ層は１５０Åの膜厚およびＡｌ層は１０００Åの膜厚であり、ＰＬＤ法により、出力１００ｍＷでＴｉターゲットに７．５分間およびＡｌターゲットに５０分間レーザをそれぞれ照射することによりそれぞれ形成する。２００ｍｌ／ｍｉｎでＮ２を流しながら保持し、その保持した後の電流電圧特性を測定した。
実施例３によれば、２５〜７００℃では良好なオーミック特性を示し、８００℃で保持した後は、電流が流れにくくなっているが、オーミック特性を示している。
また、この実施例３によれば、Ｔｉ層およびＡｌ層を形成するだけでオーミック特性を示す。
図１２は、本発明の実施例４における２５℃での電流電圧特性図、図１３は実施例４における７００℃で５分間保持した後の電流電圧特性図、図１４は実施例４における８００℃で５分間の保持した後の電流電圧特性図である。
実施例４は、第３の実施の形態に相当し、９９．９９％のＧａ２Ｏ３のドーパントを添加していない基板に形成されたＴｉ層、Ａｌ層およびＡｕ層によりｎ電極を形成したものである。実施例１と同様にエッチングを行い、基板表面を清浄にした。Ｔｉ層は１５０Åの膜厚、Ａｌ層は１０００Åの膜厚およびＡｕ層は５００Åの膜厚であり、ＰＬＤ法により、出力１００ｍＷでＴｉターゲットに７．５分間、Ａｌターゲットに５０分間およびＡｕターゲットに２５分間レーザをそれぞれ照射することによりそれぞれ形成する。２００ｍｌ／ｍｉｎでＮ２を流しながら保持し、その保持した後の電流電圧特性を測定した。
実施例４によれば、２５〜７００℃ではオーミック特性を示すが、８００℃以上で保持した後は、ショットキー特性を示す。また、電極は、Ｔｉ層、Ａｌ層およびＡｕ層を形成するだけでオーミック特性を示す。
図１５は、本発明の実施例５における２５℃での電流電圧特性図、図１６は実施例５における４００℃で５分間保持した後の電流電圧特性図、図１７は実施例５における８００℃で５分間保持した後の電流電圧特性図である。
実施例５は、第４の実施の形態に相当し、９９．９９％のＧａ２Ｏ３のドーパントを添加していない基板に形成されたＴｉ層、Ａｌ層、Ｎｉ層、およびＡｕ層によりｎ電極を形成したものである。実施例１と同様にエッチングを行い、基板表面を清浄にした。Ｔｉ層は１５０Åの膜厚、Ａｌ層は１０００Åの膜厚、Ｎｉ層は４００Åの膜厚およびＡｕ層は５００Åの膜厚であり、ＰＬＤ法により、出力１００ｍＷでＴｉターゲットに７．５分間、Ａｌターゲットに５０分間、Ｎｉターゲットに４０分間およびＡｕターゲットに２５分間レーザをそれぞれ照射することによりそれぞれ形成する。２００ｍｌ／ｍｉｎでＮ２を流しながら保持し、その保持した後の電流電圧特性を測定した。
実施例５によれば、２５℃および４００℃で保持した後ではオーミック特性を示すが、８００℃で保持した後は、ショットキー特性を示す。また、Ｔｉ層、Ａｌ層、Ｎｉ層、およびＡｕ層を形成するだけでオーミック特性を示す。また、熱処理を行った場合には、２５〜少なくとも４００℃の範囲においてオーミック特性を示すため、常温から耐熱性を要求される温度までの広い使用条件において使用することができる。
（比較例１）
図１８は、比較例１における２５℃での電流電圧特性図、図１９は比較例１における１００℃で１０分間保持した後の電流電圧特性図、図２０は比較例１における２００℃で１０分間保持した後の電流電圧特性図である。
比較例１は、９９．９９％のＧａ２Ｏ３のドーパントを添加していない基板に、Ｔｉ層の代わりにＡｕ層によりｎ電極を形成したものである。基板上にＡｕ層を形成する前にエッチングを行い、基板表面を清浄にした。Ａｕ層は、ＰＬＤ法により、出力１００ｍＷでＡｕターゲットに２５分間レーザを照射することにより形成する。Ｈ２の５％雰囲気下、２００ｍｌ／ｍｉｎでＡｒを流しながら熱処理し、そ保持した後の電流電圧特性を測定した。
比較例１によれば、Ｇａ２Ｏ３基板にＴｉ層の代わりにＡｕ層を設けた場合は、ショットキー特性を示し、オーミック特性を示していない。
（比較例２）
図２１は、比較例２における２５℃での電流電圧特性図、図２２は比較例２における１００℃で１０分間保持した後の電流電圧特性図である。
比較例２は、９９．９９％のＧａ２Ｏ３のドーパントを添加していない基板に、Ｔｉ層の代わりにＰｔ層によりｎ電極を形成したものである。比較例１と同様にエッチングを行い、基板表面を清浄にした。Ｐｔ層は、ＰＬＤ法により、出力１００ｍＷでＰｔターゲットにレーザを照射することにより形成する。Ｈ２の５％雰囲気下、２００ｍｌ／ｍｉｎでＡｒを流しながら熱処理し、そ保持した後の電流電圧特性を測定した。
比較例２によると、Ｇａ２Ｏ３基板にＴｉ層の代わりにＡｕ層を設けた場合は、ショットキー特性を示し、オーミック特性を示していない。
（比較例３）
図２３は、比較例３における２５℃での電流電圧特性図を示し、図２４は比較例３における１００℃で３０秒間保持した後の電流電圧特性図、図２５は比較例３における１００℃で５分間保持した後の電流電圧特性図、図２６は比較例３における２００℃で３０秒間保持した後の電流電圧特性図、図２７は比較例３における２００℃で５分間保持した後の電流電圧特性図である。
比較例３は、９９．９９％のＧａ２Ｏ３のドーパントを添加していない基板にＴｉ層およびＡｕ層の代わりにＮｉ層およびＡｕ層を積層してｎ電極を形成したものである。比較例１と同様にエッチングを行い、基板表面を清浄にした。Ｎｉ層は４００Åの膜厚およびＡｕ層は５００Åの膜厚であり、ＰＬＤ法により、まずＮｉ層を形成して、次に出力１００ｍＷでＡｕターゲットに２５分間レーザを照射することにより形成する。２００ｍｌ／ｍｉｎでＮ２を流しながら保持し、その保持した後の電流電圧特性を測定した。
比較例３によれば、Ｔｉ層およびＡｕ層の代わりにＮｉ層およびＡｕ層を設けた場合は、ショットキー特性を示し、オーミック特性を示していない。
なお、本発明は、上記各実施の形態、上記各実施例に限定されず、その要旨を変更しない範囲内で種々変更してもよい。基板上の電極を形成する金属膜は、上記ＰＬＤ法のほかに、真空蒸着法、スパッタリング法、イオンプレーティング法等により形成してもよい。また、雰囲気ガスは、上記アルゴンおよび窒素以外に、ヘリウム等の不活性ガス、水素等の還元性ガスを用いてもよい。雰囲気ガスの圧力は１０−２Ｔｏｒｒないし大気圧の範囲であればよい。また、Ｇａ２Ｏ３系化合物半導体は、絶縁基板上に形成されたｎ型コンタクト層にｎ側電極を形成してもよい。また、本発明は、オーミック特性を得るための熱処理を施していないが、必要に応じて熱処理を行なってもよい。Ａｕ層２２の代わりに、Ｐｔ層等の酸化膜防止層であってもよい。また、電極を備えたＧａ２Ｏ３系半導体層として、上記発光素子の他に、ダイオードや太陽電池等に利用できる。
本発明の第１の実施の形態に係る発光素子を示す断面図である。 本発明の第２の実施の形態に係る発光素子を示す断面図である。 本発明の第３の実施の形態に係る発光素子を示す断面図である。 本発明の第４の実施の形態に係る発光素子を示す断面図である。 実施例１の電流電圧特性図である。 実施例２における２５℃での電流電圧特性図である。 実施例２における３００℃で５分間保持した後の電流電圧特性図である。 実施例２における６００℃で５分間保持した後の電流電圧特性図である。 実施例２における７００℃で５分間保持した後の電流電圧特性図である。 実施例３における２５℃での電流電圧特性図である。 実施例３における８００℃で５分間保持した後の電流電圧特性図である。 実施例４における２５℃における電流電圧特性図である。 実施例４における７００℃で５分間保持した後の電流電圧特性図である。 実施例４における８００℃で５分間保持した後の電流電圧特性図である。 実施例５における２５℃での電流電圧特性図である。 実施例５における４００℃で５分間保持した後の電流電圧特性図である。 実施例５における８００℃で５分間保持した後の電流電圧特性図である。 比較例１における２５℃での電流電圧特性図である。 比較例１における１００℃で１０分間保持した後の電流電圧特性図である。 比較例１における２００℃で１０分間保持した後電流電圧特性図である。 比較例２における２５℃での電流電圧特性図である。 比較例２における１００℃で１０分間保持した後の電流電圧特性図である。 比較例３における２５℃での電流電圧特性図である。 比較例３における１００℃で３０秒間保持した後の電流電圧特性図である。 比較例３における１００℃で５分間保持した後の電流電圧特性図である。 比較例３における２００℃で３０秒間保持した後の電流電圧特性図である。 比較例３における２００℃で５分間保持した後の電流電圧特性図である。
符号の説明
１ 発光素子
２ 基板
４ ｎ型β−ＡｌＧａＯ３クラッド層
５ 活性層
６ ｐ型β−ＡｌＧａＯ３クラッド層
７ ｐ型β−Ｇａ２Ｏ３コンタクト層
８ 透明電極
９ パッド電極
１０，１２ 接合部
１１，１３ ワイヤ
２０ ｎ側電極
２１ Ｔｉ層
２２ Ａｕ層
２３ Ａｌ層
２４ Ｎｉ層
３０ プリント基板
３１ 接着剤
４０ 出射光
４１ 発光光

Claims (5)

  1. ｎ型導電性を有し、ドーパントを添加していないβ−Ｇａ２Ｏ３化合物半導体からなり、表面がエッチングされたｎ型層と、
    前記ｎ型層上に形成されるＴｉ層と、前記Ｔｉ層上に形成されるＡｕ層とからなる電極と
    を備え、
    前記電極は、前記ｎ型層にオーミック接続している電極を備えたＧａ２Ｏ３系半導体層。
  2. ｎ型導電性を有し、ドーパントを添加していないβ−Ｇａ２Ｏ３化合物半導体からなり、表面がエッチングされたｎ型層と、
    前記ｎ型層上に形成されるＴｉ層と、前記Ｔｉ層上に形成されるＡｌ層とからなる電極と
    を備え、
    前記電極は、前記ｎ型層にオーミック接続している電極を備えたＧａ２Ｏ３系半導体層。
  3. ｎ型導電性を有し、ドーパントを添加していないβ−Ｇａ２Ｏ３化合物半導体からなり、表面がエッチングされたｎ型層と、
    前記ｎ型層上に形成されるＴｉ層と、前記Ｔｉ層上に形成されるＡｌ層と、前記Ａｌ層上に形成されるＡｕ層とからなる電極と
    を備え、
    前記電極は、前記ｎ型層にオーミック接続している電極を備えたＧａ２Ｏ３系半導体層。
  4. ｎ型導電性を有し、ドーパントを添加していないβ−Ｇａ２Ｏ３化合物半導体からなり、表面がエッチングされたｎ型層と、
    前記ｎ型層上に形成されるＴｉ層と、前記Ｔｉ層上に形成されるＡｌ層と、前記Ａｌ層上に形成されるＮｉ層と、前記Ｎｉ層上に形成されるＡｕ層とからなる電極と
    を備え、
    前記電極は、前記ｎ型層にオーミック接続している電極を備えたＧａ２Ｏ３系半導体層。
  5. 前記Ｔｉ層は、１５ｎｍの厚さを有して形成される請求項１〜４のいずれか１項に記載の電極を備えたＧａ２Ｏ３系半導体層。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009066667A1 (ja) * 2007-11-21 2009-05-28 Nippon Light Metal Company, Ltd. 紫外線用フォトディテクタ、およびその製造方法
JP2009130012A (ja) * 2007-11-21 2009-06-11 Nippon Light Metal Co Ltd 紫外線用フォトディテクタ、およびその製造方法
JP5103683B2 (ja) * 2007-11-21 2012-12-19 日本軽金属株式会社 酸化ガリウム基板用電極の製造方法及びそれにより製造される酸化ガリウム基板用電極
JP5874946B2 (ja) * 2009-03-27 2016-03-02 株式会社光波 スイッチング制御装置及びショットキーダイオード
CN104465318B (zh) 2009-11-06 2018-04-24 株式会社半导体能源研究所 制造半导体器件的方法
KR101047652B1 (ko) 2009-12-18 2011-07-07 엘지이노텍 주식회사 발광소자 및 그 제조방법
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
US9331689B2 (en) 2012-04-27 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Power supply circuit and semiconductor device including the same
JP6152548B2 (ja) * 2012-08-06 2017-06-28 並木精密宝石株式会社 酸化ガリウム基板及びその製造方法
JP2016015375A (ja) * 2014-07-01 2016-01-28 株式会社タムラ製作所 発光素子
TWI686952B (zh) 2015-12-18 2020-03-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
KR102426781B1 (ko) * 2016-01-07 2022-07-28 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자 및 이를 구비한 발광 모듈
US20180097073A1 (en) * 2016-10-03 2018-04-05 Flosfia Inc. Semiconductor device and semiconductor system including semiconductor device
CN108461404B (zh) * 2018-05-23 2020-12-11 大连理工大学 一种氧化镓欧姆接触电极的制备方法
CN114144889A (zh) 2019-05-23 2022-03-04 株式会社Flosfia 半导体装置
JPWO2021010428A1 (ja) * 2019-07-16 2021-01-21
CN114503285A (zh) * 2019-10-03 2022-05-13 株式会社Flosfia 半导体元件
EP4089728A4 (en) 2020-01-10 2023-06-28 Flosfia Inc. Conductive metal oxide film, semiconductor element, and semiconductor device
JPWO2021157719A1 (ja) 2020-02-07 2021-08-12
TW202147529A (zh) 2020-02-07 2021-12-16 日商Ｆｌｏｓｆｉａ股份有限公司 半導體元件及半導體裝置
CN112086344B (zh) * 2020-09-22 2022-12-20 中山大学 一种铝镓氧/氧化镓异质结薄膜的制备方法及其在真空紫外探测中的应用
JP2022069302A (ja) 2020-10-23 2022-05-11 株式会社Flosfia 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3297761B2 (ja) 1993-01-14 2002-07-02 ソニー株式会社 オーミック電極および半導体発光素子
GB2309335B (en) * 1996-01-22 1998-04-08 Northern Telecom Ltd Thin film resistor for optoelectronic integrated circuits
US6177292B1 (en) * 1996-12-05 2001-01-23 Lg Electronics Inc. Method for forming GaN semiconductor single crystal substrate and GaN diode with the substrate
JP2001085743A (ja) 1999-09-14 2001-03-30 Sumitomo Electric Ind Ltd ｎ型化合物半導体の電極構造、その製造方法および化合物半導体装置
JP4083396B2 (ja) * 2000-07-10 2008-04-30 独立行政法人科学技術振興機構 紫外透明導電膜とその製造方法
JP3933592B2 (ja) 2002-03-26 2007-06-20 三洋電機株式会社 窒化物系半導体素子
JP4053926B2 (ja) 2002-05-27 2008-02-27 日亜化学工業株式会社 窒化物半導体発光素子とそれを用いた発光装置
JP3679097B2 (ja) * 2002-05-31 2005-08-03 株式会社光波 発光素子
JP4013664B2 (ja) 2002-06-19 2007-11-28 松下電器産業株式会社 半導体発光素子の製造方法
JP2004071657A (ja) 2002-08-01 2004-03-04 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体基板およびｉｉｉ族窒化物半導体素子の製造方法
JP4507532B2 (ja) 2002-08-27 2010-07-21 日亜化学工業株式会社 窒化物半導体素子

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