CN105097957A - 结晶性层叠结构体、半导体装置 - Google Patents

结晶性层叠结构体、半导体装置 Download PDF

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Abstract

提供一种电学特性好，对于半导体装置而言有用的结晶性层叠结构体。其中，直接或介由其他层在底层基板上具备结晶性氧化物半导体薄膜，并且该结晶性氧化物半导体薄膜的主要成分为具有刚玉结构的氧化物半导体，所述氧化物半导体主要成分含有铟和/或镓，所述结晶性氧化物半导体薄膜含有锗、硅、钛、锆、钒或铌。

Description

结晶性层叠结构体、半导体装置
【技术领域】
本发明涉及对于半导体装置而言有用的结晶性层叠结构体以及由所述结晶性层叠结构体构成的半导体装置。
【背景技术】
氧化镓(Ga2O3)是在室温下具有4.8-5.3eV这样宽的能带隙(Bandgap)，几乎不吸收可见光以及紫外光的透明半导体。因此，特别地，是用于在深紫外光区域中工作的光·电子设备或透明电子产品(Transparentelectronics)的为人所期待的材料，近年来，正在进行开发基于氧化镓(Ga2O3)的光探测器、发光二极管(LED)以及晶体管(参照非专利文献1(JunLiangZhaoetal,“UVandVisibleElectroluminescenceFromaSn:Ga2O3/n+-SiHeterojunctionbyMetal–OrganicChemicalVaporDeposition”,IEEETRANSACTIONSONELECTRONDEVICES,VOL.58,NO.5MAY2011))。
另外，在氧化镓(Ga2O3)中，存在α、β、γ、σ、ε的五种晶体结构，一般最稳定的结构为β-Ga2O3。然而，β-Ga2O3是β-gallia结构，因此，与一般在电子材料等中利用的晶体类不同，不一定适用于半导体装置。另外，β-Ga2O3薄膜的生长需要高的基板温度或高的真空度，因此，还存在制造成本增加的问题。另外，如在非专利文献2(KoheiSasakietal,“Si-IonImplantationDopinginβ-Ga2O3andItsApplicationtoFabricationofLow-ResistanceOhmicContacts”,AppliedPhysicsExpress6(2013)086502)中所述的那样，在β-Ga2O3中，即使是高浓度(例如，1×1019/cm3以上)的掺杂物(Si)，在离子注入后，如果不通过800℃～1100℃的高温实施退火处理则也不能作为供体(Donor)来使用。
另一方面，α-Ga2O3由于具有与已经被普遍销售的蓝宝石基板相同的晶体结构，适用于光·电子设备，因此处于对于半导体装置而言有用的电学特性好的氧化镓薄膜备受期待。
【发明内容】
在专利文献1(日本特开2013-28480号公报)中，记载了即使使用SnCl2在α-Ga2O3薄膜中添加锡也不能对薄膜附加高的导电性，但当使用SnCl4在α-Ga2O3薄膜中添加锡时可以对薄膜附加导电性，还记载了在各种掺杂物中，当将4价的锡作为掺杂物来使用时，可以对薄膜附加导电性。然而，根据专利文献1所述的方法，存在作为污染物混入比较多的碳的问题，另外，基于锡的薄膜的电学特性也不能满足用于半导体装置中。
另外，在专利文献2(日本特开2013-58637号公报)中，记载了形成在α-Al2O3基板上的α-(AlxGa1-x)2O3单晶薄膜，还记载了由于离子注入，可以含有多种掺杂物。然而，在离子注入中，离子会进入间隙位置(interstitialsites)，因此，需要使掺杂物移动到格点位置，使注入损害恢复。另外，在专利文献3(日本特开2009-81359号公报)中记载了：作为使间隙位置的掺杂物移动到格点位置(latticepoints)的方法，高温下的退火处理。
在专利文献2中，还记载了在离子注入后以800℃以上的温度由30分钟以上的条件实施退火处理。另外，当α-(AlxGa1-x)2O3单晶薄膜以Ga为主要成分时，如果以800℃以上的温度进行30分钟以上的退火处理，则刚玉结构被损坏，会变为最稳定相的β-gallia结构等问题。另外，由于最初的离子注入，注入部分的刚玉结构被损坏，变为最稳定相的β-gallia结构，或非晶形化等问题也存在。
另外，针对专利文献2所述的α-(AlxGa1-x)2O3单晶薄膜，本发明人不能通过MBE法进行成膜，而设Al以及Ga的原子比为1：1，将通过MistCVD成膜的结晶性氧化物薄膜由800℃、30分钟的条件进行退火处理。但是，当观察结晶相时，结果只观测到主要成分为β-Ga2O3的β相的氧化物晶体的峰。另外，设Al以及Ga的原子比为2：1时也一样。因此，在专利文献2所述的那样的方法中，完全不能用于半导体装置。
本发明的目的在于，提供一种电学特性好，对于半导体装置而言有用的结晶性层叠结构体。
本发明人为了实现所述目的而认真研究后发现了一种结晶性层叠结构体，其中，直接或介由其他层在底层基板上具备结晶性氧化物半导体薄膜，且该结晶性氧化物半导体薄膜的主要成分是具有刚玉结构的氧化物半导体；所述氧化物半导体主要成分含有铟和/或镓，且所述结晶性氧化物半导体薄膜含有锗、硅、钛、锆、钒或铌的结晶性层叠结构体与将Sn作为掺杂物来使用的结构体相比，电学特性好，对于半导体装置而言有用，所述结晶性层叠结构体可以一举解决所述现有技术中的问题。
另外，本发明人得到所述认识之后，进一步研究完成了本发明。
本发明的结晶性层叠结构体的电学特性好，对于半导体装置而言有用。
【附图说明】
图1是表示本发明的肖特基势垒二极管(SBD)的一个适当的例子的示意图。
图2是表示本发明的肖特基势垒二极管(SBD)的一个适当的例子的示意图。
图3是表示本发明的金属半导体场效应晶体管(MESFET)的一个适当的例子的示意图。
图4是表示本发明的高电子迁移率晶体管(HEMT)的一个适当的例子的示意图。
图5是表示本发明的金属氧化物半导体场效应晶体管(MOSFET)的一个适当的例子的示意图。
图6是用于说明图5的金属氧化物半导体场效应晶体管(MOSFET)的制造工序的一部分的示意图。
图7是表示本发明的金属氧化物半导体场效应晶体管(MOSFET)的一个例子的示意图。
图8是表示本发明的静电感应晶体管(SIT)的一个适当的例子的示意图。
图9是用于说明图8的SIT的制造工序的一部分的示意图。
图10是表示本发明的肖特基势垒二极管(SBD)的一个适当的例子的示意图。
图11是表示本发明的高电子迁移率晶体管(HEMT)的一个适当的例子的示意图。
图12是表示本发明的金属氧化物半导体场效应晶体管(MOSFET)的一个适当的例子的示意图。
图13是表示本发明的结型场效应晶体管(JFET)的一个适当的例子的示意图。
图14是表示本发明的绝缘栅双极型晶体管(IGBT)的一个适当的例子的示意图。
图15是表示本发明的发光器件(LED)的一个适当的例子的示意图。
图16是表示本发明的发光器件(LED)的一个适当的例子的示意图。
图17是在本发明的实施例中使用的MistCVD装置的构成图。
图18是表示本发明的实施例中的液中掺杂物含有率与膜中含锗量的关系的曲线图。
图19是表示在本发明的实施例中，在进行了Ge掺杂的氧化物薄膜中，与进行了Sn掺杂的氧化物薄膜相比较，难以发生高电阻化的曲线图。
图20是用于说明实施例中的肖特基势垒二极管(SBD)的结构的图。
图21是表示实施例中的半导体层的SIMS分析的结果的图。
【具体实施方式】
本发明的结晶性层叠结构体是在底层基板上，直接或介由其他层，具备主要成分为具有刚玉结构的氧化物半导体的结晶性氧化物半导体薄膜的结晶性层叠结构体，所述氧化物半导体主要成分含有铟和/或镓，只要所述结晶性氧化物半导体薄膜含有锗(Ge)、硅(Si)、钛(Ti)、锆(Zr)、钒(V)或铌(Nb)，就没有特别地限定。
＜底层基板＞
如果成为所述的结晶性氧化物半导体薄膜的支承体，底层基板就没有特别地限定。可以是绝缘体基板，也可以是半导体基板，也可以是导电性基板。在本发明中，所述底层基板优选是主要成分含有具有刚玉结构的晶体物的基板、或主要成分含有具有β-gallia结构的晶体物的基板。如果按照基板中的组成比，含有50％以上具有刚玉结构的晶体物，则主要成分含有具有刚玉结构的晶体物的基板没有特别地限定。在本发明中，优选含有70％以上，更优选含有90％以上。作为主要成分具有刚玉结构的晶体的基板，例如有蓝宝石基板(例：c面蓝宝石基板)或α型氧化镓基板等。按照基板中的组成比，如果含有50％以上具有β-gallia结构的晶体物，则主要成分具有β-gallia结构的晶体物的基板就没有特别地限定，但在本发明中，优选含有70％以上，更优选含有90％以上。作为主要成分为具有β-gallia结构的晶体物的基板，例如有β-Ga2O3基板、或是含有Ga2O3和Al2O3并且Al2O3多于0wt％且为60wt％以下的混晶基板等。作为其他的底层基板的例子，例如有具有六方晶结构的基板(例如：SiC基板、ZnO基板、GaN基板)等。在具有六方晶结构的基板上，优选直接地、或介由其他层(例：缓冲层(Bufferlayer))，形成所述结晶性氧化物半导体薄膜。在本发明中，底层基板的厚度没有特别地限定，优选为50～2000μm，更优选为200～800μm。
在本发明中，所述底层基板优选是蓝宝石基板(例：c面蓝宝石基板)、α型氧化镓基板、β-Ga2O3基板、或是含有Ga2O3和Al2O3并且Al2O3多于0wt％且为60wt％以下的混晶基板，更优选为β-Ga2O3基板。通过使用这样的优选的底层基板，从而与使用其他的底层基板的情况相比较，可以进一步减少所述结晶性氧化物半导体薄膜的杂质的含碳率、载流子浓度(Carrierconcentration)以及半值宽。
＜结晶性氧化物半导体薄膜＞
所述结晶性氧化物半导体薄膜是主要成分为具有刚玉结构的氧化物半导体的结晶性氧化物半导体薄膜，所述氧化物半导体主要成分含有铟和/或镓，在膜中，只要含有锗、硅、钛、锆、钒或铌，则没有特比地限定。另外，在本发明中，所谓“主要成分”是指当对象成分为元素时，原子比(相对于整体)优选含有50％以上，更优选含有70％以上，还优选含有90％以上；也可以指100％。另外，当对象成分为元素以外时，是指根据摩尔比，相对于整体，优选含有50摩尔％以上，更优选含有70摩尔％以上，还优选含有90摩尔％以上，也可以指100摩尔％。所述结晶性氧化物半导体薄膜可以是单晶薄膜，也可以是多晶薄膜，但在本发明中，所述结晶性氧化物半导体薄膜优选是也可以含有多晶体的单晶薄膜。
所述氧化物半导体是具有刚玉结构的氧化物半导体，如果主要成分含有铟和/或镓，就没有特别地限定。在所述氧化物半导体中，只要没有妨碍本发明的目的，也可以含有铟以及镓以外的金属及其金属氧化物等。作为所述金属及其金属氧化物，例如有从Al、Fe、Cr、V、Ti、Rh、Ni以及Co等选择出的一种或两种以上的金属及其金属氧化物等。
在本发明中，具有所述的刚玉结构的氧化物半导体优选是α型InXAlYGaZO3(0≦X≦2、0≦Y≦2、0≦Z≦2、X+Y+Z＝1.5～2.5，0＜X或0＜Z。)，更优选含有镓。只要没有妨碍本发明的目的，则所述氧化物半导体为α型InXAlYGaZO3时的优选组成就没有特别地限定，但所述结晶性氧化物半导体薄膜所含有的金属元素中的镓、铟以及铝的合计的原子比优选为0.5以上，更优选为0.8以上。另外，所述氧化物半导体含有镓时的优选的组成优选为所述结晶性氧化物半导体薄膜所含有的金属元素中的镓的原子比为0.5以上，更优选为0.8以上。另外，结晶性氧化物半导体薄膜的厚度没有特别地限定，可以是1μm以下，也可以是1μm以上，优选为约50nm～5mm，更优选为0.1μm～100μm。
另外，通常，为了将锗、硅、钛、锆、钒或铌作为作为供体的有效成分，所述结晶性氧化物半导体薄膜在晶体的格点位置含有有锗、硅、钛、锆、钒或铌。
所述结晶性氧化物半导体薄膜中的锗、硅、钛、锆、钒或铌的浓度通常为约1×1016/cm3～1×1022/cm3，但根据本发明，例如，可以使所述结晶性氧化物半导体薄膜中的锗、硅、钛、锆、钒或铌的浓度为约1×1017/cm3以下的低浓度，作为n-型半导体。另外，根据本发明，还可以以约1×1020/cm3以上的高浓度含有锗、硅、钛、锆、钒或铌，作为n+型半导体。在本发明中，当形成n-型半导体层时，优选使所述结晶性氧化物半导体薄膜中的锗、硅、钛、锆、钒或铌的浓度为约1×1013～1×1017/cm3，更优选为约1×1015～1×1017/cm3。另外，在本发明中，当形成n+型半导体层时，优选使所述结晶性氧化物半导体中的锗、硅、钛、锆、钒或铌的浓度为约1×1020/cm3～1×1023/cm3，更优选为约1×1021/cm3～1×1022/cm3。这样，通过使所述结晶性氧化物半导体薄膜含有锗、硅、钛、锆、钒或铌，与将Sn作为掺杂物来使用时相比较，可以制成电学特性好的结晶性氧化物半导体薄膜。
在本发明中，在所述结晶性氧化物半导体薄膜中含有有锗、硅、钛、锆、钒或铌，优选含有有锗。如果在所述结晶性氧化物半导体薄膜中使用锗，则在基于掺杂的导电性的易控制性、晶体结构耐热性、电耐热性中，所述结晶性层叠结构体更好，半导体特性更好。
所述结晶性氧化物半导体薄膜可以直接形成在底层基板上，也可以介由其他层来形成。作为其他层,例如有其他的组成的刚玉结构晶体薄膜、刚玉结构以外的晶体薄膜、或非晶形薄膜等。作为结构，可以是单层结构，也可以是多层结构。另外，也可以在同一层内混合2相以上的结晶相。在多层结构的情况下，结晶性氧化物半导体薄膜例如由绝缘性薄膜和导电性薄膜层叠构成，但在本发明中，并不限定于此。另外，当由绝缘性薄膜和导电性薄膜层叠构成多层结构时，绝缘性薄膜与导电性薄膜的组成可以相同也可以相互不同。绝缘性薄膜与导电性薄膜的厚度的比就没有特别地限定，例如，(导电性薄膜的厚度)/(绝缘性薄膜的厚度)的比优选为0.001～100，更优选0.1～5。具体而言，更优选的比例如为0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2、3、4、5，也可以是在此示例出的数值的任何两个之间的范围内。
在本发明中，可以通过MistCVD法制造所述结晶性层叠结构体。当将对原料溶液进行微粒化而生成的原料微粒通过载气供给至成膜室，在所述成膜室内使所述原料化合物进行反应，从而在被配置于所述成膜室内的底层基板上形成结晶性氧化物半导体薄膜，且该结晶性氧化物半导体薄膜的含有的主要成分为具有刚玉结构的氧化物半导体的单晶，此时将锗、硅、钛、锆、钒或铌作为掺杂物来使用，进行掺杂处理来制造。在本发明中，优选在所述原料溶液中含有异常粒抑制剂来进行掺杂处理。通过在所述原料溶液中含有异常粒抑制剂进行掺杂处理，从而可以高效率地制造具备结晶性氧化物半导体薄膜的结晶性层叠结构体，且该结晶性氧化物半导体薄膜具有的在工业上有益的表面粗糙度Ra为0.1μm以下。另外，表面粗糙度(Ra)是指根据JISB0601测量得到的算数平均粗糙度值。只要不妨碍本发明的目的，掺杂量就没有特别地限定，但在原料溶液中，摩尔比优选为0.01～10％，更优选为0.1～5％。
异常粒抑制剂是指具有抑制在成膜过程中产生的副产物粒子之效果，如果可以使结晶性氧化物半导体薄膜的表面粗糙度为0.1μm以下，就没有特别地限定，但在本发明中，优选是由从Br、I、F以及Cl中选择出的至少一种构成的异常粒抑制剂。为了稳定地成膜而将异常粒抑制剂Br或I导入薄膜中时，可以抑制由于异常粒成长而导致的表面粗糙度的恶化。只要可以抑制异常粒，则异常粒抑制剂的添加量就没有特别地限定，但在原料溶液中，体积比优选为50％以下，更优选为30％以下，最优选是1～30％的范围内。通过在这样优选的范围内使用异常粒抑制剂，从而可以作为异常粒抑制剂而发挥作用，因此，可以抑制结晶性氧化物半导体薄膜的异常粒的生成使表面平滑。
只要不妨碍本发明的目的，则结晶性氧化物半导体薄膜的形成方法就没有特别地限定，例如可以将镓化合物，铟化合物，铝化合物以及铁化合物，对应于结晶性氧化物薄膜的组成而进行组合，将得到的组合原料化合物进行酸化反应，从而可以形成。由此可以在底层基板上，从底层基板侧使结晶性氧化物半导体薄膜进行晶体生长。作为镓化合物，也可以是将镓金属作为原始材料在即将成膜之前变化为镓化合物。作为镓化合物，例如有镓的有机金属络合物(例如：乙酰丙酮(Acetylacetonate)络合物等)或卤化物(例如：氟化、氯化、溴化或碘化物等)等，在本发明中优选使用卤化物(例如：氟化、氯化、溴化或碘化物等)。通过对原料化合物使用卤化物由MistCVD进行成膜，从而所述结晶性氧化物半导体薄膜所含有的碳少于锗、硅、钛、锆、钒或铌，优选在所述结晶性氧化物半导体薄膜中实质上不含有碳。另外，本发明的结晶性氧化物半导体薄膜含有卤素(其中优选Br)，为了形成良好的层叠结构体而优选。
更具体而言，结晶性氧化物半导体薄膜通过将由溶解有原料化合物的原料溶液生成的原料微粒向成膜室供给，通过在所述成膜室内使所述原料化合物进行反应来形成。原料溶液的溶剂没有特别地限定，优选是水、过氧化氢溶液或有机溶剂。在本发明中，通常，在存在掺杂物原料的情况下，使所述原料化合物进行反应。另外，掺杂物原料优选为：包含于原料溶液，与原料化合物一起或分别被微粒化。
作为掺杂物原料，例如有锗、硅、钛、锆、钒或铌的金属单体或化合物(例如：卤化物、氧化物等)等。
在本发明中，在成膜后，也可以进行退火处理。退火处理的温度没有特别地限定，优选为600℃以下，更优选为550℃以下。通过以这样优选的温度进行退火处理，从而可以更适当地调整所述结晶性氧化物半导体薄膜的载流子浓度。只要不妨碍本发明的目的，退火处理的处理时间就没有特别地限定，但优选10秒～10小时，更优选10秒～1小时。
另外，在本发明中，在所述结晶性氧化物半导体薄膜上，也可以直接地或介由其他层具备氧化物半导体层和/或氮化物半导体层(例如，GaN类半导体层等)。
本发明的结晶性层叠结构体对于各种半导体装置而言有用，特别地，对功率器件(powerdevices)有用。另外，半导体装置可以分类为电极形成于半导体层的一侧的横置的器件(横置设备)、和分别在半导体层的正反两面侧具有电极的立式的器件(立式设备)，在本发明中，可以将所述结晶性层叠结构体适用于横置设备以及立式设备，其中优选用于立式设备。作为所述半导体装置，例如有出肖特基势垒二极管(SBD)、金属半导体场效应晶体管(MESFET)、高电子迁移率晶体管(HEMT)、金属氧化物半导体场效应晶体管(MOSFET)、静电感应晶体管(SIT)、结型场效应晶体管(JFET)、绝缘栅双极型晶体管(IGBT)或发光二极管等。在本发明中，所述半导体装置优选为SBD、MESFET、HEMT、MOSFET或SIT。另外，在本发明中，所述半导体装置优选不含有p型半导体层。
另外，当将本发明的结晶性层叠结构体用于半导体装置时，可以按照原样或根据希望将本发明的结晶性层叠结构体进行基板的分离等，用于半导体装置。在本发明中，通过将所述结晶性氧化物半导体薄膜作为半导体层用于半导体装置，从而，半导体层由将具有刚玉结构的氧化物半导体作为主要成分的结晶性氧化物半导体薄膜构成，因此，可以得到耐压性好的半导体装置。
以下，使用附图说明将本发明的结晶性层叠结构体的结晶性氧化物半导体薄膜适用于n型半导体层(含有n+型半导体或n-型半导体等)时的适当的例子，但本发明并不限定于这些例子。另外，在以下所示例的半导体装置中，只要不妨碍本发明的目的，可以含有其他层(例如，绝缘体层、半绝缘体层、导体层、半导体层、缓冲层或其他的中间层等)等，另外，也可以适当地省略缓冲层(Bufferlayer)等。
(SBD)
图1表示本发明所涉及的肖特基势垒二极管(SBD)的一个例子。图1的SBD具备n-型半导体层101a、n+型半导体层101b、肖特基电极105a以及欧姆电极105b。
肖特基电极以及欧姆电极的材料可以是公知的电极材料，作为所述电极材料，例如有Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或它们的合金、氧化锡，氧化锌，氧化铟，氧化铟锡(ITO)，氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺，聚噻吩或聚吡咯等有机导电性化合物、或它们的混合物等。
肖特基电极以及欧姆电极的形成例如通过真空蒸镀法或溅射法等公知的方法进行。更具体而言，例如，当形成肖特基电极时，可以使由Mo构成的层和由Al构成的层层叠，相对于由Mo构成的层以及由Al构成的层，实施利用光刻法的图案化(Patterning)来进行。
当对图1的SBD施加反向偏压时，耗尽层(未图示)扩大到n-型半导体层101a中，因此，成为高耐压的SBD。另外，当施加正向偏压时，电子从欧姆电极105b流向肖特基电极105a。这样，使用有所述结晶性层叠结构体的SBD对于高耐压·大电流用而言好，转换速度也快，耐压性·可靠性也好。
图2表示本发明所涉及的肖特基势垒二极管(SBD)的一个例子。图2的SBD除了图1的SBD的结构之外，还具备绝缘体层104。更具体而言，具备n-型半导体层101a、n+型半导体层101b、肖特基电极105a、欧姆电极105b以及绝缘体层104。
作为绝缘体层104的材料，例如有GaO、AlGaO、InAlGaO、AlInZnGaO4、AlN、Hf2O3、SiN、SiON、Al2O3、MgO、GdO、SiO2或Si3N4等，但在本发明中，优选是具有刚玉结构的材料。通过将具有刚玉结构的绝缘体用于绝缘体层，从而可以良好地发现界面中的半导体特性的功能。绝缘体层104被设置于n-型半导体层101a与肖特基电极105a之间。绝缘体层的形成例如可以通过溅射法、真空蒸镀法或CVD法等公知的方法进行。
针对肖特基电极或欧姆电极的形成或材料等，与所述图1的SBD的情况相同。
图2的SBD与图1的SBD相比较，绝缘特性更好，具有更高的电流控制性。
(MESFET)
图3表示本发明所涉及的金属半导体场效应晶体管(MESFET)的一个例子。图3的MESFET具备n-型半导体层111a、n+型半导体层111b、缓冲层(缓冲层)118、半绝缘体层114、栅电极115a、源电极115b以及漏极115c。
栅电极、漏极以及源电极的材料可以是公知的电极材料，作为所述电极材料，例如有Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或它们的混合物等。栅电极、漏极以及源电极的形成例如可以通过真空蒸镀法或溅射法等公知的方法进行。
半绝缘体层114可以由半绝缘体构成，作为所述半绝缘体，例如有含有镁(Mg)、钌(Ru)、铁(Fe)、铍(Be)、铯(Cs)、锶、钡等半绝缘体掺杂物的材料或没有被掺杂处理的材料等。
在图3的MESFET中，在栅电极下形成良好的耗尽层，因此，可以有效地控制从漏极流向源电极的电流。
(HEMT)
图4表示本发明所涉及的高电子迁移率晶体管(HEMT)的一个例子。图4的HEMT具备能带隙宽的n型半导体层121a、能带隙狭窄的n型半导体层121b、n+型半导体层121c、缓冲层(Bufferlayer)128、半绝缘体层124、栅电极125a、源电极125b以及漏极125c。
栅电极、漏极以及源电极的材料分别可以是公知的电极材料，作为所述电极材料，例如有Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或它们的混合物等。栅电极、漏极以及源电极的形成例如可以通过真空蒸镀法或溅射法等公知的方法进行。
另外，栅电极下的n型半导体层至少由能带隙宽的层121a和狭窄的层121b构成，半绝缘体层124可以由半绝缘体构成，作为所述半绝缘体，例如有含有钌(Ru)或铁(Fe)等半绝缘体掺杂物的材料或没有进行掺杂处理的材料等。
在图4的HEMT中，在栅电极下形成良好的耗尽层，因此，可以有效地控制从漏极流向源电极的电流。另外，在本发明中，通过进一步设为凹槽结构(recessstructure)，可以实现常关(normally-off)特性。
(MOSFET)
图5表示本发明的半导体装置为MOSFET时的一个例子。图5的MOSFET是沟槽型的MOSFET，具备n-型半导体层131a、n+型半导体层131b以及131c、栅绝缘膜134、栅电极135a、源电极135b以及漏极135c。
在漏极135c上，例如，形成了厚度100nm～100μm的n+型半导体层131b，在所述n+型半导体层131b上，例如，形成了厚度100nm～100μm的n-型半导体层131a。并且，另外，在所述n-型半导体层131a上形成了n+型半导体层131c，在所述n+型半导体层131c上形成了源电极135b。
另外，在所述n-型半导体层131a以及所述n+型半导体层131c内，贯穿所述n+半导体层131c，形成有到达所述n-型半导体层131a的中间的深度之多个沟槽。在所述沟槽内，例如，介由10nm～1μm的厚度的栅绝缘膜134埋设栅电极135a。
在图5的MOSFET的导通(turnedon)状态下，当对所述源电极135b与所述漏极135c之间施加电压，对所述栅电极135a与所述源电极135b之间施加正的电压时，在所述n-型半导体层131a的侧面形成通道层，电子被注入到所述n-型半导体层131a，并导通。在闭合状态下，通过使所述栅电极的电压为0V，从而成为可以不存在通道层(channellayer)，n-型半导体层131a被耗尽层充满的状态，并闭合。
图6表示图5的MOSFET的制造工序的一部分。例如，使用图6(a)所示的层叠体，对n-型半导体层131a以及n+型半导体层131c的规定区域设置刻蚀掩模(Etchingmask)，遮蔽所述刻蚀掩模，另外，通过反应性离子蚀刻法等进行各向异性刻蚀，如图6(b)所示，形成从所述n+型半导体层131c表面到达所述n-型半导体层131a的中间的深度的沟槽。接着，使用热氧化法、真空蒸镀法、溅射法、CVD法等公知的方法，例如，在所述沟槽的侧面以及底面形成50nm～1μm厚的栅绝缘膜134。接着，例如，使用CVD法、真空蒸镀法、溅射法等，在所述沟槽中以n-型半导体层131a的厚度以下的厚度形成多晶硅等栅电极材料。
并且，通过使用真空蒸镀法、溅射法、CVD法等公知的方法，分别在n+型半导体层131c上形成源电极135b，在n+型半导体层131b上形成漏极135c，从而可以制造功率MOSFET。另外，源电极以及漏极的电极材料分别可以是公知的电极材料，作为所述电极材料，例如有Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或它们的混合物等。
这样得到的MOSFET与以往的沟槽型MOSFET相比较，耐压性更好。另外，在图5中，示例出沟槽型的立式MOSFET的例子，但在本发明中，并不限定于此，可以适用于各种MOSFET的形态。例如，也可以将图5的沟槽的深度挖掘到到达n-型半导体层131a的底面的深度，减低串联电阻(seriesresistance)。另外，图7表示横置的MOSFET时的一个例子。图7的MOSFET具备n-型半导体层131a、第1n+型半导体层131b、第2n+型半导体层131c、栅绝缘膜134、栅电极135a、源电极135b、漏极135c、缓冲层138以及半绝缘体层139。如图7所示，通过将n+型半导体层埋设于n-型半导体层，可以使电流更好地流动。
(SIT)
图8表示本发明的半导体装置为SIT时的一个例子。图8的SIT具备n-型半导体层141a、n+型半导体层141b以及141c、栅电极145a/源电极145b以及漏极145c。
在漏极145c上，例如，形成有厚度100nm～100μm的n+型半导体层141b，在所述n+型半导体层141b上，例如，形成有厚度100nm～100μm的n-型半导体层141a。并且，另外，在所述n-型半导体层141a上，形成有n+型半导体层141c，在所述n+型半导体层141c上形成有源电极145b。
另外，在所述n-型半导体层141a内，贯穿所述n+半导体层141c，形成有到达所述n-半导体层131a的中间的深度的多个沟槽。在所述沟槽内的n-型半导体层141a上，形成有栅电极145a。在图8的SIT的导通状态下，当对所述源电极145b与所述漏极145c之间施加电压，对所述栅电极145a与所述源电极145b之间施加正的电压时，在所述n-型半导体层141a内形成通道层，电子被注入到所述n-型半导体层141a，并导通。闭合状态通过使所述栅电极的电压为0V，从而成为可以不存在通道层，而n-型半导体层141a被耗尽层充满的状态，并闭合。
图9表示图8的SIT的制造工序的一部分。例如，使用图9(a)所示的层叠体，对n-型半导体层141a以及n+型半导体层141c的规定区域设置刻蚀掩模，遮蔽所述刻蚀掩模，例如，通过反应性离子蚀刻法等进行各向异性刻蚀(anisotropicetching)，如图9(b)所示，形成从所述n+型半导体层141c表面到达所述n-型半导体层141a的中间的深度的沟槽。接着，通过CVD法、真空蒸镀法、溅射法等，在所述沟槽中，例如，以n-型半导体层141a的厚度以下的厚度形成多晶硅等栅电极材料。另外，通过使用真空蒸镀法、溅射法、CVD法等公知的方法，分别在n+型半导体层141c上形成源电极145b，在n+型半导体层141b上形成漏极145c，从而可以制造SIT。另外，源电极以及漏极的电极材料分别可以是公知的电极材料，作为所述电极材料，例如有Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或它们的混合物等。
在所述例子中，示例出不使用p型半导体的例子，但在本发明中，并不限定于此，也可以使用p型半导体。图10～16表示使用p型半导体的例子。这些半导体装置可以与所述例子相同地制造。另外，p型半导体是与n型半导体相同的材料，可以含有p型掺杂物，也可以含有不同的p型半导体。
图10表示具备n-型半导体层101a、n+型半导体层101b、p型半导体层102、金属层103、绝缘体层104、肖特基电极105a以及欧姆电极105b的肖特基势垒二极管(SBD)的一个适当的例子。另外，金属层103例如由Al等金属构成，覆盖肖特基电极105a。图11表示具备能带隙宽的n型半导体层121a、能带隙狭窄的n型半导体层121b、n+型半导体层121c、p型半导体层123、栅电极125a、源电极125b、漏极125c以及基板129的高电子迁移率晶体管(HEMT)的一个适当的例子。
图12表示具备n-型半导体层131a、第1n+型半导体层131b、第2n+型半导体层131c、p型半导体层132、p+型半导体层132a、栅绝缘膜134、栅电极135a、源电极135b以及漏极135c的金属氧化物半导体场效应晶体管(MOSFET)的一个适当的例子。另外，p+型半导体层132a可以是p型半导体层，也可以与p型半导体层132相同。图13表示具备n-型半导体层141a、第1n+型半导体层141b、第2n+型半导体层141c、p型半导体层142、栅电极145a、源电极145b以及漏极145c的结型场效应晶体管(JFET)的一个适当的例子。图14表示具备n型半导体层151、n-型半导体层151a、n+型半导体层151b、p型半导体层152、栅绝缘膜154、栅电极155a、发射电极155b以及集电极155c的绝缘栅双极型晶体管(IGBT)的一个适当的例子。
(LED)
图15表示本发明的半导体装置为发光二极管(LED)时的一个例子。图15的半导体发光器件在第2电极165b上具备n型半导体层161，在n型半导体层161上层叠有发光层163。并且，在发光层163上，层叠有p型半导体层162。在p型半导体层162上，具备透过发光层163所产生的光的透光性电极167，在透光性电极167上层叠有第1电极165a。另外，图15的半导体发光器件也可以除了电极部分被保护层覆盖。
作为透光性电极的材料，例如有含有铟(In)或钛(Ti)的氧化物的导电性材料。更具体而言，例如有In2O3、ZnO、SnO2、Ga2O3、TiO2、CeO2或这些的两种以上的混晶或在其中进行掺杂的材料。通过由喷溅涂覆法等公知的方法设置这些材料，从而可以形成透光性电极。另外，在形成了透光性电极之后，也可以实施以透光性电极的透明化为目的的热退火。
根根据图15的半导体发光器件，设定第1电极165a为正极，设第2电极165b为负极，介由两者使电流流入p型半导体层162、发光层163以及n型半导体层161，从而发光层163发光。
作为第1电极165a以及第2电极165b的材料，例如有Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或它们的混合物等。电极的成膜法就没有特别地限定，可以按照从印刷方式、喷射法、涂布方式等湿式方式、真空蒸镀法、溅射法、离子电镀法等物理方式、CVD、等离子CVD法等化学方式等中考虑与所述材料的妥当性而适当地选择的方法在所述基板上形成。
另外，图16表示发光器件的其他的方式。在图16的发光器件中，在基板169上层叠有n型半导体层161，在通过切断p型半导体层162、发光层163以及n型半导体层161的一部分而露出的n型半导体层161的半导体层露出面上的一部分上层叠有第2电极165b。
【实施例】
(结晶性层叠结构体)
以下，说明本发明的实施例。
1.CVD装置
首先，使用图17，说明在本实施例中使用的CVD装置19。CVD装置19具备载置底层基板等被成膜样品20的样品台21、供给载气的载气源22、用于调节从载气源22送出的载气的流量的流量调节阀23、收容原料溶液24a的Mist发生源24、装入水25a的容器25、安装于容器25的底面的超声波振子26、由内径40mm的石英管构成的成膜室27、以及设置于成膜室27的周边部的加热器28。样品台21由石英构成，载置被成膜样品20的面从水平面倾斜。成膜室27和样品台21均由石英制作，因此，可以抑制在形成于被成膜样品20上的薄膜内混入来自装置的杂质。
2.原料溶液的制作
＜条件1＞
以使溴化镓和氧化锗中锗相对于镓的原子比为1：0.05的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。在条件1中，假设氧化锗的浓度为5.0×10-3mol/L。
＜条件2＞
以分别按照物质的量比使溴化镓、溴化铝、氧化锗为100：200：0.04的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。在条件2中，假设氧化锗的浓度为4.0×10-5mol/L。将该原料溶液24a收容于Mist发生源24内。
3.成膜准备
接着，作为被成膜样品20，将边长10mm的正方形的且厚度为600μm的c面蓝宝石基板设置在样品台21上，使加热器28工作将成膜室27内的温度升温到500℃。接着，开启流量调节阀23从载气源22向成膜室27内供给载气，由载气充分将成膜室27的气氛置换之后，将载气的流量调节为5L/min。作为载气使用氧气。
4.薄膜形成
接着，使超声波振子26以2.4MHz进行振动，使该振动通过水25a向原料溶液24a传播，从而对原料溶液24a进行微粒化处理，生成原料微粒。
该原料微粒通过载气被导入成膜室27内，在成膜室27内反应，通过被成膜样品20的成膜面上的CVD反应在被成膜样品20上形成薄膜。在条件2中，将由条件1制成的薄膜样品由氢气和氮气的混合气体(混合比5：95)在800℃下退火处理90分钟。
5.评估
鉴定以条件1以及2形成的薄膜的相。鉴定是通过使用薄膜用XRD衍射装置，以15度至95度的角度进行2θ/ω扫描来进行的。测量使用CuKα线来进行。其结果，使用条件1的原料溶液形成的薄膜为α-Ga203。可以想到：使用条件2的原料溶液形成的薄膜在退火处理前为α-Ga203，退火处理后为微晶体或无定形(amorphous)Ga2O3。
作为所得到的薄膜的电学特性的评估，通过vanderpauw法检测霍尔效应。检测环境为：在室温下施加磁场的频率为50mHz。表1表示得到的载流子密度以及移动度的结果。
如表1所示，得知对条件1和2的任一薄膜均赋予导电性。另外，针对条件2，使用退火处理后的薄膜进行测量。
【表1】
6.掺杂成功率的评估
所述实验的结果，即使是以同一条件成膜的样品，同时存在：通过所述霍尔效应测量而得到测量值的情况和电阻值变高，不能测量的情况。针对这些样品，作为简单的评估，使用0.2cm2的钛电极，对端子间距离200μm施加100V的电压测量电流值并计算电阻值。即使是以同一条件成膜的样品，电阻值也存在大的偏差(resistancevaluesignificantlyvaried)。
以下表示作为掺杂物使用锡时和使用锗时的实验结果。当作为掺杂物使用锡时，将使氯化锡(II)二水和物、乙酰丙酮镓(Galliumacetylacetonate)、以及盐酸溶解于水得到的溶液作为原料。另一方面，当作为掺杂物使用锗时，与＜条件1＞相同，只改变氧化锗的量。调制原料溶液中的锡量或锗量不同的溶液，以成膜温度为500度、载气为氧气、流量为5L/min的条件进行30分钟的成膜。
以下的表2表示其结果。在表中，将电阻值小于1.0E+10Ω设为“低电阻”，大于1.0E+10Ω的为“高电阻”。所谓液中含掺杂物的比例是指锗的物质的量相对于原料液中的镓的物质的量的摩尔比的比例。当将锡作为掺杂物时，在尝试掺杂1％以上的高浓度时，完全不显示导电性。这意味着不能实现用于与电极进行欧姆接触之高浓度掺杂层，在产业应用上存在问题。另一方面，当将锗作为掺杂物来使用时，即使是1％以上的高浓度的掺杂也在超过半数中显示导电性。
【表2】
7.掺杂量的控制
以溴化镓和氧化锗中锗相对于镓的原子比为1E-7、1E-6、8E-5、4E-4、2E-3、1E-2、2E-1、8E-1的方式分别调制原料溶液。此时，含有10％(体积比)的48％溴化氢溶液。按照所述的成膜条件进行成膜，使用SIMS，以入射离子种类为氧气、输出3kV、200nA进行杂质浓度的定量分析。图18表示其结果。如图18所示，得知液中含掺杂物的比例和晶体膜中的掺杂量具有相关关系，通过调制液中掺杂物含有比例，从而可以容易地控制所形成的薄膜中的掺杂浓度。
8.电耐热性(表示由于添加锗而在加热时难以发生高电阻化的数据)
通过与所述条件1相同的方法使用Ge的液中掺杂物浓度为0.04％的原料溶液，制作掺杂有Ge的薄膜样品(以下，称为“实施例样品”)。另外，使用通过非专利文献3(ElectricalConductiveCorundum-Structuredα-Ga2O3ThinFilmsonSapphirewithTin-DopingGrownbySpray-AssistedMistChemicalVaporDeposition(JapaneseJournalofAppliedPhysics51(2012)070203))的成膜方法制成的Sn的液中掺杂物浓度为0.04％的原料溶液，制作掺杂有Sn的薄膜样品(以下，称为“参考例样品”)。对这些样品分别由氢气和氮气的混合气体(混合比5：95)以450℃退火处理5分钟。图19表示在其前后测量电阻值的结果。参照图19，相对于Sn的电阻值上升，Ge的电阻值减少。可以想到：通过对使用Sn作为掺杂物的氧化镓，实施在形成欧姆电极时的退火处理，从而导致高电阻化，但是通过使用Ge作为掺杂物，有利于避免半导体层的高电阻化并且实现欧姆接触。
9.低杂质掺杂锗的氧化镓
＜条件3＞掺杂Ge
按照溴化镓、氧化锗的物质的量的比为100：5的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。氧化锗的浓度为5.0×10-3mol/L。在成膜温度500℃、载气为氮气，流量为5L/min的条件下进行成膜30分钟。
＜条件4＞掺杂Sn
以分别按照物质的量比，溴化镓、溴化锡为100：1的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。假设溴化锡的浓度为1.0×10-3mol/L。以成膜温度500℃、载气为氮气、流量为5L/min的条件进行30分钟的成膜。
制成以条件3以及条件4得到的薄膜样品，使用ULVACPHI公司制的ADEPT-1010，以入射离子种类Cs、输出3kV、100nA的条件进行SIMS测量。表3表示关于SIMS测量数据，对将各种离子的信号强度除以氧气(18O)的信号强度得到的值在深度方向进行平均化的值。可以说信号强度越弱，杂质越少。
如表中所示得知，在条件4的参考例样品中，相对于作为污染物还含有大量的碳或氯，在条件3的实施例样品中，实质上不含有碳或氯的污染物，另外，还发挥了抑制氢气或氮气的污染的效果。
【表3】
＜条件5＞掺杂硅
按照溴化镓、原硅酸四乙酯的物质的量比为100：1的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。假设原硅酸四乙酯的浓度为1.0×10-3mol/L。以成膜温度500℃、载气为氮气、流量为5L/min的条件进行30分钟的成膜。其结果显示了与含锗的实施例样品相同的性能。
＜条件6＞掺杂钛
按照溴化镓、乙酰丙酮钛(Titaniumacetylacetonate)的物质的量比为100：1的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。乙酰丙酮钛的浓度为1.0×10-3mol/L。以成膜温度500℃、载气为氮气、流量为5L/min的条件进行成膜30分钟。其结果显示了与含锗的实施例样品相同的性能，与含Sn的参考例样品相比较，电学特性特别地好。
＜条件7＞掺杂铌
按照溴化镓、溴化铌的物质的量比为100：1的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。溴化铌的浓度为1.0×10-3mol/L。以成膜温度500℃、载气为氮气，流量为5L/min的条件进行成膜30分钟。其结果显示了与含锗的实施例样品相同的性能，与含Sn的参考例样品相比较，电学特性特别地好。
＜条件8＞掺杂锆
按照溴化镓、氯化锆的物质的量比为100：1的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。氯化锆的浓度为1.0×10-3mol/L。以成膜温度500℃、载气为氮气，流量为5L/min的条件进行成膜30分钟。其结果显示了与含锗的实施例样品相同的性能，与含Sn的参考例样品相比较，电学特性特别好。
＜条件9＞掺杂钒
按照溴化镓、溴化钒的物质的量比为100：1的方式调制水溶液。此时，含有10％(体积比)的48％溴化氢溶液。溴化钒的浓度为1.0×10-3mol/L。在成膜温度500℃、载气为氮气、流量为5L/min的条件下进行成膜30分钟。其结果显示了与含有锗的实施例样品相同的性能，与含有Sn的参考例样品相比较，电学特性特别好。
＜条件10＞氧化铟薄膜
设铟为0.025摩尔％L，掺杂量相对于铟为1摩尔％，载气为N2，在500℃、20分钟的成膜条件下，其他与条件1相同，制作结晶性层叠结构体。
＜条件11＞SBD
除了设氧化锗的浓度不为5.0×10-3mol/L而为1.0×10-3mol/L以外，与条件1相同，作为n+半导体层，使掺杂有锗的α-Ga2O3薄膜在c面蓝宝石基板上成膜，接着，在薄膜上，作为n-半导体层，使没有掺杂的α-Ga2O3薄膜成膜。针对n-半导体层的形成，除了没有掺杂任何物质之外，通过与所述相同地进行成膜来进行。并且，如图20所示，在对n-半导体层的一部分进行蚀刻之后，通过喷溅涂覆法，分别在n+半导体层上设置由Ti构成的欧姆电极，在n-半导体层上设置由Pt构成的肖特基电极，制作SBD。
针对所得到的SBD，进行SIMS分析(Cs3kV200nAAp16％Raster400)。图21表示结果。如由图21知道的那样，在横轴的喷溅涂覆法时间中，不含有锗直到每经过1500秒，另外从每经过1500秒到每经过4000秒均匀地含有锗，良好地形成n+型半导体层以及n-型半导体层。
＜条件12＞斜角基板(Off-AngleSubstrate)、掺杂Ge
作为基板，除了使用具有4度斜角的c面蓝宝石基板以外，与条件1相同，得到结晶性层叠结构体。
(试验例)
针对由条件1、条件4、条件5以及条件12得到的结晶性层叠结构体，实施下述表4所示的退火处理，研究退火处理前后的电阻值的变化。在表4中，由“○”表示低电阻化或没有变化，由“×”表示高电阻化，由“××”表示当由绝缘电阻测试仪施加1000V时，表示电阻值则高电阻化以至于达到无法表示。另外，“-”表示没有实施。
【表4】
本发明的结晶性层叠结构体可以适用于半导体(例如，化合物半导体电子设备等)、电子零件·电气设备零件，光学·电子照片相关装置、工业部件等所有的领域，半导体特性好，因此，对于半导体装置而言特别有用。

Claims (14)

1.一种结晶性层叠结构体，其中，直接或介由其他层在底层基板上具备结晶性氧化物半导体薄膜，并且该结晶性氧化物半导体薄膜的主要成分为具有刚玉结构的氧化物半导体，
其特征在于，
所述氧化物半导体含有的主要成分是铟和/或镓，
所述结晶性氧化物半导体薄膜含有锗、硅、钛、锆、钒或铌。
2.根据权利要求1所述的结晶性层叠结构体，其中，
所述结晶性氧化物半导体薄膜含有锗。
3.根据权利要求1或2所述的结晶性层叠结构体，其中，
所述结晶性氧化物半导体薄膜实质上不含有碳。
4.根据权利要求1～3的任意一项中所述的结晶性层叠结构体，其中，
所述结晶性氧化物半导体薄膜中的锗、硅、钛、锆、钒或铌的浓度为1×1016/cm3～1×1022/cm3。
5.根据权利要求1～3的任意一项中所述的结晶性层叠结构体，其中，
所述结晶性氧化物半导体薄膜中的锗、硅、钛、锆、钒或铌的浓度为1×1017/cm3以下。
6.根据权利要求1～3的任意一项中所述的结晶性层叠结构体，其中，
所述结晶性氧化物半导体薄膜中的锗、硅、钛、锆、钒或铌的浓度为1×1020/cm3以上。
7.根据权利要求1～6的任意一项中所述的结晶性层叠结构体，其中，
所述氧化物半导体为α型InXAlYGaZO3。
其中，0≦X≦2、0≦Y≦2、0≦Z≦2、X+Y+Z＝1.5～2.5、0＜X或0＜Z。
8.一种半导体装置，其特征在于，
所述半导体装置由权利要求1～7中的任意一项中所述的结晶性层叠结构体构成。
9.一种半导体装置，其特征在于。
所述半导体装置具备权利要求1～7中的任意一项中所述的结晶性层叠结构体和电极。
10.一种半导体装置，其具备半导体层和电极，
该半导体层由结晶性氧化物半导体薄膜构成，并且该结晶性氧化物半导体薄膜的主要成分为具有刚玉结构的氧化物半导体，
其特征在于，
所述氧化物半导体含有的主要成分为铟和/或镓，
所述结晶性氧化物半导体薄膜含有锗、硅、钛、锆、钒或铌。
11.根据权利要求8～10的任意一项中所述的半导体装置，其中，
所述半导体装置是立式设备。
12.根据权利要求8～11的任意一项中所述的半导体装置，其中，
所述半导体装置是功率器件。
13.根据权利要求8～12的任意一项中所述的半导体装置，
所述半导体装置是肖特基势垒二极管(SBD)、金属半导体场效应晶体管(MESFET)、高电子迁移率晶体管(HEMT)、金属氧化物半导体场效应晶体管(MOSFET)、静电感应晶体管(SIT)、结型场效应晶体管(JFET)、绝缘栅双极型晶体管(IGBT)或发光二极管(LED)。
14.根据权利要求8～13的任意一项中所述的半导体装置，其中，
所述半导体装置是肖特基势垒二极管(SBD)、金属氧化物半导体场效应晶体管(MOSFET)、金属半导体场效应晶体管(MESFET)、高电子迁移率晶体管(HEMT)或静电感应晶体管(SIT)。
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