CN106796891A - 层叠结构体及其制造方法、半导体装置、以及晶体膜 - Google Patents

层叠结构体及其制造方法、半导体装置、以及晶体膜 Download PDF

Info

Publication number
CN106796891A
CN106796891A CN201580047084.7A CN201580047084A CN106796891A CN 106796891 A CN106796891 A CN 106796891A CN 201580047084 A CN201580047084 A CN 201580047084A CN 106796891 A CN106796891 A CN 106796891A
Authority
CN
China
Prior art keywords
crystal
film
crystal film
substrate
laminate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580047084.7A
Other languages
English (en)
Other versions
CN106796891B (zh
Inventor
织田真也
高塚章夫
人罗俊实
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Flosfia
Flosfia Inc
Original Assignee
Flosfia Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Flosfia Inc filed Critical Flosfia Inc
Publication of CN106796891A publication Critical patent/CN106796891A/zh
Application granted granted Critical
Publication of CN106796891B publication Critical patent/CN106796891B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H01L21/242—Alloying of doping materials with AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

提供结晶性优异的层叠结构体和迁移率良好的上述层叠结构体的半导体装置。该层叠结构体的特征在于，是直接或介由其他层将含有具有刚玉结构的结晶性氧化物作为主要成分的晶体膜在具有刚玉结构的晶体基板上层叠而成的，上述晶体基板具有0.2°～12.0°的偏离角，上述结晶性氧化物包含选自铟、铝、以及镓中的一种或两种以上的金属。

Description

层叠结构体及其制造方法、半导体装置、以及晶体膜
技术领域
本发明涉及对半导体装置有用的层叠结构体及其制造方法、由上述层叠结构体构成的半导体装置及晶体膜。
背景技术
作为能够实现高耐压、低损耗、以及高耐热的下一代开关元件，使用了带隙较大的氧化镓(Ga2O3)的半导体装置备受关注，期待其适用于逆变器等的功率用半导体装置(电力设备)。根据非专利文献1，该氧化镓能够通过使铟或铝分别形成混晶、或将它们组合形成混晶，对带隙进行控制，其中，以InX’AlY’GaZ’O3(0≤X’≤2、0≤Y’≤2、0≤Z’≤2、X’+Y’+Z’＝1.5～2.5)表示的InAlGaO系半导体是非常有吸引力的材料。
在专利文献1中记载有添加了掺杂剂(4价的锡)的结晶性较高的导电性α-Ga2O3薄膜。但是，专利文献1记载的薄膜无法保持充分的耐压性，另外，含有大量碳杂质，具有导电性，远不能满足半导体特性，也尚难以用于半导体装置。
另外，在非专利文献2中记载有，α-Ga2O3薄膜能够通过MBE法(Molecular BeamEpitaxy,分子束外延)在蓝宝石上成膜。但是，虽然在450℃以下的温度下晶体生长至膜厚100nm，但是若膜厚增加至100nm以上，则晶体的品质变差，并且无法得到膜厚1μm以上的膜。
因此，期待膜厚为1μm以上且晶体的品质不变差的α-Ga2O3薄膜。
在专利文献2中记载有，使用镓或铟的溴化物或碘化物，通过雾化CVD法(CVD:Chemical Vapor Deposition,化学气相沉积)制造氧化物晶体薄膜。
在专利文献3～5中记载有，具有刚玉型晶体结构的半导体层与具有刚玉型晶体结构的绝缘膜在具有刚玉型晶体结构的基底基板上层叠而成的多层结构体。
另外，专利文献2～5均是关于由本申请人提出的专利或专利申请的公报。
现行技术文献
专利文献
专利文献1：日本特开第2013－28480号公报
专利文献2：日本专利第5397794号
专利文献3：日本专利第5343224号
专利文献4：日本专利第5397795号
专利文献5：日本特开第2014－72533号公报
非专利文献
非专利文献1：金子健太郎、“刚玉结构氧化镓系混晶薄膜的生长和物性”、京都大学博士论文、平成25年3月
非专利文献2：Raveen Kumaran,“New Solid State Laser Crystals Created byEpitaxial Growth”,A thesis submitted for the degree of doctor of philosophy,The University of British Columbia,September 2012
发明内容
发明要解决的问题
本发明的目的在于提供结晶性优异的层叠结构体、迁移率良好的上述层叠结构体的半导体装置及结晶性优异的晶体膜。
解决问题的方案
本发明者们为了达成上述目的而进行了深入研究，结果发现层叠结构体的半导体特性、特别是迁移率良好，上述层叠结构体是直接或介由其他层将含有具有刚玉结构的结晶性氧化物作为主要成分的晶体膜在具有刚玉结构的晶体基板上层叠而成的，上述晶体基板具有0.2°～12.0°的偏离角，上述结晶性氧化物含有选自铟、铝、以及镓的一种或两种以上的金属。
另外，本发明者们获得上述各种知识以后进一步进行反复研究，完成了本发明。
即，本发明涉及以下发明。
【1】一种层叠结构体，其特征在于，是直接或介由其他层将含有具有刚玉结构的结晶性氧化物作为主要成分的晶体膜在具有刚玉结构的晶体基板上层叠而成的，所述晶体基板具有0.2°～12.0°的偏离角，所述结晶性氧化物包含选自铟、铝、以及镓中的一种或两种以上的金属。
【2】如【1】所述的层叠结构体，其中，所述晶体基板的偏离角为1°～8°。
【3】如【1】或【2】所述的层叠结构体，其中，晶体基板为c面、m面、a面或r面的蓝宝石基板。
【4】如【1】至【3】中任意一项所述的层叠结构体，其中，晶体膜的膜厚为1μm以上。
【5】如【1】至【4】中任意一项所述的层叠结构体，其中，利用原子力显微镜测定的晶体膜的膜表面的中心线平均粗糙度(Ra)为10nm以下，最大高低差(P-V值)为100nm以下。
【6】如【1】至【5】中任意一项所述的层叠结构体，其中，结晶性氧化物是半导体。
【7】如【6】所述的层叠结构体，其中，晶体膜还含有掺杂剂。
【8】一种层叠结构体的制造方法，其特征在于，使原料溶液雾化产生雾，然后，向所述雾供给载气，利用所述载气将所述雾供给给基板，使所述雾发生热反应，将由结晶性氧化物构成的晶体膜层叠于所述基板表面的一部分或全部，所述基板是具有刚玉结构的晶体基板，所述晶体基板具有0.2°～12.0°的偏离角，所述原料溶液包含选自铟、铝、以及镓的一种或两种以上的金属。
【9】如【8】所述的层叠结构体的制造方法，其中，使热反应在400℃～700℃的温度下进行。
【10】如【8】或【9】所述的层叠结构体的制造方法，其中，所述晶体基板的偏离角为2°～5°。
【11】如【8】至【10】中任意一项所述的层叠结构体的制造方法，其中，晶体基板为c面、m面、a面或r面的蓝宝石基板。
【12】一种半导体装置，其至少具备【6】或【7】记载的层叠结构体和电极。
【13】一种晶体膜，其特征在于，含有具有刚玉结构的结晶性氧化物作为主要成分，所述晶体膜具有0.2°～12.0°的偏离角，所述结晶性氧化物包含选自铟、铝、以及镓的一种或两种以上的金属。
【14】如【13】所述的晶体膜，其中，所述晶体膜的偏离角为1°～8°。
【15】如【13】或【14】所述的晶体膜，其中，晶体膜为c面、m面、a面或r面的晶体膜。
【16】如【13】至【15】中任意一项所述的晶体膜，其中，晶体膜的膜厚为1μm以上。
【17】如【13】至【16】中任意一项所述的晶体膜，其中，利用原子力显微镜测定的晶体膜的膜表面的中心线平均粗糙度(Ra)为10nm以下，最大高低差(P-V值)为100nm以下。
【18】如【13】至【17】中任意一项所述的晶体膜，其中，结晶性氧化物是半导体。
【19】如【18】所述的晶体膜，其中，晶体膜还含有掺杂剂。
【20】一种半导体装置，其至少具备【18】或【19】记载的晶体膜和电极。
发明效果
本发明的层叠结构体结晶性优异，上述层叠结构体的半导体装置的迁移率良好，上述晶体膜的结晶性优异。
附图说明
图1是示意性地表示本发明的肖特基势垒二极管(SBD：Schottky Barrier Diode)的适宜的一例的图。
图2是示意性地表示本发明的肖特基势垒二极管(SBD)的适宜的一例的图。
图3是示意性地表示本发明的肖特基势垒二极管(SBD)的适宜的一例的图。
图4是示意性地表示本发明的金属半导体场效应晶体管(MESFET：Metal Epitaxial-Semiconductor Field Effect Transistor)的适宜的一例的图。
图5是示意性地表示本发明的高电子迁移率晶体管(HEMT，High Electron MobilityTransistor)的适宜的一例的图。
图6是示意性地表示本发明的金属氧化膜半导体场效应晶体管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)的适宜的一例的图。
图7是用于说明图6的金属氧化膜半导体场效应晶体管(MOSFET)的制造工序的一部分的示意图。
图8是示意性地表示本发明的金属氧化膜半导体场效应晶体管(MOSFET)的一例的图。
图9是示意性地表示本发明的静电感应晶体管(SIT，Static Induction Transistor)的适宜的一例的图。
图10是示意性地表示本发明的肖特基势垒二极管(SBD)的适宜的一例的图。
图11是示意性地表示本发明的肖特基势垒二极管(SBD)的适宜的一例的图。
图12是示意性地表示本发明的高电子迁移率晶体管(HEMT)的适宜的一例的图。
图13是示意性地表示本发明的金属氧化膜半导体场效应晶体管(MOSFET)的适宜的一例的图。
图14是示意性地表示本发明的结型场效应晶体管(JFET：Junction Field-EffectTransistor)的适宜的一例的图。
图15是示意性地表示本发明的绝缘栅双极型晶体管(IGBT，Insulated Gate BipolarTransistor)的适宜的一例的图。
图16是示意性地表示本发明的发光元件(LED)的适宜的一例的图。
图17是示意性地表示本发明的发光元件(LED)的适宜的一例的图。
图18是实施例中使用了雾化CVD装置的结构图。
图19是说明实施例中使用的基座的图。
图20是表示实施例中使用的基座与供给管的截面积的关系的图。
图21表示实施例中的晶体膜的AFM像。
图22表示实施例中的晶体膜的AFM像。
图23表示实施例中的晶体膜的AFM像。
具体实施方式
本发明的层叠结构体的特征在于，是直接或介由其他层将含有具有刚玉结构的结晶性氧化物作为主要成分的晶体膜在具有刚玉结构的晶体基板上层叠而成的，上述晶体基板具有0.2°～12.0°的偏离角，上述结晶性氧化物包含选自铟、铝、以及镓中的一种或两种以上的金属。
上述晶体基板只要具有刚玉结构，并且具有0.2°～12.0°的偏离角，就没有特别限定。具有刚玉结构的晶体基板只要能够支撑上述晶体膜，并且在基板的全部或一部分中含有刚玉结构就没有特别限定。应予说明，刚玉结构的有无可以通过X射线衍射装置确定。作为上述晶体基板，例如可举出含有具有刚玉结构的晶体作为主要成分的基板等。对于含有具有刚玉结构的晶体作为主要成分的基板，在基板中的组成比中，只要含有50％以上的具有刚玉结构的晶体就没有特别限定，但是在本发明中，优选含有70％以上，更优选含有90％以上。作为以具有刚玉结构的晶体作为主要成分的基板，例如可举出蓝宝石基板(例:c面蓝宝石基板)或α型氧化镓基板等。对于上述晶体基板的厚度，本发明中不特别地限定，但是优选50～2000μm，更优选200～800μm。
在本发明中，优选上述晶体基板为蓝宝石基板(例:c面蓝宝石基板、m面蓝宝石基板、a面蓝宝石基板、r面蓝宝石基板等)或α型氧化镓基板。通过使用这样的优选基底基板，上述结晶性半导体膜的杂质碳含量、载流子浓度、以及半宽与使用其他基板的情况相比能够进一步降低。
另外，上述晶体基板具有约0.2°～12.0°的偏离角，但是在本发明中优选上述偏离角为约1°～8°，更优选约2°～5°。通过具有优选的偏离角，使层叠于晶体基板的晶体膜的半导体特性、特别是迁移率变得更优异。应予说明，晶体基板中的“偏离角”是指，基板表面与晶体生长表面所成的角度。
在本发明中，能够根据常用方法制造具有偏离角的晶体基板。例如可举出使用研磨等已知方法对晶体基板赋予偏离角等。另外，在本发明中，在对晶体基板赋予偏离角后，也可以进一步实施已知的处理。作为该处理，例如可举出，在研磨后排列微孔或微小突起，然后通过热处理设置多阶梯结构等。
在本发明中，直接或介由其他层将含有具有刚玉结构的结晶性氧化物作为主要成分的晶体膜在具有刚玉结构的晶体基板上层叠。上述晶体膜只要含有具有刚玉结构的结晶性氧化物作为主要成分就没有特别限定，但是优选通过外延生长而形成的外延片。在本发明中，上述结晶性氧化物含有选自铟、铝、以及镓的一种或两种以上的金属作为主要成分，优选至少含有铟或/和镓作为主要成分，最优选至少含有镓作为主要成分。应予说明，在本发明中，“主要成分”是指，上述具有刚玉结构的结晶性氧化物以原子比计相对于上述晶体膜的全成分优选含有50％以上，更优选含有70％以上，进一步优选含有90％以上，也可以是100％。另外，上述晶体膜是在上述晶体基板上通过外延生长形成的，因此，具有约0.2°～12.0°的偏离角，但是，在本发明中，优选上述偏离角为约1°～8°，更优选为约2°～5°。通过具有优选的偏离角，晶体膜的半导体特性、特别是迁移率变得更优异。应予说明，晶体膜中的“偏离角”是指，晶体膜表面与晶体生长表面所成的角度。
另外，在本发明中，优选上述结晶性氧化物为半导体，更优选上述晶体膜进一步含有掺杂剂。在上述结晶性氧化物是半导体的情况下，半导体特性、特别是迁移率优异。应予说明，上述结晶性氧化物也可以不是半导体，但是在本发明中，即使在上述结晶性氧化物不是半导体的情况下，上述晶体膜也可以进一步含有掺杂剂，通过掺杂可改变吸收波长或成为光学晶体。
作为上述半导体，例如可举出含有选自铟、铝、以及镓的一种或两种以上的金属作为主要成分的结晶性氧化物半导体等，在本发明中，优选至少含有铟或/和镓作为主要的具有刚玉结构的结晶性氧化物半导体，更优选至少含有镓作为主要成分的具有刚玉结构的结晶性氧化物半导体。应予说明，在本发明中，优选包含于上述晶体膜的金属元素中的镓、铟、以及铝的总原子比为0.5以上，更优选为0.8以上。另外，对于上述结晶性氧化物半导体含有镓时的优选组成，优选包含于上述晶体膜的金属元素中的镓的原子比为0.5以上，更优选为0.8以上。
作为上述掺杂剂，例如可举出锡、锗、硅、钛、锆、钒或铌等n型掺杂剂或者p型掺杂剂等。掺杂剂的浓度通常可以是约1×1016/cm3～1×1022/cm3，另外，通过使掺杂剂的浓度为例如约1×1017/cm3以下的低浓度，例如在n型掺杂剂的情况下可形成n-型半导体等。另外，根据本发明，通过以约1×1020/cm3以上的高浓度含有掺杂剂，例如在n型掺杂剂的情况下也可以形成n+型半导体等。在本发明中，n型掺杂剂优选为锡、锗、硅、钛、锆、钒或铌，更优选为锡、锗或硅。在形成n-型半导体层的情况下，优选使上述晶体膜中的n型掺杂剂的浓度为约1×1013～5×1017/cm3，更优选为约1×1015～1×1017/cm3。另外，在形成n+型半导体层的情况下，优选使上述晶体膜中的n型掺杂剂的浓度为约1×1017/cm3以上的浓度，更优选为约3×1017/cm3～3×1019/cm3。如上所述，通过使掺杂剂包含在上述晶体膜中，能够形成电气特性优异的晶体膜。
上述晶体膜可以在晶体基板上直接形成，也可以介由其他层形成。作为其他层，可举出其他组成的刚玉结构晶体薄膜、刚玉结构以外的晶体薄膜、或非晶体薄膜等。作为结构，可以是单层结构，也可以是多层结构。另外，也可以在同一层内混合有2相以上的晶相。在多层结构的情况下，晶体膜例如由绝缘性薄膜和导电性薄膜层叠构成，但是在本发明中不限于此。应予说明，在层叠绝缘性薄膜和导电性薄膜而构成多层结构的情况下，绝缘性薄膜与导电性薄膜的组成可以相同也可以不同。不特别地限定绝缘性薄膜与导电性薄膜的厚度比，但是优选例如(导电性薄膜的厚度)/(绝缘性薄膜的厚度)的比为0.001～100，更优选为0.1～5。具体而言，该更优选的比例如为0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2、3、4、5，也可以在这些数值中的任意两个数值之间的范围内。
在本发明中，能够通过雾化·外延法(mist epitaxy method)，直接或介由其他层在上述晶体基板上层叠上述晶体膜。
上述雾化·外延法只要是包括下述工序的成膜方法就没有特别限定：工序(1)，将原料溶液雾化而产生雾；工序(2)，接着，对上述雾供给载气，利用上述载气将上述雾传递给晶体基板；工序(3)，使上述雾热反应，将由结晶性氧化物构成的晶体膜层叠于上述基板表面的一部分或全部。作为上述雾化·外延法，更具体地例如可举出雾化CVD法等。
在上述工序(1)中，将原料溶液雾化产生雾。在工序(1)中可以使用将原料溶液雾化产生雾的雾产生器。对于上述雾产生器，只要能够将原料溶液雾化产生雾就没有特别限定，可以是公知的雾产生器，但是在本发明中优选通过超声波将原料雾化产生雾。应予说明，对于原料溶液，将在后面说明。
在上述工序(2)中，对上述雾供给载气，通过上述载气将上述雾传递给晶体基板。对于上述载气，只要是能够将使原料溶液雾化所产生的雾传递到晶体基板上的气状物就没有特别限定。作为上述载气，没有特别限定，例如可举出氧气、氮气或氩气等非活性气体、合成气体或氢气等还原气体等。
在上述工序(3)中，使上述雾热反应，使晶体膜层叠于上述基板表面的一部分或全部。在工序(3)中，可优选使用可通过载气将雾传递给上述晶体基板而在供给管内成膜的管状炉。反应温度只要是上述原料溶液发生热反应的温度就没有特别限定，但是在本发明中优选以400℃～700℃的温度进行热反应，更优选以500℃～700℃的温度进行。
在本发明中，工序(3)中，在供给管内成膜的情况下，作为上述基座，优选使用例如图19或图20中示出的基座。
图19表示基座的一实施方式。图19所示的基座51具有雾化加速部52、基板保持部53、以及支持部54。支持部54为棒状，构成为在中段改变角度而使支持部54与供给管55的接触角为约90°。通过这样的结构，基座51的稳定性提高，但是在本发明中，支持部54的形状没有特别限定，能够适当地使用各种形状。
图19(a)表示从雾的上流朝向下流方向到晶体基板为止的供给管内的剖面，可知供给管的基板侧表面的外周形状是大致半圆形，沿着上述供给管的内周大致相同的形状。图19(b)表示以雾的上流为左、下流为右时的、供给管、晶体基板以及基座的剖面。雾在其性质上在供给管中容易沉降，但是基座101构成为将雾化加速部102倾斜设置而能够使沉降的雾加速上升传递给晶体基板103。
图20将供给管55内的图19所示的基座和晶体基板的区域表示为基板·基座区域61，将排出未反应的雾的区域表示为排出区域62，可知基座与晶体基板的总面积和排出区域的面积之间的关系。在本发明中，如图20所示，在被分为上述基座所占的基座区域、上述基板区域、以及排出未反应的雾的排出区域的上述供给管内的剖面中，优选上述基座区域与上述晶体基板的总面积比上述排出区域的面积大。通过使用这样的优选的基座，能够在晶体基板上加速雾化，得到更均匀更厚的晶体膜。
应予说明，在本发明中，上述晶体膜形成时可使用掺杂剂进行掺杂处理。另外，在本发明中，优选在上述原料溶液含有异常晶粒抑制剂来进行掺杂处理。通过使上述原料溶液中含有异常晶粒抑制剂来进行掺杂处理，能够得到表面平滑性优异的晶体膜。只要不妨碍本发明的目的，不特别地限定掺杂量，在原料中，以摩尔比计优选为0.01～10％，更优选为0.1～5％。
上述异常晶粒抑制剂具有在成膜过程中抑制副产物颗粒产生的效果，只要能够使晶体膜的表面粗糙度(Ra)为例如0.1μm以下就没有特别限定，但是在本发明中，优选为由选自Br、I、F、以及Cl的至少一种构成的异常晶粒抑制剂。为了稳定地进行膜形成，若将Br或I作为异常晶粒抑制剂导入膜中，则能够抑制因异常晶粒生长而导致的表面粗糙度的劣化。异常晶粒抑制剂的添加量只要能够抑制异常晶粒就没有特别限定，在原料溶液中，以体积比计优选为50％以下，更优选为30％以下，最优选在1～30％的范围内。通过在这样的优选范围内使用异常晶粒抑制剂，能够使其作为异常晶粒抑制剂发挥功能，因此能够抑制晶体膜的异常晶粒的生长而使表面光滑。
对于晶体膜的形成方法，只要不妨碍本发明的目的就没有特别限定，例如可将镓化合物及根据需要选择的铟化合物或铝化合物等根据晶体膜的组成混合，使混合而成的原料反应来形成。即，上述原料溶液包含选自铟、铝、以及镓的一种或两种以上的金属。由此，能够使晶体膜在晶体基板上从基板侧结晶生长。作为镓化合物，可以将镓金属作为起始原料在马上成膜前使其变化为镓化合物。作为镓化合物，例如可举出镓的有机金属络合物(例如乙酰丙酮络合物等)或卤化物(例:氟化、氯化、溴化或碘化物等)等，但是在本发明中，优选使用卤化物(例:氟化、氯化、溴化或碘化物等)。通过在原料化合物中使用卤化物用雾化CVD成膜，能够使上述晶体膜中实质上不含碳。
更具体而言，晶体膜可通过如下方式形成：将由溶解有原料化合物的原料溶液生成的原料微粒供给到成膜室，使用上述基座，使上述原料化合物在上述成膜室内发生热反应。原料溶液的溶剂没有特别限定，优选水、过氧化氢溶液或有机溶剂。在本发明中，通常在掺杂剂原料的存在下使上述原料化合物反应。应予说明，优选掺杂剂原料包含在原料溶液中，与原料化合物一起或分别雾化。包含于上述晶体膜中的碳比掺杂剂少，优选上述晶体膜中实质上能够不含碳。应予说明，优选本发明的晶体膜包含卤素(优选为Br)可发挥良好的半导体特性，因而优选。作为掺杂剂原料，例如可举出、锡、锗、硅、钛、锆、钒或铌的金属单质或化合物(例如卤化物、氧化物等)等。
通过以上述的方式成膜，能够工业上有利地得到结晶性优异的晶体膜。另外，通过以上述优选的方法在晶体基板上形成晶体膜，能够使使用原子力显微镜测定的晶体膜的膜表面的中心线平均粗糙度(Ra)为10nm以下，最大高低差(P-V值)为100nm以下。应予说明，在本发明中，通过适当调整成膜时间，能够不损害结晶性地使膜厚为1μm以上、优选为3μm以上。
在本发明中，可以在成膜后进行退火处理。不特别地限定退火处理的温度，但是优选为700℃以下，更优选为300℃～700℃，最优选为300℃～550℃。通过以这样的优选温度进行退火处理，能够更适宜地调节上述晶体膜的载流子浓度。对于退火处理的处理时间，只要不妨碍本发明的目的就没有特别限定，但是优选为10秒～10小时，更优选为10秒～1小时。
对于上述层叠结构体，在上述结晶性氧化物为半导体的情况下，能够将上述层叠结构体直接用于半导体装置或根据需要对上述层叠结构体进一步实施加工等处理后用于半导体装置。另外，在用于半导体装置的情况下，可以直接用于半导体装置，也可以进一步形成其他层(例如绝缘体层、半绝缘体层、导体层、半导体层、缓冲层或其他中间层等)等。
本发明的层叠结构体对各种半导体装置有用，尤其对电力设备有用。另外，半导体装置可分类为电极在半导体层的一面形成的横向的元件(横向器件)、以及在半导体层的表背面两侧分别具有电极的垂直的元件(垂直器件)，在本发明中，横向器件和垂直器件均可适用上述层叠结构体。作为上述半导体装置，例如可举出肖特基势垒二极管(SBD)、金属半导体场效应晶体管(MESFET)、高电子迁移率晶体管(HEMT)、金属氧化膜半导体场效应晶体管(MOSFET)、静电感应晶体管(SIT)、结型场效应晶体管(JFET)、绝缘栅双极型晶体管(IGBT)或发光二极管等。在本发明中，优选上述半导体装置为SBD、MOSFET、SIT、JFET或IGBT，更优选为SBD、MOSFET或SIT。另外，在本发明中，上述半导体装置也可以不含p型半导体层。
以下，用附图对将上述半导体结构的结晶性半导体膜适用于n型半导体层(n+型半导体或n-型半导体等)的情况的合适的例子进行说明，但是本发明不限于这些例子。应予说明，在以下例示的半导体装置中，只要不妨碍本发明的目的，也可以含有其他层(例如绝缘体层、半绝缘体层、导体层、半导体层、缓冲层或其他中间层等)等，另外，也可以适当地省略缓冲层(buffer层)等。
(SBD)
图1示出了本发明涉及的肖特基势垒二极管(SBD)的一例。图1的SBD包括n-型半导体层101a、n+型半导体层101b、肖特基电极105a、以及欧姆电极105b。
肖特基电极和欧姆电极的材料也可以是公知的电极材料，作为上述电极材料，例如可举出Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或者Ag等金属或它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或它们的混合物等。
肖特基电极和欧姆电极的形成可以通过例如真空蒸镀法或溅射法等公知方法来进行。更具体而言，例如，在形成肖特基电极的情况下可通过如下方式进行：使由Mo构成的层和由Al构成的层层叠，对由Mo构成的层和由Al构成的层实施利用了光刻技术的图案化。
在对图1的SBD外加反向偏压的情况下，耗尽层(未图示)扩展到n-型半导体层101a中，因而成为高耐压的SBD。另外，在外加正向偏压的情况下，电子从欧姆电极105b流向肖特基电极105a。这样使用了上述半导体结构的SBD在高耐压·高电流用途方面优异，切换速度快、耐压性·可靠性也优异。
图2示出了本发明的肖特基势垒二极管(SBD)的一例。图2的SBD包括图1的SBD的结构，还包括绝缘体层104。更具体而言，包括n-型半导体层101a、n+型半导体层101b、肖特基电极105a、欧姆电极105b、以及绝缘体层104。
作为绝缘体层104的材料，例如可举出GaO、AlGaO、InAlGaO、AlInZnGaO4、AlN、Hf2O3、SiN、SiON、Al2O3、MgO、GdO、SiO2或者Si3N4等，但是在本发明中，优选具有刚玉结构的材料。通过将具有刚玉结构的绝缘体用于绝缘体层，能够使界面中的半导体特性的功能良好地表现。绝缘体层104设于n-型半导体层101和肖特基电极105a之间。绝缘体层的形成可以通过例如溅射法、真空蒸镀法或CVD法等公知方法来进行。
对于肖特基电极或欧姆电极的形成或材料等，与上述图1的SBD的情况相同，例如使用溅射法、真空蒸镀法、压接法、CVD法等公知方法，能够形成例如由Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或者它们的混合物等构成的电极。
与图1的SBD相比，图2的SBD绝缘特性更优异，具有更高的电流控制性。
图3的SBD示出了本发明的肖特基势垒二极管(SBD)的一例。图3的SBD在具有槽结构、具备半绝缘体层103这一点上与图1或图2的SBD的结构有很大的不同。图3的SBD包括n-型半导体层101a、n+型半导体层101b、肖特基电极105a、欧姆电极105b、以及半绝缘体层103，能够在保持耐压性的状态下大幅降低漏电流，还能够实现显著的低导通电阻化。
半绝缘体层103可以由半绝缘体构成，作为上述半绝缘体，例如可举出含有镁(Mg)、钌(Ru)、铁(Fe)、铍(Be)、铯(Cs)、锶、钡等半绝缘体掺杂剂的半绝缘体或者未进行掺杂处理的半绝缘体等。
(MESFET)
图4表示本发明的金属半导体场效应晶体管(MESFET)的一例。图4的MESFET包括n-型半导体层111a、n+型半导体层111b、缓冲层(buffer层)118、半绝缘体层114、栅极115a、源极115b、以及漏极115c。
栅极、漏极、以及源极的材料也可以分别为公知的电极材料，作为上述电极材料，例如可举出Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或者它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或者它们的混合物等。栅极、漏极、以及源极的形成可以通过例如真空蒸镀法或溅射法等公知方法。
半绝缘体层114可以由半绝缘体构成，作为上述半绝缘体，例如可举出含有例如镁(Mg)、钌(Ru)、铁(Fe)、铍(Be)、铯(Cs)、锶、钡等半绝缘体掺杂剂的半绝缘体或未进行掺杂处理的半绝缘体等。
图4的MESFET中，由于在栅极下形成有良好的耗尽层，因此能够高效地控制从漏极流向源极的电流。
(HEMT)
图5表示本发明的光电子迁移率晶体管(HEMT)的一例。图5的HEMT包括带隙宽的n型半导体层121a、带隙窄的n型半导体层121b、n+型半导体层121c、半绝缘体层124、缓冲层128、栅极125a、源极125b、以及漏极125c。
栅极、漏极、以及源极的材料也可以分别为公知的电极材料，作为上述电极材料，例如可举出Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或者它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或者它们的混合物等。栅极、漏极、以及源极的形成可以通过例如真空蒸镀法或溅射法等公知方法。
应予说明，栅极下的n型半导体层至少由带隙宽的层121a和带隙窄的层121b构成，半绝缘体层124可以以半绝缘体构成，作为上述半绝缘体，例如可举出含有钌(Ru)或铁(Fe)等半绝缘体掺杂剂的半绝缘体或未进行掺杂处理的半绝缘体等。
图5的HEMT中，由于在栅极下形成有良好的耗尽层，因此能够高效地控制从漏极流向源极的电流。另外，在本发明中，通过进一步形成凹槽结构可实现常闭。
(MOSFET)
将本发明的半导体装置为MOSFET的情况的一例示于图6。图6的MOSFET为槽式的MOSFET，包括n-型半导体层131a、n+型半导体层131b及131c、栅绝缘膜134、栅极135a、源极135b、以及漏极135c。
在漏极135c上形成有例如厚度100nm～100μm的n+型半导体层131b，在上述n+型半导体层131b上形成有例如厚度100nm～100μm的n-型半导体层131a。并且还在上述n-型半导体层131a上形成有n+型半导体层131c，在上述n+型半导体层131c上形成有源极135b。
另外，在上述n-型半导体层131a和上述n+型半导体层131c内形成有贯穿上述n+半导体层131c、到达上述n-半导体层131a中途的深度的多个沟槽。在上述沟槽内例如介由10nm～1μm的厚度的栅绝缘膜134嵌入形成有栅极135a。
对于图6的MOSFET的开启状态，在上述源极135b与上述漏极135c之间施加电压，若对上述栅极135a施加相对于上述源极135b为正的电压，则在上述n-型半导体层131a的侧面形成通道层，电子被注入上述n-型半导体层131a，从而开启。对于关闭状态，通过使上述栅极的电压为0V，通道层无法形成，n-型半导体层131a为被耗尽层充满的状态，从而关闭。
图7表示图6的MOSFET的制造工序的一部分。例如使用如图7(a)所示的半导体结构，在n-型半导体层131a和n+型半导体层131c的规定区域设置蚀刻掩模，以上述蚀刻掩模为掩盖，进一步地通过反应性离子蚀刻法等进行各向异性刻蚀，如图7(b)所示，形成从上述n+型半导体层131c表面到上述n-型半导体层131a的中途的深度的沟槽。接下来，如图7(c)所示，使用热氧化法、真空蒸镀法、溅射法、CVD法等公知方法，在上述沟槽的侧面和底面形成例如50nm～1μm厚的栅绝缘膜134之后，使用CVD法、真空蒸镀法、溅射法等在上述沟槽中形成n-型半导体层131a的厚度以下的例如多晶硅等栅极材料。
并且，能够通过使用真空蒸镀法、溅射法、CVD法等公知方法，分别在n+型半导体层131c上形成源极135b，在n+型半导体层131b上形成漏极135c，制造功率MOSFET。应予说明，源极和漏极的电极材料也可以分别是公知的电极材料，作为上述电极材料，例如可举出Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或者它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或者它们的混合物等。
这样得到的MOSFET与现有的槽式MOSFET相比耐压性更优异。应予说明，在图6中示出了槽式的垂直MOSFET的例子，但是在本发明中不限于此，可以适用各种MOSFET的形式。例如也可以将图6的沟槽的深度钻取到n-型半导体层131a的底面为止的深度，以使串联电阻降低。应予说明，将横向的MOSFET的情况的一例示于图8。图8的MOSFET包括n-型半导体层131a、第一n+型半导体层131b、第二n+型半导体层131c、栅绝缘膜134、栅极135a、源极135b、漏极135c、缓冲层138、以及半绝缘体层139。如图8所示，通过将n+型半导体层嵌入n-型半导体层，与其他横型的MOSFET相比，能够使电流更好地流通。
(SIT)
图9表示本发明的半导体装置为SIT的情况的一例。图9的SIT包括n-型半导体层141a、n+型半导体层141b及141c、栅极145a、源极145b、以及漏极145c。
在漏极145c上形成例如厚度100nm～100μm的+型半导体层141b，在上述n+型半导体层141b上形成例如厚度100nm～100μm的n-型半导体层141a。然后进一步在上述n-型半导体层141a上形成n+型半导体层141c，在上述n+型半导体层141c上形成源极145b。
另外，在上述n-型半导体层141a内形成有贯穿上述n+半导体层141c、到达上述n-半导体层141a中途的深度的多个沟槽。在上述沟槽内的n-型半导体层上形成有栅极145a。
对于图9的SIT的开启状态，在上述源极145b与上述漏极145c之间施加电压，若对上述栅极145a施加相对于上述源极145b为正的电压，则在上述n-型半导体层141a内形成通道层，电子被注入上述n-型半导体层141a，从而开启。对于关闭状态，通过使上述栅极的电压为0V，通道层无法形成，n-型半导体层141a为被耗尽层填满的状态，从而关闭。
如图9所示的SIT的制造中，能够使用公知方法。例如使用如图7(a)所示的半导体结构，与上述的图7的MOSFET的制造工序同样地，在n-型半导体层141a和n+型半导体层141c的规定区域设置蚀刻掩模，以上述蚀刻掩模为掩盖，通过例如反应性离子蚀刻法等进行各向异性刻蚀，形成从上述n+型半导体层141c表面到上述n-型半导体层的中途的深度的沟槽。接下来，通过CVD法、真空蒸镀法、溅射法等在上述沟槽中形成n-型半导体层141a的厚度以下的例如多晶硅等的栅极材料。并且可通过使用真空蒸镀法、溅射法、CVD法等公知方法，分别在n+型半导体层141c上形成源极145b，在n+型半导体层141b上形成漏极145c，制造如图9所示的SIT。
应予说明，源极和漏极的电极材料可以分别为公知的电极材料，作为上述电极材料，例如可举出Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或者它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或者它们的混合物等。
上述例中示出了不使用p型半导体的例子，但是本发明中不限于此，也可以使用p型半导体。将使用了p型半导体的例子示于图10～图16。这些半导体装置能够与上述例同样地制造。应予说明，p型半导体可以为与n型半导体相同的材料、含有p型掺杂剂，也可以为不同的p型半导体。
图10表示包括n-型半导体层101a、n+型半导体层101b、p型半导体层102、绝缘体层104、肖特基电极105a、以及欧姆电极105b的肖特基势垒二极管(SBD)的适宜的一例。
图11表示包括n-型半导体层101a、n+型半导体层101b、p型半导体层102、肖特基电极105a、以及欧姆电极105b的槽式的肖特基势垒二极管(SBD)的适宜的一例。通过槽式的SBD，能够在保持耐压性的状态下大幅降低漏电流，可以实现显著的低导通电阻化。
图12表示包括带隙宽的n型半导体层121a、带隙窄的n型半导体层121b、n+型半导体层121c、p型半导体层123、栅极125a、源极125b、漏极125c、以及基板129的高电子迁移率晶体管(HEMT)的适宜的一例。
图13表示包括n-型半导体层131a、第一n+型半导体层131b、第二n+型半导体层131c、p型半导体层132、p+型半导体层132a、栅绝缘膜134、栅极135a、源极135b、以及漏极135c的金属氧化膜半导体场效应晶体管(MOSFET)的适宜的一例。应予说明，p+型半导体层132a可以是p型半导体层，也可以与p型半导体层132相同。
图14表示包括n-型半导体层141a、第一n+型半导体层141b、第二n+型半导体层141c、p型半导体层142、栅极145a、源极145b、以及漏极145c的结型场效应晶体管(JFET)的适宜的一例。
图15表示包括n型半导体层151、n-型半导体层151a、n+型半导体层151b、p型半导体层152、栅绝缘膜154、栅极155a、发射电极155b、以及集电极155c的绝缘栅双极型晶体管(IGBT)的适宜的一例。
(LED)
将本发明的半导体装置为发光二极管(LED)的情况的一例示于图16。图16的半导体发光元件在第二电极165b上具有n型半导体层161，发光层163层叠于n型半导体层161上。并且，p型半导体层162层叠于发光层163上。在p型半导体层162上具备使发光层163产生的光透过的透光性电极167，第一电极165a层叠于透光性电极167上。应予说明，图16的半导体发光元件可以除了电极部分以外由保护层覆盖。
作为透光性电极的材料，可举出含有铟(In)或钛(Ti)的氧化物的导电性材料等。更具体而言，例如可举出In2O3、ZnO、SnO2、Ga2O3、TiO2、CeO2或它们的2种以上的混晶或在它们中进行掺杂而成的材料等。通过以溅射等公知方法设置这些材料，可形成透光性电极。另外，在形成透光性电极之后，可以实施以透光性电极的透明化为目的的热退火。
对于图16的半导体发光元件，使第一电极165a为正极、第二电极165b为负极，介由两者使电流在p型半导体层162、发光层163、以及n型半导体层161中流通，从而发光层163发光。
作为第一电极165a和第二电极165b的材料，例如可举出Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、Nd或Ag等金属或者它们的合金、氧化锡、氧化锌、氧化铟、氧化铟锡(ITO)、氧化锌铟(IZO)等金属氧化物导电膜、聚苯胺、聚噻吩或聚吡咯等有机导电性化合物、或者它们的混合物等。不特别地限定电极的形成方法，可考虑与上述材料的适应性，根据适当选自印刷方式、喷雾法、涂装法等湿法、真空蒸镀法、溅射法、离子镀-电镀法等物理方式、CVD、等离子CVD法等化学方式等中的方法在上述基板上形成。
应予说明，将发光元件的其他实施方式示于图17。对于图17的发光元件，n型半导体层161在基板169上层叠，在切去p型半导体层162、发光层163、以及n型半导体层161的一部分而露出的n型半导体层161的半导体层露出面上的一部分层叠有第二电极165b。
实施例
以下，说明本发明的实施例。
<实施例1>
1.成膜装置
使用图18对本实施例中使用的雾化CVD装置19进行说明。雾化CVD装置19包括搭载基板20的基座21、供给载气的载气供给单元22、用于调节从载气供给单元22传送的载气的流量的流量调节阀23、收纳原料溶液24a的雾产生源24、容纳水25a容器25、安装在容器25的底面的超声波振动器26、由内径40mm的石英管构成的供给管27、以及设置于供给管27的周边部的加热器28。基座21由石英构成，搭载基板20的面从水平面倾斜。供给管27和基座21都由石英制造，抑制来源于装置的杂质混入在基板20上形成的膜内。
应予说明，使用如图19所示的基座51作为基座21。应予说明，构成为：使基座的倾斜角为45°，使供给管内的基板·基座的总面积如图19所示的那样，基座区域逐渐增大，排出区域逐渐变窄，如图20所示的那样，使基座区域比排出区域大。
2.原料溶液与晶体基板的调整
对溴化镓和氧化锗以锗与镓的原子比为1:0.05的方式调整水溶液。这时，以体积比10％含有48％溴化氢酸溶液。条件1中，氧化锗的浓度为5.0×10-3mol/L。将该原料溶液24a收纳在雾产生源24内。另外，使用具有0.2°的偏离角的c面蓝宝石基板(1边为10mm的正方形、厚度为600μm)作为晶体基板20。
3.成膜准备
将晶体基板20设置在基座21上，使加热器28工作而使供给管27内的温度升温至500℃。接着，打开流量调节阀23将载气从载气源22供给到供给管27内，在用载气充分置换供给管27内的气氛后，将载气的流量调节至5L/min。使用氧气作为载气。
4.膜形成
接下来，使超声波振动器26以2.4MHz振动，将该振动通过水25a传播给原料溶液24a，使原料溶液24a微粒化，生成原料微粒。
通过载气将该原料微粒导入供给管27内，在供给管27内反应，通过在晶体基板20的成膜面的CVD反应在晶体基板20上层叠膜，得到层叠结构体。
5.评价
得到的晶体膜为无白浊的清澈的晶体。另外，对得到的晶体膜的相进行鉴定。鉴定通过使用XRD衍射装置，以从15度到95度的角度进行2θ/ω扫描来进行。测定使用CuKα射线来进行。其结果，得到的膜为α-Ga203。另外，得到的结晶性半导体膜的膜厚为3.5μm。
作为得到的膜的电气特性的评价，通过范德堡法(van der pauw法)进行霍尔效应测定。作为测定环境，在室温下施加磁场的频率为50mHz。其结果，迁移率为2(cm2/V·s)。
<实施例2>
使用具有0.6°的偏离角的c面蓝宝石基板作为晶体基板，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率为2(cm2/V·s)。
<实施例3>
使用具有1°的偏离角的c面蓝宝石基板作为晶体基板，并使成膜温度为600℃，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地，对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率为2(cm2/V·s)。
<实施例4>
使用具有2°的偏离角的c面蓝宝石基板作为晶体基板，并使成膜温度为600℃，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率为4(cm2/V·s)。
<实施例5>
使用具有4°的偏离角的c面蓝宝石基板作为晶体基板，并使成膜温度为600℃，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，实施例1同样地进行霍尔效应测定，迁移率为12(cm2/V·s)。
<实施例6>
使用具有5°的偏离角的c面蓝宝石基板作为晶体基板，并使成膜温度为600℃，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率为4(cm2/V·s)。
<实施例7>
使用具有6°的偏离角的c面蓝宝石基板作为晶体基板，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率为4(cm2/V·s)。
<比较例1>
使用不具有偏离角的偏离角的c面蓝宝石基板作为晶体基板，并使成膜温度为600℃，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜观察到一部分发生白浊。但是，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率无法测定。
<比较例2>
使用具有16°的偏离角的c面蓝宝石基板作为晶体基板，并使成膜温度为600℃，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜发生白浊。但是，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，实施例1同样地进行霍尔效应测定，迁移率无法测定。
<比较例3>
使成膜温度为500℃，除此以外，与实施例2同样地得到层叠结构体。
得到的晶体膜发生白浊。但是，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率无法测定。
<比较例4>
使用具有20°的偏离角的c面蓝宝石基板作为晶体基板，并使成膜温度为600℃，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜发生白浊。但是，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率无法测定。
<比较例5>
使成膜温度为500℃，除此以外，与实施例4同样地得到层叠结构体。
得到的晶体膜发生白浊。但是，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，与实施例1同样地进行霍尔效应测定，迁移率无法测定。
<实施例8>
与实施例5同样地得到层叠结构体。对得到的晶体膜，使用AFM观察其表面。观察结果作为AFM像示于图21。应予说明，中心线平均粗糙度为1.125×10-1nm，最大高低差(PV值)为8.118×10-1nm。另外，与上述同样地再次制造层叠结构体，使用AFM测定晶体膜表面的Ra和PV值。其结果，中心线平均粗糙度为1.042×10-1nm，最大高低差(PV值)为1.050nm。根据这些结果可知，本发明的晶体膜的表面平滑性优异。
<实施例9>
使用乙酰丙酮镓(0.05mol/L)代替溴化镓，按锡与镓的原子比为1:0.001使用二水氯化亚锡代替氧化锗，以体积比1.5％使用36％盐酸代替48％溴化氢酸溶液，使用氮气(1.0L/分)作为第一载气、氮气(0.5L/分)作为第二载气，代替作为载气的氧气，使成膜温度为500℃并且使成膜时间为3小时，除此以外，与实施例5同样地得到层叠结构体。对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，实施例1同样地，进行霍尔效应测定，迁移率为24(cm2/V·s)。
<实施例10>
使用具有0.4°的偏离角的m面蓝宝石基板作为晶体基板，除此以外，与实施例1同样地得到层叠结构体。得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。
<比较例6>
使用不具有偏离角的偏离角的m面蓝宝石基板作为晶体基板，除此以外，与实施例10同样地得到层叠结构体。得到的晶体膜发生白浊。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。
<实施例11>
使用具有0.4°的偏离角的a面蓝宝石基板作为晶体基板，除此以外，与实施例1同样地得到层叠结构体。得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。
<比较例7>
使用不具有偏离角的偏离角的a面蓝宝石基板作为晶体基板，除此以外，与实施例10同样地得到层叠结构体。得到的晶体膜发生白浊。另外，与实施例1同样地，对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。
<实施例12>
使用具有0.4°的偏离角的r面蓝宝石基板作为晶体基板，除此以外，与实施例1同样地得到层叠结构体。得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。
<比较例8>
使用不具有偏离角的r面蓝宝石基板作为晶体基板，除此以外，与实施例10同样地得到层叠结构体。得到的晶体膜发生白浊。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。
<实施例13>
使用具有8°的偏离角的c面蓝宝石基板作为晶体基板，使成膜温度为580℃，成膜时间为130分，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，对得到的晶体膜的表面进行AFM测定。将结果示于图22。
<实施例14>
使用具有12°的偏离角的c面蓝宝石基板作为晶体基板，使成膜温度为580℃，成膜时间为130分，除此以外，与实施例1同样地得到层叠结构体。
得到的晶体膜为无白浊的清澈的晶体。另外，与实施例1同样地对得到的晶体膜的相实施鉴定，得到的膜为α-Ga203。另外，对得到的晶体膜的表面进行AFM测定。将结果示于图23。
产业上的可利用性
本发明的层叠结构体能够用于半导体(例如化合物半导体电子设备等)、电子部件·电气设备部件、光学·电子照片相关装置、工业部件等所有领域，由于半导体特性优异，对半导体装置尤其有用。
符号说明
19 雾化CVD装置
20 晶体基板
21 基座
22 载气供给单元
23 流量调节阀
24 雾产生源
24a 原料溶液
25 容器
25a 水
26 超声波振动器
27 成膜室
28 加热器
51 基座
52 雾加速单元
53 基板保持部
54 支持部
55 供给管
61 基板·基座区域
62 排出区域
101a n-型半导体层
101b n+型半导体层
102 p型半导体层
103 金属层
104 绝缘体层
105a 肖特基电极
105b 欧姆电极
111a n-型半导体层
111b n+型半导体层
114 半绝缘体层
115a 栅极
115b 源极
115c 漏极
118 缓冲层
121a 带隙宽的n型半导体层
121b 带隙窄的n型半导体层
121c n+型半导体层
123 p型半导体层
124 半绝缘体层
125a 栅极
125b 源极
125c 漏极
128 缓冲层
129 基板
131a n-型半导体层
131b 第一n+型半导体层
131c 第二n+型半导体层
132 p型半导体层
134 栅绝缘膜
135a 栅极
135b 源极
135c 漏极
138 缓冲层
139 半绝缘体层
141a n-型半导体层
141b 第一n+型半导体层
141c 第二n+型半导体层
142 p型半导体层
145a 栅极
145b 源极
145c 漏极
151 n型半导体层
151a n-型半导体层
151b n+型半导体层
152 p型半导体层
154 栅绝缘膜
155a 栅极
155b 发射电极
155c 集电极
161 n型半导体层
162 p型半导体层
163 发光层
165a 第一电极
165b 第二电极
167 透光性电极
169 基板

Claims (20)

1.一种层叠结构体，其特征在于，是直接或介由其他层将含有具有刚玉结构的结晶性氧化物作为主要成分的晶体膜在具有刚玉结构的晶体基板上层叠而成的，所述晶体基板具有0.2°～12.0°的偏离角，所述结晶性氧化物包含选自铟、铝、以及镓中的一种或两种以上的金属。
2.如权利要求1所述的层叠结构体，其特征在于，
所述晶体基板的偏离角为1°～8°。
3.如权利要求1或2所述的层叠结构体，其特征在于，
晶体基板为c面、m面、a面或r面的蓝宝石基板。
4.如权利要求1至3中任意一项所述的层叠结构体，其特征在于，
晶体膜的膜厚为1μm以上。
5.如权利要求1至4中任意一项所述的层叠结构体，其特征在于，
利用原子力显微镜测定的晶体膜的膜表面的中心线平均粗糙度Ra为10nm以下，最大高低差(P-V值)为100nm以下。
6.如权利要求1至5中任意一项所述的层叠结构体，其特征在于，
所述结晶性氧化物是半导体。
7.如权利要求6所述的层叠结构体，其特征在于，
所述晶体膜还含有掺杂剂。
8.一种层叠结构体的制造方法，其特征在于，使原料溶液雾化产生雾，然后，向所述雾供给载气，利用所述载气将所述雾供给给基板，使所述雾发生热反应，将由结晶性氧化物构成的晶体膜层叠于所述基板表面的一部分或全部，
所述基板是具有刚玉结构的晶体基板，所述晶体基板具有0.2°～12.0°的偏离角，所述原料溶液包含选自铟、铝、以及镓的一种或两种以上的金属。
9.如权利要求8所述的层叠结构体的制造方法，其特征在于，
使热反应在400℃～700℃的温度下进行。
10.如权利要求8或9所述的层叠结构体的制造方法，其特征在于，
所述晶体基板的偏离角为2°～5°。
11.如权利要求8至10中任意一项所述的层叠结构体的制造方法，其特征在于，
晶体基板为c面、m面、a面或r面的蓝宝石基板。
12.一种半导体装置，其特征在于，其至少具备权利要求6或7所述的层叠结构体和电极。
13.一种晶体膜，其特征在于，含有具有刚玉结构的结晶性氧化物作为主要成分，所述晶体膜具有0.2°～12.0°的偏离角，所述结晶性氧化物包含选自铟、铝、以及镓的一种或两种以上的金属。
14.如权利要求13所述的晶体膜，其特征在于，
所述晶体膜的偏离角为1°～8°。
15.如权利要求13或14所述的晶体膜，其特征在于，
所述晶体膜为c面、m面、a面或r面的晶体膜。
16.如权利要求13至15中任意一项所述的晶体膜，其特征在于，
所述晶体膜的膜厚为1μm以上。
17.如权利要求13至16中任意一项所述的晶体膜，其特征在于，
利用原子力显微镜测定的晶体膜的膜表面的中心线平均粗糙度Ra为10nm以下，最大高低差(P-V值)为100nm以下。
18.如权利要求13至17中任意一项所述的晶体膜，其特征在于，
所述结晶性氧化物是半导体。
19.如权利要求18所述的晶体膜，其特征在于，
所述晶体膜还含有掺杂剂。
20.一种半导体装置，其特征在于，其至少具备权利要求18或19所述的晶体膜和电极。
CN201580047084.7A 2014-09-02 2015-08-28 层叠结构体及其制造方法、半导体装置、以及晶体膜 Active CN106796891B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014178601 2014-09-02
JP2014-178601 2014-09-02
PCT/JP2015/074380 WO2016035696A1 (ja) 2014-09-02 2015-08-28 積層構造体およびその製造方法、半導体装置ならびに結晶膜

Publications (2)

Publication Number Publication Date
CN106796891A true CN106796891A (zh) 2017-05-31
CN106796891B CN106796891B (zh) 2020-07-17

Family

ID=55439759

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580047084.7A Active CN106796891B (zh) 2014-09-02 2015-08-28 层叠结构体及其制造方法、半导体装置、以及晶体膜

Country Status (5)

Country Link
US (1) US10043664B2 (zh)
EP (2) EP3190608B1 (zh)
JP (1) JP6916426B2 (zh)
CN (1) CN106796891B (zh)
WO (1) WO2016035696A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109056066A (zh) * 2018-09-05 2018-12-21 南京大学 一种超声辅助雾相输运化学气相沉积生长氧化镓的系统
CN109423691A (zh) * 2017-08-21 2019-03-05 流慧株式会社 晶体、结晶膜、包括结晶膜的半导体装置和用于制造结晶膜的方法
CN111326417A (zh) * 2018-12-17 2020-06-23 丰田自动车株式会社 氧化镓膜的成膜方法
CN111356793A (zh) * 2017-11-15 2020-06-30 株式会社Flosfia p型氧化物半导体膜及其形成方法
CN114269972A (zh) * 2019-09-02 2022-04-01 日本碍子株式会社 半导体膜

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6945121B2 (ja) * 2015-09-30 2021-10-06 株式会社Flosfia 結晶性半導体膜および半導体装置
JP7433611B2 (ja) * 2016-04-28 2024-02-20 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
JP6763703B2 (ja) * 2016-06-17 2020-09-30 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US10804362B2 (en) * 2016-08-31 2020-10-13 Flosfia Inc. Crystalline oxide semiconductor film, crystalline oxide semiconductor device, and crystalline oxide semiconductor system
JP6994181B2 (ja) * 2016-08-31 2022-02-04 株式会社Flosfia 結晶性酸化物半導体膜および半導体装置
US11152208B2 (en) 2016-09-15 2021-10-19 Flosfia Inc. Semiconductor film, method of forming semiconductor film, complex compound for doping, and method of doping
KR20190074288A (ko) * 2016-11-07 2019-06-27 가부시키가이샤 플로스피아 결정성 산화물 반도체막 및 반도체 장치
US10971634B2 (en) * 2017-06-29 2021-04-06 Mitsubishi Electric Corporation Oxide semiconductor device and method of manufacturing oxide semiconductor device
JP7065440B2 (ja) * 2017-09-04 2022-05-12 株式会社Flosfia 半導体装置の製造方法および半導体装置
JP7023445B2 (ja) * 2017-10-07 2022-02-22 株式会社Flosfia 成膜方法
JP7453612B2 (ja) * 2017-11-15 2024-03-21 株式会社Flosfia 半導体装置
TW201934818A (zh) * 2017-11-15 2019-09-01 日商流慧股份有限公司 ｐ型氧化物半導體膜的形成方法
JP7294599B2 (ja) * 2017-11-15 2023-06-20 株式会社Flosfia 半導体装置
JP2019142756A (ja) * 2018-02-22 2019-08-29 トヨタ自動車株式会社 成膜方法
JP2019151922A (ja) * 2018-02-28 2019-09-12 株式会社Flosfia 積層体および半導体装置
JP2019169579A (ja) * 2018-03-23 2019-10-03 株式会社東芝 半導体装置及びその製造方法
JP6909191B2 (ja) 2018-09-27 2021-07-28 信越化学工業株式会社 積層体、半導体装置及び積層体の製造方法
JP7315136B2 (ja) * 2018-12-26 2023-07-26 株式会社Flosfia 結晶性酸化物半導体
JP6879516B2 (ja) * 2019-01-25 2021-06-02 株式会社デンソー 成膜装置と半導体装置の製造方法
JP7216371B2 (ja) * 2019-06-05 2023-02-01 株式会社デンソー 酸化物膜の成膜方法、半導体装置の製造方法、及び、酸化物膜の成膜装置
JP7212890B2 (ja) * 2019-06-05 2023-01-26 株式会社デンソー 酸化物膜の成膜方法、半導体装置の製造方法、及び、酸化物膜の成膜装置
EP3823045A1 (en) * 2019-11-14 2021-05-19 Flosfia Inc. Semiconductor device and system including semiconductor
TW202133435A (zh) * 2020-01-10 2021-09-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
TW202140867A (zh) * 2020-01-10 2021-11-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020110940A1 (en) * 2001-01-18 2002-08-15 Semiconductor Energy Laboratory Co., Ltd. Process for producing a light emitting device
US7951617B2 (en) * 2005-10-06 2011-05-31 Showa Denko K.K. Group III nitride semiconductor stacked structure and production method thereof
JP5397794B1 (ja) * 2013-06-04 2014-01-22 Ｒｏｃａ株式会社 酸化物結晶薄膜の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5343224B2 (zh) 1973-12-15 1978-11-17
JPH0555631A (ja) * 1991-02-08 1993-03-05 Asahi Chem Ind Co Ltd 半導体積層薄膜およびその製造方法
JP3015261B2 (ja) * 1994-09-12 2000-03-06 科学技術振興事業団 表面特性を改善するサファイア単結晶基板の熱処理方法
JP2006032911A (ja) * 2004-06-15 2006-02-02 Ngk Insulators Ltd 半導体積層構造、半導体素子およびｈｅｍｔ素子
US7715156B2 (en) * 2007-01-12 2010-05-11 Tdk Corporation Tunnel magnetoresistive effect element and thin-film magnetic head with tunnel magnetoresistive effect read head element
WO2010023846A1 (ja) * 2008-08-25 2010-03-04 国立大学法人山口大学 半導体基板及びその製造方法
US8467232B2 (en) * 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120045661A1 (en) * 2010-08-19 2012-02-23 Raveen Kumaran Rare-earth-doped aluminum-gallium-oxide films in the corundum-phase and related methods
JP5919703B2 (ja) * 2011-06-24 2016-05-18 サンケン電気株式会社 半導体装置
JP5793732B2 (ja) 2011-07-27 2015-10-14 高知県公立大学法人 ドーパントを添加した結晶性の高い導電性α型酸化ガリウム薄膜およびその生成方法
KR101859355B1 (ko) * 2011-08-09 2018-05-18 소코 가가쿠 가부시키가이샤 질화물 반도체 자외선 발광 소자
JP5343224B1 (ja) 2012-09-28 2013-11-13 Ｒｏｃａ株式会社 半導体装置および結晶
JP5397795B1 (ja) 2013-06-21 2014-01-22 Ｒｏｃａ株式会社 半導体装置及びその製造方法、結晶及びその製造方法
JP5528612B1 (ja) * 2013-07-09 2014-06-25 Ｒｏｃａ株式会社 半導体装置
JP6067532B2 (ja) 2013-10-10 2017-01-25 株式会社Flosfia 半導体装置
US9379190B2 (en) 2014-05-08 2016-06-28 Flosfia, Inc. Crystalline multilayer structure and semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020110940A1 (en) * 2001-01-18 2002-08-15 Semiconductor Energy Laboratory Co., Ltd. Process for producing a light emitting device
US7951617B2 (en) * 2005-10-06 2011-05-31 Showa Denko K.K. Group III nitride semiconductor stacked structure and production method thereof
JP5397794B1 (ja) * 2013-06-04 2014-01-22 Ｒｏｃａ株式会社 酸化物結晶薄膜の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109423691A (zh) * 2017-08-21 2019-03-05 流慧株式会社 晶体、结晶膜、包括结晶膜的半导体装置和用于制造结晶膜的方法
CN109423691B (zh) * 2017-08-21 2022-09-23 株式会社Flosfia 晶体、结晶膜、包括结晶膜的半导体装置和用于制造结晶膜的方法
CN111356793A (zh) * 2017-11-15 2020-06-30 株式会社Flosfia p型氧化物半导体膜及其形成方法
TWI831755B (zh) * 2017-11-15 2024-02-11 日商Ｆｌｏｓｆｉａ股份有限公司 ｐ型氧化物半導體膜及其形成方法
CN109056066A (zh) * 2018-09-05 2018-12-21 南京大学 一种超声辅助雾相输运化学气相沉积生长氧化镓的系统
CN111326417A (zh) * 2018-12-17 2020-06-23 丰田自动车株式会社 氧化镓膜的成膜方法
CN111326417B (zh) * 2018-12-17 2023-06-23 株式会社电装 氧化镓膜的成膜方法
CN114269972A (zh) * 2019-09-02 2022-04-01 日本碍子株式会社 半导体膜

Also Published As

Publication number Publication date
JPWO2016035696A1 (ja) 2017-10-19
WO2016035696A1 (ja) 2016-03-10
JP6916426B2 (ja) 2021-08-11
US10043664B2 (en) 2018-08-07
EP3190608A1 (en) 2017-07-12
EP3190608B1 (en) 2020-11-25
CN106796891B (zh) 2020-07-17
EP3783662A1 (en) 2021-02-24
EP3190608A4 (en) 2017-07-26
US20170278706A1 (en) 2017-09-28

Similar Documents

Publication Publication Date Title
CN106796891A (zh) 层叠结构体及其制造方法、半导体装置、以及晶体膜
JP7126085B2 (ja) 半導体装置
JP6557899B2 (ja) 結晶性積層構造体、半導体装置
JP6349592B2 (ja) 半導体装置
JP6539906B2 (ja) 結晶性積層構造体の製造方法および半導体装置
JP2018170509A (ja) 半導体装置
JP6515318B2 (ja) 結晶性積層構造体の製造方法および半導体装置
JP6230196B2 (ja) 結晶性半導体膜および半導体装置
JP6478425B2 (ja) 結晶性半導体膜および半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: No. 1 Fan 29, Yuling Dayuan, Xijing District, Kyoto City, Kyoto Prefecture, Japan

Applicant after: FLOSFIA KK

Address before: No. 36, Daehara, Yuling, Xijing District, Kyoto City, Kyoto Prefecture, Japan

Applicant before: FLOSFIA INC.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant