JPWO2016035696A1 - 積層構造体およびその製造方法、半導体装置ならびに結晶膜 - Google Patents

積層構造体およびその製造方法、半導体装置ならびに結晶膜 Download PDF

Info

Publication number
JPWO2016035696A1
JPWO2016035696A1 JP2016546608A JP2016546608A JPWO2016035696A1 JP WO2016035696 A1 JPWO2016035696 A1 JP WO2016035696A1 JP 2016546608 A JP2016546608 A JP 2016546608A JP 2016546608 A JP2016546608 A JP 2016546608A JP WO2016035696 A1 JPWO2016035696 A1 JP WO2016035696A1
Authority
JP
Japan
Prior art keywords
film
crystal
substrate
crystal film
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016546608A
Other languages
English (en)
Other versions
JP6916426B2 (ja
Inventor
真也 織田
真也 織田
章夫 高塚
章夫 高塚
俊実 人羅
俊実 人羅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Flosfia Inc
Original Assignee
Flosfia Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Flosfia Inc filed Critical Flosfia Inc
Publication of JPWO2016035696A1 publication Critical patent/JPWO2016035696A1/ja
Application granted granted Critical
Publication of JP6916426B2 publication Critical patent/JP6916426B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02414—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H01L21/242—Alloying of doping materials with AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Abstract

結晶性に優れた積層構造体および移動度が良好な前記積層構造体の半導体装置を提供する。コランダム構造を有する結晶基板上に、直接または別の層を介して、コランダム構造を有する結晶性酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記結晶基板が０．２°〜１２．０°のオフ角を有しており、前記結晶性酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含むことを特徴とする積層構造体。

Description

本発明は、半導体装置に有用な積層構造体およびその製造方法、前記積層構造体からなる半導体装置ならびに結晶膜に関する。
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されており、インバータなどの電力用半導体装置（パワーデバイス）への適用が期待されている。当該酸化ガリウムは、非特許文献１によれば、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶とすることにより、バンドギャップを制御することが可能であり、中でも、ＩｎＸ’ＡｌＹ’ＧａＺ’Ｏ３（０≦Ｘ’≦２、０≦Ｙ’≦２、０≦Ｚ’≦２、Ｘ’＋Ｙ’＋Ｚ’＝１．５〜２．５）で表されるＩｎＡｌＧａＯ系半導体は、極めて魅力的な材料である。
特許文献１には、ドーパント（４価の錫）を添加した結晶性の高い導電性α−Ｇａ２Ｏ３薄膜が記載されている。しかしながら、特許文献１記載の薄膜では、十分な耐圧性を維持することができず、また、炭素不純物が多く含まれており、導電性も含め、半導体特性もまだまだ満足のいくものではなく、半導体装置に用いることがまだまだ困難であった。
また、非特許文献２には、α−Ｇａ２Ｏ３薄膜がＭＢＥ法によってサファイア上に成膜できることが記載されている。しかしながら、４５０℃以下の温度で膜厚１００ｎｍまで結晶成長するが、膜厚がそれ以上になると結晶の品質が悪くなり、さらに、膜厚１μｍ以上の膜は得ることができない旨記載されている。
そのため、膜厚が１μｍ以上であり、結晶の品質も劣化していないα−Ｇａ２Ｏ３薄膜が待ち望まれていた。
特許文献２には、ガリウム又はインジウムの臭化物又はヨウ化物を用いて、ミストＣＶＤ法により、酸化物結晶薄膜を製造する方法が記載されている。
特許文献３〜５には、コランダム型結晶構造を有する下地基板上に、コランダム型結晶構造を有する半導体層と、コランダム型結晶構造を有する絶縁膜とが積層された多層構造体が記載されている。
なお、特許文献２〜５はいずれも本出願人による特許または特許出願に関する公報である。
特開２０１３−２８４８０号公報 特許第５３９７７９４号 特許第５３４３２２４号 特許第５３９７７９５号 特開２０１４−７２５３３号公報
金子健太郎、「コランダム構造酸化ガリウム系混晶薄膜の成長と物性」、京都大学博士論文、平成２５年３月 Raveen Kumaran, "New Solid State Laser Crystals Created by Epitaxial Growth", A thesis submitted for the degree of doctor of philosophy, The University of British Columbia, September 2012
本発明は、結晶性に優れた積層構造体および移動度が良好な前記積層構造体の半導体装置ならびに結晶性に優れた結晶膜を提供することを目的とする。
本発明者らは、上記目的を達成すべく鋭意検討した結果、コランダム構造を有する結晶基板上に、直接または別の層を介して、コランダム構造を有する結晶性酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記結晶基板が０．２°〜１２．０°のオフ角を有しており、前記結晶性酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含む積層構造体が、半導体特性、特に、移動度が良好であることを見出した。
また、本発明者らは、上記した各種知見を得た後、さらに検討を重ねて、本発明を完成させるに至った。
すなわち、本発明は、以下の発明に関する。
［１］ コランダム構造を有する結晶基板上に、直接または別の層を介して、コランダム構造を有する結晶性酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記結晶基板が０．２°〜１２．０°のオフ角を有しており、前記結晶性酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含むことを特徴とする積層構造体。
［２］ 前記結晶基板のオフ角が１°〜８°である前記［１］記載の積層構造体。
［３］ 結晶基板がｃ面、ｍ面、ａ面またはｒ面のサファイア基板である前記［１］または［２］に記載の積層構造体。
［４］ 結晶膜の膜厚が１μｍ以上である前記［１］〜［３］のいずれかに記載の積層構造体。
［５］ 原子間力顕微鏡を用いて測定される結晶膜の膜表面の中心線平均粗さ（Ｒａ）が１０ｎｍ以下であり、最大高低差（Ｐ−Ｖ値）が１００ｎｍ以下である前記［１］〜［４］のいずれかに記載の積層構造体。
［６］ 結晶性酸化物が半導体である前記［１］〜［５］のいずれかに記載の積層構造体。
［７］ 結晶膜が、さらにドーパントを含んでいる前記［６］記載の積層構造体。
［８］ 原料溶液を霧化してミストを発生させ、ついで、キャリアガスを前記ミストに供給して、前記キャリアガスによって前記ミストを基板へ供給し、前記ミストを熱反応させて、前記基板表面の一部または全部に、結晶性酸化物からなる結晶膜を積層する積層構造体の製造方法であって、前記基板がコランダム構造を有する結晶基板であり、前記結晶基板が、０．２°〜１２．０°のオフ角を有しており、前記原料溶液が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含んでいることを特徴とする製造方法。
［９］ 熱反応を、４００℃〜７００℃の温度で行う前記［８］記載の製造方法。
［１０］ 前記結晶基板のオフ角が２°〜５°である前記［８］または［９］に記載の製造方法。
［１１］ 結晶基板がｃ面、ｍ面、ａ面またはｒ面のサファイア基板である前記［８］〜［１０］のいずれかに記載の製造方法。
［１２］ 前記［６］または［７］に記載の積層構造体と電極とを少なくとも備えている半導体装置。
［１３］ コランダム構造を有する結晶性酸化物を主成分として含む結晶膜であって、前記結晶膜が０．２°〜１２．０°のオフ角を有しており、前記結晶性酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含むことを特徴とする結晶膜。
［１４］ 前記結晶膜のオフ角が１°〜８°である前記［１３］記載の結晶膜。
［１５］ 結晶膜がｃ面、ｍ面、ａ面またはｒ面の結晶膜である前記［１３］または［１４］に記載の結晶膜。
［１６］ 結晶膜の膜厚が１μｍ以上である前記［１３］〜［１５］のいずれかに記載の結晶膜。
［１７］ 原子間力顕微鏡を用いて測定される結晶膜の膜表面の中心線平均粗さ（Ｒａ）が１０ｎｍ以下であり、最大高低差（Ｐ−Ｖ値）が１００ｎｍ以下である前記［１３］〜［１６］のいずれかに記載の結晶膜。
［１８］ 結晶性酸化物が半導体である前記［１３］〜［１７］のいずれかに記載の結晶膜。
［１９］ 結晶膜が、さらにドーパントを含んでいる前記［１８］記載の結晶膜。
［２０］ 前記［１８］または［１９］に記載の結晶膜と、電極とを少なくとも備えている半導体装置。
本発明の積層構造体は結晶性に優れており、前記積層構造体の半導体装置は、移動度が良好であり、前記結晶膜は結晶性に優れている。
本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。 本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。 本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。 本発明の金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の好適な一例を模式的に示す図である。 本発明の高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を模式的に示す図である。 本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。 図６の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造工程の一部を説明するための模式図である。 本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一例を模式的に示す図である。 本発明の静電誘導トランジスタ（ＳＩＴ）の好適な一例を模式的に示す図である。 本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。 本発明のショットキーバリアダイオード（ＳＢＤ）の好適な一例を模式的に示す図である。 本発明の高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を模式的に示す図である。 本発明の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を模式的に示す図である。 本発明の接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を模式的に示す図である。 本発明の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を模式的に示す図である。 本発明の発光素子（ＬＥＤ）の好適な一例を模式的に示す図である。 本発明の発光素子（ＬＥＤ）の好適な一例を模式的に示す図である。 実施例で用いたミストＣＶＤ装置の構成図である。 実施例で用いたサセプタを説明する図である。 実施例で用いたサセプタと供給管との断面積の関係を示す図である。 実施例における結晶膜のＡＦＭ像を示す。 実施例における結晶膜のＡＦＭ像を示す。 実施例における結晶膜のＡＦＭ像を示す。
本発明の積層構造体は、コランダム構造を有する結晶基板上に、直接または別の層を介して、コランダム構造を有する結晶性酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記結晶基板が０．２°〜１２．０°のオフ角を有しており、前記結晶性酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含むことを特徴とする。
前記結晶基板は、コランダム構造を有しており、さらに、０．２°〜１２．０°のオフ角を有していれば特に限定されない。コランダム構造を有する結晶基板は、前記結晶膜を支持することができ、さらにコランダム構造を基板の全部または一部に有していれば特に限定されない。なお、コランダム構造の有無はＸ線回折装置により同定することができる。前記結晶基板としては、例えばコランダム構造を有する結晶物を主成分として含む基板などが挙げられる。コランダム構造を有する結晶物を主成分として含む基板は、基板中の組成比で、コランダム構造を有する結晶物を５０％以上含むものであれば、特に限定されないが、本発明においては、７０％以上含むものであるのが好ましく、９０％以上であるのがより好ましい。コランダム構造を有する結晶物を主成分とする基板としては、例えば、サファイア基板（例：ｃ面サファイア基板）や、α型酸化ガリウム基板などが挙げられる。前記結晶基板の厚さは、本発明においては特に限定されないが、好ましくは、５０〜２０００μｍであり、より好ましくは２００〜８００μｍである。
本発明においては、前記結晶基板が、サファイア基板（例：ｃ面サファイア基板、ｍ面サファイア基板、ａ面サファイア基板、ｒ面サファイア基板等）またはα型酸化ガリウム基板であるのが好ましい。このような好ましい下地基板を用いることで、前記結晶性半導体膜の不純物のカーボン含有率、キャリア濃度および半値幅が、他の基板を用いた場合に比べてさらに低減することができる。
また、前記結晶基板は、約０．２°〜１２．０°のオフ角を有しているが、本発明においては、前記オフ角が約１°〜８°であるのが好ましく、約２°〜５°であるのがより好ましい。好ましいオフ角を有することにより、結晶基板に積層される結晶膜の半導体特性、特に移動度がさらにより優れたものになる。なお、結晶基板における「オフ角」とは、基板表面と結晶成長面とのなす角度をいう。
本発明においては、オフ角を有する結晶基板を常法に従い製造することができる。例えば、研磨などの公知の手段を用いて結晶基板にオフ角を付与することなどが挙げられる。また、本発明においては、オフ角を結晶基板に付与した後、更に、公知の処理を施してもよい。このような処理としては、例えば、研磨後に、微小孔または微小突起を配列して、ついで熱処理することにより、マルチステップ構造を設けることなどが挙げられる。
本発明では、コランダム構造を有する結晶基板上に、直接または別の層を介して、コランダム構造を有する結晶性酸化物を主成分として含む結晶膜が積層されている。前記結晶膜は、コランダム構造を有する結晶性酸化物を主成分として含んでいれば特に限定されないが、エピタキシャル成長によって形成されたエピタキシャル膜であるのが好ましい。本発明では、前記結晶性酸化物は、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を主成分として含むが、少なくともインジウムまたは／およびガリウムを主成分として含んでいるのがより好ましく、少なくともガリウムを主成分として含んでいるのが最も好ましい。なお、本発明において、「主成分」とは、前記のコランダム構造を有する結晶性酸化物が、原子比で、前記結晶膜の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよいことを意味する。また、前記結晶膜は、前記結晶基板上でエピタキシャル成長により形成されるため、約０．２°〜１２．０°のオフ角を有しているが、本発明においては、前記オフ角が約１°〜８°であるのが好ましく、約２°〜５°であるのがより好ましい。好ましいオフ角を有することにより、結晶膜の半導体特性、特に移動度がさらにより優れたものになる。なお、結晶膜における「オフ角」とは、結晶膜表面と結晶成長面とのなす角度をいう。
また、本発明においては、前記結晶性酸化物が半導体であるのが好ましく、前記結晶膜がさらにドーパントを含んでいるのも好ましい。前記結晶性酸化物が半導体である場合には、半導体特性、特に移動度が優れたものになる。なお、前記結晶性酸化物は半導体でなくてもよいが、本発明においては、前記結晶性酸化物が半導体でない場合でも、前記結晶膜がさらにドーパントを含んでいてもよく、ドーピングによって吸収波長を変えたり、光学結晶としたりすることができる。
前記半導体としては、例えば、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を主成分として含む結晶性酸化物半導体などが挙げられ、本発明においては、好ましくは少なくともインジウムまたは／およびガリウムを主成分として含んでいるコランダム構造を有する結晶性酸化物半導体であり、より好ましくは少なくともガリウムを主成分として含んでいるコランダム構造を有する結晶性酸化物半導体である。なお、本発明においては、前記結晶膜に含まれる金属元素中のガリウム、インジウムおよびアルミニウムの合計の原子比が０．５以上であることが好ましく、０．８以上であることがより好ましい。また、前記結晶性酸化物半導体がガリウムを含む場合の好ましい組成は、前記結晶膜に含まれる金属元素中のガリウムの原子比が０．５以上であることが好ましく、０．８以上であるのがより好ましい。
前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のｎ型ドーパント、またはｐ型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約１×１０１６／ｃｍ３〜１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にして、例えばｎ型ドーパントの場合には、ｎ−型半導体等とすることができる。また、さらに、本発明によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させて、例えばｎ型ドーパントの場合にはｎ＋型半導体等とすることもできる。本発明においては、ｎ型ドーパントが、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブであるのが好ましく、スズ、ゲルマニウムまたはケイ素であるのがより好ましい。ｎ−型半導体層を形成する場合、前記結晶膜中のｎ型ドーパントの濃度を、約１×１０１３〜５×１０１７／ｃｍ３にすることが好ましく、約１×１０１５〜１×１０１７／ｃｍ３にすることがより好ましい。また、ｎ＋型半導体層を形成する場合には、前記結晶膜中のｎ型ドーパントの濃度を、約１×１０１７／ｃｍ３以上の濃度にすることが好ましく、約３×１０１７／ｃｍ３〜３×１０１９／ｃｍ３にすることがより好ましい。以上のようにして、前記結晶膜に、ドーパントを含ませることで、電気特性に優れた結晶膜とすることができる。
前記結晶膜は、結晶基板上に直接形成してもよく、別の層を介して形成してもよい。別の層としては、別の組成のコランダム構造結晶薄膜、コランダム構造以外の結晶薄膜、又はアモルファス薄膜などが挙げられる。構造としては、単層構造であってもよく、複数層構造であってもよい。また、同一の層内に２相以上の結晶相が混在していてもよい。複数層構造の場合、結晶膜は、例えば、絶縁性薄膜と導電性薄膜が積層されて構成されるが、本発明においては、これに限定されるものではない。なお、絶縁性薄膜と導電性薄膜とが積層されて複数層構造が構成される場合、絶縁性薄膜と導電性薄膜の組成は、同じであっても互いに異なっていてもよい。絶縁性薄膜と導電性薄膜の厚さの比は、特に限定されないが、例えば、（導電性薄膜の厚さ）／（絶縁性薄膜の厚さ）の比が０．００１〜１００であるのが好ましく、０．１〜５がさらに好ましい。このさらに好ましい比は、具体的には例えば、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９、１、１．１、１．２、１．３、１．４、１．５、１．６、１．７、１．８、１．９、２、３、４、５であり、ここで例示した数値の何れか２つの間の範囲内であってもよい。
本発明においては、ミスト・エピタキシー法により、前記結晶基板上に、そのまま又は他の層を介して、前記結晶膜を積層することができる。
前記ミスト・エピタキシー法は、原料溶液を霧化してミストを発生させる工程（１）、ついで、キャリアガスを前記ミストに供給し、前記キャリアガスによって前記ミストを結晶基板へ搬送する工程（２）、前記ミストを熱反応させて、前記基板表面の一部または全部に、結晶性酸化物からなる結晶膜を積層する工程（３）を含む成膜方法であれば、特に限定されない。前記ミスト・エピタキシー法としては、より具体的には例えばミストＣＶＤ法などが挙げられる。
前記工程（１）では、原料溶液を霧化してミストを発生させる。工程（１）には、原料溶液を霧化してミストを発生させるミスト発生器を用いることができる。前記ミスト発生器は、原料溶液を霧化してミストを発生させることができれば特に限定されず、公知のものであってもよいが、本発明においては、超音波により、原料を霧化してミストを発生させるのが好ましい。なお、原料溶液については、後述する。
前記工程（２）は、キャリアガスを前記ミストに供給し、前記キャリアガスによって前記ミストを結晶基板へ搬送する。前記キャリアガスは、原料溶液を霧化して発生したミストを結晶基板上に搬送できるガス状のものであれば特に限定されない。前記キャリアガスとしては、特に限定されないが、例えば、酸素ガス、窒素ガスやアルゴンガス等の不活性ガス、フォーミングガスや水素ガス等の還元ガスなどが挙げられる。
前記工程（３）では、前記ミストを熱反応させて、前記基板表面の一部または全部に、結晶膜を積層する。工程（３）には、ミストをキャリアガスによって前記結晶基板へ搬送して、供給管内にて成膜できる管状炉を好適に用いることができる。反応温度は、前記原料溶液が熱反応する温度であれば特に限定されないが、本発明においては、熱反応を、４００℃〜７００℃の温度で行うのが好ましく、５００℃〜７００℃の温度で行うのがより好ましい。
本発明においては、工程（３）において、供給管内で成膜する場合、前記サセプタとして、例えば図１９や図２０に示されるサセプタを用いるのが好ましい。
図１９は、サセプタの一態様を示している。図１９に示されるサセプタ５１は、ミスト加速部５２、基板保持部５３および支持部５４を備えている。支持部５４は棒状であり、途中で角度を変えて、支持部５４の供給管５５との接触角を約９０°にするように構成されている。このような構成とすることにより、サセプタ５１の安定性が向上するが、本発明においては、支持部５４の形状については、特に限定されず、適宜、種々の形状を用いることができる。
図１９（ａ）は、ミストの上流から下流方向に向けて、結晶基板に至るまでの供給管内の断面を示しており、供給管の基板側表面の外周形状が、略半円状であり、前記供給管の内周に沿って略同一となるような形状であることが分かる。図１９（ｂ）は、ミストの上流を左に、下流を右にしたときの、供給管、結晶基板およびサセプタの断面を示している。ミストはその性質上、供給管では沈降しやすいが、サセプタ１０１では、ミスト加速部１０２が傾斜して設けられており、沈降したミストを加速上昇させて結晶基板１０３に搬送できるように構成されている。
図２０は、供給管５５内において、図１９に示されるサセプタおよび結晶基板の領域を基板・サセプタ領域６１として、未反応のミストを排出する領域を、排出領域６２として示しており、サセプタと結晶基板との総面積と、排出領域の面積との関係が分かるようになっている。本発明では、図２０に示されるように、前記サセプタが占めるサセプタ領域と、前記基板領域と、未反応のミストを排出する排出領域とに分けられる前記供給管内の断面において、前記サセプタ領域と前記結晶基板との総面積が、前記排出領域の面積よりも大きいことが好ましい。このような好ましいサセプタを用いることにより、結晶基板上でミストを加速させることができ、より均質でより厚い結晶膜を得ることができる。
なお、本発明では、前記結晶膜形成の際に、ドーパントを用いて、ドーピング処理を行うことができる。また、本発明においては、ドーピング処理を、前記原料溶液に異常粒抑制剤を含めて行うのが好ましい。前記原料溶液に異常粒抑制剤を含めてドーピング処理を行うことで、表面平滑性に優れた結晶膜を得ることができる。ドーピング量は、本発明の目的を阻害しない限り、特に限定されないが、原料中、モル比で、０．０１〜１０％であるのが好ましく、０．１〜５％であるのがより好ましい。
前記異常粒抑制剤は、成膜過程で副生する粒子の発生を抑制する効果を有するものをいい、結晶膜の表面粗さ（Ｒａ）を例えば０．１μｍ以下とすることができれば特に限定されないが、本発明においては、Ｂｒ、Ｉ、ＦおよびＣｌから選択される少なくとも１種からなる異常粒抑制剤であるのが好ましい。安定的に膜形成をするために異常粒抑制剤として、ＢｒやＩを膜中に導入すると異常粒成長による表面粗さの悪化を抑制することができる。異常粒抑制剤の添加量は、異常粒を抑制できれば特に限定されないが、原料溶液中、体積比で５０％以下であることが好ましく、３０％以下であることがより好ましく、１〜３０％の範囲内であることが最も好ましい。このような好ましい範囲で異常粒抑制剤を使用することにより、異常粒抑制剤として機能させることができるので、結晶膜の異常粒の成長を抑制して表面を平滑にすることができる。
結晶膜の形成方法は、本発明の目的を阻害しない限り、特に限定されないが、例えば、ガリウム化合物及び所望によりインジウム化合物またはアルミニウム化合物等を結晶膜の組成に合わせて組み合わせた原料を反応させることによって形成可能である。つまり、前記原料溶液は、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含んでいる。これによって、結晶基板上に、基板側から結晶膜を結晶成長させることができる。ガリウム化合物としては、ガリウム金属を出発材料として成膜直前にガリウム化合物に変化させたものであってもよい。ガリウム化合物としては、例えば、ガリウムの有機金属錯体（例：アセチルアセトナート錯体等）やハロゲン化物（例：フッ化、塩化、臭化又はヨウ化物等）などが挙げられるが、本発明においては、ハロゲン化物（例：フッ化、塩化、臭化又はヨウ化物等）を用いることが好ましい。原料化合物にハロゲン化物を用いてミストＣＶＤで成膜することで、前記結晶膜に炭素を実質的に含まないようにすることができる。
より具体的には、結晶膜は、原料化合物が溶解した原料溶液から生成された原料微粒子を成膜室に供給して、前記サセプタを用いて、前記成膜室内で前記原料化合物を熱反応させることによって形成することができる。原料溶液の溶媒は、特に限定されないが、水、過酸化水素水または有機溶媒であることが好ましい。本発明においては、通常、ドーパント原料の存在下で、上記原料化合物を反応させる。なお、ドーパント原料は、好ましくは、原料溶液に含められて、原料化合物と共に又は別々に微粒子化される。前記結晶膜に含まれる炭素が、ドーパントよりも少なくなり、好ましくは、前記結晶膜に炭素を実質的に含まないようにことができる。なお、本発明の結晶膜が、ハロゲン（好ましくはＢｒ）を含むのも良好な半導体特性を発揮するため好ましい。ドーパント原料としては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブの金属単体又は化合物（例：ハロゲン化物、酸化物等）などが挙げられる。
以上のようにして成膜することにより、工業的有利に、結晶性に優れた結晶膜を得ることができる。また、上記の好ましい方法で結晶基板上に結晶膜を成膜することにより、原子間力顕微鏡を用いて測定される結晶膜の膜表面の中心線平均粗さ（Ｒａ）が１０ｎｍ以下であり、最大高低差（Ｐ−Ｖ値）が１００ｎｍ以下とすることができる。なお、本発明においては、成膜時間を適宜調整することにより、結晶性を損なわずに、膜厚を１μｍ以上とすることができ、好ましくは３μｍ以上とすることができる。
本発明においては、成膜後、アニール処理を行ってもよい。アニール処理の温度は、特に限定されないが、７００℃以下が好ましく、３００℃〜７００℃がより好ましく、３００℃〜５５０℃が最も好ましい。このような好ましい温度でアニール処理を行うことにより、より好適に前記結晶膜のキャリア濃度を調節することができる。アニール処理の処理時間は、本発明の目的を阻害しない限り、特に限定されないが、１０秒〜１０時間であるのが好ましく、１０秒〜１時間であるのがより好ましい。
前記積層構造体は、前記結晶性酸化物が半導体である場合には、前記積層構造体をそのままで又は所望により更に加工等の処理を施して、半導体装置に用いることができる。また、半導体装置に用いる場合には、そのまま半導体装置に用いてもよいし、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などを形成してもよい。
本発明の積層構造体は、様々な半導体装置に有用であり、とりわけ、パワーデバイスに有用である。また、半導体装置は、電極が半導体層の片面側に形成された横型の素子（横型デバイス）と、半導体層の表裏両面側にそれぞれ電極を有する縦型の素子（縦型デバイス）に分類することができ、本発明においては、前記積層構造体を横型デバイスにも縦型デバイスにも好適に用いることができる。前記半導体装置としては、例えば、ショットキーバリアダイオード（ＳＢＤ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）または発光ダイオードなどが挙げられる。本発明においては、前記半導体装置が、ＳＢＤ、ＭＯＳＦＥＴ、ＳＩＴ、ＪＦＥＴまたはＩＧＢＴであるのが好ましく、ＳＢＤ、ＭＯＳＦＥＴまたはＳＩＴであるのがより好ましい。また、本発明においては、前記半導体装置が、ｐ型半導体層を含まないものであってもよい。
以下、前記半導体構造の結晶性半導体膜をｎ型半導体層（ｎ＋型半導体やｎ−型半導体等）に適用した場合の好適な例を、図面を用いて説明するが、本発明は、これらの例に限定されるものではない。なお、以下に例示する半導体装置において、本発明の目的を阻害しない限り、さらに他の層（例えば絶縁体層、半絶縁体層、導体層、半導体層、緩衝層またはその他中間層等）などが含まれていてもよいし、また、緩衝層（バッファ層）なども適宜省いてもよい。
（ＳＢＤ）
図１は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図１のＳＢＤは、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えている。
ショットキー電極およびオーミック電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、ショットキー電極を形成する場合、Ｍｏからなる層とＡｌからなる層を積層させ、Ｍｏからなる層およびＡｌからなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。
図１のＳＢＤに逆バイアスが印加された場合には、空乏層（図示せず）がｎ−型半導体層１０１ａの中に広がるため、高耐圧のＳＢＤとなる。また、順バイアスが印加された場合には、オーミック電極１０５ｂからショットキー電極１０５ａへ電子が流れる。このようにして前記半導体構造を用いたＳＢＤは、高耐圧・大電流用に優れており、スイッチング速度も速く、耐圧性・信頼性にも優れている。
図２は、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図２のＳＢＤは、図１のＳＢＤの構成に加え、さらに絶縁体層１０４を備えている。より具体的には、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ショットキー電極１０５ａ、オーミック電極１０５ｂおよび絶縁体層１０４を備えている。
絶縁体層１０４の材料としては、例えば、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧｄＯ、ＳｉＯ２またはＳｉ３Ｎ４などが挙げられるが、本発明においては、コランダム構造を有するものであるのが好ましい。コランダム構造を有する絶縁体を絶縁体層に用いることで、界面における半導体特性の機能を良好に発現させることができる。絶縁体層１０４は、ｎ−型半導体層１０１とショットキー電極１０５ａとの間に設けられている。絶縁体層の形成は、例えば、スパッタリング法、真空蒸着法またはＣＶＤ法などの公知の手段により行うことができる。
ショットキー電極やオーミック電極の形成や材料等については、上記図１のＳＢＤの場合と同様であり、例えばスパッタリング法、真空蒸着法、圧着法、ＣＶＤ法等の公知の手段を用いて、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などからなる電極を形成することができる。
図２のＳＢＤは、図１のＳＢＤに比べ、さらに絶縁特性に優れており、より高い電流制御性を有する。
図３のＳＢＤは、本発明に係るショットキーバリアダイオード（ＳＢＤ）の一例を示している。図３のＳＢＤは、図１や図２のＳＢＤの構成とは、トレンチ構造を有しており、半絶縁体層１０３を備えている点で大きく異なっている。図３のＳＢＤは、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ショットキー電極１０５ａ、オーミック電極１０５ｂおよび半絶縁体層１０３を備えており、耐圧性を維持したまま、リーク電流を大幅に低減することができ、大幅な低オン抵抗化も可能となる。
半絶縁体層１０３は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、マグネシウム（Ｍｇ）、ルテニウム（Ｒｕ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、セシウム（Ｃｓ）、ストロンチウム、バリウム等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
（ＭＥＳＦＥＴ）
図４は、本発明に係る金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の一例を示している。図４のＭＥＳＦＥＴは、ｎ−型半導体層１１１ａ、ｎ＋型半導体層１１１ｂ、緩衝層（バッファ層）１１８、半絶縁体層１１４、ゲート電極１１５ａ、ソース電極１１５ｂおよびドレイン電極１１５ｃを備えている。
ゲート電極、ドレイン電極およびソース電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。
半絶縁体層１１４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えば、マグネシウム（Ｍｇ）、ルテニウム（Ｒｕ）、鉄（Ｆｅ）、ベリリウム（Ｂｅ）、セシウム（Ｃｓ）、ストロンチウム、バリウム等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
図４のＭＥＳＦＥＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。
（ＨＥＭＴ）
図５は、本発明に係る光電子移動度トランジスタ（ＨＥＭＴ）の一例を示している。図５のＨＥＭＴは、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、半絶縁体層１２４、緩衝層１２８、ゲート電極１２５ａ、ソース電極１２５ｂおよびドレイン電極１２５ｃを備えている。
ゲート電極、ドレイン電極およびソース電極の材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。ゲート電極、ドレイン電極およびソース電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。
なお、ゲート電極下のｎ型半導体層は、少なくともバンドギャップの広い層１２１ａと狭い層１２１ｂとで構成されており、半絶縁体層１２４は、半絶縁体で構成されていればそれでよく、前記半絶縁体としては、例えばルテニウム（Ｒｕ）や鉄（Ｆｅ）等の半絶縁体ドーパントを含むものやドーピング処理がなされていないもの等が挙げられる。
図５のＨＥＭＴでは、ゲート電極下に良好な空乏層が形成されるので、ドレイン電極からソース電極に流れる電流を効率よく制御することができる。また、本発明においては、さらにリセス構造とすることで、ノーマリーオフを発現することができる。
（ＭＯＳＦＥＴ）
本発明の半導体装置がＭＯＳＦＥＴである場合の一例を図６に示す。図６のＭＯＳＦＥＴは、トレンチ型のＭＯＳＦＥＴであり、ｎ−型半導体層１３１ａ、ｎ＋型半導体層１３１ｂ及び１３１ｃ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている。
ドレイン電極１３５ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ＋型半導体層１３１ｂが形成されており、前記ｎ＋型半導体層１３１ｂ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ−型半導体層１３１ａが形成されている。そして、さらに、前記ｎ−型半導体層１３１ａ上には、ｎ＋型半導体層１３１ｃが形成されており、前記ｎ＋型半導体層１３１ｃ上には、ソース電極１３５ｂが形成されている。
また、前記ｎ−型半導体層１３１ａ及び前記ｎ＋型半導体層１３１ｃ内には、前記ｎ＋半導体層１３１ｃを貫通し、前記ｎ−型半導体層１３１ａの途中まで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内には、例えば、１０ｎｍ〜１μｍの厚みのゲート絶縁膜１３４を介してゲート電極１３５ａが埋め込み形成されている。
図６のＭＯＳＦＥＴのオン状態では、前記ソース電極１３５ｂと前記ドレイン電極１３５ｃとの間に電圧を印可し、前記ゲート電極１３５ａに前記ソース電極１３５ｂに対して正の電圧を与えると、前記ｎ−型半導体層１３１ａの側面にチャネル層が形成され、電子が前記ｎ−型半導体層１３１ａに注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ−型半導体層１３１ａが空乏層で満たされた状態になり、ターンオフとなる。
図７は、図６のＭＯＳＦＥＴの製造工程の一部を示している。例えば図７（ａ）に示すような半導体構造を用いて、ｎ−型半導体層１３１ａおよびｎ＋型半導体層１３１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、さらに、反応性イオンエッチング法等により異方性エッチングを行って、図７（ｂ）に示すように、前記ｎ＋型半導体層１３１ｃ表面から前記ｎ−型半導体層１３１ａの途中にまで達する深さのトレンチ溝を形成する。次いで、図７（ｃ）に示すように、熱酸化法、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、前記トレンチ溝の側面及び底面に、例えば５０ｎｍ〜１μｍ厚のゲート絶縁膜１３４を形成した後、ＣＶＤ法、真空蒸着法、スパッタリング法等を用いて、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ−型半導体層１３１ａの厚み以下に形成する。
そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１３１ｃ上にソース電極１３５ｂを、ｎ＋型半導体層１３１ｂ上にドレイン電極１３５ｃを、それぞれ形成することで、パワーＭＯＳＦＥＴを製造することができる。なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
このようにして得られたＭＯＳＦＥＴは、従来のトレンチ型ＭＯＳＦＥＴに比べて、さらに耐圧性に優れたものとなる。なお、図６では、トレンチ型の縦型ＭＯＳＦＥＴの例を示したが、本発明においては、これに限定されず、種々のＭＯＳＦＥＴの形態に適用可能である。例えば、図６のトレンチ溝の深さをｎ−型半導体層１３１ａの底面まで達する深さまで掘り下げて、シリーズ抵抗を低減させるようにしてもよい。なお、横型のＭＯＳＦＥＴの場合の一例を図８に示す。図８のＭＯＳＦＥＴは、ｎ−型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂ、ドレイン電極１３５ｃ、緩衝層１３８および半絶縁体層１３９を備えている。図８に示すように、ｎ＋型半導体層をｎ−型半導体層に埋め込むことで、他の横型のＭＯＳＦＥＴに比べ、より良好に電流を流すことができる。
（ＳＩＴ）
図９は、本発明の半導体装置がＳＩＴである場合の一例を示す。図９のＳＩＴは、ｎ−型半導体層１４１ａ、ｎ＋型半導体層１４１ｂ及び１４１ｃ、ゲート電極１４５ａ、ソース電極１４５ｂおよびドレイン電極１４５ｃを備えている。
ドレイン電極１４５ｃ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ＋型半導体層１４１ｂが形成されており、前記ｎ＋型半導体層１４１ｂ上には、例えば厚さ１００ｎｍ〜１００μｍのｎ−型半導体層１４１ａが形成されている。そして、さらに、前記ｎ−型半導体層１４１ａ上には、ｎ＋型半導体層１４１ｃが形成されており、前記ｎ＋型半導体層１４１ｃ上には、ソース電極１４５ｂが形成されている。
また、前記ｎ−型半導体層１４１ａ内には、前記ｎ＋半導体層１４１ｃを貫通し、前記ｎ−半導体層１４１ａの途中の深さまで達する深さの複数のトレンチ溝が形成されている。前記トレンチ溝内のｎ−型半導体層上には、ゲート電極１４５ａが形成されている。
図９のＳＩＴのオン状態では、前記ソース電極１４５ｂと前記ドレイン電極１４５ｃとの間に電圧を印可し、前記ゲート電極１４５ａに前記ソース電極１４５ｂに対して正の電圧を与えると、前記ｎ−型半導体層１４１ａ内にチャネル層が形成され、電子が前記ｎ−型半導体層１４１ａに注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を０Ｖにすることにより、チャネル層ができなくなり、ｎ−型半導体層１４１ａが空乏層で満たされた状態になり、ターンオフとなる。
図９に示されるＳＩＴの製造には、公知の手段を用いることができる。例えば、図７（ａ）に示される半導体構造を用いて、上記の図７のＭＯＳＦＥＴの製造工程と同様にして、ｎ−型半導体層１４１ａおよびｎ＋型半導体層１４１ｃの所定領域にエッチングマスクを設け、前記エッチングマスクをマスクにして、例えば、反応性イオンエッチング法等により異方性エッチングを行って、前記ｎ＋型半導体層１４１ｃ表面から前記ｎ−型半導体層の途中まで達する深さのトレンチ溝を形成する。次いで、ＣＶＤ法、真空蒸着法、スパッタリング法等で、前記トレンチ溝に、例えばポリシリコン等のゲート電極材料をｎ−型半導体層１４１ａの厚み以下に形成する。そして、真空蒸着法、スパッタリング法、ＣＶＤ法等の公知の手段を用いて、ｎ＋型半導体層１４１ｃ上にソース電極１４５ｂを、ｎ＋型半導体層１４１ｂ上にドレイン電極１４５ｃを、それぞれ形成することで、図９に示されるＳＩＴを製造することができる。
なお、ソース電極およびドレイン電極の電極材料は、それぞれ公知の電極材料であってもよく、前記電極材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。
上記例では、ｐ型半導体を使用していない例を示したが、本発明においては、これに限定されず、ｐ型半導体を用いてもよい。ｐ型半導体を用いた例を図１０〜１６に示す。これらの半導体装置は、上記例と同様にして製造することができる。なお、ｐ型半導体は、ｎ型半導体と同じ材料であって、ｐ型ドーパントを含むものであってもよいし、異なるｐ型半導体であってもよい。
図１０は、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、絶縁体層１０４、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えているショットキーバリアダイオード（ＳＢＤ）の好適な一例を示す。
図１１は、ｎ−型半導体層１０１ａ、ｎ＋型半導体層１０１ｂ、ｐ型半導体層１０２、ショットキー電極１０５ａおよびオーミック電極１０５ｂを備えているトレンチ型のショットキーバリアダイオード（ＳＢＤ）の好適な一例を示す。トレンチ型のＳＢＤによれば、耐圧性を維持したまま、リーク電流を大幅に低減することができ、大幅な低オン抵抗化も可能となる。
図１２は、バンドギャップの広いｎ型半導体層１２１ａ、バンドギャップの狭いｎ型半導体層１２１ｂ、ｎ＋型半導体層１２１ｃ、ｐ型半導体層１２３、ゲート電極１２５ａ、ソース電極１２５ｂ、ドレイン電極１２５ｃおよび基板１２９を備えている高電子移動度トランジスタ（ＨＥＭＴ）の好適な一例を示す。
図１３は、ｎ−型半導体層１３１ａ、第１のｎ＋型半導体層１３１ｂ、第２のｎ＋型半導体層１３１ｃ、ｐ型半導体層１３２、ｐ＋型半導体層１３２ａ、ゲート絶縁膜１３４、ゲート電極１３５ａ、ソース電極１３５ｂおよびドレイン電極１３５ｃを備えている金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の好適な一例を示す。なお、ｐ＋型半導体層１３２ａは、ｐ型半導体層であってもよく、ｐ型半導体層１３２と同じであってもよい。
図１４は、ｎ−型半導体層１４１ａ、第１のｎ＋型半導体層１４１ｂ、第２のｎ＋型半導体層１４１ｃ、ｐ型半導体層１４２、ゲート電極１４５ａ、ソース電極１４５ｂおよびドレイン電極１４５ｃを備えている接合電界効果トランジスタ（ＪＦＥＴ）の好適な一例を示す。
図１５は、ｎ型半導体層１５１、ｎ−型半導体層１５１ａ、ｎ＋型半導体層１５１ｂ、ｐ型半導体層１５２、ゲート絶縁膜１５４、ゲート電極１５５ａ、エミッタ電極１５５ｂおよびコレクタ電極１５５ｃを備えている絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の好適な一例を示す。
（ＬＥＤ）
本発明の半導体装置が発光ダイオード（ＬＥＤ）である場合の一例を図１６に示す。図１６の半導体発光素子は、第２の電極１６５ｂ上にｎ型半導体層１６１を備えており、ｎ型半導体層１６１上には、発光層１６３が積層されている。そして、発光層１６３上には、ｐ型半導体層１６２が積層されている。ｐ型半導体層１６２上には、発光層１６３が発生する光を透過する透光性電極１６７を備えており、透光性電極１６７上には、第１の電極１６５ａが積層されている。なお、図１６の半導体発光素子は、電極部分を除いて保護層で覆われていてもよい。
透光性電極の材料としては、インジウム（Ｉｎ）またはチタン（Ｔｉ）を含む酸化物の導電性材料などが挙げられる。より具体的には、例えば、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２、Ｇａ２Ｏ３、ＴｉＯ２、ＣｅＯ２またはこれらの２以上の混晶またはこれらにドーピングされたものなどが挙げられる。これらの材料を、スパッタリング等の公知の手段で設けることによって、透光性電極を形成できる。また、透光性電極を形成した後に、透光性電極の透明化を目的とした熱アニールを施してもよい。
図１６の半導体発光素子によれば、第１の電極１６５ａを正極、第２の電極１６５ｂを負極とし、両者を介してｐ型半導体層１６２、発光層１６３およびｎ型半導体層１６１に電流を流すことで、発光層１６３が発光するようになっている。
第１の電極１６５ａ及び第２の電極１６５ｂの材料としては、例えば、Ａｌ、Ｍｏ、Ｃｏ、Ｚｒ、Ｓｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ｐｔ、Ｖ、Ｍｎ、Ｎｉ、Ｃｕ、Ｈｆ、Ｗ、Ｉｒ、Ｚｎ、Ｉｎ、Ｐｄ、ＮｄもしくはＡｇ等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。電極の形成法は特に限定されることはなく、印刷方式、スプレー法、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。
なお、発光素子の別の態様を図１７に示す。図１７の発光素子では、基板１６９上にｎ型半導体層１６１が積層されており、ｐ型半導体層１６２、発光層１６３およびｎ型半導体層１６１の一部を切り欠くことによって露出したｎ型半導体層１６１の半導体層露出面上の一部に第２の電極１６５ｂが積層されている。
以下、本発明の実施例を説明する。
＜実施例１＞
１．成膜装置
図１８を用いて、本実施例で用いたミストＣＶＤ装置１９を説明する。ミストＣＶＤ装置１９は、基板２０を載置するサセプタ２１と、キャリアガスを供給するキャリアガス供給手段２２と、キャリアガス供給手段２２から送り出されるキャリアガスの流量を調節するための流量調節弁２３と、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、内径４０ｍｍの石英管からなる供給管２７と、供給管２７の周辺部に設置されたヒーター２８を備えている。サセプタ２１は、石英からなり、基板２０を載置する面が水平面から傾斜している。供給管２７とサセプタ２１をどちらも石英で作製することにより、基板２０上に形成される膜内に装置由来の不純物が混入することを抑制している。
なお、サセプタ２１として、図１９に示されるサセプタ５１を用いた。なお、サセプタの傾斜角を４５°とし、供給管内の基板・サセプタの総面積を、図１９に示される通り、サセプタ領域を徐々に大きくなるようにし、排出領域を徐々に狭くなるようにし、図２０に示される通り、サセプタ領域を排出領域よりも大きくなるように構成した。
２．原料溶液と結晶基板の調整
臭化ガリウムと酸化ゲルマニウムをガリウムに対するゲルマニウムの原子比が１：０．０５となるように水溶液を調整した。この際、４８％臭化水素酸溶液を体積比で１０％を含有させた。条件１では、酸化ゲルマニウムの濃度は、５．０×１０−３ｍｏｌ／Ｌとした。この原料溶液２４ａをミスト発生源２４内に収容した。また、結晶基板２０として、０．２°のオフ角を有するｃ面サファイア基板（１辺が１０ｍｍの正方形で厚さ６００μｍ）を用いた。
３．成膜準備
結晶基板２０をサセプタ２１上に設置させ、ヒーター２８を作動させて供給管２７内の温度を５００℃にまで昇温させた。次に、流量調節弁２３を開いてキャリアガス源２２からキャリアガスを供給管２７内に供給し、供給管２７の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量を５Ｌ／ｍｉｎに調節した。キャリアガスとしては、酸素ガスを用いた。
４．膜形成
次に、超音波振動子２６を２．４ＭＨｚで振動させ、その振動を、水２５ａを通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを微粒子化させて、原料微粒子を生成した。
この原料微粒子が、キャリアガスによって供給管２７内に導入され、供給管２７内で反応して、結晶基板２０の成膜面でのＣＶＤ反応によって結晶基板２０上に膜を積層し、積層構造体を得た。
５．評価
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、得られた結晶膜の相の同定をした。同定は、ＸＲＤ回折装置を用いて、１５度から９５度の角度で２θ／ωスキャンを行うことにより行った。測定は、ＣｕＫα線を用いて行った。その結果、得られた膜はα−Ｇａ２０３であった。また、得られた結晶性半導体膜の膜厚は３．５μｍであった。
得られた膜の電気特性の評価としてはｖａｎ ｄｅｒ ｐａｕｗ法により、ホール効果測定を行った。測定環境としては、室温で印加磁場の周波数は５０ｍＨｚとした。その結果、移動度は２（ｃｍ２／Ｖ・ｓ）であった。
＜実施例２＞
結晶基板として、０．６°のオフ角を有するｃ面サファイア基板を用いたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は２（ｃｍ２／Ｖ・ｓ）であった。
＜実施例３＞
結晶基板として、１°のオフ角を有するｃ面サファイア基板を用いたこと、および成膜温度を６００℃としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は２（ｃｍ２／Ｖ・ｓ）であった。
＜実施例４＞
結晶基板として、２°のオフ角を有するｃ面サファイア基板を用いたこと、および成膜温度を６００℃としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は４（ｃｍ２／Ｖ・ｓ）であった。
＜実施例５＞
結晶基板として、４°のオフ角を有するｃ面サファイア基板を用いたこと、および成膜温度を６００℃としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は１２（ｃｍ２／Ｖ・ｓ）であった。
＜実施例６＞
結晶基板として、５°のオフ角を有するｃ面サファイア基板を用いたこと、および成膜温度を６００℃としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は４（ｃｍ２／Ｖ・ｓ）であった。
＜実施例７＞
結晶基板として、６°のオフ角を有するｃ面サファイア基板を用いたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は４（ｃｍ２／Ｖ・ｓ）であった。
＜比較例１＞
結晶基板として、オフ角を有さないｃ面サファイア基板を用いたこと、および成膜温度を６００℃としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、一部白濁が見られた。しかし、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は測定不可であった。
＜比較例２＞
結晶基板として、１６°のオフ角を有するｃ面サファイア基板を用いたこと、および成膜温度を６００℃としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は白濁していた。しかし、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は測定不可であった。
＜比較例３＞
成膜温度を５００℃としたこと以外は、比較例２と同様にして、積層構造体を得た。
得られた結晶膜は白濁していた。しかし、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は測定不可であった。
＜比較例４＞
結晶基板として、２０°のオフ角を有するｃ面サファイア基板を用いたこと、および成膜温度を６００℃としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は白濁していた。しかし、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は測定不可であった。
＜比較例５＞
成膜温度を５００℃としたこと以外は、比較例４と同様にして、積層構造体を得た。
得られた結晶膜は白濁していた。しかし、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は測定不可であった。
＜実施例８＞
実施例５と同様にして、積層構造体を得た。得られた結晶膜につき、ＡＦＭを用いて、その表面を観察した。観察結果をＡＦＭ像として図２１に示す。なお、中心線平均粗さは１．１２５×１０−１ｎｍであり、最大高低差（ＰＶ値）は８．１１８×１０−１ｎｍであった。また、前記と同様にして、再度、積層構造体を製作し、ＡＦＭを用いて、結晶膜表面のＲａとＰＶ値を測定した。その結果、中心線平均粗さは１．０４２×１０−１ｎｍであり、最大高低差（ＰＶ値）は１．０５０ｎｍであった。これらの結果より、本発明の結晶膜は、表面平滑性に優れていることがわかる。
＜実施例９＞
臭化ガリウムに代えてガリウムアセチルアセトナート（０．０５ｍｏｌ／Ｌ）を用いたこと、および酸化ゲルマニウムに代えて塩化第一スズ二水和物をガリウムに対するスズの原子比が１：０．００１となるようにして用いたこと、４８％臭化水素酸溶液に代えて３６％塩酸を体積比で１．５％用いたこと、キャリアガスとしての酸素に代えて、第１のキャリアガスとしての窒素ガス（１．０Ｌ／分）を、第２のキャリアガスとしての窒素ガス（０．５Ｌ／分）を用いたこと、および成膜温度を５００℃とし、さらに成膜時間を３時間としたこと以外は、実施例５と同様にして、積層構造体を得た。得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、実施例１と同様にして、ホール効果測定を行ったところ、移動度は２４（ｃｍ２／Ｖ・ｓ）であった。
＜実施例１０＞
結晶基板として、０．４°のオフ角を有するｍ面サファイア基板を用いたこと以外は、実施例１と同様にして積層構造体を得た。得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。
＜比較例６＞
結晶基板として、オフ角を有さないｍ面サファイア基板を用いたこと以外は実施例１０と同様にして積層構造体を得た。得られた結晶膜は白濁していた。しかし、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。
＜実施例１１＞
結晶基板として、０．４°のオフ角を有するａ面サファイア基板を用いたこと以外は、実施例１と同様にして積層構造体を得た。得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。
＜比較例７＞
結晶基板として、オフ角を有さないａ面サファイア基板を用いたこと以外は実施例１０と同様にして積層構造体を得た。得られた結晶膜は白濁していた。しかし、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。
＜実施例１２＞
結晶基板として、０．４°のオフ角を有するｒ面サファイア基板を用いたこと以外は、実施例１と同様にして積層構造体を得た。得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。
＜比較例８＞
結晶基板として、オフ角を有さないｒ面サファイア基板を用いたこと以外は実施例１０と同様にして積層構造体を得た。得られた結晶膜は白濁していた。しかし、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。
＜実施例１３＞
結晶基板として、８°のオフ角を有するｃ面サファイア基板を用いたこと、成膜温度を５８０℃とし、成膜時間を１３０分としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、得られた結晶膜の表面をＡＦＭ測定した。結果を図２２に示す。
＜実施例１４＞
結晶基板として、１２°のオフ角を有するｃ面サファイア基板を用いたこと、成膜温度を５８０℃とし、成膜時間を１３０分としたこと以外は、実施例１と同様にして、積層構造体を得た。
得られた結晶膜は、白濁もなく、きれいな結晶であった。また、実施例１と同様にして、得られた結晶膜の相の同定を実施したところ、得られた膜はα−Ｇａ２０３であった。また、得られた結晶膜の表面をＡＦＭ測定した。結果を図２３に示す。
本発明の積層構造体は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、半導体特性に優れているため、特に、半導体装置に有用である。
１９ ミストＣＶＤ装置
２０ 結晶基板
２１ サセプタ
２２ キャリアガス供給手段
２３ 流量調節弁
２４ ミスト発生源
２４ａ 原料溶液
２５ 容器
２５ａ 水
２６ 超音波振動子
２７ 成膜室
２８ ヒーター
５１ サセプタ
５２ ミスト加速手段
５３ 基板保持部
５４ 支持部
５５ 供給管
６１ 基板・サセプタ領域
６２ 排出領域
１０１ａ ｎ−型半導体層
１０１ｂ ｎ＋型半導体層
１０２ ｐ型半導体層
１０３ 金属層
１０４ 絶縁体層
１０５ａ ショットキー電極
１０５ｂ オーミック電極
１１１ａ ｎ−型半導体層
１１１ｂ ｎ＋型半導体層
１１４ 半絶縁体層
１１５ａ ゲート電極
１１５ｂ ソース電極
１１５ｃ ドレイン電極
１１８ 緩衝層
１２１ａ バンドギャップの広いｎ型半導体層
１２１ｂ バンドギャップの狭いｎ型半導体層
１２１ｃ ｎ＋型半導体層
１２３ ｐ型半導体層
１２４ 半絶縁体層
１２５ａ ゲート電極
１２５ｂ ソース電極
１２５ｃ ドレイン電極
１２８ 緩衝層
１２９ 基板
１３１ａ ｎ−型半導体層
１３１ｂ 第１のｎ＋型半導体層
１３１ｃ 第２のｎ＋型半導体層
１３２ ｐ型半導体層
１３４ ゲート絶縁膜
１３５ａ ゲート電極
１３５ｂ ソース電極
１３５ｃ ドレイン電極
１３８ 緩衝層
１３９ 半絶縁体層
１４１ａ ｎ−型半導体層
１４１ｂ 第１のｎ＋型半導体層
１４１ｃ 第２のｎ＋型半導体層
１４２ ｐ型半導体層
１４５ａ ゲート電極
１４５ｂ ソース電極
１４５ｃ ドレイン電極
１５１ ｎ型半導体層
１５１ａ ｎ−型半導体層
１５１ｂ ｎ＋型半導体層
１５２ ｐ型半導体層
１５４ ゲート絶縁膜
１５５ａ ゲート電極
１５５ｂ エミッタ電極
１５５ｃ コレクタ電極
１６１ ｎ型半導体層
１６２ ｐ型半導体層
１６３ 発光層
１６５ａ 第１の電極
１６５ｂ 第２の電極
１６７ 透光性電極
１６９ 基板

Claims (20)

  1. コランダム構造を有する結晶基板上に、直接または別の層を介して、コランダム構造を有する結晶性酸化物を主成分として含む結晶膜が積層されている積層構造体であって、前記結晶基板が０．２°〜１２．０°のオフ角を有しており、前記結晶性酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含むことを特徴とする積層構造体。
  2. 前記結晶基板のオフ角が１°〜８°である請求項１記載の積層構造体。
  3. 結晶基板がｃ面、ｍ面、ａ面またはｒ面のサファイア基板である請求項１または２に記載の積層構造体。
  4. 結晶膜の膜厚が１μｍ以上である請求項１〜３のいずれかに記載の積層構造体。
  5. 原子間力顕微鏡を用いて測定される結晶膜の膜表面の中心線平均粗さ（Ｒａ）が１０ｎｍ以下であり、最大高低差（Ｐ−Ｖ値）が１００ｎｍ以下である請求項１〜４のいずれかに記載の積層構造体。
  6. 結晶性酸化物が半導体である請求項１〜５のいずれかに記載の積層構造体。
  7. 結晶膜が、さらにドーパントを含んでいる請求項６記載の積層構造体。
  8. 原料溶液を霧化してミストを発生させ、ついで、キャリアガスを前記ミストに供給して、前記キャリアガスによって前記ミストを基板へ供給し、前記ミストを熱反応させて、前記基板表面の一部または全部に、結晶性酸化物からなる結晶膜を積層する積層構造体の製造方法であって、
    前記基板がコランダム構造を有する結晶基板であり、前記結晶基板が、０．２°〜１２．０°のオフ角を有しており、前記原料溶液が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含んでいることを特徴とする製造方法。
  9. 熱反応を、４００℃〜７００℃の温度で行う請求項８記載の製造方法。
  10. 前記結晶基板のオフ角が２°〜５°である請求項８または９に記載の製造方法。
  11. 結晶基板がｃ面、ｍ面、ａ面またはｒ面のサファイア基板である請求項８〜１０のいずれかに記載の製造方法。
  12. 請求項６または７に記載の積層構造体と電極とを少なくとも備えている半導体装置。
  13. コランダム構造を有する結晶性酸化物を主成分として含む結晶膜であって、前記結晶膜が０．２°〜１２．０°のオフ角を有しており、前記結晶性酸化物が、インジウム、アルミニウムおよびガリウムから選ばれる１種または２種以上の金属を含むことを特徴とする結晶膜。
  14. 前記結晶膜のオフ角が１°〜８°である請求項１３記載の結晶膜。
  15. 結晶膜がｃ面、ｍ面、ａ面またはｒ面の結晶膜である請求項１３または１４に記載の結晶膜。
  16. 結晶膜の膜厚が１μｍ以上である請求項１３〜１５のいずれかに記載の結晶膜。
  17. 原子間力顕微鏡を用いて測定される結晶膜の膜表面の中心線平均粗さ（Ｒａ）が１０ｎｍ以下であり、最大高低差（Ｐ−Ｖ値）が１００ｎｍ以下である請求項１３〜１６のいずれかに記載の結晶膜。
  18. 結晶性酸化物が半導体である請求項１３〜１７のいずれかに記載の結晶膜。
  19. 結晶膜が、さらにドーパントを含んでいる請求項１８記載の結晶膜。
  20. 請求項１８または１９に記載の結晶膜と、電極とを少なくとも備えている半導体装置。


JP2016546608A 2014-09-02 2015-08-28 積層構造体およびその製造方法、半導体装置ならびに結晶膜 Active JP6916426B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014178601 2014-09-02
JP2014178601 2014-09-02
PCT/JP2015/074380 WO2016035696A1 (ja) 2014-09-02 2015-08-28 積層構造体およびその製造方法、半導体装置ならびに結晶膜

Publications (2)

Publication Number Publication Date
JPWO2016035696A1 true JPWO2016035696A1 (ja) 2017-10-19
JP6916426B2 JP6916426B2 (ja) 2021-08-11

Family

ID=55439759

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016546608A Active JP6916426B2 (ja) 2014-09-02 2015-08-28 積層構造体およびその製造方法、半導体装置ならびに結晶膜

Country Status (5)

Country Link
US (1) US10043664B2 (ja)
EP (2) EP3190608B1 (ja)
JP (1) JP6916426B2 (ja)
CN (1) CN106796891B (ja)
WO (1) WO2016035696A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393906B2 (en) 2016-11-07 2022-07-19 Flosfia Inc. Crystalline oxide semiconductor film and semiconductor device

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6945121B2 (ja) * 2015-09-30 2021-10-06 株式会社Flosfia 結晶性半導体膜および半導体装置
JP7433611B2 (ja) * 2016-04-28 2024-02-20 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
JP6763703B2 (ja) * 2016-06-17 2020-09-30 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US10804362B2 (en) * 2016-08-31 2020-10-13 Flosfia Inc. Crystalline oxide semiconductor film, crystalline oxide semiconductor device, and crystalline oxide semiconductor system
JP6994181B2 (ja) * 2016-08-31 2022-02-04 株式会社Flosfia 結晶性酸化物半導体膜および半導体装置
JP6951715B2 (ja) 2016-09-15 2021-10-20 株式会社Flosfia 半導体膜の製造方法及び半導体膜並びにドーピング用錯化合物及びドーピング方法
CN110809826B (zh) * 2017-06-29 2022-10-28 三菱电机株式会社 氧化物半导体装置以及氧化物半导体装置的制造方法
JP7166522B2 (ja) * 2017-08-21 2022-11-08 株式会社Flosfia 結晶膜の製造方法
JP7065440B2 (ja) * 2017-09-04 2022-05-12 株式会社Flosfia 半導体装置の製造方法および半導体装置
JP7023445B2 (ja) * 2017-10-07 2022-02-22 株式会社Flosfia 成膜方法
WO2019098294A1 (ja) * 2017-11-15 2019-05-23 株式会社Flosfia ｐ型酸化物半導体膜の形成方法
JP7274701B2 (ja) * 2017-11-15 2023-05-17 株式会社Flosfia ｐ型酸化物半導体膜及びその形成方法
US11233129B2 (en) * 2017-11-15 2022-01-25 Flosfia Inc. Semiconductor apparatus
WO2019098296A1 (ja) * 2017-11-15 2019-05-23 株式会社Flosfia 半導体装置
JP2019142756A (ja) * 2018-02-22 2019-08-29 トヨタ自動車株式会社 成膜方法
JP2019151922A (ja) * 2018-02-28 2019-09-12 株式会社Flosfia 積層体および半導体装置
JP2019169579A (ja) * 2018-03-23 2019-10-03 株式会社東芝 半導体装置及びその製造方法
CN109056066A (zh) * 2018-09-05 2018-12-21 南京大学 一种超声辅助雾相输运化学气相沉积生长氧化镓的系统
JP6909191B2 (ja) 2018-09-27 2021-07-28 信越化学工業株式会社 積層体、半導体装置及び積層体の製造方法
JP6839694B2 (ja) * 2018-12-17 2021-03-10 株式会社デンソー 酸化ガリウム膜の成膜方法
JP7315136B2 (ja) * 2018-12-26 2023-07-26 株式会社Flosfia 結晶性酸化物半導体
JP6879516B2 (ja) * 2019-01-25 2021-06-02 株式会社デンソー 成膜装置と半導体装置の製造方法
JP7212890B2 (ja) * 2019-06-05 2023-01-26 株式会社デンソー 酸化物膜の成膜方法、半導体装置の製造方法、及び、酸化物膜の成膜装置
JP7216371B2 (ja) * 2019-06-05 2023-02-01 株式会社デンソー 酸化物膜の成膜方法、半導体装置の製造方法、及び、酸化物膜の成膜装置
WO2021044489A1 (ja) * 2019-09-02 2021-03-11 日本碍子株式会社 半導体膜
EP3823045A1 (en) * 2019-11-14 2021-05-19 Flosfia Inc. Semiconductor device and system including semiconductor
WO2021141126A1 (ja) * 2020-01-10 2021-07-15 株式会社Flosfia 半導体装置
TW202140867A (zh) * 2020-01-10 2021-11-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置
CN118431270B (zh) * 2024-07-01 2024-09-10 深圳市港祥辉电子有限公司 一种场截止型氧化镓igbt器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032911A (ja) * 2004-06-15 2006-02-02 Ngk Insulators Ltd 半導体積層構造、半導体素子およびｈｅｍｔ素子
WO2010023846A1 (ja) * 2008-08-25 2010-03-04 国立大学法人山口大学 半導体基板及びその製造方法
JP2013030725A (ja) * 2011-06-24 2013-02-07 Sanken Electric Co Ltd 半導体装置
WO2013021464A1 (ja) * 2011-08-09 2013-02-14 創光科学株式会社 窒化物半導体紫外線発光素子
JP2014072463A (ja) * 2012-09-28 2014-04-21 Roca Kk 半導体装置および結晶

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5343224B2 (ja) 1973-12-15 1978-11-17
JPH0555631A (ja) * 1991-02-08 1993-03-05 Asahi Chem Ind Co Ltd 半導体積層薄膜およびその製造方法
JP3015261B2 (ja) * 1994-09-12 2000-03-06 科学技術振興事業団 表面特性を改善するサファイア単結晶基板の熱処理方法
US6893887B2 (en) * 2001-01-18 2005-05-17 Semiconductor Energy Laboratory Co., Ltd. Process for producing a light emitting device
US7951617B2 (en) * 2005-10-06 2011-05-31 Showa Denko K.K. Group III nitride semiconductor stacked structure and production method thereof
US7715156B2 (en) * 2007-01-12 2010-05-11 Tdk Corporation Tunnel magnetoresistive effect element and thin-film magnetic head with tunnel magnetoresistive effect read head element
US8467232B2 (en) * 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120045661A1 (en) * 2010-08-19 2012-02-23 Raveen Kumaran Rare-earth-doped aluminum-gallium-oxide films in the corundum-phase and related methods
JP5793732B2 (ja) 2011-07-27 2015-10-14 高知県公立大学法人 ドーパントを添加した結晶性の高い導電性α型酸化ガリウム薄膜およびその生成方法
JP5397794B1 (ja) 2013-06-04 2014-01-22 Ｒｏｃａ株式会社 酸化物結晶薄膜の製造方法
JP5397795B1 (ja) 2013-06-21 2014-01-22 Ｒｏｃａ株式会社 半導体装置及びその製造方法、結晶及びその製造方法
JP5528612B1 (ja) 2013-07-09 2014-06-25 Ｒｏｃａ株式会社 半導体装置
JP6067532B2 (ja) 2013-10-10 2017-01-25 株式会社Flosfia 半導体装置
US9379190B2 (en) 2014-05-08 2016-06-28 Flosfia, Inc. Crystalline multilayer structure and semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032911A (ja) * 2004-06-15 2006-02-02 Ngk Insulators Ltd 半導体積層構造、半導体素子およびｈｅｍｔ素子
WO2010023846A1 (ja) * 2008-08-25 2010-03-04 国立大学法人山口大学 半導体基板及びその製造方法
JP2013030725A (ja) * 2011-06-24 2013-02-07 Sanken Electric Co Ltd 半導体装置
WO2013021464A1 (ja) * 2011-08-09 2013-02-14 創光科学株式会社 窒化物半導体紫外線発光素子
JP2014072463A (ja) * 2012-09-28 2014-04-21 Roca Kk 半導体装置および結晶

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393906B2 (en) 2016-11-07 2022-07-19 Flosfia Inc. Crystalline oxide semiconductor film and semiconductor device
US11967618B2 (en) 2016-11-07 2024-04-23 Flosfia Inc. Crystalline oxide semiconductor film and semiconductor device

Also Published As

Publication number Publication date
CN106796891A (zh) 2017-05-31
EP3783662A1 (en) 2021-02-24
US20170278706A1 (en) 2017-09-28
WO2016035696A1 (ja) 2016-03-10
EP3190608A1 (en) 2017-07-12
EP3190608B1 (en) 2020-11-25
EP3190608A4 (en) 2017-07-26
US10043664B2 (en) 2018-08-07
CN106796891B (zh) 2020-07-17
JP6916426B2 (ja) 2021-08-11

Similar Documents

Publication Publication Date Title
JP6916426B2 (ja) 積層構造体およびその製造方法、半導体装置ならびに結晶膜
JP6573206B2 (ja) 半導体装置
JP6557899B2 (ja) 結晶性積層構造体、半導体装置
JP6230196B2 (ja) 結晶性半導体膜および半導体装置
JP6478425B2 (ja) 結晶性半導体膜および半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180827

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191008

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200406

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200406

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200415

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200421

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20200529

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20200602

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200915

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20201104

C28A Non-patent document cited

Free format text: JAPANESE INTERMEDIATE CODE: C2838

Effective date: 20201104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201218

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20210202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210318

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20210407

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20210512

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20210512

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210611

R150 Certificate of patent or registration of utility model

Ref document number: 6916426

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250