JP2019151922A - 積層体および半導体装置 - Google Patents

積層体および半導体装置 Download PDF

Info

Publication number
JP2019151922A
JP2019151922A JP2019029863A JP2019029863A JP2019151922A JP 2019151922 A JP2019151922 A JP 2019151922A JP 2019029863 A JP2019029863 A JP 2019029863A JP 2019029863 A JP2019029863 A JP 2019029863A JP 2019151922 A JP2019151922 A JP 2019151922A
Authority
JP
Japan
Prior art keywords
film
layer
crystalline oxide
oxide film
laminate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019029863A
Other languages
English (en)
Inventor
孝仁 大島
Takahito Oshima
孝仁 大島
四戸 孝
Takashi Shinohe
孝 四戸
勲 ▲高▼橋
勲 ▲高▼橋
Isao Takahashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Flosfia Inc
Original Assignee
Flosfia Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Flosfia Inc filed Critical Flosfia Inc
Publication of JP2019151922A publication Critical patent/JP2019151922A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151Compositional structures
    • H01L29/152Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155Comprising only semiconductor materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02565Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02483Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • H01L21/02507Alternating layers, e.g. superlattice
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02516Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02609Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure

Abstract

【課題】 課題の一つとして、コランダム構造を有する結晶性酸化膜が積層されている積層体を提示することを目的とする。【解決手段】 下地基板上に、直接または他の層を介して、コランダム構造を有する結晶性酸化膜が積層されている積層体であって、結晶性酸化膜がr面を主面として有し、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下である積層体 を開示する。積層体は半導体装置に適用することができる。また、半導体装置は様々なシステムや回路等に適用することができる。【選択図】図1

Description

本発明は、r面を主面とするコランダム構造を有する結晶性酸化膜に関し、また、2以上の層を積層した積層体に関する。さらに、本発明は半導体装置に関する。また、本発明は半導体装置を含むモジュール、製品(例えば電源装置等)、およびシステムに関する。
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム(Ga)を用いた半導体装置が注目されている。酸化ガリウムを用いた半導体装置は、スマートフォンやコンピュータなどの比較的小型の電子機器から、家電製品、インバータなどの電力用半導体装置への適用が期待されている。さらには、乗り物を含めた輸送システムや発電システムなど、大型のシステムへの適用も期待されている。高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム(Ga)を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。しかも、広いバンドギャップからLEDやセンサー等の受発光装置としての応用も期待されている。当該酸化ガリウムは非特許文献1によると、酸化インジウムや酸化アルミニウムをそれぞれ、あるいは組み合わせて混晶化することによりバンドギャップ制御することが可能であり、InAlGaO系半導体として極めて魅力的な材料系統を構成している。ここでInAlGaO系半導体とはInAlGa(0≦X≦2、0≦Y≦2、0≦Z≦2、X+Y+Z=1.5〜2.5)を示し、酸化ガリウムを内包する同一材料系統として俯瞰することができる。
特許文献1には、アルミニウムおよびガリウムを含むコランダム構造酸化物結晶が記載されており、高温時の相転移が抑制されることが記載されている。
特許文献2には、コランダム構造を有する酸化物を主成分とする第1層と、アルミニウムを含む酸化物を主成分とする第2層とが、交互に積層される量子井戸構造が記載されている。
非特許文献1には、分子線エピタキシー(Molecular Beam Epitaxy: MBE)法を用いて、ネオジム(Nd)をドーピングした酸化ガリウムを含む膜を、c面、r面、a面、m面をそれぞれ主面として、サファイア基板上に成長させた事例が記載されている。
非特許文献2には、コランダム構造を有する酸化ガリウムを含む混晶の薄膜の成長と物性について記載されている。また、サファイア基板とα―Ga23とは格子不整合度が3.2〜4.5%と大きいにもかかわらず、ミスト化学気相成長(Chemical Vapor Deposition: CVD)法を用いて、c面サファイア基板上に高品質なα―Ga23 薄膜が得られた理由を解明している。
しかしながら、上記した結晶膜はいずれも結晶性においてまだまだ満足のいくものではなく、膜性能を良好なものとする結晶性に優れたものが待ち望まれていた。
特開2015−017027号公報 特開2016−156073号公報
Raveen Kumaran, "New Solid State Laser Crystals Created by Epitaxial Growth", A thesis submitted for the degree of doctor of philosophy, The University of British Columbia, September 2012 金子健太郎、「コランダム構造酸化ガリウム系混晶薄膜の成長と物性」、京都大学博士論文、平成25年3月
本発明は、結晶性に優れた結晶性酸化膜を含む新規積層体、新規積層体を用いた新規半導体装置または新規システムを提供することを目的とする。
本発明者らは上記目的を達成すべく検討した結果、r面サファイア基板を用いてMBE法にてα−Ga膜を成膜すると、膜性能の発現を良好なものとする結晶性に優れた積層体が得られることを知見し、このような積層体が従来の問題を一挙に解決できるものであることを見出した。
また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
すなわち、本発明の実施形態は、以下の態様に関する。
[1] 下地基板上に、直接または他の層を介して、コランダム構造を有する結晶性酸化膜が積層されている積層体であって、結晶性酸化膜がr面を主面として有し、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下であることを特徴とする積層体。
[2] 下地基板上に、直接または他の層を介して、コランダム構造を有する結晶性酸化膜が積層されている積層体であって、結晶性酸化膜が、コヒーレント成長膜であることを特徴とする積層体。
[3] 結晶性酸化膜が半導体膜である前記[1]または[2]に記載の積層体。
[4] 結晶性酸化膜が、酸化ガリウムまたはその混晶を主成分として含む、前記[1]〜[3]のいずれかに記載の積層体。
[5] 少なくとも第1の層と第2の層とが積層されている積層体であって、第1の層は、主面をr面とするコランダム構造を有する結晶性酸化膜を含み、第2の層は、第1の層に含まれる結晶性酸化膜とは異なる組成のコランダム構造を有する結晶性酸化膜を含み、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下であることを特徴とする積層体。
[6] 少なくとも第1の層と第2の層とが積層されている積層体であって、第1の層は、主面をr面とするコランダム構造を有する結晶性酸化膜を含み、第1の層または第2の層に含まれる結晶性酸化膜が、コヒーレント成長膜であることを特徴とする積層体。
[7] 第1の層と第2の層とが、交互に少なくとも1層ずつ積層されて超格子構造を形成している前記[5]または[6]に記載の積層体。
[8] 第1の層に含まれる結晶性酸化膜が、酸化ガリウムまたはその混晶を主成分として含む、前記[5]〜[7]のいずれかに記載の積層体。
[9] 第2の層に含まれる結晶性酸化膜が、酸化アルミニウムまたはその混晶を主成分として含む、前記[5]〜[7]のいずれかに記載の積層体。
[10] 少なくとも第1の層と第2の層と第3の層とが積層されている積層体であって、
第1の層、第2の層および第3の層はいずれもr面を主面とするコランダム構造を有する結晶性酸化膜を含むことを特徴とする積層体。
[11] 第1の層、第2の層および第3の層のいずれかの層が、酸化ガリウムまたはその混晶を主成分として含む結晶性酸化膜を含む、前記[10]に記載の積層体。
[12] 第1の層、第2の層および第3の層のいずれかの層が、酸化アルミニウムまたはその混晶を主成分として含む結晶性酸化膜を含む、前記[10]または[11]に記載の積層体。
[13] 第1の層、第2の層および第3の層のいずれかの層に含まれる結晶性酸化膜のX線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下である、前記[10]〜[12]のいずれかに記載の積層体。
[14] 第1の層、第2の層および第3の層のいずれかの層が、コヒーレント成長膜を含む前記[10]〜[13]のいずれかに記載の積層体。
[15] 前記結晶性酸化膜の電気抵抗率が0.01Ωcm〜0.1Ωcmの範囲にある前記[1]〜[14]のいずれかに記載の積層体。
[16] r面を主面とするコランダム構造を有する結晶性酸化膜であって、酸化ガリウムまたはその混晶を主成分として含み、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下であることを特徴とする結晶性酸化膜。
[17] r面を主面とするコランダム構造を有する結晶性酸化膜であって、酸化ガリウムまたはその混晶を主成分として含み、コヒーレント成長膜であることを特徴とする結晶性酸化膜。
[18] 結晶性酸化膜が半導体膜である前記[16]または[17]に記載の結晶性酸化膜。
[19] 電気抵抗率が0.1Ωcm以下である前記[16]〜[18]のいずれかに記載の結晶性酸化膜。
[20] 前記[1]〜[15]のいずれかに記載の積層体または前記[16]〜[19]のいずれかに記載の結晶性酸化膜と、第1の電極と、第2の電極と、を少なくとも有する半導体装置。
[21] パワーデバイスである前記[20]に記載の半導体装置。
[22] ダイオードまたはトランジスタである前記[20]または[21]に記載の半導体装置。
[23] 第1の電極と第2の電極とは、積層体の同一面側にそれぞれ配置されている、前記[20]〜[22]のいずれかに記載の半導体装置。
[24] 第1の電極と第2の電極とは、積層体の異なる面側にそれぞれ配置されている、前記[20]〜[22]のいずれかに記載の半導体装置。
[25] 前記[20]〜[24]のいずれかに記載の半導体装置と、半導体装置に電気的に接続される駆動回路と、を有するモジュール。
[26] パワーモジュールである前記[25]に記載のモジュール。
[27] 制御装置と、前記[20]〜[24]のいずれかに記載の半導体装置または前記[25]もしくは[26]に記載のモジュールと、を含む製品またはシステム。
本明細書に開示される構造によれば、結晶性に優れた結晶性酸化膜を含む積層体を得ることができる。
本発明の第1実施形態にかかる積層体の概略側面図を示す。 本発明の第2実施形態にかかる積層体の概略側面図を示す。 本発明の第3実施形態にかかる積層体の概略側面図を示す。 本発明の第4実施形態にかかる積層体の概略側面図を示す。 本発明の第5実施形態にかかる積層体の概略側面図を示す。 第4実施形態にかかる積層体のX線反射率解析を示す。横軸が回折角(deg)、縦軸が回折強度(arb.units)を示す。 第4実施形態にかかる積層体のX線回折対称面XRDパターンを示す。横軸が回折角(deg)、縦軸が回折強度(arb.units)を示す。 第4実施形態にかかる積層体の膜のX線回折(XRD:X−Ray― Diffraction)のデータであって、膜のX線回折ピークの半値全幅(FWHM:Fullwidth at half maximum)を示す。 積層体のサンプルA、B、Cの対称面XRDパターンを示す。横軸が回折角(deg)、縦軸が回折強度(arb.units)を示す。 積層体のサンプルA、B、Cの非対称面XRD逆格子マップを示す。 本発明の第6実施形態にかかる半導体装置の上面概略図を示す。 図11(a)で示す半導体装置の側面概略図を示す。 本発明の第7実施形態にかかる半導体装置の上面概略図を示す。 図12(a)で示す半導体装置の側面概略図を示す。 本発明の第8実施形態にかかる半導体装置の上面概略図を示す。 図13(a)で示す半導体装置のXIII(b)−XIII(b)断面の概略図を示す。 本発明の第9実施形態にかかる半導体装置の上面概略図を示す。 図14(a)で示す半導体装置のXIV(b)−XIV(b)断面の概略図を示す。 本発明の第10実施形態にかかる半導体装置の上面概略図を示す。 本発明の実施形態にかかる半導体装置を基板に実装した図を示す。 一例として、本発明の実施形態にかかる半導体装置を駆動回路に電気的に接続した概略図を示す。 一例として、本発明の実施形態にかかる半導体装置を含むシステムの概略図を示す。 MBE法で用いる装置の概略図を示す。 ミストCVD法で用いる装置の概略図を示す。 複数の電源装置と制御回路を用いた電源システムの構成概略図を示す。 電子回路と組み合わせたシステム装置の構成概略図を示す。 電源装置の電源回路図の一例を示す。 成膜時の基板の温度条件とテスター抵抗の関係から、ドーパントとしてスズ(Sn)を含むc面結晶性酸化物半導体膜とr面結晶性酸化物半導体膜との差異を比較するグラフである。
本発明の第1の態様として、下地基板上に、直接または他の層を介して、コランダム構造を有する結晶性酸化膜が積層されている積層体であって、結晶性酸化膜がr面を主面として有し、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下であることを特徴とする積層体を開示する。
本発明の第2の態様として、下地基板上に、直接または他の層を介して、コランダム構造を有する結晶性酸化膜が積層されている積層体であって、結晶性酸化膜が、コヒーレント成長膜であることを特徴とする積層体を開示する。
本発明の第3の態様として、少なくとも第1の層と第2の層とが積層されている積層体であって、第1の層は、主面をr面とするコランダム構造を有する結晶性酸化膜を含み、第2の層は、第1の層に含まれる結晶性酸化膜とは異なる組成のコランダム構造を有する結晶性酸化膜を含み、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下である積層体を開示する。
本発明の第4の態様として、少なくとも第1の層と第2の層とが積層されている積層体であって、第1の層は、主面をr面とするコランダム構造を有する結晶性酸化膜を含み、第1の層または第2の層に含まれる結晶性酸化膜が、コヒーレント成長膜である、積層体を開示する。
本発明の第5の態様として、少なくとも第1の層と第2の層と第3の層とが積層されている積層体であって、第1の層、第2の層および第3の層はいずれもr面を主面とするコランダム構造を有する結晶性酸化膜を含む、積層体を開示する。
本発明においては、第1の層が第2の層上に積層されているのが好ましい。第1の層は、コランダム構造を有する酸化ガリウム又はその混晶を含み、r面を主面として有するのが好ましい。また、第1の層は、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下である膜であるのが好ましい。第2の層は、コランダム構造を有する酸化アルミニウムまたはその混晶を含み、r面を主面として有する膜であるのが好ましい。第3の層は、コランダム構造を有する酸化アルミニウム、酸化ガリウム、酸化インジウムまたはその混晶を含み、r面を主面として有する膜であるのが好ましい。
本発明の好適な態様として、コランダム構造を有する酸化ガリウムを含む膜であって、r面を主面として有する第1の膜と、コランダム構造を有する酸化アルミニウムを含む膜であって、r面を主面として有する第2の膜と、を有する積層体を開示する。第1の膜が第2の膜上に配置されており、第1の膜がコヒーレント成長膜である積層体である。
以下添付図面に基づいて本発明の好適な実施形態を説明する。なお、本発明は多くの異なる形態において実施され得るので、記載される実施形態に限定されるものとして解釈されるべきではなく、これらの開示は、本発明の範囲を当業者に十分に伝えるために提示されるものである。
図1は、本発明の第1実施形態にかかる好適な積層体の概略図を示す。図1の積層体100は、コランダム構造を有する酸化ガリウムを含む第1の膜1と、コランダム構造を有する酸化アルミニウムを含む第2の膜2と、を有している。第1の膜1のX線回折測定でのωスキャンによるロッキングカーブの半値全幅は0.1°以下である。第1の膜1はr面を主面として有している。また、第2の膜2もr面を主面として有している。本実施形態は、2つの膜を含む積層体を開示しているが、下記に説明するように、積層体は、3つ以上の膜を含んでいてもよい。本実施形態において、第2の膜は、r面を主面として有するサファイア基板(r面サファイア基板)であってもよい。
積層体100の形状は平面視で正方形でもよいし、平面視で矩形又は円形でもよい。積層体の大きさや形状および層の数は用途に応じて適宜設定することができる。積層体100には、コランダム構造を有する酸化ガリウムを含む膜が含まれる。
本実施形態における積層体100の各層はr面を主面として有している。本発明においては、このような各層がr面を主面として有している積層体を、バッファ層として用いることが好ましく、積層体を下地またはバッファ層として、積層体の上に半導体膜を形成することが、より半導体特性に優れた半導体膜を形成できるので好ましい。なお、半導体膜の形成については、例えば図20に示されるようなミストCVD装置を用いることが好ましい。結晶性酸化物半導体膜の面方位をr面とすることにより、優れたデバイス特性を発揮する。図24は、成膜時の基板の温度条件とテスター抵抗の関係から、ドーパントとしてスズ(Sn)を含むc面結晶性酸化物半導体膜とドーパントとしてスズ(Sn)を含むr面結晶性酸化物半導体膜との差異を比較するグラフである。c面結晶性酸化物半導体膜に比較して、低抵抗で優れた電気特性を持つr面結晶性酸化物半導体膜が得られたことが分かる。400℃から460℃の範囲で基板の温度条件を変えて成膜した。また基板の面方位以外は双方とも同じ条件で成膜し、10mm角で成膜時間は90分とした。なお、図24はテスターの抵抗値による比較であるが、得られたr面結晶性酸化物半導体膜の比抵抗はいずれも0.07Ωcm〜0.01Ωcmの範囲であった。ミストCVD装置による成膜時間を増やして、さらに厚膜のr面の結晶性酸化物半導体膜とc面の結晶性酸化物半導体膜を得て比較した。r面の結晶性酸化物半導体膜は、膜厚を5μm以上に変化させても比抵抗が0.07Ωcm〜0.01Ωcmの範囲にあり、c面の結晶性酸化物半導体膜よりも低抵抗で優れた電気特性を持っており、また結晶性においても、c面の結晶性酸化物半導体膜よりも優れていることが分かった。
膜1は、好適には、コランダム構造を有する酸化ガリウムを主成分としている。「主成分」とは、対象成分が、原子比で、膜の構成材料の全成分に対し、好ましくは50%以上、より好ましくは70%以上、更に好ましくは90%以上含まれることを意味し、100%であってもよいことを意味する。膜1は、ガリウム以外の金属元素を含んでいてもよいが、膜1に含有される金属元素全体を1とした場合、ガリウムの全体に対する原子比が0.5以上であることが好ましい。膜1に含有される金属元素全体を1とした場合、ガリウムの全体に対する原子比が0.8以上であるのがより好ましい。
また、別の好適な実施形態において、膜1を半導体膜として用いることも好ましい。半導体膜は、例えば、膜1を形成する際に不純物であるドーパントをドーピングすることで、膜1に導電性を付与することで好適に得ることができる。ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブ等のn型ドーパント、またはp型ドーパントなどが挙げられる。
なお、本発明においては、格子不整合度の高い第1の膜と第2の膜とを交互に積層することが可能であり、良質な結晶性の積層体を得ることができる。本発明においては、第1の膜と第2の膜とを交互に積層して超格子構造を形成するのが好ましい。
膜2は、好適には、コランダム構造を有する酸化アルミニウムを主成分としている。膜2は、アルミニウム以外の金属元素を含んでいてもよいが、膜2に含有される金属元素全体を1とした場合、アルミニウムの全体に対する原子比が0.5以上であることが好ましい。なお、本実施形態の積層体100において、膜2は好適にはr面を主面として有している。
図2は、本発明の第2実施形態にかかる好適な積層体の概略図示す。図2の積層体200は、コランダム構造を有する酸化ガリウムを含む第1の膜1(1)と、コランダム構造を有する酸化アルミニウムを含む第2の膜2(1)と、コランダム構造を有する酸化アルミニウムを含む第3の膜2(2)とを有している。第1の膜1(1)は、第1面1aと、第1面1aの反対側の第2面1bとを含む。第2の膜2(1)は、第1の膜1(1)の第1面1a上に位置し、第3の膜2(2)は、第1の膜1(1)の第2面1b上に位置している。
図3は、本発明の第3実施形態にかかる好適な積層体の概略図を示す。図3の積層体300は、図2の積層体200の第3の膜2(2)上に、さらにコランダム構造を有する酸化ガリウムを含む第4の膜1(2)と、を有している。すなわち、コランダム構造を有する酸化ガリウムを含む第1の膜1と、コランダム構造を有する酸化アルミニウムを含む第2の膜2とが、交互に積層されている。第1の膜1と第2の膜2は、どちらもr面を主面として有している。
第1の膜1と第2の膜2とは、それぞれ半導体膜として積層することができ、本発明においては、積層体300が超格子構造を有するのが好ましい。このような好ましい超格子構造とすることで、超格子構造を構成する膜の厚みの加減や膜の材料となる原子の種類の選択などを適宜調節することにより、所望の特性を容易に発現することができる。また、積層体300に半導体膜を用いる場合には、半導体として積層体のバンド構造を容易に制御することができる。積層体300の最下層に位置する第2の膜は、r面を主面に有するサファイア基板であってもよい。本発明においては、積層体が、第1の膜1と第2の膜2とを層として交互に積んだ積層体であるのが、不要な層を効率よく取り除くこともでき、より良質でかつより良い特性の層を安定して容易に得ることができて取扱い性にも優れているので好ましい。なお、r面を主面とする結晶性酸化物半導体膜は、m面を主面とする膜に比べて剥離しやすいという特長がある。そのため、半導体特性が良好なr面の自立膜を得ることが期待できる。また、r面の自立膜を用いて縦型半導体デバイスを得ることも期待できる。
本発明の実施形態にかかる積層体は、半導体膜を含んでいてもよい。また、積層体の上に半導体膜が形成されていてもよい。なお、半導体膜はドーパントを含んでいてもよい。ドーパントは、例えばn型ドーパントであってもよいし、p型ドーパントであってもよいが、n型ドーパントであるのが、より優れたn型の半導体特性が得られるので好ましい。本発明においては、半導体膜が、コランダム構造を有する結晶性酸化物半導体を主成分として含むものであるのが好ましい。本発明の実施形態においては、半導体膜はn型半導体層であってもよい。n型半導体層は、周期律表第13族金属(例えばAl、Ga、In、Tl等)を含有する結晶性酸化物半導体を主成分として含むのが好ましく、ガリウムを含有する金属酸化物の結晶または混晶を主成分として含むのがより好ましい。また、前記n型半導体層の主成分である結晶性酸化物半導体は、単結晶であっても、多結晶であってもよいが、単結晶であるのが好ましい。本発明の実施形態においては、積層体が、p型半導体層と、n型半導体層とを含むのが好ましい。より具体的には、下記の積層体の製造方法において、少なくともp型半導体層とn型半導体層とを積層する工程を含むのが好ましい。n型半導体層を含む半導体層の形成手段は特に限定されず、公知の手段(例えば、CVD法、PVD法等)であってよいが、本発明の実施形態においては、ミストCVD法が好ましい。
本発明において好適な積層体は、例えば、コランダム構造を有する酸化ガリウムを含む第1の膜1と、コランダム構造を有する酸化アルミニウムを含む第2の膜2の膜を有しており、第1の膜は第2の膜に対してコヒーレント成長した膜である。ここに記載する「コヒーレント成長」とは、格子不整合度の大きい第1の膜と第2の膜であっても、第2の膜上に、エピタキシャル成長膜が、膜や基板の歪みによる作用を受けている状態をいい、通常、格子が歪むことによって、界面での格子の連続性を保っている。本発明においては、「コヒーレント成長」の有無を便宜上、非対称面XRD逆格子マップにて確認することができる。なお、第2の膜は基板であってもよく、基板である場合には、サファイア基板が好ましい。
本発明の実施形態にかかる積層体は、超格子構造を有するのが好ましい。ここで「超格子構造」とは、二種類以上の結晶格子の重ね合わせにより、その周期構造が基本単位格子より長くなった結晶格子の構造を意味する。
本発明の実施形態にかかる積層体は、量子井戸構造を有するのが好ましい。「量子井戸構造」は、広義には「超格子構造」に含まれるが、ここで「量子井戸構造」とは、電子の移動方向が束縛された状態である、電子の閉じ込めを伴う構造を意味する。
図4は、本発明の第4実施形態にかかる好適な積層体の概略図を示す。r面を主面として有しており、コランダム構造を有する酸化アルミニウムを含む第2の膜もしくは基板の上に、コランダム構造を有する酸化ガリウムを含む第1の膜と、コランダム構造を有する酸化アルミニウムを含む膜2とを交互に20層積層し、積層体としたものが、積層体400である。なお、積層体400は、MBE法を用いて第1の膜と第2の膜を交互に形成したものである。本実施形態においては、積層体400の底面にある膜2として、r面を主面として有するサファイア基板(r面サファイア基板)を用いた。また、各層の形成に用いられるMBE法は好適にはラジカルまたはオゾン支援MBE法である。なお、本発明においては、MBE法の他に、パルスレーザー蒸着(Pulsed Laser Deposition:PLD)法やミストCVD法を積層体の各層の形成に用いるのも好ましい。
図5は、本発明の第5実施形態にかかる好適な積層体の概略図を示す。第1の膜と第2の膜とを交互に多層に積層することで、より格子歪みの少ない積層体450を得ることができる。なお、第1の膜2(x)と第2の膜1(x)の積層数xは、それぞれ同一または異なる整数であり、適宜設定することができる。
図6は、第4実施形態にかかる積層体の実施例品のX線反射率解析を示しており、点線のシミュレーションの数値をなぞるような結果となっており、このことから、良質な積層体の結晶が形成されていることが分かる。また、第1の膜である酸化ガリウムの厚みは0.5nmから1nmの範囲にあり、第2の膜である酸化アルミニウムの厚みは5nmから6nmの範囲にあることが分かる。より具体的には、第1の膜の厚みは0.76nm、第2の膜の厚みは5.7nmである。
図7は、第4実施形態にかかる積層体の対称面XRDパターンを示し、10周期から2本を引いたサテライトピーク間の8本のピークが確認できる。図8は、本発明の第4実施形態にかかる積層体の実施例品のX線回折のX線回折(XRD:X−Ray Diffraction)測定でのωスキャンによるロッキングカーブのデータを示す。膜のX線回折測定でのωスキャンによるロッキングカーブの半値全幅は0.1°以下を示している。詳細には、図2で示される膜1のX線回折測定でのωスキャンによるロッキングカーブの半値全幅は0.069°であり、ピークの鋭い良質な膜であることがわかる。
図11は、本発明の第6実施形態にかかる好適な半導体装置を説明している。図11(a)は、本発明の第6実施形態にかかる半導体装置500の上面概略図を示す。また、図11(b)は、図11(a)で示す半導体装置500の側面概略図を示す。本実施形態の膜1は、コランダム構造を有する酸化ガリウムを含む膜であり、膜1のX膜のX線回折測定でのr面のωスキャンによるロッキングカーブの半値全幅が0.1°以下である。また、膜1は、不純物がドーピングされており、導電性を有する半導体膜である。半導体装置500は、さらに、膜1に電気的に接続される第1の電極3aと、膜1に電気的に接続される第2の電極3bとを有している。本実施形態において、第1の電極3aは膜1の第1面1a側に配置され、第2の電極3bは膜1の第2面1b側に配置されている。例えば、半導体装置500がショットキーダイオードである場合には、第1の電極3aがオーミック電極で、第2の電極3bがショットキー電極であってもよい。
また、例えば、半導体装置500がMOSFETである場合には、ゲート電極、ソース電極、ドレイン電極を有していてもよい。それぞれの電極材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属から選択される。またはこれらの金属の合金であってもよい。電極は、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜を有してもよいし、ポリアニリン、ポリチオフェン又はポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を含んでいてもよい。電極の形成は、例えば、真空蒸着法、スパッタリング法、CVD法などの公知の手段により行うことができる。
図12は、本発明の第7実施形態にかかる好適な半導体装置を示す。図12(a)は、本発明の第7実施形態にかかる半導体装置600の上面概略図を示す。また、図12(b)は、図12(a)で示す半導体装置600の側面概略図を示す。本実施形態の膜1は、コランダム構造を有する酸化ガリウムを含む膜であり、膜1のX線回折測定でのr面のωスキャンによるロッキングカーブの半値全幅が0.1°以下である。また、本実施形態における膜1は、不純物をドーピングされて導電性を有する半導体膜である。半導体装置600は、さらに、膜1に電気的に接続される第1の電極3aと、膜1に電気的に接続される第2の電極3bとを有している。本実施形態において、第1の電極3aと第2の電極3bは、膜の同一面側に配置されている。本実施形態にかかる半導体装置600は、さらに第3の電極3cを有している。第3の電極3cは、半導体である膜1の上に配置した絶縁層5の上に配置されている。半導体装置600は、例えば、トランジスタである。第1の電極3aはソース電極で、第2の電極3bはドレイン電極であってもよい。絶縁層の上に配置された第3の電極3cはゲート電極である。
図13は、本発明の第8実施形態にかかる好適な半導体装置を説明する図である。図13(a)は、本発明の第8実施形態にかかる半導体装置700の上面概略図を示す。また、図13(b)は、図13(a)で示す半導体装置700のXIII(b)−XIII(b)断面の概略図を示す。
本実施形態における膜1は、コランダム構造を有する酸化ガリウムを含む膜であり、膜1の膜のX線回折測定でのr面のωスキャンによるロッキングカーブの半値全幅が0.1°以下である。また、本実施形態における膜1は、不純物をドーピングされずに結晶化されたもので、絶縁体である。半導体装置700は、絶縁体である膜1と、膜1の上に配置された半導体4と、半導体4と電気的に接続される第1の電極3aと、半導体と電気的に接続される第2の電極3bとを有している。半導体4は膜であってもよいし、半導体特性を有する積層体であってもよい。半導体特性を有する積層体は、部分的に絶縁体を含んでいてもよい。また、第1の電極3aと第2の電極3bは、膜1を基準にして同一面側に配置されていてもよいし、異なる面に配置されていてもよい。半導体装置700は、半導体装置600と同様に第3の電極3cを有していてもよい。
図14は、本発明の第9実施形態にかかる好適な半導体装置を説明する図である。図14(a)は、本発明の第9実施形態にかかる半導体装置800の上面概略図を示す。図14(b)は、図14(a)で示す半導体装置800のXIV(b)−XIV(b)断面の概略図を示す。
本実施形態の半導体装置800における積層体は、少なくとも第1の膜と、第1の膜上に配置された第2の膜とを有する。第1の膜1は、コランダム構造を有する酸化ガリウムを含む膜であり、膜1膜のX線回折測定でのr面のωスキャンによるロッキングカーブの半値全幅が0.1°以下である。また、本実施形態における膜1は、不純物をドーピングされずに結晶化されたもので、絶縁体である。本実施形態の第2の膜2は、コランダム構造を有する酸化アルミニウムを含む膜であって、不純物がドーピングされずに結晶化されたもので、絶縁体である。第1の膜はr面を主面として有している。第2の膜はr面を主面として有している。半導体装置800における積層体は、前記の実施形態と同様にして、超格子構造を有する積層体に用いることができる。本実施形態における積層体は、例えば、半導体を成長させるための下地となるバッファ層として用いることができる。サファイア基板とα―Gaとは格子不整合度が3.2〜4.5%と大きいことが知られているが、本実施形態によれば、超格子ピークが確認できるほど結晶性が良好な積層体である超格子を得ることができる。半導体装置800における積層体はコランダム構造を有する酸化ガリウムを含む第1の膜1と、コランダム構造を有する酸化アルミニウムを含む第2の膜2の膜を有しており、第1の膜は第2の膜にコヒーレントに成長した、コヒーレント成長膜である。本実施形態で開示される積層体上に形成される半導体は単層膜でも多層膜でも積層体であってもよいが、下地の影響を受けて格子の整った半導体を得ることができる。半導体装置800は、絶縁体である積層体と、積層体の上に配置された半導体と、半導体と電気的に接続される第1の電極と、半導体と電気的に接続される第2の電極と、を有する。
図15は、本発明の第10実施形態にかかる好適な半導体装置を説明する図であり、半導体装置の上面概略図を示す。図15の半導体装置900は、上記実施形態で示されるような膜または積層体を有している。このような半導体装置としては、例えば、半導体レーザ、ダイオードなどが挙げられる。他にも、MOSFETやHEMT等のトランジスタやTFT、半導体‐金属接合を利用したショットキーバリアダイオード、他のP層と組み合わせたPN又はPINダイオード、JBS、受発光素子等の様々な装置に応用することが可能である。
本発明の半導体装置は、上記した事項に加え、さらに公知の手段を用いて、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記電源装置は、公知の手段を用いて、前記半導体装置を配線パターン等に接続するなどして作製することができる。図21に電源システムの例を示す。図21は、複数の前記電源装置と制御回路を用いて電源システムを構成している。前記電源システムは、図22に示すように、電子回路と組み合わせてシステム装置に用いることができる。なお、電源装置の電源回路図の一例を図23に示す。図23は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ(MOSFET A〜Dで構成)によりDC電圧を高周波でスイッチングしACへ変換後、トランスで絶縁及び変圧を実施し、整流MOSFET(A〜B’)で整流後、DCL(平滑用コイルL1,L2)とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器で出力電圧を基準電圧と比較し、所望の出力電圧となるようPWM制御回路でインバータ及び整流MOSFETを制御する。
図15は、好適な一例として、パワーコントロールシステム1000などのマザーボードに実装されるパワーデバイスを示す。本実施形態では、半導体装置900の第1の端子電極30aと第2の端子電極30bとは半導体装置のケーシングの外側に出ている。半導体装置900の第1の端子電極30aは、マザーボードの第1の電極40aに半田付けされて電気的に接続されており、第2の端子電極30bは、マザーボードの第2の電極40bに半田付けされて電気的に接続されている。本発明の実施形態にかかる半導体装置は、様々な製品やシステムの基板であるマザーボードに実装することができる。なお、図15の第1の端子電極30aと第2の端子電極30bはリードフレームであってもよい。パワーデバイス900自体が駆動回路を有していてモジュールとされてもよい。端子や電極の位置、形状、および数などは、装置の設計に応じて適宜選択可能である。
図16は、半導体装置を基板に実装した場合の好適な例を示す。図16に示される基板は、モジュールやシステムのマザーボードであってもよい。「システム」は電子機器を含む。電子機器は、コンピュータ、家電製品、スマートフォンなどの携帯電子機器、照明装置、電源装置を含む。また、「システム」は電子機器よりも大型の設備も含み、空調システムや、電源システム、自動運転システムおよびネットワークシステムを含み、これらシステムの一部であってもよい。
図17は、好適な一例として、本発明の実施形態にかかる半導体装置を駆動回路に電気的に接続したシステムの概略図を示す。システム1100は、半導体装置600、700、800、900、1000と、半導体装置に電気的に接続される駆動回路11を有する。さらに、システム1100は、半導体装置をオン・オフさせる信号を有するマイコン10を有する。マイコン10から出力された信号は、駆動回路11で電圧出力に変換される。システム1100は、駆動回路11と半導体装置との間に抵抗12を有する。駆動回路11から出力された電圧は、抵抗12を介して、半導体装置に伝達され、半導体装置から検出された電流は、信号14として駆動回路へ伝達される。なお、本実施形態にかかる半導体装置は、前記した電子機器から、家電製品、インバータへの適用、輸送システムや発電システムなどの様々なシステムや回路に組み込まれて実施することが可能である。
図18は、好適な一例として、本発明の実施形態にかかる半導体装置を含むシステムの概略図を示しており、輸送システムを示す。輸送システム1200は、本発明の実施形態にかかる半導体装置を含む電源制御装置20を有する。電源制御装置20はモーター15に電気的に接続されている。輸送システム1200は、電源制御装置20に連結されている駆動用のバッテリー18を有していてもよい。また、輸送システム1200は、変速機19を有していてもよい。また、輸送システム1200は、ネットワークに連結されていてもよい。輸送システムは、人や物を輸送する装置も含む。装置は、例えば、車、電車、航空機、船舶、ドローンなどを含む。
次に、本発明の実施形態にかかる好適な膜の製法としてMBE法を例にして説明する。
分子線エピタキシー(MBE)装置内に、r面を主面として有するサファイア基板(r面サファイア基板)を導入する。このサファイア基板は複数のセルと対向した位置にホルダで固定する。サファイア基板と対向して配置される第1セルから金属ガリウムを蒸発させて供給する。同時に,ラジカルセルからラジカル酸素を供給する。それらを原料として、r面サファイア基板上に、コランダム構造を有する酸化ガリウムを含む膜を形成する。なお、MBE法においては、c面を主面として有するサファイア基板(c面サファイア基板)上よりも、r面サファイア基板上に成膜する方が、電気特性に優れたコランダム構造を有する酸化ガリウムを含む膜をより安定して形成することができる。
本発明の実施形態にかかる積層体の製法について実施例とともに記載する。
分子線エピタキシー(MBE)装置1300内に、r面を主面として有するサファイア基板(r面サファイア基板)を配置する。サファイア基板と対向する第1のセル28からガリウムを供給する。r面サファイア基板と対向する第2のセル29からアルミニウムを供給する。またラジカルセル26からラジカル酸素を供給する。r面サファイア基板上に、コランダム構造を有する酸化ガリウムを含む第1の膜を形成する。第1の膜上にコランダム構造を有する酸化アルミニウムを含む第2の膜を形成する。
さらに、第2の膜上に再度第1の膜を形成する。そして、第1の膜と第2の膜とを前記と同様にして交互に積層して超格子構造を形成する。
なお、本発明の実施形態において、コランダム構造を有する酸化ガリウムを含み、r面を主面として有する第1の膜の膜厚を1nm以下に成膜することができる。また、本発明の別の実施形態において、コランダム構造を有する酸化ガリウムを含み、r面を主面として有する第1の膜の膜厚を1nmよりも大きくして成膜することができる。第1の膜はコランダム構造を有する酸化ガリウムの混晶を含んでいてもよい。
サファイア基板の温度を550℃から600℃の範囲にある温度に設定する。
本発明の実施形態である積層体について、コランダム構造を有する酸化ガリウムを含む第1の膜の厚さと、結晶性との関係を確認するため、ラジカル支援MBE法を用いてr面を主面として有するサファイア基板上に酸化ガリウム(Ga23)の厚さをパラメータとして10周期のα―Al/α―Ga23の超格子サンプルA,B,Cを作製した。サファイア基板の温度は580℃で各サンプルを作製した。X線反射率のパターンの解析による各サンプルの第1の膜の厚さと第2の膜の厚さとを示す。サンプルAのα―Gaである第1の膜の厚さは0.45nm、α―Alである第2の膜の厚さは5.80nmであった。サンプルBのα―Gaである第1の膜の厚さは0.95nm、α―Alである第2の膜の厚さは6.12nmであった。また、サンプルCのα―Gaである第1の膜の厚さは1.28nm、α―Alである第2の膜の厚さは5.97nmであった。
積層体のサンプルA、B、Cの対称面XRDパターンを図9に示す。サンプルA、Bでは、超格子ピークが容易に確認できるほど結晶性が非常に良好であった。サンプルCではピーク形状を確認できるものの、サンプルCに比較して、サンプルA、Bの結晶性の良さが顕著であった。また、サンプルA、B、Cの非対称面XRD逆格子マップを図10に示す。図10より、サンプルA、Bは、サファイア基板上にコヒーレントな結晶格子で膜が形成された積層体であることがわかる。非対称面XRD逆格子マップにおいても、サンプルA、Bの結晶性の良さが顕著であった。実施形態の一つとして、例えば、第1の膜の厚さを1nm以下に設定することができる。また、別の実施形態として、例えば、第1の膜について、混晶にするなど条件を変えることで、厚膜にしても結晶性のすぐれた超格子を得ることが期待できる。
図19は、本発明に好適に用いられるMBE成膜装置の概略図を示す。MBE装置1300は、真空室21と、コランダム構造を有する酸化アルミニウムを含む基板24(r面サファイア基板)を保持する基板ホルダ23と、基板ホルダ23に保持された基板24を加熱する加熱装置22と、コランダム構造を有する酸化ガリウムを含む第1の膜を形成する金属材料が充填された少なくとも1つのセル28を有する第1セル28aと、コランダム構造を有する酸化アルミニウムを含む第2の膜を形成する金属材料が充填された少なくとも1つのセルを有する第2セル29と、を有する。さらに、MBE装置1300は、ラジカル酸素を供給するラジカルセル26を有し、真空室21内の空気を排出するための真空ポンプと、セルを加熱するためのヒーターと、を有する。基板を保持する基板ホルダ11は、例えばシャフトなどにより、回転可能に構成されている。
真空室21内のガス圧が安定した後、ヒーターにより第1セルを加熱して、原料金属の蒸気を発生させ、分子線として基板の表面に照射する。また同時に酸素ラジカルセルからラジカル酸素を供給する。これにより、コランダム構造を有する酸化アルミニウムを含む基板(r面サファイア基板)上に、第1の膜としてコランダム構造を有する酸化ガリウムを含む膜を形成することができる。
なお、第1の膜に導電性を付与するために、第1セルはドーパントを含有させたセル28bを有していてもよい。ヒーターにより第1セル群を加熱して、ドーパントと金属原料の蒸気を発生させ、分子線として基板の表面に照射し、同時にラジカル酸素を供給することにより、第1の膜を半導体膜とすることができる。なお、原料を収納するセルや原料に接触する装置の部材によって、材料の成分が膜の形成時に膜に混入し、ドーパントの役目を果たす場合がある。
次に、ヒーターにより第2セルを加熱して、コランダム構造を有する酸化アルミニウムを含む基板上に形成された第1の膜上に、第2の膜としてコランダム構造を有する酸化アルミニウムを含む膜を形成することができる。
上記のように、MBE法を用いて第1の膜と第2の膜とを交互に積層し、積層体を形成することができる。コランダム構造を有する酸化ガリウムを含む膜であって、膜のX線回折測定でのr面のωスキャンによるロッキングカーブの半値全幅が0.1°以下である膜を含む積層体を形成することができる。なお、積層体は一部分を取り除いて、膜もしくはより薄い積層体として用いることも可能である。
本発明においては、r面を主面とするコランダム構造を有する基板を用いて、MBE法でもミストCVD法でも第1の膜と第2の膜とを交互にエピタキシャル成長させて積層し、超格子構造を有する積層体を形成することができる。特にMBE法は、コランダム構造を有する結晶性酸化膜のr面の結晶成長に優れ、膜厚制御により優れているため、超格子構造を有する積層体を形成するのに適している。
本発明においては、MBE法で、ミスフィット転位の入らない良質な膜もしくは超格子構造を有する積層体を得た後、その膜もしくは積層体上に、例えば、ミストCVD法などの別の方法を用いてさらに膜を形成することも好ましい。ミストCVD法は、MBE法に比べて、前記積層体の膜を厚膜に形成するのに適している。
(積層方法)
図20はミストCVD法で用いる装置の概略図を示す。
MBE法で良質な膜または積層体を得た後、その膜または積層体上にミストCVD法を用いて半導体膜を形成する方法を説明する。前記のMBE法で得られた膜のX線回折測定でのr面のωスキャンによるロッキングカーブの半値全幅が0.1°である良質な膜またはその膜を含む積層体を下地として用いることで、良質な下地の影響を受ける半導体膜を形成することが可能となる。ガリウムとドーパントとを含む原料溶液を霧化または液滴化し(霧化・液滴化工程)、生成されるミストまたは液滴をキャリアガスによってMBE法で得られた膜もしくは積層体上に供給し(ミスト・液滴供給工程)、供給されたミストまたは液滴を反応させて、膜または積層体上に成膜する(半導体成膜工程)。
図20で示されるミストCVD法を用いる成膜装置1400は、キャリアガスを供給するキャリアガス源52aと、キャリアガス源52aから送り出されるキャリアガスの流量を調節するための流量調節弁53aと、キャリアガス(希釈)を供給するキャリアガス(希釈)源52bと、キャリアガス(希釈)源52bから送り出されるキャリアガス(希釈)の流量を調節するための流量調節弁53bと、原料溶液54aが収容されるミスト発生源54と、水55aが入れられる容器55と、容器55の底面に取り付けられた超音波振動子56と、成膜室57と、ミスト発生源54から成膜室57までをつなぐ石英製の供給管59と、成膜室57内に設置されたホットプレート58とを備えている。ホットプレート58上には、基板や、実施形態で得られる膜1又は積層体100、200、300、又は400を設置することができる。
上記の霧化・液滴化工程は、金属を含む原料溶液を調整し、原料溶液を霧化または液滴化してミストを発生させる。前記金属の配合割合は、特に限定されないが、原料溶液全体に対して、0.0001mol/L〜20mol/Lが好ましい。なお、本発明の実施形態において、膜を形成するためにミストCVD法を用いる場合は、前記金属の配合割合は、原料溶液全体に対して、0.01mol/L〜1mol/Lがより好ましい。霧化または液滴化手段は、原料溶液を霧化または液滴化できさえすれば特に限定されず、公知の霧化手段または液滴化手段であってよいが、本発明の実施形態においては、超音波を用いる霧化手段または液滴化手段であるのが好ましい。前記ミストまたは前記液滴は、初速度がゼロで、空中に浮遊するものが好ましく、例えば、スプレーのように吹き付けるのではなく、空間に浮かびガスとして搬送することが可能なミストであるのがより好ましい。液滴サイズは、特に限定されず、数mm程度の液滴であってもよいが、好ましくは50μm以下であり、より好ましくは0.1〜10μmである。
ミスト・液滴供給工程では、キャリアガスによってミストまたは液滴を基体へ供給する。キャリアガスの種類としては、本発明の目的を阻害しない限り特に限定されず、例えば、窒素やアルゴン等の不活性ガス、オゾンや酸素等の酸化性ガス、または水素ガスやフォーミングガス等の還元ガスなどが好適な例として挙げられる。また、キャリアガスの種類は1種類であってよいが、2種類以上であってもよく、キャリアガス濃度を変化させた希釈ガス(例えば10倍希釈ガス等)などを、第2のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も1箇所だけでなく、2箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、流量0.1L/min〜10L/minがより好ましい。
成膜工程では、ミストまたは液滴を反応させて、膜または積層体の表面の一部または全部に成膜する。反応は、ミストまたは液滴から膜が形成される反応であれば特に限定されないが、本発明の実施形態においては熱反応が好ましい。熱反応は、熱でもってミストまたは液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、熱反応を、通常、溶媒の蒸発温度以上の温度で行うが、高すぎない温度範囲で行うのが好ましいため、300℃から600℃の範囲内にある温度で行う。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよく、また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明の実施形態においては、大気圧下で行われるのが蒸発温度の計算が簡単になる等の点で好ましい。なお、真空の場合には、蒸発温度を下げることができる。また、膜厚は成膜時間、成膜時の温度、ガスの流量等を調整することにより、設定することができる。
本実施形態では、MBE法で得られた膜または積層体をバッファ層として用い、コランダム構造を有する酸化ガリウムと、ドーパントとを含む半導体の膜をミストCVD法で形成したが、本発明はこれらに限定されることはない。なお、別の実施形態として、ミストCVD法で得られた膜または積層体をバッファ層として用いることも可能である。
また、本発明の実施形態においては、結晶性酸化物半導体膜の形成は、公知の手段を用いてもよく、前記の量子井戸構造の形成と同様であってよいが、本発明の実施形態においては、ミストCVDにより、結晶性酸化物半導体膜を形成するのが好ましい。より具体的に例えば、原料溶液を霧化または液滴化して生成されるミストまたは液滴を、キャリアガスでもって基体まで搬送し、ついで該基体上で該ミストまたは該液滴を反応させて結晶性酸化物半導体膜を形成するのが好ましい。
また、ミストCVDによって形成される半導体膜の厚さは、特に限定されず、1μm以下であってもよいし、1μm以上であってもよいが、本発明の実施形態においては、1μm以上であることが好ましく、3μm以上であることがより好ましい。なお、MBE法で得られた膜または積層体の上にミストCVD法によって形成された半導体膜は、通常、単結晶であるが、多結晶であってもよい。ミストCVD法を用いて半導体膜を形成する場合、原料溶液を霧化し(霧化工程)、生成されるミストをキャリアガスによって前記基体に供給し(ミスト供給工程)、熱反応によって、前記基体上に成膜すること(成膜工程)により行うのが好ましい。
得られた結晶性酸化物半導体膜は、MBE法で得られた膜または積層体とともに、半導体膜を含む積層体として、本発明の実施形態に記載したような半導体装置等に用いることができる。また、得られた結晶性酸化物半導体膜を、MBE法で得られた積層体の全部または一部を公知の手段を用いて取り除いた後に、半導体膜として半導体装置等に用いてもよい。
また、本発明の結晶性酸化膜は、r面を主面とするコランダム構造を有する結晶性酸化膜であって、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下またはコヒーレント成長膜であることを特長とするが、例えば前記した好ましいバッファ層を用いることにより、r面を主面とするコランダム構造を有する結晶性酸化膜において、より優れた結晶性だけでなく、さらに、より優れた電気特性(例えば、電気抵抗率が0.1Ωcm以下、より具体的には0.01Ωcm〜0.1Ωcm)を得ることができる。なお、このようにして得られる結晶性に優れかつ電気特性にも優れた半導体膜も本発明に含まれ、上記したような半導体用途に特に好適に用いられる。
本発明の実施形態によれば、ミスフィット転位を含まない良質な膜又コヒーレント成長膜を含む積層体を得ることが出来、そのような膜や積層体は半導体装置や電子・電気機器部品、光学・電子写真関連装置、工業部材、システムなどあらゆる分野に用いることができる。
1 第1の膜(第1の層)
2 第2の膜(第2の層)
3a 第1の電極
3b 第2の電極
3c 第3の電極
4 半導体
5 絶縁層
10 マイコン
11 駆動回路
12 抵抗
14 信号
15 モーター
18 駆動用のバッテリー
19 変速機
20 電源制御装置
21 真空室
22 ヒーター
26 ラジカルセル
28 第1のセル
29 第2のセル
30a 第1の端子電極
30b 第2の端子電極
40a マザーボードの第1の電極40a
40b マザーボードの第2の電極40b
52a キャリアガス源
52b キャリアガス(希釈)源
53a 流量調節弁
53b 流量調節弁
54 ミスト発生源
54a 原料溶液
55 容器
55a 水
56 超音波振動子
57 成膜室
58 ホットプレート
59 供給管
100、200、300、400 積層体
500、600、700、800、900、1000 半導体装置
1200 輸送システム
1300 MBE装置
1400 ミストCVD装置

Claims (27)

  1. 下地基板上に、直接または他の層を介して、コランダム構造を有する結晶性酸化膜が積層されている積層体であって、結晶性酸化膜がr面を主面として有し、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下であることを特徴とする積層体。
  2. 下地基板上に、直接または他の層を介して、コランダム構造を有する結晶性酸化膜が積層されている積層体であって、結晶性酸化膜が、コヒーレント成長膜であることを特徴とする積層体。
  3. 結晶性酸化膜が半導体膜である請求項1または2に記載の積層体。
  4. 結晶性酸化膜が、酸化ガリウムまたはその混晶を主成分として含む、請求項1〜3のいずれかに記載の積層体。
  5. 少なくとも第1の層と第2の層とが積層されている積層体であって、
    第1の層は、主面をr面とするコランダム構造を有する結晶性酸化膜を含み、
    第2の層は、第1の層に含まれる結晶性酸化膜とは異なる組成のコランダム構造を有する結晶性酸化膜を含み、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下であることを特徴とする積層体。
  6. 少なくとも第1の層と第2の層とが積層されている積層体であって、
    第1の層は、主面をr面とするコランダム構造を有する結晶性酸化膜を含み、
    第1の層または第2の層に含まれる結晶性酸化膜が、コヒーレント成長膜であることを特徴とする積層体。
  7. 第1の層と第2の層とが、交互に少なくとも1層ずつ積層されて超格子構造を形成している請求項5または6に記載の積層体。
  8. 第1の層に含まれる結晶性酸化膜が、酸化ガリウムまたはその混晶を主成分として含む、請求項5〜7のいずれかに記載の積層体。
  9. 第2の層に含まれる結晶性酸化膜が、酸化アルミニウムまたはその混晶を主成分として含む、請求項5〜8のいずれかに記載の積層体。
  10. 少なくとも第1の層と第2の層と第3の層とが積層されている積層体であって、
    第1の層、第2の層および第3の層はいずれもr面を主面とするコランダム構造を有する結晶性酸化膜を含むことを特徴とする積層体。
  11. 第1の層、第2の層および第3の層のいずれかの層が、酸化ガリウムまたはその混晶を主成分として含む結晶性酸化膜を含む、請求項10に記載の積層体。
  12. 第1の層、第2の層および第3の層のいずれかの層が、酸化アルミニウムまたはその混晶を主成分として含む結晶性酸化膜を含む、請求項10または11に記載の積層体。
  13. 第1の層、第2の層および第3の層のいずれかの層に含まれる結晶性酸化膜のX線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下である、請求項10〜12のいずれかに記載の積層体。
  14. 第1の層、第2の層および第3の層のいずれかの層が、コヒーレント成長膜を含む請求項10〜13のいずれかに記載の積層体。
  15. 前記結晶性酸化膜の電気抵抗率が0.01Ωcm〜0.1Ωcmの範囲にある請求項1〜14のいずれかに記載の積層体。
  16. r面を主面とするコランダム構造を有する結晶性酸化膜であって、酸化ガリウムまたはその混晶を主成分として含み、X線回折測定でのωスキャンによるロッキングカーブの半値全幅が0.1°以下であることを特徴とする結晶性酸化膜。
  17. r面を主面とするコランダム構造を有する結晶性酸化膜であって、酸化ガリウムまたはその混晶を主成分として含み、コヒーレント成長膜であることを特徴とする結晶性酸化膜。
  18. 結晶性酸化膜が半導体膜である請求項16または17に記載の結晶性酸化膜。
  19. 電気抵抗率が0.1Ωcm以下である請求項16〜18のいずれかに記載の結晶性酸化膜。
  20. 請求項1〜15のいずれかに記載の積層体または請求項16〜19のいずれかに記載の結晶性酸化膜と、第1の電極と、第2の電極と、を少なくとも有する半導体装置。
  21. パワーデバイスである請求項20に記載の半導体装置。
  22. ダイオードまたはトランジスタである請求項20または21に記載の半導体装置。
  23. 第1の電極と第2の電極とは、積層体の同一面側にそれぞれ配置されている、請求項20〜22のいずれかに記載の半導体装置。
  24. 第1の電極と第2の電極とは、積層体の異なる面側にそれぞれ配置されている、請求項20〜22のいずれかに記載の半導体装置。
  25. 請求項20〜24のいずれかに記載の半導体装置と、半導体装置に電気的に接続される駆動回路と、を有するモジュール。
  26. パワーモジュールである請求項25に記載のモジュール。
  27. 制御装置と、請求項20〜24のいずれかに記載の半導体装置または請求項25もしくは26に記載のモジュールと、を含む製品またはシステム。
JP2019029863A 2018-02-28 2019-02-21 積層体および半導体装置 Pending JP2019151922A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018036003 2018-02-28
JP2018036003 2018-02-28

Publications (1)

Publication Number Publication Date
JP2019151922A true JP2019151922A (ja) 2019-09-12

Family

ID=67686116

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019029863A Pending JP2019151922A (ja) 2018-02-28 2019-02-21 積層体および半導体装置

Country Status (2)

Country Link
US (1) US10644115B2 (ja)
JP (1) JP2019151922A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023048150A1 (ja) * 2021-09-22 2023-03-30 株式会社Flosfia 結晶膜の製造方法および結晶膜

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD856948S1 (en) * 2018-05-07 2019-08-20 Adura Led Solutions Llc Circuit board having arrangements of light-emitting diodes
USD933618S1 (en) * 2018-10-31 2021-10-19 Asahi Kasei Microdevices Corporation Semiconductor module
JP1633578S (ja) * 2018-11-07 2019-06-10
JP1665773S (ja) * 2018-11-07 2020-08-11
USD902164S1 (en) * 2019-01-24 2020-11-17 Toshiba Memory Corporation Integrated circuit card
JP7247945B2 (ja) * 2020-04-24 2023-03-29 トヨタ自動車株式会社 酸化ガリウム系半導体及びその製造方法
CN113223927B (zh) * 2021-04-16 2023-02-10 西安电子科技大学 一种利用弯曲应力实现p型掺杂氧化镓的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016035696A1 (ja) * 2014-09-02 2016-03-10 株式会社Flosfia 積層構造体およびその製造方法、半導体装置ならびに結晶膜

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010013993A (ko) * 1997-06-19 2001-02-26 야마모토 카즈모토 Soi 기판과 그 제조 방법, 및 반도체 디바이스와 그제조 방법
KR20010079918A (ko) * 1998-09-25 2001-08-22 야마모토 카즈모토 반도체 기판과 그 제조 방법, 및 그것을 이용한 반도체디바이스와 그 제조 방법
AU2002312293A1 (en) * 2002-01-04 2003-07-30 Rutgers, The State University Of New Jersey SCHOTTKY DIODE WITH SILVER LAYER CONTACTING THE ZnO AND MgxZn1-xO FILMS
JP4939014B2 (ja) * 2005-08-30 2012-05-23 国立大学法人徳島大学 Iii族窒化物半導体発光素子およびiii族窒化物半導体発光素子の製造方法
WO2010147357A2 (ko) * 2009-06-15 2010-12-23 전자부품연구원 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법
US8507304B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
KR101173072B1 (ko) * 2009-08-27 2012-08-13 한국산업기술대학교산학협력단 경사진 기판 상의 고품질 비극성/반극성 반도체 소자 및 그 제조 방법
EP2752894A3 (en) * 2011-08-09 2014-10-22 Panasonic Corporation Semiconductor light-emitting device and light source device including the same
TWI452676B (zh) * 2012-03-16 2014-09-11 Univ Nat Central A semiconductor element with a high breakdown voltage
JP5343224B1 (ja) 2012-09-28 2013-11-13 Roca株式会社 半導体装置および結晶
JP5397794B1 (ja) * 2013-06-04 2014-01-22 Roca株式会社 酸化物結晶薄膜の製造方法
JP6152514B2 (ja) 2013-10-17 2017-06-28 株式会社Flosfia 半導体装置及びその製造方法、並びに結晶及びその製造方法
EP2927934B1 (en) 2014-03-31 2017-07-05 Flosfia Inc. Crystalline multilayer structure and semiconductor device
JP6390052B2 (ja) 2014-08-29 2018-09-19 高知県公立大学法人 量子井戸構造および半導体装置
JP6533982B2 (ja) 2015-02-25 2019-06-26 株式会社Flosfia 量子井戸構造、積層構造体および半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016035696A1 (ja) * 2014-09-02 2016-03-10 株式会社Flosfia 積層構造体およびその製造方法、半導体装置ならびに結晶膜

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023048150A1 (ja) * 2021-09-22 2023-03-30 株式会社Flosfia 結晶膜の製造方法および結晶膜

Also Published As

Publication number Publication date
US10644115B2 (en) 2020-05-05
US20190267450A1 (en) 2019-08-29

Similar Documents

Publication Publication Date Title
JP2019151922A (ja) 積層体および半導体装置
JP6951714B2 (ja) p型酸化物半導体及びその製造方法
KR102467802B1 (ko) 산화물 반도체 막 및 그 제조 방법
CN107799584B (zh) 结晶性氧化物半导体膜、半导体装置及半导体系统
CN111383911B (zh) 结晶性氧化物膜、半导体装置及半导体系统
JP6994181B2 (ja) 結晶性酸化物半導体膜および半導体装置
CN111384158B (zh) 结晶性氧化物半导体、半导体装置及半导体系统
JP7391290B2 (ja) 結晶性酸化物半導体膜および半導体装置
JP6904517B2 (ja) 結晶性酸化物半導体膜およびその製造方法
JP7358718B2 (ja) 結晶性酸化物半導体膜および半導体装置
JP6701472B2 (ja) 結晶性酸化物半導体膜および半導体装置
WO2020013259A1 (ja) 半導体装置および半導体装置を含む半導体システム
CN112424947A (zh) 半导体装置及包含半导体装置的半导体系统
TW201925502A (zh) p型氧化物半導體膜及其形成方法
JP7065440B2 (ja) 半導体装置の製造方法および半導体装置
WO2020013261A1 (ja) 積層構造体、積層構造体を含む半導体装置および半導体システム
WO2021010237A1 (ja) 酸化物半導体膜及び半導体装置
WO2020013260A1 (ja) 半導体装置および半導体装置を含む半導体システム
JP7011219B2 (ja) 積層構造体および半導体装置
WO2021141126A1 (ja) 半導体装置
WO2021141125A1 (ja) 半導体装置
WO2021010238A1 (ja) 酸化物膜及び半導体装置
JP6761214B2 (ja) 積層構造体および半導体装置
JP2022011781A (ja) 結晶性酸化物膜および半導体装置
CN116114061A (zh) 半导体元件及半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230704