TWI452676B - A semiconductor element with a high breakdown voltage - Google Patents
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Description
本發明為有關一種半導體元件，尤指一種具高崩潰電壓的半導體元件。
功率整流器元件包括電晶體與蕭基二極體，常操作於高功率及高溫環境下，因此，利用三-五族氮化物之高崩潰電場(high breakdown electric field)與高能隙(large bandgap)，製作高電壓之電晶體與蕭基二極體高功率整流元件為最佳的選擇，並可應用於電源分配模組(power distribution)、大型工業馬達電源調節器(power conditioning in large industrial motors)、混合電動車輛(hybrid electric vehicles)及交換器(switching)等高功率電子元件。
然而，以氮化鎵材料製作蕭基二極體以及電晶體元件時往往具有不佳的逆向漏電流與崩潰電壓特徵，為了達到低漏電流與高崩潰電壓的特性，習知增加一相反極性載子之防護環(guard ring)至蕭基二極體結構的技術已被證明，不過，由於製造此防護環通常需要額外的光罩步驟，且防護環佔有空間，使得具有防護環的蕭基二極體需要更多的表面空間，而不利元件縮小化的發展。
於是，在美國發明專利公開第20120025278號中，揭露一種蕭基二極體，包括一當作陰極的歐姆接觸層，一當作陽極的金屬層，一由半導體材料形成並在歐姆層和金屬層間延伸的漂流通道。此漂流通道包括一鄰接歐姆接觸層的重摻雜區域。漂流通道與金屬層形成一蕭基位障。當蕭基二極體逆向偏壓時，夾止機制用於夾止漂流通道，使得金屬層和歐姆接觸層之間的飽和或漏電流程度被減少。
不過上述的蕭基二極體雖然不需要防護環的設置，即可減少蕭基二極體中的漏電流與提高崩潰電壓，但由於重摻雜區域
的製造，仍需額外的摻雜製程，故仍有改善的空間。
本發明的主要目的，在於解決習知蕭基二極體及電晶體元件，具有漏電流與崩潰電壓特性不佳的問題，本發明的另一目的，在於解決習知蕭基二極體及電晶體元件為了降低漏電流與提升崩潰電壓，具有需額外的製程以形成防護環或是重摻雜區域的問題。
為達上述目的，本發明提供一種具高崩潰電壓的半導體元件，包含有一基底、一緩衝層、一半導體複合層以及一偏壓電極。該緩衝層設於該基底上，並包含一第一高刃差排缺陷密度區域；該半導體複合層設於該緩衝層上，並包含一受該第一高刃差排缺陷密度區域影響而形成的第二高刃差排缺陷密度區域；而該偏壓電極設於該半導體複合層上。
其中該第二高刃差排缺陷密度區於(0002)面的X光擺動曲線之半高寬值小於250秒弧，且於(1-102)面的X光擺動曲線之半高寬值介於500至2500秒弧之間。
其中該第一高刃差排缺陷密度區域與該第二高刃差排缺陷密度區域形成一由缺陷能階捕捉電子的虛閘極效應而供該半導體複合層形成一從該偏壓電極擴張的延伸空乏區。
如此一來，本發明藉由該虛閘極效應捕捉電子而形成的該延伸空乏區，不僅有效提高該半導體元件的崩潰電壓，並降低該半導體元件中的漏電流，且不需額外的製程步驟進行保護環的設計或是重摻雜區域的製作，而具有體積小及生產上的優勢。
有關本發明的詳細說明及技術內容，現就配合圖式說明如下：請參閱『圖1』所示，為本發明第一實施例的剖面示意圖，本發明為一種具高崩潰電壓的半導體元件，在此實施例中，以該半導體元件為一蕭基二極體為舉例，但不以此為限，該半導
體元件包含有一基底10、一緩衝層20、一半導體複合層30以及一偏壓電極40。該基底10在此為一藍寶石(sapphire)基板，該緩衝層20設於該基底10上，在此包含一氮化鋁晶核層21以及一位於該氮化鋁晶核層21上的氮化鋁緩衝層22，該氮化鋁緩衝層22包括一第一高刃差排缺陷密度區域，在此要說明的是，一般所指之差排缺陷，係包括刃差排缺陷、螺旋差排缺陷或混合差排缺陷，而本發明所稱之該第一高刃差排缺陷密度區域，係指該氮化鋁緩衝層22含有較熱力學平衡狀態下高的刃差排缺陷23數量。而氮化鋁材料具有高能隙(6.2eV)與超高阻值的特性，因此適合用作緩衝層結構。
透過X光擺動曲線(X-ray rocking curve，XRC)之半高寬值(full-width at half-maximum，FWHM)量測技術，可以具體的定量量測半導體材料中的缺陷種類與密度；在六方最密堆積晶系的三-五族氮化物半導體材料中，量測(0002)晶格面的X光擺動曲線的半高寬值代表著螺旋差排缺陷密度特性，此半高寬值越寬，則代表螺旋差排缺陷密度越高，反之則越低；量測(1-102)晶格面的X光擺動曲線的半高寬值，代表著所有缺陷種類的密度總和特性，可利用比較此(0002)與(1-102)晶格面的X光擺動曲線半高寬值，定量分析出螺旋狀缺陷密度與刃狀差排缺陷密度的比例。於三-五族氮化物中，螺旋差排缺陷密度主要為元件的漏電流路徑，刃狀差排缺陷密度則主要具有可捕捉電子之特性。具體而言，在本實施例中，該氮化鋁緩衝層22中所形成之該第一高刃差排缺陷密度區較佳地於氮化鋁(0002)面的X光擺動曲線之半高寬值小於150秒弧(arc second)，且於氮化鋁(1-102)面的X光擺動曲線之半高寬值介於1000至5000秒弧之間，故定義為該第一高刃差排缺陷密度區。
該半導體複合層30設於該緩衝層20上，在此包含一位障層32與一通道層31，該位障層32遠離該緩衝層20，該通道層31與該位障層32相接並位於該位障層32與該緩衝層20之間，該位障層32還具有一大於該通道層31的能階，例如在此
實施例中，該通道層31的材質為AlxGa1-xN，x介於0至0.5之間，而該位障層32的材質可為AlyGa1-yN，y大於x，例如，當x為0時，該通道層31的材質為氮化鎵，該位障層32則為氮化鋁鎵；當x不為0時，該通道層31的材質為氮化鋁鎵，該位障層32同樣為氮化鋁鎵，不過該位障層32會具有比較高比例的鋁含量，而具有高於該通道層31的能階，再者，該位障層32亦可為氮化鋁銦AlzIn1-zN材料，且z>x。另外，該通道層31的材料亦可為Inx1Aly1Ga1-x1-y1N之四元材料，搭配上方的該位障層32亦可為Inx2Aly2Ga1-x2-y2N之四元材料的組合，其中y2>y1，且x1>x2。
在此實施例中，該位障層32與該通道層31之間因材料之間的晶格常數不同與極化差異而形成應力與能帶變形，產生了二維電子氣(two-dimensional electron gas，2-DEG)於其中，該二維電子氣具有高濃度與高載子遷移率(mobility)的特性，可實現出高電流特性。
再者，於此實施例中，該半導體複合層30於該通道層31中，還包括一第二高刃差排缺陷密度區域，同理，該第二高刃差排密度區域係指該通道層31含有較熱力學平衡狀態下高的刃差排缺陷33數量。具體而言，在本實施例中，該通道層31的該第二高刃差排缺陷密度區域較佳地在此氮化鋁鎵(0002)面的X光擺動曲線之半高寬值小於250秒弧，且在此氮化鋁鎵(1-102)面的X光擺動曲線之半高寬值介於500至2500秒弧之間，故定義為該第二高刃差排缺陷密度區域。
該偏壓電極40設於該半導體複合層30上，在此實施例中，該偏壓電極40包含一蕭基電極41以及一歐姆電極42，該蕭基電極41為由鎳/金之金屬組成，該歐姆電極42由鈦/鋁/鈦/金之金屬組成，但不以此為限，而各可由形成蕭基接觸或是歐姆接觸決定所搭配的金屬。
再者，於此實施例中，於該緩衝層20與該半導體複合層30之間，還可設置一中間層50，該中間層50在此的材質為氮
化鋁鎵，但不以此為限，還可為氮化鋁銦、氮化鋁鎵與氮化鎵週期性交錯結構(AlzGa1-zN，0<z≦1)、氮化鋁銦與氮化鎵週期性交錯結構(AlwIn1-wN，0<w≦1)，該中間層50進一步緩合該緩衝層20與該半導體複合層30之間因晶格常數不同而具有的應力，並且該中間層50受該第一高刃差排缺陷密度區域影響，而同樣形成高刃差排缺陷密度區域，再者，又透過該中間層50可以調整該第二高刃差排缺陷密度區域的該刃差排缺陷33數量，另外，於該半導體複合層30與該偏壓電極40之間，還可設置一披覆層60，該披覆層60在此的材質為氮化鎵，但不以此為限，還可為氮化銦鎵，為保護該半導體複合層30避免氧化。而為了防止該半導體元件與空氣中的水氣產生反應，影響該半導體元件的特性，還可於該半導體元件的表面覆蓋一鈍化層80，僅露出該偏壓電極40，該鈍化層80的材料可為二氧化矽(SiO2)、氮化矽(SiNx)、氧化鎵(Ga2O3)、氧化鋁(Al2O3)、氧化釓(Gd2O3)、氧化鉿(Hf2O3)、或氮化鋁(AlN)。
請搭配參閱『圖2』所示，為本發明第一實施例的逆偏示意圖，當於該偏壓電極40加入一逆向偏壓VR時，在此為於該蕭基電極41加入該逆向偏壓VR，該半導體複合層30由第二高刃差排缺陷密度區域，對應該蕭基電極41，產生一由缺陷能階捕捉電子70的虛閘極效應，而中和掉該半導體複合層30中，因磊晶自然形成的背景施體摻雜(background doping)，而於該半導體複合層30形成一從該偏壓電極40向外額外擴張的延伸空乏區34，該延伸空乏區34相較於習知一般不具有該第二高刃差排缺陷密度區域之蕭基二極體元件所產生的空乏區，具有較大的寬度與較深的深度，因而提高於該通道層31產生逆向崩潰所需的電壓，進而有效降低該蕭基二極體的漏電流。
請搭配參閱『圖3A』至『圖3D』所示，為本發明第一實施例的製作流程示意圖，本發明的製作流程如下所述，在此實施例中，如『圖3A』，首先選擇為藍寶石材質的該基底10，
以有機金屬化學氣相沈積法(Metal-organic Chemical Vapor Deposition，MOCVD)，於該基底10上先成長厚度約為20奈米(nm)的該氮化鋁晶核層21，成長溫度範圍為600℃至900。C，接著成長該氮化鋁緩衝層22，其厚度為介於0.02至1微米(um)之間，而成長溫度範圍為1100℃至1200℃，使該氮化鋁緩衝層22形成該第一高刃差排缺陷密度區域；如『圖3B』，接續於該氮化鋁緩衝層22上成長該中間層50，該中間層50在此為氮化鋁鎵材質，其厚度約為30奈米；如『圖3C』，之後再成長該通道層31，並於該通道層31上成長該位障層32，該通道層31在此為氮化鎵材質，厚度約為0.05至1.5微米之間，成長溫度介於1050至1150℃之間。由於該氮化鋁緩衝層22具有該第一高刃差排缺陷密度區域，令成長於其上的該中間層50可延續該第一高刃差排缺陷密度區域內原子排列之錯位進行生長，因而同樣具有較高的刃差排缺陷密度，並進一步以相同之機制影響成長於該中間層50上的該通道層31形成該第二高刃差排缺陷密度區域；該位障層32在此為氮化鋁鎵材質，厚度約為20至50奈米之間；以及於該位障層32上成長一厚度約為5奈米的披覆層60，該披覆層60的材質在此為氮化鎵。
最後，如『圖3D』所示，製作該偏壓電極40，先以感應耦合式電漿(Inductively Coupled Plasma，ICP)系統進行乾蝕刻製程定義元件區域，並於該披覆層60上利用光阻定義該偏壓電極40的預設位置，接著利用電子束蒸鍍鈦/鋁/鈦/金的金屬，並經過高溫的快速熱退火處理，形成該歐姆電極42，再於該披覆層60表面形成氧化矽或是氮化矽的鈍化層80，利用電子束蒸鍍鎳/金的金屬以形成該蕭基電極41，即完成元件的製作。
請搭配參閱『圖4』所示，為本發明第二實施例的剖面示意圖，在此實施例中，與第一實施例相較之下，第二實施例除了具有上述第一實施例的磊晶結構外，第二實施例的特徵在於該偏壓電極40a改為包含一閘極電極43a、一源極電極44a以
及一汲極電極45a，該閘極電極43a位於該源極電極44a與該汲極電極45a之間，據此，該半導體元件即可形成一具有低漏電流及高崩潰電壓的異質接面場效電晶體(Heterojunction Field-Effect Transistor，HFET)。
再者，請搭配參閱『圖5』所示，為本發明第三實施例的剖面示意圖，在此實施例中，相較於第二實施例，其特徵在於該閘極電極43b還進一步包含一與該披覆層60b接觸的閘極氧化層431，該閘極氧化層431的材料可為二氧化矽(SiO2)、氮化矽(SiNx)、氧化鎵(Ga2O3)、氧化鋁(Al2O3)、氧化釓(Gd2O3)、氧化鉿(Hf2O3)、或氮化鋁(AlN)，該半導體元件即可形成一具有低漏電流及高崩潰電壓的金屬-氧化物-半導體-場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)；另外，要再說明的是，在第二實施例及第三實施例之中，該閘極電極43a、43b為由鎳/金之金屬組成，厚度為30/300奈米，該源極電極44a、44b與汲極電極45a、45b皆為由鈦/鋁/鈦/金之金屬組成，厚度為25/125/45/55奈米，該閘極電極43a、43b主要為形成蕭基接觸，該源極電極44a、44b與汲極電極45a、45b主要為形成歐姆接觸，上述材料選擇僅為舉例說明，本發明並不以上述組成之金屬種類與厚度為限。
請搭配參閱『圖6』所示，為本發明第四實施例的剖面示意圖，在此實施例中，相較於第三實施例，其特徵在於該閘極電極43c下方的該披覆層60c與該位障層32c蝕刻出一凹陷至與該通道層31c接觸，而令該閘極氧化層431a貼附於該凹陷之內壁，該閘極電極43c則深入該凹陷之中，該半導體元件即可形成一具有常關型特性、低漏電流及高崩潰電壓的閘極蝕刻金屬-氧化物-半導體-場效電晶體(Gate Recessed Metal-Oxide-Semiconductor Field-Effect Transistor，GR-MOSFET)。
綜上所述，由於本發明藉由於該緩衝層形成該第一高刃差排缺陷密度區域及於該半導體複合層形成該第二高刃差排缺
陷密度區域，而於該半導體複合層產生該虛閘極效應以捕捉電子，形成該延伸空乏區，不僅有效提升該半導體元件的崩潰電壓，並降低該半導體元件中的漏電流，且不需額外的製程步驟進行保護環的設計或是重摻雜區域的製作，而具有體積小及生產上的優勢，因此本發明極具進步性及符合申請發明專利的要件，爰依法提出申請，祈 鈞局早日賜准專利，實感德便。
以上已將本發明做一詳細說明，惟以上所述者，僅為本發明的一較佳實施例而已，當不能限定本發明實施的範圍。即凡依本發明申請範圍所作的均等變化與修飾等，皆應仍屬本發明的專利涵蓋範圍內。
10、10a、10b、10c‧‧‧基底
20、20a、20b、20c‧‧‧緩衝層
21、21a、21b、21c‧‧‧氮化鋁晶核層
22、22a、22b、22c‧‧‧氮化鋁緩衝層
23、23a、23b、23c‧‧‧刃差排缺陷
30、30a、30b、30c‧‧‧半導體複合層
31、31a、31b、31c‧‧‧通道層
32、32a、32b、32c‧‧‧位障層
33、33a、33b、33c‧‧‧刃差排缺陷
34‧‧‧延伸空乏區
40、40a、40b、40c‧‧‧偏壓電極
41‧‧‧蕭基電極
42‧‧‧歐姆電極
43a、43b、43c‧‧‧閘極電極
431、431a‧‧‧閘極氧化層
44a、44b、44c‧‧‧源極電極
45a、45b、45c‧‧‧汲極電極
50、50a、50b、50c‧‧‧中間層
60、60a、60b、60c‧‧‧披覆層
70‧‧‧電子
80、80a、80b、80c‧‧‧鈍化層
VR‧‧‧逆向偏壓
圖1，為本發明第一實施例的剖面示意圖。
圖2，為本發明第一實施例的逆偏示意圖。
圖3A-圖3D，為本發明第一實施例的製作流程示意圖。
圖4，為本發明第二實施例的剖面示意圖。
圖5，為本發明第三實施例的剖面示意圖。
圖6，為本發明第四實施例的剖面示意圖。
10‧‧‧基底
20‧‧‧緩衝層
21‧‧‧氮化鋁晶核層
22‧‧‧氮化鋁緩衝層
23‧‧‧刃差排缺陷
30‧‧‧半導體複合層
31‧‧‧通道層
32‧‧‧位障層
33‧‧‧刃差排缺陷
40‧‧‧偏壓電極
41‧‧‧蕭基電極
42‧‧‧歐姆電極
50‧‧‧中間層
60‧‧‧披覆層
80‧‧‧鈍化層
Claims (11)
- 一種具高崩潰電壓的半導體元件，包含有：一基底；一設於該基底上的緩衝層，該緩衝層包含一第一高刃差排缺陷密度區域；一設於該緩衝層上的半導體複合層，該半導體複合層包含一受該第一高刃差排缺陷密度區域影響而形成的第二高刃差排缺陷密度區域；以及一設於該半導體複合層上的偏壓電極；其中該第二高刃差排缺陷密度區於(0002)面的X光擺動曲線之半高寬值小於250秒弧，且於(1-102)面的X光擺動曲線之半高寬值介於500至2500秒弧之間。 其中該第一高刃差排缺陷密度區域與該第二高刃差排缺陷密度區域形成一由缺陷能階捕捉電子的虛閘極效應而供該半導體複合層形成一從該偏壓電極擴張的延伸空乏區。
- 如申請專利範圍第1項所述的具高崩潰電壓的半導體元件，其中該半導體複合層包含一遠離該緩衝層的位障層以及一與該位障層相接並位於該位障層與該緩衝層之間的通道層，該位障層具有一大於該通道層的能階。
- 如申請專利範圍第2項所述的具高崩潰電壓的半導體元件，其中該通道層的材質為選自氮化鎵、氮化鋁鎵、氮化銦鋁鎵及其組合所組成的群組。
- 如申請專利範圍第2項所述的具高崩潰電壓的半導體元件，其中該位障層的材質為選自氮化鋁鎵、氮化鋁銦、氮化銦鋁鎵及其組合所組成的群組。
- 如申請專利範圍第1項所述的具高崩潰電壓的半導體元件，其中該緩衝層的材質為氮化鋁。
- 如申請專利範圍第1項所述的具高崩潰電壓的半導體元件，其中該第一高刃狀缺陷密度區於(0002)面的X光擺動曲線之半高寬值小於150秒弧，且於(1-102)面的X光擺動曲 線之半高寬值介於1000至5000秒弧之間。
- 如申請專利範圍第1項所述的具高崩潰電壓的半導體元件，其中該緩衝層的成長溫度介於1100至1200℃之間。
- 如申請專利範圍第1項所述的具高崩潰電壓的半導體元件，其中更包含一介於該緩衝層與該半導體複合層之間的中間層。
- 如申請專利範圍第8項所述的具高崩潰電壓的半導體元件，其中該中間層的材質為選自氮化鎵、氮化鋁鎵、氮化鋁銦及其組合所組成之群組。
- 如申請專利範圍第1項所述的具高崩潰電壓的半導體元件，其中更包含一介於該偏壓電極與該半導體複合層之間的披覆層。
- 如申請專利範圍第10項所述的具高崩潰電壓的半導體元件，其中該披覆層的材質為氮化鎵或氮化銦鎵。
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