CN114269972A - 半导体膜 - Google Patents

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Abstract

本发明提供一种α－Ga2O3系半导体膜，其能够明显地提高器件的成品率。该α－Ga2O3系半导体膜是：以具有由α－Ga2O3或α－Ga2O3系固溶体构成的刚玉型结晶结构的结晶为主相的圆形的半导体膜。该半导体膜的表面的中心点X以及4个外周点A、B、C及D各自处的偏角的最大值θmax和最小值θmin满足θmax－θmin≤0.30°的关系。偏角定义为：沿着半导体膜的大致法线方向取向的结晶轴相对于半导体膜的膜面的法线的倾斜角度。外周点A、B、C及D以如下方式进行确定：i)将外周点A及外周点C连结的直线和将外周点B及外周点D连结的直线在中心点X处呈直角相交；且ii)外周点A、B、C及D距半导体膜的外缘的各最短距离为半导体膜的半径的1/5。

Description

半导体膜
技术领域
本发明涉及α－Ga2O3系半导体膜。
背景技术
近年来，氧化镓(Ga2O3)作为半导体用材料得到关注。已知：氧化镓具有α、β、γ、δ及ε这5种晶型，其中，作为亚稳相的α－Ga2O3的带隙非常大，高达5.3eV，作为功率半导体元件用材料而备受期待。
例如，专利文献1(日本特开2014－72533号公报)中公开一种半导体装置，其具备：具有刚玉型结晶结构的基底基板、具有刚玉型结晶结构的半导体层、以及具有刚玉型结晶结构的绝缘膜，并记载了在蓝宝石基板上形成α－Ga2O3膜而作为半导体层的例子。另外，专利文献2(日本特开2016－25256号公报)中公开一种半导体装置，其具备：包含具有刚玉结构的结晶性氧化物半导体作为主成分的n型半导体层、以具有六方晶的结晶结构的无机化合物为主成分的p型半导体层、以及电极。该专利文献2的实施例中公开如下内容，即，在c面蓝宝石基板上形成亚稳相、即具有刚玉结构的α－Ga2O3膜作为n型半导体层并形成具有六方晶的结晶结构的α－Rh2O3膜作为p型半导体层，制作二极管。
另外，专利文献3(国际公开第2013/035843号)中公开一种采用了α－Ga2O3系半导体的MOSFET(也称为MISFET)，并研究了作为充分利用高绝缘击穿电场的功率器件加以利用。专利文献4(日本特开2019－16718号公报)中公开一种采用了α－Ga2O3系半导体的肖特基势垒二极管。
现有技术文献
专利文献
专利文献1：日本特开2014－72533号公报
专利文献2：日本特开2016－25256号公报
专利文献3：国际公开第2013/035843号
专利文献4：日本特开2019－16718号公报
发明内容
如上所述的功率器件是通过在α－Ga2O3系晶片上形成功能层(例如漂移层)和电极而元件化并切断制作的。α－Ga2O3系晶片可以为：a)在蓝宝石等成膜用基底基板上形成α－Ga2O3系半导体膜得到的晶片、b)将在成膜用基底基板上制作的α－Ga2O3系半导体膜从成膜用基底基板转载到其他支撑基板上得到的晶片、c)将较厚形成的α－Ga2O3系半导体膜剥离而使其自立化得到的晶片等。总之，α－Ga2O3系晶片为具备α－Ga2O3系半导体膜或由α－Ga2O3系半导体膜构成的晶片，可以由像这样的1块α－Ga2O3系晶片或者半导体膜经元件化及切断而制作多个元件。不过存在如下问题，即，在这样得到的多个元件中，得到像设计那样的绝缘击穿特性的元件较少，即产品的成品率降低。
本发明的发明人最近得到如下见解，即，可以在半导体膜的中心部至外周部的较宽范围内形成偏角的面内分布较小的半导体膜，据此，能够明显地提高采用α－Ga2O3系半导体膜制作的器件的成品率。
因此，本发明的目的在于，提供一种能够明显地提高器件的成品率的α－Ga2O3系半导体膜。
根据本发明的一个方案，提供一种半导体膜，其是以具有由α－Ga2O3或α－Ga2O3系固溶体构成的刚玉型结晶结构的结晶为主相的圆形的半导体膜，
所述半导体膜的特征在于，
所述半导体膜的表面的中心点X以及4个外周点A、B、C及D各自处的偏角的最大值θmax和最小值θmin满足θmax－θmin≤0.30°的关系，
所述偏角定义为：沿着所述半导体膜的大致法线方向取向的结晶轴相对于所述半导体膜的膜面的法线的倾斜角度，
所述外周点A、B、C及D以如下方式进行确定：i)将所述外周点A及所述外周点C连结的直线和将所述外周点B及所述外周点D连结的直线在所述中心点X处呈直角相交；且ii)所述外周点A、B、C及D距所述半导体膜的外缘的各最短距离为所述半导体膜的半径的1/5。
根据本发明的另一方案，提供一种复合材料，其特征在于，具备：圆形的支撑基板、以及在所述支撑基板上所形成的上述半导体膜。
附图说明
图1是用于说明本发明的半导体膜的表面中的偏角的图。
图2是用于说明本发明的半导体膜的表面中的中心点X以及4个外周点A、B、C及D的位置的图。
图3是表示HVPE(卤化物气相生长法)装置的构成的剖视简图。
图4是表示雾化CVD(化学气相生长)装置的构成的剖视简图。
图5是表示气溶胶沉积(AD)装置的构成的剖视简图。
图6是表示例1～7的肖特基势垒二极管制作中将半导体膜用长条状蓝宝石基板进行遮蔽而用于形成n－层的状态的俯视图。
图7是表示例1～7中制作的肖特基势垒二极管的层构成的剖视简图。
图8是示意性地表示例5中的复合基底基板的制作工序的图。
具体实施方式
半导体膜
本发明的半导体膜以具有刚玉型结晶结构的结晶为主相，该刚玉型结晶结构由α－Ga2O3或α－Ga2O3系固溶体构成。因此，本发明的半导体膜可以称为α－Ga2O3系半导体膜。该半导体膜为圆形，因此，可以用作半导体晶片。并且，半导体膜的表面的中心点X以及4个外周点A、B、C及D各自处的偏角的最大值θmax和最小值θmin满足θmax－θmin≤0.30°的关系。此处，本说明书中，偏角定义为：如图1所示，沿着半导体膜10的大致法线方向取向的结晶轴T相对于半导体膜10的膜面的法线N的倾斜角度θ。另外，外周点A、B、C及D以如下方式进行确定，如图2所示，i)将外周点A及外周点C连结的直线和将外周点B及外周点D连结的直线在中心点X处呈直角相交，且ii)外周点A、B、C及D距半导体膜的外缘的各最短距离为半导体膜的半径的1/5。像这样彼此充分分离的5点处偏角的最大值θmax和最小值θmin满足θmax－θmin≤0.30°的关系的半导体膜可以称为在其中心部至外周部的较宽范围内偏角的面内分布较小的半导体膜，能够明显地提高采用这样的半导体膜制作的器件的成品率。
如上所述，现有技术中，由1块α－Ga2O3系晶片或半导体膜经过元件化及切断而制作多个元件的情况下，存在如下问题，即，得到的多个元件中，得到像设计那样的绝缘击穿特性的元件较少，即产品的成品率降低。就这一点而言，本发明的发明人对成品率较低的原因进行了潜心研究，结果得知，α－Ga2O3系晶片或半导体膜的偏角具有面内分布而使得在其上形成的功能层(例如漂移层)的绝缘击穿电场特性具有偏差，对元件的成品率造成影响。该原因不明，不过，认为：由于晶片或半导体膜存在偏角不同的区域，所以，功能层也继承了偏角不同的区域，形成了具有不同绝缘击穿电场特性的元件。关于偏角的面内分布对绝缘击穿电场特性造成的影响，作为推定机制，考虑有以下二种可能性。
1)将功能层成膜的情况下，在偏角不同的区域间，掺杂剂等杂质的引入量或活化状态不同，对电阻率、绝缘击穿电场特性造成影响。因此，如果在具有偏角的面内分布的晶片或半导体膜上形成功能层，则有可能形成绝缘击穿电场特性不同的区域。就这一点而言，如果偏角的差异较小，则杂质的引入量或活化状态的差异变小。
2)在偏角不同的区域间的边界，应力集中，容易产生位错、晶界等结晶缺陷。因此，认为：在内部存在偏角的边界的元件中，容易发生绝缘击穿。就这一点而言，如果偏角的差异较小，则在边界产生的应力变小，不易产生结晶缺陷。
就这一点而言，对于本发明的半导体膜，其表面的中心点X以及4个外周点A、B、C及D各自处的偏角的最大值θmax和最小值θmin满足θmax－θmin≤0.30°的关系。该半导体膜可以说是偏角范围(θmax－θmin)较小的半导体膜，因此，基于上述的推定机制，认为：由偏角的面内分布所引起的功能层中的绝缘击穿电场特性的偏差减少，器件的成品率明显地提高。因此，功能层的特定为均质，能够以高成品率制造功率器件。偏角范围(θmax－θmin)为0.30°以下，优选为0.20°以下。从提高器件的成品率的观点出发，偏角的面内分布越小越好，偏角范围的下限值没有特别限定，理想的为0°，典型的为0.01°以上。
可以利用公知的方法来进行偏角的测定。例如，可以采用自动X射线结晶方位测定装置(Rigaku制、FSAS III)，以采样宽度0.01°、扫描速度10°/min，实施偏角的测定。应予说明，本发明中，关于偏角的面内分布，采用半导体膜的表面的中心点X以及4个外周点A、B、C及D的合计5点处的偏角作为代表值。这是因为：对偏角的面内分布进行评价的情况下，半导体膜表面的整个区域的评价花费时间，不现实。
如上所述，本发明的半导体膜以具有刚玉型结晶结构的结晶为主相。本说明书中，“以具有刚玉型结晶结构的结晶为主相”是指：具有刚玉型结晶结构的结晶占据半导体膜的80重量％以上，优选占据90重量％以上，更优选占据95重量％以上，进一步优选占据97重量％以上，特别优选占据99重量％以上，最优选占据100重量％。该刚玉型结晶结构由α－Ga2O3或α－Ga2O3系固溶体构成。α－Ga2O3属于三方晶系的结晶组，具有刚玉型结晶结构，其c面为3次对称。另外，α－Ga2O3系固溶体为其他成分固溶于α－Ga2O3得到的物质，维持着刚玉型结晶结构。例如，本发明的半导体膜可以由在α－Ga2O3中固溶有选自由Cr2O3、Fe2O3、Ti2O3、V2O3、Ir2O3、Rh2O3、In2O3及Al2O3构成的组中的1种以上成分得到的α－Ga2O3系固溶体构成。这些成分均具有刚玉型结晶结构，且晶格常数彼此比较接近。因此，这些成分的金属原子在固溶体中容易置换Ga原子。另外，通过使这些成分固溶，能够控制半导体膜的带隙、电气特性和/或晶格常数。这些成分的固溶量可以根据期望的特性而适当变更。另外，α－Ga2O3系固溶体中，作为其他成分，Si、Sn、Ge、N、Mg等元素可以以掺杂剂的形式包含在其中。
本发明的α－Ga2O3系半导体膜的大致法线方向上的取向方位没有特别限定，优选为c轴取向。不过，典型的α－Ga2O3系半导体膜由α－Ga2O3或α－Ga2O3和异种材料的混晶构成，在c轴及a轴这2个轴向上进行取向。只要双轴取向即可，α－Ga2O3系半导体膜可以为单晶，也可以为镶嵌结晶。镶嵌结晶是指：不具有明确的晶界、但结晶的取向方位在c轴及a轴中的一者或两者稍微不同的结晶的集合。双轴取向的评价方法没有特别限定，例如可以采用EBSD(Electron Back Scatter Diffraction Patterns)法、X射线极图等公知的分析方法。例如，采用EBSD法的情况下，对双轴取向α－Ga2O3膜的表面(膜面)或与膜面正交的截面的反极图映射进行测定。得到的反极图映射中，在满足以下2个条件时，可以定义为在大致法线方向和大致膜面方向这2个轴上进行取向，该2个条件为：(A)沿着膜面的大致法线方向以特定方位进行取向，(B)沿着与法线方向正交的大致膜面内方向在与大致法线方向上的取向方位正交的轴上进行取向。换言之，满足上述2个条件的情况下，判断为在c轴及a轴这2个轴上进行取向。例如，膜面的大致法线方向在c轴上进行取向的情况下，大致膜面内方向以与c轴正交的特定方位(例如a轴)进行取向即可。
本发明的半导体膜为圆形，优选为直径5.08cm(2英寸)以上的尺寸，也可以为直径10.0cm以上。半导体膜的尺寸的上限值没有特别限定，典型的为直径30.0cm以下，更典型的为直径20.0cm以下。应予说明，本说明书中，“圆形”不需要为完整的圆形，可以为整体能够大体识别为圆形的大致圆形。例如，可以为圆形的一部分出于结晶方位的特定或其他目的而欠缺的形状。这种情况下，对中心点X以及4个外周点A、B、C及D进行规定时考虑的半导体膜的外缘形状可以基于在假定为没有缺口部分的圆形的情况下虚拟的圆形进行确定。本发明的半导体膜的特征在于偏角的面内分布较小，中心点X以及外周点A、B、C及D只不过是为了方便进行规定的点，以便能够对半导体膜整体的代表性的偏角的值进行评价。因此，为了含义统一地确定中心点X以及外周点A、B、C及D的位置，将半导体膜的形状指定为圆形，不过，即便半导体膜的形状不是圆形，本质上的含义也没有任何变化。例如，即便半导体膜的形状为正方形或矩形(长方形)，如果半导体膜的面内的偏角分布较小，则也可以视为本发明的半导体膜的等同物。像这样的形状的半导体膜中，将对正方形或矩形的半导体膜进行俯视时与膜的外周缘内切的最大圆规定为虚拟圆，根据该虚拟圆的中心点X和虚拟圆的直径(与上述的圆形的半导体膜的情形同样地)确定外周点A、B、C及D的位置即可。通过对这样确定的中心点X以及外周点A、B、C及D处的偏角进行评价，能够实施与圆形的半导体膜同样的评价。
本发明的半导体膜优选为，当将中心点X的偏角设为θX、且将外周点A、B、C及D处的偏角的算术平均角设为θout(＝(θA+θB+θC+θD)/4)时，满足θX＜θout的关系。换言之，半导体膜的中央部的偏角优选小于除了中央部以外的4处外周部的偏角的算术平均值。这种情况下，表示θX与θout之差的Δθ(＝θout－θX)优选满足0°≤Δθ≤0.20°的关系，更优选0°≤Δθ≤0.10°，典型的为0.01°≤Δθ≤0.10°。通过满足如上所述的关系，能够更有效地提高采用α－Ga2O3系半导体膜制作的器件的成品率。
但是，α－Ga2O3系半导体膜产生偏角分布的原因不明，不过，认为因如下理由而形成。首先，存在偏角不同的区域是指：在半导体膜的表面，存在取向方位稍微不同的区域。α－Ga2O3系半导体膜的取向方位错开的理由不明，不过，认为其原因是在基底基板上形成半导体膜时的成膜状态不均匀。具体而言，认为：基板温度、原料、掺杂剂的供给量等成膜条件在成膜用基底基板的面内不均匀的情况或成膜用基底基板的表面状态在面内不同的情况下，半导体膜的生长行为不均匀，取向方位错开进行生长。例如，i)成膜时的升温速度过快的情况下，容易在基底基板产生温度分布。ii)如果在成膜用基底基板的面内，成膜气体或载气的流量不均，则生长行为容易不均匀。iii)使用了翘曲较大的成膜用基底基板的情况下，生长行为有时不均匀。
关于上述iii)，如果基底基板的翘曲较大，则基座等基板保持体和基底基板局部接触，基板温度容易产生不均。另外，因翘曲而在成膜用基底基板表面产生应力，使得晶格常数变得不均匀。认为这也是生长行为不均匀的主要原因之一。采用了较薄的基底基板的情况下，在成膜中也容易发生翘曲。例如，作为成膜用基底基板，使用蓝宝石等与α－Ga2O3系半导体膜产生晶格不匹配的材料的情况下，容易发生翘曲。作为用于抑制成膜中的翘曲的有效方法的例子，可以举出：适当的成膜条件的应用、较厚的成膜用基底基板的使用、抑制翘曲这样的支撑体的应用、晶格常数与α－Ga2O3系半导体膜接近的成膜用基底基板(例如Cr2O3单晶或后述的复合基底基板)的应用等。
如上所述的半导体膜的生长行为的不均匀性具有随着基板尺寸增大而变得显著的倾向。例如，随着基板直径达到直径5.08cm(2英寸)以上、直径10.0cm(4英寸)以上、直径15.24cm(6英寸)以上，影响变大。就这一点而言，对于本发明的半导体膜，即便基底基板的尺寸较大(例如即便为直径5.08cm(2英寸)以上、直径10.0cm(4英寸)以上或直径15.24cm(6英寸)以上)，偏角的面内分布也较小，因此，能够由1块半导体膜或晶片以高成品率制作更多的器件。
但是，在晶格常数与α－Ga2O3不同的蓝宝石基板等基板上成膜的α－Ga2O3系半导体膜有时因成膜条件而成为结晶方位有极微小差异的晶畴的集合体(镶嵌结晶)。该原因不确定，不过，可以举出：由于α－Ga2O3为亚稳相，所以成膜温度为比较低的温度。由于成膜温度为低温，所以吸附成分在基板表面难以迁移，不易进行层流生长。因此，进行岛状生长(三维生长)的生长模式容易占支配地位。特别是，α－Ga2O3系半导体膜与成膜用基底基板之间的晶格不匹配较大的情况下，有时各岛状生长部(晶畴)的结晶取向方位稍微不同。因此，各晶畴没有完全缔合，容易成为镶嵌结晶。认为：因像这样的微观的取向方位的差异叠加，也有可能产生偏角分布。因此，优选通过成膜温度、原料供给速度等成膜条件的适当控制来抑制镶嵌性。另外，认为晶格常数与α－Ga2O3系半导体膜接近的Cr2O3单晶或后述的复合基底基板等的应用也是有效的。通过像这样适当地选择成膜条件或成膜用基底基板，使得α－Ga2O3系半导体膜的取向方位的偏离变小，结果，能够实现偏角的面内分布较小的α－Ga2O3系半导体膜。
对于本发明的半导体膜的膜厚，从成本方面及所需要的特性的观点出发进行适当调整即可。即，如果过厚，则成膜花费时间，因此，从成本方面考虑，优选不是非常厚。另外，制作要求有特别高的绝缘耐压的器件的情况下，优选制成较厚的膜。另一方面，制作要求有纵向(厚度方向)上的导电性的器件的情况下，优选制成较薄的膜。像这样根据期望的特性而适当调整膜厚即可，典型的为0.1～50μm、或0.2～20μm、或0.2～10μm。通过设为像这样的范围的厚度，能够兼顾成本方面及半导体特性。另外，需要自立的半导体膜的情况下，制成较厚的膜即可，例如为50μm以上、或100μm以上，只要没有成本方面的限制，则并不特别设置上限。
本发明的半导体膜可以包含14族元素作为掺杂剂。此处，14族元素为IUPAC(国际纯粹与应用化学联合会)制定的元素周期表的第14族元素，具体的为碳(C)、硅(Si)、锗(Ge)、锡(Sn)及铅(Pb)中的任一元素。半导体膜中的掺杂剂(14族元素)的含量优选为1.0×1016～1.0×1021/cm3，更优选为1.0×1017～1.0×1019/cm3。这些掺杂剂优选在膜中均匀地分布，半导体膜的表面和背面的掺杂剂浓度为相同程度。
本发明的半导体膜可以为膜单独的自立膜的形态，也可以形成在支撑基板上。后者的情况下，本发明的半导体膜可以形成在圆形的支撑基板上。支撑基板优选为直径5.08cm(2英寸)以上的尺寸。支撑基板的尺寸与半导体膜的尺寸同样地，可以为10.0cm以上的尺寸，上限值没有特别限定，典型的为直径30.0cm以下，更典型的为直径20.0cm以下。支撑基板的厚度优选为0.5mm以上，更优选为0.8mm以上，进一步优选为1.4mm以上。如果为像这样的厚度，则在成膜时不易发生支撑基板的翘曲，容易形成偏角的面内分布较小的半导体膜。支撑基板的厚度的上限没有特别限定，典型的为5.0mm以下，更典型的为4.0mm以下。
支撑基板优选为具有刚玉结构且在c轴及a轴这两个轴上取向的基板(双轴取向基板)。通过支撑基板采用具有刚玉结构的双轴取向基板，能够兼作用于使半导体膜异质外延生长的晶种。双轴取向基板可以为多晶、镶嵌结晶(结晶方位偏离若干的结晶的集合)，也可以为蓝宝石、Cr2O3等单晶。只要具有刚玉结构即可，可以由单一材料构成，也可以为多个材料的固溶体。支撑基板的主成分优选为选自由α－Cr2O3、α－Fe2O3、α－Ti2O3、α－V2O3、α－Rh2O3及α－Al2O3构成的组中的材料、或者包含选自由α－Al2O3、α－Cr2O3、α－Fe2O3、α－Ti2O3、α－V2O3、及α－Rh2O3构成的组中的2种以上的固溶体。其中，就容易从商业上获得热传导性优异、大面积且高品位的基板这一点而言，特别优选为蓝宝石(α－Al2O3单晶)，从减少结晶缺陷的观点出发，特别优选为α－Cr2O3或α－Cr2O3与异种材料的固溶体。
另外，作为支撑基板兼异质外延生长用的晶种，还可以采用如下复合基底基板，该复合基底基板是在蓝宝石、Cr2O3等刚玉单晶上形成由具有a轴长度和/或c轴长度比蓝宝石大的刚玉型结晶结构的材料构成的取向层得到的。取向层包含：选自由α－Cr2O3、α－Fe2O3、α－Ti2O3、α－V2O3、及α－Rh2O3构成的组中的材料、或者含有选自由α－Al2O3、α－Cr2O3、α－Fe2O3、α－Ti2O3、α－V2O3、及α－Rh2O3构成的组中的2种以上的固溶体。
另外，可以将在成膜用基底基板上制作的半导体膜分离，转载于另一支撑基板。另一支撑基板的材质没有特别限定，从材料物性的观点出发，选择适合的材料即可。例如，从热传导率的观点出发，优选为Cu等金属基板、SiC、AlN等陶瓷基板等。另外，也优选采用25～400℃下的热膨胀率为6～13ppm/K的基板。通过采用具有该热膨胀率的支撑基板，能够减小与半导体膜之间的热膨胀差，结果，能够抑制由热应力所导致的半导体膜中的开裂或膜剥落等。作为该支撑基板的例子，可以举出由Cu－Mo复合金属构成的基板。Cu和Mo的复合比率可以考虑与半导体膜之间的热膨胀率匹配度、热传导率、导电率等来适当选择。
半导体膜的制造方法
本发明的半导体膜可以如下制造，作为基底基板，采用上述的支撑基板(优选为蓝宝石基板或复合基底基板)，在基底基板上(复合基底基板的情况下，在取向层上)将α－Ga2O3系材料成膜，由此制造半导体膜。半导体层的形成方法可以采用公知的方法，作为优选例，可以举出：雾化CVD法(雾化化学气相生长法)、HVPE法(卤化物气相生长法)、MBE法(分子束外延法)、MOCVD法(有机金属气相生长法)及水热合成法，特别优选为雾化CVD法或HVPE法。雾化CVD法或HVPE法等气相生长法的情况下，基底基板的厚度优选为0.5mm以上，更优选为0.8mm以上，进一步优选为1.4mm以上。如果是像这样的厚度，则在成膜时不易发生基底基板的翘曲，容易形成偏角的面内分布较小的半导体膜。基底基板的厚度的上限没有特别限定，典型的为5.0mm以下，更典型的为4.0mm以下。
以下，对作为特别优选的成膜方法的HVPE法及雾化CVD法进行说明。
HVPE法(卤化物气相生长法)为CVD的一种，是能够应用于Ga2O3、GaN等化合物半导体的成膜的方法。该方法中，使Ga原料和卤化物反应而产生卤化镓气体，向成膜用基底基板上供给。同时，将O2气体向成膜用基底基板上供给，通过卤化镓气体和O2气体发生反应，使得Ga2O3在成膜用基底基板上生长。这是能够进行高速及厚膜生长、且具有广泛的工业成就的方法，不仅报告有α－Ga2O3的成膜例，还报告有β－Ga2O3的成膜例。
图3中示出了采用HVPE法的气相生长装置(HVPE装置)的一例。HVPE装置20具备：反应器22、供成膜用基底基板24载放的基座26、氧原料供给源30、载气供给源28、GeCl4供给源32、Ga原料供给源34、加热器36、以及气体排出部38。反应器22应用不与原料发生反应的任意反应器，例如石英管。加热器36应用至少能够加热至700℃(优选为900℃以上)的任意加热器，例如电阻加热式的加热器。
对于Ga原料供给源34，在内部载放有金属Ga，并被供给卤素气体或卤化氢气体、例如HCl。卤素气体或卤化气体优选为Cl2或HCl。所供给的卤素气体或卤化气体与金属Ga发生反应，产生卤化镓气体，向成膜用基底基板24供给。卤化镓气体优选包含GaCl和/或GaCl3。氧原料供给源30可以供给选自由O2、H2O及N2O构成的组中的氧源，不过，优选为O2。这些氧原料气体与卤化镓气体同时向基底基板供给。GeCl4供给源32将使GeCl4液体冒泡产生的GeCl4蒸气向反应器22内供给。应予说明，Ga原料、氧原料气体可以与N2、稀有气体等载气一同供给。
气体排出部38可以与例如扩散泵、旋转泵等真空泵连接，不仅可以将反应器22内的未反应的气体排出，还可以将反应器22内控制为减压状态。由此，气相反应的抑制及生长速度分布能够得到改善。
采用加热器36，将成膜用基底基板24加热至规定的温度，并同时供给卤化镓气体和氧原料气体，由此在成膜用基底基板24上形成α－Ga2O3。对于成膜温度，α－Ga2O3成膜并在膜中产生空隙即可，没有特别限定，例如典型的为250℃～900℃。Ga原料气体、氧原料气体的分压也没有特别限定。例如，Ga原料气体(卤化镓气体)的分压可以设为0.05kPa以上10kPa以下的范围，氧原料气体的分压可以设为0.25kPa以上50kPa以下的范围。
形成作为掺杂剂含有14族元素的α－Ga2O3系半导体膜的情况、或形成包含In、Al的氧化物等的与α－Ga2O3的混晶膜的情况下，可以另行设置供给源(例如图3中的GeCl4供给源32)而供给它们的卤化物等，也可以将卤化物混合而从Ga原料供给源34进行供给。另外，可以在与金属Ga相同的部位载放含有14族元素、或In、Al等的材料，使其与卤素气体或卤化氢气体反应，以卤化物的形式供给。供给至成膜用基底基板24的这些卤化物气体与卤化镓同样地与氧原料气体反应而成为氧化物，进入α－Ga2O3系半导体膜中。
雾化CVD法是：使原料溶液雾化或液滴化而产生喷雾或液滴，采用载气将喷雾或液滴向具备基板的成膜室输送，在成膜室内使喷雾或液滴发生热分解及化学反应而在基板上形成膜并使其生长的方法，不需要真空工艺，能够以短时间制作大量的样品。图4中示出雾化CVD装置的一例。图4所示的雾化CVD装置40具有：雾化发生室42，其使载气G及原料溶液L产生喷雾M；以及成膜室50，其将喷雾M吹到基板56并经过热分解及化学反应而形成半导体膜58。雾化发生室42具备：载气导入口44，其供载气G导入；超声波振荡器46，其设置于雾化发生室42内；以及通道48，其将雾化发生室42内产生的喷雾M向成膜室50输送。在雾化发生室42内收纳有原料溶液L。超声波振荡器46构成为：对原料溶液L提供超声波振动，能够使其与载气G一同产生喷雾M。成膜室50具备：喷嘴52，其用于将经由通道48而导入的喷雾M吹到基板56；工作台54，其供基板56固定；加热器62，其设置于工作台54的背面附近而用于对工作台54及基板56进行加热；以及排气口64，其用于将载气G排出。
作为雾化CVD法中采用的原料溶液L，只要为可得到α－Ga2O3系半导体膜的溶液即可，没有限定，例如可以举出：使Ga和/或与Ga形成固溶体的金属的有机金属络合物或卤化物溶解于溶剂得到的溶液。作为有机金属络合物的例子，可以举出乙酰丙酮络合物。另外，在半导体层中加入掺杂剂的情况下，可以在原料溶液中加入掺杂剂成分的溶液。此外，在原料溶液中可以加入盐酸等添加剂。作为溶剂，可以使用水、醇等。
接下来，使得到的原料溶液L雾化或液滴化而产生喷雾M或液滴。作为雾化或液滴化的方法的优选例，可以举出采用超声波振荡器46而使原料溶液L振动的方法。然后，采用载气G将得到的喷雾M或液滴向成膜室50输送。作为载气G，没有特别限定，可以采用氧、臭氧、氮等不活泼性气体、及氢等还原气体中的一种或二种以上。
在成膜室50中具备基板56。输送至成膜室50的喷雾M或液滴在其中发生热分解及化学反应，从而在基板56上形成半导体膜58。反应温度根据原料溶液L的种类而不同，优选为300～800℃，更优选为400～700℃。另外，成膜室50内的气氛只要可得到期望的半导体膜即可，没有特别限定，典型地选自氧气气氛、不活泼性气体气氛、真空气氛、还原气氛及大气气氛中的任一者。
像这样得到的半导体膜可以直接或分割而制成半导体元件。或者，可以将半导体膜自复合基底基板剥离而设为膜单体的形态。这种情况下，为了使自复合基底基板的剥离变得容易，可以在复合基底基板的取向层表面(成膜面)预先设置有剥离层。对于这样的剥离层，可以举出在复合基底基板表面设置有C注入层或H注入层。另外，可以在半导体膜的成膜初期使C或H注入于膜中，在半导体膜侧设置剥离层。此外，也可以在复合基底基板上所形成的半导体膜的表面(即与复合基底基板相反一侧的面)粘接或接合与复合基底基板不同的支撑基板(安装基板)，然后，自半导体膜剥离除去复合基底基板。作为该支撑基板(安装基板)，可以采用25～400℃下的热膨胀率为6～13ppm/K的基板、例如由Cu－Mo复合金属构成的基板。另外，作为将半导体膜和支撑基板(安装基板)粘接及接合的方法的例子，可以举出钎焊、锡焊、固相接合等公知的方法。此外，可以在半导体膜与支撑基板之间设置欧姆电极、肖特基电极等电极、或粘接层等其他层。
在功率器件等半导体元件的制造中，在半导体膜上形成有漂移层等功能层。关于漂移层等功能层的形成，也可以采用公知的方法，作为优选例，可以举出：雾化CVD法、HVPE法、MBE法、MOCVD法及水热合成法，特别优选为雾化CVD法或HVPE法。
复合基底基板的制造方法
上述的复合基底基板可以优选如下制造，即，(a)准备蓝宝石基板；(b)制作规定的取向前驱体层；(c)在蓝宝石基板上，对取向前驱体层进行热处理，使取向前驱体层的至少蓝宝石基板附近的部分转化为取向层；(d)根据期望而施加磨削、研磨等加工，使取向层的表面露出。该取向前驱体层通过热处理而成为取向层，其包含：具有a轴长度和/或c轴长度比蓝宝石大的刚玉型结晶结构的材料、或者通过后述的热处理而成为a轴长度和/或c轴长度比蓝宝石大的刚玉型结晶结构的材料。另外，取向前驱体层除了包含具有刚玉型结晶结构的材料以外，还可以包含微量成分。根据该制造方法，能够以蓝宝石基板为晶种而促进取向层的生长。即，蓝宝石基板的单晶特有的高结晶性和结晶取向方位被取向层继承。
(a)蓝宝石基板的准备
为了制作基底基板，首先，准备蓝宝石基板。使用的蓝宝石基板可以具有任意方位面。即，可以具有a面、c面、r面、m面，也可以相对于这些面而具有规定的偏角。例如，使用c面蓝宝石的情况下，相对于表面进行c轴取向，因此，能够容易地在其上异质外延生长c轴取向的取向层。另外，为了调整电气特性，还可以使用加入了掺杂剂的蓝宝石基板。作为该掺杂剂，可以使用公知的掺杂剂。
(b)取向前驱体层的制作
制作包含具有a轴长度和/或c轴长度比蓝宝石大的刚玉型结晶结构的材料、或通过热处理而成为a轴长度和/或c轴长度比蓝宝石大的刚玉型结晶结构的材料的取向前驱体层。形成取向前驱体层的方法没有特别限定，可以采用公知的方法。作为形成取向前驱体层的方法的例子，可以举出：AD(气溶胶沉积)法、溶胶凝胶法、水热法、溅射法、蒸镀法、各种CVD(化学气相生长)法、PLD法、CVT(化学气相输运)法、升华法等。作为CVD法的例子，可以举出：热CVD法、等离子CVD法、雾化CVD法、MO(有机金属)CVD法等。或者，可以为如下方法，即，预先制作取向前驱体的成型体，将该成型体载放在蓝宝石基板上。可以将取向前驱体的材料利用流延成型或压制成型等方法进行成型来制作该成型体。另外，还可以采用如下方法，即，作为取向前驱体层，使用预先利用各种CVD法、烧结等制作的多晶体，并载放在蓝宝石基板上。
不过，优选为气溶胶沉积(AD)法、各种CVD法或溅射法。通过采用这些方法，能够以比较短的时间形成致密的取向前驱体层，容易以蓝宝石基板为晶种进行异质外延生长。特别是，AD法不需要高真空的工艺，成膜速度也相对较快，因此，在制造成本方面也比较理想。使用溅射法的情况下，还可以使用与取向前驱体层相同材料的靶标进行成膜，不过，也可以采用使用金属靶标在氧气氛下进行成膜的反应性溅射法。将预先制作的成型体载放在蓝宝石上的方法也作为简易的方法而优选，不过，由于取向前驱体层不致密，所以在后述的热处理工序中需要进行致密化的工艺。作为取向前驱体层而采用预先制作的多晶体的方法中，需要制作多晶体的工序和在蓝宝石基板上进行热处理的工序这两个工序。另外，为了提高多晶体与蓝宝石基板的密合性，还需要预先使多晶体的表面充分平滑等。任一方法都可以采用公知的条件，不过，以下，对采用AD法而直接形成取向前驱体层的方法和将预先制作的成型体载放在蓝宝石基板上的方法进行说明。
AD法为如下技术，即，将微粒或微粒原料与气体混合，进行气溶胶化，从喷嘴中高速喷射该气溶胶，使其冲撞基板，形成被膜，该AD法具有能够在常温下形成致密化的被膜的特征。将该AD法中使用的成膜装置(气溶胶沉积(AD)装置)的一例示于图5。图5所示的成膜装置70构成为：在气压低于大气压的气氛下将原料粉末喷射到基板上的AD法中使用的装置。该成膜装置70具备：气溶胶生成部72，其生成包含原料成分的原料粉末的气溶胶；以及成膜部80，其将原料粉末喷射到蓝宝石基板71而形成包含原料成分的膜。气溶胶生成部72具备：气溶胶生成室73，其对原料粉末进行收纳并接受来自未图示的气瓶的载气供给而生成气溶胶；原料供给管74，其将生成的气溶胶向成膜部80供给；以及励振器75，其以10～100Hz的振动频率对气溶胶生成室73及其中的气溶胶施加振动。成膜部80具备：成膜腔室82，其向蓝宝石基板71喷射气溶胶；基板保持架84，其配设于成膜腔室82的内部并对蓝宝石基板71进行固定；以及X－Y工作台83，其使基板保持架84在X轴－Y轴方向上移动。另外，成膜部80具备：喷射喷嘴86，其前端形成有狭缝87并将气溶胶向蓝宝石基板71喷射；以及真空泵88，其将成膜腔室82减压。
对于AD法，已知可以通过成膜条件来控制膜厚、膜质等。例如，AD膜的形态容易受到原料粉末冲撞基板的冲撞速度、原料粉末的粒径、气溶胶中的原料粉末的凝聚状态、每单位时间的喷射量等的影响。原料粉末冲撞基板的冲撞速度受到成膜腔室82与喷射喷嘴86内的差压、或喷射喷嘴的开口面积等的影响。不采用适当条件的情况下，有时被膜成为压粉体或者产生气孔，因此，需要适当控制这些因素。
采用预先制作了取向前驱体层的成型体的情况下，可以将取向前驱体的原料粉末成型而制作成型体。例如，采用压制成型的情况下，取向前驱体层为压制成型体。可以基于公知的方法，将取向前驱体的原料粉末压制成型来制作压制成型体，例如，将原料粉末放入模具中并以优选为100～400kgf/cm2、更优选为150～300kgf/cm2的压力进行压制来制作即可。另外，成型方法没有特别限定，除了采用压制成型以外，还可以采用流延成型、浇铸成型、挤出成型、刮板法及这些方法的任意组合。例如，采用流延成型的情况下，优选在原料粉末中适当加入粘合剂、增塑剂、分散剂、分散介质等添加物进行浆料化，使该浆料从狭缝状较细的喷出口通过，由此呈片状地喷出及成型。成型为片状的成型体的厚度没有限定，从操作的观点考虑，优选为5～500μm。另外，需要较厚的取向前驱体层的情况下，将多块该片材成型体堆叠，以期望的厚度进行使用即可。
对于这些成型体，通过之后在蓝宝石基板上的热处理，使得蓝宝石基板附近的部分成为取向层。如上所述，该方法中，需要在后述的热处理工序中使成型体烧结而致密化。因此，成型体除了包含具有或带来刚玉型结晶结构的材料以外，还可以包含烧结助剂等微量成分。
(c)蓝宝石基板上的取向前驱体层的热处理
将形成有取向前驱体层的蓝宝石基板于1000℃以上的温度进行热处理。通过该热处理，能够将取向前驱体层的至少蓝宝石基板附近的部分转化为致密的取向层。另外，通过该热处理，能够使取向层异质外延生长。即，通过由具有刚玉型结晶结构的材料构成取向层，在热处理时发生具有刚玉型结晶结构的材料以蓝宝石基板为晶种进行结晶生长的异质外延生长。此时，发生结晶的重新排列，结晶仿照蓝宝石基板的结晶面进行排列。结果，能够使蓝宝石基板和取向层的结晶轴一致。例如可以采用如下方案，即，当使用c面蓝宝石基板时，蓝宝石基板和取向层相对于基底基板的表面均进行了c轴取向。并且，通过该热处理，能够在取向层的一部分形成梯度组成区域。即，热处理时，在蓝宝石基板与取向前驱体层的界面发生反应，蓝宝石基板中的Al成分向取向前驱体层中扩散和/或取向前驱体层中的成分向蓝宝石基板中扩散，形成由包含α－Al2O3的固溶体构成的梯度组成区域。
应予说明，已知：在各种CVD法、溅射法、PLD法、CVT法、升华法等方法中，有时不经1000℃以上的热处理就在蓝宝石基板上发生异质外延生长。不过，取向前驱体层优选为：在其制作时处于未取向的状态、即非晶质或无取向的多晶，在本热处理工序时以蓝宝石为晶种而发生结晶的重新排列。据此，能够有效地降低到达取向层表面的结晶缺陷。该理由不确定，不过，认为可能是因为：在取向层下部产生的结晶缺陷容易彼此抵消。
热处理只要得到刚玉型结晶结构并发生以蓝宝石基板为晶种的异质外延生长即可，没有特别限定，可以在管状炉、加热板等公知的热处理炉中实施。另外，不仅可以采用这些常压(无压)下的热处理，也可以采用热压、HIP等加压热处理、常压热处理与加压热处理的组合。热处理条件可以根据用于取向层的材料而适当选择。例如，热处理的气氛可以从大气、真空、氮及不活泼性气体气氛中选择。优选的热处理温度也根据用于取向层的材料而发生变化，不过，例如优选为1000～2000℃，更优选为1200～2000℃。热处理温度及保持时间与异质外延生长中产生的取向层的厚度及由与蓝宝石基板之间的扩散形成的梯度组成区域的厚度有关，可以根据材料的种类、目标取向层、梯度组成区域的厚度等而适当调整。不过，将预先制作的成型体用作取向前驱体层的情况下，需要在热处理中进行烧结而使其致密化，优选高温下的常压烧成、热压、HIP、或它们的组合。例如，采用热压的情况下，表面压力优选为50kgf/cm2以上，更优选为100kgf/cm2以上，特别优选为200kgf/cm2以上，上限没有特别限定。另外，对于烧成温度，只要发生烧结、致密化以及异质外延生长即可，也没有特别限定，优选为1000℃以上，更优选为1200℃以上，进一步优选为1400℃以上，特别优选为1600℃以上。烧成气氛也可以从大气、真空、氮及不活泼性气体气氛中选择。外模等烧成夹具可以利用石墨制或氧化铝制的夹具等。
(d)取向层表面的露出
在通过热处理而在蓝宝石基板附近形成的取向层之上有可能存在或残留有取向前驱体层或取向性较差或者无取向的表面层。这种情况下，优选对源自取向前驱体层一侧的面施加磨削、研磨等加工，使取向层的表面露出。据此，具有优异的取向性的材料在取向层的表面露出，因此，能够使半导体层在其上有效地外延生长。除去取向前驱体层及表面层的方法没有特别限定，例如可以举出：进行磨削及研磨的方法、进行离子束铣削的方法。优选利用采用了磨粒的研磨加工或化学机械研磨(CMP)来进行取向层的表面的研磨。
实施例
通过以下的例子，对本发明进一步具体地进行说明。
例1
(1)利用HVPE法制作α－Ga2O3系半导体膜
(1a)基底基板的准备
作为基底基板，准备厚度2.0mm、直径15.24cm(6英寸)的c面蓝宝石基板(偏角0°)。
(1b)成膜
准备图3所示的构成的HVPE装置20。HVPE装置20的构成如上所述。将金属Ga配置于反应器22内，供给氯化氢气体(HCl)。据此，使金属Ga和氯化氢发生反应而生成Ga的卤化物，向成膜用基底基板24供给。另外，使GeCl4液体冒泡(未图示)，将得到的GeCl4的蒸气向反应器22内供给。同时，将作为氧原料的O2气体及作为载气的N2气体向反应器22内导入。这样，利用HVPE法于530℃的生长温度进行20分钟成膜，得到成膜用基底基板24及在成膜用基底基板24上形成的半导体膜作为复合材料。
(2)评价
(2a)表面EDX
针对得到的半导体膜表面，利用能量分散型X射线分析(EDX)，进行组成分析，结果仅检测到Ga及O。由此可知：得到的半导体膜由Ga氧化物构成。
(2b)表面EBSD
利用安装有电子背散射衍射装置(EBSD)(牛津仪器公司制Nordlys Nano)的SEM(日立高新技术公司制、SU－5000)，在500μm×500μm的视野内，实施Ga氧化物膜表面的反极图方位映射。该EBSD测定的各条件如下。
＜EBSD测定条件＞
·加速电压：15kV
·点强度：70
·工作距离：22.5mm
·步进尺寸：0.5μm
·试样倾斜角：70°
·测定程序：Aztec(version3.3)
由得到的反极图方位映射可知：Ga氧化物膜具有在基板法线方向上进行c轴取向且在面内也进行取向的双轴取向的刚玉型结晶结构。由这些结果确认到：得到的半导体膜为由α－Ga2O3构成的刚玉型结晶结构的取向膜。
(2c)偏角测定
在图2所示的半导体膜的表面的中心点X、以及外周点A、B、C及D处，对刚玉型Ga氧化物膜的偏角进行测定。采用自动X射线结晶方位测定装置(Rigaku制FSAS III)，以采样宽度0.01°、扫描速度10°/min的条件进行偏角测定。将中心点X、以及外周点A、B、C及D处得到的偏角分别设为θX、θA、θB、θC、及θD，根据这些值，计算出偏角的最大值θmax与最小值θmin之差(偏角范围)、θA、θB、θC及θD的算术平均角θout、以及θX与θout之差Δθ(＝θout－θX)。将结果示于表1。
(2d)器件的成品率
如图6所示，在上述(1b)中得到的半导体膜58，呈8mm间隔的条纹状地配置2mm宽度的多个长条状蓝宝石基板90进行遮蔽后，如图7所示，形成n－层106。关于n－层106的形成，不进行GeCl4的供给，且将成膜时间设为10分钟，除此以外，与上述(1b)同样地进行。n－层106形成后，拆下作为掩膜的蓝宝石基板90，使n+层104露出。按n+层104的露出部分(宽度2mm)位于端部的方式将复合材料60切成10mm见方的尺寸，得到148个样品。在n+层104的露出区域形成直径60μm的尺寸的Ti电极108(欧姆电极)，另一方面，在n－层106上形成Pt电极110(肖特基电极)。这样，制作图7所示的横型的肖特基势垒二极管100。对所制作的148个器件分别施加规定的电压，将没有发生绝缘击穿的器件设为良品，将发生了绝缘击穿的器件设为不良品，计算出成品率。将结果示于表1。
应予说明，本例中，肖特基势垒二极管100采用横型器件的形态，以便对器件的成品率进行评价，不过，在将基底基板56除去而制作的纵型器件中，也显示出与本例的横型器件同样的倾向。
例2
采用厚度1.3mm、直径15.24cm(6英寸)的c面蓝宝石基板(偏角0°)来代替上述(1a)的基底基板，除此以外，与例1同样地进行半导体膜的制作及各种评价。结果如表1所示。
例3
采用厚度0.7mm、直径15.24cm(6英寸)的c面蓝宝石基板(偏角0°)来代替上述(1a)的基底基板，除此以外，与例1同样地进行半导体膜的制作及各种评价。结果如表1所示。
例4
采用厚度2.0mm、直径15.24cm(6英寸)的c面蓝宝石基板(偏角0.5°)来代替上述(1a)的基底基板，除此以外，与例1同样地进行半导体膜的制作及各种评价。结果如表1所示。
例5
采用如下制作及评价的厚度1.35mm、直径15.24cm(6英寸)的复合基底基板来代替上述(1a)的基底基板，除此以外，与例1同样地进行半导体膜的制作及各种评价。结果如表1所示。
(复合基底基板的制作)
(a)取向前驱体层的制作
作为原料粉体，采用Cr2O3粉体(Lanxess公司制、COLORTHERM Green)，作为种基板，采用厚度1.3mm、直径15.24cm(6英寸)的c面蓝宝石基板，利用图5所示的气溶胶沉积(AD)装置70，在种基板(蓝宝石基板)上形成由Cr2O3构成的AD膜。气溶胶沉积(AD)装置70的构成如上所述。
AD成膜条件如下。即，载气设为N2，采用形成有长边5mm×短边0.3mm的狭缝的陶瓷制的喷嘴。喷嘴的扫描条件如下：以0.5mm/s的扫描速度，沿着与狭缝的长边垂直且前进的方向移动155mm，沿着狭缝的长边方向移动5mm，沿着与狭缝的长边垂直且返回的方向移动155mm，沿着狭缝的长边方向且与初始位置相反的方向移动5mm，反复进行该扫描，在沿着狭缝的长边方向自初始位置移动了155mm的时刻沿着与此前相反的方向进行扫描并返回至初始位置，将这样的循环设为1个循环，反复进行500个循环。室温下的1个循环的成膜中，将输送气体的设定压力调整为0.06MPa，将流量调整为6L/min，将腔室内压力调整为100Pa以下。像这样形成的AD膜(取向前驱体层)的厚度为约100μm。
(b)取向前驱体层的热处理
将形成有AD膜(取向前驱体层)的蓝宝石基板从AD装置中取出，在氮气氛中于1700℃进行4小时退火。
(c)磨削及研磨
将得到的基板固定于陶瓷平台，采用粒度号#2000以内的磨石，将源自AD膜一侧的面磨削至取向层露出，然后，利用采用了金刚石磨粒的研磨加工，使板面进一步平滑化。此时，一边使金刚石磨粒的尺寸从3μm阶段性地减小至0.5μm，一边进行研磨加工，由此提高板面的平坦性。然后，利用采用了胶体二氧化硅的化学机械研磨(CMP)，实施镜面精加工，得到在蓝宝石基板上具备取向层的复合基底基板。应予说明，将基板的源自AD膜一侧的面称为“表面”。加工后的取向层表面的算术平均粗糙度Ra为0.1nm，磨削及研磨量在将多晶部和取向层相加时为约50μm，研磨后的复合基底基板的厚度为1.35mm。
(d)取向层的评价
(d1)截面EDX
采用能量分散型X射线分析(EDX)，进行与基板主面正交的截面的组成分析。结果，在从复合基底基板的表面至深度约20μm为止的范围内，仅检测出Cr及O。Cr及O的比率在深度约20μm的范围内几乎没有变化，可知形成有与深度约20μm相当的厚度的Cr氧化物层。另外，在从该Cr氧化物层进一步至深度30μm为止的范围内，检测出Cr、O及Al，可知在Cr氧化物层与蓝宝石基板之间形成有深度约30μm的Cr－Al氧化物层(梯度组成层)。在Cr－Al氧化物层内，确认到如下情形，即，Cr和Al的比率不同，在蓝宝石基板侧，Al浓度较高，在靠近Cr氧化物层一侧，Al浓度降低。
(d2)表面EBSD
利用安装有电子背散射衍射装置(EBSD)(牛津仪器公司制Nordlys Nano)的SEM(日立高新技术公司制、SU－5000)，在500μm×500μm的视野内，实施由Cr氧化物层构成的基板表面的反极图方位映射。该EBSD测定的各条件如下。
＜EBSD测定条件＞
·加速电压：15kV
·点强度：70
·工作距离：22.5mm
·步进尺寸：0.5μm
·试样倾斜角：70°
·测定程序：Aztec(version3.3)
由得到的反极图方位映射可知：Cr氧化物层为具有在基底基板法线方向上进行c轴取向且在面内方向上也进行取向的双轴取向的刚玉型结晶结构的层。这说明了：在基板表面形成有由α－Cr2O3构成的取向层。在以上结果的基础上，将复合基底基板的制作工序示意性地示于图8(a)～(d)。
(d3)XRD
采用多功能高分辨率X射线衍射(XRD)装置(布鲁克·AXS株式会社制、D8DISCOVER)，进行基板表面的XRD面内测定。具体而言，根据基板表面的高度调整Z轴后，相对于(11－20)晶面，调整Chi、Phi、ω、2θ，进行轴建立，在以下所示的条件下进行2θ－ω测定。
＜XRD测定条件＞
·管电压：40kV
·管电流：40mA
·检测器：Tripple Ge(220)Analyzer
·利用Ge(022)非对称反射单色仪进行平行单色光化(半值宽度28秒)得到的CuKα射线
·步进宽度：0.001°
·扫描速度：1.0秒/步
结果可知：取向层的a轴长度为
Figure BDA0003443350390000211
例6
(1)利用雾化CVD法制作α－Ga2O3系半导体膜
(1a)基底基板的准备
作为基底基板，准备厚度2.0mm、直径15.24cm(6英寸)的c面蓝宝石基板(偏角0°)。
(1b)原料溶液的制作
在盐酸中添加金属Ga，于室温搅拌3周，由此得到镓离子浓度为3mol/L的氯化镓溶液。在得到的氯化镓溶液中加入水，按镓离子浓度为60mmol/L的方式制备水溶液。在该水溶液中，按1.2mmol/L的方式加入氯化锡(II)，然后，添加氢氧化铵，将pH调整为4.0，制成原料溶液。
(1c)成膜准备
准备图4所示的构成的雾化CVD装置40。雾化CVD装置40的构成如上所述。在雾化CVD装置40中，将上述(1b)中得到的原料溶液L收纳于雾化发生室42内。将直径15.24cm(6英寸)的c面蓝宝石基板作为基板56设置于工作台54，使喷嘴52的前端与基板56之间的距离为120mm。利用加热器62，使工作台54的温度升温至550℃，为了使温度稳定化而保持30分钟。打开流量调节阀(未图示)，将作为载气G的氮气经由雾化发生室42而向成膜室50内供给，将成膜室50的气氛以载气G充分置换。然后，将载气G的流量调节为2.0L/min。
(1c)成膜
通过超声波振荡器46，使原料溶液L雾化，将产生的喷雾M通过载气G而向成膜室50内导入。使喷雾M在成膜室50内、特别是基板56(具体的为蓝宝石基板)的表面发生反应，由此在基板56上经90分钟而形成半导体膜58。这样得到由基板56及在该基板56上形成的半导体膜58构成的复合材料60。
(2)评价
(2a)表面EDX
针对得到的半导体膜58的表面，利用能量分散型X射线分析(EDX)，进行组成分析，结果仅检测到Ga及O。由此可知：半导体膜58由Ga氧化物构成。
(2b)表面EBSD
与例1(2b)同样地实施了Ga氧化物膜表面的反极图方位映射。由得到的反极图方位映射可知：Ga氧化物膜具有在基板法线方向上进行c轴取向且在面内也进行取向的双轴取向的刚玉型结晶结构。这说明形成有由α－Ga2O3构成的取向膜。
(2c)偏角测定
与例1(2c)同样地进行偏角的测定。将结果示于表1。
(2d)器件的成品率
如图6所示，在上述(1b)中得到的半导体膜58，呈8mm间隔的条纹状地配置2mm宽度的多个长条状蓝宝石基板90进行遮蔽后，如图7所示，形成n－层106。关于n－层106的形成，不进行氯化锡(II)的供给，且将成膜时间设为45分钟，除此以外，与上述(1b)同样地进行。n－层106形成后，拆下作为掩膜的蓝宝石基板90，使n+层104露出。按n+层104的露出部分(宽度2mm)位于端部的方式将复合材料60切成10mm见方的尺寸，得到148个样品。在n+层104的露出区域形成直径60μm的尺寸的Ti电极108(欧姆电极)，另一方面，在n－层106上形成Pt电极110(肖特基电极)。这样，制作图7所示的横型的肖特基势垒二极管100。对所制作的148个器件分别施加规定的电压，将没有发生绝缘击穿的器件设为良品，将发生了绝缘击穿的器件设为不良品，计算出成品率。将结果示于表1。
例7(比较)
采用厚度0.4mm、直径15.24cm(6英寸)的c面蓝宝石基板(偏角0°)来代替上述(1a)的基底基板，除此以外，与例1同样地进行半导体膜的制作及各种评价。结果如表1所示。
[表1]
表1
Figure BDA0003443350390000231
*表示比较例。

Claims (7)

1.一种半导体膜，其是以具有由α－Ga2O3或α－Ga2O3系固溶体构成的刚玉型结晶结构的结晶为主相的圆形的半导体膜，
所述半导体膜的特征在于，
所述半导体膜的表面的中心点X以及4个外周点A、B、C及D各自处的偏角的最大值θmax和最小值θmin满足θmax－θmin≤0.30°的关系，
所述偏角定义为：沿着所述半导体膜的大致法线方向取向的结晶轴相对于所述半导体膜的膜面的法线的倾斜角度，
所述外周点A、B、C及D以如下方式进行确定：i)将所述外周点A及所述外周点C连结的直线和将所述外周点B及所述外周点D连结的直线在所述中心点X处呈直角相交；且ii)所述外周点A、B、C及D距所述半导体膜的外缘的各最短距离为所述半导体膜的半径的1/5。
2.根据权利要求1所述的半导体膜，其特征在于，
当将所述中心点X处的偏角设为θX且将所述外周点A、B、C及D处的偏角的算术平均角设为θout时，满足θX＜θout的关系。
3.根据权利要求2所述的半导体膜，其特征在于，
表示所述θX与所述θout之差的Δθ满足0°≤Δθ≤0.20°的关系。
4.根据权利要求1～3中的任一项所述的半导体膜，其特征在于，
所述半导体膜的直径为5.08cm(2英寸)以上。
5.根据权利要求1～4中的任一项所述的半导体膜，其特征在于，
所述半导体膜形成在圆形的支撑基板上。
6.一种复合材料，其特征在于，具备：
圆形的支撑基板、以及在所述支撑基板上所形成的权利要求1～4中的任一项所述的半导体膜。
7.根据权利要求6所述的复合材料，其特征在于，
所述支撑基板的厚度为0.5mm以上。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11694894B2 (en) * 2020-04-24 2023-07-04 Flosfia Inc. Crystalline film containing a crystalline metal oxide and method for manufacturing the same under partial pressure
TR202019031A2 (tr) * 2020-11-25 2021-02-22 Univ Yildiz Teknik Yüksek kalitede hetero epitaksiyel monoklinik galyum oksit kristali büyütme metodu
JP2022102689A (ja) * 2020-12-25 2022-07-07 株式会社デンソー 酸化膜を有する製品の製造方法
JPWO2023021815A1 (zh) * 2021-08-20 2023-02-23
CN116864540A (zh) * 2023-09-04 2023-10-10 西安电子科技大学 一种基于异质衬底准垂直结构氧化镓二极管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015196603A (ja) * 2014-03-31 2015-11-09 株式会社Flosfia 結晶性積層構造体、半導体装置
JP2016201555A (ja) * 2015-04-10 2016-12-01 株式会社Flosfia 結晶性酸化物半導体膜および半導体装置
JP2017069424A (ja) * 2015-09-30 2017-04-06 株式会社Flosfia 結晶性半導体膜および半導体装置
CN106796891A (zh) * 2014-09-02 2017-05-31 Flosfia株式会社 层叠结构体及其制造方法、半导体装置、以及晶体膜
CN109952392A (zh) * 2016-11-07 2019-06-28 株式会社Flosfia 结晶性氧化物半导体膜及半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4581490B2 (ja) * 2004-05-31 2010-11-17 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法、及びｉｉｉ−ｖ族窒化物系半導体の製造方法
JP4691911B2 (ja) 2004-06-11 2011-06-01 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法
JP4952616B2 (ja) * 2008-03-04 2012-06-13 日立電線株式会社 窒化物半導体基板の製造方法
JP5136437B2 (ja) * 2009-01-23 2013-02-06 住友電気工業株式会社 窒化物系半導体光素子を作製する方法
US20140217470A1 (en) * 2011-09-08 2014-08-07 Tamura Corporation Ga2O3 SEMICONDUCTOR ELEMENT
JP6067532B2 (ja) 2013-10-10 2017-01-25 株式会社Flosfia 半導体装置
JP6349592B2 (ja) 2014-07-22 2018-07-04 株式会社Flosfia 半導体装置
JP6013410B2 (ja) * 2014-08-07 2016-10-25 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶基板
JP6478103B2 (ja) 2015-01-29 2019-03-06 株式会社Flosfia 成膜装置および成膜方法
JP6994181B2 (ja) * 2016-08-31 2022-02-04 株式会社Flosfia 結晶性酸化物半導体膜および半導体装置
JP6999103B2 (ja) 2017-07-08 2022-01-18 株式会社Flosfia 半導体装置
CN110085658B (zh) 2019-04-24 2021-07-02 上海您惦半导体科技有限公司 氧化镓半导体及其制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015196603A (ja) * 2014-03-31 2015-11-09 株式会社Flosfia 結晶性積層構造体、半導体装置
CN106796891A (zh) * 2014-09-02 2017-05-31 Flosfia株式会社 层叠结构体及其制造方法、半导体装置、以及晶体膜
US20170278706A1 (en) * 2014-09-02 2017-09-28 Flosfia Inc. Multilayer structure, method for manufacturing same, semiconductor device, and crystalline film
JP2016201555A (ja) * 2015-04-10 2016-12-01 株式会社Flosfia 結晶性酸化物半導体膜および半導体装置
JP2017069424A (ja) * 2015-09-30 2017-04-06 株式会社Flosfia 結晶性半導体膜および半導体装置
CN109952392A (zh) * 2016-11-07 2019-06-28 株式会社Flosfia 结晶性氧化物半导体膜及半导体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
GUO, QIXIN等: "Characteristics of thulium doped gallium oxide films grown by pulsed laser deposition", THIN SOLID FILMS, vol. 639, pages 123 - 126, XP085197830, DOI: 10.1016/j.tsf.2017.08.038 *
殷立雄;黄剑锋;王芬;黄艳;: "化学气相沉积GaN半导体薄膜的研究", 人工晶体学报, no. 1, pages 42 - 45 *

Also Published As

Publication number Publication date
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