KR102394975B1 - 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 - Google Patents

반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 Download PDF

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Abstract

본 발명은 기판 상에 (In, Ga, Al)2O3계 반도체층을 형성하는 단계; 상기 반도체층을 CF계 가스 또는 CF계 가스와 산소(O2)의 혼합 가스를 포함하는 플라즈마로 표면 처리하는 단계; 및 상기 플라즈마 표면 처리된 반도체층 상에 금속 전극을 형성하는 단계를 포함하는, 반도체 소자의 제조 방법, 및 상기 방법에 의해 제조된 반도체 소자에 관한 것이다. 본 발명에 따르면 별도의 열처리 또는 오믹 컨택층을 형성시키지 않고도 반도체층 표면의 플라즈마 처리를 통해 표면에 n+ 층을 형성시켜 오믹 컨택을 형성할 수 있다. 본 발명에 따른 방법은 공정이 간단하고, 이에 의해 제조된 반도체 소자는 금속 전극이 오믹 컨택을 형성함으로써 소자의 직렬저항을 줄여 효율을 개선시키고 신뢰성을 높일 수 있다.

Description

반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 {Method for Manufacturing Semiconductor Device and Semiconductor Device Manufactured Thereby}
본 발명은 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자에 관한 것이다.
현재 반도체 소자를 개발하는데 사용되고 있는 반도체 물질들은, 이들 반도체 물질 성장시 형성되는 많은 농도 결함 및 이로 인하여 파생되는 낮고 불균일한 도핑 농도 및 반도체 표면 특성 저하 때문에 우수한 오믹 컨택을 형성시키는데 많은 어려움이 있었다.
현재까지 우수한 오믹 컨택을 형성시키기 위해 시행되어온 기술들은 주로 도체에 적당한 금속을 증착시킨 다음 질소 및 아르곤과 같은 가스 분위기에서 급속 열처리 (RTA: rapid thermal annealing)하거나 일반적인 열처리(conventional annealing)하는 기술이 대부분이었다. 그러나 이와같은 방법은 Si, GaAs, InGaAs, InGaAsP 등과 같이 우수한 특성의 반도체 에피성장가능 재료들에 있어서만 사용이 가능한 기술들이며, 반도체 에피성장시 필수적으로 수반되는 치명적인 문제점들을 안고 있는 질화물, 산화물, 세레라이드 및 SiC와 같은 재료들에 있어서는, 우수한 오믹접촉을 형성시키는데 한계가 있었다.
본 발명의 목적은 우수한 오믹 컨택을 형성할 수 있는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자를 제공하는 것이다.
본 발명의 일 양태에 따르면, (a) 기판 상에 (In, Ga, Al)2O3계 반도체층을 형성하는 단계; (b) 상기 반도체층을 CF계 가스 또는 CF계 가스와 산소(O2)의 혼합 가스를 포함하는 플라즈마로 표면 처리하는 단계; 및 (c) 상기 플라즈마 표면 처리된 반도체층 상에 금속 전극을 형성하는 단계를 포함하는, 반도체 소자의 제조 방법이 제공된다.
본 발명의 일 구현예에 따르면, 상기 반도체층은 n형 반도체층일 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 반도체층은 β-Ga2O3 을 포함할 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 CF계 가스는 CF4 가스, C4F6 가스, C4F8 가스, 또는 C5F8 가스일 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 CF계 가스와 산소(O2)의 혼합 가스에서 산소의 함량은 0 초과 내지 40%의 범위일 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 금속 전극이 반도체층과 오믹 컨택을 형성할 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 플라즈마 표면 처리된 반도체층을 별도로 열 처리하지 않고 상기 (c) 단계에서 상기 금속 전극을 형성할 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 금속 전극이 소스 전극 및 드레인 전극일 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 (c) 단계 이후에 (d) 절연층을 형성하는 단계 및 (e) 상기 절연층 상에 게이트 전극을 형성하는 단계를 추가로 포함할 수 있다.
본 발명의 다른 일 양태에 따르면, 전술한 제조 방법에 의해 제조된 반도체 소자가 제공될 수 있다.
본 발명에 따르면 별도의 열처리 또는 오믹 컨택층을 형성시키지 않고도 반도체층 표면의 플라즈마 처리를 통해 표면에 n+ 층을 형성시켜 오믹 컨택을 형성할 수 있다. 본 발명에 따른 방법은 공정이 간단하고, 이에 의해 제조된 반도체 소자는 금속 전극이 오믹 컨택을 형성함으로써 소자의 직렬저항을 줄여 효율을 개선시키고 신뢰성을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 도시한 사시도이다.
도 2는 본 발명의 실시예에서 제작한 CTLM (Circular Transmission Line Model) 패턴의 디자인을 나타낸다.
도 3a 및 도 3b는 각각, 실시예 및 비교예에서 제작한 반도체 소자의 전류-전압 데이터 그래프를 나타낸다.
이하, 본 발명에 대해 상세히 설명한다.
본 출원에서 사용한 용어는 단지 특정한 구현예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다, "함유"한다, "가지다"라고 할 때, 이는 특별히 달리 정의되지 않는 한, 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 전술한 용어들에 의해 제한되는 것은 아니다.
층, 막 등의 어떤 부분이 다른 부분 "위에/상에" 또는 "아래/하에" 있다고 할 때, 이는 다른 부분 "바로 위에/상에" 또는 "바로 아래/하에" 있어서 어떤 부분과 다른 부분이 서로 접해 있는 경우 뿐만 아니라 그 중간에 다른 부분이 존재하는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에/상에" 또는 "바로 아래/하에" 있다고 할 때는 중간에 다른 부분이 없는 것을 의미한다.
공간적으로 상대적인 용어인 "아래", "하에", "위", "상에" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래"로 기술된 소자는 다른 소자의 "위"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하에서는 도면을 참조하여 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 도시한 사시도이다.
도 1을 참조하면, 전력 반도체 소자(100)는 기판(10), 상기 기판(10) 상에 반도체층 (20), 상기 반도체층(20) 상에 서로 이격되는 소스 전극 (50), 드레인 전극 (60), 게이트 전극 (70)을 포함할 수 있다.
상기 기판(10)은 일 실시예에 따르면 반도체 물질로 형성될 수 있고, 예를 들어 사파이어(sapphire), Si, Ge, GaAs, ZnO, SiC, SiGe, GaN, Ga2O3 와 같은 캐리어 웨이퍼로 구현될 수 있다. 상기 기판(10)은 전도성 물질로 형성될 수도 있으며, 예를 들어 금속, 구체적으로, 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 은(Ag), 백금(Pt), 크롬(Cr) 중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 위 물질 중 둘 이상의 물질을 적층하여 형성할 수 있다.
상기 기판(10) 상에는 기판(10)과 반도체층(20) 사이의 격자상수 차이를 줄이고 열팽창계수의 차이를 완화시키기 위해 기판(10)과 반도체층(20) 사이에 버퍼층 (미도시)을 배치할 수 있다. 상기 버퍼층은 기판(10)과 반도체층(20) 사이의 격자상수가 크지 않은 경우에는 생략될 수 있다. 상기 버퍼층은 GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN과 같은 물질 중에서 선택할 수 있으나, 이에 한정되지는 않는다.
기판(10)과 버퍼층 사이에는 소정의 시드층(seed layer, 미도시)이 배치될 수 있다. 시드층(미도시)는 버퍼층의 성장을 위한 베이스층일 수 있다.
반도체층(20)은 버퍼층 상에 배치될 수 있고, 기판(10)과 격자상수의 차이가 크지 않은 경우 버퍼층이 생략되어 기판(10) 상에 배치될 수도 있다.
상기 반도체층(20)은 (In, Ga, Al)2O3계 화합물의 반도체층이다. 상기 반도체층(20)은 예를 들어, In2O3, Ga2O3, Al2O3 중에서 선택된 화합물의 반도체층일 수 있고, 구체적으로는 β-Ga2O3 일 수 있다.
상기 반도체층(20)은 기판(10) 상에 성장하게 되는데, 이 때의 성장 방법은 Hydride vapour phase epitaxy (HVPE), 전자빔 증착기, PVD (physical vapour deposition), CVD(chemical vapour deposition), PLD(plasma laser deposition), 이중형 열 증착기 (dual-type thermal evaporator), 스퍼터링(sputtering), MOCVD(metal organic chemical vapour deposition) 등에 의해 성장될 수 있다. 또는 상기 반도체층(20)은 예를 들어, CZ 법(Czochralski 법)이나 FZ(Floating Zone Technique) 법에 의해 β-Ga2O3 벌크계 단결정 층을 성장할 수 있으나, 반드시 이것으로 한정되지는 않는다. 구체적으로, HVPE 성장법에 의해 반도체층을 성장시킬 경우, 약 500 내지 600 torr의 압력과 약 섭씨 600 내지 700도의 온도로 유지되는 반응 챔버 내에서, 반응 기체로서 갈륨 옥사이드의 경우 GaCl과 O2를 사용하여 약 20 내지 80 sccm의 O2 유속에서 실시될 수 있다.
상기 반도체층(20)은 n형 도펀트 또는 p형 도펀트 중 적어도 하나를 포함할 수 있다. 본 발명의 실시예에 따르면, 상기 반도체층(20)은 불순물이 도핑되지 않은 층일 수 있고, 또는 n형 도펀트, 예를 들어 주석(Sn), 티타늄(Ti), 크롬(Cr), 인듐(In) 중 적어도 하나가 첨가된 n형 반도체층일 수 있다. 상기 반도체층의 n형 도펀트의 농도는 1 X 1017 ~ 1 X 1019 cm-3의 범위일 수 있으며, 상기 n형 도펀트의 농도가 상기 범위보다 낮은 경우 전도성 특성이 저하될 수 있고, 상기 범위보다 높을 경우 상기 도펀트에 의해 결함이 더 발생될 수 있다.
또한, 상기 반도체층(20)은 단층 구조 또는 다층 구조일 수 있다. 다층 구조의 반도체층(20)은 II족 내지 VI족의 화합물 반도체층과 적층될 수 있고, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 선택되는 화합물의 반도체층과 적층될 수 있다.
금속 전극 (구체적으로 소스 전극(50) 및 드레인 전극(60))이 상기 반도체층(20) 상에 배치될 수 있다. 소스 전극(50)과 드레인 전극(60)은 서로 이격되어 배치될 수 있다. 상기 금속 전극은 Ni, Ti, Au, In, Cr, Sn, Al, Ag 등의 금속을 적층하거나 또는 이들의 합금으로 형성될 수 있다. 상기 금속 전극이 다층 구조일 경우, 예를 들어 제1층, 상기 제1층 상의 제2층, 및 상기 제2층 상의 제3층이 적층된 구조일 수 있다. 상기 금속 전극(소스 전극, 드레인 전극)은 포토리소그래피 과정으로 패턴을 형성할 수 있으며, E-beam 증착법을 이용하여 증착될 수 있다.
소스 전극(50)과 드레인 전극(60)은 반도체층(20)과 오믹 컨택(ohmic contact)을 형성할 수 있다. 상기 오믹 컨택을 형성하기 위해 별도의 오믹 컨택층 (미도시)을 상기 금속 전극 (소스 전극, 드레인 전극)과 반도체층 사이에 형성하거나 또는 열 처리를 수행하여 오믹 컨택층 (미도시)을 형성시킬 수도 있다. 상기 별도의 오믹 컨택층의 경우, 상기 금속 전극에 접촉되는 영역이 상기 금속 전극을 이루는 원소와 산소의 조성물로 형성되도록 하여 금속 전극의 원소가 확산되게 함으로써 접촉 저항을 낮출 수 있다.
이러한 오믹 컨택층을 별도로 형성하더라도 일반적으로는 열 처리가 없으면 오믹 컨택이 아니라 쇼트키(Schottky) 컨택을 형성하는 경향이 있다. 그러나, 본 발명에 따르면, 이러한 오믹 컨택층을 형성하거나 또는 열 처리를 수행하지 않더라도 반도체층에 대해 플라즈마 처리를 함으로써 금속 전극과 반도체층 사이에 오믹 컨택이 형성될 수 있다.
상기 플라즈마 처리는 상기 반도체층(20)을 CF계 가스 또는 CF계 가스와 산소(O2)의 혼합 가스를 포함하는 플라즈마로 표면 처리함으로써 수행된다. 구체적으로 상기 플라즈마 처리 단계는 피처리체가 되는 웨이퍼를 챔버 내에 반입하는 단계, 가스 공급원으로부터 CF계 가스 또는 CF계 가스와 산소(O2)의 혼합 가스를 상기 챔버 내에 공급하는 단계, 및 소정의 전력의 RF(radio frequency)를 상기 가스에 작용시켜 플라즈마를 얻는 단계를 포함한다. 여기서 상기 CF계 가스는 구체적으로는 CF4 가스, C4F6 가스, C4F8 가스, 또는 C5F8 가스일 수 있으며, 더 구체적으로는 CF4 가스일 수 있다. 혼합 가스를 사용하는 경우, CF계 가스와 산소(O2)의 혼합 가스에서 산소의 함량은 대략 0 초과 내지 40%의 범위에 있을 수 있다. 상기 CF계 가스는 대략 15 내지 60 sccm 의 유속으로, 상기 산소 가스는 대략 1 내지 6 sccm의 유속으로 챔버 내에 도입될 수 있다. 상기 플라즈마가 피처리체에 작용하는 시간은 대략 100초 내지 20분의 범위일 수 있고, RF의 전력은 대략 100 W 내지 1000 W의 범위에 있을 수 있다. 이와 같이 반도체층(20)을 플라즈마로 표면 처리함으로써, 금속 전극과 반도체 사이의 접촉 저항을 줄여서 오믹 컨택의 효과를 나타낼 수 있게 된다. 이는 후술하는 실시예에서도 알 수 있듯이 오믹 컨택을 위한 별도의 열 처리를 수행하지 않더라도 나타나는 특성으로, 반도체층의 표면에서부터 불소 원소에 노출되면서 n+ 층이 형성되고 이에 따라 산소 공핍층의 두께가 얇아져서 터널링 효과가 나타나는 것으로 해석할 수 있다.
또한, 게이트 전극(70)이 상기 반도체층(20) 상에 배치될 수 있다. 상기 게이트 전극(70)은 소스 전극(50)과 드레인 전극(60)과 이격되어 배치될 수 있고, 소스 전극(50)과 드레인 전극(60) 사이에 배치될 수 있다. 상기 게이트 전극(70)은 p형 금속이나 도전성 질화물을 포함할 수 있다. 예를 들어, 상기 게이트 전극(70)은 니켈(Ni), 이리듐(Ir), 백금(Pt), 금(Au) 등일 수 있고, 이들을 적층한 다층 구조로 할 수 있다.
또한, 절연층(25)에 의해 상기 게이트 전극(70)이 상기 반도체층(20)과 절연된다. 상기 절연층(25)은 게이트 전극(70)과 반도체층(20) 사이에 배치되고, 절연 물질로 형성될 수 있다. 예를 들어, 상기 절연층(25)은 Al2O3, SiOx, SixNy 중 어느 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 상기 절연층(25)은 단층 또는 다층으로 형성될 수 있다.
이하에서는 본 발명의 실시예를 참조하여 발명을 더욱 구체적으로 설명하겠다. 실시예는 발명의 설명을 위해 제시되는 것이므로, 본 발명이 이에 한정되는 것은 아니다.
[실시예: 본 발명에 따른 반도체 소자의 제조]
Sapphire Substrate 500 μm 위에 n-type β-Ga2O3 150 nm (Kyma Technologies Corp., USA)을 Hydride vapour phase epitaxy(HVPE) 방법으로 성장시켜 n형 반도체층을 형성시켰다. 상기 반도체층의 표면을 Acetone/IPA를 각각 10분간 사용하여 Sonicator 를 통해 세정하였다. 다음으로는 Reactive ion etching(RIE)를 이용해 기판 한 매씩 각각 N2 환경에서 1분간 Vent 진행 후, Chamber를 Open 하여 소자를 Loading 하고 Chamber를 다시 닫은 다음 Rotary Pump 와 Rotary Valve를 차례로 작동시켜 Low Vacuum Pressure를 2*10-2 torr 까지 떨어트린 후 Foreline Valve 를 열고 2000 RPM의 Turbo Pump를 구동시켜 High Vacuum Pressure를 9.8*10-6 torr 까지 떨어트린다. 그 후 CF4/O2 혼합가스 (CF4 : 20 sccm , O2 : 2 sccm)를 주입 후, RF Power 150W 및 Sub set 6 , Baratron Gauge 0.05 torr의 Setting 값으로 10분간 플라즈마 표면 처리를 진행시켰다. 그리고 나서, E-Beam Evaporation 방법을 이용하여 소스 및 드레인(S/D) 전극으로서 Ti/Al/Ti (20/200/60 nm)로 상기 플라즈마 표면 처리된 반도체층 상에 증착하였고, 그 후, Lift-off를 진행하였다. 그 후에 Atomic Layer Deposition(ALD) 방법으로 200℃ 에서 Al2O3 (40 nm, ~1 ㅕ/cycle)를 증착하였고, Bufferd oxide etchant(BOE 6:1)로 S/D Contact Via를 Open 하였다. CTLM (Circular Transmission Line Model)의 각 내원의 반지름은 80~115 μm 이고 외원의 반지름은 125 μm 이다. 해당 CTLM 패턴의 디자인을 도 2에 나타내었다.
마지막으로는, Gate 전극을 Thermal Evaporation 방법으로 Ni/Au (10/50 nm)를 증착한 후, Lift-off를 진행하였다. MOSFET의 Gate Length(LG)는 10 μm 이고, Gate-Drain Length(LGD) 와 Gate-Source Length(LGS)는 동일하며 30 μm 이다
[비교예: Ar 플라즈마 처리에 의한 반도체 소자의 제조]
CF4/O2 혼합가스 (CF4 : 20 sccm , O2 : 2 sccm)를 대신하여 Ar 가스 (Ar: 20 sccm)를 사용하여 플라즈마 처리한 것을 제외하고는 전술한 실시예에서와 동일한 방법으로 반도체 소자를 제작하였다.
[평가예: 반도체 소자의 전류-전압 데이터]
전술한 실시예 및 비교예에서 제작한 반도체 소자를 사용하였으며, 모든 전기적 측정은 4개의 Probe tip과 연결된 Semiconductor parameter analyzer (Keithley 4200A-SCS)를 이용하였고, 2개의 Probe tip 으로 CTLM의 금속 중에 금속 사이의 거리에 따라 다르게 두 금속을 컨택시킨 후 -2 내지 2 V 까지 전압을 sweep 시키며 전류-전압 측정을 진행하였다. MOSFET의 측정은 3개의 probe tip을 이용하여 Gate, Source, Drain에 각각 contact 시켜 전류-전압 측정을 진행하였다. 그 결과를 도 3a (실시예에 따른 반도체 소자의 전류-전압 데이터) 및 도 3b (비교예에 따른 반도체 소자의 전류-전압 데이터)에 각각 나타내었다.
도 3a와 도 3b에서 알 수 있듯이, CF4 플라즈마 처리된 시편은 전압과 전류 간 선형관계를 보이는 오믹 컨택이 형성된 반면 Ar 플라즈마 처리된 샘플은 Schottky 접촉의 특성을 보이며 전류량도 CF4 플라즈마 샘플 대비 1/1000 수준이다. 본 실험 결과를 통해 CF4 플라즈마 표면 처리는 금속 전극의 접촉 특성을 개선시킬 수 있는 공정임을 확인할 수 있었다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
반도체 소자(100)
기판 (10), 반도체층 (20), 절연층 (25)
소스 전극 (50), 드레인 전극 (60), 게이트 전극 (70)

Claims (10)

  1. (a) 기판 상에 불순물이 도핑되지 않은 β-Ga2O3 층을 형성하는 단계;
    (b) 상기 β-Ga2O3 층을 CF계 가스 또는 CF계 가스와 산소(O2)의 혼합 가스를 포함하는 플라즈마로 처리하여, n형 β-Ga2O3 층을 형성시키고 산소 공핍층의 두께를 감소시키는 단계; 및
    (c) 상기 n형 β-Ga2O3 층 상에 금속 전극을 형성하는 단계를 포함하고,
    상기 금속 전극은 n형 β-Ga2O3 층과 오믹 컨택을 형성하는 것인,
    불순물 도핑 없는 금속산화물 반도체의 열처리 공정의 필요 없이 금속 전극과의 오믹 컨택을 형성할 수 있는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 CF계 가스는 CF4 가스, C4F6 가스, C4F8 가스, 또는 C5F8 가스인 것을 특징으로 하는 제조 방법.
  5. 제1항에 있어서, 상기 CF계 가스와 산소(O2)의 혼합 가스에서 산소의 함량은 0 초과 내지 40%의 범위인 것을 특징으로 하는 제조 방법.
  6. 삭제
  7. 제1항에 있어서, 상기 n형 β-Ga2O3 층을 별도로 열 처리하지 않고 상기 (c) 단계에서 상기 금속 전극을 형성하는 것을 특징으로 하는 제조 방법.
  8. 제1항에 있어서, 상기 금속 전극이 소스 전극 및 드레인 전극인 것을 특징으로 하는 제조 방법.
  9. 제1항에 있어서, 상기 (c) 단계 이후에 (d) 절연층을 형성하는 단계 및 (e) 상기 절연층 상에 게이트 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 제조 방법.
  10. 삭제
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