CN102171812B - 半导体器件 - Google Patents

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Abstract

提供了包括存储单元的半导体器件。该存储单元包括晶体管和电容器、以及电阻器与二极管之一。晶体管的栅极电连接至字线，而晶体管的源极和漏极之一电连接至位线。电容器的一个端子电连接至晶体管的源极和漏极的另一个，而电容器的另一个端子电连接至布线。电阻器与二极管之一的一个端子电连接至晶体管的源极和漏极的另一个，而电阻器与二极管之一的另一个端子电连接至布线。

Description

半导体器件
技术领域
本发明涉及半导体器件。具体地，本发明涉及一种包括仅在预定时间期间保持数据的存储器电路的半导体器件。
背景技术
近年来，使用无线通信(下文中称为无线通信系统)的个体识别技术已经引起了注意。具体而言，作为通过无线通信收发数据的数据载体，使用利用RFID(射频识别)技术的无线标签(下文中不管其形状(诸如卡形或芯片形)如何都称为无线标签)的个体识别技术已经引起了注意。无线标签也称为IC标签、RFID标签、或电子标签。
在制造和配送领域中，使用无线标签的个体识别技术已经开始替代使用条形码的常规管理用于管理大量物品，并且已经开发成应用于个体识别。
在此，无线通信系统指其中在诸如读取器/写入器(下文中称为R/W)的发射接收机(也称为询问器)与无线标签之间无线地收发数据的通信系统。在这种无线通信系统中，要收发的数据被叠加在从R/W发射的载波上，从而执行通信。
作为用于提高阅读准确度并防止冲突的一种功能，无线标签装有会话标记。会话标记防止ID从已读出了ID的无线标签中附加读出。例如，会话标记具有两类数据A和B，并且读出了ID的无线标签从A设置成B。
会话标签具有持续时间，而不管从R/W提供给无线标签的电力如何。例如，当会话标签一被设置成B时，会话标签就在短于持续时间的时间段内设置成B。会话标签在长于持续时间的时间段内设置成A。需要存储器来实现该持续时间。
实践中使用的存储器可被大致分类成易失性存储器和非易失性存储器。非易失性存储器不管是否提供有电源电压都保持存储数据。易失性存储器在不提供电源电压的情况下不能保持存储数据。
作为易失性存储器的示例，给出DRAM。图4是示出DRAM单元的结构示例的电路图。
图4中的存储单元406包括n沟道晶体管401和电容器402。n沟道晶体管401的栅极连接至字线405。n沟道晶体管401的漏极和源极之一连接至电容器402，而该n沟道晶体管的漏极和源极的另一个连接至位线404。电容器402的不连接至n沟道晶体管401的一个端子连接至基准电位403。注意，在本说明书中“连接”表示“电连接”。
n沟道晶体管401由字线405在写入和读出数据时操作，并且在写入和读出数据时导通。此外，在写入和读出数据时除外的时间，n沟道晶体管401截止。
电荷在电容器402中存在或不存在，即电容器402的端电压的高电压和低电压，分别对应于二进制数据“1”和二进制数据“0”。注意，在本说明书中，高电压指比基准电位高的电压，而低电压指等于基准电位的电位。
与数据“1”或数据“0”相对应的电压通过n沟道晶体管401从位线404施加至电容器402，以使充电和放电，并且执行写入操作。通过检测电荷在电容器402中存在和不存在以及高电压和低电压，执行读出操作。保持在电容器402中的电荷被输出至位线，从而执行读出。未示出的读出放大器放大位线404的微小变化，藉此执行读出。
电荷在电容器402中累积，以使保持所存储的数据。然而，保持在电容器402中的电荷的泄漏由于各种原因发生，从而电容器402中给出的足够量的电荷最终消失。即，所储存的数据失效。n沟道晶体管401的漏电流是泄漏的主要原因。
数据在电荷完全消失之前读出，并且再基于所读出数据再次执行对存储单元的写入。如果重复此循环，所储存数据能长时间地保持。该操作被称为刷新操作。
在类似于DRAM单元的电路结构中，如果不执行刷新操作，则能保持数据的时间段取决于电容器中电荷的量以及晶体管的漏电流来确定(例如，参见专利文献1)。
[参考文献]
[专利文献1]日本已公开专利申请No.H06-029488。
发明内容
因为晶体管的漏电流取决于工艺受晶体管特性的显著影响，所以可保持数据的时间段在晶体管之间显著变化。本发明一实施例的一个目的是提供一种半导体器件，其中可保持数据的时间段的与晶体管特性无关的变化得到纠正。
对晶体管的漏电流提供一附加电流路径。流过该附加路径的电流的量被设置成大于晶体管的漏电流的量，从而可保持数据的时间段的与晶体管特性无关的变化得以纠正。
在本发明中，为了使漏电流不流向晶体管，添加与电容器并联的元件并提供附加电流路径。
根据本发明一实施例的半导体包括无线地收发信号的天线电路，以及保持基于信号的数据的存储器电路。存储器电路包括晶体管、电容器和电阻器。晶体管的源极和漏极之一电连接至电容器的一个端子。此外，电容器的一个端子电连接至电阻器的一个端子。电容器的另一个端子得到恒定电位的供给。电阻器的另一个端子也得到恒定电位的供给。
根据本发明一实施例的半导体器件包括无线地收发信号的天线电路，以及保持基于信号的数据的存储器电路。存储器电路包括晶体管、电容器和电阻器。晶体管的源极和漏极之一电连接至电容器的一个端子。此外，电容器的一个端子电连接至电阻器的一个端子。电容器的另一个端子得到恒定电位的供给。电阻器的另一个端子也得到恒定电位的供给。在这种半导体器件中，当与供应至电容器的另一个端子的电位相等的电压被施加至晶体管的源极和漏极的另一个以及晶体管的栅极时，保持在电容器中、然后流向电阻器的电荷的量大于保持在电容器中、然后流向晶体管的电荷的量。
根据本发明一实施例的半导体器件包括无线地收发信号的天线电路，以及保持基于信号的数据的存储器电路。存储器电路包括晶体管、电容器和二极管。晶体管的源极和漏极之一电连接至电容器的一个端子。此外，电容器的一个端子电连接至二极管的一个端子。电容器的另一个端子得到恒定电位的供应。二极管的另一个端子也得到恒定电位的供应。
根据本发明一实施例的半导体器件包括无线地收发信号的天线电路，以及保持基于信号的数据的存储器电路。存储器电路包括晶体管、电容器和二极管。晶体管的源极和漏极之一电连接至电容器的一个端子。此外，电容器的一个端子电连接至二极管的一个端子。电容器的另一个端子得到恒定电位的供应。二极管的另一个端子也得到恒定电位的供应。在这种半导体器件中，当与供应至电容器的另一个端子的电位相等的电压被施加至晶体管的源极和漏极的另一个以及晶体管的栅极时，保持在电容器中、然后流向二极管的电荷的量大于保持在电容器中、然后流向晶体管的电荷的量。
根据本发明一实施例的半导体器件包括无线地收发信号的天线电路，以及保持基于信号的数据的存储器电路。存储器电路包括晶体管、电容器和二极管接法晶体管。晶体管的源极和漏极之一电连接至电容器的一个端子。此外，电容器的一个端子电连接至二极管接法晶体管的一个端子。电容器的另一个端子得到恒定电位的供应。二极管接法晶体管的另一个端子也得到恒定电位的供应。
根据本发明一实施例的半导体器件包括无线地收发信号的天线电路，以及保持基于信号的数据的存储器电路。存储器电路包括晶体管、电容器和二极管接法晶体管。晶体管的源极和漏极之一电连接至电容器的一个端子。此外，电容器的一个端子电连接至二极管接法晶体管的一个端子。电容器的另一个端子得到恒定电位的供应。二极管接法晶体管的另一个端子也得到恒定电位的供应。在这种半导体器件中，当与供应至电容器的另一个端子的电位相等的电压被施加至晶体管的源极和漏极的另一个以及晶体管的栅极时，保持在电容器中、然后流向二极管接法晶体管的电荷的量大于保持在电容器中、然后流向晶体管的电荷的量。
注意，多个二极管可串联地彼此电连接。
此外，存储器电路还包括缓冲电路。该缓冲电路可电连接至晶体管的源极和漏极之一。
根据本发明一实施例，提供了与晶体管的漏电流路径不同的附加电流路径，以使保持在电容器中的电荷不流向晶体管的漏电流路径，而是流向附加电流路径。除作为非线性元件的晶体管的路径外，还提供了线性元件或特性变化比晶体管小的元件的附加路径，以使保持在电容器中的电荷能选择性地放电至附加路径。因此，当使用线性元件或特性变化比晶体管小的元件的路径时，存储器电路中每个电容器中电荷的放电量可被统一。因此，每个电容器的放电时间被统一，可减少能保持数据的时间段的变化。
附图简述
图1是示出本发明一实施例的示图。
图2是示出本发明一实施例的示图。
图3是示出本发明一实施例的示图。
图4是示出通用DRAM单元的示图。
图5是示出半导体器件的结构的示图。
图6是示出半导体器件的结构的示图。
图7A到7C是示出用于制造半导体器件的方法的截面图。
图8A到8C是示出用于制造半导体器件的方法的截面图。
图9A和9B是示出用于制造半导体器件的方法的截面图。
图10是示出用于制造半导体器件的方法的截面图。
图11是示出用于制造半导体器件的方法的截面图。
图12是示出半导体器件的截面图。
图13是示出半导体器件的分离步骤的截面图。
图14是示出半导体器件的分离步骤的截面图。
图15A和15B是本发明的操作示例的时序图。
图16示出实施例7。
图17是示出本发明一实施例的示图。
实现本发明的最佳方式
参照附图描述本发明诸实施例。然而，本发明可以许多不同方式实现，且本领域技术人员容易理解这些方式及其细节可作出各种变化和修改而不背离本发明的精神和范围。因此，本发明不应被解释为受限于以下给出的实施例中的描述。注意，在所有附图中表示相同部件的附图标记在以下所述的本发明的结构中是通用的。
[实施例1]
图1示出本发明一实施例的半导体器件中所包括的存储器电路。该存储器电路设置有多个存储单元。图1是一个存储单元和缓冲器的电路图。存储单元包括NMOS 101、电容器102和电阻器103。在包括多个存储单元的每个组中可设置一个缓冲器105；或者，每个存储单元中都可设置缓冲器105。端子104在写入时间选择数据并电连接至字线。端子106输入与数据“1”或数据“0”相对应的电压，并且电连接至位线。
端子108输出所写数据。端子107是施加有基准电压的端子，并且电连接至布线。n沟道晶体管(下文中称为“NMOS”)101的源极和漏极之一连接至端子106。NMOS 101的源极和漏极的另一个连接至电容器102的一端子、电阻器103的一端子、以及缓冲器105。端子104连接至NMOS 101的栅极。端子108连接至缓冲器105的输出。端子107连接至电容器的不连接至NMOS101的源极或漏极的另一个的端子，并且连接至电阻器103的不连接至NMOS101的源极和漏极的另一个的端子。
在此，数据“1”表示高电压，而数据“0”表示低电压。
接着，描述其操作。首先，当在供给电源电压的情况下写入数据“0”时，电容器102的电压低并且不累积电荷。因此，数据“0”不随时间变成数据“1”。
接着，当在供给电源电压的情况下写入数据“1”时，高电压施加至端子106和NMOS 101的漏极。高电压还被施加至端子104和NMOS 101的栅极，因此NMOS 101导通。因而，电流流向电容器102，电荷被累积，并且生成电压。当电容器102的电压高时，缓冲器105的输出具有高电压。然后，数据“1”被输出至端子108并且写入被终止。
在数据“1”的写入终止后，在要保持数据“1”的情况下，低电压被施加至端子104和NMOS 101的栅极，因此NMOS 101被截止。流向电阻器103的电流的量被设置成大于NMOS 101的漏电流的量；因此，电容器102的电荷经由作为附加电流路径的电阻器103流动。因此，电容器102的电荷的量减少，并且电容器102的电压被降低。当电容器102的电压，即缓冲器的输入电压低于缓冲器105的反相电压时，缓冲器105的输出具有低电压，数据“0”被输出至端子108，并且数据“1”变成数据“0”。数据“1”的保持被终止。因此，按照电阻器103的电阻值，数据“1”变成数据“0”的时间可保持为等于由电容器的放电时间确定的预定时间。
在数据“1”的写入终止后，在保持数据“1”或者电源电压的供给暂时停止的情况下，低电压被施加至NMOS 101的栅极并且NMOS 101被截止。流向电阻器103的电流的量被设置成大于NMOS 101的漏电流的量；因此，电容器102的电荷经由作为附加电流路径的电阻器103流动。因此，电容器102中电荷的量减少，并且该电容器的电压被降低。当在再次供给电源电压的情况下电容器102的电压高于缓冲器105的反相电压时，数据“1”被输出至端子108，并且因此数据被保持。然而，当在再次供给电源电压的情况下电容器102的电压低于缓冲器105的反相电压时，缓冲器105的输出具有低电压并且数据“0”被输出至端子108。换言之，不管电源电压的供给存在与否，数据“1”变成数据“0”的时间段可保持为等于由电容器的放电时间确定的预定时间。
在不供给电源电压的情况下，不能写入数据“0”和数据“1”。因此，不能重写数据。
作为NMOS 101，可使用n沟道薄膜晶体管或p沟道薄膜晶体管。在p沟道薄膜晶体管的情况下，输入至端子104的电压的电平被反转。
[实施例2]
图2示出本发明一实施例的半导体器件中所包括的存储器电路。该存储器电路设置有多个存储单元。图2是一个存储单元和缓冲器的电路图。存储单元包括NMOS 201、电容器202和二极管203。在包括多个存储单元的每个组中可设置一个缓冲器205；或者，每个存储单元中都可设置缓冲器205。端子204在写入时间选择数据并电连接至字线。端子206输入与数据“1”或数据“0”相对应的电压，并且电连接至位线。端子208输出所写数据。端子207是施加有基准电压的端子，并且电连接至布线。n沟道晶体管(下文中称为“NMOS”)201的源极和漏极之一连接至端子206。NMOS 201的源极和漏极的另一个连接至电容器202的一端子、二极管203的阳极、以及缓冲器205。端子204连接至NMOS 201的栅极。端子208连接至缓冲器205的输出。端子207连接至电容器202的不连接至NMOS 201的源极和漏极的另一个的端子。此外，端子207连接至二极管203的阴极。
多个二极管203可串联地彼此电连接。
作为二极管203，可使用二极管接法晶体管或PIN结二极管。
图3是本发明的半导体器件中所包括的存储器电路的电路图，其中使用二极管接法晶体管303来替代二极管203。
在此，数据“1”表示高电压，而数据“0”表示低电压。
接着，描述图2中的操作。首先，当在供给电源电压的情况下写入数据“0”时，电容器202的电压低并且不累积电荷。因此，数据“0”不随时间变成数据“1”。
接着，当在供给电源电压的情况下写入数据“1”时，高电压施加至端子206和NMOS 201的漏极。高电压还被施加至端子204和NMOS 201的栅极，因此NMOS 201导通。因而，电流流向电容器202，电荷被累积，并且生成电压。当电容器202的电压高时，缓冲器205的输出具有高电压。然后，数据“1”被输出至端子208并且写入被终止。
在数据“1”的写入终止后，在保持数据“1”的情况下，低电压被施加至端子204和NMOS 201的栅极，因此NMOS 201被截止。流向二极管203的电流的量被设置成大于NMOS 201的漏电流的量；因此，电容器202的电荷经由作为附加电流路径的二极管203流动。因此，电容器202中电荷的量减少，并且该电容器202的电压被降低。当电容器202的电压，即缓冲器205的输入电压低于缓冲器205的反相电压时，缓冲器205的输出具有低电压，数据“0”被输出至端子208，并且数据“1”变成数据“0”。数据“1”的保持被终止。因此，按照流向二极管203的电流的量，数据“1”变成数据“0”的时间可保持为等于由电容器的放电时间确定的预定时间。
在数据“1”的写入终止后，在保持数据“1”或者电源电压的供给暂时停止的情况下，低电压被施加至NMOS 201的栅极，因此NMOS 201被截止。流向二极管203的电流的量被设置成大于NMOS 201的漏电流的量；因此，电容器202的电荷经由作为附加电流路径的二极管203流动。因此，电容器202的电荷的量减少，并且电容器202的电压被降低。当在再次供给电源电压的情况下电容器202的电压高于缓冲器205的反相电压时，数据“1”被输出至端子208，并且因此数据被保持。然而，当在再次供给电源电压的情况下电容器202的电压低于缓冲器205的反相电压时，缓冲器205的输出具有低电压并且数据“0”被输出至端子208。换言之，不管电源电压的供给存在与否，数据“1”变成数据“0”的时间段可保持为等于由电容器的放电时间确定的预定时间。
在不供给电源电压的情况下，不能写入数据“0”和数据“1”。因此，不能重写数据。
作为NMOS 201，可使用n沟道薄膜晶体管和p沟道薄膜晶体管的任一个。在p沟道薄膜晶体管的情况下，输入至端子204的电压的电平被反转。
此外，作为图3中的二极管接法晶体管303，可使用p沟道薄膜晶体管或n沟道薄膜晶体管。在n沟道薄膜晶体管的情况下，二极管接法晶体管303如图3所示地连接。或者，在p沟道薄膜晶体管的情况下，在图3中二极管接法晶体管303的栅极被连接至端子207。
[实施例3]
在本实施例中，参照附图描述使用以上实施例中所述的半导体器件的RFID标签的结构。
本实施例的RFID标签的框图在图5中示出。
图5中的RFID标签500包括天线电路501和信号处理电路502。信号处理电路502包括：整流器电路503、电源电路504、解调电路505、振荡器电路506、逻辑电路507、存储器控制电路508、存储器电路509、逻辑电路510、放大器511、以及调制电路512。
RFID标签500的天线电路501所接收到的通信信号被输入至信号处理电路502的解调电路505。所接收到的通信信号，即在天线电路501与R/W之间收发的信号的频率可以是基于ISO标准等确定的例如包括915MHz、2.45GHz等的UHF(超高频)频带。毋庸赘言，在天线电路501与R/W之间收发的信号的频率不限于此，并且例如可使用以下频率的任一种：300GHz-3THz的亚毫米波、30GHz-300GHz的毫米波、3GHz-30GHz的微波、300MHz-3GHz的超高频、以及30MHz-300MHz的特高频。在天线电路501与R/W之间收发的信号是其载波得到调制的信号。载波的调制方法可以是模拟调制或数字调制，或者可以是调幅、调相、调频、和扩频的任一种。优选地，采用调幅或调频。
从振荡器电路506输出的振荡信号作为时钟信号被提供给逻辑电路507。此外，经调制的载波在解调电路505中解调。经解调的信号被传送至逻辑电路507并且被分析。逻辑电路507所分析的信号被传送至存储器控制电路508。然后，基于该信号，存储器控制电路508控制存储器电路509，并且取得存储器电路509中储存的数据以向逻辑电路510传送数据。传送至逻辑电路510的信号在逻辑电路510中被编码并且在放大器511中被放大。使用经放大信号，调制电路512调制载波。使用经调制载波，R/W识别来自RFID标签的信号。另一方面，输入至整流器电路503的载波被整流，然后输入至电源电路504。以此方式获取的电源电压由电源电路504供给至解调电路505、振荡器电路506、逻辑电路507、存储器控制电路508、存储器电路509、逻辑电路510、放大器511、调制电路512等等。注意，电源电路504并非是必需设置的；然而，在此电源电路504具有使输入电压逐步下降或逐步上升、或者使输入电压的极性反转的功能。RFID标签500以此方式操作。
注意，信号处理电路与天线电路中天线之间的连接不受具体限制。例如，天线和信号处理电路可通过引线接合法或隆起焊盘连接法连接。或者，信号处理电路可被形成为具有芯片形状，并且其一个表面可被用作要贴附至天线的电极。此外，信号处理电路和天线可通过使用ACF(各向异性导电膜)彼此贴附。
注意，天线可与信号处理电路502堆叠在同一衬底上，或者形成为外部天线。毋庸赘言，天线也可设置在信号处理电路的顶部或底部上。
整流器电路503可以是任何电路，只要它将由天线电路501接收到的载波所感生的AC信号转换成DC信号即可。
注意，除如图5所示的结构外，本实施例中所述的RFID标签可设置有电池561，如图6所示。当从整流器电路503输出的电源电压没有高到足以运行信号处理电路502时，电池561还可向信号处理电路502的各个电路提供电源电压，诸如解调电路505、振荡器电路506、逻辑电路507、存储器控制电路508、存储器电路509、逻辑电路510、放大器511、以及调制电路512。关于要储存在电池561中的能量，例如当从整流电路503输出的电源电压足够高于操作信号处理电路502所需的电源电压时，从整流器电路503输出的电源电压的过剩电压可被储存在电池561中。除天线电路501和整流器电路503外，还有可能在RFID标签中提供另一组的天线电路和整流器电路，以使电池561可用从随机生成的电磁波等获取的能量充电。
注意，“电池”表示其持续使用时间可通过充电恢复的电池。注意，作为电池561，优选使用形成为片状的电池。例如，通过使用其中使用凝胶电解质的锂聚合物电池、锂离子电池、锂二次电池等，尺寸的减小是可能的。毋庸赘言，可以使用任何电池，只要它是可充电的。例如，可使用镍金属氢化物电池、镍镉电池、高容量电容器等。
本实施例可采用本说明书中任一其它实施例中所述的半导体器件的结构。
此外，图1、图2和图3中使用的每个电路也可通过在图5或图6中保持信号达预定时间段，用作信号的延迟电路。
例如，图1、图2和图3中使用的每个电路可用于在以下情形的任一种中延迟信号：在该电路连接在逻辑电路507和存储器控制电路508之间的情形；在该电路连接在存储器控制电路508和存储器电路509之间的情形；在该电路连接在存储器电路509和逻辑电路510之间的情形。
[实施例4]
在本实施例中，描述了用于制造以上实施例中描述的半导体器件的方法的一个示例。
首先，在衬底701的表面上形成分离层702，并且形成用作基底的绝缘膜703和半导体膜704(例如包括非晶硅的膜)(参见图7A)。可连续形成分离层702、绝缘膜703和半导体膜704，因为这些膜不暴露于空气所以可防止杂质进入。
作为衬底701，可使用玻璃衬底、石英衬底、金属衬底、不锈钢衬底、具有耐受本工艺的加工温度的耐热性的塑料衬底等。这种衬底在面积或形状方面不受具体限制。例如，通过使用一边为1米或更长的长方形衬底，可显著提高生产率。与使用圆形硅衬底的情形相比，这是一大优点。即使在电路部分占据较大面积时，与使用硅衬底的情形相比，也可降低制造成本。
注意，分离层702在本工艺中在衬底701的整个表面上形成；然而，分离层可在衬底701的整个表面上形成，然后按需通过光刻法选择性地提供以形成分离层702。此外，尽管分离层702形成为与衬底701接触，但诸如氧化硅膜、氧氮化硅膜、氮化硅膜或氮氧化硅膜的绝缘膜可按需形成为与衬底701接触，并且分离层702可形成为与绝缘膜接触。
在此，氧氮化物指含氧量大于含氮量的物质，而氮氧化物指含氮量大于含氧量的物质。例如，氧氮化硅是其中氧、氮、硅和氢的浓度范围分别为50原子％至70原子％、0.5原子％至15原子％、25原子％至35原子％、以及0.1原子％至10原子％的物质。此外，氮氧化硅是其中氧、氮、硅和氢的浓度范围分别为5原子％至30原子％、20原子％至55原子％、25原子％至35原子％、以及10原子％至30原子％的物质。注意，以上浓度范围是在利用卢瑟福反散射能谱法(RBS)或氢正向散射(HFS)进行测量时获得的。此外，组成元素百分比的合计不超过100原子％。
作为分离层702，可使用金属膜、金属膜和金属氧化膜的叠层结构等。金属膜具有由从以下组中选择的元素构成的膜的单层结构或叠层结构：钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)和铱(Ir)；包括这些元素的任一种作为其主要成分的合金材料；或包括这些元素的任一种作为其主要成分的复合材料。那些材料的任一种的膜可通过溅射法或诸如等离子体CVD法的各种CVD法的任一种来形成。作为金属膜和金属氧化膜的叠层结构，在形成以上金属膜之后，可通过在氧气气氛或N2O气氛中执行等离子体处理、或者在氧气气氛或N2O气氛中执行热处理而在金属膜的表面上形成金属膜的氧化物或氧氮化物。或者，在形成金属膜之后，可用诸如臭氧水的高氧化性溶液来对金属膜的表面进行处理，由此可在金属膜的表面上提供金属膜的氧化物或氧氮化物。
绝缘膜703具有包括通过溅射法、等离子体CVD法等形成的硅的氧化物或硅的氮化物的膜的单层结构或叠层结构。如果用作基底的绝缘膜703具有双层结构，则例如氮氧化硅膜可被形成为第一层，而氧氮化硅膜可被形成为第二层。如果用作基底的绝缘膜703具有三层结构，则氧化硅膜、氮氧化硅膜和氧氮化硅膜可被分别形成为第一层、第二层和第三层。或者，氧氮化硅膜、氮氧化硅膜和氧氮化硅膜可被分别形成为第一层、第二层和第三层。用作基底的绝缘膜703用作阻挡膜以防止杂质从衬底701进入。
半导体膜704通过溅射法、LPCVD法、等离子体CVD法等形成为约大于等于25nm至小于等于200nm范围内的厚度，优选形成为约大于等于50nm至小于等于70nm范围内的厚度。具体而言，在本实施例中半导体膜704的厚度为66nm。作为半导体膜704，例如可形成非晶硅膜。
接着，用激光照射半导体膜704以结晶化。注意，半导体膜704可例如通过将快速热退火(RTA)、利用退火炉的热结晶法、或使用促进结晶的金属元素的热结晶法与激光照射组合来结晶。然后，将所得晶体半导体膜蚀刻成所需形状，藉此形成半导体膜704a和半导体膜704b。然后，形成栅绝缘膜705以覆盖半导体膜704a和704b(参见图7B)。
以下简述半导体膜704a和704b的制造步骤的一个示例。首先，通过等离子体CVD法形成非晶半导体膜(例如非晶硅膜)。然后，在非晶半导体膜上涂敷含有作为促进结晶的金属元素的镍的溶液，然后对该非晶半导体膜进行脱氢处理(500℃下达一小时)和热结晶处理(550℃下达四小时)，由此形成晶体半导体膜。然后，取决于结晶度，按需用来自激光器的激光照射晶体半导体膜。进一步地，通过光刻法形成半导体膜704a和704b。注意，利用促进结晶的金属元素的热结晶并非是必需执行的，非晶半导体膜可仅通过激光照射来结晶。
或者，可用连续波激光或以10MHz或以上的重复频率振荡的激光照射半导体膜，并在一个方向上扫描以便结晶，由此能获得结晶的半导体膜704a和704b。在此类结晶的情形中，晶体在激光扫描方向上生长。薄膜晶体管可被设置成使其沟道长度方向(即在形成沟道形成区时载流子流动的方向)与扫描方向对齐。
接着，形成栅绝缘膜705以覆盖半导体膜704a和704b。栅绝缘膜705具有包括通过CVD法、溅射法等形成的含硅的氧化物或硅的氮化物的膜的单层结构或叠层结构。具体而言，栅绝缘膜705具有氧化硅膜、氧氮化硅膜、或氮氧化硅膜的单层结构或叠层结构。
或者，栅绝缘膜705可通过经由等离子体处理氧化或氮化半导体膜704a和704b的表面来形成。例如，栅绝缘膜705通过等离子体处理用诸如He、Ar、Kr或Xe的稀有气体与氧、氧化氮(NO2)、氨、氮、氢等的混合气体形成。在该情形中，通过微波激发等离子体，从而能生成具有低电子温度和高密度的等离子体。半导体膜的表面可被由高密度等离子体生成的氧基团(可包括OH基团)或氮基团(可包括NH基团)氧化或氮化。
通过用这种高密度等离子体进行处理，在半导体膜上形成厚度在约大于等于1nm至小于等于20nm(通常为约大于等于5nm至小于等于20nm)范围内的绝缘膜。因为该情形中的反应是固相反应，所以可显著减小绝缘膜与半导体膜之间的界面状态密度。半导体膜(晶体硅或多晶硅)通过这种等离子体处理直接氧化(或氮化)，由此可相当多地减少所形成绝缘膜的厚度变化。此外，氧化在晶体硅的晶粒边界上进行，这造成了极为优选的状况。即，通过用本文所述的高密度等离子体处理对半导体膜表面进行固相氧化，能形成具有良好均匀性和低界面状态密度的绝缘膜，而在晶粒边界上没有过度氧化反应。
作为栅绝缘膜705，可仅使用通过等离子体处理形成的绝缘膜，或者可通过CVD法使用等离子体或热反应在其上另外沉积由氧化硅、氧氮化硅、或氮化硅形成的绝缘膜以堆叠。在任何情形中，如果晶体管的栅绝缘膜的一部分或全部中包括通过等离子体处理形成的绝缘膜，则可减少晶体管的特性变化，这是优选的。
此外，在以用连续波激光或以10MHz或以上的重复频率振荡的激光照射半导体膜并在一个方向上扫描以便结晶的方式形成半导体膜704a和704b的情况下，通过组合对其执行以上等离子体处理的栅绝缘膜与半导体膜704a和704b，可获得场效应迁移率高和特性变化小的薄膜晶体管(TFT)。
接着，在栅绝缘膜705上形成导电膜。在此，形成厚度在约大于等于100nm至小于等于500nm的范围内的单导电膜。可用作导电膜的材料的示例包括含有从以下组中选择的元素的材料：钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等；主要包括这些元素的任一种的合金材料；或主要包括这些元素的任一种的复合材料。或者，可使用掺杂有诸如磷的杂质元素的以多晶硅为代表的半导体材料。在半导体膜具有叠层结构的情形中，例如有可能使用氮化钽膜和钨膜的叠层结构、氮化钨膜和钨膜的叠层结构、或氮化钼膜和钼膜的叠层结构。例如，可使用厚度为30nm的氮化钽膜和厚度为150nm的钨膜的叠层结构。因为钨和氮化钽具有高耐热性，所以在形成导电膜之后可执行热处理以便热激发。或者，导电膜可具有三个或更多个层的叠层结构，并且例如可采用钼膜、铝膜和钼膜的叠层结构。
接着，通过光刻法在以上导电膜上形成抗蚀剂掩模，并且执行蚀刻处理以形成栅电极和栅极布线，藉此在半导体膜704a和704b上形成栅电极707。
然后，通过光刻法形成由抗蚀剂形成的掩模，并且通过离子掺杂法或离子植入法向半导体膜704a和704b添加低浓度的施加n型或p型导电性的杂质元素。在本实施例中，向半导体膜704a和704b添加低浓度的施加n型导电性的杂质元素。作为施加n型导电性的杂质元素，可使用属于15族的元素，例如磷(P)或砷(As)。作为施加p型导电性的杂质元素，可使用属于13族的元素，例如硼(B)。
尽管为清晰起见仅在本实施例中描述了n沟道TFT，但本发明不限于此结构。可仅使用p型TFT。或者，可组合地形成n型TFT和p型TFT。在组合地形成n型TFT和p型TFT的情况下，利用覆盖要包括在p型TFT中的半导体层的掩模添加施加n型导电性的杂质元素，然后利用覆盖要包括在n型TFT中的半导体层的掩模添加施加p型导电性的杂质元素，藉此可如选择地添加施加n型导电性的杂质元素和施加p型导电性的杂质元素。
接着，形成绝缘膜以覆盖栅绝缘膜705和栅电极707。所形成的绝缘膜和栅绝缘膜705具有通过CVD法、溅射法等形成的含有诸如硅、硅的氧化物、或硅的氮化物的无机材料的膜，或含有诸如有机树脂的有机材料的膜的单层结构或叠层结构。然后，该绝缘膜通过主要在垂直方向上执行的各向异性蚀刻来选择性地蚀刻，藉此形成接触栅电极707的侧面的绝缘膜708(也称为侧壁)。当后来添加杂质元素来形成轻掺杂漏(LDD)区时，绝缘膜708被用作掩模。
接着，通过将通过光刻法形成的抗蚀剂掩模以及栅电极707和绝缘膜708用作掩模，施加n型导电性的杂质元素被添加至半导体膜704a和704b。因而，形成沟道形成区域706a、第一杂质区域706b和第二杂质区域706c(参见图7C)。第一杂质区域706b用作薄膜晶体管的源区和漏区，而第二杂质区域706c用作LDD区域。第二杂质区域706c中所含杂质元素的浓度低于第一杂质区域706b中所包括的杂质元素的浓度。
然后，形成具有单层结构或叠层结构的绝缘膜以覆盖栅电极707、绝缘膜708等。在此实施例中，描述其中绝缘膜具有绝缘膜709、710和711的三层结构的一个示例。这些绝缘膜可通过CVD法形成。例如，厚度为50nm的氧氮化硅膜、厚度为200nm的氮氧化硅膜、以及厚度为400nm的氧氮化硅膜可分别形成为绝缘膜709、绝缘膜710和绝缘膜711。这些绝缘膜的表面尽管取决于厚度但沿设置于其下的层的表面形成。换言之，因为绝缘膜709的厚度小，所以绝缘膜709的表面紧密对应于栅电极707的表面。当膜的厚度越大时其表面也变得越平坦；因此，其厚度为三膜中最大的绝缘膜711的表面几乎是平坦的。然而，绝缘膜711不利用有机材料形成；因此，绝缘膜711的表面并不完全平坦。即，如果期望绝缘膜711的表面平坦，则可使用诸如聚酰亚胺、聚酰胺、苯并环丁烯、丙烯酸树脂或环氧树脂、硅氧烷材料等的有机材料。此外，作为这些绝缘膜的形成方法，除CVD法外可采用溅射法、SOG法、液滴喷射法、丝网印刷法等。
然后，使用光刻法蚀刻绝缘膜709、710和711等来形成到达第一杂质区706b的接触孔。然后，形成用作薄膜晶体管的源电极和漏电极的导电膜731a和用作连接布线的导电膜731b。导电膜731a和导电膜731b可用这种方式形成：形成导电膜以填充接触孔、然后选择性地蚀刻导电膜。注意，在形成导电膜之前，可在导电膜704a和704b的通过接触孔暴露的表面上形成硅化物以降低电阻。导电膜731a和导电膜731b优选使用低电阻材料形成，因为不会发生信号延迟。因为低电阻材料通常具有低热阻，所以优选在低电阻材料之上和之下设置高热阻材料。例如，优选这样的结构：作为低电阻材料的铝膜形成为300nm的厚度，并且在该铝膜之上和之下形成厚度为100nm的钛膜。此外，当用作连接布线的导电膜731b形成为具有与导电膜731a相同的叠层结构时，连接布线的电阻可被降低并且连接布线的热阻可被提高。导电膜731a和导电膜731b可形成为具有利用另一导电材料的单层结构或叠层结构，该另一导电材料例如是：含有从以下组中选择的元素的材料：钨(W)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅(Si)；主要包括这些元素的任一种的合金材料；或主要包括这些元素的任一种的复合材料。主要含铝的合金材料对应于例如主要含铝且还含镍的材料、或主要含铝且还含镍以及碳和硅的一种或两种的合金材料。导电膜731a和导电膜731b可通过CVD法、溅射法等形成。
因此，可获得包括薄膜晶体管730a和薄膜晶体管730b的元件层749(参见图8A)。
注意，用于修复半导体膜704的结晶度、激活添加至半导体膜704的杂质元素、以及将半导体膜704脱氢的热处理可在形成绝缘膜709、710和711之前、在形成绝缘膜709之后、或在形成绝缘膜709和710之后执行。对于热处理，可采用热退火方法、激光退火方法、RTA方法等。
接着，形成绝缘膜712和713，以覆盖导电膜731a和导电膜731b(参见图8B)。作为示例，描述其中厚度为100nm的氮化硅膜用作绝缘膜712、而厚度为1500nm的聚酰亚胺膜用作绝缘膜713的情形。优选的是绝缘膜713的表面具有高平坦度。因此，通过使绝缘膜713具有例如在大于等于750nm且小于等于3000nm范围内的大厚度(具体而言为1500nm)以及作为有机材料的聚酰亚胺的特性，绝缘膜713的平坦度得以改进。开口部分在绝缘膜712和713中形成。在此实施例中，作为示例描述其中形成暴露导电膜731b的开口714的情形。在开口714(具体而言，虚线所包围的区域715)中，用绝缘膜713覆盖绝缘膜712的端部。通过用上绝缘膜713覆盖下绝缘膜712的端部，可防止后来要在开口714中形成的布线的断开。在此实施例中，因为绝缘膜713是利用作为有机材料的聚酰亚胺形成的，所以绝缘膜713在开口714中可具有有缓和锥度的形状，并且可有效防止断开。作为能获得防止断开的效果的绝缘膜713的材料，除聚酰亚胺外还可举出诸如聚酰胺、苯并环丁烯、丙烯酸树脂或环氧树脂、硅氧烷材料等的有机材料。此外，作为绝缘膜712，可使用氧氮化硅膜或氮氧化硅膜来替代氮化硅膜。作为绝缘膜712和713的形成方法，可使用CVD法、溅射法、SOG法、液滴喷射法、丝网印刷法等。
接着，导电膜717在绝缘膜713上形成，且在导电膜717上形成绝缘膜718(参见图8C)。导电膜717可利用与导电膜731a和导电膜731b相同的材料形成，并且例如可采用厚度为100nm的钛膜、厚度为200nm的铝膜、以及厚度为100nm的钛膜的叠层结构。因为在开口714中导电膜717连接至导电膜731b，所以使用钛形成的膜彼此接触，藉此可抑制接触电阻。此外，因为基于薄膜晶体管和天线(后来形成的)之间的信号的电流在导电膜717中流动，所以导电膜717的布线电阻优选较低。因此，优选使用诸如铝的低电阻材料。导电膜717可形成为具有利用另一导电材料的单层结构或叠层结构，该另一导电材料例如是含有从以下组中选择的元素的材料：钨(W)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅(Si)；主要包括这些元素的任一种的合金材料；或主要包括这些元素的任一种的复合材料。主要含铝的合金材料对应于例如主要含铝且还含镍的材料、或主要含铝且还含镍以及碳和硅的一种或两种的合金材料。导电膜717可通过CVD法、溅射法等形成。绝缘膜718应当具有平坦表面，因此优选由有机材料形成。在此，作为示例描述其中将厚度为2000nm的聚酰亚胺膜用作绝缘膜718的情形。绝缘膜718被形成为具有2000nm的厚度，该厚度大于绝缘膜713的厚度，因为通过厚度为1500nm的绝缘膜713的开口714以及在开口714中形成的导电膜717的表面形成的凸部和凹部应当被平坦化。因此，绝缘膜718的厚度优选为绝缘膜713的1.1至2倍，更优选为绝缘膜713的1.2至1.5倍。当绝缘膜713的厚度在大于等于750nm至小于等于3000nm的范围内时，绝缘膜718的厚度优选在大于等于900nm至小于等于4500nm的范围内。绝缘膜718优选使用考虑绝缘膜718的厚度能改进平坦度的材料来形成。作为能改进平坦度的绝缘膜718的材料，除聚酰亚胺外还可举出诸如聚酰胺、苯并环丁烯、丙烯酸树脂或环氧树脂、硅氧烷材料等的有机材料。在绝缘膜718上形成天线的情形中，如上所述，应当考虑绝缘膜718的表面的平坦度。
图12示出电路部分的外围区域。此外，在该电路部分中，绝缘膜718优选覆盖绝缘膜713的在天线外的端部(具体而言在区域740中)。当绝缘膜718覆盖绝缘膜713时，优选的是绝缘膜718的端部位于离绝缘膜713的端部一定距离(d)处，该距离是绝缘膜713和绝缘膜718的总厚度的两倍或更多倍。在本实施例中，因为绝缘膜713形成为具有1500nm的厚度，而绝缘膜718形成为具有2000nm的厚度，所以覆盖绝缘膜713端部的绝缘膜718端部距离绝缘膜713端部达7000nm的距离d。使用这种结构，可确保工艺的余量，并且进一步地可防止水分和氧的进入。
接着，在绝缘膜718上形成天线720(参见图9A)。然后，天线720和导电膜717通过开口彼此相连。开口设置在天线720之下以改进集成度。注意，尽管天线720可直接连接至导电膜731a，但如在本实施例中供应导电膜717是优选的，因为可确保余量以形成用于与天线720连接的开口，并且可实现高集成度。因此，可进一步在导电膜717上设置一导电膜以连接至天线720。即，天线720可电连接至薄膜晶体管内所包括的导电膜731a，并且可用通过多个导电膜的连接结构实现高集成度。当诸如导电膜717的多个导电膜的厚度大时，半导体器件也被加厚；因此，多个导电膜的厚度优选较小。因此，导电膜717等的厚度优选小于导电膜731a的厚度。
天线720可采用第一导电膜721和第二导电膜722的叠层结构。在本实施例中，描述其中使用厚度为100nm的钛膜和厚度为5000nm的铝膜来形成叠层结构的情形。钛可增加天线的防潮性，并且能增加绝缘膜718和天线720之间的粘附性。此外，第一导电膜721和导电膜717之间的接触电阻可减小。这是因为钛被形成为导电膜717的最上层，且该钛与相同材料的天线的钛接触。用作第一导电膜721的钛膜通过干法蚀刻形成，因此其端部倾向于具有大锥角。铝是低电阻材料，因此其适合天线。通过形成厚的第二导电膜722，可进一步降低电阻。因为可增加通信距离，所以优选降低天线的电阻。这种铝膜通过湿法蚀刻形成，所以端部的侧面倾向于具有楔形。本实施例中的楔形是其侧面向铝膜内侧弯入的形状，即具有凹入曲侧面的形状。此外，当铝膜被湿法蚀刻时，铝膜的端部在钛膜的端部内(区域742)。例如，优选的是铝膜的端部在钛膜内部，并且铝膜的端部与钛膜的端部之间的距离(距离L)是铝膜厚度的1/6至1/2。在本实施例中，铝膜的端部可被设置在钛膜的端部内，并且其间的距离可以是范围在大于等于0.8μm至小于等于2μm的距离L。因为钛膜的端部从铝膜的端部突出，所以可防止后来形成的绝缘膜的断开，并且进一步地可增强天线的耐用性。
除铝和钛之外，还可使用包括诸如银、铜、金、铂、镍、钯、钽或钼的金属元素的材料、包括任一这些金属元素的合金材料、或包括任一这些金属元素的复合材料作为导电材料来形成天线。作为天线的形成方法，可举以下为例：CVD法、溅射法、诸如丝网印刷或照相凹版印刷的印刷法、液滴喷射法、分配法、镀敷法等。尽管在本实施例中作为示例描述了叠层结构，但可采用任一种以上材料的单层结构。
绝缘膜723被形成为覆盖天线720。在本实施例中，厚度为200nm的氮化硅被用作绝缘膜723。优选设置绝缘膜723，因为可进一步增强天线的防潮性。因为钛膜的端部从铝膜的端部突出，所以可在不断开的情况下形成绝缘膜723。除氮化硅膜外，如上所述的绝缘膜723可使用氧氮化硅膜、氮氧化硅膜、或另一无机材料形成。
此外，如图12所示，绝缘膜723和绝缘膜712优选在绝缘膜718外面彼此接触，即在电路部分中的天线外面(具体而言区域741)。在本实施例中，绝缘膜712和723两者都是氮化硅膜。因为由相同材料形成的部分彼此紧密接触，所以粘附性高，并且可有效防止水分和氧进入。此外，氮化硅膜比氧化硅膜致密，因而可有效防止水分和氧进入。绝缘膜712和723彼此紧密接触的区域是不设置天线和薄膜晶体管的周边区域，因此具有范围为大于等于3μm至小于等于4μm的极小厚度。该周边区域形成为包围该电路部分。与不采用这种周边区域结构的半导体器件相比，本实施例的半导体器件减少了因形状和特性随时间的变化而引起的缺陷(诸如半导体器件端部上的剥离)。
然后，第一绝缘体751形成以覆盖绝缘膜723(参见图9B)。在本实施例中，其中毡状体727浸渍有有机树脂728的结构体726被用作第一绝缘体751。此外，作为优选示例示出其中第一碰撞衰减层750设置在结构体726的表面之上的情形。在本实施例中，芳族聚酰胺树脂被用作第一碰撞衰减层750。
其中毡状体727浸渍有有机树脂728的结构体726也称为半固化片。半固化片以毡状体浸渍有清漆的方式具体地形成，清漆中的基质树脂用有机溶剂稀释，然后使有机溶剂挥发并使基质树脂半固化。半固化片的弹性模量在大于等于13GPa至小于等于15Gpa的范围内，并且其裂断模量为140MPa。通过使用形成为薄膜的半固化片，能制造能够弯曲的薄半导体器件。作为半固化片的毡状体的典型示例，给出聚乙烯醇纤维、聚酯纤维、聚酰胺纤维、聚乙烯纤维、芳族聚酰胺纤维、聚对亚苯基苯并二噁唑(polyparaphenylenebenzobisoxazole)纤维、玻璃纤维和碳纤维为例。作为用于形成基质树脂的树脂的典型示例，给出环氧树脂、不饱和聚脂树脂、聚酰亚胺树脂和含氟树脂为例。注意，将在以下实施例中详细描述半固化片。
除结构体726之外，第一绝缘体751可包括含诸如环氧树脂、不饱和聚脂树脂、聚酰亚胺树脂、双马来酰亚胺-三嗪系树脂、或三嗪A树脂(cyanate resin)的热固树脂的层。或者，诸如聚苯氧基树脂、聚醚酰亚胺树脂或含氟树脂的热塑树脂可被用作第一绝缘体751。此外，碰撞衰减层750优选由高强度材料形成。高强度材料的示例包括聚乙烯醇树脂、聚脂树脂、聚酰胺树脂、聚乙烯树脂、聚对亚苯基苯并二噁唑(polyparaphenylene benzobisoxazole)树脂和玻璃树脂、以及芳族聚酰胺树脂。
第一绝缘体751的厚度在大于等于5μm至小于等于100μm的范围内，优选在大于等于10μm至小于等于50μm的范围内。在此实施例中，第一绝缘体751的厚度为32μm。在本实施例中的第一绝缘体751中，结构体726和第一碰撞衰减层750的厚度分别为20μm和12μm。使用此结构，可制造能够弯曲的薄半导体器件。
在形成第一碰撞衰减层750之后，在第一碰撞衰减层750的表面上形成第一导电层729。描述其中厚度为100nm的氧化硅和氧化铟锡的复合物膜被用作第一导电层729的示例。只要以上第一导电层729具有比结构体726和第一碰撞衰减层750低的电阻，就是可接受的。因此，第一导电层729可以是一膜、或其间排列有小间隙的一组岛。此外，因为第一导电层729的电阻优选较低，所以在考虑了所使用材料的具体电阻等的情况下其厚度可以在大于等于50nm至小于等于200nm的范围内。如果第一导电层729具有增大的厚度，则可降低电阻，这是优选的。除了氧化硅和氧化铟锡的复合物，第一导电层729还可使用包括选自钛、钼、钨、铝、铜、银、金、镍、锡、铂、钯、铱、铑、钽、镉、锌、铁、硅、锗、锆和钡的元素的材料；主要包括以上这些元素的任一种的合金材料；或主要包括以上这些元素的任一种的复合材料等等形成。该第一导电层729可通过溅射法、等离子体CVD法、涂敷法、印刷法等形成。或者，可使用诸如电解电镀法或化学镀法的镀敷法。注意，绝缘膜可在第一导电层729的表面上形成，从而可保护第一导电层729。使用该绝缘膜，第一导电层729可得到保护。
接着，将包括元件层的层与衬底701分离开，该元件层包括薄膜晶体管730a和730b、用作天线720的导电膜等等(参见图10)。此时，在分离层702和衬底701之间的界面上、分离层702和绝缘膜703之间的界面上、或在分离层702内执行分离，由此脱离包括元件层的层，该元件层包括薄膜晶体管730a和730b、用作天线720的导电膜等等。如果分离层702不必保留在脱离层上，则分离层702可通过蚀刻等去除。结果，可提高绝缘膜703与后来形成的层之间的粘附性。
注意，分离优选在用水或诸如臭氧水的溶液湿润分离表面时执行，从而可防止薄膜晶体管730a和730b因为静电等损坏。这是因为分离层702中的不成对电子由于溶液中的离子而端接，以使电被中和。
此外，可通过在分离后再使用衬底701来降低成本。
接着，形成第二绝缘体753以便于覆盖通过分离暴露的表面(参见图11)。第二绝缘体753可用与第一绝缘体751相似的方式形成。在本实施例中，描述其中提供使用所谓半固化片的结构体734作为第二绝缘体753、并且第二碰撞衰减层752设置在结构体734的表面之上的情形，在结构体734中毡状体735浸渍有有机树脂736。芳族聚酰胺树脂被用作第二碰撞衰减层752。毋庸赘言，仅结构体726和734可被结合在一起。在该情形中，半导体器件的厚度将为40μm至70μm，优选为40μm至50μm。设置有第一和第二碰撞衰减层的半导体器件的厚度为70μm至90μm，优选为70μm至80μm。
接着，在第二绝缘体753的表面上形成第二导电层733。该第二导电层733可用与第一导电层729相似的方式形成。注意，绝缘膜可在第二导电层733的表面上形成，从而可保护第二导电层733。通过以上步骤，可获得一分层体，其中元件层和天线被密封在第一绝缘体751和第二绝缘体753之间，第一导电层729形成在第一绝缘体751的表面上，并且第二导电层733形成在第二绝缘体753的表面上。
然后，用切割装置将该分层体分割成单独的半导体器件。作为切割装置，优选使用在切割时融化第一绝缘体751和第二绝缘体753的装置(更优选使用融化第一导电层729和第二导电层733的装置)。在本实施例中，使用激光照射用于切割。
对用于以上切割的激光的诸如波长、强度和束的尺寸等条件不作具体限制。激光照射可在可执行分割的条件下执行。作为激光器，有可能使用例如诸如氩激光器、氪激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti:蓝宝石激光器、或氦镉激光器的连续波激光器；或诸如氩激光器、氪激光器、受激准分子(ArF、KrF或XeCl)激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti:蓝宝石激光器、铜汽化激光器、或金汽化激光器的脉冲激光器。
如在本实施例中所述，通过激光照射将半导体器件切割成单独的半导体器件，第一导电层729与第二导电层733之间的电阻值被降低，由此实现第一导电层729与第二导电层733之间的导电。因此，可同时执行切割半导体器件的步骤和实现第一导电层729与第二导电层733之间的导电的步骤。
第一导电层729与第二导电层733之间的电阻值应当低于第一绝缘体751的电阻和第二绝缘体753的电阻值。第一导电层729与第二导电层733之间的电阻值可以是例如1GΩ或更低、优选为在大于等于5MΩ至小于等于500MΩ的范围内，更优选在大于等于10MΩ至小于等于200MΩ的范围内。因此，可用激光照射等切割半导体器件，从而可达到以上条件。
用以上方式，可完成通过使用绝缘衬底形成的半导体器件。
本实施例能适当地与任何其它实施例结合。
[实施例5]
在本实施例中，描述半导体器件的分离步骤的一个实施方式。使用图13和14进行分离步骤的描述，图13和14各自示出半导体器件之间的部分，即周边部分。
首先，如以上实施例所述，通过形成第一绝缘体751和第一导电层729来执行各步骤。然后，如图13所示，通过使用去除装置在周边区域1010(即周边区域1010的一部分)中选择性地形成结合区域1020a和1020b。当选择性地去除周边区域1010，在深度方向上去除分离层、绝缘膜等以使结构体726暴露。然后，形成结合区域1020a和1020b以便于包围电路部分。
激光束可用作这种去除装置。换言之，可采用激光消融原理。对用作去除装置的激光束的诸如波长、强度和尺寸等条件不作具体限制。只要能至少去除分离层、绝缘膜等，这些条件就是可接受的。作为激光器，可使用例如以下激光器：诸如氩激光器、氪激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti:蓝宝石激光器、或氦镉激光器的连续波激光器；或诸如氩激光器、氪激光器、受激准分子(ArF、KrF或XeCl)激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti:蓝宝石激光器、铜汽化激光器、或金汽化激光器的脉冲激光器。
在半导体器件被切割成单独的半导体器件之后，结合区域1020a和1020b被单独地包括在相邻半导体器件内。同样，在半导体器件被切割成多个单独的半导体器件之后，周边区域1010变成单独地包括在相邻半导体器件内的周边区域1010a和1010b(参见图14)。
然后，如图14所示，形成第二绝缘体753和第二导电层733。在结合区域1020a和1020b，结构体726和734被直接结合在一起。具体地，结构体726的有机树脂728和结构体734的有机树脂732彼此紧密接触。由相同材料形成的部件以这种方式彼此紧密接触，由此提高结合强度，这是优选的。
在结合完成后，半导体器件被切割成多个单独的半导体器件。对于切割装置的细节，可参考以上实施例。
用以上方式，可完成使用绝缘衬底形成的具有高结合强度和改进可靠性的半导体器件。
该实施例可按需结合任一其他实施例实现。
[实施例6]
图15A和15B示出实施例1中的存储器电路的操作示例的时序图。在此，“接通”表示由不存在电源电压供给变成存在电源电压供给；“断开”表示由存在电源电压供给变成不存在电源电压供给。在图15A中，电源电压的供给一直是接通的。在图15B中，电源电压的供给是接通然后断开的。然后，电源电压的供给再次接通。
在图15A和15B中，各自示出：作为从上端至下端供给至整个电路的电源电压的电源电压的时序(参见图15A和15B中的151)、输入至端子104的在写入时选择数据的写入电压的时序(参见图15A和15B中的152)、输入至端子106的输入对应于数据“1”或数据“0”的电压的输入电压的时序(参见图15A和15B中的153)、作为电容器102的诸端子之间电压的电容器电压的时序(参见图15A和15B中的154)、以及输出至端子108的输出所写数据的输出电压的时序(参见图15A和15B中的155)。
以下描述图15A。当电源电压的供给接通(参见图15A中的160)，并且写入电压和输入电压从低电压变成高电压时，电流流入电容器102，并且电容器电压变成高电压。当电容器电压为高时，缓冲器105的输出变高，并且然后输出电压变高。然后，当写入电压和输入电压从高电压变成低电压时，电流从作为电流路径的电阻器103流出，从而减少电容器102的电荷的量。因此，电容器电压被降低。然后，当电容器电压变成低于缓冲器105的反相电压时，缓冲器105的输出具有低电压，然后输出电压变低。根据电阻器103的电阻值，输出电压从高电压变成低电压的时间段可保持为等于根据电容器的放电时间确定的预定时间。
以下描述图15B。当电源电压的供给接通(参见图15B中的161)，并且写入电压和输入电压从低电压变成高电压时，电流流入电容器102，并且电容器电压变高。当电容器电压为高时，缓冲器105的输出变高，并且然后输出电压变高。然后，当写入电压和输入电压从高电压变成低电压时，电流从作为电流路径的电阻器103流出，从而减少电容器102的电荷的量。因此，电容器电压被降低。然后，当电源电压的供给断开(参见图15A中的162)时，输出电压被降低。因为电流经由电阻器103流动，所以电容器电压即使在电源电压被断开时也被降低。然后，电源电压的供给再次接通。当电容器电压高于缓冲器105的反相电压时，输出电压变成高电压。然后，当电容器电压变成低于缓冲器105的反相电压时，缓冲器105的输出具有低电压，然后输出电压变成低电压。根据电阻器103的电阻值，输出电压从高电压变成低电压的时间段可保持为等于根据电容器的放电时间确定的预定时间。
因此，不管电源电压的供给存在与否，输出电压从高电压变成低电压的时间段可保持为等于根据电容器的放电时间确定的预定时间。
[实施例7]
在本实施例中，描述了以上实施例中所述的半导体器件的掩模布局的一个示例。
图16示出本实施例。图16是存储器电路部分801，与以上实施例中所述的存储器相对应的存储器802、803、804和805，存储器区域806，控制电路部分807，电容器808和二极管809的排列的框图。
在存储器电路部分801中，设置有控制电路部分807，并且存储器区域806设置成与控制电路部分807相邻。在存储器区域806的一部分中，在以上实施例中描述的存储器802、803、804和805被设置成彼此相邻。在以上实施例中描述的存储器802的一部分中，电容器808和二极管809设置成彼此相邻。
此外，图17示出实施例1中的电路图的掩模布局的一个示例。在图17中，示出以上实施例中所述的半导体存储器区域901、n沟道晶体管902、缓冲器903、电容器904、以及电阻器905的排列的一个示例。
关于与实施例1的电路图的对应性，n沟道晶体管902、缓冲器903和电容器904分别对应于n沟道晶体管101、电容器102和电阻器103，并且设置成彼此相邻。
注意，本实施例中的掩模布局可在实现以上实施例中描述的结构时采用。
本申请基于2008年10月2日向日本专利局提交的日本专利申请S/N.2008-257339，该申请的全部内容通过引用结合于此。

Claims (9)

1.一种包括存储单元的半导体器件，所述存储单元包括：
晶体管，所述晶体管的栅极电连接至字线，且所述晶体管的源极和漏极之一电连接至位线；
电容器，所述电容器的一个端子电连接至所述晶体管的源极和漏极的另一个，且所述电容器的另一个端子电连接至布线；以及
电阻器，所述电阻器的一个端子电连接至所述晶体管的源极和漏极的另一个，且所述电阻器的另一个端子电连接至布线，
其中，当所述晶体管的栅极的电位和所述晶体管的源极和漏极之一的电位等于所述电容器的另一个端子的电位，从所述电容器放电且流入电阻器的电荷的量大于从所述电容器放电且流入晶体管的电荷的量。
2.一种包括存储单元的半导体器件，所述存储单元包括：晶体管，所述晶体管的栅极电连接至字线，且所述晶体管的源极和漏极之一电连接至位线；
电容器，所述电容器的一个端子电连接至所述晶体管的源极和漏极的另一个，且所述电容器的另一个端子电连接至布线；以及
电阻器，所述电阻器的一个端子电连接至所述晶体管的源极和漏极的另一个，且所述电阻器的另一个端子电连接至布线，
其中从所述电容器放电的电荷能够流入所述晶体管和所述电阻器，
其中，当所述晶体管的栅极的电位和所述晶体管的源极和漏极之一的电位等于所述电容器的另一个端子的电位，从所述电容器放电且流入电阻器的电荷的量大于从所述电容器放电且流入晶体管的电荷的量。
3.如权利要求1或2所述的半导体器件，其特征在于，还包括电连接至所述晶体管的源极和漏极的另一个的缓冲器电路。
4.如权利要求1或2的任一项所述的半导体器件，其特征在于，还包括无线地收发信号的天线电路，且其中所述存储单元保持基于所述信号的数据。
5.一种包括存储单元的半导体器件，所述存储单元包括：
第一晶体管，所述第一晶体管的栅极电连接至字线，且所述第一晶体管的源极和漏极之一电连接至位线；
电容器，所述电容器的一个端子电连接至所述第一晶体管的源极和漏极的另一个，且所述电容器的另一个端子电连接至布线；以及
二极管，所述二极管的一个端子电连接至所述第一晶体管的源极和漏极的另一个，且所述二极管的另一个端子电连接至布线，
其中，当所述第一晶体管的栅极的电位和所述第一晶体管的源极和漏极之一的电位等于所述电容器的另一个端子的电位，从所述电容器放电且流入二极管的电荷的量大于从所述电容器放电且流入第一晶体管的电荷的量。
6.一种包括存储单元的半导体器件，所述存储单元包括：
第一晶体管，所述第一晶体管的栅极电连接至字线，且所述第一晶体管的源极和漏极之一电连接至位线；
电容器，所述电容器的一个端子电连接至所述第一晶体管的源极和漏极的另一个，且所述电容器的另一个端子电连接至布线；以及
二极管，所述二极管的一个端子电连接至所述第一晶体管的源极和漏极的另一个，且所述二极管的另一个端子电连接至布线，
其中从所述电容器放电的电荷能够流入所述第一晶体管和所述二极管，
其中，当所述第一晶体管的栅极的电位和所述第一晶体管的源极和漏极之一的电位等于所述电容器的另一个端子的电位，从所述电容器放电且流入二极管的电荷的量大于从所述电容器放电且流入第一晶体管的电荷的量。
7.如权利要求5或6所述的半导体器件，其特征在于，还包括电连接至所述第一晶体管的源极和漏极的另一个的缓冲器电路。
8.如权利要求5或6所述的半导体器件，其特征在于，还包括无线地收发信号的天线电路，且其中所述存储单元保持基于所述信号的数据。
9.如权利要求5或6所述的半导体器件，其特征在于，所述二极管是第二晶体管，且其中所述第二晶体管的栅极电连接至所述第二晶体管的源极和漏极之一。
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