JPH06310673A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明の目的は、キャパシタ形状の大型化、
製造工程の増加を抑えて、ソフトエラー耐性が優れた大
容量の半導体記憶装置を提供することである。 【構成】トランスファートランジスタＴｒのソースには
スタックドキャパシタＣＰが接続されている。このスタ
ックドキャパシタＣＰは並列接続された第１、第２のキ
ャパシタによって構成されている。第１のキャパシタは
Ｎ型のストレージノード２０、キャパシタ絶縁膜２１、
セルプレート２２によって構成され、第２のキャパシタ
はストレージノード２０とこれに接したＰ型のポリシリ
コン１９とのＰＮジャンクションによって構成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置、例
えばダイナミックＲＡＭに係わり、特に、それを構成す
るキャパシタの改良に関する。

【０００２】

【従来の技術】図４は、従来のスタックドキャパシタ型
のダイナミックＲＡＭを示すものである。例えばＰ型の
半導体基板３１上にはゲート酸化膜３２が設けられ、こ
のゲート酸化膜上にはトランスファートランジスタＴｒ
を構成するゲート３３が設けられている。このゲート３
３の両側には、前記トランスファートランジスタＴｒを
構成するドレイン３４、ソース３５が設けられている。
前記半導体基板３１内には前記ソース３５に接してＮ型
の半導体領域３６が設けられ、この半導体領域３６の上
にはスタックドキャパシタＣＰが設けられる。このスタ
ックドキャパシタＣＰは前記半導体領域３６の上に設け
られ、ポリシリコンによって構成されたストレージノー
ド３７、このストレージノード３７の上に設けられたポ
リシリコン酸化膜等からなる強誘電体膜３８、この強誘
電体膜３８の上に設けられ、Ｎ型のポリシリコンによっ
て構成されたセルプレート３９によって構成されてい
る。このセルプレート３９は前記半導体基板３１内に設
けられたＮ型の半導体領域４０に接続されている。前記
トランスファートランジスタＴｒおよびスタックドキャ
パシタＣＰの上には層間絶縁膜４１が設けられている。
この層間絶縁膜４１には前記ゲート３３、ドレイン３
４、半導体領域４０に対応してコンタクトホール４２が
それぞれ設けられ、これらコンタクトホール４２内には
前記ゲート３３、ドレイン３４、セルプレート３９に接
続される電極４３、４４、４５が設けられている。ま
た、前記半導体基板３１には電極４６が接続されてい
る。図５は、図４に示すダイナミックＲＡＭの等価回路
を示すものであり、図４と同一部分には同一符号を付
す。

【０００３】

【発明が解決しようとする課題】ところで、ダイナミッ
クＲＡＭは、ソフトエラー耐性が優れていることが必要
である。このソフトエラー耐性はキャパシタの容量が大
きいほど強くなる。この種のスタックドキャパシタ型ダ
イナミックＲＡＭの場合、キャパシタの容量はストレー
ジノード３７上の強誘電体膜３８の厚み、および表面積
によって決定される。従来、キャパシタの容量を大きく
する場合、キャパシタの占有面積を大きくしたり、キャ
パシタの形状を複雑な三次元構造としている。しかし、
キャパシタ形状の大型化は半導体チップ全体の面積に大
きく影響し、キャパシタ形状の複雑化は製造工程の増加
を招来するものである。したがって、キャパシタ形状の
大型化および製造工程の増加を抑えて、ソフトエラー耐
性が優れた大容量のダイナミックＲＡＭを構成すること
は困難なものであった。

【０００４】この発明は、上記課題を解決するものであ
り、その目的とするところは、キャパシタ形状の大型化
および製造工程の増加を抑えて、ソフトエラー耐性が優
れた大容量の半導体記憶装置を提供しようとするもので
ある。

【０００５】

【課題を解決するための手段】この発明の半導体記憶装
置は、第１導電型の半導体領域に設けられたトランスフ
ァートランジスタと、前記トランスファートランジスタ
の電流通路の一端にストレージノードを形成する第２導
電型の第１の半導体層が接続され、この第１の半導体層
の一方の面に絶縁して設けられたセルプレートを有する
第１のキャパシタと、前記第１の半導体層の他方の面に
接して第１導電型の第２の半導体層が設けられ、これら
第１、第２の半導体層の接合部に生ずる空乏層により形
成された第２のキャパシタとを具備している。

【０００６】また、この発明の半導体記憶装置は、第１
導電型の半導体領域に設けられたトランスファートラン
ジスタと、前記半導体領域内に設けられ、前記トランス
ファートランジスタの電流通路の一端に接続された第２
導電型の第１の半導体領域と、前記半導体領域内に設け
られ、第１の半導体領域に接続された第１導電型の第２
の半導体領域と、前記半導体領域内に設けられ、第２の
半導体領域と離れた位置に形成された第１導電型の第３
の半導体領域と、前記第２の半導体領域上に設けられた
第１導電型の第１の半導体層と、前記第１の半導体領域
上に設けられるとともに、前記第１の半導体層と接合し
たストレージノードとしての第２導電型の第２の半導体
層と、前記第２の半導体層の上に設けられた絶縁層と、
前記絶縁層の上に設けられ、前記第３の半導体領域に接
続されたセルプレートとしての導体層とを具備してい
る。

【０００７】

【作用】すなわち、この発明において、ストレージノー
ドの一方の面には、絶縁して設けられたセルプレートに
よって第１のキャパシタが形成され、ストレージノード
の他方面にはストレージノードと反対の導電型の半導体
層を接合し、この接合部に生ずる空乏層により第２のキ
ャパシタを形成している。したがって、ストレージノー
ドの両面にキャパシタを形成しているため、従来と同等
の面積により、従来より大きな容量のキャパシタを形成
できる。しかも、形状が簡単であるため、製造工程の増
加を抑えることができる。

【０００８】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１に示すスタックドキャパシタ型ダ
イナミックＲＡＭにおいて、例えばＰ型の半導体基板１
１上にはゲート酸化膜１２が設けられ、このゲート酸化
膜１２上にはトランスファートランジスタを構成するゲ
ート１３が設けられている。このゲート１３の両側に
は、前記トランスファートランジスタＴｒを構成するド
レイン１４、ソース１５が設けられている。前記半導体
基板１１内には一端が前記ソース１５に接したＮ型の半
導体領域１６が設けられとともに、この半導体領域１６
の他端に接したＰ型の半導体領域１７およびこの半導体
領域１７から離れた位置にＰ型の半導体領域１８が設け
られている。前記ゲート酸化膜１２のうち、これら半導
体領域１６、１７、１８に対応した部分は除去されてい
る。但し、半導体領域１６の一端に対応する部分は、前
記ゲート酸化膜１２が若干残されている。

【０００９】前記半導体領域１６、１７の上にはスタッ
クドキャパシタＣＰが設けられる。このスタックドキャ
パシタＣＰは前記半導体領域１６の一端上に若干残され
たゲート酸化膜１２および前記半導体領域１７の上に設
けられたＰ型のポリシリコン１９、前記半導体領域１６
および前記ポリシリコン１９上に設けられ、Ｎ型のポリ
シリコンによって構成されたストレージノード２０、こ
のストレージノード２０の上およびストレージノード２
０と前記ポリシリコン１９の側面に設けられたキャパシ
タ絶縁膜２１、このキャパシタ絶縁膜２１の上に設けら
れ、Ｎ型のポリシリコンによって構成されたセルプレー
ト２２によって構成されている。このセルプレート２２
は前記半導体基板１１内に設けられた半導体領域１８に
接続されている。前記Ｐ型のポリシリコン１９とＮ型の
ポリシリコンによって構成されたストレージノード２０
はＰＮジャンクションを形成している。また、前記キャ
パシタ絶縁膜２１は前記ストレージノード２０の表面お
よびストレージノード２０と前記ポリシリコン１９の側
面を酸化して形成される。

【００１０】前記トランスファートランジスタＴｒおよ
びスタックドキャパシタＣＰの上には層間絶縁膜２３が
設けられ、この層間絶縁膜２３には前記ゲート１３、ド
レイン１４、半導体領域１８に対応してコンタクトホー
ル２４がそれぞれ形成され、これらコンタクトホール２
４内には前記ゲート１３、ドレイン１４、セルプレート
２２に接続される電極２５、２６、２７が設けられる。
また、前記半導体基板１１には電極２８が接続されてい
る。

【００１１】図２は、図１に示すスタックドキャパシタ
型のダイナミックＲＡＭの等価回路を示すものであり、
図１と同一部分には同一符号を付す。同図に示すよう
に、キャパシタＣＰはストレージノード２０、絶縁膜２
１およびセルプレート２２によって構成された第１のキ
ャパシタＣ１に、ポリシリコン１９とストレージノード
２０が形成するダイオードＤが並列接続されて構成され
ている。このダイオードＤは第２のキャパシタＣ２とし
て作用する。すなわち、トランスファートランジスタＴ
ｒが導通し、電荷が転送されてきた場合、ダイオードＤ
は逆バイアスされる。このため、ＰＮジャンクションの
空乏層が広がり第２のキャパシタＣ２として作用する。
したがって、このキャパシタＣＰは第１のキャパシタＣ
１と第２のキャパシタＣ２とが並列接続されて構成され
ている。

【００１２】上記実施例によれば、Ｎ型のポリシリコン
によって構成され、表面に第１のキャパシタＣ１が形成
されたストレージノード２０の裏面に、このストレージ
ノード２０とともに第２のキャパシタＣ２として作用す
るＰ型のポリシリコン１９を設け、第１、第２のキャパ
シタＣ１、Ｃ２を並列接続している。したがって、従来
と同一のパターン面積により、従来に比べて１．５〜２
倍の容量を得ることができるため、ソフトエラー耐性を
向上できる。

【００１３】また、このスタックドキャパシタは容量が
大きいため、従来と同等の容量であれば、スタックドキ
ャパシタのパターン面積を縮小できる。したがって、半
導体チップ全体の面積を抑えて大容量化することができ
る。

【００１４】しかも、このスタックドキャパシタの形状
は従来と殆ど変わりなく、複雑な三次元構造とする必要
がない。このため、製造工程の大幅な増加を抑えること
ができる。

【００１５】また、第２のキャパシタＣ２の容量は、Ｐ
型ポリシリコン１９に導入する不純物の濃度を制御する
ことにより容易に調整できる利点を有している。図３
は、この発明の第２の実施例を示すものである。このス
タックドキャパシタ型ダイナミックＲＡＭの等価回路は
図２と同一である。この実施例において、ストレージノ
ード２０は半導体領域１７の上に設けたＰ型ポリシリコ
ン１９の表面および側面を覆っている。

【００１６】このような構成とすることにより、ストレ
ージノード２０とＰ型のポリシリコン１９の接触面積を
増加でき、ＰＮジャンクションの形成範囲を増加するこ
とができる。したがって、第２のキャパシタＣ２の容量
を一層増大でき、ソフトエラー耐性を向上できる。

【００１７】尚、上記実施例では、Ｐ型半導体基板を使
用したが、これに限定されるものではなく、例えばＮ型
半導体基板内にＰ型のウェルを形成し、このウェル内に
前記トランスファートランジスタＴｒおよびスタックド
キャパシタＣＰを形成してもよい。その他、この発明の
要旨を変えない範囲において種々変形実施可能なことは
勿論である。

【００１８】

【発明の効果】以上、詳述したようにこの発明によれ
ば、キャパシタ形状の大型化および製造工程の増加を抑
えて、ソフトエラー耐性が優れた大容量の半導体記憶装
置を提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す断面図。

【図２】図１の等価回路図。

【図３】この発明の第２の実施例を示す断面図。

【図４】従来のスタックドキャパシタ型ダイナミックＲ
ＡＭを示す断面図。

【図５】図４の等価回路図。

【符号の説明】

１１…半導体基板、１２…ゲート酸化膜、１３…ゲー
ト、１６、１７、１８…半導体領域、１９…Ｐ型のポリ
シリコン、２０…ストレージノード、２１…絶縁膜、２
２…セルプレート、Ｔｒ…トランスファートランジス
タ、ＣＰ…キャパシタ、Ｃ１、Ｃ２…第１、第２のキャ
パシタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体領域に設けられたト
   ランスファートランジスタと、 前記トランスファートランジスタの電流通路の一端にス
   トレージノードを形成する第２導電型の第１の半導体層
   が接続され、この第１の半導体層の一方の面に絶縁して
   設けられたセルプレートを有する第１のキャパシタと、 前記第１の半導体層の他方の面に接して第１導電型の第
   ２の半導体層が設けられ、これら第１、第２の半導体層
   の接合部に生ずる空乏層により形成された第２のキャパ
   シタとを具備したことを特徴とする半導体記憶装置。
2. 【請求項２】 第１導電型の半導体領域に設けられたト
   ランスファートランジスタと、 前記半導体領域内に設けられ、前記トランスファートラ
   ンジスタの電流通路の一端に接続された第２導電型の第
   １の半導体領域と、 前記半導体領域内に設けられ、第１の半導体領域に接続
   された第１導電型の第２の半導体領域と、 前記半導体領域内に設けられ、第２の半導体領域と離れ
   た位置に形成された第１導電型の第３の半導体領域と、 前記第２の半導体領域上に設けられた第１導電型の第１
   の半導体層と、 前記第１の半導体領域上に設けられるとともに、前記第
   １の半導体層と接合したストレージノードとしての第２
   導電型の第２の半導体層と、 前記第２の半導体層の上に設けられた絶縁層と、 前記絶縁層の上に設けられ、前記第３の半導体領域に接
   続されたセルプレートとしての導体層とを具備したこと
   を特徴とする半導体記憶装置。