JP2008123074A - 半導体集積回路装置 - Google Patents

Abstract

【課題】電流リークを大幅に減少させることにより、より小さな静電容量素子によりフラグ保持時間を延長化する。
【解決手段】電源保持部５は、ダイオード７と静電容量素子８とからなり、内部電源電圧と基準電位との間に直列接続された構成からなる。ダイオード７は、ＰチャネルＭＯＳトランジスタがダイオード接続されており、該トランジスタのソース端子に内部電源電圧ＶＤＤが供給され、ドレイン端子には、該トランジスタのゲート端子とバルク端子、およびコンデンサの一方の接続部がそれぞれ接続されている。整流回路２の内部電源電圧ＶＤＤが供給停止となった際、トランジスタのドレインとＮ−ＷＥＬＬによって形成されたＰＮ接合によって逆方向バイアスとなるので、静電容量素子８に蓄積された電荷のリークを防止することができる。
【選択図】図２

Description

本発明は、半導体集積回路装置の通信技術に関し、特に、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ ＩＤｅｎｔｉｆｉｃａｔｉｏｎ：電波方式認識）タグに用いられる半導体集積回路装置の通信安定化に有効な技術に関する。

無線通信によりデータ交信することができる自動認識技術として、ＲＦＩＤが広まりつつある。このＲＦＩＤは、情報を記憶可能なＩＤタグと、該ＩＤタグにおける情報の読み出しや書き込みを行うリーダ／ライタとによって構成されている。ＩＤタグは、たとえば、非接触ＩＣチップなどの半導体集積回路装置、およびアンテナからなる。

この種のＩＤタグには、フラグ保持回路が備えられている。このフラグ保持回路は、セッションフラグの状態を任意の時間保持する。セッションフラグは、電子タグの１つであり、一度読み出したＩＤタグを再度読み出すことを防止するためのフラグである。セッションフラグは、たとえば、ＩＤタグが読み出された際にフラグ状態が’０’から’１’に遷移する。

ＩＤタグが読み出され、セッションフラグ’１’となった後、電波が一時的に途切れて動作電界外となっても、フラグ保持回路がセッションフラグの状態を保持しているので、再びＩＤタグが電波を受信しても、一度読み出されたＩＤタグの再読み出しが防止されることになる。

フラグ保持回路は、たとえば、電荷保持回路とフリップフロップとから構成されている。フリップフロップは、論理回路から出力されるセッションフラグを保持する。電荷保持回路は、外部からの電力供給が停止した際に、フリップフロップの状態が一定期間保持できるように蓄積した電荷を供給する。

ところが、上記のようなＩＤタグにおけるフラグ保持技術では、次のような問題点があることが本発明者により見い出された。

フラグ保持回路において、電荷保持回路は、通常、ダイオード接続されたＮチャネルＭＯＳ、またはＰチャネルＭＯＳのいずれかよりなるトランジスタとコンデンサとが、電源電圧と基準電位ＶＳＳとの間に直列接続された構成よりなる。

たとえば、ＮチャネルＭＯＳのトランジスタを用いて電荷保持回路を構成した際には、トランジスタをダイオード接続することにより、電源電圧よりも１Ｖｇｓ（ゲート−ソース間電圧）分低い電圧がコンデンサに供給されることになり、該コンデンサの電荷蓄積量が少なくなってしまう。

それにより、電源遮断時におけるフリップフロップのフラグ保持時間が短くなってしまうという問題がある。

また、ＰチャネルＭＯＳのトランジスタをダイオード接続した際には、該トランジスタのバルク（バックゲート）がソース端子に接続された構成となるので、電源電圧の遮断時にコンデンサの電荷がバルクへリークしてしまい、この場合も、フラグ保持時間が短くなってしまうという問題がある。

本発明の目的は、電流リーク、または電圧降下を大幅に減少させることにより、より小さな静電容量素子によりフラグ保持時間を延長化することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、リーダ／ライタから受けた電波を電力に変換し、情報をリーダ／ライタに返信するＩＤタグに用いられ、内部電源電圧を充電し、その内部電源電圧の供給が停止した際に、任意の論理回路に電源供給を行う電源保持部を備えた半導体集積回路装置であって、電源保持部は、ダイオード接続されたＰチャネルＭＯＳのトランジスタと、静電容量素子とよりなり、トランジスタと静電容量素子とが、内部電源電圧と基準電位との間に直列接続された構成からなり、該トランジスタは、ソース端子に内部電源電圧が供給され、ドレイン端子、ゲート端子、およびバルク端子が、静電容量素子の一方の接続部にそれぞれ接続された構成からなるものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記論理回路が ＩＤタグがリーダ／ライタから情報を読み出されたか否かを示す状態フラグを記憶するメモリ部よりなるものである。

また、本発明は、前記メモリ部が、フリップフロップよりなり、電源保持部は、該フリップフロップの電源として供給するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）リーク電流を大幅に低減することによって、半導体集積回路装置の信頼性を向上させることができる。

（２）また、静電容量素子の容量を小さくすることが可能となるので、半導体集積回路装置の小型化を実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態によるＩＤタグに用いられるＲＦＩＤチップの構成を示すブロック図、図２は、図１のＲＦＩＤチップに設けられたフラグ保持回路の一例を示す回路図、図３は、図１のＲＦＩＤチップに設けられた電源保持部の構成例を示す回路図、図４は、ダイオードを構成するＰチャネルＭＯＳトランジスタの断面図、図５は、本発明者が検討したＰチャネルＭＯＳのトランジスタにおける一般的なダイオード接続による動作状態を示す説明図、図６は、図２のフラグ保持回路における動作例を示すタイミングチャートである。

本実施の形態において、ＲＦＩＤチップ（半導体集積回路装置）１は、自動認識技術の１つであるＲＦＩＤに用いられる半導体チップである。ＲＦＩＤチップ１は、図１に示すように、整流回路２、ロジック部３、およびフラグ保持回路４から構成されている。

ＲＦＩＤチップ１には、アンテナ１ａが設けられている。このアンテナ１ａは、リーダ／ライタとの交信においてアナログ信号の送受信を行う。

アンテナ１ａには、整流回路２が接続されている。整流回路２は、アンテナ１ａを介してＩＤタグにおける情報の読み出しや書き込みを行うリーダ／ライタから出力されたマイクロ波の電力を整流して内部電源電圧ＶＤＤとして出力する。

整流回路２が整流した内部電源電圧ＶＤＤは、ロジック部３、およびフラグ保持回路４にそれぞれ供給されるように接続されている。ロジック部３は、たとえば、クロック回路、論理回路、ならびに変調回路などが備えられている。

クロック回路は、クロック信号を生成し、論理回路に供給する。変調回路は、アンテナが受信したアナログ信号をデジタル信号に復調して論理回路に出力するとともに、該論理回路から出力されたデジタル信号をアナログ信号に変調してアンテナを介してリーダ／ライタに送信する。

論理回路は、たとえば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性半導体メモリからなるメモリを含み、情報の読み出し／書き込みにおける動作制御を司り、情報の読み出し／書き込みを行う。

フラグ保持回路４は、ＩＤタグが動作電界外となり、整流回路２からの内部電源電圧ＶＤＤが供給停止となった際に、一度読み出したＩＤタグを再度読み出すことを防止するセッションフラグ（状態フラグ）の状態を保持する。

フラグ保持回路４は、図２に示すように、電源保持部５、およびメモリ部６から構成されている。電源保持部５は、ダイオード７と静電容量素子８とからなる。電源保持部５は、ＩＤタグが動作電界外となり、整流回路２の内部電源電圧ＶＤＤが供給停止となった場合に、任意の期間、メモリ部６に電源を供給する。

ダイオード７のアノードには、整流回路２が整流した内部電源電圧ＶＤＤが供給されるように接続されている。ダイオード７のカソードには、静電容量素子８の一方の接続部が接続されており、該静電容量素子８の他方の接続部には、基準電位ＶＳＳが接続されている。また、ダイオード７のカソードには、メモリ部６に設けられたフリップフロップ６ａの電源端子ＶＰが接続されている。

メモリ部６は、たとえば、２つの否定論理和回路からなるフリップフロップ６ａとインバータ９とからなる。フリップフロップ６ａは、セット端子ＳＥＴ、リセット端子ＲＥＳＥＴ、および出力端子Ｑ，／Ｑを有している。

セット端子ＳＥＴには、論理回路から出力されたセッションフラグの信号が入力される。リセット端子ＲＥＳＥＴには、論理回路から出力されたリセット信号が入力される。出力端子Ｑは、セット端子ＳＥＴにセットされたセッションフラグの状態が出力され、出力端子／Ｑは、出力端子Ｑの反転信号が出力される。

出力端子／Ｑには、インバータ９が接続されており、該インバータ９の出力部から出力された信号が、セッションフラグの状態として論理回路に出力される。フリップフロップ６ａは、リセット端子ＲＥＳＥＴにリセット信号が入力されるまで、セット端子ＳＥＴに入力された信号状態を保持して出力端子Ｑ，／Ｑから出力する。

論理回路は、ＩＤタグが前述したリーダ／ライタに読み出される前は、セッションフラグとして’０’を出力し、該ＩＤタグがリーダ／ライタに読み出されるとセッションフラグとして’１’を出力する。

図３は、電源保持部５の一例を示す回路図である。

電源保持部５において、図示するように、ダイオード７は、たとえば、ＰチャネルＭＯＳトランジスタからなり、該トランジスタをダイオード接続した構成となっている。ダイオード７において、トランジスタのソース端子には、整流回路２の内部電源電圧ＶＤＤが供給されるように接続されている。

また、トランジスタのドレイン端子には、該トランジスタのゲート端子とバルク端子、およびコンデンサの一方の接続部がそれぞれ接続されている。コンデンサの他方の接続部には、基準電位ＶＳＳが接続されている。

そして、トランジスタのドレイン端子と該トランジスタのゲート端子とバルク端子、およびコンデンサの一方の接続部とが接続された接続部がメモリ部６の電源端子ＶＰに接続されている。

次に、本実施の形態による電源保持部５の作用について説明する。

図４は、ダイオード７を構成するＰチャネルＭＯＳのトランジスタの断面図である。

トランジスタは、たとえば、Ｐ型の半導体基板７ａ上にＮ−ＷＥＬＬ７ｂが形成されており、このＮ−ＷＥＬＬ７ｂにおいて、チャネルを挟んだ両側の所定の位置には、ソース（ソース端子）Ｓ、およびドレイン（ドレイン端子）Ｄからなる半導体領域である拡散層７ｃ，７ｄがそれぞれ形成されている。

そして、これら拡散層７ｃ，７ｄ間に位置するチャネル部分の上方には、絶縁膜７ｅを介して、ゲートＧとなるゲート電極（ゲート端子）７ｆが形成されている。このトランジスタにおいて、ソースＳは、整流回路２に接続され、ドレインＤ、ゲートＧ、およびバルクｂｕｌｋは、静電容量素子８の一方の接続部にそれぞれ接続される。

ここで、図４のトランジスタにおけるトランジスタの動作状態について説明する。

まず、ＲＦＩＤチップ１が動作電界内であり、整流回路２からの内部電源電圧ＶＤＤが供給されている場合には、トランジスタのソースＳ、バルク（Ｎ−ＷＥＬＬ７ｂ）ｂｕｌｋを介して静電容量素子８に内部電源電圧ＶＤＤが充電されることになる。

一方、ＲＦＩＤチップ１が動作電界外となって整流回路２からの内部電源電圧ＶＤＤが供給停止となっている状態では、トランジスタのドレインＤとＮ−ＷＥＬＬ７ｂによって形成されたＰＮ接合によって逆方向バイアスとなるので、静電容量素子８に蓄積された電荷が印加されてもリーク電流が生じないことになる。

図５は、本発明者が検討したＰチャネルＭＯＳのトランジスタ３０における一般的なダイオード接続による動作状態を示す説明図である。

トランジスタ３０は、図示するように、たとえば、Ｐ型の半導体基板３１上にＮ−ＷＥＬＬ３２が形成されており、該Ｎ−ＷＥＬＬ３２のチャネルを挟んだ両側の所定の位置にソースＳ、およびドレインＤからなる半導体領域である拡散層３３，３４がそれぞれ形成されている。

これら拡散層３３，３４間に位置するチャネル部分の上方には、絶縁膜３５を介して、ゲートＧとなるゲート電極（ゲート端子）３６が形成されている。

この場合も、トランジスタ３０は、ソースＳが整流回路２に接続され、ドレインＤ、ゲートＧ、およびバルクｂｕｌｋが、静電容量素子８の一方の接続部にそれぞれ接続されるものとする。

ＲＦＩＤチップ１が動作電界内であり、整流回路２からの内部電源電圧ＶＤＤが供給されている場合には、トランジスタのバルク（Ｎ−ＷＥＬＬ３２）ｂｕｌｋからドレインＤを介して静電容量素子８に内部電源電圧ＶＤＤが充電されることになる。

また、ＲＦＩＤチップ１が動作電界外となって整流回路２からの内部電源電圧ＶＤＤが供給停止の場合、ドレインＤとＮ−ＷＥＬＬ３２とによってＰＮ接合が形成される。この場合、静電容量素子８に蓄積された電荷がドレインＤに印加されると、図５の矢印に示すようにＰＮ接合は順方向バイアスとなるので、その結果、リーク電流が生じてしまうことになる。

それによって、静電容量素子８からフリップフロップ６ａに供給される電源容量が少なくなってしまうことになる。

一方、図４で示したトランジスタでは、前述したように、ＰＮ接合が逆バイアスとなるので、リーク電流を略ゼロとすることができるので、フリップフロップ６ａの動作時間をより長くすることが可能となる。

また、リーク電流を略ゼロとすることができるので、静電容量素子８の容量を小さくすることが可能となり、ＲＦＩＤチップ１を小型化することができる。

図６は、フラグ保持回路４における動作例を示すタイミングチャートである。

図６においては、上方から下方にかけて、整流回路２から出力される内部電源電圧ＶＤＤ、フリップフロップ６ａのセット端子ＳＥＴに入力されるセット信号、フリップフロップ６ａの出力端子Ｑから出力される出力信号、フリップフロップ６ａの出力端子／Ｑから出力される出力信号、インバータ９から出力される出力信号、およびダイオード７を介してフリップフロップ６ａに供給される内部電源電圧ＶＤＤ１における信号タイミングをそれぞれ示している。

ＲＦＩＤチップ１が動作電界内となると、整流回路２から内部電源電圧ＶＤＤが供給される。続いて、リーダ／ライタによって情報の読み出しが行われると、ロジック部３の論理回路から、セッションフラグとして出力されたセット信号がＬｏ信号からＨｉ信号に遷移する。これにより、フリップフロップ６ａの出力端子ＱはＨｉ信号となり、出力端子／ＱはＬｏ信号出力となり、インバータ９の出力信号は、Ｈｉ信号となる。

その後、何らかの理由によってＲＦＩＤチップ１が動作電界外となると、整流回路２からの内部電源電圧ＶＤＤが供給停止となる。このとき、電源保持部５の静電容量素子８に蓄積された電荷が内部電源電圧ＶＤＤ１としてフリップフロップ６ａに供給される。

電源保持部５は、整流回路２からの内部電源電圧ＶＤＤが供給停止となってから、任意の時間、たとえば、０．５秒程度の間、フリップフロップ６ａの出力端子／Ｑの状態が内部電源電圧ＶＤＤが供給停止直前の状態を保つように、フリップフロップ６ａに電源供給を行う。

その後、０．５秒以内にＲＦＩＤチップ１が動作電界内となり、整流回路２からの電源供給が開始されると、整流回路２からの電源供給が停止の際に、インバータ９の出力は、電源が供給されないためにＬｏ信号となっているが、前述したように０．５秒程度の間は、フリップフロップ６ａの出力端子／Ｑの状態が変化しないので、再びインバータ９の出力は、Ｈｉ信号となって出力される。

それにより、本実施の形態によれば、電源保持部５のリーク電流を大幅に低減することができるので、フラグ保持回路４の信頼性を向上させることができる。

また、リーク電流を大幅に低減することが可能となるので、静電容量素子８の容量を小さくすることができ、ＲＦＩＤチップ１の小型化を実現することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、ＲＦＩＤに用いられるＩＤタグにおける安定化通信技術に適している。

本発明の一実施の形態によるＩＤタグに用いられるＲＦＩＤチップの構成を示すブロック図である。 図１のＲＦＩＤチップに設けられたフラグ保持回路の一例を示す回路図である。 図１のＲＦＩＤチップに設けられた電源保持部の構成例を示す回路図である。 ダイオードを構成するＰチャネルＭＯＳトランジスタの断面図である。 本発明者が検討したＰチャネルＭＯＳのトランジスタにおける一般的なダイオード接続による動作状態を示す説明図である。 図２のフラグ保持回路における動作例を示すタイミングチャートである。

符号の説明

１ ＲＦＩＤチップ
１ａ アンテナ
２ 整流回路
３ ロジック部
４ フラグ保持回路
５ 電源保持部
６ メモリ部
６ａ フリップフロップ
７ ダイオード
７ａ 半導体基板
７ｂ Ｎ−ＷＥＬＬ
７ｃ，７ｄ 拡散層
７ｅ 絶縁膜
７ｆ ゲート電極
８ 静電容量素子
９ インバータ
３０ トランジスタ
３１ 半導体基板
３２ Ｎ−ＷＥＬＬ
３３，３４ 拡散層
３５ 絶縁膜
３６ ゲート電極

Claims (3)

1. リーダ／ライタから受けた電波を電力に変換し、情報を前記リーダ／ライタに返信するＩＤタグに用いられ、内部電源電圧を充電し、前記内部電源電圧の供給が停止した際に、任意の論理回路に電源供給を行う電源保持部を備えた半導体集積回路装置であって、
   前記電源保持部は、
   ダイオード接続されたＰチャネルＭＯＳのトランジスタと、
   静電容量素子とよりなり、
   前記トランジスタと前記静電容量素子とが、前記内部電源電圧と基準電位との間に直列接続された構成からなり、
   前記トランジスタは、
   ソース端子に前記内部電源電圧が供給され、
   ドレイン端子、ゲート端子、およびバルク端子が、前記静電容量素子の一方の接続部にそれぞれ接続された構成からなることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記論理回路は、
   前記ＩＤタグが前記リーダ／ライタから情報を読み出されたか否かを示す状態フラグを記憶するメモリ部であることを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   前記メモリ部は、フリップフロップよりなり、
   電源保持部は、
   前記フリップフロップの電源として供給することを特徴とする半導体集積回路装置。

Images