JP3425118B2 - 半導体集積回路、当該半導体集積回路を搭載した非接触型情報媒体、及び半導体集積回路の駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
当該半導体集積回路を搭載した非接触型情報媒体、及び
半導体集積回路の駆動方法に関する。

【０００２】

【従来の技術】近年、コイルの相互誘導現象を利用し
て、所定波長の電波を用いて電力の供給を行うとともに
データの送受信を行うようにした、ＩＣカードなどの非
接触型情報媒体が実用化の段階に入っている。係る非接
触型情報媒体の一例としてのＩＣカードは、ＩＣカード
との間で電波の送受信を行うリーダーライターと当該Ｉ
Ｃカードとの間で通信が可能な距離によって、大きく近
接型、近傍型などに分類されており、それぞれについて
の標準規格も整いつつあるところである。

【０００３】特にリーダーライターから、１ｃｍから約
２０ｃｍ程度までの距離で用いることが可能な近接型の
ＩＣカードは、例えば定期券等の用途に用いるとすれ
ば、駅の改札口などで定期入れからＩＣカードを取り出
すことなく、リーダーライターとの非接触状態での情報
のやり取りに基づいて改札口のゲートの開閉制御を行う
ことも可能となるなど、極めて広い範囲で適用される可
能性を有するものである。

【０００４】しかしながら、広い範囲に適用されるには
ＩＣカードの小型軽量化が重要となる他、適用範囲が広
がるほどＩＣカードの取扱いが乱雑となる場合も増加す
ると予想されるため、係る乱雑な取扱いに対する故障の
しにくさなども考慮して、ＩＣカードなどの非接触型情
報媒体には、複雑な回路を小さい面積に収めた半導体集
積回路が搭載されるのが通常となっている。

【０００５】以下、半導体集積回路を搭載した一般的な
非接触型ＩＣカードの構成について説明する。図１３
は、一般的な非接触型ＩＣカードの構成の一例を模式的
に示す機能ブロック図である。なお同図には、ＩＣカー
ド９００の他に、ＩＣカード９００と電波の送受信を行
うリーダーライター９９０も示されている。以下、同図
に示されるＩＣカード９００の構成及び動作について簡
単に説明する。

【０００６】ＩＣカード９００には、リーダーライター
９９０に接続されたアンテナコイル９９１との間で電波
の送受信を行うためのアンテナコイル９８１が設けられ
ており、アンテナコイル９９１から送信される電波を受
けて、アンテナコイル９８１の両端に発生した交流電圧
がＩＣカード９００に搭載された半導体集積回路９１０
へと入力される。なお、９８２は同調用の容量素子であ
る。

【０００７】尚、受信用のアンテナコイル９８１は一般
的には非接触型ＩＣカード９００の半導体集積回路９１
０の外部に接続される。同調用の容量素子９８２は非接
触型ＩＣカード９００の半導体集積回路９１０の外部に
接続されることが多いが、半導体集積回路９１０の内部
に構成される場合もある。ＩＣカード９００は、リーダ
ーライター９９０から送信される、ＡＳＫ変調（振幅変
調）された信号を受信して、当該信号から半導体集積回
路９１０の駆動用電力を得るとともに、リーダーライタ
ー９９０から伝送されるデータを取得する。リーダーラ
イター９９０から送信される搬送波の具体的な構造の一
例を図１４に示す。同図に示されるように、ＡＳＫ変調
された搬送波は、振幅の小さい部分が０のデータを、振
幅の大きい部分が１のデータを表している。

【０００８】半導体集積回路９１０は、電源回路９１
１、第１レギュレータ回路９１２、変復調回路９１３、
ロジック回路９１４、不揮発性メモリ９１５、降圧回路
９１６、第２レギュレータ回路９１７を含んでいる。な
お、ここでは、降圧回路９１６を設ける場合について説
明するが、後述の理由により降圧回路９１６の代わりに
昇圧回路を用いることも可能である。

【０００９】図１５は、電源回路９１１の内部構成を示
す図である。同図に示されるように、従来のＩＣカード
９００では、電源回路９１１として一般的な全波整流回
路９１１１及び平滑用の容量素子９１１２を用いてお
り、ここで、アンテナコイル９８１の両端に発生した交
流電圧が整流されて直流電圧ＶＣＣとなる。整流された
電流は、第１レギュレータ回路９１２により所定の電圧
値より高くならないように制御されて変復調回路９１３
やメモリ９１５を動作させるための電圧となる他、降圧
回路９１６により降圧され、第２レギュレータ回路９１
７により所定の電圧値より高くならないように制御され
てロジック回路９１４の駆動電力を供給する。

【００１０】なお、図１３には特に図示していないが、
第１レギュレータ回路９１２を通過した電流はクロック
生成回路などのアナログ回路に対して駆動電力を供給す
る。クロック生成回路とは、アンテナコイル９８１の両
端に発生した交流電圧から、ロジック回路９１４及び不
揮発性メモリ９１５を動作させるためのクロック信号を
生成する回路である。

【００１１】通常、ロジック回路９１４などのディジタ
ル回路は比較的低い電圧（約２〜３Ｖ）で動作するのに
対し、不揮発性メモリ９１５にはこれよりも高い電圧を
供給する必要がある。例えばＦｅＲＡＭでは約３〜７
Ｖ、ＥＥＰＲＯＭでは約１０Ｖ以上（書き込み、消去
時）の電圧が必要である。これに対応するため、上記の
ように、従来の非接触型ＩＣカード９００では、電源回
路９１１において発生した電圧を降圧回路９１６で降圧
してロジック回路９１４に供給するようにしている。も
っとも、電源回路９１１でロジック回路９１４を動作さ
せるための低い電圧を発生させるようにして、昇圧回路
で昇圧し、変復調回路９１３やクロック生成回路などの
アナログ回路や不揮発性メモリ９１５を動作させるよう
にすることもできる。

【００１２】また、図１４に示したように、ＩＣカード
９００とリーダーライター９９０との間で送受信される
データは交流電圧に重畳されており、非接触型ＩＣカー
ド９００がリーダーライター９９０からのデータを受信
する場合には、変復調回路９１３で復調され、非接触型
ＩＣカード９００がリーダーライター９９０にデータを
送信する場合には、変復調回路９１３で変調される。非
接触型ＩＣカード９００とリーダーライター９９０との
間で送受信されるデータはロジック回路９１４で制御さ
れ、不揮発性メモリ９１５に蓄えられる。

【００１３】さて、コイルの相互誘導現象を利用して電
力の供給及びデータの送受信を行うようにした非接触型
ＩＣカード９００では、電源供給源であるリーダーライ
ター９９０と非接触型ＩＣカード９００との間の距離に
より、電源回路９１１において発生する電源電圧が変化
する。特に上記両者の間の距離が非常に近くなると過電
圧が発生し、非接触型ＩＣカード９００の内部回路を破
壊する恐れがあることから、かかる不具合を防止するた
め、電源発生回路９１１の他に第１及び第２のレギュレ
ータ回路９１２及び９１７を設けておき、一定電圧以上
の電源電圧にならないような回路構成を行っている。

【００１４】図１６は、従来第１レギュレータ回路９１
２として用いられていた回路の構成の一例を示す図であ
る。電源回路９１１からの出力（図中、「ＶＣＣ」で表
す。）とグランドとの間には、２つのＰチャネルＭＯＳ
トランジスタ（以下、「ＰｃｈＭＯＳトランジスタ」と
表記する。）９３１及び９３２が直列に接続され、第１
のＰｃｈＭＯＳトランジスタ９３１のゲートとドレイン
はショートされ、ソースはＶＣＣに接続されている。

【００１５】また、第１のＰｃｈＭＯＳトランジスタ９
３１のドレインは第２のＰｃｈＭＯＳトランジスタ９３
２のソースに接続されている。第２のＰｃｈＭＯＳトラ
ンジスタ９３２のゲートは基準電圧発生回路９３３の出
力に接続され、ドレインがグランドに接続されている。
２つのＰｃｈＭＯＳトランジスタ９３１、９３２の中間
ノードは、第１のＰＮＰ型バイポーラトランジスタ９３
４のベースに接続され、第１のＰＮＰ型バイポーラトラ
ンジスタ９３４のコレクタはグランドに接続され、エミ
ッタは抵抗９３５を介してＶＣＣに接続されている。ま
た、第１のＰＮＰ型バイポーラトランジスタ９３４のエ
ミッタは第２のＰＮＰ型バイポーラトランジスタ９３６
のベースに接続され、そのコレクタはグランドに接続さ
れ、エミッタは内部の変復調回路９１３や不揮発性メモ
リ９１５への電源（図中、「ＶＤＤ」と表す。）とな
る。

【００１６】以上のように構成された第１レギュレータ
回路９１２の動作について、以下に簡単に説明する。図
１６の第１レギュレータ回路９１２の第２のＰｃｈＭＯ
Ｓトランジスタ９３２のしきい値電圧をＶＧＳ、２つの
ＰＮＰ型バイポーラトランジスタ９３４、９３６のベー
ス−エミッタ間電圧をそれぞれＶＢＥ１、ＶＢＥ２、基
準電圧発生回路９３３により発生させた基準電圧をＶｒ
ｅｆとすれば、電源回路９１１から出力されるＶＣＣの
電圧がＶｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２より高く
なった場合にはＰＮＰ型バイポーラトランジスタがオン
してレギュレータ回路から出力されるＶＤＤの電圧をＶ
ｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２まで下げる。以
下、第１レギュレータ回路９１２により調整される出力
電圧ＶＤＤの暫定的な最大値（Ｖｒｅｆ＋ＶＧＳ＋ＶＢ
Ｅ１＋ＶＢＥ２）を「Ｖｍａｘ」と表す。この最大電圧
制御の動作の詳細は以下の通りである。

【００１７】第２のＰｃｈＭＯＳトランジスタ９３２の
ゲート電圧には基準電圧発生回路９３３の出力が入力さ
れるため、その電圧はＶｒｅｆとなっている。第２のＰ
ｃｈＭＯＳトランジスタ９３２のしきい値をＶＧＳとす
ればそのソース電圧はＶｒｅｆ＋ＶＧＳとなる。ソース
電圧がこれより高くなった場合には、第２のＰｃｈＭＯ
Ｓトランジスタ９３２がオンしてソース電圧をＶｒｅｆ
＋ＶＧＳまで下げることになる。一方、第２のＰｃｈＭ
ＯＳトランジスタ９３２のソース電圧がＶｒｅｆ＋ＶＧ
Ｓより低い場合には、第２のＰｃｈＭＯＳトランジスタ
９３２はオフするので、電流が流れず、ソース電圧は第
１のＰｃｈＭＯＳトランジスタ９３１のドレインから流
れ込む電流によりＶｒｅｆ＋ＶＧＳまで上昇する。従っ
て、いずれの場合にも第２のＰｃｈＭＯＳトランジスタ
９３２のソース電圧はＶｒｅｆ＋ＶＧＳとなる。

【００１８】次に、第１のＰｃｈＭＯＳトランジスタ９
３１の動作について説明する。上述したとおり第２のＰ
ｃｈＭＯＳトランジスタ９３２のソースと第１のＰｃｈ
ＭＯＳトランジスタ９３１のドレインとは接続されてお
り、第１のＰｃｈＭＯＳトランジスタ９３１のゲートと
ドレインも接続されている。第２のＰｃｈＭＯＳトラン
ジスタ９３２のソース電圧はＶｒｅｆ＋ＶＧＳであるか
ら、第１のＰｃｈＭＯＳトランジスタ９３１のゲート電
圧はＶｒｅｆ＋ＶＧＳとなる。第１のＰｃｈＭＯＳトラ
ンジスタ９３１のしきい値電圧をＶＧＳ２とすれば、Ｖ
ＣＣの電圧がＶｒｅｆ＋ＶＧＳ＋ＶＧＳ２より高くなっ
た場合には、第１のＰｃｈＭＯＳトランジスタ９３１は
オンする。

【００１９】次に第１のＰＮＰ型バイポーラトランジス
タ９３４の動作について説明する。前述したとおり第１
のＰＮＰ型バイポーラトランジスタ９３４のベース電圧
はＶｒｅｆ＋ＶＧＳとなっている。第１のＰＮＰ型バイ
ポーラトランジスタ９３４のエミッタ−ベース間はＰＮ
接合のため、エミッタ−ベース間に電流を流すために
は、ベース−エミッタ間電圧ＶＢＥ１がダイオードの順
方向電圧以上である必要がある。

【００２０】従って、第１のＰＮＰ型バイポーラトラン
ジスタ９３４に電流が流れている場合には、そのエミッ
タ電圧は、Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１となっている。
次に第２のＰＮＰ型バイポーラトランジスタ９３６の動
作について説明する。第１のＰＮＰ型バイポーラトラン
ジスタ９３４のエミッタは第２のＰＮＰ型バイポーラト
ランジスタ９３６のベースに接続されている。従って第
２のＰＮＰ型バイポーラトランジスタ９３６のベース電
圧はＶｒｅｆ＋ＶＧＳ＋ＶＢＥ１である。第２のＰＮＰ
型バイポーラトランジスタ９３６のベース−エミッタ間
電圧をＶＢＥ２とすれば、第１のＰＮＰ型バイポーラト
ランジスタ９３４と同様に考えて、そのエミッタ電圧
は、上記Ｖｍａｘ（＝Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋Ｖ
ＢＥ２）となる。

【００２１】従って、エミッタ電圧がこれ以上になれ
ば、第２のＰＮＰ型バイポーラトランジスタ９３６がオ
ンして、エミッタ電圧をＶｍａｘまで下げることにな
る。第２のＰＮＰ型バイポーラトランジスタ９３６のエ
ミッタは第１レギュレータ回路９１２の出力であり、変
復調回路９１３等への電源ＶＤＤである。すなわち、Ｖ
ＤＤの電圧はＶｍａｘよりも高くならないように制御さ
れることとなる。

【００２２】尚、電源回路９１１より供給されるＶＣＣ
の電圧が前記Ｖｍａｘよりも低い場合は、第２のＰＮＰ
型バイポーラトランジスタ９３６はオンしないため、第
１レギュレータ回路９１２は動作せず、第１レギュレー
タ回路９１２から出力されるＶＤＤの電圧は電源回路９
１１からのＶＣＣの電圧と同じになる。

【００２３】

【発明が解決しようとする課題】リーダーライター９９
０と非接触型ＩＣカード９００との間のデータ転送にＡ
ＳＫ変調（振幅変調）された搬送波を用いた場合、前述
したように搬送波の振幅の大きさによりデータの０、１
が定められる。振幅の大きい方をデータ１、小さい方を
データ０とした場合、図１４にも示したように、小さい
方の振幅の大きさは０とするのではなく、ある程度の大
きさの振幅が使われる。これはデータ０が続いた場合に
搬送波が送られない状態となると、電源電圧（ＶＣＣ、
ＶＤＤ）を発生させることができず、非接触型ＩＣカー
ド９００を動作させることができないからである。

【００２４】ここで、振幅が小さい方の振幅の大きさが
前述したＶｍａｘに対応する大きさに近い場合、データ
が遷移して振幅の大きい方となった場合にはＶＣＣの電
圧がＶｍａｘより高くなるため第１レギュレータ回路９
１２が動作し、ＶＤＤの電圧をＶｍａｘまで下げる。従
って、データ０の場合とデータ１の場合とで、変復調回
路９１３に供給されるＶＤＤの電圧の差が少なくなる。

【００２５】一方、受信データ信号が０であるか１であ
るかは、上記ＶＤＤを変復調回路９１３で復調すること
により判別している。従って、データ０とデータ１とに
対応する電圧値の差が小さくなると、変復調回路９１３
で両者の判別が出来なくなったり、ノイズが入った場合
に誤動作を起こす可能性が生じる。さらに、振幅の小さ
い方の振幅の大きさがＶｍａｘより高くなるような場合
には、常に第１レギュレータ回路９１２が動作するた
め、第１レギュレータ回路９１２を通った後のＶＤＤの
値からでは、もはやデータ０とデータ１との判別は不可
能である。

【００２６】すなわち、リーダーライター９９０と非接
触型ＩＣカード９００との間の距離が近すぎる場合に
は、データ０に対応するＶＤＤの電圧も十分に高くなる
ため、データ０とデータ１の判別が難しくなり、リーダ
ーライター９９０から送信されてきたデータを判別し、
不揮発性メモリ９１５に書き込むことができなくなる結
果となる。

【００２７】以上のようにリーダーライター９９０と非
接触型ＩＣカード９００との間の距離が近すぎる場合に
はデータ判別が困難になるという問題点が発生するが、
ＡＳＫ変調された電波により電力を供給する非接触型Ｉ
Ｃカードでは、逆にリーダーライター９９０と非接触型
ＩＣカード９００との距離が遠い場合の誤動作を防止す
る必要もある。

【００２８】上記従来の電源回路９１１では、全波整流
回路により発生した電圧を降圧回路により降圧させ、若
しくは昇圧回路により昇圧することにより、アナログ回
路や不揮発性メモリ９１５に供給する電圧とロジック回
路９１４に供給する電圧とを生成していた。しかしなが
ら、上記従来の方法では、電波により供給される電力を
十分に活用できず、結果としてリーダーライター９９０
と非接触型ＩＣカード９００との間の利用可能距離が短
くなるという問題点もある。

【００２９】本発明は、上記のような問題点に鑑みてな
されたものであって、その第１の目的は、変復調回路に
送られるデータ信号の電圧値が所定値以上に大きくなら
ないような制御を行うレギュレータ回路が動作するよう
な状況においても、データ０とデータ１の判別を行うこ
とが可能な電圧値を供給することができる半導体集積回
路を提供することにある。

【００３０】本発明の第２の目的は、リーダーライター
９９０から電波により供給される電力を効率的に利用す
ることができ、リーダーライター９９０と非接触型ＩＣ
カード９００との間の利用可能距離を従来よりも延長す
ることが可能な半導体集積回路を提供することである。

【００３１】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係る半導体集積回路は、交流電力を
直流電力に整流する整流回路と、整流された直流電力が
入力される入力端子、出力端子、及び基準電圧が入力さ
れる制御端子を備え、前記出力端子から出力される電圧
値が、前記制御端子に入力される基準電圧に基づいて決
定される電圧値を超えないように出力するレギュレータ
回路とを含む半導体集積回路において、前記直流電力の
電圧値の変化に連動して、前記レギュレータ回路の前記
制御端子に入力される基準電圧を変更する基準電圧変更
回路を備えることを特徴としている。

【００３２】この構成を備える半導体集積回路による
と、整流回路により整流された直流電力の電圧値が変化
した場合には、それに連動して前記レギュレータ回路か
らの出力電圧の最大値も変化することになり、その結
果、前記直流電力の電圧値がＶｍａｘを超えるような場
合でも、レギュレータ回路の出力から前記直流電力の電
圧値の変化を検出することが可能となるため、上記に説
明したようなデータの誤判別などの問題に対応すること
が可能となる。

【００３３】ここで、例えば、前記基準電圧変更回路は
ＣＲ時定数回路であり、第１の容量素子の一端が前記入
力端子に接続され、抵抗素子の一端が前記基準電圧発生
回路の出力端子に接続され、第１の容量素子と抵抗素子
との中間点が前記制御端子に接続されるようにすること
ができる。この構成では、第１の容量素子によるカップ
リングのために、直流電力の電圧値の変化と連動して制
御端子の電圧値が変化する。しかしながら、ＣＲ時定数
回路の特性により決定される所定時間の経過後に、制御
端子の電圧は所定の基準電圧に戻ることとなる。従っ
て、上記したように直流電力の電圧値の変化を検出して
データの誤判別を防止することができるだけでなく、電
源電圧が長時間にわたって所定の電圧を超えることによ
る内部回路への悪影響を少なくすることができる点でも
好適である。

【００３４】ここで、前記基準電圧変更回路はさらに、
一端が前記制御端子に接続され、他の一端がグランドラ
インに接続される第２の容量素子を含むことが好まし
い。この構成では、直流電力の電圧値が変化した場合
の、レギュレータ回路の出力電圧の変化量を小さく抑え
ることができるので、内部回路に供給する電源として、
より安定した電源が得られることになるからである。

【００３５】また、前記基準電圧変更回路は、一端が前
記入力端子に接続された第１の容量素子と、一端が前記
基準電圧発生回路の出力端子に接続され、他端が前記第
１の容量素子の他端と接続された第２の容量素子とを含
み、前記制御端子が、前記第１の容量素子と前記第２の
容量素子との中間点に接続されて構成されるようにして
もよい。この構成でも、直流電力の電圧値が変化した場
合のレギュレータ回路の出力電圧の変化量を小さくする
ことができるからである。

【００３６】ここで、前記第１の容量素子は、ソース、
ドレイン及び基板が前記入力端子に接続され、ゲート
は、前記基準電圧発生回路の出力端子に接続された素子
の当該出力端子とは逆側の一端と、前記制御端子との中
間点に接続されるＭＯＳトランジスタにより構成される
ようにすることができる。また、前記基準電圧変更回路
はさらに、電源投入後、所定時間の経過後に、出力が第
１の出力レベルから第２の出力レベルに変化するパワー
オンリセット回路と、少なくとも三つの端子を有し、第
１の端子が前記パワーオンリセット回路の出力に、第２
の端子がグランドラインに接続されるとともに、前記パ
ワーオンリセット回路の出力が第１の出力レベルの場合
に第３の端子と前記第２の端子との間が導通状態とな
り、前記パワーオンリセット回路の出力が第２に出力レ
ベルの場合に第３の端子と前記第２の端子との間が非通
電状態となるスイッチング素子とを備え、前記スイッチ
ング素子の第３の端子は、前記第１の容量素子と前記制
御端子との中間点に接続されているものとすることが好
ましい。半導体集積回路に駆動電力が供給され始めた時
点においては、基準電圧発生回路が安定して動作せず、
制御端子に適切な基準電圧が入力されない場合があるた
め、係る場合にレギュレータ回路が適切に動作しないこ
とによる内部回路への悪影響を抑制することができるか
らである。

【００３７】具体的には、前記パワーオンリセット回路
は、一端がグランドラインに接続された容量素子と、電
源投入後、前記容量素子が充電されるまでは出力が第１
の出力レベルとなり、前記容量素子が充電された後は出
力が第２の出力レベルとなるインバータ素子とを含むも
のを用いることができる。この場合、前記パワーオンリ
セット回路は、一端が前記容量素子と前記インバータ素
子の入力端子との中間点に接続され、他端が前記整流回
路の直流電力出力端子に接続されている抵抗素子と、一
端が前記容量素子と前記インバータ素子の入力端子との
中間点に接続され、前記整流回路から直流電力が出力さ
れない状態となった場合に導通状態となることにより、
前記容量素子に充電された電荷を放電させるスイッチン
グ素子とを含むことが好ましい。一旦駆動電力が供給さ
れ、電力供給が中断した後で再度駆動電力が供給された
ような場合に、パワーオンリセット回路を構成する容量
素子が完全に放電しないことによる問題の発生を防止す
ることができるからである。

【００３８】なお、上記したような搬送波に重畳された
デジタルデータの誤判別は、具体的には、例えば、前記
半導体集積回路はさらに、前記レギュレータ回路からの
出力を微分する微分回路と、当該微分回路からの出力に
基づき、前記直流電力の電圧値の変化を検出する検出手
段とを備えることで実現することが可能である。また、
本発明の第２の目的は、前記整流回路はさらに、前記レ
ギュレータ回路に出力する直流電力より電圧値が低い第
２の直流電力を出力することを特徴とする半導体集積回
路により達成される。

【００３９】例えば、電源回路として二電圧整流回路を
用い、当該二電圧整流回路により並行して出力される二
系統の直流電力を、それぞれ不揮発性メモリやデジタル
回路の駆動電力として用いることができ、各々の回路に
適した電圧の駆動電力を供給することが可能となり、も
って回路の消費電力の増大を抑え、電源電力を効率的に
利用することができる。

【００４０】従って、係る半導体集積回路を非接触型Ｉ
Ｃカードなどの非接触型情報媒体に搭載した場合には、
例えば所定波長の電波により、外部から非接触状態で供
給される駆動電力を効率的に利用することができるた
め、リーダーライターなどの電力供給源とＩＣカードな
どの非接触型情報媒体との間の距離が比較的遠い場合で
も、電力の不足に起因する非接触型情報媒体の誤動作を
抑制することができる。

【００４１】

【発明の実施の形態】以下、本発明に係る半導体集積回
路及び当該半導体集積回路を搭載した非接触型情報媒体
の実施の形態について、図面を参照しながら説明する。 （実施の形態１）まず、本発明の第１の実施の形態につ
いて説明する。なお、本実施の形態では、半導体集積回
路を搭載した非接触型情報媒体の一例として、半導体集
積回路を非接触型ＩＣカードに搭載した場合について説
明を行う。

【００４２】（１）非接触型ＩＣカード１００の全体構
成 図１は、本発明の実施の形態に係る非接触型ＩＣカード
１００の全体構成を説明するためのブロック図である。
同図に示されるように、本実施の形態の非接触型ＩＣカ
ード１００には半導体集積回路１１０が搭載されてお
り、当該半導体集積回路１１０は、電源回路１１１、電
圧調整回路１１２、変復調回路１１３、ロジック回路１
１４、不揮発性メモリ１１５、第２レギュレータ回路１
１６を含んでいる。特に図示はしないが、変復調回路１
１３以外のアナログ回路として、クロック生成回路など
も含まれていることは上記従来技術の非接触型ＩＣカー
ドと同様である。

【００４３】電源回路１１１に接続されているアンテナ
コイル１８１及び同調用の容量素子１８２、ロジック回
路１１４及び不揮発性メモリ１１５については、上記従
来技術のものと同様であるから、ここでの詳細な説明は
省略する。以下、本実施の形態の電源回路１１１、電圧
調整回路１１２などについて詳細に説明する。図２は、
本実施の形態の電源回路１１１の構成を示す図である。
同図に示されるように、電源回路１１１は、アンテナコ
イル１８１の両端に発生した交流電圧から、ロジック回
路１１４に供給される約２〜４Ｖの電圧（ＶＤＤＬ）
と、変復調回路１１３などのアナログ回路や不揮発性メ
モリ１１５に供給される約４〜８Ｖの電圧（ＶＤＤＨ）
をそれぞれ個別に生成するように二電圧整流回路を用い
て構成されている。

【００４４】即ち、本実施の形態の電源回路１１１は、
二つの整流用のダイオード１２１、１２２、及び二つの
平滑用の容量素子１２３、１２４を備えている。端子１
２５は容量素子１２３と容量素子１２４との結合点に接
続され、端子１２６は、ダイオード１２１のアノード及
びダイオード１２２のカソードに接続されている。ダイ
オード１２１のカソードは容量素子１２３のもう一方の
端子とＶＤＤＨ用出力端子１２７に、ダイオード１２２
のアノードは、容量素子１２４のもう一方の端子とグラ
ンドに接続される端子１２９に、それぞれ接続されてい
る。なお、二つの容量素子１２３、１２４の結合点は、
ＶＤＤＬ用出力端子１２８に接続されている。

【００４５】この電源回路１１１の動作原理について、
図３を参照しながら説明する。アンテナコイル１８１に
不図示のリーダライターからの電波があたると、まず、
図３（ａ）に示されるように、アンテナコイル１８１両
端に交流電圧（ＶＢ−ＶＡ）が発生する。ここで、ＶＡ
とは端子１２５の電圧、ＶＢとは端子１２６の電圧を表
すものとする。電圧ＶＢが電圧ＶＡよりも高い場合に
は、端子１２６→ダイオード１２１→容量素子１２３→
端子１２５という経路で電流が流れ、ＶＤＤＨ用出力端
子１２７とＶＤＤＬ用出力端子１２８との間に図３
（ｂ）に示すような電圧が発生する。前記したように、
ＶＤＤＨ用出力端子１２７は、アナログ回路や不揮発性
メモリ１１５等に電圧を供給する出力端子である。

【００４６】一方、電圧ＶＢが電圧ＶＡよりも低い場合
には、端子１２５→容量素子１２４→ダイオード１２２
→端子１２６という経路で電流が流れ、グランドに接続
された端子１２９とＶＤＤＬ用出力端子１２８との間
に、同じく図３（ｂ）に示すような電圧が発生する。前
記したように、ＶＤＤＬ用出力端子１２８は、ロジック
回路１１４に電圧を供給する出力端子である。さらに、
図３（ｃ）に示すように、ＶＤＤＨ用出力端子１２７と
ＶＤＤＬ用出力端子１２８との間に発生した電圧は、平
滑用の容量素子１２３により、また、端子１２９とＶＤ
ＤＬ用出力端子１２８との間に発生した電圧は、平滑用
の容量素子１２４により、それぞれ平滑化され、図３
（ｄ）に示すように、それぞれ直流電圧に変換される。
したがって、ＶＤＤＨ用出力端子１２７とＶＤＤＬ用出
力端子１２８との間、及び端子１２９とＶＤＤＬ用出力
端子１２８との間に、ほぼ等しい電圧が発生する。

【００４７】ここで、端子１２９を基準に考えると、Ｖ
ＤＤＨ用出力端子１２７の電圧は、ＶＤＤＬ用出力端子
１２８の電圧のほぼ二倍となる。発生した電圧は、ＶＤ
ＤＨ用出力端子１２７、ＶＤＤＬ用出力端子１２８か
ら、それぞれ半導体集積回路１１０の中の変復調回路１
１３、不揮発性メモリ１１５、およびロジック回路１１
４などにそれぞれ供給され、これにより非接触型ＩＣカ
ード１００の全体が動作する。比較的高い電圧（４Ｖ程
度）を供給しなければ動作しない不揮発性メモリ１１５
は、ＶＤＤＨ用出力端子１２７から電源の供給を受け、
比較的低い電圧（２Ｖ程度）で動作するロジック回路１
１４は、ＶＤＤＬ用出力端子１２８から電源の供給を受
ける。もっとも、アナログ回路としての変復調回路１１
３、クロック生成回路などについては、非接触型ＩＣカ
ード１００の仕様などに応じて、ＶＤＤＬ用出力端子１
２８から電源の供給を受けるようにしてもよい。

【００４８】さて、以上に説明したように、本実施の形
態では電源回路１１１に二電圧整流回路を用いている
が、リーダーライターから送信されてくるデータを判別
して不揮発性メモリ１１５に書込むためには、ＶＤＤＨ
用出力端子１２７からの出力を変復調回路１１３に入力
する必要があり、ここでＶＤＤＨ用出力端子１２７から
の電圧が一定以上とならないように、従来と同様のレギ
ュレータ回路を接続するとすれば、リーダーライターと
非接触型ＩＣカード１００との間の距離が近すぎた場合
にデータの判別ができない場合が生じ得ることになる。
本実施の形態の非接触型ＩＣカード１００では、電圧調
整回路１１２として、従来のレギュレータ回路に所定の
回路を付加した回路構成とすることにより、ＶＤＤＨ用
出力端子１２７からの電圧を略一定以上とならないよう
な制御を行うとともに、リーダーライターから送信され
たデータが０から１、若しくは１から０に変化したこと
が検出できるようにしている。以下、本実施の形態にお
ける電圧調整回路１１２の詳細について説明する。

【００４９】図４は、本実施の形態における電圧調整回
路１１２の構成を示す図である。同図に示される電圧調
整回路１１２の中で、第１レギュレータ回路１１２１
は、データが０であるか１であるかを判別するために変
復調回路１１３に入力される電圧であるＶＤＤＨが、動
作対象となる回路の最大定格電圧を超え、回路に問題が
生じることを防止するために設けられるものであり、こ
の第１レギュレータ回路１１２１及び基準電圧発生回路
１１２２については、従来技術として説明したものと同
様に動作するものであるから、ここでの詳細な説明は省
略する。

【００５０】本実施の形態の電圧調整回路１１２におい
ては、第２のＰｃｈＭＯＳトランジスタ１３２のゲート
と基準電圧発生回路１１２２の出力との間に抵抗１４１
が設けられているとともに、当該抵抗１４１の、第２の
ＰｃｈＭＯＳトランジスタ１３２の側の端子と、電源回
路１１１のＶＤＤＨ用出力端子からの出力との間には、
容量素子１４２が設けられている。この抵抗１４１と、
容量素子１４２の動作により、電源回路１１１から供給
されるＶＤＤＨの電圧値が、第１レギュレータ回路１１
２１により電圧値が調整された場合の最大電圧値（Ｖｍ
ａｘ）を超える場合においても、受信したデータが０か
ら１へと変化した場合、若しくは１から０へと変化した
場合をそれぞれ検出することが可能となるように構成さ
れたものである。

【００５１】以下、電圧調整回路１１２の動作について
説明する。尚、以下の説明は、電源回路１１１から供給
されるＶＤＤＨの電圧が十分に高い場合、即ち、少なく
とも受信したデータが１（振幅の高い側）である場合
に、ＶＤＤＨの電圧がＶｍａｘを超える場合について説
明する。ＶＤＤＨの電圧が十分に高くない場合は、第１
レギュレータ回路１１２１が動作せず、受信したデータ
の値が１の場合に、第１レギュレータ回路１１２１への
入力であるＶＤＤＨの電圧が第１レギュレータ回路１１
２１により下げられることがないのであるから、データ
の値が０であるか１であるかの判別に特に困難は生じな
いからである。

【００５２】なお、電源回路１１１より供給されるＶＤ
ＤＨの電圧が上記Ｖｍａｘ（＝Ｖｒｅｆ＋ＶＧＳ＋ＶＢ
Ｅ１＋ＶＢＥ２）より低い場合は、第２のＰＮＰ型バイ
ポーラトランジスタ１３６がオンしないため、ＶＤＤの
電圧は、電源回路１１１より供給されるＶＤＤＨの電圧
と同じになる。まず、本実施の形態の電圧調整回路１１
２の特徴である容量素子１４２の動作について説明す
る。容量素子１４２は、電源回路１１１より供給される
電源電圧ＶＤＤＨが安定状態にある場合には何も動作し
ない。以下にアンテナコイル１８１にリーダーライター
から送信されたにＡＳＫ変調（振幅変調）された電波が
入力された場合について、図５を参照しながら説明す
る。ＡＳＫ変調された信号は、図５（ａ）に示したよう
な波形であり、これが電源回路１１１を通過することに
より、整流、平滑され図５（ｂ）のような波形になる。
これがＶＤＤＨの波形である。なお、図中、点線はＶｍ
ａｘを示している。ここで、波の低いところをデータ
０、高いところをデータ１とすれば、データ０からデー
タ１に遷移するところで電源電圧は急激に上昇する。こ
こで電源電圧の上昇幅をｄＶとする。第２のＰｃｈＭＯ
Ｓトランジスタ１３２のベースは、容量素子１４２を介
してＶＤＤＨに接続されており、従って、この容量素子
１４２によるカップリングにより、ＶＤＤＨの電圧がｄ
Ｖ上昇した場合には、第２のＰｃｈＭＯＳトランジスタ
１３２のベース電圧もｄＶだけ上昇する。

【００５３】このことは、第１レギュレータ回路１１２
１から見れば、基準電圧発生回路１１２２から出力され
る基準電圧がｄＶだけ上昇したことと同じである。即
ち、最終的に第１レギュレータ回路１１２１から出力さ
れるＶＤＤの最大値はＶｍａｘ＋ｄＶとなる。一方、第
２のＰｃｈＭＯＳトランジスタ１３２のベースは抵抗１
４１を介して基準電圧発生回路１１２２に接続されてい
る。従って、基準電圧として第１レギュレータ回路１１
２１に入力されることとなる電圧は、データが０から１
に遷移した直後はＶｒｅｆ＋ｄＶであるが、抵抗１４１
と容量素子１４２との特性値より算出される時定数によ
り、時間の経過とともにＶｒｅｆに戻る。その結果、Ｖ
ＤＤの電圧の最大値もＶｍａｘに戻る。

【００５４】なお、抵抗１４１及び容量素子１４２の特
性値について、抵抗１４１の抵抗値をＲ、容量素子１４
２のキャパシタンスをＣとすると、具体的には、Ｒ＊Ｃ
の値がデータ転送速度よりも大きくなるように設定する
ことが好ましい。例えばＲ＝１ＭΩ、データ転送速度が
４．７μ秒であるとすると、Ｃの値は４．７ｐＦよりも
大きくなるように設定する。

【００５５】逆に、データ１からデータ０に遷移する場
合も同様に考えることができる。この場合には、第１レ
ギュレータ回路１１２１へと入力される基準電圧がｄＶ
だけ下降したのと同じことになるから、遷移直後の第１
レギュレータ回路１１２１の出力ＶＤＤの最大値はＶｍ
ａｘ−ｄＶとなり、時間の経過とともにＶｍａｘへと戻
ることになる。

【００５６】この波形を図５（ｃ）に示す。本実施の形
態の復調回路１１３は、ＶＤＤの信号から微分信号を取
得する微分回路を内部に備えており、この波形から対応
する微分信号（パルス信号）を取得し、当該パルス信号
をラッチすることにより、データが０から１、若しくは
１から０へと遷移したことを検出することができるの
で、これにより、ＶＤＤＨの電圧値が過電圧状態となっ
た場合でも、受信したデータが０であるか１であるかを
判別することができる。図５（ｄ）は、上記微分信号の
波形を示す図である。

【００５７】なお、第２レギュレータ回路１１６につい
ては、過電圧状態となった場合でもデータの誤判別とい
った問題は生じないので、従来のものと同様のものを用
いることができる。以上に説明したように、本実施の形
態の非接触型ＩＣカード１００では、電源回路１１１と
して二電圧整流回路を用いて構成しているため、極めて
簡単な構成で、ＶＤＤＨ用出力端子１２７に、主として
不揮発性メモリ１１５を動作させるための４Ｖ以上の高
い電圧を発生させる一方で、同時にＶＤＤＬ用出力端子
１２８に、ロジック回路１１４を動作させるための２Ｖ
程度の低い電圧を発生させることができる。

【００５８】従って、非接触型ＩＣカード１００の回路
動作と直接関係のない電力消費の原因となる昇圧回路あ
るいは降圧回路を必要としないため、リーダーライター
から供給される全ての電力を非接触型ＩＣカード１００
の動作に使用することができ、通常の動作を安定させる
ことができる他、非接触型ＩＣカード１００のリーダー
ライターからの距離が比較的遠い場合でも安定した動作
を実現することが可能となり、両者の間で通信可能な距
離を伸ばすことができる。

【００５９】また、本実施の形態の非接触型ＩＣカード
１００では、電源回路１１１の出力が過電圧状態となっ
た場合でも、ＡＳＫ変調された信号に含まれるデータが
０から１に遷移したこと、及び１から０に遷移したこと
を検出することができるので、結果として受信したデー
タの誤判別が生じることを防止することができる。 （実施の形態２）次に、本発明の第２の実施の形態につ
いて説明する。本実施の形態の非接触型ＩＣカードは電
源回路１１１の回路構成が第１の実施の形態と異なって
いるので、以下、異なる部分を中心として説明し、第１
の実施の形態と同様な部分については詳細な説明を省略
する。

【００６０】図６は、本実施の形態における電源回路１
１１の構成を示す図である。同図に示されるように、本
実施の形態と第１の実施の形態とにおける非接触型ＩＣ
カード１００の半導体集積回路を比較すると、第１の実
施の形態における非接触型ＩＣカード１００の中の電源
回路１１１においては、整流用として２個のダイオード
１２１及び１２２が用いられていたが、本実施の形態に
おける電源回路１１１では、整流用素子として、２個の
ＮチャンネルＭＯＳトランジスタ１５１、１５２で構成
されている。

【００６１】ＮチャンネルＭＯＳトランジスタ１５１の
ソースとドレインは、端子１２６とＶＤＤＨ用出力端子
１２７とにそれぞれ接続され、ゲートは端子１２６に接
続されている。ＮチャンネルＭＯＳトランジスタ１５２
のソースとドレインは、端子１２６と端子１２９とにそ
れぞれ接続され、ゲートは端子１２９に接続されてい
る。このような構成により、その動作は図２に示した第
１の実施の形態の電源回路１１１と同じになる。

【００６２】通常、本発明に係る半導体集積回路は、Ｃ
ＭＯＳプロセスを用いて製造される。従って、図２に示
したようにダイオード１２１、１２２を用いる場合より
も、本実施の形態のようにＭＯＳトランジスタを用い
て、ＣＭＯＳゲート回路を形成するのと同時にＭＯＳト
ランジスタを形成するようにしたほうが、コスト面や、
回路面積など、プロセス的に有利である。

【００６３】（実施の形態３）次に、本発明の実施の形
態３について説明する。本実施の形態の非接触型ＩＣカ
ードも電源回路１１１の回路構成が第１の実施の形態と
異なっているので、以下、異なる部分を中心として説明
し、第１の実施の形態と同様な部分については詳細な説
明を省略する。

【００６４】図７は、本実施の形態の電源回路１１１の
構成を示す図である。本実施の形態における電源回路１
１１では、整流用素子として２個のＰチャンネルＭＯＳ
トランジスタ１５３及び１５４を用いている。Ｐチャン
ネルＭＯＳトランジスタ１５３のソースとドレインは、
端子１２６とＶＤＤＨ用出力端子１２７とにそれぞれ接
続され、ゲートはＶＨＨＤ用出力端子１２７に接続され
ている。ＰチャンネルＭＯＳトランジスタ１５４のソー
スとドレインは、端子１２６と端子１２９とにそれぞれ
接続され、ゲートは端子１２６に接続されている。この
ような構成により、その動作は第１及び第２の実施の形
態における電源回路１１１と同じになる。

【００６５】本発明の半導体集積回路は、半導体基板と
してコスト的に安価なＰ型の基板を使って製造されるこ
とが想定される。この場合、整流用のＭＯＳトランジス
タとしてＮチャンネルのものを用いると、端子１２６の
電圧が端子１２９の電圧よりも下がった時にＰ−ウェル
内に流れる電流が基板全体に波及する。一方、本実施の
形態のように、整流用のＭＯＳトランジスタをＰチャン
ネルで形成すると、端子１２６の電圧が端子１２９の電
圧よりも下がった場合に流れる電流は、Ｎ−ウェル内で
閉じるので、半導体集積回路全体の動作がより安定する
という効果がある。

【００６６】以上、第２及び第３の実施の形態では、電
源回路１１１における二電圧整流回路に用いる整流用素
子として、２個のＮチャンネルＭＯＳトランジスタを用
いた場合と、２個のＰチャンネルＭＯＳトランジスタを
用いた場合とについて説明した。ここで、整流ダイオー
ドも含めて各種整流用素子を混合して用いることも可能
であることは勿論であり、例えば整流用素子の１個をＮ
チャンネルＭＯＳトランジスタとし、他の１個をＰチャ
ンネルＭＯＳトランジスタとしても、その動作は上記に
説明したものと同じになる。

【００６７】（実施の形態４）次に、本発明の第４の実
施の形態について説明する。一般に回路を安定して動作
させるためには電源電圧の変化は小さい方が好ましいた
め、本実施の形態では、ＶＤＤＨの電圧の変化に対する
ＶＤＤの電圧の変化を小さくする方法について説明す
る。なお、本実施の形態の非接触型ＩＣカードは、電圧
調整回路１１２の回路構成が第１の実施の形態と異なっ
ているので、第１の実施の形態と異なる部分を中心とし
て説明し、第１の実施の形態と同じ部分については詳細
な説明を省略する。

【００６８】図８は、本実施の形態における電圧調整回
路１１２の構成を示す図である。同図に示されるよう
に、本実施の形態では、第１の実施の形態で説明した容
量素子１４２とグランドとの間に、さらに第２の容量素
子１４３を設けている。ここで、第１の容量素子１４２
の容量をＣ１、第２の容量素子１４３の容量をＣ２とし
た場合、ＶＤＤＨの電圧がｄＶ変化したとすると、基準
電圧発生回路１１２２からの基準電圧は、Ｃ１／（Ｃ１
＋Ｃ２）×ｄＶだけ変化することになる。従って、ＶＤ
ＤＨの電圧がｄＶ変化した場合のＶＤＤの最大電圧は、
Ｖｍａｘ±Ｃ１／（Ｃ１＋Ｃ２）×ｄＶとなり、第１の
実施の形態に比べてＶＤＤＨの電圧の変化に対するＶＤ
Ｄの電圧の変化を小さくすることができる。

【００６９】（実施の形態５）次に、本発明の第５の実
施の形態について説明する。本実施の形態では、第４の
実施の形態と同様に、ＶＤＤＨの電圧の変化に対するＶ
ＤＤの電圧の変化を小さくする別の方法について説明す
る。なお、本実施の形態の非接触型ＩＣカードも、電圧
調整回路１１２の回路構成が第１の実施の形態と異なっ
ているのみであるから、第１の実施の形態と同じ部分に
ついては詳細な説明を省略する。

【００７０】図９は、本実施の形態における電圧調整回
路１１２の構成を示す図である。同図に示されるよう
に、本実施の形態では、基準電圧発生回路１１２２の出
力と電源回路１１１からの出力との間に、直列に２つの
容量素子１４２、１４４を設け、当該二つの容量素子の
中間ノードをレギュレータ回路１１２１に入力するよう
にしている。ここで、電源回路１１１の側の第１の容量
素子１４２の容量をＣ１、基準電圧発生回路１１２２の
側の第２の容量素子１４４の容量をＣ２とした場合、レ
ギュレータ回路１１２１に入力される電圧は、容量分割
によりＶｒｅｆ＋（ＶＤＤＨ−Ｖｒｅｆ）×Ｃ１／（Ｃ
１＋Ｃ２）となる。従って、電源回路１１１からのＶＤ
ＤＨの電圧がｄＶだけ変化した場合、レギュレータ回路
１１２１に基準電圧として入力される電圧は、Ｃ１／
（Ｃ１＋Ｃ２）×ｄＶだけ変化することになり、第４の
実施の形態と同様に、ＶＤＤの電圧の変化を大きくした
くない場合に有効な方法となる。

【００７１】（実施の形態６）次に、本発明の第６の実
施の形態について説明する。図１０は、本実施の形態に
おける電圧調整回路１１２の構成を示す図である。同図
に示されるように、本実施の形態では、第１の実施の形
態における容量素子１４２が、ＰｃｈＭＯＳトランジス
タ１４５で構成されることを特徴としている。ＰｃｈＭ
ＯＳトランジスタ１４５のゲートは、レギュレータ回路
１１２１ヘの基準電圧の入力に接続され、ＰｃｈＭＯＳ
トランジスタ１４５のソース、ドレイン、及び基板は、
電源回路１１１からの出力であるＶＤＤＨに接続されて
いる。

【００７２】ＰｃｈＭＯＳトランジスタ１４５のゲート
電圧は、ソース、ドレイン、基板の電圧より低い。Ｐｃ
ｈＭＯＳトランジスタ１４５がオンし、容量素子として
働くことができる。本実施の形態の構成にすることによ
り、ＭＯＳトランジスタのゲート容量を用いることがで
き、容量素子の面積を小さくすることができる。換言す
ればチップ面積を小さくすることができ、コストを削減
することができる。

【００７３】（実施の形態７）次に、本発明の第７の実
施の形態について説明する。本実施の形態でも、これま
での実施の形態と電圧調整回路１１２の構成が異なって
いるので、以下、異なる部分について説明する。図１１
は、本実施の形態の電圧調整回路１１２の構成を示す図
である。同図に示されるように、本実施の形態では、レ
ギュレータ回路１１２１の入力ノードとグランドとの間
にＮｃｈＭＯＳトランジスタ１４６を備えている。さら
にＮｃｈＭＯＳトランジスタ１４６のゲートはパワーオ
ンリセット回路１４７に接続されている。パワーオンリ
セット回路１４７は電源（ＶＤＤＨ）とグランドとの間
に設けられた抵抗１６１、容量素子１６２、及び抵抗１
６１、容量素子１６２の中間ノードを入力とするインバ
ータ素子１６３で構成されている。なお、本実施の形態
では、パワーオンリセット回路１４７をＶＤＤＨと接続
するようにしたが、ＶＤＤＬに接続するようにしてもよ
い。

【００７４】本実施の形態のようにパワーオンリセット
回路を設ける理由は、非接触型ＩＣカード１００がリー
ダーライターに接近することにより、電源回路１１１に
より電源電圧が発生した場合（以下、「電源投入時」と
いう。）において、電源電圧の上昇が急激であることに
よる非接触型ＩＣカード１００の内部回路の破壊を防止
することにある。従って、以下、電源投入時のパワーオ
ンリセット回路１４７の動作について説明する。

【００７５】非接触型ＩＣカード１００の用途などにも
よるであろうが、電源投入時には電源電圧ＶＤＤＨ（若
しくはＶＤＤＬ）は急速に立ち上がることが多いと考え
られる。しかしながら、抵抗１６１と容量素子１６２の
中間ノードの電圧は、容量素子１６２が充電されるまで
は上昇しない。すなわち、抵抗１６１を通して容量素子
１６２が充電されるため、容量素子１６２を充電するま
でにはある程度の時間がかかる。従ってインバータ素子
１６３への入力は電源投入当初はＬであり、ある程度の
時間の後容量素子１６２が充電されＨになる。逆にイン
バータ素子１６３の出力側から見れば、出力は当初Ｈで
あり、ある程度の時間の後Ｌになる。

【００７６】容量素子１６２が充電され、インバータ素
子１６３の出力がＬになるまでの間はＮｃｈＭＯＳトラ
ンジスタ１４６はオン状態となっている。ここで、本実
施の形態の基準電圧発生回路１１２２は、電源投入直後
は動作が不安定であり厳密な基準電圧を発生することは
出来ない。一方で、電源投入時においても容量素子１４
２によるカップリングは発生するため、ＶＤＤＨの電圧
が０からＶまで上昇したとすれば、レギュレータ回路１
１２１に入力される基準電圧ノードの電圧も少なくとも
Ｖまで上昇することになる。

【００７７】しかしながら、本実施の形態の構成では、
インバータ素子１６３の出力がＬとなるまでの間はＮｃ
ｈＭＯＳトランジスタ１４６がオン状態となっているた
め、グランドに電流が流れ、レギュレータ回路１１２１
に入力される基準電圧の上昇が抑えられ、従って、ＶＤ
ＤＨの電圧とレギュレータ回路１１２１に入力される基
準電圧との間に電圧差が生じるため、レギュレータ回路
１１２１が動作し、出力されるＶＤＤの電圧を下げる。
すなわち電源投入時の電源電圧の上昇が大きすぎるよう
な場合であっても、電源投入直後にレギュレータ回路１
１２１を動作させることができることになる。これによ
り、非接触型ＩＣカード１００が急激にリーダーライタ
ーに接近し、電源回路１１１から出力される信号の電圧
が急激に上昇したような場合に、レギュレータ回路１１
２１が動作しないことで内部回路に過電圧の信号が流れ
ることによる内部回路の破壊を防止することができる。

【００７８】（実施の形態８）次に本発明の第８の実施
の形態について説明する。本実施の形態では、第７の実
施の形態において、パワーオンリセット回路１４７の構
成を変更したものであるので、以下、第７の実施の形態
と異なる点について説明する。図１２は、本実施の形態
の電圧調整回路１１２の構成を示す図である。同図に示
されるように、本実施の形態のパワーオンリセット回路
１４８は、抵抗１６１と並列にＰｃｈＭＯＳトランジス
タ１６４を備えたものである。以下、その動作について
説明する。

【００７９】最初の電源投入時は、ＰｃｈＭＯＳトラン
ジスタ１６４が動作しないため、第７の実施の形態と同
じ動作となる。その後、電源が切られ直ぐに再び電源が
投入された場合、具体的には、非接触型ＩＣカード１０
０が一端リーダーライターから離れ、その後すぐに、再
びリーダーライターに近づいたような場合について説明
する。最初の電源投入により充電された容量素子１６２
は、抵抗１６１を介して放電される。しかし、第７の実
施の形態で説明したように、電源投入時の内部回路の破
壊を防止するという目的のためには、一般的に抵抗１６
１の抵抗値はあまり小さくはしない方が好ましいと考え
られるため、抵抗１６１を介した容量素子１６２の放電
には多少の時間がかかることになる。

【００８０】このような場合に、ＰｃｈＭＯＳトランジ
スタ１６４がないとすれば、電源が一端切られた後、直
ぐに再度電源が投入されたような場合には、容量素子１
６２がまだ充電されたままになっている場合があり得
る。かかる場合、再度の電源投入時のインバータ素子１
６３の入力がＨとなり、出力がＬとなるため、電源投入
時のＮｃｈＭＯＳトランジスタ１４６がオフ状態となっ
てしまう。

【００８１】一方、電源再投入時には、容量素子１４２
によるカップリングが再び発生し、レギュレータ回路１
１２１に基準電圧として入力される電圧値が再び電源電
圧まで上昇する。上記のような場合には、ＮｃｈＭＯＳ
トランジスタ１４６はオフ状態であるから、レギュレー
タ回路１１２１に基準電圧として入力される電圧と電源
電圧とが等しくなるため、レギュレータ回路１１２１が
動作しなくなってしまう。

【００８２】本実施の形態では、電源が切られた場合に
ＰｃｈＭＯＳトランジスタ１６４がオン状態となるた
め、容量素子１６２に充電された電荷を速やかに放電す
ることができる。従って、再び電源が入れられた場合に
おいてもインバータ素子１６３の入力をより確実にＬと
することができる。その結果、電源再投入時のインバー
タ素子１６３の出力をＨとしてＮｃｈＭＯＳトランジス
タ１４６をオン状態とすることができるため、容量素子
１４２によるカップリングが発生しても、レギュレータ
回路１１２１に基準電圧として入力される電圧と、ＶＤ
ＤＨの電圧との間に差が生じさせることができ、レギュ
レータ回路１１２１を動作させることができる。

【００８３】＜変形例＞以上、本発明の種々の実施の形
態について説明してきたが、本発明の内容が、上記実施
の形態に示された具体例に限定されないことは勿論であ
り、例えば、以下のような変形例を考えることができ
る。 （１）本発明における半導体集積回路においては、レギ
ュレータ回路１１２１、基準電圧発生回路１１２２の回
路構成は特に限定されない。即ち、上記各実施の形態で
は、レギュレータ回路１１２１は、ＰｃｈＭＯＳトラン
ジスタとＰＮＰ型バイポーラトランジスタにより構成し
ているが、全てバイポーラトランジスタで構成しても良
いし、全てＭＯＳトランジスタで構成してもよい。基準
電圧を入力し、その値に応じて出力電圧の最大値が決ま
る形式のレギュレータ回路ならば本発明を適用すること
は可能である。

【００８４】（２）基準電圧発生回路１１２２について
も、電源電圧（ＶＤＤＨ）の変化に対して発生する基準
電圧が変化しないものであれば、本発明に適用すること
はできる。一例をあげれば、本発明において実施の形態
にあげたうちレギュレータ回路１１２１の基準電圧をグ
ランドに接続し、その電源側に定電流回路を備えた回路
構成が考えられる。

【００８５】（３）容量素子の形式については、上記第
６の実施の形態において、ＰｃｈＭＯＳトランジスタを
例にとり説明したが、他の形式であってもよい。例え
ば、強誘電体キャパシタを用いてもよいし、層間容量を
用いても良い。また、パワーオンリセット回路は、本実
施の形態では、電源投入直後のみ作動するように時間制
御により構成したものを例に示したが、一定電源電圧以
下の場合に作動するように電圧制御の方法により構成し
ても良い。

【００８６】（４）上記実施の形態では、電源回路１１
１として二電圧整流回路を用いた場合について説明し
た。これは、リーダーライターから電波により供給され
る電力を有効に利用し、リーダーライターと非接触型情
報媒体との間の距離が遠い場合でも誤動作等を防止する
ことを可能とし、両者の間の利用可能距離を従来よりも
延長することができるという効果を奏するものである
が、電源回路１１１の構成はこれに限定されるわけでは
なく、従来通りの全波整流回路を用いるようにしてもよ
い。

【００８７】（５）また、上記第２の実施の形態から第
３の実施の形態では、電源回路１１１の種々の構成につ
いて、また、第４の実施の形態から第８の実施の形態で
は、電圧調整回路１１２の種々の構成について、それぞ
れ説明したが、それらを適宜組合せて半導体集積回路を
構成することも可能である。

【００８８】

【発明の効果】以上のように、本発明の第１の半導体集
積回路は、交流電力を直流電力に整流する整流回路と、
整流された直流電力が入力される入力端子、出力端子、
及び基準電圧が入力される制御端子を備え、前記出力端
子から出力される電圧値が、前記制御端子に入力される
基準電圧に基づいて決定される電圧値を超えないように
出力するレギュレータ回路とを含む半導体集積回路にお
いて、前記直流電力の電圧値の変化に連動して、前記レ
ギュレータ回路の前記制御端子に入力される基準電圧を
変更する基準電圧変更回路を備えているので、例えばＩ
Ｃカードなどの非接触型情報媒体に搭載した場合に、搬
送波から供給される電力が過電圧状態となったような場
合でも、当該搬送波に重畳されたデータの誤判別などの
問題点に対処することができるという効果がある。

【００８９】また、本発明の第２の半導体集積回路は、
前記整流回路はさらに、前記レギュレータ回路に出力す
る直流電力より電圧値が低い第２の直流電力を出力する
こととしているので、例えば非接触型情報媒体に適用し
た場合、搬送波により供給される駆動電力の利用効率を
向上させることができ、もって電力供給源と非接触型情
報媒体との間の距離が離れた場合でも、従来より安定し
た動作を実現することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る非接触型ＩＣカード
１００の全体構成を説明するためのブロック図である。

【図２】本発明の第１の実施の形態における電源回路１
１１の構成を示す図である。

【図３】二電圧整流回路を用いた電源回路１１１の動作
原理について説明するための図である。

【図４】本発明の第１の実施の形態における電圧調整回
路１１２の構成を示す図である。

【図５】第１の実施の形態における電圧調整回路１１２
の動作について説明するための図である。

【図６】第２の実施の形態における電源回路１１１の構
成を示す図である。

【図７】第３の実施の形態における電源回路１１１の構
成を示す図である。

【図８】本発明の第４の実施の形態における電圧調整回
路１１２の構成を示す図である。

【図９】本発明の第５の実施の形態における電圧調整回
路１１２の構成を示す図である。

【図１０】本発明の第６の実施の形態における電圧調整
回路１１２の構成を示す図である。

【図１１】本発明の第７の実施の形態における電圧調整
回路１１２の構成を示す図である。

【図１２】本発明の第８の実施の形態における電圧調整
回路１１２の構成を示す図である。

【図１３】従来の一般的な非接触型ＩＣカードの構成の
一例を模式的に示す機能ブロック図である。

【図１４】リーダーライター９９０から送信される搬送
波の具体的な構造の一例を示す図である。

【図１５】従来の電源回路９１１の内部構成の一例を示
す図である。

【図１６】従来第１レギュレータ回路９１２として用い
られていた回路の構成の一例を示す図である。

【符号の説明】

１００ 非接触型ＩＣカード １１０ 半導体集積回路 １１１ 電源回路 １１２ 電圧調整回路 １１２１ 第１レギュレータ回路 １１２２ 基準電圧発生回路 １１３ 変復調回路 １１４ ロジック回路 １１５ 不揮発性メモリ １１６ 第２レギュレータ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｇ０６Ｋ 19/07 Ｇ０６Ｋ 19/00 Ｈ Ｈ０１Ｌ 21/822 Ｎ 27/04 Ｈ０１Ｌ 27/04 Ｂ Ｕ (72)発明者 松浦 武敏 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (72)発明者 井上 敦雄 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 昭57−113602（ＪＰ，Ａ) 特開 平８−204540（ＪＰ，Ａ) 特開 平６−68316（ＪＰ，Ａ) 特開 平９−331671（ＪＰ，Ａ) 実開 平６−4857（ＪＰ，Ｕ) 実開 昭55−2220（ＪＰ，Ｕ) 実開 昭63−58896（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05F 1/00 - 1/70 G05F 3/00 - 3/30 G06K 19/00 - 19/08 G11C 11/34 H01L 27/04 H01L 21/82

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】 交流電力を直流電力に整流する整流回路
   と、整流された直流電力が入力される入力端子、出力端
   子、及び基準電圧が入力される制御端子を備え、前記出
   力端子から出力される電圧値が、前記制御端子に入力さ
   れる基準電圧に基づいて決定される電圧値を超えないよ
   うに出力するレギュレータ回路とを含む半導体集積回路
   において、 前記直流電力の電圧値の変化に連動して、前記レギュレ
   ータ回路の前記制御端子に入力される基準電圧を変更す
   る基準電圧変更回路を備えることを特徴とする半導体集
   積回路。
2. 【請求項２】 前記基準電圧変更回路はＣＲ時定数回路
   であり、 第１の容量素子の一端が前記入力端子に接続され、抵抗
   素子の一端が基準電圧発生回路の出力端子に接続され、
   第１の容量素子と抵抗素子との中間点が前記制御端子に
   接続されることを特徴とする請求項１に記載の半導体集
   積回路。
3. 【請求項３】 前記基準電圧変更回路はさらに、 一端が前記制御端子に接続され、他の一端がグランドラ
   インに接続される第２の容量素子を含むことを特徴とす
   る請求項２に記載の半導体集積回路。
4. 【請求項４】 前記基準電圧変更回路は、 一端が前記入力端子に接続された第１の容量素子と、 一端が基準電圧発生回路の出力端子に接続され、他端が
   前記第１の容量素子の他端と接続された第２の容量素子
   とを含み、 前記制御端子が、前記第１の容量素子と前記第２の容量
   素子との中間点に接続されて構成されることを特徴とす
   る請求項１に記載の半導体集積回路。
5. 【請求項５】 前記第１の容量素子は、 ソース、ドレイン及び基板が前記入力端子に接続され、
   ゲートは、前記基準電圧発生回路の出力端子に接続され
   た素子の当該出力端子とは逆側の一端と、前記制御端子
   との中間点に接続されるＭＯＳトランジスタにより構成
   されることを特徴とする請求項２から４のいずれかに記
   載の半導体集積回路。
6. 【請求項６】 前記基準電圧変更回路はさらに、 電源投入後、所定時間の経過後に、出力が第１の出力レ
   ベルから第２の出力レベルに変化するパワーオンリセッ
   ト回路と、 少なくとも三つの端子を有し、第１の端子が前記パワー
   オンリセット回路の出力に、第２の端子がグランドライ
   ンに接続されるとともに、前記パワーオンリセット回路
   の出力が第１の出力レベルの場合に第３の端子と前記第
   ２の端子との間が導通状態となり、前記パワーオンリセ
   ット回路の出力が第２に出力レベルの場合に第３の端子
   と前記第２の端子との間が非通電状態となるスイッチン
   グ素子とを備え、 前記スイッチング素子の第３の端子は、前記第１の容量
   素子と前記制御端子との中間点に接続されていることを
   特徴とする請求項２から５のいずれかに記載の半導体集
   積回路。
7. 【請求項７】 前記スイッチング素子は、ＭＯＳトラン
   ジスタであることを特徴とする請求項６に記載の半導体
   集積回路。
8. 【請求項８】 前記パワーオンリセット回路は、 一端がグランドラインに接続された容量素子と、 電源投入後、前記容量素子が充電されるまでは出力が第
   １の出力レベルとなり、前記容量素子が充電された後は
   出力が第２の出力レベルとなるインバータ素子とを含む
   ことを特徴とする請求項６又は７に記載の半導体集積回
   路。
9. 【請求項９】 前記パワーオンリセット回路は、 一端が前記容量素子と前記インバータ素子の入力端子と
   の中間点に接続され、他端が前記整流回路の直流電力出
   力端子に接続されている抵抗素子と、 一端が前記容量素子と前記インバータ素子の入力端子と
   の中間点に接続され、前記整流回路から直流電力が出力
   されない状態となった場合に導通状態となることによ
   り、前記容量素子に充電された電荷を放電させるスイッ
   チング素子とを含むことを特徴とする請求項８に記載の
   半導体集積回路。
10. 【請求項１０】 全ての容量素子の少なくとも一つはＭ
    ＯＳトランジスタにより構成されることを特徴とする請
    求項２から９のいずれかに記載の半導体集積回路。
11. 【請求項１１】 前記半導体集積回路はさらに、 前記レギュレータ回路からの出力を微分する微分回路
    と、 当該微分回路からの出力に基づき、前記直流電力の電圧
    値の変化を検出する検出手段とを備えることを特徴とす
    る請求項１から１０のいずれかに記載の半導体集積回
    路。
12. 【請求項１２】 前記整流回路は、 電圧値の異なる二系統の直流電力を並行して出力する二
    電圧整流回路であることを特徴とする請求項１から１１
    のいずれかに記載の半導体集積回路。
13. 【請求項１３】 前記半導体集積回路において、 前記入力端子に、前記二電圧整流回路から出力される二
    系統の直流電力のうち電圧値が高い側が入力されること
    を特徴とする請求項１２に記載の半導体集積回路。
14. 【請求項１４】 前記整流回路はさらに、前記レギュレ
    ータ回路に出力する直流電力より電圧値が低い第２の直
    流電力を出力する ことを特徴とする請求項１に記載の半
    導体集積回路。
15. 【請求項１５】 前記半導体集積回路はさらに、前記レ
    ギュレータ回路の出力からデジタルデータを復調する復
    調回路と、不揮発性メモリと、当該不揮発性メモリに対
    する前記デジタルデータの書き込みを行うデジタル回路
    とを含み、 前記レギュレータ回路 から出力される直流電力を前記不
    揮発性メモリの駆動に用い、前記整流回路から出力され
    る電圧値が低い側の第２の直流電力を前記デジタル回路
    の駆動に用いることを特徴とする請求項１４に記載の半
    導体集積回路。
16. 【請求項１６】 前記交流電力は、 デジタルデータによりＡＳＫ変調された搬送波をアンテ
    ナコイルにより受信した場合に、当該アンテナコイルの
    両端に発生する交流電力であり、 前記不揮発性メモリには、前記デジタルデータの少なく
    とも一部が書き込まれることを特徴とする請求項１５に
    記載の半導体集積回路。
17. 【請求項１７】 前記整流回路は、 第１の端子が、電圧値が高い側の直流電力を出力する第
    １の出力端子に接続され、第２の端子が、電圧値が低い
    側の直流電力を出力する第２の出力端子に接続された第
    １の容量素子と、 第１の端子が、前記第１の容量素子の前記第２の端子と
    前記第２の出力端子との間に接続され、第２の端子が、
    グランドラインに接続された第３の出力端子に接続され
    た第２の容量素子と、 第１の端子が、前記交流電力の第１の入力端子に接続さ
    れ、第２の端子が、前記第１の容量素子の前記第１の端
    子と前記第１の出力端子との間に接続され、第１の端子
    から第２の端子の方向にのみ通電させる第１の整流素子
    と、 第１の端子が、前記第２の容量素子の前記第２の端子と
    前記第３の出力端子との間に接続され、第２の端子が、
    前記第１の入力端子と前記第１の整流素子との間に接続
    され、第１の端子から第２の端子の方向にのみ通電させ
    る第２の整流素子とを含み、 交流電力の第２の入力端子は、前記第１の容量素子の前
    記第２の端子と、前記第２の容量素子の前記第１の端子
    との間に接続されていることを特徴とする請求項１５又
    は１６のいずれかに記載の半導体集積回路。
18. 【請求項１８】 前記第１の整流素子及び前記第２の整
    流素子は、 整流ダイオード、ＭＯＳトランジスタのいずれかからそ
    れぞれ選択されたものであることを特徴とする請求項１
    ７に記載の半導体集積回路。
19. 【請求項１９】 前記第１の整流素子及び前記第２の整
    流素子は、 いずれもＰチャネルＭＯＳトランジスタであることを特
    徴とする請求項１７又は１８のいずれかに記載の半導体
    集積回路。
20. 【請求項２０】 デジタルデータによりＡＳＫ変調され
    た搬送波を受信し、当該搬送波から電力を生成するとと
    もに、前記デジタルデータを復調する非接触型情報媒体
    において、 請求項１から１３のいずれかに記載の半導体集積回路を
    搭載し、前記レギュレータ回路の出力から前記デジタル
    データを復調することを特徴とする非接触型情報媒体。
21. 【請求項２１】 デジタルデータによりＡＳＫ変調され
    た搬送波を受信し、当該搬送波から回路の駆動電力を生
    成する非接触型情報媒体において、請求項１４から１９ のいずれかに記載の半導体集積回路
    を搭載し、前記整流回路から出力される二系統の直流電
    力を、それぞれ所定の回路の駆動電力として用いること
    を特徴とする非接触型情報媒体。
22. 【請求項２２】 デジタルデータによりＡＳＫ変調され
    た搬送波をアンテナコイルで受信する受信ステップと、
    前記搬送波を受信することで、前記アンテナコイルの両
    端に発生する交流電力を整流する整流ステップとを含
    み、当該整流ステップにおいて整流された直流電力の電
    圧値が、基準電圧発生回路から制御端子に入力される基
    準電圧に基づいて決定される電圧値を超えないように出
    力するレギュレータ回路を有する半導体集積回路を、当
    該レギュレータ回路から出力される直流電力により駆動
    する半導体集積回路の駆動方法において、 前記ＡＳＫ変調された搬送波の振幅の変化と連動して、
    前記制御端子に入力される基準電圧を変化させるととも
    に、前記レギュレータ回路の出力を微分することにより
    得られるパルス信号をラッチすることにより前記デジタ
    ルデータの値を判別する判別ステップを含むことを特徴
    とする半導体集積回路の駆動方法。