JP3770721B2 - キャパシタ寄生抵抗の測定方法、およびその評価方法 - Google Patents
キャパシタ寄生抵抗の測定方法、およびその評価方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特にＤＲＡＭにおける評価に関して、特にキャパシタ寄生抵抗の測定方法、およびその評価方法に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭのホールドタイムあるいはリテンションタイムの評価は、次のように行っていた。
【０００３】
実際のデバイスをまず作成する。次に、各ビットに対し書き込みと読み出しを行う。この時、その書き込みから読み出しまでの時間を徐々に長くしていく。そして、読み出しが初めて出来なくなるまでの時間をホールドタイムとみなす。このようにして、ＤＲＡＭのホールドタイムについて、各ビット毎に評価を行う。
【０００４】
ホールドタイムを決定している要因については、一般に次のように理解されている。この点につき、以下、図１１を用いて、簡単に説明する。
【０００５】
図１１は、ＤＲＡＭのメモリセルの等価回路を示した図である。
【０００６】
現在、主にＤＲＡＭに使われているセルは、図１１に示したように１つのＮチャネルＭＯＳ形電界効果トランジスタ（以下、Ｎチャネル形ＭＯＳＦＥＴという）Ｔr と１つのキャパシタＣとから成る１Ｔr １Ｃ型で構成されている。図１１における抵抗Ｒは、キャパシタＣの寄生抵抗である。
【０００７】
なお、ここで技術用語として使用している記号Ｃは、キャパシタ自体を示すと同時にキャパシタの容量を示す。
【０００８】
キャパシタＣの一方の端子、すなわち第１端子Ｖb は、Ｎチャネル形ＭＯＳＦＥＴＴr のソース電極Ｖs に電気的に接続されている。キャパシタＣの他方の端子、すなわち第２端子Ｖbbは、通常、グランドに接続されているか、あるいは所定の基準電圧が印加されている。Ｎチャネル形ＭＯＳＦＥＴＴr のゲート電極Ｖg は、ワード線ＷＬに接続されている。また、ドレイン電極Ｖd は、ビット線ＢＬに接続されている。
【０００９】
ＤＲＡＭの基本的な動作は、ビット線ＢＬに電圧を加え、同時にワード線ＷＬに電圧を加えることによりキャパシタＣに電荷を注入し情報を書き込む。更に、ワード線ＷＬに加えていた電圧を落とすことによりＮチャネル形ＭＯＳＦＥＴＴr をオフ（ＯＦＦ）状態とし、キャパシタＣに情報としての電荷が蓄えられる。
【００１０】
しかし、実際のＤＲＡＭでは、キャパシタＣにおける漏れ電流が発生することにより電荷が時間と共に失われていく。この漏れ電流（リーク電流）は寄生抵抗Ｒを経て流れる。ＤＲＡＭのホールドタイムは、この漏れ電流によりキャパシタＣからある一定量の電荷が失われ、情報が無くなるまでの時間である。
【００１１】
ホールドタイムを長くすることは、ＤＲＡＭの低消費電力化および高集積化を行う上で非常に重要となることから、ＤＲＡＭに関しての各種の改良方法について提案がされている。
【００１２】
【発明が解決しようとする課題】
既に説明したように、ホールドタイムを評価する場合、実際にＤＲＡＭデバイスに対して情報の書き込みと読み出しとを繰り返し行って、デバイスの読み出し不能になるまでの時間を測定する方法が取られている。
【００１３】
しかし、この方法では、実際のデバイスを作成する必要がある。しかも、設計に時間がかかる上、デバイス作製にも長時間を必要とする。その為、ホールドタイムの改良を施した場合、その評価を短時間で実施することは総合的に考えてかなり難しい。さらに、ホールドタイムの測定に高価なテスターが必要となる。
【００１４】
また、スタックドキャパシタ構造のＤＲＡＭの場合、キャパシタが接続されるＮチャネル形ＭＯＳＦＥＴのソース領域の改良を図ってホールドタイムを長くすることも行われている。しかし、このホールドタイムを評価するためには、このソース領域とは無関係なキャパシタ部も作成する必要がある。このため、ソース領域だけに改良を加えることができない。
【００１５】
また、Ｎチャネル形ＭＯＳＦＥＴに測定用の接合領域のみを形成し、この接合領域を用いて漏れ電流を測定する方法もある。しかし、この方法ではスタティックな漏れ電流しか測定ができないため、実際のホールドタイムのような蓄積電荷量の時間依存関係については測定することができない。従って、高集積で、低消費電力のＤＲＡＭを開発するために多くの時間を要する点が大きな障害となっていた。なお、ホールドタイムは、キャパシタの寄生抵抗の大きさに比例して長くなる。よって、キャパシタの寄生抵抗を測定することによって、ホールドタイムを評価することができる。
【００１６】
そこで、ＤＲＡＭにおけるキャパシタの寄生抵抗を、早く、しかも簡単かつ安価に測定することのできる回路と、測定方法の出現が望まれていた。
【００１７】
また、ＤＲＡＭのホールドタイムの評価を簡単に測定できる手法の出現が望まれていた。
【００１８】
【課題を解決するための手段】
この目的の達成を図るため、この発明のキャパシタの寄生抵抗測定方法は、第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、および第１の電流制御素子の制御電極に第２の電流制御素子の第１主電極とキャパシタの一方の端子とを電気的に接続してあり、
第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とした構成のキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗（以下、Ｒという）を測定するにあたって、
キャパシタ寄生抵抗測定回路として第１および第２測定回路を用意し、
第１測定回路のキャパシタを、基板と基板に設けられた、第２の電流制御素子の第１主電極用の第１主電極領域との間に接合容量を形成するジャンクションキャパシタとし、
第２測定回路のキャパシタを、ジャンクションキャパシタと基板の上側に個別に設けられたスタックドキャパシタとを総合した総合キャパシタとし、
第１および第２測定回路のそれぞれについて測定時間ｔと電流Ｉ d(t) の関係を測定し、これらｔとＩ d(t) の値および以下の条件式から、それぞれの測定回路における寄生抵抗ＲをＲ J およびＲ T としてそれぞれ求め、得られた寄生抵抗Ｒ J およびＲ T に基づいて総合キャパシタのスタックドキャパシタについての寄生抵抗Ｒ S を求めることが可能である。
Ｒ＝−ｔ／ [ Ｃ 0 ・ｌｎ｛〔√（Ｉ d(t) ／Ａ）−Ｖ th 〕／Ｖ D ｝ ]
但し、Ｃ 0 はキャパシタの容量、Ｉ d(t) はある測定時間ｔにおける第１のＮチャネル形ＭＯＳＦＥＴを流れる電流、Ａは第１のＭＯＳＦＥＴに固有の定数、Ｖ th は第１のＮチャネル形ＭＯＳＦＥＴのしきい値電圧、およびＶ D は測定時間ｔ＝０における第１のＮチャネル形ＭＯＳＦＥＴのゲート電極の電圧とする。
このように構成すれば、寄生抵抗Ｒのパラメータが、測定時間ｔと第１のＮチャネル形ＭＯＳＦＥＴを流れる電流Ｉ d(t) であるので、ある測定時間ｔにおける第１のＮチャネル形ＭＯＳＦＥＴを流れる電流Ｉ d(t) が分かれば、容易に寄生抵抗Ｒを算出することができる。また、第１および第２測定回路のそれぞれのＤＲＡＭのメモリセルを構成する部分を同一の構成として作成しておけば、第１測定回路に含まれるジャンクションキャパシタの寄生抵抗Ｒ J は、第２測定回路に含まれるジャンクションキャパシタの寄生抵抗と同じ値となる。このため、第２測定回路に属するキャパシタの寄生抵抗Ｒ T を測定により求めれば、Ｒ T とＲ J とからスタックドキャパシタの寄生抵抗Ｒ S を求めることができる。また、キャパシタがスタックドキャパシタである場合、当該キャパシタ、特にキャパシタを構成する誘電体膜の寄生抵抗および接合領域の寄生抵抗を、それぞれ求めることができる。
また、この発明の測定方法の好適実施例によれば、このキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗を測定するにあたり、
第２のＮチャネル形ＭＯＳＦＥＴを通電状態にするために第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に所定の電圧を印加してキャパシタを帯電させる第１の処理と、第２のＮチャネル形ＭＯＳＦＥＴのゲート電極を無通電状態にするために第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に印加した電圧を解消する第２の処理と、第１の処理で帯電させたキャパシタの電位降下に比例して変化する、第１のＮチャネル形ＭＯＳＦＥＴを流れる電流を、第２の処理の終了時点から測定して上述の条件式からキャパシタの寄生抵抗Ｒを求める第３の処理とを含むことが望ましい。
このように構成すれば、キャパシタに帯電させた電荷がリークしていく状態を第１の電流制御素子の第１および第２主電極間を流れる電流の変化として測定することができ、その測定は、従来周知の技術を用いて、すなわち、例えば第１主電極をグランド間に電流計を設けるか電圧計を設けて、行うことができる。
【００１９】
また、この発明のキャパシタ寄生抵抗評価方法の実施にあたり、好ましくは、第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、第２の電流制御素子およびキャパシタはＤＲＡＭのメモリセルを構成し、および第１の電流制御素子の制御電極に第２の電流制御素子の第１主電極とキャパシタの一方の端子とを電気的に接続してあり、第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とした構成のキャパシタ寄生抵抗測定回路を２組以上用意し、これらキャパシタ寄生抵抗測定回路に対して、上述の条件式を用いて寄生抵抗Ｒを算出して、異なるキャパシタ寄生抵抗測定回路のそれぞれに含まれているキャパシタの寄生抵抗をそれぞれ測定し、測定された寄生抵抗のうち最も寄生抵抗の値が大きいキャパシタが所属するキャパシタ寄生抵抗測定回路の当該キャパシタの製造方法を最良と判断することが望ましい。
このように構成すれば、上述した測定回路と測定方法を用いて、ホールドタイムを寄生抵抗の大小として測定してホールドタイムの評価を行い、その評価結果に基づいて、幾つかある製造方法の中から最良の製造方法を特定することができる。
また、この発明の評価方法の好適実施例によれば、このキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗を評価するにあたり、
第２のＮチャネル形ＭＯＳＦＥＴを通電状態にするために第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に所定の電圧を印加してキャパシタを帯電させる第１の処理と、第２のＮチャネル形ＭＯＳＦＥＴのゲート電極を無通電状態にするために第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に印加した電圧を解消する第２の処理と、第１の処理で帯電させたキャパシタの電位降下に比例して変化する、第１のＮチャネル形ＭＯＳＦＥＴを流れる電流を、第２の処理の終了時点から測定して上述の条件式からキャパシタの寄生抵抗Ｒを求める第３の処理とを含むことが望ましい。
このように構成すれば、キャパシタに帯電させた電荷がリークしていく状態を第１の電流制御素子の第１および第２主電極間を流れる電流の変化として測定することができ、その測定は、従来周知の技術を用いて、すなわち、例えば第１主電極をグランド間に電流計を設けるか電圧計を設けて、行うことができる。
また、この発明の好適実施例によれば、第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、第２の電流制御素子およびキャパシタはＤＲＡＭのメモリセルを構成し、および第１の電流制御素子の制御電極に第２の電流制御素子の第１主電極とキャパシタの一方の端子とを電気的に接続してあるキャパシタ寄生抵抗測定回路を２組以上用意し、
キャパシタからの電流のリークに伴うキャパシタの電荷量の変化により、第１の電流制御素子の第１主電極と第２主電極との間を流れる電流を変化させ、電流特性を測定して、電流の変化特性からキャパシタのリーク特性を測定することにより、異なるキャパシタ寄生抵抗測定回路のそれぞれに含まれているキャパシタの寄生抵抗をそれぞれ測定し、測定された寄生抵抗のうち最も寄生抵抗の値が大きいキャパシタが所属するキャパシタ寄生抵抗測定回路の当該キャパシタの製造方法を最良と判断するのが良い。
このように構成すれば、第１の電流制御素子の制御電極の電圧変化を第１主電極と第２主電極との間を流れる電流変化特性をキャパシタ寄生抵抗の測定に利用することができる。
また、この発明の実施にあたり、好ましくは、第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とすることが好ましい。
また、この発明の好適実施例では、スタックドキャパシタを用いたキャパシタ寄生抵抗 評価方法において、
キャパシタ寄生抵抗測定回路として第１および第２測定回路を用意し、
第１測定回路のキャパシタを、基板と基板に設けられた、第２の電流制御素子の第１主電極用の第１主電極領域との間に接合容量を形成するジャンクションキャパシタとし、
第２測定回路のキャパシタを、ジャンクションキャパシタと基板の上側に個別に設けられたスタックドキャパシタとを総合した総合キャパシタとし、
第１および第２測定回路のそれぞれについて測定時間ｔと電流Ｉ d(t) の関係を測定し、これらｔとＩ d(t) の値および上述の条件式から、それぞれの測定回路における寄生抵抗ＲをＲ J およびＲ T としてそれぞれ求め、得られた寄生抵抗Ｒ J およびＲ T に基づいて総合キャパシタのスタックドキャパシタについての寄生抵抗Ｒ S を求めることが可能である。
この場合には、第１および第２測定回路のそれぞれのＤＲＡＭのメモリセルを構成する部分を同一の構成として作成しておけば、第１測定回路に含まれるジャンクションキャパシタの寄生抵抗Ｒ J は、第２測定回路に含まれるジャンクションキャパシタの寄生抵抗と同じ値となる。このため、第２測定回路に属するキャパシタの寄生抵抗Ｒ T を測定により求めれば、Ｒ T とＲ J とからスタックドキャパシタの寄生抵抗Ｒ S を求めることができる。また、キャパシタがスタックドキャパシタである場合、当該キャパシタ、特にキャパシタを構成する誘電体膜の寄生抵抗および接合領域の寄生抵抗を、それぞれ求めることができる。
【００２０】
この発明の実施にあたり、好ましくは、キャパシタは互いに電気的に接続されている第１および第２キャパシタを備え、
第２キャパシタは、基板と基板に設けられた、第２の電流制御素子の第１主電極用の領域（以下、第１主電極領域という。）との間に接合容量を形成するジャンクションキャパシタとするのが良い。
【００２１】
このように構成すれば、見かけ上のキャパシタ以外に、第２の電流制御素子の第１主電極と基板との接合容量も測定対象に入れることができ、より正確にキャパシタの寄生抵抗の測定ができる。
【００２２】
また、この発明の好適実施例では、基板に個別に設けられたアクティブ領域を備え、
第１キャパシタは、基板とアクティブ領域との間に接合容量を形成するジャンクションキャパシタとするのが良い。
【００２３】
このように構成すれば、ジャンクションキャパシタのみからなるキャパシタを構成することができる。しかも、第１および第２キャパシタを構成する拡散層を形成するにあたって、イオン注入するためのイオン種を変えたり、イオン注入法における熱処理条件を変える等の改良を施すことができる。よって、様々な条件下でイオン注入後、所定の温度で所定の時間アニール処理することにより形成された拡散層のキャパシタ寄生抵抗を測定し比較すれば、キャパシタ寄生抵抗を最も大きくすることができる、イオン種の特定および拡散層形成に必要な熱処理条件等の特定が可能となる。
【００２４】
また、この発明の好適実施例では、第１キャパシタは、基板の上側に個別に設けられているスタックドキャパシタであるのが良い。
【００２５】
このように構成すれば、スタックドキャパシタの寄生抵抗を評価することができる。
【００２６】
また、この発明の実施にあたり、好ましくは、キャパシタは、基板と基板に設けられていて第２の電流制御素子の第１主電極用の領域（以下、第１主電極領域という。）との間に接合容量を形成するジャンクションキャパシタであるのが良い。
【００２７】
このように構成すれば、第２の電流制御素子の第１主電極を、ジャンクションキャパシタとして兼用することができるので、基板上に回路を実装する場合、実装スペースの節約になり、装置をより小型化することが可能となる。
【００２８】
また、この発明の実施にあたり、好ましくは、スタックドキャパシタの、第２キャパシタとは非接続側のセルプレートをグランドに接続してあるのが良い。
【００２９】
また、この発明の好適実施例では、第１の電流制御素子の第２主電極と第２の電流制御素子の第２主電極とを、第１電源電圧端子に接続してあり、および第２の電流制御素子の制御電極を第１電源電圧端子とは電圧が異なる第２電源電圧端子に接続してあり、および第１の電流制御素子の第１主電極をグランドに接続するのが良い。
【００３０】
また、この発明の実施にあたり、好ましくは、全ての第１の電流制御素子の第１主電極を互いに接続すると共に、それぞれの第２主電極を互いに接続し、および全ての第２の電流制御素子の第２主電極を互いに接続すると共に、それぞれの制御電極を互いに接続するのが良い。
【００３１】
このように構成すれば、一度に多数のキャパシタの寄生抵抗を測定して、それぞれの寄生抵抗を比較評価することが出来るので効率がよい。
【００３２】
また、この発明の好適実施例では、第１の電流制御素子の第１主電極をグランドに接続し、第１の電流制御素子の第２主電極と第２の電流制御素子の第２主電極とを第１電源電圧端子に接続し、および第２の電流制御素子の制御電極に、第２の電流制御素子のしきい値電圧の実質的に２倍の電圧を印加する端子に接続してあることが望ましい。
【００３３】
このように構成すれば、実際のＤＲＡＭに近いスタックドキャパシタを作成することができる。よって、より実際のＤＲＡＭに近いキャパシタの寄生抵抗を測定できる。
【００３４】
また、この発明の実施にあたり、好ましくは、第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とすれば、ゲート電極の電圧変化をソース電極およびドレイン電極間の電流変化に変換するＭＯＳＦＥＴの特性を確実に活用することができる。すなわち、キャパシタからの電流のリークに伴うキャパシタの帯電電圧の降下を、第１の電流制御素子のソース・ドレイン間の電流変化に確実に変換することができる。よって、ＤＲＡＭのメモリセルにＭＯＳＦＥＴを１つ追加するだけで、極めて簡単に小型のキャパシタ寄生抵抗測定回路を作ることができる。
【００４８】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態につき説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎないことを理解されたい。
【００４９】
＜第１の実施の形態＞
図１は、この発明で用いられるキャパシタ寄生抵抗測定回路を示す。
【００５０】
キャパシタ寄生抵抗測定回路は、図１に示すように、共通の基板に、測定部１０を構成する第１の電流制御素子Ｔr1と、ＤＲＡＭのメモリセル２０を構成する第２の電流制御素子Ｔr2およびキャパシタＣとを備えている。この第１の電流制御素子を、ここでは第１のＮチャネル形ＭＯＳＦＥＴＴr1とする。また、第２の電流制御素子を、ここでは第２のＮチャネル形ＭＯＳＦＥＴＴr2とする。
【００５１】
通常、ＤＲＡＭのメモリセルは、情報を電荷として蓄積するキャパシタを有していて、このキャパシタには３通りの形態がある。第１の形態は、キャパシタをジャンクションキャパシタで形成する場合であり、第２の形態では、キャパシタをジャンクションキャパシタとスタックドキャパシタとで形成する場合であり、更に第３の形態として、キャパシタを２つの個別のジャンクションキャパシタで形成する場合である。
【００５２】
図１に示す構成例では、キャパシタＣは、第２および第３の形態のキャパシタの場合を例示している。ここで、第２の形態のキャパシタＣの場合を例にして説明する。
【００５３】
ＤＲＡＭのメモリセル２０で電流がリークする領域は、スタックドキャパシタの２つのストレージ（電極層）間に介在する誘電体膜と、スタックドキャパシタと接続する第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース領域の２箇所であることが知られている。このスタックドキャパシタは、Ｎチャネル形ＭＯＳＦＥＴＴr2とは個別に基板上に設けられている。キャパシタＣは、その容量成分として、第２の電流制御素子、すなわち、第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース電極Ｖs2が有する接合容量である。以下、この接合容量をＣ2 と表し、この接合容量Ｃ2 を形成するキャパシタを第２キャパシタＣ2 （図１参照）とする。他方、スタックドキャパシタの容量をＣ1 とし、このキャパシタを第２キャパシタＣ2 を除く残りのキャパシタとして第１キャパシタＣ1 （図１参照）とする。また、キャパシタＣの寄生抵抗Ｒは、第１キャパシタの寄生抵抗ＲS であるＲ1 と第２キャパシタの寄生抵抗ＲJ であるＲ2 とを総合した寄生抵抗ＲT とする。これらの寄生抵抗Ｒ1 およびＲ2 は、対応する第１および第２コンデンサＣ1 およびＣ2 にそれぞれ並列に接続されていると考えられる。よって、キャパシタＣは、図１に示すような等価回路で示されるものと仮定する。
【００５４】
従って、この回路の構成は、読み出し用の第１のＮチャネル形ＭＯＳＦＥＴ、書き込み用の第２のＮチャネル形ＭＯＳＦＥＴ、キャパシタＣ1 ，Ｃ2 、およびキャパシタＣ1 ，Ｃ2 の寄生抵抗Ｒ1 ，Ｒ2 とから成っている。
【００５５】
ここで、第２のＮチャネル形ＭＯＳＦＥＴＴr2と、キャパシタＣ1 ，Ｃ2 と、寄生抵抗Ｒ1 ，Ｒ2 とから成る回路は、ＤＲＡＭのメモリセル２０の疑似回路を構成する。そこに測定部１０すなわちセンサー用の第１のＮチャネル形ＭＯＳＦＥＴＴr1を接続してある。
【００５６】
以下、この構成について図１を用いて詳しく説明する。
【００５７】
第１のＮチャネル形ＭＯＳＦＥＴＴr1は、第１主電極としてのソース電極Ｖs1と、第２主電極としてのドレイン電極Ｖd1と、制御電極としてのゲート電極Ｖg1とを備えている。同様に、第２のＮチャネル形ＭＯＳＦＥＴＴr2は、第１主電極としてのソース電極Ｖs2と、第２主電極としてのドレイン電極Ｖd2と、制御電極としてのゲート電極Ｖg2とを備えている。第１のＮチャネル形ＭＯＳＦＥＴ（以下、第１ＦＥＴと称することもある。）Ｔr1のゲート電極Ｖg1には、第２のＮチャネル形ＭＯＳＦＥＴ（以下、第２ＦＥＴと称することもある。）Ｔr2のソース電極Ｖs2と、第１キャパシタＣ1 の一方の端子、ここでは第１端子Ｖb-1 と、第２キャパシタＣ2 の一方の端子、ここでは第１端子Ｖb-2 とが電気的に接続されている。尚、通常、第１ＦＥＴＴr1のしきい値電圧はキャパシタＣ1 ，Ｃ2 の最高電位よりも低くなるように構成されている。そして、第１ＦＥＴＴr1のドレイン電極Ｖd1は、第２ＦＥＴＴr2のドレイン電極Ｖd2および第１の電源電圧Ｖ1 に接続され、第１ＦＥＴＴr1のソース電極Ｖs1は、グランドに接続され、第２ＦＥＴＴr2のゲート電極Ｖg2は、第２の電源電圧Ｖ2 に接続される。
【００５８】
また、第１キャパシタＣ1 のもう一方の端子である第２端子Ｖbb-1と、第２キャパシタＣ2 のもう一方の端子である第２端子Ｖbb-2は、グランドまたは基準電圧点にそれぞれ接続されている。
【００５９】
なお、この回路を用いてキャパシタの寄生抵抗を測定するには、次のようなプロセスによる。
【００６０】
先ず、第２ＦＥＴＴr2を導通させて、キャパシタＣに電荷を蓄積させる。次に、第２ＦＥＴＴr2を非導通にして、このキャパシタＣを放電させる。この放電すなわち電流のリークに伴いキャパシタＣの電荷量が変化する。この電荷量変化は、第１ＦＥＴＴr1のソース電極Ｖs1とドレイン電極Ｖd1との間を流れる電流に反映する。そこで、この電流特性を、例えば、ソース電極とグランドとの間に電流計を接続することにより測定して、この電流特性からキャパシタＣのリーク特性を測定する。
【００６１】
上述したキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗Ｒを測定するにあたって、後述する条件式（８）を用いてキャパシタの寄生抵抗Ｒを算出するができる。
【００６２】
以下、図１を用いて、キャパシタの寄生抵抗Ｒを求めるため、この測定回路に外部からテスト電圧を加えたときの具体的な動作につき説明する。
【００６３】
図１において、第２ＦＥＴＴr2のドレイン電極Ｖd2に、第１の電源電圧（第１テスト電圧）Ｖ1 として、ここでは２. ０Ｖを加える。また、第２ＦＥＴＴr2のゲート電極Ｖg2には、第２ＦＥＴＴr2のしきい値Ｖth（約０．８Ｖ）の２倍程度の電圧、すなわち１．６Ｖを第１の電源電圧Ｖ1 （２．０Ｖ）に加えた大きさの第２の電源電圧（第２テスト電圧）Ｖ2 、すなわち３．６Ｖを印加する。これによりキャパシタＣ1 およびＣ2 および第１ＦＥＴＴr1のゲート電極Ｖg1に、第１の電源電圧Ｖ1 とほぼ同じ電圧、ここでは２．０Ｖが加わり、そのため、キャパシタＣ1 およびＣ2 には、それに対応した電荷がそれぞれ蓄えられる（第１の処理）。
【００６４】
これにより、ゲート電極Ｖg1に電圧２．０Ｖを印加された第１ＦＥＴＴr1は、しきい値電圧Ｖth（０．８Ｖ）がキャパシタＣの最高電位よりも低いため、オン（ＯＮ）状態（通電又は導通状態）となる。このとき、第１ＦＥＴＴr1のソース電極Ｖs1をグランドに接続して、ドレイン電極Ｖd1に第１の電源電圧Ｖ1 として２．０Ｖを印加すると、一定の電流Ｉd(t)が第１ＦＥＴＴr1のドレイン電極Ｖd1からソース電極Ｖs1へ流れる。
【００６５】
次に、第２ＦＥＴＴr2のゲート電極Ｖg2の第２の電源電圧Ｖ2 を０Ｖとする（第２の処理）。
【００６６】
これにより第２ＦＥＴＴr2は、オフ（ＯＦＦ）状態（非通電又は非導通状態）となるが、第２ＦＥＴＴr2のゲート電極Ｖg2およびキャパシタＣ1 およびＣ2 に蓄えられた電荷により第２ＦＥＴＴr2のゲート電極Ｖg2の電圧は高いままで保持される。その後、時間の経過と共に、キャパシタＣ1 およびＣ2 の寄生抵抗Ｒ1 およびＲ2 を介して、それぞれのキャパシタに蓄えられていた電荷がキャパシタＣの第２端子Ｖbb-1およびＶbb-2を経てグランドへとそれぞれ流れるため、第１ＦＥＴＴr1のゲート電極Ｖg1の電圧は徐々に低くなっていく。これに応答して、第１ＦＥＴＴr1に流れる電流Ｉd(t)も徐々に減少していく。このときの電流減少過程を各時間で、すなわち連続的に或いは離散的に記録することにより、以下の条件式（８）からキャパシタＣの寄生抵抗Ｒの大きさを知ることができ（第３の処理）、ホールドタイムの見積りを行うことができる。
【００６７】
以下、キャパシタＣの寄生抵抗Ｒと電流Ｉd(t)と時間ｔとの条件式について説明する。
【００６８】
図１に示すように、第１ＦＥＴＴr1のドレイン電流をＩd(t)とすると、近似的に
Ｉd(t)＝（１／２）・μeff ・（Ｗ／Ｌ）・（εox／Ｔox）・（Ｖg(t)- Ｖth)2・・・（１）
と表される。
【００６９】
ここで、μeff は第１ＦＥＴＴr1の電子移動度、εoxは第１ＦＥＴＴr1のゲート酸化膜の誘電率、Ｗは第１ＦＥＴＴr1のゲート幅、Ｖg(t)は時間ｔにおける第１ＦＥＴＴr1のゲート電圧であってキャパシタＣと寄生抵抗Ｒとに依存する電圧、Ｌは第１ＦＥＴＴr1のゲート長、Ｖthは第１ＦＥＴＴr1のしきい値電圧、およびＴoxは第１ＦＥＴＴr1のゲート容量である。
【００７０】
ここで、
Ａ＝（１／２）・μeff ・（Ｗ／Ｌ）・（εox／Ｔox）・・・（２）
とすると、このＡは第１ＦＥＴＴr1に固有の定数となり、条件式（１）は、
Ｉd(t)＝Ａ・（Ｖg(t)- Ｖth)2・・・（３）
と表される。
【００７１】
一方、条件式（３）におけるＶg(t)は、ｔ＝０で、Ｖg(0)＝ＶD とすると、一般に知られている通り、
Ｖg(t)＝ＶD ・ｅｘｐ（−ｔ／τ）・・・（４）
と表される。
【００７２】
なお、ここでのτは時定数であり、Ｒをキャパシタの寄生抵抗、Ｃ0 をキャパシタＣの容量とすると、τ＝ＲＣ0 である。
【００７３】
条件式（４）を条件式（３）に代入すると、ドレイン電流Ｉd(t)の時間ｔとの関係式が求まり、
Ｉd(t)＝Ａ・（ＶD ・ｅｘｐ（−ｔ／τ）- Ｖth)2・・・（５）
となる。
【００７４】
ここで、ＡおよびＶthは、単体トランジスタを用いて実際に測定することにより求めることができので、τを求める式に整理するために式（５）を変形すると、
−ｔ／τ＝ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝・・・（６）
よって、τ＝ＲＣ0 より、
τ＝−ｔ／ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝＝ＲＣ0 ・・（７）
従って、Ｒを求める式に整理すると、
Ｒ＝−ｔ／[ Ｃ0 ・ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝] ・・（８）
となる。
【００７５】
よって、実測により得られた、ある時間ｔのドレイン電流Ｉd(t)を測定し、この条件式（８）に代入することにより、キャパシタの寄生抵抗Ｒが求まる。
【００７６】
尚、キャパシタＣの寄生抵抗Ｒは、図１に示すように、第１キャパシタＣ1 の寄生抵抗Ｒ1 と第２キャパシタＣ2 の寄生抵抗Ｒ2 との並列結合で表される。よって、これらの関係式は、
Ｒ＝（Ｒ1 ・Ｒ2 ）／（Ｒ1 ＋Ｒ2 ）・・・（９）
となる。
【００７７】
また、同様に、キャパシタＣは、図１に示すように、第１キャパシタＣ1 と第２キャパシタＣ2 の並列結合と考えられる。よって、Ｃ0，Ｃ1，Ｃ2 を、キャパシタ、第１キャパシタ、および第２キャパシタの容量とすると、これらの関係式は、
Ｃ0 ＝Ｃ1 ＋Ｃ2 ・・・（１０）
となる。
【００７８】
このように構成すれば、ゲート電極の電圧変化をソース電極およびドレイン電極間の電流変化に変換するという、ＭＯＳＦＥＴの特性をキャパシタ寄生抵抗の測定に活用することができる。すなわち、キャパシタからの電流のリークに伴うキャパシタの電荷量の変化を、第１のＮチャネル形ＭＯＳＦＥＴＴr1のソース電極およびドレイン電極間の電流変化に変換することができる。この特性を利用して、キャパシタの寄生抵抗Ｒの大きさを知ることによって、ホールドタイムを容易に評価することが出来る。
【００７９】
また、ＤＲＡＭのメモリセルにＮチャネル形ＭＯＳＦＥＴを１つ追加するだけで、大規模な回路設計を必要とすることなく、簡単な電源と電流計によって評価を行うことが出来る、極めて簡単で安価な小型のキャパシタ寄生抵抗測定回路を作ることができる。
【００８０】
なお、上述したように、厳密にキャパシタの寄生抵抗Ｒを求めなくても、ホールドタイムの評価をすることはできる。例えば、幾つかのＤＲＡＭの製造方法のうち、いずれの製造方法によればホールドタイムがより長くなるか、すなわち寄生抵抗Ｒが小さくなるかを評価するには、以下のようにすれば良い。
【００８１】
上述した、あるいは後述する測定回路に上述したような測定方法を適用して、異なる製造方法よりなる少なくとも２つのキャパシタの寄生抵抗を測定し、最も寄生抵抗が大きくなる製造方法を最良とすれば良い。
【００８２】
ところで、図１を参照して説明した上述の構成例は、キャパシタＣが第２の形態をとる場合であった。しかし、この構成例は、キャパシタＣが第１および第３の形態をとる場合であっても適用できる。キャパシタＣが第１の形態のときは、このキャパシタＣは、１つのジャンクションキャパシタＣ2 のみからなる場合であるから、図１に示した等価回路中のキャパシタＣ1 との寄生抵抗Ｒ1 は存在しない。従って、測定されるべき寄生抵抗Ｒは、このキャパシタＣ2 の寄生抵抗Ｒ2 のみであるので、この測定回路で測定される抵抗ＲはＲ＝Ｒ2 である。
【００８３】
また、キャパシタＣが第３の形態をとるときは、第１および第２キャパシタＣ1 およびＣ2 が、それぞれ個別のジャンクションキャパシタとなる。この場合には、スタックドキャパシタがジャンクションキャパシタに置き換わったことに過ぎないので、寄生抵抗Ｒについては、既に説明した第２の形態の場合と全く同様に考えればよく、従って、その説明は省略する。
【００８４】
（半導体基板上に実装する例について）
次に、キャパシタが上述した３つの形態をとる場合に、実際の当該測定回路がどのように構成されるかにつき、その構成例を説明する。
【００８５】
１）Ｃ1 およびＣ2 が共にジャンクションキャパシタの場合
先ず、第１および第２キャパシタＣ1 およびＣ2 が双方とも個別のジャンクションキャパシタである第３の形態の場合のキャパシタ寄生抵抗測定回路の構成例を説明する。
【００８６】
図２および図３は、この測定回路を実際に半導体基板に実装した場合の平面的レイアウトおよび部分的断面構造をそれぞれ示す概略図である。
【００８７】
そして、図３は図２のＡ−Ａ線に沿って切って取った断面を示す図である。
【００８８】
図２のレイアウトからも理解できるように、読み出し用の第１のＮチャネル形ＭＯＳＦＥＴＴr1、測定部アクティブ領域ＪＣおよび書き込み用の第２のＮチャネル形ＭＯＳＦＥＴＴr2が、この順序で一直線上に並べて形成されている。
【００８９】
先ず、基板Ｂ中に、第１の電流制御素子としての第１ＦＥＴＴr1のアクティブ領域Ｅ1 を分離するシャロートレンチ分離領域Ｓ1-1 およびＳ1-2 と、これらシャロートレンチ分離領域から離間した位置に、第２の電流制御素子としての第２ＦＥＴＴr2を分離するシャロートレンチ分離領域Ｓ2-1 およびＳ2-2 とを備えている（図３）。
【００９０】
この図３には表れていないが、第１ＦＥＴＴr1のフィールド領域の、図面の上下方向の位置に第１および第２主電極領域としてのソース領域およびドレイン領域をそれぞれ備えている。第２ＦＥＴＴr2のアクティブ領域Ｅ2 には、第１主電極領域としてのソース電極領域Ｓ2 および第２主電極領域としてのドレイン電極領域Ｄ2 を備えている。これらＦＥＴのソースおよびドレイン電極領域は拡散層として形成されている。シャロートレンチ分離領域Ｓ1-2 とＳ2-1 との間の基板Ｂ中に、拡散層として形成された、測定用アクティブ領域ＪＣを備えている（図３）。この測定用アクティブ領域ＪＣは、ＤＲＡＭのキャパシタ寄生抵抗を測定するために、基板Ｂ中に設け、この領域ＪＣと基板Ｂとの間に接合容量を形成する。第１ＦＥＴＴr1のアクティブ領域Ｅ1 の上側の基板Ｂ上に、ゲート酸化膜Ｍ1 を挟んで、制御電極としてのゲート電極Ｇ1 を備え、他方、第２ＦＥＴＴr2のアクティブ領域Ｅ2 の上側の基板Ｂ上に、ゲート酸化膜Ｍ2 を挟んで、制御電極としてのゲート電極Ｇ2 を備えている。
【００９１】
この基板Ｂの上面側には、これらゲート電極Ｇ1 およびＧ2 を覆う中間絶縁層Ｊ1 が設けられていて、この中間絶縁層Ｊ1 に設けたコンタクトホールに導電性材料、例えばポリシリコンを埋め込んでコンタクト（又はコンタクト層ともいう。）を形成し、ソース電極領域、ドレイン電極領域、ゲート電極、測定用アクティブ領域間の所要の電気的接続を行っている。図３に示す構成例では、ゲート電極Ｇ1 を、コンタクト層Ｆ1-1 、配線層Ｆ1 およびコンタクト層Ｆ1-2 を経て、測定用アクティブ領域ＪＣに接続している。また、この測定用アクティブ領域ＪＣを、コンタクト層Ｆ2-1 、配線層Ｆ2 およびコンタクト層Ｆ2-2 を経て、第２ＦＥＴＴr2のソース電極領域Ｓ2 に接続している。そして、第２ＦＥＴＴr2のドレイン電極領域Ｄ2 を、コンタクト層Ｖd2-1を経て、第２主電極であるドレイン電極Ｖd2に接続している。尚、この構成例では、図３に示されているこれら配線層およびドレイン電極領域はもとより、図２に示されている配線層や電極も中間絶縁層Ｊ1 の上面に形成されている。そして、この中間絶縁層Ｊ1 の上面に、配線や電極を覆うように、フィールド酸化膜Ｈやパッシベーション膜が所要に応じて設けられている。
【００９２】
このような構成例の平面的レイアウトを図２を参照して説明する。第１ＦＥＴＴr1のゲート電極Ｇ1 は、第１ＦＥＴＴr1、測定用アクティブ領域ＪＣおよび第２ＦＥＴＴr2の配列方向に沿って延在していて、アクティブ領域Ｅ1 の上側中央を横切って設けられている。このゲート電極Ｇ1 の延在方向と直交する上下方向に、第１主電極としてのソース電極Ｖs1および第２主電極としてのドレイン電極Ｖd1がそれぞれ設けられていて、これら電極Ｖs1およびＶd1は、コンタクト層Ｖs1-1およびＶd1-1を介して、基板Ｂ中に設けられているそれぞれの電極領域に接続されている。
【００９３】
コンタクト領域Ｆ1-1 ，Ｆ1-2 ，Ｆ2-1 ，Ｆ2-2 およびＶd2-1は、ゲート電極Ｇ1 の延在方向の直線上に配列して、それぞれ所要の箇所に位置している。
【００９４】
第２ＦＥＴＴr2のゲート電極Ｇ2 は、ゲート電極Ｇ1 の延在方向と直交する方向に延在していて、アクティブ領域Ｅ2 の上側中央を横切って設けられている。このゲート電極Ｇ2 は、コンタクト層Ｖg2-1を経て制御電極（ゲート電極）Ｖg2に接続されている。
【００９５】
上述した構成例では、第１キャパシタＣ1 は、測定部アクティブ領域ＪＣに相当する。一方、第２キャパシタＣ2 は、第２ＦＥＴＴr2の第１主電極、すなわちソース電極Ｓ2 （図３参照）に相当する。
【００９６】
このように構成すれば、ジャンクションキャパシタのみからなるキャパシタを構成することができる。しかも、第１および第２キャパシタＣ1 およびＣ2 を構成する拡散層をイオン注入法により形成するにあたって、イオン注入するイオン種を変えたり、イオン注入法における熱処理条件を変える等の改良を施すことができる。よって、様々な条件下でイオン注入後、所定の温度で所定の時間アニール処理を施すことにより形成した拡散層のキャパシタ寄生抵抗を測定し比較すれば、キャパシタ寄生抵抗を最も大きくするイオン種および熱処理条件等の特定が可能となる。
【００９７】
さらに、キャパシタを第１キャパシタと第２キャパシタとに細分化したので、見かけ上のキャパシタ以外に、第２の電流制御素子の第１主電極の接合容量も測定対象に入れることができ、より正確にキャパシタの寄生抵抗の測定ができる。
【００９８】
次に、この構成例で実際に基板上に実装化するための製造工程ついて簡単に説明する。
【００９９】
図４（Ａ）, （Ｂ）, （Ｃ）は、図２および図３で示した構成例で実際に基板上に実装するための製造工程について示した説明図である。
【０１００】
半導体基板Ｂ上、ここではシリコン基板上に素子分離領域となるシャロートレンチ分離領域（以下、ＳＴＩという）Ｓ1-1 、Ｓ1-2 、Ｓ2-1 およびＳ2-2 を形成する。ＳＴＩの形成深さは、通常の３００ｎｍ程度である（図４（Ａ）参照）。
【０１０１】
次に、ゲート酸化膜Ｍ１, Ｍ２を熱酸化により形成する。この膜厚は、デバイスのサイズにもよるが、通常６４ＭｂのＤＲＡＭのレベルのデバイスでは、８〜１０ｎｍ程度である。ゲート酸化膜Ｍ１, Ｍ２上にポリシリコンを用いてゲート電極Ｇ1 ，Ｇ2 を形成し、所定の形状にフォトリソグラフィを用いて加工を行う。
【０１０２】
次に、測定部アクティブ領域ＪＣを除いて、両Ｎチャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2 およびドレイン電極領域Ｄ2 となる拡散層を形成する。この拡散層は、イオン注入後、所定の温度で所定の時間アニール処理を施すことにより形成する。この時のイオン種は、使用するＭＯＳＦＥＴがここではＮチャネル形であり、Ｐ型基板を用いることになるので、Ｎ型の導電層を形成するためにヒ素（Ａｓ）或いはリン（Ｐ）を用いる。その後、測定部アクティブ領域ＪＣを形成する領域に開口を有するレジスト層Ｊr を基板Ｂの上面に設け、この開口から所定のイオン種を基板Ｂ中にイオン注入し、所定の温度で所定の時間アニール処理を施すことによって測定部アクティブ領域ＪＣとなる拡散層を形成する（図４（Ｂ）参照）。この様に、測定部アクティブ領域ＪＣとなる拡散層の形成を、ＭＯＳＦＥＴのソース電極領域Ｓ2 あるいはドレイン電極領域Ｄ2 となる拡散層から独立して個別の領域として形成する。
【０１０３】
このようにすれば、Ｎチャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2 あるいはドレイン電極領域Ｄ2 はそのままにして、測定部アクティブ領域ＪＣについてイオン注入に用いるイオン種等を所望の条件で変えることができるので、各種製造条件における接合領域の寄生抵抗について評価することができる。
【０１０４】
次に、レジスト層Ｊr を除去した後、中間絶縁層Ｊ1 をＣＶＤ法により形成する。そして、この中間絶縁層Ｊ1 にポリシリコンで形成されたコンタクト層Ｆ1-1,Ｆ1-2,Ｆ2-1,Ｆ2-2 およびＶd2-1をフォトリソグラフィにより形成する。その後、配線層Ｆをポリシリコンもしくは低抵抗配線金属（例えばアルミニウム）により形成する（図４（Ｃ）参照）。その後、配線層Ｆをフォトリソグラフィにより図３における配線層Ｆ1,Ｆ2,およびＶd2のような形状を得ることが出来る。最後に、表面をフィールド酸化膜Ｈで被覆する。
【０１０５】
以上説明したように、この製造工程を用いることにより、従来技術のみで、図２および図３に示すような構成を基板上に実装化することができる。
【０１０６】
更に、Ｎチャネル形ＭＯＳＦＥＴの拡散層Ｓ2,Ｄ2 と測定部アクティブ領域ＪＣの拡散層とを別々に形成することができるので、測定部アクティブ領域のみの寄生抵抗を評価する場合に都合が良い。つまり、Ｎチャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2 あるいはドレイン電極領域Ｄ2 はそのままにして、測定部アクティブ領域ＪＣについてイオン注入法で用いるイオン種等を所望の条件で変えることができるので、各種製造条件における接合領域の寄生抵抗について、測定部アクティブ領域ＪＣを用いて評価することができる。
【０１０７】
２）キャパシタＣがＣ2 のみでジャンクションキャパシタとした場合
次に、図５を参照して、キャパシタＣが１つのジャンクションキャパシタである第１の形態につき説明する。図５は、キャパシタＣが第１の形態をとる場合の、この発明の測定回路の構成例を説明するための、平面的なレイアウトを示す図である。
【０１０８】
この構成例では、読み出し用の第１のＮチャネル形ＭＯＳＦＥＴＴr1と書き込み用の第２のＮチャネル形ＭＯＳＦＥＴＴr2とから成っている。この構成上の特徴は、キャパシタＣが第２キャパシタＣ2 のみからなる点にある。すなわち、図２および３を参照して説明した構成例の測定用アクティブ領域ＪＣを基板Ｂ中に設けずに、第１ＦＥＴＴr1のゲート電極Ｇ1 を、コンタクト層Ｆ1-1 ，Ｆ1-2 と配線層Ｆ1 とを用いて、直接、第２ＦＥＴＴr2のソース電極領域に接続している。従って、第２ＦＥＴＴr2のソース電極領域を、ジャンクションキャパシタ（測定部アクティブ領域ＪＣに相当）として用い、このキャパシタの寄生抵抗Ｒ2 を測定する構成となっている。
【０１０９】
図５において、第２ＦＥＴＴr2のゲート電極Ｇ2 は、コンタクト層Ｖg2-1を介してゲート電極Ｖg2に接続されている。また、ドレイン電極領域Ｅd2は、コンタクト層Ｖd2-1を介してドレイン電極Ｖd2に接続されている。また、第２ＦＥＴＴr2のソース電極領域Ｅs2は、コンタクト層Ｆ1-2 、配線Ｆ1 、およびコンタクト層Ｆ1-1 を介して、第１ＦＥＴＴr1のゲート領域Ｇ1 に接続されている。また、第１ＦＥＴＴr1のソース電極領域Ｅs1およびドレイン電極領域Ｅd1は、コンタクト層Ｖs1-1, Ｖd1-1を介して、ソース電極Ｖs1およびドレイン電極Ｖd1にそれぞれ接続されている。
【０１１０】
この構成例によれば、キャパシタを、第２キャパシタのみから構成できるので、第２の電流制御素子の第１主電極を、ジャンクションキャパシタとして兼用することができる。よって、基板上に回路を実装する場合、実装スペースの節約になり、装置をより小型化することが可能となる。したがって、既に説明したキャパシタの第３の形態例に示したものと比較して、より少ない面積でキャパシタ寄生抵抗測定回路を実現することが出来る。また、この構成では、実際のスタックドキャパシタの接合領域（第２キャパシタＣ2 ）と同一であり、実際のデバイスに近い形でのスタックドキャパシタの接合領域の評価を行うことが可能となる。
【０１１１】
３）Ｃ1 をスタックドキャパシタとしおよびＣ2 をジャンクションキャパシタとした場合
次に、キャパシタＣが第２の形態をとる場合につき説明する。この構成例では、第１キャパシタＣ1 をＤＲＡＭのメモリセル用として第２ＦＥＴＴr2の第１主電極を電気的に接続させて設けたスタックドキャパシタとする。この構成によれば、測定回路は、ＤＲＡＭのスタックドキャパシタの評価に用いる。図６はこの構成例を説明するための平面的なレイアウトを示す図であり、図７は図６のＡ−Ａ線に沿って取って示した断面切り口を示す概略図である。
【０１１２】
この回路の構成上の特徴は、第１キャパシタＣ1 が、スタックドキャパシタである点にある。尚、この構成例において、既に説明した図２〜図４の構成部分と共通する構成部分については、同一の符号を用いて説明し、その詳細な説明は省略する。
【０１１３】
図６および図７において、このスタックドキャパシタは、中間絶縁層Ｊ2 上に設けてある。スタックドキャパシタの一方の電極を構成しかつセルプレートに相対する測定部ストレージ電極Ｓt1を中間絶縁層Ｊ2 の上面に設けてあり、また、誘電体膜Ｎを挟んでこの測定部ストレージ電極Ｓt1と対向させて、他方の電極を構成しかつストレージノードに相当する測定部ストレージ対向電極Ｓt2を設けてある。そして、このスタックドキャパシタを覆う第２中間絶縁層Ｊ3 を中間絶縁層Ｊ2 上に設けてある。そして、この測定部ストレージ電極Ｓt1と誘電体膜Ｎとストレージ対向電極Ｓt2とによって、第１キャパシタＣ1 を形成している。また、測定部ストレージ電極Ｓt1の両端に例えば中間絶縁層Ｊ2 を貫通させてポリシリコンで形成したコンタクト層Ｇ1-1 およびＥ2-1 が形成されている。そして、この測定部ストレージ電極Ｓt1を、コンタクト層Ｅ2-1 によって、第２ＦＥＴＴr2のソース電極領域Ｅs に接続すると共に、コンタクト層Ｇ1-1 によって、第１ＦＥＴＴr1のゲート電極Ｇ1 に接続してある。
【０１１４】
読み出し用ＭＯＳＦＥＴである第１のＮチャネル形ＭＯＳＦＥＴＴr1のアクティブ領域Ｅ1 に形成されているコンタクト層Ｖs1-1, Ｖd1-1のうち、Ｖs1-1は第１主電極であるソース電極Ｖs1に、およびＶd1-1は第２主電極であるドレイン電極Ｖd1に接続されている。また、ストレージ対向電極Ｓt2は、例えばポリシリコンで形成されたコンタクト層Ｖcp-1を介して、端子Ｖcpに接続されている。このコンタクト層Ｖcp-1は第２中間絶縁層Ｊ3 およびフィールド酸化膜Ｈを貫通してフィールド酸化膜の上面にまで形成されている。
【０１１５】
上述した構成を用いることにより、キャパシタＣの第１および第３の形態例で示したキャパシタ寄生抵抗測定回路を半導体基板上にキャパシタのストレージ対向電極Ｓt2と共に形成することが可能となる。さらに、ホールドタイムをスタックドキャパシタの誘電体膜Ｎにおけるリーク電流と関連づけて評価することが可能となる。
【０１１６】
図８（Ａ）, （Ｂ）, （Ｃ）は、第１キャパシタＣ1 をスタックドキャパシタとした場合の測定回路の製造工程を示す図で、各図は主要工程段階で得られた構造体の断面切り口を示している。以下に、図８を用いてその製造工程について簡単に述べる。
【０１１７】
先ず、図８（Ａ）に示すように、半導体基板Ｂ上、ここではシリコン基板上に素子分離領域となるシャロートレンチ分離領域（ＳＴＩ）Ｓ1-1,Ｓ1-2,Ｓ2-2 を形成する。ここで、分離領域ＳＴＩの形成深さは、通常の３００ｎｍ程度とする。
【０１１８】
次に、ゲート酸化膜Ｍ1,Ｍ2 を熱酸化により形成する（図８（Ｂ））。この膜厚は、デバイスのサイズにもよるが、通常６４ＭｂＤＲＡＭレベルのデバイスでは８〜１０ｎｍ程度である。ついで、ゲート酸化膜Ｍ1,Ｍ2 上にゲート電極Ｇ1,Ｇ2 となるポリシリコンを形成し、フォトリソグラフィを用いて所定の形状に加工をする。次に、第１のＮチャネル形ＭＯＳＦＥＴＴr1，第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース電極領域およびドレイン電極領域となる拡散層Ｅs,Ｅd を、イオン注入法によりイオン注入後、所定の温度で所定の時間アニール処理を施すことにより形成する（図８（Ｂ））。この時のイオン種は、Ｐ型基板を用いる場合、Ｎ型の導電層を形成するためにＡｓ或いはＰを用いる。
【０１１９】
次に、中間絶縁層Ｊ2 をＣＶＤ法により形成する。この中間絶縁層Ｊ2 にコンタクトホールを形成してから、コンタクトホールにポリシリコンを埋め込んでコンタクト層Ｇ1-1 およびＥ2-1 をそれぞれ形成する。その後、ポリシリコンを用いて測定部ストレージ電極Ｓt1を形成し、所定の形状にフォトリソグラフィを用い加工を行う。その後、誘電体膜Ｎを形成し、ストレージ対向電極Ｓt2となるポリシリコンを形成し所定の形状に加工を行う。
【０１２０】
次に、第２中間絶縁層Ｊ3 をＣＶＤ法により中間絶縁層Ｊ2 上に形成し、両絶縁層Ｊ3 およびＪ2 を貫通しかつドレイン電極領域Ｅd に達するコンタクトホールを設け、このホールにポリシリコンを埋め込んでコンタクト層Ｖd2-1を形成する。その後、配線層Ｖd2を第２中間絶縁層Ｊ3 上にポリシリコン若しくは低抵抗配線金属（例えばアルミニウム）により形成する。その後、配線層Ｖd2をフォトリソグラフィにより形成し、さらに、第２中間絶縁層Ｊ3 上に配線層Ｖd2を覆うフィールド酸化膜Ｈを設けることにより、図７に示すような完成した最終形状を得ることが出来る。
【０１２１】
このようにすれば、この発明のキャパシタ寄生抵抗測定回路を、従来技術のみで基板上に実装化することができる。
【０１２２】
＜第２の実施の形態＞
（スタックドキャパシタの誘電体膜の寄生抵抗を測定する方法について）
以下、キャパシタＣを第２キャパシタＣ2 （ジャンクションキャパシタ）としたキャパシタ寄生抵抗測定回路と、キャパシタＣをジャンクションキャパシタＣ2 とスタックドキャパシタＣ1 としたキャパシタ寄生抵抗測定回路を用いて、スタックドキャパシタの誘電体膜の寄生抵抗を測定する方法について説明する。
【０１２３】
この実施の形態で用いる回路は、図６〜図８を参照して説明したスタックドキャパシタを用いたキャパシタ寄生抵抗測定回路であって、既に説明した通り、第１の電流制御素子および第２の電流制御素子は、それぞれ第１のＮチャネル形ＭＯＳＦＥＴおよび第２のＮチャネル形ＭＯＳＦＥＴであり、さらに第１主電極領域はソース電極領域、第２主電極領域はドレイン電極領域である。この場合、図６および図７に示すように、第２ＦＥＴ を通電状態にするために第２ＦＥＴ のゲート電極Ｇ2 に所定の電圧、ここでは３．６Ｖを印加しキャパシタを帯電させる。次に第２ＦＥＴのゲート電極Ｇ2 を無通電状態にするために第２ＦＥＴのゲート電極Ｇ2 への電圧印加を解除する（０Ｖ）。次に、この電圧印加を停止した時点から、帯電させたキャパシタの電位降下に比例して変化する、第１ＦＥＴを流れる電流Ｉd(t)を測定する。この電流測定値と、測定時間ｔとから、上述した条件式（８）を用いてスタックドキャパシタの寄生抵抗Ｒ1 （＝（ＲN ・ＲJ ）／（ＲN ＋ＲJ ））を求める（第１の処理）。但し、ＲN はスタックドキャパシタのストレージ間の誘電体膜の寄生抵抗（第１キャパシタ）、ＲJ は接合領域（ジャンクションキャパシタ）の寄生抵抗（第２キャパシタ）とする。
【０１２４】
次に、第１の処理とは別に、図５を参照して説明した構成例のキャパシタ寄生抵抗測定回路を用意する。この回路の第１の電流制御素子および第２の電流制御素子が、それぞれ第１のＮチャネル形ＭＯＳＦＥＴおよび第２のＮチャネル形ＭＯＳＦＥＴであって、第１主電極領域がソース電極領域、第２主電極領域がドレイン電極領域であるとする。この回路の第２ＦＥＴは、第１の処理で用いた第２ＦＥＴのソース電極領域Ｅs と同一の構成のソース電極領域Ｅs2を、ジャンクションキャパシタとして用いている（図５，図６，図７参照）。
【０１２５】
先ず、第２ＦＥＴを通電状態にするために、第２ＦＥＴのゲート電極Ｖg2に所定の電圧、ここでは３．６Ｖを印加しキャパシタを帯電させる。次に、第２ＦＥＴのゲート電極Ｖg2を無通電状態にするために第２ＦＥＴのゲート電極Ｖg2への電圧印加を解除する（０Ｖ）。次に、電圧印加を停止した時点から、キャパシタの電位降下に比例して変化する、第１ＦＥＴを流れる電流を測定して、前述と同様にして、条件式（８）からキャパシタの接合領域の寄生抵抗ＲJ を求める（第２の処理）。
【０１２６】
次に、第１の処理より求まったスタックドキャパシタの寄生抵抗Ｒ1 と第２の処理より求まったキャパシタの接合領域の寄生抵抗ＲJ とに基づいてスタックドキャパシタのストレージ間の誘電体膜の寄生抵抗ＲN を求める（第３の処理）。
【０１２７】
ここで、誘電体膜の寄生抵抗ＲN の求め方について以下に詳しく説明する。
【０１２８】
スタックドキャパシタの寄生抵抗Ｒ1 は、条件式（９）より、
Ｒ1 ＝（ＲN ・ＲJ ）／（ＲN ＋ＲJ ）・・・（１１）
である。ＲN について整理すると、
ＲN ＝（ＲJ ・Ｒ1 ）／（ＲJ −Ｒ1 ）・・・（１２）
この条件式（１２）に、第１の処理より求まったスタックドキャパシタの寄生抵抗Ｒ1 と、第２の処理より求まったキャパシタの接合領域の寄生抵抗ＲJ を代入するとスタックドキャパシタのストレージ間の誘電体膜の寄生抵抗ＲN が求まる。
【０１２９】
ただし、第１の処理と第２の処理は、同時に行っても、あるいは、どちらを先に行っても良い。
【０１３０】
このように構成すれば、キャパシタがスタックドキャパシタである場合、その誘電体膜Ｎの寄生抵抗ＲN および接合領域の寄生抵抗ＲJ を、それぞれ求めることができる。
【０１３１】
＜第３の実施の形態＞
図９にこの発明の第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路の回路図を示す。この回路の構成は、図９に示すように、第１の実施の形態に示したキャパシタ寄生抵抗測定回路を少なくとも２つ、ここでは４つ備えている。そして、この少なくとも２つの第１の電流制御素子、ここでは４つの第１のＮチャネル形ＭＯＳＦＥＴ（以下、第１ＦＥＴという）（Ｔr1-1, Ｔr1-2, Ｔr1-3，Ｔr1-4）の全ての第１主電極、例えばソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs14 ）は、互いに接続してある。また、この少なくとも２つの第１電流制御素子、例えば、この構成では４つの第１のＮチャネル形ＭＯＳＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3，Ｔr1-4）の全ての第２主電極、ここではドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）は、互いに接続してある。一方、少なくとも２つの第２の電流制御素子、例えば、この構成例では４つの第２のＮチャネル形ＭＯＳＦＥＴ（以下、第２ＦＥＴという）（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の全ての第２主電極、例えばドレイン電極（Ｖd21,Ｖd22,Ｖd23,Ｖd24 ）は、互いに接続してある。また、この４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の全ての制御電極、例えばゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）は、互いに接続してある。
【０１３２】
すなわち、この回路の構成は、キャパシタＣをジャンクションキャパシタ（第２キャパシタＣ2 ）とした場合のキャパシタ寄生抵抗測定回路（図５の構成例）４つ分をひとまとめにし、各端子を共通化している。
【０１３３】
また、４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs14 ）が第１主電極（Ｖs1-a, Ｖs1-b）に接続されている。また、４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）が第２主電極Ｖd1に接続されている。さらにまた、４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）は、電極Ｖg2に全て接続されている。
【０１３４】
なお、この回路における各キャパシタＣ2 は、図面の煩雑化を避けるため、ここでは第１キャパシタと第２キャパシタを合成したものをそれぞれ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）の記号で示している。同様に、寄生抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）は、第１キャパシタの寄生抵抗と第２キャパシタの寄生抵抗を合成したものをそれぞれ示している。
【０１３５】
具体的には、図９に示すように、互いに接続された４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の全てのソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs14 ）をグランドに接続してある。および互いに接続された４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の全てのドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）に第１の電源電圧Ｖ1 を印加してある。および互いに接続された４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の全てのドレイン電極（Ｖd21,Ｖd22,Ｖd23,Ｖd24 ）に第１の電源電圧Ｖ1 を印加してある。また、互いに接続された４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）に４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のしきい値電圧のほぼ２倍の電圧をオンオフ（ＯＮ, ＯＦＦ）を可能に印加してある。
【０１３６】
次に、この構成例の動作について説明する。
【０１３７】
先ず、共通のドレイン電極Ｖd1、すなわち、各ドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）に第１の電源電圧Ｖ1 、ここでは２．０Ｖを加える。次に、共通のゲート電極Ｖg2、すなわち、各ゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）には、第１の電源電圧Ｖ1 （２．０Ｖ）に第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のしきい値電圧Ｖth、ここでは０．８Ｖの２倍の電圧２Ｖth、つまり１．６Ｖを加えた第２の電源電圧Ｖ2 、すなわち３．６Ｖを印加する。これにより、キャパシタＣ12, Ｃ22, Ｃ32, Ｃ42及び第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｖg11,Ｖg12,Ｖg13,Ｖg14 ）には、第１の電源電圧Ｖ1 とほぼ同じ電圧２．０Ｖが印加される。よって、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）は、それぞれオン（ＯＮ）状態（通電状態）となる。この時、それぞれの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の共通のソース電極(Ｖs11,Ｖs12,Ｖs13,Ｖs14）はグランドに接続されている。すると、共通のドレイン電極Ｖd1に第１の電源電圧Ｖ1 （２．０Ｖ）が印加されているため、一定の電流が第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）にそれぞれ流れる。
【０１３８】
次に第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の共通のゲート電極Ｖg2の電圧を０Ｖとする。これにより第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）は、それぞれオフ（ＯＦＦ）状態（無通電状態）となる。しかし、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の共通のゲート電極（Ｖg11,Ｖg12,Ｖg13,Ｖg14 ）のそれぞれの電圧、ここでは２．０Ｖ、およびキャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）に蓄えられた電荷により、それぞれの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｖg11,Ｖg12,Ｖg13,Ｖg14 ）の電圧は高いままで保持される。その後、時間の経過と共にキャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）のそれぞれの寄生抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）を介して蓄えられていた電荷がキャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）のそれぞれの第２端子（Ｖbb1,Ｖbb2,Ｖbb3,Ｖbb4 ）へとリークするため、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電圧は徐々に小さくなっていく。これにより、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）を流れる電流（Ｉ1,Ｉ2,Ｉ3,Ｉ4 ）も徐々に減少していく。
【０１３９】
この時の電流減少過程を各ＦＥＴ（Ｔr1-1，Ｔr1-2，Ｔr1-3，Ｔr1-4）のソースとグランド間に設けた適当な電流計で測定して各時間で記録し、その測定時間ｔと測定電流値を用いて、キャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）の寄生抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）の大きさを知ることが出来、よって、ホールドタイムの見積を行うことができる。
【０１４０】
上述した第３の実施の形態のキャパシタ寄生抵抗測定回路を用いることにより、第１の実施の形態の効果に加え、測定端子を増やすことなく一度に多数のキャパシタ寄生抵抗を比較評価することが可能となる。
【０１４１】
尚、この実施の形態では、４つのＮチャネル形ＭＯＳＦＥＴについての例を説明したが、４つに限らず幾つでも可能である。また、この回路を１つのブロックとして、更に多くのＮチャネル形ＭＯＳＦＥＴによって構成することができる。
【０１４２】
また、上述したようにグランド、第１の電源電圧Ｖ1 、および第２の電源電圧Ｖ2 に接続すれば、実際のＤＲＡＭに近いスタックドキャパシタを作成することができる。よって、より実際のＤＲＡＭに近いキャパシタの寄生抵抗を測定できる。
【０１４３】
（半導体基板上に実装する例について）
次に、上述した第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路を半導体基板上に実際に実装する場合について、図１０を用いて説明する。
【０１４４】
図１０は、第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路を半導体基板上に実装する場合を示す平面図である。図１０に示すように、このキャパシタ寄生抵抗測定回路は、４つの読み出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）と、４つの書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）とから構成されている。
【０１４５】
ここで用いる８つのＮチャネル形ＭＯＳＦＥＴは、アクティブ領域の一部にゲート酸化膜を介しゲート領域（Ｇ11, Ｇ12, Ｇ13, Ｇ14, Ｖg2-a，Ｖg2-b）が形成されている。読み出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート領域（Ｇ11, Ｇ12, Ｇ13, Ｇ14）を挟むアクティブ領域にポリシリコンで形成したコンタクト層（Ｅ11-1, Ｅa-1 ，Ｅ12-1, Ｅ13-1, Ｅb-1,Ｅ14-1）が形成されている。その中で、ポリシリコンで形成したコンタクト層Ｅa-1 は、読み出し用の第１ＦＥＴＴr1-1およびＴr1-2との間に形成されている。同様にポリシリコンで形成したコンタクト層Ｅb-1 は、読み出し用の第１ＦＥＴＴr1-3およびＴr1-4との間に形成されている。また、書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のアクティブ領域は、この回路の中心部にＨ字状に形成されている図１０における符号ＡＣの領域であって、４つのＭＯＳＦＥＴで兼用されている。書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）におけるポリシリコンで形成したコンタクト層（ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4, ＡＣ-5, ＡＣ-6, ＡＣ-7）は、ゲート領域（Ｖg2-a，Ｖg2-b）を挟むように、Ｈ字状アクティブ領域の端部および中央部にそれぞれ形成されている。
【０１４６】
また、読み出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のアクティブ領域に形成されている外側のポリシリコンで形成したコンタクト層（Ｅ11-1, Ｅ12-1, Ｅ13-1, Ｅ14-1）は、第１主電極（Ｖs1-a, Ｖs1-b）に接続されている。また、この内側のポリシリコンで形成したコンタクト層（Ｅa-1,Ｅb-1 ）は十字状端子Ｖd1-xに接続されている。
【０１４７】
また、読み出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｇ11, Ｇ12, Ｇ13, Ｇ14）に形成されているポリシリコンで形成したコンタクト層（Ｇ11-1, Ｇ12-1, Ｇ13-1, Ｇ14-1）は、配線層（Ｆ11, Ｆ12, Ｆ13, Ｆ14）を用い、書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のアクティブ領域に形成されているポリシリコンで形成したコンタクト層（ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4）に接続されている。
【０１４８】
また、書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の片側のアクティブ領域は、共通になっており、ここに形成されているポリシリコンで形成したコンタクト層（ＡＣ-5, ＡＣ-6, ＡＣ-7）は、十字状端子Ｖd1-xに接続されている。ゲート領域（Ｖg2-a, Ｖg2-b）は、端部にて図示しないポリシリコンで形成したコンタクト層を形成し、共通のゲート電極Ｖg2に接続されている。よって、ゲート領域（Ｖg2-a, Ｖg2-b）は、これら４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）に共通の配線となっている。
【０１４９】
以上、説明したように、この発明を用いることにより、第３の実施の形態に示した回路を半導体基板上に実装することが可能となる。
【０１５０】
さらに、ホールドタイムの評価をスタックドキャパシタと切り離して評価することが可能となることに加え、複数のブロックを同時に評価することが可能となる。
【０１５１】
【発明の効果】
上述した説明から明らかなように、この発明によれば、第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子の制御電極をキャパシタの一方の端子に電気的に接続してあるので、キャパシタからの電流のリークに伴うキャパシタの帯電電圧の降下を、第１の電流制御素子のソース電極とドレイン電極間の電流変化に変換することができる。よって、ＤＲＡＭのメモリセルにＭＯＳＦＥＴを１つ追加するだけで、極めて簡単で安価な小型のキャパシタ寄生抵抗測定回路を作ることができる。
【０１５２】
また、スタックドキャパシタからなるキャパシタ寄生抵抗測定回路と、キャパシタがこの回路と同じ接合容量のみからなるキャパシタ寄生抵抗測定回路を用いることによって、スタックドキャパシタの誘電体の寄生抵抗および接合容量の寄生抵抗をそれぞれ求めることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路を示した回路図である。
【図２】 この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路を半導体基板上に実装した場合の構成例を示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】（Ａ）, （Ｂ）, （Ｃ）は、図２および図３で示した構成例で実際に基板上に実装するための製造工程について示した説明図である。
【図５】 この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路を示す平面図である。
【図６】 この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路を示す平面図である。
【図７】図６のＡ−Ａ断面図である。
【図８】 （Ａ）, （Ｂ）, （Ｃ）は、この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路の製造工程を示す図である。
【図９】 この発明の第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路を示す回路図である。
【図１０】 この発明の第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路を半導体基板上に実装した場合を示す平面図である。
【図１１】ＤＲＡＭのメモリセルの等価回路を示した図である。
【符号の説明】
１０：測定部
２０：ＤＲＡＭのメモリセル
Ｔr ：Ｎチャネル形電界効果トランジスタ
Ｖs ：ソース電極
Ｖd ：ドレイン電極
Ｖg ：ゲート電極
Ｃ：キャパシタ
Ｒ：キャパシタの寄生抵抗
ＷＬ：ワード線
ＢＬ ビット線
Ｖb ：キャパシタの第１端子
Ｖbb：キャパシタの第２端子
Ｔr1：第１のＮチャンネル形ＭＯＳＦＥＴ（電流制御素子）
Ｔr2：第２のＮチャンネル形ＭＯＳＦＥＴ（電流制御素子）
Ｖs1, Ｖs2：第１主電極（ソース電極）
Ｖd1, Ｖd2：第２主電極（ドレイン電極）
Ｖg1, Ｖg2：制御電極（ゲート電極）
Ｃ1 ：第１キャパシタ
Ｃ2 ：第２キャパシタ
Ｖb-1 ：第１キャパシタの第１端子
Ｖb-2 ：第２キャパシタの第１端子
Ｖbb-1：第１キャパシタの第２端子
Ｖbb-2：第２キャパシタの第２端子
Ｖ1 ：第１の電源電圧
Ｖ2 ：第２の電源電圧
Ｒ1 ：第１キャパシタの寄生抵抗
Ｒ2 ：第２キャパシタの寄生抵抗
Ｉd(t)：ある時間ｔにＴr1を流れる電流
Ｅ1,Ｅ2 ：アクティブ領域
ＪＣ：測定部アクティブ領域
Ｈ：フィールド酸化膜
Ｖs1-1，Ｖd1-1，Ｆ1-1，Ｆ1-2，Ｆ2-1，Ｆ2-2，Ｖg2-1，Ｖd2-1：ポリシリコンで形成したコンタクト層
Ｂ：基板
Ｓ1-1，Ｓ1-2，Ｓ2-1，Ｓ2-2 ：シャロートレンチ分離
Ｆ,Ｆ1,Ｆ2,Ｖd2：配線層
Ｍ1,Ｍ2 ：ゲート酸化膜
Ｓ2 ：第１主電極領域（ソース電極領域）
Ｄ2 ：第２主電極領域（ドレイン電極領域）
Ｊr ：レジスト層
Ｊ1 ：中間絶縁層
Ｊ2 ：中間絶縁層
Ｊ3 ：第２中間絶縁層
Ｅs1, Ｅs2：第１主電極領域（ソース電極領域）
Ｅd1, Ｅd2：第２主電極領域（ドレイン電極領域）
Ｇ1,Ｇ2 ：制御電極（ゲート電極）
Ｇ1-1,Ｅ2-1、Ｖcp-1 ：ポリシリコンで形成したコンタクト層
Ｓt1：測定部ストレージ電極
Ｓt2：ストレージ対向電極
Ｖcp：端子
Ｅs ：ソース電極領域
Ｅd ：ドレイン電極領域
Ｎ：誘電体膜
Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4：第１の電流制御素子
Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4：第２の電流制御素子
Ｖs1-a, Ｖs1-b：第１主電極
Ｖs11，Ｖs12，Ｖs13，Ｖs14，Ｖs21，Ｖs22，Ｖs23，Ｖs24 ：第１主電極（ソース電極）
Ｖd11，Ｖd12，Ｖd13，Ｖd14，Ｖd21，Ｖd22，Ｖd23，Ｖd24 ：第２主電極（ドレイン電極）
Ｖg11，Ｖg12，Ｖg13，Ｖg14，Ｖg21，Ｖg22，Ｖg23，Ｖg24 ：制御電極（ゲート電極）
Ｃ12, Ｃ22, Ｃ32, Ｃ42：キャパシタ
Ｒ12, Ｒ22, Ｒ32, Ｒ42：寄生抵抗
Ｖbb1,Ｖbb2,Ｖbb3,Ｖbb4 ：キャパシタの第２端子
Ｉ1,Ｉ2,Ｉ3,Ｉ4 ：電流
Ｅ11-1, Ｅa-1 ，Ｅ12-1, Ｅ13-1, Ｅb-1,Ｅ14-1：ポリシリコンで形成したコンタクト層
Ｇ11, Ｇ12, Ｇ13, Ｇ14, Ｖg2-a，Ｖg2-b：ゲート領域
ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4, ＡＣ-5, ＡＣ-6, ＡＣ-7：ポリシリコンで形成したコンタクト層
Ｇ11-1, Ｇ12-1, Ｇ13-1, Ｇ14-1：ポリシリコンで形成したコンタクト層
Ｖd1-x：十字状端子
ＡＣ：アクティブ領域
Ｆ11, Ｆ12, Ｆ13, Ｆ14：配線層
【発明の属する技術分野】
この発明は、半導体装置、特にＤＲＡＭにおける評価に関して、特にキャパシタ寄生抵抗の測定方法、およびその評価方法に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭのホールドタイムあるいはリテンションタイムの評価は、次のように行っていた。
【０００３】
実際のデバイスをまず作成する。次に、各ビットに対し書き込みと読み出しを行う。この時、その書き込みから読み出しまでの時間を徐々に長くしていく。そして、読み出しが初めて出来なくなるまでの時間をホールドタイムとみなす。このようにして、ＤＲＡＭのホールドタイムについて、各ビット毎に評価を行う。
【０００４】
ホールドタイムを決定している要因については、一般に次のように理解されている。この点につき、以下、図１１を用いて、簡単に説明する。
【０００５】
図１１は、ＤＲＡＭのメモリセルの等価回路を示した図である。
【０００６】
現在、主にＤＲＡＭに使われているセルは、図１１に示したように１つのＮチャネルＭＯＳ形電界効果トランジスタ（以下、Ｎチャネル形ＭＯＳＦＥＴという）Ｔr と１つのキャパシタＣとから成る１Ｔr １Ｃ型で構成されている。図１１における抵抗Ｒは、キャパシタＣの寄生抵抗である。
【０００７】
なお、ここで技術用語として使用している記号Ｃは、キャパシタ自体を示すと同時にキャパシタの容量を示す。
【０００８】
キャパシタＣの一方の端子、すなわち第１端子Ｖb は、Ｎチャネル形ＭＯＳＦＥＴＴr のソース電極Ｖs に電気的に接続されている。キャパシタＣの他方の端子、すなわち第２端子Ｖbbは、通常、グランドに接続されているか、あるいは所定の基準電圧が印加されている。Ｎチャネル形ＭＯＳＦＥＴＴr のゲート電極Ｖg は、ワード線ＷＬに接続されている。また、ドレイン電極Ｖd は、ビット線ＢＬに接続されている。
【０００９】
ＤＲＡＭの基本的な動作は、ビット線ＢＬに電圧を加え、同時にワード線ＷＬに電圧を加えることによりキャパシタＣに電荷を注入し情報を書き込む。更に、ワード線ＷＬに加えていた電圧を落とすことによりＮチャネル形ＭＯＳＦＥＴＴr をオフ（ＯＦＦ）状態とし、キャパシタＣに情報としての電荷が蓄えられる。
【００１０】
しかし、実際のＤＲＡＭでは、キャパシタＣにおける漏れ電流が発生することにより電荷が時間と共に失われていく。この漏れ電流（リーク電流）は寄生抵抗Ｒを経て流れる。ＤＲＡＭのホールドタイムは、この漏れ電流によりキャパシタＣからある一定量の電荷が失われ、情報が無くなるまでの時間である。
【００１１】
ホールドタイムを長くすることは、ＤＲＡＭの低消費電力化および高集積化を行う上で非常に重要となることから、ＤＲＡＭに関しての各種の改良方法について提案がされている。
【００１２】
【発明が解決しようとする課題】
既に説明したように、ホールドタイムを評価する場合、実際にＤＲＡＭデバイスに対して情報の書き込みと読み出しとを繰り返し行って、デバイスの読み出し不能になるまでの時間を測定する方法が取られている。
【００１３】
しかし、この方法では、実際のデバイスを作成する必要がある。しかも、設計に時間がかかる上、デバイス作製にも長時間を必要とする。その為、ホールドタイムの改良を施した場合、その評価を短時間で実施することは総合的に考えてかなり難しい。さらに、ホールドタイムの測定に高価なテスターが必要となる。
【００１４】
また、スタックドキャパシタ構造のＤＲＡＭの場合、キャパシタが接続されるＮチャネル形ＭＯＳＦＥＴのソース領域の改良を図ってホールドタイムを長くすることも行われている。しかし、このホールドタイムを評価するためには、このソース領域とは無関係なキャパシタ部も作成する必要がある。このため、ソース領域だけに改良を加えることができない。
【００１５】
また、Ｎチャネル形ＭＯＳＦＥＴに測定用の接合領域のみを形成し、この接合領域を用いて漏れ電流を測定する方法もある。しかし、この方法ではスタティックな漏れ電流しか測定ができないため、実際のホールドタイムのような蓄積電荷量の時間依存関係については測定することができない。従って、高集積で、低消費電力のＤＲＡＭを開発するために多くの時間を要する点が大きな障害となっていた。なお、ホールドタイムは、キャパシタの寄生抵抗の大きさに比例して長くなる。よって、キャパシタの寄生抵抗を測定することによって、ホールドタイムを評価することができる。
【００１６】
そこで、ＤＲＡＭにおけるキャパシタの寄生抵抗を、早く、しかも簡単かつ安価に測定することのできる回路と、測定方法の出現が望まれていた。
【００１７】
また、ＤＲＡＭのホールドタイムの評価を簡単に測定できる手法の出現が望まれていた。
【００１８】
【課題を解決するための手段】
この目的の達成を図るため、この発明のキャパシタの寄生抵抗測定方法は、第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、および第１の電流制御素子の制御電極に第２の電流制御素子の第１主電極とキャパシタの一方の端子とを電気的に接続してあり、
第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とした構成のキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗（以下、Ｒという）を測定するにあたって、
キャパシタ寄生抵抗測定回路として第１および第２測定回路を用意し、
第１測定回路のキャパシタを、基板と基板に設けられた、第２の電流制御素子の第１主電極用の第１主電極領域との間に接合容量を形成するジャンクションキャパシタとし、
第２測定回路のキャパシタを、ジャンクションキャパシタと基板の上側に個別に設けられたスタックドキャパシタとを総合した総合キャパシタとし、
第１および第２測定回路のそれぞれについて測定時間ｔと電流Ｉ d(t) の関係を測定し、これらｔとＩ d(t) の値および以下の条件式から、それぞれの測定回路における寄生抵抗ＲをＲ J およびＲ T としてそれぞれ求め、得られた寄生抵抗Ｒ J およびＲ T に基づいて総合キャパシタのスタックドキャパシタについての寄生抵抗Ｒ S を求めることが可能である。
Ｒ＝−ｔ／ [ Ｃ 0 ・ｌｎ｛〔√（Ｉ d(t) ／Ａ）−Ｖ th 〕／Ｖ D ｝ ]
但し、Ｃ 0 はキャパシタの容量、Ｉ d(t) はある測定時間ｔにおける第１のＮチャネル形ＭＯＳＦＥＴを流れる電流、Ａは第１のＭＯＳＦＥＴに固有の定数、Ｖ th は第１のＮチャネル形ＭＯＳＦＥＴのしきい値電圧、およびＶ D は測定時間ｔ＝０における第１のＮチャネル形ＭＯＳＦＥＴのゲート電極の電圧とする。
このように構成すれば、寄生抵抗Ｒのパラメータが、測定時間ｔと第１のＮチャネル形ＭＯＳＦＥＴを流れる電流Ｉ d(t) であるので、ある測定時間ｔにおける第１のＮチャネル形ＭＯＳＦＥＴを流れる電流Ｉ d(t) が分かれば、容易に寄生抵抗Ｒを算出することができる。また、第１および第２測定回路のそれぞれのＤＲＡＭのメモリセルを構成する部分を同一の構成として作成しておけば、第１測定回路に含まれるジャンクションキャパシタの寄生抵抗Ｒ J は、第２測定回路に含まれるジャンクションキャパシタの寄生抵抗と同じ値となる。このため、第２測定回路に属するキャパシタの寄生抵抗Ｒ T を測定により求めれば、Ｒ T とＲ J とからスタックドキャパシタの寄生抵抗Ｒ S を求めることができる。また、キャパシタがスタックドキャパシタである場合、当該キャパシタ、特にキャパシタを構成する誘電体膜の寄生抵抗および接合領域の寄生抵抗を、それぞれ求めることができる。
また、この発明の測定方法の好適実施例によれば、このキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗を測定するにあたり、
第２のＮチャネル形ＭＯＳＦＥＴを通電状態にするために第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に所定の電圧を印加してキャパシタを帯電させる第１の処理と、第２のＮチャネル形ＭＯＳＦＥＴのゲート電極を無通電状態にするために第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に印加した電圧を解消する第２の処理と、第１の処理で帯電させたキャパシタの電位降下に比例して変化する、第１のＮチャネル形ＭＯＳＦＥＴを流れる電流を、第２の処理の終了時点から測定して上述の条件式からキャパシタの寄生抵抗Ｒを求める第３の処理とを含むことが望ましい。
このように構成すれば、キャパシタに帯電させた電荷がリークしていく状態を第１の電流制御素子の第１および第２主電極間を流れる電流の変化として測定することができ、その測定は、従来周知の技術を用いて、すなわち、例えば第１主電極をグランド間に電流計を設けるか電圧計を設けて、行うことができる。
【００１９】
また、この発明のキャパシタ寄生抵抗評価方法の実施にあたり、好ましくは、第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、第２の電流制御素子およびキャパシタはＤＲＡＭのメモリセルを構成し、および第１の電流制御素子の制御電極に第２の電流制御素子の第１主電極とキャパシタの一方の端子とを電気的に接続してあり、第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とした構成のキャパシタ寄生抵抗測定回路を２組以上用意し、これらキャパシタ寄生抵抗測定回路に対して、上述の条件式を用いて寄生抵抗Ｒを算出して、異なるキャパシタ寄生抵抗測定回路のそれぞれに含まれているキャパシタの寄生抵抗をそれぞれ測定し、測定された寄生抵抗のうち最も寄生抵抗の値が大きいキャパシタが所属するキャパシタ寄生抵抗測定回路の当該キャパシタの製造方法を最良と判断することが望ましい。
このように構成すれば、上述した測定回路と測定方法を用いて、ホールドタイムを寄生抵抗の大小として測定してホールドタイムの評価を行い、その評価結果に基づいて、幾つかある製造方法の中から最良の製造方法を特定することができる。
また、この発明の評価方法の好適実施例によれば、このキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗を評価するにあたり、
第２のＮチャネル形ＭＯＳＦＥＴを通電状態にするために第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に所定の電圧を印加してキャパシタを帯電させる第１の処理と、第２のＮチャネル形ＭＯＳＦＥＴのゲート電極を無通電状態にするために第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に印加した電圧を解消する第２の処理と、第１の処理で帯電させたキャパシタの電位降下に比例して変化する、第１のＮチャネル形ＭＯＳＦＥＴを流れる電流を、第２の処理の終了時点から測定して上述の条件式からキャパシタの寄生抵抗Ｒを求める第３の処理とを含むことが望ましい。
このように構成すれば、キャパシタに帯電させた電荷がリークしていく状態を第１の電流制御素子の第１および第２主電極間を流れる電流の変化として測定することができ、その測定は、従来周知の技術を用いて、すなわち、例えば第１主電極をグランド間に電流計を設けるか電圧計を設けて、行うことができる。
また、この発明の好適実施例によれば、第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、第２の電流制御素子およびキャパシタはＤＲＡＭのメモリセルを構成し、および第１の電流制御素子の制御電極に第２の電流制御素子の第１主電極とキャパシタの一方の端子とを電気的に接続してあるキャパシタ寄生抵抗測定回路を２組以上用意し、
キャパシタからの電流のリークに伴うキャパシタの電荷量の変化により、第１の電流制御素子の第１主電極と第２主電極との間を流れる電流を変化させ、電流特性を測定して、電流の変化特性からキャパシタのリーク特性を測定することにより、異なるキャパシタ寄生抵抗測定回路のそれぞれに含まれているキャパシタの寄生抵抗をそれぞれ測定し、測定された寄生抵抗のうち最も寄生抵抗の値が大きいキャパシタが所属するキャパシタ寄生抵抗測定回路の当該キャパシタの製造方法を最良と判断するのが良い。
このように構成すれば、第１の電流制御素子の制御電極の電圧変化を第１主電極と第２主電極との間を流れる電流変化特性をキャパシタ寄生抵抗の測定に利用することができる。
また、この発明の実施にあたり、好ましくは、第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とすることが好ましい。
また、この発明の好適実施例では、スタックドキャパシタを用いたキャパシタ寄生抵抗 評価方法において、
キャパシタ寄生抵抗測定回路として第１および第２測定回路を用意し、
第１測定回路のキャパシタを、基板と基板に設けられた、第２の電流制御素子の第１主電極用の第１主電極領域との間に接合容量を形成するジャンクションキャパシタとし、
第２測定回路のキャパシタを、ジャンクションキャパシタと基板の上側に個別に設けられたスタックドキャパシタとを総合した総合キャパシタとし、
第１および第２測定回路のそれぞれについて測定時間ｔと電流Ｉ d(t) の関係を測定し、これらｔとＩ d(t) の値および上述の条件式から、それぞれの測定回路における寄生抵抗ＲをＲ J およびＲ T としてそれぞれ求め、得られた寄生抵抗Ｒ J およびＲ T に基づいて総合キャパシタのスタックドキャパシタについての寄生抵抗Ｒ S を求めることが可能である。
この場合には、第１および第２測定回路のそれぞれのＤＲＡＭのメモリセルを構成する部分を同一の構成として作成しておけば、第１測定回路に含まれるジャンクションキャパシタの寄生抵抗Ｒ J は、第２測定回路に含まれるジャンクションキャパシタの寄生抵抗と同じ値となる。このため、第２測定回路に属するキャパシタの寄生抵抗Ｒ T を測定により求めれば、Ｒ T とＲ J とからスタックドキャパシタの寄生抵抗Ｒ S を求めることができる。また、キャパシタがスタックドキャパシタである場合、当該キャパシタ、特にキャパシタを構成する誘電体膜の寄生抵抗および接合領域の寄生抵抗を、それぞれ求めることができる。
【００２０】
この発明の実施にあたり、好ましくは、キャパシタは互いに電気的に接続されている第１および第２キャパシタを備え、
第２キャパシタは、基板と基板に設けられた、第２の電流制御素子の第１主電極用の領域（以下、第１主電極領域という。）との間に接合容量を形成するジャンクションキャパシタとするのが良い。
【００２１】
このように構成すれば、見かけ上のキャパシタ以外に、第２の電流制御素子の第１主電極と基板との接合容量も測定対象に入れることができ、より正確にキャパシタの寄生抵抗の測定ができる。
【００２２】
また、この発明の好適実施例では、基板に個別に設けられたアクティブ領域を備え、
第１キャパシタは、基板とアクティブ領域との間に接合容量を形成するジャンクションキャパシタとするのが良い。
【００２３】
このように構成すれば、ジャンクションキャパシタのみからなるキャパシタを構成することができる。しかも、第１および第２キャパシタを構成する拡散層を形成するにあたって、イオン注入するためのイオン種を変えたり、イオン注入法における熱処理条件を変える等の改良を施すことができる。よって、様々な条件下でイオン注入後、所定の温度で所定の時間アニール処理することにより形成された拡散層のキャパシタ寄生抵抗を測定し比較すれば、キャパシタ寄生抵抗を最も大きくすることができる、イオン種の特定および拡散層形成に必要な熱処理条件等の特定が可能となる。
【００２４】
また、この発明の好適実施例では、第１キャパシタは、基板の上側に個別に設けられているスタックドキャパシタであるのが良い。
【００２５】
このように構成すれば、スタックドキャパシタの寄生抵抗を評価することができる。
【００２６】
また、この発明の実施にあたり、好ましくは、キャパシタは、基板と基板に設けられていて第２の電流制御素子の第１主電極用の領域（以下、第１主電極領域という。）との間に接合容量を形成するジャンクションキャパシタであるのが良い。
【００２７】
このように構成すれば、第２の電流制御素子の第１主電極を、ジャンクションキャパシタとして兼用することができるので、基板上に回路を実装する場合、実装スペースの節約になり、装置をより小型化することが可能となる。
【００２８】
また、この発明の実施にあたり、好ましくは、スタックドキャパシタの、第２キャパシタとは非接続側のセルプレートをグランドに接続してあるのが良い。
【００２９】
また、この発明の好適実施例では、第１の電流制御素子の第２主電極と第２の電流制御素子の第２主電極とを、第１電源電圧端子に接続してあり、および第２の電流制御素子の制御電極を第１電源電圧端子とは電圧が異なる第２電源電圧端子に接続してあり、および第１の電流制御素子の第１主電極をグランドに接続するのが良い。
【００３０】
また、この発明の実施にあたり、好ましくは、全ての第１の電流制御素子の第１主電極を互いに接続すると共に、それぞれの第２主電極を互いに接続し、および全ての第２の電流制御素子の第２主電極を互いに接続すると共に、それぞれの制御電極を互いに接続するのが良い。
【００３１】
このように構成すれば、一度に多数のキャパシタの寄生抵抗を測定して、それぞれの寄生抵抗を比較評価することが出来るので効率がよい。
【００３２】
また、この発明の好適実施例では、第１の電流制御素子の第１主電極をグランドに接続し、第１の電流制御素子の第２主電極と第２の電流制御素子の第２主電極とを第１電源電圧端子に接続し、および第２の電流制御素子の制御電極に、第２の電流制御素子のしきい値電圧の実質的に２倍の電圧を印加する端子に接続してあることが望ましい。
【００３３】
このように構成すれば、実際のＤＲＡＭに近いスタックドキャパシタを作成することができる。よって、より実際のＤＲＡＭに近いキャパシタの寄生抵抗を測定できる。
【００３４】
また、この発明の実施にあたり、好ましくは、第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とすれば、ゲート電極の電圧変化をソース電極およびドレイン電極間の電流変化に変換するＭＯＳＦＥＴの特性を確実に活用することができる。すなわち、キャパシタからの電流のリークに伴うキャパシタの帯電電圧の降下を、第１の電流制御素子のソース・ドレイン間の電流変化に確実に変換することができる。よって、ＤＲＡＭのメモリセルにＭＯＳＦＥＴを１つ追加するだけで、極めて簡単に小型のキャパシタ寄生抵抗測定回路を作ることができる。
【００４８】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態につき説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎないことを理解されたい。
【００４９】
＜第１の実施の形態＞
図１は、この発明で用いられるキャパシタ寄生抵抗測定回路を示す。
【００５０】
キャパシタ寄生抵抗測定回路は、図１に示すように、共通の基板に、測定部１０を構成する第１の電流制御素子Ｔr1と、ＤＲＡＭのメモリセル２０を構成する第２の電流制御素子Ｔr2およびキャパシタＣとを備えている。この第１の電流制御素子を、ここでは第１のＮチャネル形ＭＯＳＦＥＴＴr1とする。また、第２の電流制御素子を、ここでは第２のＮチャネル形ＭＯＳＦＥＴＴr2とする。
【００５１】
通常、ＤＲＡＭのメモリセルは、情報を電荷として蓄積するキャパシタを有していて、このキャパシタには３通りの形態がある。第１の形態は、キャパシタをジャンクションキャパシタで形成する場合であり、第２の形態では、キャパシタをジャンクションキャパシタとスタックドキャパシタとで形成する場合であり、更に第３の形態として、キャパシタを２つの個別のジャンクションキャパシタで形成する場合である。
【００５２】
図１に示す構成例では、キャパシタＣは、第２および第３の形態のキャパシタの場合を例示している。ここで、第２の形態のキャパシタＣの場合を例にして説明する。
【００５３】
ＤＲＡＭのメモリセル２０で電流がリークする領域は、スタックドキャパシタの２つのストレージ（電極層）間に介在する誘電体膜と、スタックドキャパシタと接続する第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース領域の２箇所であることが知られている。このスタックドキャパシタは、Ｎチャネル形ＭＯＳＦＥＴＴr2とは個別に基板上に設けられている。キャパシタＣは、その容量成分として、第２の電流制御素子、すなわち、第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース電極Ｖs2が有する接合容量である。以下、この接合容量をＣ2 と表し、この接合容量Ｃ2 を形成するキャパシタを第２キャパシタＣ2 （図１参照）とする。他方、スタックドキャパシタの容量をＣ1 とし、このキャパシタを第２キャパシタＣ2 を除く残りのキャパシタとして第１キャパシタＣ1 （図１参照）とする。また、キャパシタＣの寄生抵抗Ｒは、第１キャパシタの寄生抵抗ＲS であるＲ1 と第２キャパシタの寄生抵抗ＲJ であるＲ2 とを総合した寄生抵抗ＲT とする。これらの寄生抵抗Ｒ1 およびＲ2 は、対応する第１および第２コンデンサＣ1 およびＣ2 にそれぞれ並列に接続されていると考えられる。よって、キャパシタＣは、図１に示すような等価回路で示されるものと仮定する。
【００５４】
従って、この回路の構成は、読み出し用の第１のＮチャネル形ＭＯＳＦＥＴ、書き込み用の第２のＮチャネル形ＭＯＳＦＥＴ、キャパシタＣ1 ，Ｃ2 、およびキャパシタＣ1 ，Ｃ2 の寄生抵抗Ｒ1 ，Ｒ2 とから成っている。
【００５５】
ここで、第２のＮチャネル形ＭＯＳＦＥＴＴr2と、キャパシタＣ1 ，Ｃ2 と、寄生抵抗Ｒ1 ，Ｒ2 とから成る回路は、ＤＲＡＭのメモリセル２０の疑似回路を構成する。そこに測定部１０すなわちセンサー用の第１のＮチャネル形ＭＯＳＦＥＴＴr1を接続してある。
【００５６】
以下、この構成について図１を用いて詳しく説明する。
【００５７】
第１のＮチャネル形ＭＯＳＦＥＴＴr1は、第１主電極としてのソース電極Ｖs1と、第２主電極としてのドレイン電極Ｖd1と、制御電極としてのゲート電極Ｖg1とを備えている。同様に、第２のＮチャネル形ＭＯＳＦＥＴＴr2は、第１主電極としてのソース電極Ｖs2と、第２主電極としてのドレイン電極Ｖd2と、制御電極としてのゲート電極Ｖg2とを備えている。第１のＮチャネル形ＭＯＳＦＥＴ（以下、第１ＦＥＴと称することもある。）Ｔr1のゲート電極Ｖg1には、第２のＮチャネル形ＭＯＳＦＥＴ（以下、第２ＦＥＴと称することもある。）Ｔr2のソース電極Ｖs2と、第１キャパシタＣ1 の一方の端子、ここでは第１端子Ｖb-1 と、第２キャパシタＣ2 の一方の端子、ここでは第１端子Ｖb-2 とが電気的に接続されている。尚、通常、第１ＦＥＴＴr1のしきい値電圧はキャパシタＣ1 ，Ｃ2 の最高電位よりも低くなるように構成されている。そして、第１ＦＥＴＴr1のドレイン電極Ｖd1は、第２ＦＥＴＴr2のドレイン電極Ｖd2および第１の電源電圧Ｖ1 に接続され、第１ＦＥＴＴr1のソース電極Ｖs1は、グランドに接続され、第２ＦＥＴＴr2のゲート電極Ｖg2は、第２の電源電圧Ｖ2 に接続される。
【００５８】
また、第１キャパシタＣ1 のもう一方の端子である第２端子Ｖbb-1と、第２キャパシタＣ2 のもう一方の端子である第２端子Ｖbb-2は、グランドまたは基準電圧点にそれぞれ接続されている。
【００５９】
なお、この回路を用いてキャパシタの寄生抵抗を測定するには、次のようなプロセスによる。
【００６０】
先ず、第２ＦＥＴＴr2を導通させて、キャパシタＣに電荷を蓄積させる。次に、第２ＦＥＴＴr2を非導通にして、このキャパシタＣを放電させる。この放電すなわち電流のリークに伴いキャパシタＣの電荷量が変化する。この電荷量変化は、第１ＦＥＴＴr1のソース電極Ｖs1とドレイン電極Ｖd1との間を流れる電流に反映する。そこで、この電流特性を、例えば、ソース電極とグランドとの間に電流計を接続することにより測定して、この電流特性からキャパシタＣのリーク特性を測定する。
【００６１】
上述したキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗Ｒを測定するにあたって、後述する条件式（８）を用いてキャパシタの寄生抵抗Ｒを算出するができる。
【００６２】
以下、図１を用いて、キャパシタの寄生抵抗Ｒを求めるため、この測定回路に外部からテスト電圧を加えたときの具体的な動作につき説明する。
【００６３】
図１において、第２ＦＥＴＴr2のドレイン電極Ｖd2に、第１の電源電圧（第１テスト電圧）Ｖ1 として、ここでは２. ０Ｖを加える。また、第２ＦＥＴＴr2のゲート電極Ｖg2には、第２ＦＥＴＴr2のしきい値Ｖth（約０．８Ｖ）の２倍程度の電圧、すなわち１．６Ｖを第１の電源電圧Ｖ1 （２．０Ｖ）に加えた大きさの第２の電源電圧（第２テスト電圧）Ｖ2 、すなわち３．６Ｖを印加する。これによりキャパシタＣ1 およびＣ2 および第１ＦＥＴＴr1のゲート電極Ｖg1に、第１の電源電圧Ｖ1 とほぼ同じ電圧、ここでは２．０Ｖが加わり、そのため、キャパシタＣ1 およびＣ2 には、それに対応した電荷がそれぞれ蓄えられる（第１の処理）。
【００６４】
これにより、ゲート電極Ｖg1に電圧２．０Ｖを印加された第１ＦＥＴＴr1は、しきい値電圧Ｖth（０．８Ｖ）がキャパシタＣの最高電位よりも低いため、オン（ＯＮ）状態（通電又は導通状態）となる。このとき、第１ＦＥＴＴr1のソース電極Ｖs1をグランドに接続して、ドレイン電極Ｖd1に第１の電源電圧Ｖ1 として２．０Ｖを印加すると、一定の電流Ｉd(t)が第１ＦＥＴＴr1のドレイン電極Ｖd1からソース電極Ｖs1へ流れる。
【００６５】
次に、第２ＦＥＴＴr2のゲート電極Ｖg2の第２の電源電圧Ｖ2 を０Ｖとする（第２の処理）。
【００６６】
これにより第２ＦＥＴＴr2は、オフ（ＯＦＦ）状態（非通電又は非導通状態）となるが、第２ＦＥＴＴr2のゲート電極Ｖg2およびキャパシタＣ1 およびＣ2 に蓄えられた電荷により第２ＦＥＴＴr2のゲート電極Ｖg2の電圧は高いままで保持される。その後、時間の経過と共に、キャパシタＣ1 およびＣ2 の寄生抵抗Ｒ1 およびＲ2 を介して、それぞれのキャパシタに蓄えられていた電荷がキャパシタＣの第２端子Ｖbb-1およびＶbb-2を経てグランドへとそれぞれ流れるため、第１ＦＥＴＴr1のゲート電極Ｖg1の電圧は徐々に低くなっていく。これに応答して、第１ＦＥＴＴr1に流れる電流Ｉd(t)も徐々に減少していく。このときの電流減少過程を各時間で、すなわち連続的に或いは離散的に記録することにより、以下の条件式（８）からキャパシタＣの寄生抵抗Ｒの大きさを知ることができ（第３の処理）、ホールドタイムの見積りを行うことができる。
【００６７】
以下、キャパシタＣの寄生抵抗Ｒと電流Ｉd(t)と時間ｔとの条件式について説明する。
【００６８】
図１に示すように、第１ＦＥＴＴr1のドレイン電流をＩd(t)とすると、近似的に
Ｉd(t)＝（１／２）・μeff ・（Ｗ／Ｌ）・（εox／Ｔox）・（Ｖg(t)- Ｖth)2・・・（１）
と表される。
【００６９】
ここで、μeff は第１ＦＥＴＴr1の電子移動度、εoxは第１ＦＥＴＴr1のゲート酸化膜の誘電率、Ｗは第１ＦＥＴＴr1のゲート幅、Ｖg(t)は時間ｔにおける第１ＦＥＴＴr1のゲート電圧であってキャパシタＣと寄生抵抗Ｒとに依存する電圧、Ｌは第１ＦＥＴＴr1のゲート長、Ｖthは第１ＦＥＴＴr1のしきい値電圧、およびＴoxは第１ＦＥＴＴr1のゲート容量である。
【００７０】
ここで、
Ａ＝（１／２）・μeff ・（Ｗ／Ｌ）・（εox／Ｔox）・・・（２）
とすると、このＡは第１ＦＥＴＴr1に固有の定数となり、条件式（１）は、
Ｉd(t)＝Ａ・（Ｖg(t)- Ｖth)2・・・（３）
と表される。
【００７１】
一方、条件式（３）におけるＶg(t)は、ｔ＝０で、Ｖg(0)＝ＶD とすると、一般に知られている通り、
Ｖg(t)＝ＶD ・ｅｘｐ（−ｔ／τ）・・・（４）
と表される。
【００７２】
なお、ここでのτは時定数であり、Ｒをキャパシタの寄生抵抗、Ｃ0 をキャパシタＣの容量とすると、τ＝ＲＣ0 である。
【００７３】
条件式（４）を条件式（３）に代入すると、ドレイン電流Ｉd(t)の時間ｔとの関係式が求まり、
Ｉd(t)＝Ａ・（ＶD ・ｅｘｐ（−ｔ／τ）- Ｖth)2・・・（５）
となる。
【００７４】
ここで、ＡおよびＶthは、単体トランジスタを用いて実際に測定することにより求めることができので、τを求める式に整理するために式（５）を変形すると、
−ｔ／τ＝ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝・・・（６）
よって、τ＝ＲＣ0 より、
τ＝−ｔ／ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝＝ＲＣ0 ・・（７）
従って、Ｒを求める式に整理すると、
Ｒ＝−ｔ／[ Ｃ0 ・ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝] ・・（８）
となる。
【００７５】
よって、実測により得られた、ある時間ｔのドレイン電流Ｉd(t)を測定し、この条件式（８）に代入することにより、キャパシタの寄生抵抗Ｒが求まる。
【００７６】
尚、キャパシタＣの寄生抵抗Ｒは、図１に示すように、第１キャパシタＣ1 の寄生抵抗Ｒ1 と第２キャパシタＣ2 の寄生抵抗Ｒ2 との並列結合で表される。よって、これらの関係式は、
Ｒ＝（Ｒ1 ・Ｒ2 ）／（Ｒ1 ＋Ｒ2 ）・・・（９）
となる。
【００７７】
また、同様に、キャパシタＣは、図１に示すように、第１キャパシタＣ1 と第２キャパシタＣ2 の並列結合と考えられる。よって、Ｃ0，Ｃ1，Ｃ2 を、キャパシタ、第１キャパシタ、および第２キャパシタの容量とすると、これらの関係式は、
Ｃ0 ＝Ｃ1 ＋Ｃ2 ・・・（１０）
となる。
【００７８】
このように構成すれば、ゲート電極の電圧変化をソース電極およびドレイン電極間の電流変化に変換するという、ＭＯＳＦＥＴの特性をキャパシタ寄生抵抗の測定に活用することができる。すなわち、キャパシタからの電流のリークに伴うキャパシタの電荷量の変化を、第１のＮチャネル形ＭＯＳＦＥＴＴr1のソース電極およびドレイン電極間の電流変化に変換することができる。この特性を利用して、キャパシタの寄生抵抗Ｒの大きさを知ることによって、ホールドタイムを容易に評価することが出来る。
【００７９】
また、ＤＲＡＭのメモリセルにＮチャネル形ＭＯＳＦＥＴを１つ追加するだけで、大規模な回路設計を必要とすることなく、簡単な電源と電流計によって評価を行うことが出来る、極めて簡単で安価な小型のキャパシタ寄生抵抗測定回路を作ることができる。
【００８０】
なお、上述したように、厳密にキャパシタの寄生抵抗Ｒを求めなくても、ホールドタイムの評価をすることはできる。例えば、幾つかのＤＲＡＭの製造方法のうち、いずれの製造方法によればホールドタイムがより長くなるか、すなわち寄生抵抗Ｒが小さくなるかを評価するには、以下のようにすれば良い。
【００８１】
上述した、あるいは後述する測定回路に上述したような測定方法を適用して、異なる製造方法よりなる少なくとも２つのキャパシタの寄生抵抗を測定し、最も寄生抵抗が大きくなる製造方法を最良とすれば良い。
【００８２】
ところで、図１を参照して説明した上述の構成例は、キャパシタＣが第２の形態をとる場合であった。しかし、この構成例は、キャパシタＣが第１および第３の形態をとる場合であっても適用できる。キャパシタＣが第１の形態のときは、このキャパシタＣは、１つのジャンクションキャパシタＣ2 のみからなる場合であるから、図１に示した等価回路中のキャパシタＣ1 との寄生抵抗Ｒ1 は存在しない。従って、測定されるべき寄生抵抗Ｒは、このキャパシタＣ2 の寄生抵抗Ｒ2 のみであるので、この測定回路で測定される抵抗ＲはＲ＝Ｒ2 である。
【００８３】
また、キャパシタＣが第３の形態をとるときは、第１および第２キャパシタＣ1 およびＣ2 が、それぞれ個別のジャンクションキャパシタとなる。この場合には、スタックドキャパシタがジャンクションキャパシタに置き換わったことに過ぎないので、寄生抵抗Ｒについては、既に説明した第２の形態の場合と全く同様に考えればよく、従って、その説明は省略する。
【００８４】
（半導体基板上に実装する例について）
次に、キャパシタが上述した３つの形態をとる場合に、実際の当該測定回路がどのように構成されるかにつき、その構成例を説明する。
【００８５】
１）Ｃ1 およびＣ2 が共にジャンクションキャパシタの場合
先ず、第１および第２キャパシタＣ1 およびＣ2 が双方とも個別のジャンクションキャパシタである第３の形態の場合のキャパシタ寄生抵抗測定回路の構成例を説明する。
【００８６】
図２および図３は、この測定回路を実際に半導体基板に実装した場合の平面的レイアウトおよび部分的断面構造をそれぞれ示す概略図である。
【００８７】
そして、図３は図２のＡ−Ａ線に沿って切って取った断面を示す図である。
【００８８】
図２のレイアウトからも理解できるように、読み出し用の第１のＮチャネル形ＭＯＳＦＥＴＴr1、測定部アクティブ領域ＪＣおよび書き込み用の第２のＮチャネル形ＭＯＳＦＥＴＴr2が、この順序で一直線上に並べて形成されている。
【００８９】
先ず、基板Ｂ中に、第１の電流制御素子としての第１ＦＥＴＴr1のアクティブ領域Ｅ1 を分離するシャロートレンチ分離領域Ｓ1-1 およびＳ1-2 と、これらシャロートレンチ分離領域から離間した位置に、第２の電流制御素子としての第２ＦＥＴＴr2を分離するシャロートレンチ分離領域Ｓ2-1 およびＳ2-2 とを備えている（図３）。
【００９０】
この図３には表れていないが、第１ＦＥＴＴr1のフィールド領域の、図面の上下方向の位置に第１および第２主電極領域としてのソース領域およびドレイン領域をそれぞれ備えている。第２ＦＥＴＴr2のアクティブ領域Ｅ2 には、第１主電極領域としてのソース電極領域Ｓ2 および第２主電極領域としてのドレイン電極領域Ｄ2 を備えている。これらＦＥＴのソースおよびドレイン電極領域は拡散層として形成されている。シャロートレンチ分離領域Ｓ1-2 とＳ2-1 との間の基板Ｂ中に、拡散層として形成された、測定用アクティブ領域ＪＣを備えている（図３）。この測定用アクティブ領域ＪＣは、ＤＲＡＭのキャパシタ寄生抵抗を測定するために、基板Ｂ中に設け、この領域ＪＣと基板Ｂとの間に接合容量を形成する。第１ＦＥＴＴr1のアクティブ領域Ｅ1 の上側の基板Ｂ上に、ゲート酸化膜Ｍ1 を挟んで、制御電極としてのゲート電極Ｇ1 を備え、他方、第２ＦＥＴＴr2のアクティブ領域Ｅ2 の上側の基板Ｂ上に、ゲート酸化膜Ｍ2 を挟んで、制御電極としてのゲート電極Ｇ2 を備えている。
【００９１】
この基板Ｂの上面側には、これらゲート電極Ｇ1 およびＧ2 を覆う中間絶縁層Ｊ1 が設けられていて、この中間絶縁層Ｊ1 に設けたコンタクトホールに導電性材料、例えばポリシリコンを埋め込んでコンタクト（又はコンタクト層ともいう。）を形成し、ソース電極領域、ドレイン電極領域、ゲート電極、測定用アクティブ領域間の所要の電気的接続を行っている。図３に示す構成例では、ゲート電極Ｇ1 を、コンタクト層Ｆ1-1 、配線層Ｆ1 およびコンタクト層Ｆ1-2 を経て、測定用アクティブ領域ＪＣに接続している。また、この測定用アクティブ領域ＪＣを、コンタクト層Ｆ2-1 、配線層Ｆ2 およびコンタクト層Ｆ2-2 を経て、第２ＦＥＴＴr2のソース電極領域Ｓ2 に接続している。そして、第２ＦＥＴＴr2のドレイン電極領域Ｄ2 を、コンタクト層Ｖd2-1を経て、第２主電極であるドレイン電極Ｖd2に接続している。尚、この構成例では、図３に示されているこれら配線層およびドレイン電極領域はもとより、図２に示されている配線層や電極も中間絶縁層Ｊ1 の上面に形成されている。そして、この中間絶縁層Ｊ1 の上面に、配線や電極を覆うように、フィールド酸化膜Ｈやパッシベーション膜が所要に応じて設けられている。
【００９２】
このような構成例の平面的レイアウトを図２を参照して説明する。第１ＦＥＴＴr1のゲート電極Ｇ1 は、第１ＦＥＴＴr1、測定用アクティブ領域ＪＣおよび第２ＦＥＴＴr2の配列方向に沿って延在していて、アクティブ領域Ｅ1 の上側中央を横切って設けられている。このゲート電極Ｇ1 の延在方向と直交する上下方向に、第１主電極としてのソース電極Ｖs1および第２主電極としてのドレイン電極Ｖd1がそれぞれ設けられていて、これら電極Ｖs1およびＶd1は、コンタクト層Ｖs1-1およびＶd1-1を介して、基板Ｂ中に設けられているそれぞれの電極領域に接続されている。
【００９３】
コンタクト領域Ｆ1-1 ，Ｆ1-2 ，Ｆ2-1 ，Ｆ2-2 およびＶd2-1は、ゲート電極Ｇ1 の延在方向の直線上に配列して、それぞれ所要の箇所に位置している。
【００９４】
第２ＦＥＴＴr2のゲート電極Ｇ2 は、ゲート電極Ｇ1 の延在方向と直交する方向に延在していて、アクティブ領域Ｅ2 の上側中央を横切って設けられている。このゲート電極Ｇ2 は、コンタクト層Ｖg2-1を経て制御電極（ゲート電極）Ｖg2に接続されている。
【００９５】
上述した構成例では、第１キャパシタＣ1 は、測定部アクティブ領域ＪＣに相当する。一方、第２キャパシタＣ2 は、第２ＦＥＴＴr2の第１主電極、すなわちソース電極Ｓ2 （図３参照）に相当する。
【００９６】
このように構成すれば、ジャンクションキャパシタのみからなるキャパシタを構成することができる。しかも、第１および第２キャパシタＣ1 およびＣ2 を構成する拡散層をイオン注入法により形成するにあたって、イオン注入するイオン種を変えたり、イオン注入法における熱処理条件を変える等の改良を施すことができる。よって、様々な条件下でイオン注入後、所定の温度で所定の時間アニール処理を施すことにより形成した拡散層のキャパシタ寄生抵抗を測定し比較すれば、キャパシタ寄生抵抗を最も大きくするイオン種および熱処理条件等の特定が可能となる。
【００９７】
さらに、キャパシタを第１キャパシタと第２キャパシタとに細分化したので、見かけ上のキャパシタ以外に、第２の電流制御素子の第１主電極の接合容量も測定対象に入れることができ、より正確にキャパシタの寄生抵抗の測定ができる。
【００９８】
次に、この構成例で実際に基板上に実装化するための製造工程ついて簡単に説明する。
【００９９】
図４（Ａ）, （Ｂ）, （Ｃ）は、図２および図３で示した構成例で実際に基板上に実装するための製造工程について示した説明図である。
【０１００】
半導体基板Ｂ上、ここではシリコン基板上に素子分離領域となるシャロートレンチ分離領域（以下、ＳＴＩという）Ｓ1-1 、Ｓ1-2 、Ｓ2-1 およびＳ2-2 を形成する。ＳＴＩの形成深さは、通常の３００ｎｍ程度である（図４（Ａ）参照）。
【０１０１】
次に、ゲート酸化膜Ｍ１, Ｍ２を熱酸化により形成する。この膜厚は、デバイスのサイズにもよるが、通常６４ＭｂのＤＲＡＭのレベルのデバイスでは、８〜１０ｎｍ程度である。ゲート酸化膜Ｍ１, Ｍ２上にポリシリコンを用いてゲート電極Ｇ1 ，Ｇ2 を形成し、所定の形状にフォトリソグラフィを用いて加工を行う。
【０１０２】
次に、測定部アクティブ領域ＪＣを除いて、両Ｎチャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2 およびドレイン電極領域Ｄ2 となる拡散層を形成する。この拡散層は、イオン注入後、所定の温度で所定の時間アニール処理を施すことにより形成する。この時のイオン種は、使用するＭＯＳＦＥＴがここではＮチャネル形であり、Ｐ型基板を用いることになるので、Ｎ型の導電層を形成するためにヒ素（Ａｓ）或いはリン（Ｐ）を用いる。その後、測定部アクティブ領域ＪＣを形成する領域に開口を有するレジスト層Ｊr を基板Ｂの上面に設け、この開口から所定のイオン種を基板Ｂ中にイオン注入し、所定の温度で所定の時間アニール処理を施すことによって測定部アクティブ領域ＪＣとなる拡散層を形成する（図４（Ｂ）参照）。この様に、測定部アクティブ領域ＪＣとなる拡散層の形成を、ＭＯＳＦＥＴのソース電極領域Ｓ2 あるいはドレイン電極領域Ｄ2 となる拡散層から独立して個別の領域として形成する。
【０１０３】
このようにすれば、Ｎチャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2 あるいはドレイン電極領域Ｄ2 はそのままにして、測定部アクティブ領域ＪＣについてイオン注入に用いるイオン種等を所望の条件で変えることができるので、各種製造条件における接合領域の寄生抵抗について評価することができる。
【０１０４】
次に、レジスト層Ｊr を除去した後、中間絶縁層Ｊ1 をＣＶＤ法により形成する。そして、この中間絶縁層Ｊ1 にポリシリコンで形成されたコンタクト層Ｆ1-1,Ｆ1-2,Ｆ2-1,Ｆ2-2 およびＶd2-1をフォトリソグラフィにより形成する。その後、配線層Ｆをポリシリコンもしくは低抵抗配線金属（例えばアルミニウム）により形成する（図４（Ｃ）参照）。その後、配線層Ｆをフォトリソグラフィにより図３における配線層Ｆ1,Ｆ2,およびＶd2のような形状を得ることが出来る。最後に、表面をフィールド酸化膜Ｈで被覆する。
【０１０５】
以上説明したように、この製造工程を用いることにより、従来技術のみで、図２および図３に示すような構成を基板上に実装化することができる。
【０１０６】
更に、Ｎチャネル形ＭＯＳＦＥＴの拡散層Ｓ2,Ｄ2 と測定部アクティブ領域ＪＣの拡散層とを別々に形成することができるので、測定部アクティブ領域のみの寄生抵抗を評価する場合に都合が良い。つまり、Ｎチャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2 あるいはドレイン電極領域Ｄ2 はそのままにして、測定部アクティブ領域ＪＣについてイオン注入法で用いるイオン種等を所望の条件で変えることができるので、各種製造条件における接合領域の寄生抵抗について、測定部アクティブ領域ＪＣを用いて評価することができる。
【０１０７】
２）キャパシタＣがＣ2 のみでジャンクションキャパシタとした場合
次に、図５を参照して、キャパシタＣが１つのジャンクションキャパシタである第１の形態につき説明する。図５は、キャパシタＣが第１の形態をとる場合の、この発明の測定回路の構成例を説明するための、平面的なレイアウトを示す図である。
【０１０８】
この構成例では、読み出し用の第１のＮチャネル形ＭＯＳＦＥＴＴr1と書き込み用の第２のＮチャネル形ＭＯＳＦＥＴＴr2とから成っている。この構成上の特徴は、キャパシタＣが第２キャパシタＣ2 のみからなる点にある。すなわち、図２および３を参照して説明した構成例の測定用アクティブ領域ＪＣを基板Ｂ中に設けずに、第１ＦＥＴＴr1のゲート電極Ｇ1 を、コンタクト層Ｆ1-1 ，Ｆ1-2 と配線層Ｆ1 とを用いて、直接、第２ＦＥＴＴr2のソース電極領域に接続している。従って、第２ＦＥＴＴr2のソース電極領域を、ジャンクションキャパシタ（測定部アクティブ領域ＪＣに相当）として用い、このキャパシタの寄生抵抗Ｒ2 を測定する構成となっている。
【０１０９】
図５において、第２ＦＥＴＴr2のゲート電極Ｇ2 は、コンタクト層Ｖg2-1を介してゲート電極Ｖg2に接続されている。また、ドレイン電極領域Ｅd2は、コンタクト層Ｖd2-1を介してドレイン電極Ｖd2に接続されている。また、第２ＦＥＴＴr2のソース電極領域Ｅs2は、コンタクト層Ｆ1-2 、配線Ｆ1 、およびコンタクト層Ｆ1-1 を介して、第１ＦＥＴＴr1のゲート領域Ｇ1 に接続されている。また、第１ＦＥＴＴr1のソース電極領域Ｅs1およびドレイン電極領域Ｅd1は、コンタクト層Ｖs1-1, Ｖd1-1を介して、ソース電極Ｖs1およびドレイン電極Ｖd1にそれぞれ接続されている。
【０１１０】
この構成例によれば、キャパシタを、第２キャパシタのみから構成できるので、第２の電流制御素子の第１主電極を、ジャンクションキャパシタとして兼用することができる。よって、基板上に回路を実装する場合、実装スペースの節約になり、装置をより小型化することが可能となる。したがって、既に説明したキャパシタの第３の形態例に示したものと比較して、より少ない面積でキャパシタ寄生抵抗測定回路を実現することが出来る。また、この構成では、実際のスタックドキャパシタの接合領域（第２キャパシタＣ2 ）と同一であり、実際のデバイスに近い形でのスタックドキャパシタの接合領域の評価を行うことが可能となる。
【０１１１】
３）Ｃ1 をスタックドキャパシタとしおよびＣ2 をジャンクションキャパシタとした場合
次に、キャパシタＣが第２の形態をとる場合につき説明する。この構成例では、第１キャパシタＣ1 をＤＲＡＭのメモリセル用として第２ＦＥＴＴr2の第１主電極を電気的に接続させて設けたスタックドキャパシタとする。この構成によれば、測定回路は、ＤＲＡＭのスタックドキャパシタの評価に用いる。図６はこの構成例を説明するための平面的なレイアウトを示す図であり、図７は図６のＡ−Ａ線に沿って取って示した断面切り口を示す概略図である。
【０１１２】
この回路の構成上の特徴は、第１キャパシタＣ1 が、スタックドキャパシタである点にある。尚、この構成例において、既に説明した図２〜図４の構成部分と共通する構成部分については、同一の符号を用いて説明し、その詳細な説明は省略する。
【０１１３】
図６および図７において、このスタックドキャパシタは、中間絶縁層Ｊ2 上に設けてある。スタックドキャパシタの一方の電極を構成しかつセルプレートに相対する測定部ストレージ電極Ｓt1を中間絶縁層Ｊ2 の上面に設けてあり、また、誘電体膜Ｎを挟んでこの測定部ストレージ電極Ｓt1と対向させて、他方の電極を構成しかつストレージノードに相当する測定部ストレージ対向電極Ｓt2を設けてある。そして、このスタックドキャパシタを覆う第２中間絶縁層Ｊ3 を中間絶縁層Ｊ2 上に設けてある。そして、この測定部ストレージ電極Ｓt1と誘電体膜Ｎとストレージ対向電極Ｓt2とによって、第１キャパシタＣ1 を形成している。また、測定部ストレージ電極Ｓt1の両端に例えば中間絶縁層Ｊ2 を貫通させてポリシリコンで形成したコンタクト層Ｇ1-1 およびＥ2-1 が形成されている。そして、この測定部ストレージ電極Ｓt1を、コンタクト層Ｅ2-1 によって、第２ＦＥＴＴr2のソース電極領域Ｅs に接続すると共に、コンタクト層Ｇ1-1 によって、第１ＦＥＴＴr1のゲート電極Ｇ1 に接続してある。
【０１１４】
読み出し用ＭＯＳＦＥＴである第１のＮチャネル形ＭＯＳＦＥＴＴr1のアクティブ領域Ｅ1 に形成されているコンタクト層Ｖs1-1, Ｖd1-1のうち、Ｖs1-1は第１主電極であるソース電極Ｖs1に、およびＶd1-1は第２主電極であるドレイン電極Ｖd1に接続されている。また、ストレージ対向電極Ｓt2は、例えばポリシリコンで形成されたコンタクト層Ｖcp-1を介して、端子Ｖcpに接続されている。このコンタクト層Ｖcp-1は第２中間絶縁層Ｊ3 およびフィールド酸化膜Ｈを貫通してフィールド酸化膜の上面にまで形成されている。
【０１１５】
上述した構成を用いることにより、キャパシタＣの第１および第３の形態例で示したキャパシタ寄生抵抗測定回路を半導体基板上にキャパシタのストレージ対向電極Ｓt2と共に形成することが可能となる。さらに、ホールドタイムをスタックドキャパシタの誘電体膜Ｎにおけるリーク電流と関連づけて評価することが可能となる。
【０１１６】
図８（Ａ）, （Ｂ）, （Ｃ）は、第１キャパシタＣ1 をスタックドキャパシタとした場合の測定回路の製造工程を示す図で、各図は主要工程段階で得られた構造体の断面切り口を示している。以下に、図８を用いてその製造工程について簡単に述べる。
【０１１７】
先ず、図８（Ａ）に示すように、半導体基板Ｂ上、ここではシリコン基板上に素子分離領域となるシャロートレンチ分離領域（ＳＴＩ）Ｓ1-1,Ｓ1-2,Ｓ2-2 を形成する。ここで、分離領域ＳＴＩの形成深さは、通常の３００ｎｍ程度とする。
【０１１８】
次に、ゲート酸化膜Ｍ1,Ｍ2 を熱酸化により形成する（図８（Ｂ））。この膜厚は、デバイスのサイズにもよるが、通常６４ＭｂＤＲＡＭレベルのデバイスでは８〜１０ｎｍ程度である。ついで、ゲート酸化膜Ｍ1,Ｍ2 上にゲート電極Ｇ1,Ｇ2 となるポリシリコンを形成し、フォトリソグラフィを用いて所定の形状に加工をする。次に、第１のＮチャネル形ＭＯＳＦＥＴＴr1，第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース電極領域およびドレイン電極領域となる拡散層Ｅs,Ｅd を、イオン注入法によりイオン注入後、所定の温度で所定の時間アニール処理を施すことにより形成する（図８（Ｂ））。この時のイオン種は、Ｐ型基板を用いる場合、Ｎ型の導電層を形成するためにＡｓ或いはＰを用いる。
【０１１９】
次に、中間絶縁層Ｊ2 をＣＶＤ法により形成する。この中間絶縁層Ｊ2 にコンタクトホールを形成してから、コンタクトホールにポリシリコンを埋め込んでコンタクト層Ｇ1-1 およびＥ2-1 をそれぞれ形成する。その後、ポリシリコンを用いて測定部ストレージ電極Ｓt1を形成し、所定の形状にフォトリソグラフィを用い加工を行う。その後、誘電体膜Ｎを形成し、ストレージ対向電極Ｓt2となるポリシリコンを形成し所定の形状に加工を行う。
【０１２０】
次に、第２中間絶縁層Ｊ3 をＣＶＤ法により中間絶縁層Ｊ2 上に形成し、両絶縁層Ｊ3 およびＪ2 を貫通しかつドレイン電極領域Ｅd に達するコンタクトホールを設け、このホールにポリシリコンを埋め込んでコンタクト層Ｖd2-1を形成する。その後、配線層Ｖd2を第２中間絶縁層Ｊ3 上にポリシリコン若しくは低抵抗配線金属（例えばアルミニウム）により形成する。その後、配線層Ｖd2をフォトリソグラフィにより形成し、さらに、第２中間絶縁層Ｊ3 上に配線層Ｖd2を覆うフィールド酸化膜Ｈを設けることにより、図７に示すような完成した最終形状を得ることが出来る。
【０１２１】
このようにすれば、この発明のキャパシタ寄生抵抗測定回路を、従来技術のみで基板上に実装化することができる。
【０１２２】
＜第２の実施の形態＞
（スタックドキャパシタの誘電体膜の寄生抵抗を測定する方法について）
以下、キャパシタＣを第２キャパシタＣ2 （ジャンクションキャパシタ）としたキャパシタ寄生抵抗測定回路と、キャパシタＣをジャンクションキャパシタＣ2 とスタックドキャパシタＣ1 としたキャパシタ寄生抵抗測定回路を用いて、スタックドキャパシタの誘電体膜の寄生抵抗を測定する方法について説明する。
【０１２３】
この実施の形態で用いる回路は、図６〜図８を参照して説明したスタックドキャパシタを用いたキャパシタ寄生抵抗測定回路であって、既に説明した通り、第１の電流制御素子および第２の電流制御素子は、それぞれ第１のＮチャネル形ＭＯＳＦＥＴおよび第２のＮチャネル形ＭＯＳＦＥＴであり、さらに第１主電極領域はソース電極領域、第２主電極領域はドレイン電極領域である。この場合、図６および図７に示すように、第２ＦＥＴ を通電状態にするために第２ＦＥＴ のゲート電極Ｇ2 に所定の電圧、ここでは３．６Ｖを印加しキャパシタを帯電させる。次に第２ＦＥＴのゲート電極Ｇ2 を無通電状態にするために第２ＦＥＴのゲート電極Ｇ2 への電圧印加を解除する（０Ｖ）。次に、この電圧印加を停止した時点から、帯電させたキャパシタの電位降下に比例して変化する、第１ＦＥＴを流れる電流Ｉd(t)を測定する。この電流測定値と、測定時間ｔとから、上述した条件式（８）を用いてスタックドキャパシタの寄生抵抗Ｒ1 （＝（ＲN ・ＲJ ）／（ＲN ＋ＲJ ））を求める（第１の処理）。但し、ＲN はスタックドキャパシタのストレージ間の誘電体膜の寄生抵抗（第１キャパシタ）、ＲJ は接合領域（ジャンクションキャパシタ）の寄生抵抗（第２キャパシタ）とする。
【０１２４】
次に、第１の処理とは別に、図５を参照して説明した構成例のキャパシタ寄生抵抗測定回路を用意する。この回路の第１の電流制御素子および第２の電流制御素子が、それぞれ第１のＮチャネル形ＭＯＳＦＥＴおよび第２のＮチャネル形ＭＯＳＦＥＴであって、第１主電極領域がソース電極領域、第２主電極領域がドレイン電極領域であるとする。この回路の第２ＦＥＴは、第１の処理で用いた第２ＦＥＴのソース電極領域Ｅs と同一の構成のソース電極領域Ｅs2を、ジャンクションキャパシタとして用いている（図５，図６，図７参照）。
【０１２５】
先ず、第２ＦＥＴを通電状態にするために、第２ＦＥＴのゲート電極Ｖg2に所定の電圧、ここでは３．６Ｖを印加しキャパシタを帯電させる。次に、第２ＦＥＴのゲート電極Ｖg2を無通電状態にするために第２ＦＥＴのゲート電極Ｖg2への電圧印加を解除する（０Ｖ）。次に、電圧印加を停止した時点から、キャパシタの電位降下に比例して変化する、第１ＦＥＴを流れる電流を測定して、前述と同様にして、条件式（８）からキャパシタの接合領域の寄生抵抗ＲJ を求める（第２の処理）。
【０１２６】
次に、第１の処理より求まったスタックドキャパシタの寄生抵抗Ｒ1 と第２の処理より求まったキャパシタの接合領域の寄生抵抗ＲJ とに基づいてスタックドキャパシタのストレージ間の誘電体膜の寄生抵抗ＲN を求める（第３の処理）。
【０１２７】
ここで、誘電体膜の寄生抵抗ＲN の求め方について以下に詳しく説明する。
【０１２８】
スタックドキャパシタの寄生抵抗Ｒ1 は、条件式（９）より、
Ｒ1 ＝（ＲN ・ＲJ ）／（ＲN ＋ＲJ ）・・・（１１）
である。ＲN について整理すると、
ＲN ＝（ＲJ ・Ｒ1 ）／（ＲJ −Ｒ1 ）・・・（１２）
この条件式（１２）に、第１の処理より求まったスタックドキャパシタの寄生抵抗Ｒ1 と、第２の処理より求まったキャパシタの接合領域の寄生抵抗ＲJ を代入するとスタックドキャパシタのストレージ間の誘電体膜の寄生抵抗ＲN が求まる。
【０１２９】
ただし、第１の処理と第２の処理は、同時に行っても、あるいは、どちらを先に行っても良い。
【０１３０】
このように構成すれば、キャパシタがスタックドキャパシタである場合、その誘電体膜Ｎの寄生抵抗ＲN および接合領域の寄生抵抗ＲJ を、それぞれ求めることができる。
【０１３１】
＜第３の実施の形態＞
図９にこの発明の第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路の回路図を示す。この回路の構成は、図９に示すように、第１の実施の形態に示したキャパシタ寄生抵抗測定回路を少なくとも２つ、ここでは４つ備えている。そして、この少なくとも２つの第１の電流制御素子、ここでは４つの第１のＮチャネル形ＭＯＳＦＥＴ（以下、第１ＦＥＴという）（Ｔr1-1, Ｔr1-2, Ｔr1-3，Ｔr1-4）の全ての第１主電極、例えばソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs14 ）は、互いに接続してある。また、この少なくとも２つの第１電流制御素子、例えば、この構成では４つの第１のＮチャネル形ＭＯＳＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3，Ｔr1-4）の全ての第２主電極、ここではドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）は、互いに接続してある。一方、少なくとも２つの第２の電流制御素子、例えば、この構成例では４つの第２のＮチャネル形ＭＯＳＦＥＴ（以下、第２ＦＥＴという）（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の全ての第２主電極、例えばドレイン電極（Ｖd21,Ｖd22,Ｖd23,Ｖd24 ）は、互いに接続してある。また、この４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の全ての制御電極、例えばゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）は、互いに接続してある。
【０１３２】
すなわち、この回路の構成は、キャパシタＣをジャンクションキャパシタ（第２キャパシタＣ2 ）とした場合のキャパシタ寄生抵抗測定回路（図５の構成例）４つ分をひとまとめにし、各端子を共通化している。
【０１３３】
また、４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs14 ）が第１主電極（Ｖs1-a, Ｖs1-b）に接続されている。また、４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）が第２主電極Ｖd1に接続されている。さらにまた、４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）は、電極Ｖg2に全て接続されている。
【０１３４】
なお、この回路における各キャパシタＣ2 は、図面の煩雑化を避けるため、ここでは第１キャパシタと第２キャパシタを合成したものをそれぞれ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）の記号で示している。同様に、寄生抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）は、第１キャパシタの寄生抵抗と第２キャパシタの寄生抵抗を合成したものをそれぞれ示している。
【０１３５】
具体的には、図９に示すように、互いに接続された４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の全てのソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs14 ）をグランドに接続してある。および互いに接続された４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の全てのドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）に第１の電源電圧Ｖ1 を印加してある。および互いに接続された４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の全てのドレイン電極（Ｖd21,Ｖd22,Ｖd23,Ｖd24 ）に第１の電源電圧Ｖ1 を印加してある。また、互いに接続された４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）に４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のしきい値電圧のほぼ２倍の電圧をオンオフ（ＯＮ, ＯＦＦ）を可能に印加してある。
【０１３６】
次に、この構成例の動作について説明する。
【０１３７】
先ず、共通のドレイン電極Ｖd1、すなわち、各ドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）に第１の電源電圧Ｖ1 、ここでは２．０Ｖを加える。次に、共通のゲート電極Ｖg2、すなわち、各ゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）には、第１の電源電圧Ｖ1 （２．０Ｖ）に第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のしきい値電圧Ｖth、ここでは０．８Ｖの２倍の電圧２Ｖth、つまり１．６Ｖを加えた第２の電源電圧Ｖ2 、すなわち３．６Ｖを印加する。これにより、キャパシタＣ12, Ｃ22, Ｃ32, Ｃ42及び第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｖg11,Ｖg12,Ｖg13,Ｖg14 ）には、第１の電源電圧Ｖ1 とほぼ同じ電圧２．０Ｖが印加される。よって、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）は、それぞれオン（ＯＮ）状態（通電状態）となる。この時、それぞれの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の共通のソース電極(Ｖs11,Ｖs12,Ｖs13,Ｖs14）はグランドに接続されている。すると、共通のドレイン電極Ｖd1に第１の電源電圧Ｖ1 （２．０Ｖ）が印加されているため、一定の電流が第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）にそれぞれ流れる。
【０１３８】
次に第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の共通のゲート電極Ｖg2の電圧を０Ｖとする。これにより第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）は、それぞれオフ（ＯＦＦ）状態（無通電状態）となる。しかし、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の共通のゲート電極（Ｖg11,Ｖg12,Ｖg13,Ｖg14 ）のそれぞれの電圧、ここでは２．０Ｖ、およびキャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）に蓄えられた電荷により、それぞれの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｖg11,Ｖg12,Ｖg13,Ｖg14 ）の電圧は高いままで保持される。その後、時間の経過と共にキャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）のそれぞれの寄生抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）を介して蓄えられていた電荷がキャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）のそれぞれの第２端子（Ｖbb1,Ｖbb2,Ｖbb3,Ｖbb4 ）へとリークするため、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電圧は徐々に小さくなっていく。これにより、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）を流れる電流（Ｉ1,Ｉ2,Ｉ3,Ｉ4 ）も徐々に減少していく。
【０１３９】
この時の電流減少過程を各ＦＥＴ（Ｔr1-1，Ｔr1-2，Ｔr1-3，Ｔr1-4）のソースとグランド間に設けた適当な電流計で測定して各時間で記録し、その測定時間ｔと測定電流値を用いて、キャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）の寄生抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）の大きさを知ることが出来、よって、ホールドタイムの見積を行うことができる。
【０１４０】
上述した第３の実施の形態のキャパシタ寄生抵抗測定回路を用いることにより、第１の実施の形態の効果に加え、測定端子を増やすことなく一度に多数のキャパシタ寄生抵抗を比較評価することが可能となる。
【０１４１】
尚、この実施の形態では、４つのＮチャネル形ＭＯＳＦＥＴについての例を説明したが、４つに限らず幾つでも可能である。また、この回路を１つのブロックとして、更に多くのＮチャネル形ＭＯＳＦＥＴによって構成することができる。
【０１４２】
また、上述したようにグランド、第１の電源電圧Ｖ1 、および第２の電源電圧Ｖ2 に接続すれば、実際のＤＲＡＭに近いスタックドキャパシタを作成することができる。よって、より実際のＤＲＡＭに近いキャパシタの寄生抵抗を測定できる。
【０１４３】
（半導体基板上に実装する例について）
次に、上述した第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路を半導体基板上に実際に実装する場合について、図１０を用いて説明する。
【０１４４】
図１０は、第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路を半導体基板上に実装する場合を示す平面図である。図１０に示すように、このキャパシタ寄生抵抗測定回路は、４つの読み出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）と、４つの書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）とから構成されている。
【０１４５】
ここで用いる８つのＮチャネル形ＭＯＳＦＥＴは、アクティブ領域の一部にゲート酸化膜を介しゲート領域（Ｇ11, Ｇ12, Ｇ13, Ｇ14, Ｖg2-a，Ｖg2-b）が形成されている。読み出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート領域（Ｇ11, Ｇ12, Ｇ13, Ｇ14）を挟むアクティブ領域にポリシリコンで形成したコンタクト層（Ｅ11-1, Ｅa-1 ，Ｅ12-1, Ｅ13-1, Ｅb-1,Ｅ14-1）が形成されている。その中で、ポリシリコンで形成したコンタクト層Ｅa-1 は、読み出し用の第１ＦＥＴＴr1-1およびＴr1-2との間に形成されている。同様にポリシリコンで形成したコンタクト層Ｅb-1 は、読み出し用の第１ＦＥＴＴr1-3およびＴr1-4との間に形成されている。また、書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のアクティブ領域は、この回路の中心部にＨ字状に形成されている図１０における符号ＡＣの領域であって、４つのＭＯＳＦＥＴで兼用されている。書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）におけるポリシリコンで形成したコンタクト層（ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4, ＡＣ-5, ＡＣ-6, ＡＣ-7）は、ゲート領域（Ｖg2-a，Ｖg2-b）を挟むように、Ｈ字状アクティブ領域の端部および中央部にそれぞれ形成されている。
【０１４６】
また、読み出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のアクティブ領域に形成されている外側のポリシリコンで形成したコンタクト層（Ｅ11-1, Ｅ12-1, Ｅ13-1, Ｅ14-1）は、第１主電極（Ｖs1-a, Ｖs1-b）に接続されている。また、この内側のポリシリコンで形成したコンタクト層（Ｅa-1,Ｅb-1 ）は十字状端子Ｖd1-xに接続されている。
【０１４７】
また、読み出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｇ11, Ｇ12, Ｇ13, Ｇ14）に形成されているポリシリコンで形成したコンタクト層（Ｇ11-1, Ｇ12-1, Ｇ13-1, Ｇ14-1）は、配線層（Ｆ11, Ｆ12, Ｆ13, Ｆ14）を用い、書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のアクティブ領域に形成されているポリシリコンで形成したコンタクト層（ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4）に接続されている。
【０１４８】
また、書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）の片側のアクティブ領域は、共通になっており、ここに形成されているポリシリコンで形成したコンタクト層（ＡＣ-5, ＡＣ-6, ＡＣ-7）は、十字状端子Ｖd1-xに接続されている。ゲート領域（Ｖg2-a, Ｖg2-b）は、端部にて図示しないポリシリコンで形成したコンタクト層を形成し、共通のゲート電極Ｖg2に接続されている。よって、ゲート領域（Ｖg2-a, Ｖg2-b）は、これら４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）に共通の配線となっている。
【０１４９】
以上、説明したように、この発明を用いることにより、第３の実施の形態に示した回路を半導体基板上に実装することが可能となる。
【０１５０】
さらに、ホールドタイムの評価をスタックドキャパシタと切り離して評価することが可能となることに加え、複数のブロックを同時に評価することが可能となる。
【０１５１】
【発明の効果】
上述した説明から明らかなように、この発明によれば、第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子の制御電極をキャパシタの一方の端子に電気的に接続してあるので、キャパシタからの電流のリークに伴うキャパシタの帯電電圧の降下を、第１の電流制御素子のソース電極とドレイン電極間の電流変化に変換することができる。よって、ＤＲＡＭのメモリセルにＭＯＳＦＥＴを１つ追加するだけで、極めて簡単で安価な小型のキャパシタ寄生抵抗測定回路を作ることができる。
【０１５２】
また、スタックドキャパシタからなるキャパシタ寄生抵抗測定回路と、キャパシタがこの回路と同じ接合容量のみからなるキャパシタ寄生抵抗測定回路を用いることによって、スタックドキャパシタの誘電体の寄生抵抗および接合容量の寄生抵抗をそれぞれ求めることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路を示した回路図である。
【図２】 この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路を半導体基板上に実装した場合の構成例を示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】（Ａ）, （Ｂ）, （Ｃ）は、図２および図３で示した構成例で実際に基板上に実装するための製造工程について示した説明図である。
【図５】 この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路を示す平面図である。
【図６】 この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路を示す平面図である。
【図７】図６のＡ−Ａ断面図である。
【図８】 （Ａ）, （Ｂ）, （Ｃ）は、この発明の第１の実施の形態で用いられるキャパシタ寄生抵抗測定回路の製造工程を示す図である。
【図９】 この発明の第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路を示す回路図である。
【図１０】 この発明の第３の実施の形態で用いられるキャパシタ寄生抵抗測定回路を半導体基板上に実装した場合を示す平面図である。
【図１１】ＤＲＡＭのメモリセルの等価回路を示した図である。
【符号の説明】
１０：測定部
２０：ＤＲＡＭのメモリセル
Ｔr ：Ｎチャネル形電界効果トランジスタ
Ｖs ：ソース電極
Ｖd ：ドレイン電極
Ｖg ：ゲート電極
Ｃ：キャパシタ
Ｒ：キャパシタの寄生抵抗
ＷＬ：ワード線
ＢＬ ビット線
Ｖb ：キャパシタの第１端子
Ｖbb：キャパシタの第２端子
Ｔr1：第１のＮチャンネル形ＭＯＳＦＥＴ（電流制御素子）
Ｔr2：第２のＮチャンネル形ＭＯＳＦＥＴ（電流制御素子）
Ｖs1, Ｖs2：第１主電極（ソース電極）
Ｖd1, Ｖd2：第２主電極（ドレイン電極）
Ｖg1, Ｖg2：制御電極（ゲート電極）
Ｃ1 ：第１キャパシタ
Ｃ2 ：第２キャパシタ
Ｖb-1 ：第１キャパシタの第１端子
Ｖb-2 ：第２キャパシタの第１端子
Ｖbb-1：第１キャパシタの第２端子
Ｖbb-2：第２キャパシタの第２端子
Ｖ1 ：第１の電源電圧
Ｖ2 ：第２の電源電圧
Ｒ1 ：第１キャパシタの寄生抵抗
Ｒ2 ：第２キャパシタの寄生抵抗
Ｉd(t)：ある時間ｔにＴr1を流れる電流
Ｅ1,Ｅ2 ：アクティブ領域
ＪＣ：測定部アクティブ領域
Ｈ：フィールド酸化膜
Ｖs1-1，Ｖd1-1，Ｆ1-1，Ｆ1-2，Ｆ2-1，Ｆ2-2，Ｖg2-1，Ｖd2-1：ポリシリコンで形成したコンタクト層
Ｂ：基板
Ｓ1-1，Ｓ1-2，Ｓ2-1，Ｓ2-2 ：シャロートレンチ分離
Ｆ,Ｆ1,Ｆ2,Ｖd2：配線層
Ｍ1,Ｍ2 ：ゲート酸化膜
Ｓ2 ：第１主電極領域（ソース電極領域）
Ｄ2 ：第２主電極領域（ドレイン電極領域）
Ｊr ：レジスト層
Ｊ1 ：中間絶縁層
Ｊ2 ：中間絶縁層
Ｊ3 ：第２中間絶縁層
Ｅs1, Ｅs2：第１主電極領域（ソース電極領域）
Ｅd1, Ｅd2：第２主電極領域（ドレイン電極領域）
Ｇ1,Ｇ2 ：制御電極（ゲート電極）
Ｇ1-1,Ｅ2-1、Ｖcp-1 ：ポリシリコンで形成したコンタクト層
Ｓt1：測定部ストレージ電極
Ｓt2：ストレージ対向電極
Ｖcp：端子
Ｅs ：ソース電極領域
Ｅd ：ドレイン電極領域
Ｎ：誘電体膜
Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4：第１の電流制御素子
Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4：第２の電流制御素子
Ｖs1-a, Ｖs1-b：第１主電極
Ｖs11，Ｖs12，Ｖs13，Ｖs14，Ｖs21，Ｖs22，Ｖs23，Ｖs24 ：第１主電極（ソース電極）
Ｖd11，Ｖd12，Ｖd13，Ｖd14，Ｖd21，Ｖd22，Ｖd23，Ｖd24 ：第２主電極（ドレイン電極）
Ｖg11，Ｖg12，Ｖg13，Ｖg14，Ｖg21，Ｖg22，Ｖg23，Ｖg24 ：制御電極（ゲート電極）
Ｃ12, Ｃ22, Ｃ32, Ｃ42：キャパシタ
Ｒ12, Ｒ22, Ｒ32, Ｒ42：寄生抵抗
Ｖbb1,Ｖbb2,Ｖbb3,Ｖbb4 ：キャパシタの第２端子
Ｉ1,Ｉ2,Ｉ3,Ｉ4 ：電流
Ｅ11-1, Ｅa-1 ，Ｅ12-1, Ｅ13-1, Ｅb-1,Ｅ14-1：ポリシリコンで形成したコンタクト層
Ｇ11, Ｇ12, Ｇ13, Ｇ14, Ｖg2-a，Ｖg2-b：ゲート領域
ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4, ＡＣ-5, ＡＣ-6, ＡＣ-7：ポリシリコンで形成したコンタクト層
Ｇ11-1, Ｇ12-1, Ｇ13-1, Ｇ14-1：ポリシリコンで形成したコンタクト層
Ｖd1-x：十字状端子
ＡＣ：アクティブ領域
Ｆ11, Ｆ12, Ｆ13, Ｆ14：配線層
Claims (15)
- 第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、および前記第１の電流制御素子の制御電極に前記第２の電流制御素子の第１主電極と前記キャパシタの一方の端子とを電気的に接続してあり、
前記第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とした構成のキャパシタ寄生抵抗測定回路を用いてキャパシタの寄生抵抗（以下、Ｒという）を測定するにあたって、
前記キャパシタ寄生抵抗測定回路として第１および第２測定回路を用意し、
前記第１測定回路の前記キャパシタを、前記基板と該基板に設けられた、前記第２の電流制御素子の第１主電極用の第１主電極領域との間に接合容量を形成するジャンクションキャパシタとし、
前記第２測定回路の前記キャパシタを、前記ジャンクションキャパシタと前記基板の上側に個別に設けられたスタックドキャパシタとを総合した総合キャパシタとし、
前記第１および第２測定回路のそれぞれについて前記測定時間ｔと前記電流Ｉ d(t) の関係を測定し、これらｔとＩ d(t) の値およびＲについての以下の条件式から、前記第１および第２の測定回路における寄生抵抗ＲをＲ J およびＲ T としてそれぞれ求め、得られた寄生抵抗Ｒ J およびＲ T に基づいて前記総合キャパシタのスタックドキャパシタについての寄生抵抗Ｒ S を求めることを特徴とするキャパシタ寄生抵抗測定方法。
Ｒ＝−ｔ／[ Ｃ0 ・ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝]
但し、Ｃ0 は前記キャパシタの容量、Ｉd(t)はある測定時間ｔにおける前記第１のＮチャネル形ＭＯＳＦＥＴを流れる電流、Ａは前記第１のＭＯＳＦＥＴに固有の定数、Ｖthは前記第１のＮチャネル形ＭＯＳＦＥＴのしきい値電圧、およびＶD は前記測定時間ｔ＝０における前記第１のＮチャネル形ＭＯＳＦＥＴのゲート電極の電圧とする。 - 請求項１に記載のキャパシタ寄生抵抗測定方法において、
前記第２のＮチャネル形ＭＯＳＦＥＴを通電状態にするために該第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に所定の電圧を印加して前記キャパシタを帯電させる第１の処理と、
前記第２のＮチャネル形ＭＯＳＦＥＴのゲート電極を無通電状態にするために該第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に印加した電圧を解消する第２の処理と、
前記第１の処理で帯電させたキャパシタの電位降下に比例して変化する、前記第１のＮチャネル形ＭＯＳＦＥＴを流れる電流を、前記第２の処理の終了時点から測定して前記条件式からキャパシタの寄生抵抗Ｒを求める第３の処理と
を含むキャパシタ寄生抵抗測定方法。 - 第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、
前記第２の電流制御素子および前記キャパシタはＤＲＡＭのメモリセルを構成し、
および前記第１の電流制御素子の制御電極に前記第２の電流制御素子の第１主電極と前記キャパシタの一方の端子とを電気的に接続してあり、前記第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その第１主電極をソース電極とし、その第２主電極をドレイン電極とし、およびその制御電極をゲート電極とした構成のキャパシタ寄生抵抗測定回路を２組以上用意し、これらキャパシタ寄生抵抗測定回路に対して、以下の条件式を用いて前記寄生抵抗Ｒを算出して、異なる前記キャパシタ寄生抵抗測定回路のそれぞれに含まれているキャパシタの寄生抵抗をそれぞれ測定し、測定された前記寄生抵抗のうち最も寄生抵抗の値が大きいキャパシタが所属する前記キャパシタ寄生抵抗測定回路の当該キャパシタの製造方法を最良と判断することを特徴とするキャパシタ寄生抵抗評価方法。
Ｒ＝−ｔ／ [ Ｃ 0 ・ｌｎ｛〔√（Ｉ d(t) ／Ａ）−Ｖ th 〕／Ｖ D ｝ ]
但し、Ｃ 0 は前記キャパシタの容量、Ｉ d(t) はある測定時間ｔにおける前記第１のＮチャネル形ＭＯＳＦＥＴを流れる電流、Ａは前記第１のＭＯＳＦＥＴに固有の定数、Ｖ th は前記第１のＮチャネル形ＭＯＳＦＥＴのしきい値電圧、およびＶ D は前記測定時間ｔ＝０における前記第１のＮチャネル形ＭＯＳＦＥＴのゲート電極の電圧とする。 - 請求項３に記載のキャパシタ寄生抵抗評価方法において、
前記第２のＮチャネル形ＭＯＳＦＥＴを通電状態にするために該第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に所定の電圧を印加して前記キャパシタを帯電させる第１の処理と、
前記第２のＮチャネル形ＭＯＳＦＥＴのゲート電極を無通電状態にするために該第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に印加した電圧を解消する第２の処理と、
前記第１の処理で帯電させたキャパシタの電位降下に比例して変化する、前記第１のＮチャネル形ＭＯＳＦＥＴを流れる電流を、前記第２の処理の終了時点から測定して前記条件式からキャパシタの寄生抵抗Ｒを求める第３の処理と
を含むキャパシタ寄生抵抗評価方法。 - 第１主電極と第２主電極と制御電極とを備えた第１の電流制御素子と、第１主電極と第２主電極と制御電極とを備えた第２の電流制御素子と、キャパシタとを共通の基板に備え、
前記第２の電流制御素子および前記キャパシタはＤＲＡＭのメモリセルを構成し、
および前記第１の電流制御素子の制御電極に前記第２の電流制御素子の第１主電極と前記キャパシタの一方の端子とを電気的に接続してあるキャパシタ寄生抵抗測定回路を２組以上用意し、
前記キャパシタからの電流のリークに伴うキャパシタの電荷量の変化により、前記第１の電流制御素子の第１主電極と第２主電極との間を流れる電流を変化させ、該電流特性を測定して、該電流の変化特性から前記キャパシタのリーク特性を測定することにより、異なる前記キャパシタ寄生抵抗測定回路のそれぞれに含まれているキャパシタの寄生抵抗をそれぞれ測定し、測定された前記寄生抵抗のうち最も寄生抵抗の値が大きいキャパシタが所属する前記キャパシタ寄生抵抗測定回路の当該キャパシタの製造方法を最良と判断することを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項５に記載のキャパシタ寄生抵抗評価方法において、
前記第１および第２の電流制御素子をそれぞれ第１および第２のＮチャネル形ＭＯＳＦＥＴとし、その前記第１主電極をソース電極とし、その前記第２主電極をドレイン電極とし、およびその前記制御電極をゲート電極としたことを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項３または４に記載のキャパシタ寄生抵抗評価方法において、
前記キャパシタ寄生抵抗測定回路として第１および第２測定回路を用意し、
前記第１測定回路の前記キャパシタを、前記基板と該基板に設けられた、前記第２の電流制御素子の第１主電極用の第１主電極領域との間に接合容量を形成するジャンクションキャパシタとし、
前記第２測定回路の前記キャパシタを、前記ジャンクションキャパシタと前記基板の上側に個別に設けられたスタックドキャパシタとを総合した総合キャパシタとし、
前記第１および第２測定回路のそれぞれについて前記測定時間ｔと前記電流Ｉd(t)の関係を測定し、これらｔとＩd(t)の値およびＲについての前記条件式から、前記第１および第２の測定回路における寄生抵抗ＲをＲJ およびＲT としてそれぞれ求め、得られた寄生抵抗ＲJ およびＲT に基づいて前記総合キャパシタのスタックドキャパシタについての寄生抵抗ＲS を求めることを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項３乃至６のいずれか一項に記載のキャパシタ寄生抵抗評価方法において、
前記キャパシタが、互いに電気的に接続されている第１および第２キャパシタを備えるものとし、
該第２キャパシタを、前記基板と該基板に設けられた、前記第２の電流制御素子の第１主電極用の領域（以下、第１主電極領域という。）との間に接合容量を形成するジャンクションキャパシタとすることを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項８に記載のキャパシタ寄生抵抗評価方法において、
前記基板が個別に設けられたアクティブ領域を備えるものとし、
前記第１キャパシタを、前記基板と該アクティブ領域との間に接合容量を形成するジャンクションキャパシタとすることを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項８に記載のキャパシタ寄生抵抗評価方法において、
前記第１キャパシタを、前記基板の上側に個別に設けられているスタックドキャパシタとすることを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項３乃至６のいずれか一項に記載のキャパシタ寄生抵抗評価方法において、
前記キャパシタを、前記基板と該基板に設けられていて前記第２の電流制御素子の第１主電極用の領域（以下、第１主電極領域という。）との間に接合容量を形成するジャンクションキャパシタとすることを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項１０に記載のキャパシタ寄生抵抗評価方法において、
前記スタックドキャパシタの、前記第２キャパシタとは非接続側のセルプレートをグランドに接続することを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項３乃至１２のいずれか一項に記載のキャパシタ寄生抵抗評価方法において、
前記第１の電流制御素子の第２主電極と前記第２の電流制御素子の第２主電極とを、第１電源電圧端子に接続し、および前記第２の電流制御素子の制御電極を前記第１電源電圧端子とは電圧が異なる第２電源電圧端子に接続し、および前記第１の電流制御素子の第１主電極をグランドに接続することを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項３乃至１２のいずれか一項に記載のキャパシタ寄生抵抗評価方法において、
全ての前記第１の電流制御素子の第１主電極を互いに接続すると共に、それぞれの該第２主電極を互いに接続し、および全ての前記第２の電流制御素子の第２主電極を互いに接続すると共に、それぞれの制御電極を互いに接続することを特徴とするキャパシタ寄生抵抗評価方法。 - 請求項１４に記載のキャパシタ寄生抵抗評価方法において、
前記第１の電流制御素子の第１主電極をグランドに接続し、前記第１の電流制御素子の第２主電極と前記第２の電流制御素子の第２主電極とを前記第１電源電圧端子に接続し、および前記第２の電流制御素子の制御電極に、該第２の電流制御素子のしきい値電圧の実質的に２倍の電圧を印加する端子に接続することを特徴とするキャパシタ寄生抵抗評価方法。
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