JPH11204608A - キャパシタ寄生抵抗測定回路、その測定方法、およびその評価方法 - Google Patents
キャパシタ寄生抵抗測定回路、その測定方法、およびその評価方法Info
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- JPH11204608A JPH11204608A JP10005169A JP516998A JPH11204608A JP H11204608 A JPH11204608 A JP H11204608A JP 10005169 A JP10005169 A JP 10005169A JP 516998 A JP516998 A JP 516998A JP H11204608 A JPH11204608 A JP H11204608A
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Landscapes
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Abstract
(57)【要約】
【課題】 ＤＲＡＭにおけるキャパシタの寄生抵抗を簡
単かつ安価に測定すること。 【解決手段】 このキャパシタ寄生抵抗測定回路は、ソ
ース電極Ｖs1とドレイン電極Ｖd1とゲート電極Ｖg1とを
備えた第１のＮチャネル形ＭＯＳＦＥＴＴr1と、ソース
電極Ｖs2とドレイン電極Ｖd2とゲート電極Ｖg2とを備え
た第２のＮチャネル形ＭＯＳＦＥＴＴr2と、キャパシタ
Ｃとを備え、および第１のＮチャネル形ＭＯＳＦＥＴＴ
r1のゲート電極Ｖg1に第２のＮチャネル形ＭＯＳＦＥＴ
Ｔr2のソース電極Ｖs2とキャパシタＣの一方の端子Ｖb
とを電気的に接続するように構成されている。
単かつ安価に測定すること。 【解決手段】 このキャパシタ寄生抵抗測定回路は、ソ
ース電極Ｖs1とドレイン電極Ｖd1とゲート電極Ｖg1とを
備えた第１のＮチャネル形ＭＯＳＦＥＴＴr1と、ソース
電極Ｖs2とドレイン電極Ｖd2とゲート電極Ｖg2とを備え
た第２のＮチャネル形ＭＯＳＦＥＴＴr2と、キャパシタ
Ｃとを備え、および第１のＮチャネル形ＭＯＳＦＥＴＴ
r1のゲート電極Ｖg1に第２のＮチャネル形ＭＯＳＦＥＴ
Ｔr2のソース電極Ｖs2とキャパシタＣの一方の端子Ｖb
とを電気的に接続するように構成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
にＤＲＡＭにおける評価に関する回路、特にキャパシタ
寄生抵抗測定回路、その測定方法、およびその評価方法
に関するものである。
にＤＲＡＭにおける評価に関する回路、特にキャパシタ
寄生抵抗測定回路、その測定方法、およびその評価方法
に関するものである。
【０００２】
【従来の技術】従来、ＤＲＡＭのホールドタイムあるい
はリテンションタイムの評価は、次のように行ってい
た。
はリテンションタイムの評価は、次のように行ってい
た。
【０００３】実際のデバイスをまず作成する。次に、各
ビットに対し書き込みと読み出しを行う。この時、その
書き込みから読み出しまでの時間を徐々に長くしてい
く。そして、読み出しが初めて出来なくなるまでの時間
をホールドタイムとみなす。このようにして、ＤＲＡＭ
のホールドタイムについて、各ビット毎に評価を行う。
ビットに対し書き込みと読み出しを行う。この時、その
書き込みから読み出しまでの時間を徐々に長くしてい
く。そして、読み出しが初めて出来なくなるまでの時間
をホールドタイムとみなす。このようにして、ＤＲＡＭ
のホールドタイムについて、各ビット毎に評価を行う。
【０００４】ホールドタイムを決定している要因につい
ては、一般に次のように理解されている。この点につ
き、以下、図１１を用いて、簡単に説明する。
ては、一般に次のように理解されている。この点につ
き、以下、図１１を用いて、簡単に説明する。
【０００５】図１１は、ＤＲＡＭのメモリセルの等価回
路を示した図である。
路を示した図である。
【０００６】現在、主にＤＲＡＭに使われているセル
は、図１１に示したように１つのＮチャネルＭＯＳ形電
界効果トランジスタ（以下、Ｎチャネル形ＭＯＳＦＥＴ
という）Ｔr と１つのキャパシタＣとから成る１Ｔr １
Ｃ型で構成されている。図１１における抵抗Ｒは、キャ
パシタＣの寄生抵抗である。
は、図１１に示したように１つのＮチャネルＭＯＳ形電
界効果トランジスタ（以下、Ｎチャネル形ＭＯＳＦＥＴ
という）Ｔr と１つのキャパシタＣとから成る１Ｔr １
Ｃ型で構成されている。図１１における抵抗Ｒは、キャ
パシタＣの寄生抵抗である。
【０００７】なお、ここで技術用語として使用している
記号Ｃは、キャパシタ自体を示すと同時にキャパシタの
容量を示す。
記号Ｃは、キャパシタ自体を示すと同時にキャパシタの
容量を示す。
【０００８】キャパシタＣの一方の端子、すなわち第１
端子Ｖb は、Ｎチャネル形ＭＯＳＦＥＴＴr のソース電
極Ｖs に電気的に接続されている。キャパシタＣの他方
の端子、すなわち第２端子Ｖbbは、通常、グランドに接
続されているか、あるいは所定の基準電圧が印加されて
いる。Ｎチャネル形ＭＯＳＦＥＴＴr のゲート電極Ｖg
は、ワード線ＷＬに接続されている。また、ドレイン電
極Ｖd は、ビット線ＢＬに接続されている。
端子Ｖb は、Ｎチャネル形ＭＯＳＦＥＴＴr のソース電
極Ｖs に電気的に接続されている。キャパシタＣの他方
の端子、すなわち第２端子Ｖbbは、通常、グランドに接
続されているか、あるいは所定の基準電圧が印加されて
いる。Ｎチャネル形ＭＯＳＦＥＴＴr のゲート電極Ｖg
は、ワード線ＷＬに接続されている。また、ドレイン電
極Ｖd は、ビット線ＢＬに接続されている。
【０００９】ＤＲＡＭの基本的な動作は、ビット線ＢＬ
に電圧を加え、同時にワード線ＷＬに電圧を加えること
によりキャパシタＣに電荷を注入し情報を書き込む。更
に、ワード線ＷＬに加えていた電圧を落とすことにより
Ｎチャネル形ＭＯＳＦＥＴＴr をオフ（ＯＦＦ）状態と
し、キャパシタＣに情報としての電荷が蓄えられる。
に電圧を加え、同時にワード線ＷＬに電圧を加えること
によりキャパシタＣに電荷を注入し情報を書き込む。更
に、ワード線ＷＬに加えていた電圧を落とすことにより
Ｎチャネル形ＭＯＳＦＥＴＴr をオフ（ＯＦＦ）状態と
し、キャパシタＣに情報としての電荷が蓄えられる。
【００１０】しかし、実際のＤＲＡＭでは、キャパシタ
Ｃにおける漏れ電流が発生することにより電荷が時間と
共に失われていく。この漏れ電流（リーク電流）は寄生
抵抗Ｒを経て流れる。ＤＲＡＭのホールドタイムは、こ
の漏れ電流によりキャパシタＣからある一定量の電荷が
失われ、情報が無くなるまでの時間である。
Ｃにおける漏れ電流が発生することにより電荷が時間と
共に失われていく。この漏れ電流（リーク電流）は寄生
抵抗Ｒを経て流れる。ＤＲＡＭのホールドタイムは、こ
の漏れ電流によりキャパシタＣからある一定量の電荷が
失われ、情報が無くなるまでの時間である。
【００１１】ホールドタイムを長くすることは、ＤＲＡ
Ｍの低消費電力化および高集積化を行う上で非常に重要
となることから、ＤＲＡＭに関しての各種の改良方法に
ついて提案がされている。
Ｍの低消費電力化および高集積化を行う上で非常に重要
となることから、ＤＲＡＭに関しての各種の改良方法に
ついて提案がされている。
【００１２】
【発明が解決しようとする課題】既に説明したように、
ホールドタイムを評価する場合、実際にＤＲＡＭデバイ
スに対して情報の書き込みと読み出しとを繰り返し行っ
て、デバイスの読み出し不能になるまでの時間を測定す
る方法が取られている。
ホールドタイムを評価する場合、実際にＤＲＡＭデバイ
スに対して情報の書き込みと読み出しとを繰り返し行っ
て、デバイスの読み出し不能になるまでの時間を測定す
る方法が取られている。
【００１３】しかし、この方法では、実際のデバイスを
作成する必要がある。しかも、設計に時間がかかる上、
デバイス作製にも長時間を必要とする。その為、ホール
ドタイムの改良を施した場合、その評価を短時間で実施
することは総合的に考えてかなり難しい。さらに、ホー
ルドタイムの測定に高価なテスターが必要となる。
作成する必要がある。しかも、設計に時間がかかる上、
デバイス作製にも長時間を必要とする。その為、ホール
ドタイムの改良を施した場合、その評価を短時間で実施
することは総合的に考えてかなり難しい。さらに、ホー
ルドタイムの測定に高価なテスターが必要となる。
【００１４】また、スタックドキャパシタ構造のＤＲＡ
Ｍの場合、キャパシタが接続されるＮチャネル形ＭＯＳ
ＦＥＴのソース領域の改良を図ってホールドタイムを長
くすることも行われている。しかし、このホールドタイ
ムを評価するためには、このソース領域とは無関係なキ
ャパシタ部も作成する必要がある。このため、ソース領
域だけに改良を加えることができない。
Ｍの場合、キャパシタが接続されるＮチャネル形ＭＯＳ
ＦＥＴのソース領域の改良を図ってホールドタイムを長
くすることも行われている。しかし、このホールドタイ
ムを評価するためには、このソース領域とは無関係なキ
ャパシタ部も作成する必要がある。このため、ソース領
域だけに改良を加えることができない。
【００１５】また、Ｎチャネル形ＭＯＳＦＥＴに測定用
の接合領域のみを形成し、この接合領域を用いて漏れ電
流を測定する方法もある。しかし、この方法ではスタテ
ィックな漏れ電流しか測定ができないため、実際のホー
ルドタイムのような蓄積電荷量の時間依存関係について
は測定することができない。従って、高集積で、低消費
電力のＤＲＡＭを開発するために多くの時間を要する点
が大きな障害となっていた。なお、ホールドタイムは、
キャパシタの寄生抵抗の大きさに比例して長くなる。よ
って、キャパシタの寄生抵抗を測定することによって、
ホールドタイムを評価することができる。
の接合領域のみを形成し、この接合領域を用いて漏れ電
流を測定する方法もある。しかし、この方法ではスタテ
ィックな漏れ電流しか測定ができないため、実際のホー
ルドタイムのような蓄積電荷量の時間依存関係について
は測定することができない。従って、高集積で、低消費
電力のＤＲＡＭを開発するために多くの時間を要する点
が大きな障害となっていた。なお、ホールドタイムは、
キャパシタの寄生抵抗の大きさに比例して長くなる。よ
って、キャパシタの寄生抵抗を測定することによって、
ホールドタイムを評価することができる。
【００１６】そこで、ＤＲＡＭにおけるキャパシタの寄
生抵抗を、早く、しかも簡単かつ安価に測定することの
できる回路と、測定方法の出現が望まれていた。
生抵抗を、早く、しかも簡単かつ安価に測定することの
できる回路と、測定方法の出現が望まれていた。
【００１７】また、ＤＲＡＭのホールドタイムの評価を
簡単に測定できる手法の出現が望まれていた。
簡単に測定できる手法の出現が望まれていた。
【００１８】
【課題を解決するための手段】この目的の達成を図るた
め、この発明のキャパシタ寄生抵抗測定回路は、第１主
電極と第２主電極と制御電極とを備えた第１の電流制御
素子と、第１主電極と第２主電極と制御電極とを備えた
第２の電流制御素子と、キャパシタとを共通の基板に備
え、第２の電流制御素子およびキャパシタはＤＲＡＭの
メモリセルを構成し、および第１の電流制御素子の制御
電極に第２の電流制御素子の第１主電極とキャパシタの
一方の端子とを電気的に接続してあることを特徴とす
る。
め、この発明のキャパシタ寄生抵抗測定回路は、第１主
電極と第２主電極と制御電極とを備えた第１の電流制御
素子と、第１主電極と第２主電極と制御電極とを備えた
第２の電流制御素子と、キャパシタとを共通の基板に備
え、第２の電流制御素子およびキャパシタはＤＲＡＭの
メモリセルを構成し、および第１の電流制御素子の制御
電極に第２の電流制御素子の第１主電極とキャパシタの
一方の端子とを電気的に接続してあることを特徴とす
る。
【００１９】このように構成すれば、１個の第１の電流
制御素子をＤＲＡＭに付加するという必要最小限の回路
構成で、ＤＲＡＭのキャパシタの寄生抵抗の大きさを第
１の電流制御素子の第１および第２主電極間を流れる、
キャパシタからのリーク電流の大きさとして測定するこ
とが出来る。よって、ＤＲＡＭの他の不要な回路を作成
しない分だけ作成が簡単でしかも小型に作成できる。よ
って、測定回路の作成時間の節約になり、しかも、基板
の上に一度に多数の測定回路を実装できるので、測定効
率が向上する。
制御素子をＤＲＡＭに付加するという必要最小限の回路
構成で、ＤＲＡＭのキャパシタの寄生抵抗の大きさを第
１の電流制御素子の第１および第２主電極間を流れる、
キャパシタからのリーク電流の大きさとして測定するこ
とが出来る。よって、ＤＲＡＭの他の不要な回路を作成
しない分だけ作成が簡単でしかも小型に作成できる。よ
って、測定回路の作成時間の節約になり、しかも、基板
の上に一度に多数の測定回路を実装できるので、測定効
率が向上する。
【００２０】この発明の実施にあたり、好ましくは、キ
ャパシタは互いに電気的に接続されている第１および第
２キャパシタを備え、第２キャパシタは、基板と基板に
設けられた、第２の電流制御素子の第１主電極用の領域
（以下、第１主電極領域という。）との間に接合容量を
形成するジャンクションキャパシタとするのが良い。
ャパシタは互いに電気的に接続されている第１および第
２キャパシタを備え、第２キャパシタは、基板と基板に
設けられた、第２の電流制御素子の第１主電極用の領域
（以下、第１主電極領域という。）との間に接合容量を
形成するジャンクションキャパシタとするのが良い。
【００２１】このように構成すれば、見かけ上のキャパ
シタ以外に、第２の電流制御素子の第１主電極と基板と
の接合容量も測定対象に入れることができ、より正確に
キャパシタの寄生抵抗の測定ができる。
シタ以外に、第２の電流制御素子の第１主電極と基板と
の接合容量も測定対象に入れることができ、より正確に
キャパシタの寄生抵抗の測定ができる。
【００２２】また、この発明の好適実施例では、基板に
個別に設けられたアクティブ領域を備え、第１キャパシ
タは、基板とアクティブ領域との間に接合容量を形成す
るジャンクションキャパシタとするのが良い。
個別に設けられたアクティブ領域を備え、第１キャパシ
タは、基板とアクティブ領域との間に接合容量を形成す
るジャンクションキャパシタとするのが良い。
【００２３】このように構成すれば、ジャンクションキ
ャパシタのみからなるキャパシタを構成することができ
る。しかも、第１および第２キャパシタを構成する拡散
層を形成するにあたって、イオン注入するためのイオン
種を変えたり、イオン注入法における熱処理条件を変え
る等の改良を施すことができる。よって、様々な条件下
でイオン注入後、所定の温度で所定の時間アニール処理
することにより形成された拡散層のキャパシタ寄生抵抗
を測定し比較すれば、キャパシタ寄生抵抗を最も大きく
することができる、イオン種の特定および拡散層形成に
必要な熱処理条件等の特定が可能となる。
ャパシタのみからなるキャパシタを構成することができ
る。しかも、第１および第２キャパシタを構成する拡散
層を形成するにあたって、イオン注入するためのイオン
種を変えたり、イオン注入法における熱処理条件を変え
る等の改良を施すことができる。よって、様々な条件下
でイオン注入後、所定の温度で所定の時間アニール処理
することにより形成された拡散層のキャパシタ寄生抵抗
を測定し比較すれば、キャパシタ寄生抵抗を最も大きく
することができる、イオン種の特定および拡散層形成に
必要な熱処理条件等の特定が可能となる。
【００２４】また、この発明の好適実施例では、第１キ
ャパシタは、基板の上側に個別に設けられているスタッ
クドキャパシタであるのが良い。
ャパシタは、基板の上側に個別に設けられているスタッ
クドキャパシタであるのが良い。
【００２５】このように構成すれば、スタックドキャパ
シタの寄生抵抗を評価することができる。
シタの寄生抵抗を評価することができる。
【００２６】また、この発明の実施にあたり、好ましく
は、キャパシタは、基板と基板に設けられていて第２の
電流制御素子の第１主電極用の領域（以下、第１主電極
領域という。）との間に接合容量を形成するジャンクシ
ョンキャパシタであるのが良い。
は、キャパシタは、基板と基板に設けられていて第２の
電流制御素子の第１主電極用の領域（以下、第１主電極
領域という。）との間に接合容量を形成するジャンクシ
ョンキャパシタであるのが良い。
【００２７】このように構成すれば、第２の電流制御素
子の第１主電極を、ジャンクションキャパシタとして兼
用することができるので、基板上に回路を実装する場
合、実装スペースの節約になり、装置をより小型化する
ことが可能となる。
子の第１主電極を、ジャンクションキャパシタとして兼
用することができるので、基板上に回路を実装する場
合、実装スペースの節約になり、装置をより小型化する
ことが可能となる。
【００２８】また、この発明の実施にあたり、好ましく
は、スタックドキャパシタの、第２キャパシタとは非接
続側のセルプレートをグランドに接続してあるのが良
い。
は、スタックドキャパシタの、第２キャパシタとは非接
続側のセルプレートをグランドに接続してあるのが良
い。
【００２９】また、この発明の好適実施例では、第１の
電流制御素子の第２主電極と第２の電流制御素子の第２
主電極とを、第１電源電圧端子に接続してあり、および
第２の電流制御素子の制御電極を第１電源電圧端子とは
電圧が異なる第２電源電圧端子に接続してあり、および
第１の電流制御素子の第１主電極をグランドに接続する
のが良い。
電流制御素子の第２主電極と第２の電流制御素子の第２
主電極とを、第１電源電圧端子に接続してあり、および
第２の電流制御素子の制御電極を第１電源電圧端子とは
電圧が異なる第２電源電圧端子に接続してあり、および
第１の電流制御素子の第１主電極をグランドに接続する
のが良い。
【００３０】また、この発明の実施にあたり、好ましく
は、全ての第１の電流制御素子の第１主電極を互いに接
続すると共に、それぞれの第２主電極を互いに接続し、
および全ての第２の電流制御素子の第２主電極を互いに
接続すると共に、それぞれの制御電極を互いに接続する
のが良い。
は、全ての第１の電流制御素子の第１主電極を互いに接
続すると共に、それぞれの第２主電極を互いに接続し、
および全ての第２の電流制御素子の第２主電極を互いに
接続すると共に、それぞれの制御電極を互いに接続する
のが良い。
【００３１】このように構成すれば、一度に多数のキャ
パシタの寄生抵抗を測定して、それぞれの寄生抵抗を比
較評価することが出来るので効率がよい。
パシタの寄生抵抗を測定して、それぞれの寄生抵抗を比
較評価することが出来るので効率がよい。
【００３２】また、この発明の好適実施例では、第１の
電流制御素子の第１主電極をグランドに接続し、第１の
電流制御素子の第２主電極と第２の電流制御素子の第２
主電極とを第１電源電圧端子に接続し、および第２の電
流制御素子の制御電極に、第２の電流制御素子のしきい
値電圧の実質的に２倍の電圧を印加する端子に接続して
あることが望ましい。
電流制御素子の第１主電極をグランドに接続し、第１の
電流制御素子の第２主電極と第２の電流制御素子の第２
主電極とを第１電源電圧端子に接続し、および第２の電
流制御素子の制御電極に、第２の電流制御素子のしきい
値電圧の実質的に２倍の電圧を印加する端子に接続して
あることが望ましい。
【００３３】このように構成すれば、実際のＤＲＡＭに
近いスタックドキャパシタを作成することができる。よ
って、より実際のＤＲＡＭに近いキャパシタの寄生抵抗
を測定できる。
近いスタックドキャパシタを作成することができる。よ
って、より実際のＤＲＡＭに近いキャパシタの寄生抵抗
を測定できる。
【００３４】また、この発明の実施にあたり、好ましく
は、第１および第２の電流制御素子をそれぞれ第１およ
び第２のＮチャネル形モストランジスタとし、その第１
主電極をソース電極とし、その第２主電極をドレイン電
極とし、およびその制御電極をゲート電極としてあるこ
とが望ましい。
は、第１および第２の電流制御素子をそれぞれ第１およ
び第２のＮチャネル形モストランジスタとし、その第１
主電極をソース電極とし、その第２主電極をドレイン電
極とし、およびその制御電極をゲート電極としてあるこ
とが望ましい。
【００３５】このように構成すれば、ゲート電極の電圧
変化をソース電極およびドレイン電極間の電流変化に変
換するＭＯＳＦＥＴの特性を確実に活用することができ
る。すなわち、キャパシタからの電流のリークに伴うキ
ャパシタの帯電電圧の降下を、第１の電流制御素子のソ
ース・ドレイン間の電流変化に確実に変換することがで
きる。よって、ＤＲＡＭのメモリセルにＭＯＳＦＥＴを
１つ追加するだけで、極めて簡単に小型のキャパシタ寄
生抵抗測定回路を作ることができる。
変化をソース電極およびドレイン電極間の電流変化に変
換するＭＯＳＦＥＴの特性を確実に活用することができ
る。すなわち、キャパシタからの電流のリークに伴うキ
ャパシタの帯電電圧の降下を、第１の電流制御素子のソ
ース・ドレイン間の電流変化に確実に変換することがで
きる。よって、ＤＲＡＭのメモリセルにＭＯＳＦＥＴを
１つ追加するだけで、極めて簡単に小型のキャパシタ寄
生抵抗測定回路を作ることができる。
【００３６】また、この発明の測定方法によれば、第１
主電極と第２主電極と制御電極とを備えた第１の電流制
御素子と、第１主電極と第２主電極と制御電極とを備え
た第２の電流制御素子と、キャパシタとを共通の基板に
備え、および第１の電流制御素子の制御電極に第２の電
流制御素子の第１主電極とキャパシタの一方の端子とを
電気的に接続してあり、第１および第２の電流制御素子
をそれぞれ第１および第２のＮチャネル形モストランジ
スタとし、その第１主電極をソース電極とし、その第２
主電極をドレイン電極とし、およびその制御電極をゲー
ト電極とした構成のキャパシタ寄生抵抗測定回路を用い
てキャパシタの寄生抵抗（以下、Ｒという）を測定する
にあたって、以下の条件式を用いて寄生抵抗Ｒを算出す
ることを特徴とする。
主電極と第２主電極と制御電極とを備えた第１の電流制
御素子と、第１主電極と第２主電極と制御電極とを備え
た第２の電流制御素子と、キャパシタとを共通の基板に
備え、および第１の電流制御素子の制御電極に第２の電
流制御素子の第１主電極とキャパシタの一方の端子とを
電気的に接続してあり、第１および第２の電流制御素子
をそれぞれ第１および第２のＮチャネル形モストランジ
スタとし、その第１主電極をソース電極とし、その第２
主電極をドレイン電極とし、およびその制御電極をゲー
ト電極とした構成のキャパシタ寄生抵抗測定回路を用い
てキャパシタの寄生抵抗（以下、Ｒという）を測定する
にあたって、以下の条件式を用いて寄生抵抗Ｒを算出す
ることを特徴とする。
【００３７】Ｒ＝−ｔ／[ Ｃ0 ・ｌｎ｛〔√（Ｉd(t)／
Ａ）−Ｖth〕／ＶD ｝] 但し、Ｃ0 はキャパシタの容量、Ｉd(t)はある測定時間
ｔにおける第１のＮチャネル形ＭＯＳＦＥＴを流れる電
流、Ａは第１のＭＯＳＦＥＴに固有の定数、Ｖthは第１
のＮチャネル形ＭＯＳＦＥＴのしきい値電圧、およびＶ
D は測定時間ｔ＝０における第１のＮチャネル形ＭＯＳ
ＦＥＴのゲート電極の電圧とする。
Ａ）−Ｖth〕／ＶD ｝] 但し、Ｃ0 はキャパシタの容量、Ｉd(t)はある測定時間
ｔにおける第１のＮチャネル形ＭＯＳＦＥＴを流れる電
流、Ａは第１のＭＯＳＦＥＴに固有の定数、Ｖthは第１
のＮチャネル形ＭＯＳＦＥＴのしきい値電圧、およびＶ
D は測定時間ｔ＝０における第１のＮチャネル形ＭＯＳ
ＦＥＴのゲート電極の電圧とする。
【００３８】このように構成すれば、寄生抵抗Ｒのパラ
メータが、測定時間ｔと第１のＮチャネル形ＭＯＳＦＥ
Ｔを流れる電流Ｉd(t)であるので、ある測定時間ｔにお
ける第１のＮチャネル形ＭＯＳＦＥＴを流れる電流Ｉd
(t)が分かれば、容易に寄生抵抗Ｒを算出することがで
きる。
メータが、測定時間ｔと第１のＮチャネル形ＭＯＳＦＥ
Ｔを流れる電流Ｉd(t)であるので、ある測定時間ｔにお
ける第１のＮチャネル形ＭＯＳＦＥＴを流れる電流Ｉd
(t)が分かれば、容易に寄生抵抗Ｒを算出することがで
きる。
【００３９】また、この発明の測定方法の好適実施例に
よれば、このキャパシタ寄生抵抗測定回路を用いてキャ
パシタの寄生抵抗を測定するにあたり、第２のＮチャネ
ル形ＭＯＳＦＥＴを通電状態にするために第２のＮチャ
ネル形ＭＯＳＦＥＴのゲート電極に所定の電圧を印加し
てキャパシタを帯電させる第１の処理と、第２のＮチャ
ネル形ＭＯＳＦＥＴのゲート電極を無通電状態にするた
めに第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に印
加した電圧を解消する第２の処理と、第１の処理で帯電
させたキャパシタの電位降下に比例して変化する、第１
のＮチャネル形ＭＯＳＦＥＴを流れる電流を、第２の処
理の終了時点から測定して条件式からキャパシタの寄生
抵抗Ｒを求める第３の処理とを含むことが望ましい。
よれば、このキャパシタ寄生抵抗測定回路を用いてキャ
パシタの寄生抵抗を測定するにあたり、第２のＮチャネ
ル形ＭＯＳＦＥＴを通電状態にするために第２のＮチャ
ネル形ＭＯＳＦＥＴのゲート電極に所定の電圧を印加し
てキャパシタを帯電させる第１の処理と、第２のＮチャ
ネル形ＭＯＳＦＥＴのゲート電極を無通電状態にするた
めに第２のＮチャネル形ＭＯＳＦＥＴのゲート電極に印
加した電圧を解消する第２の処理と、第１の処理で帯電
させたキャパシタの電位降下に比例して変化する、第１
のＮチャネル形ＭＯＳＦＥＴを流れる電流を、第２の処
理の終了時点から測定して条件式からキャパシタの寄生
抵抗Ｒを求める第３の処理とを含むことが望ましい。
【００４０】このように構成すれば、キャパシタに帯電
させた電荷がリークしていく状態を第１の電流制御素子
の第１および第２主電極間を流れる電流の変化として測
定することができ、その測定は、従来周知の技術を用い
て、すなわち、例えば第１主電極をグランド間に電流計
を設けるか電圧計を設けて、行うことができる。
させた電荷がリークしていく状態を第１の電流制御素子
の第１および第２主電極間を流れる電流の変化として測
定することができ、その測定は、従来周知の技術を用い
て、すなわち、例えば第１主電極をグランド間に電流計
を設けるか電圧計を設けて、行うことができる。
【００４１】また、この発明の好適実施例では、スタッ
クドキャパシタを用いたキャパシタ寄生抵抗測定方法に
おいて、キャパシタ寄生抵抗測定回路として第１および
第２測定回路を用意し、第１測定回路の前記キャパシタ
を、基板と基板に設けられた、第２の電流制御素子の第
１主電極用の第１主電極領域との間に接合容量を形成す
るジャンクションキャパシタとし、第２測定回路の前記
キャパシタを、ジャンクションキャパシタと基板の上側
に個別に設けられたスタックドキャパシタとを総合した
総合キャパシタとし、第１および第２測定回路のそれぞ
れについて測定時間ｔと電流Ｉd(t)の関係を測定し、こ
れらｔとＩd(t)の値および条件式から、それぞれの測定
回路における寄生抵抗ＲをＲJ およびＲT としてそれぞ
れ求め、得られた寄生抵抗ＲJ およびＲT に基づいて総
合キャパシタのスタックドキャパシタについての寄生抵
抗ＲSを求めることが可能である。
クドキャパシタを用いたキャパシタ寄生抵抗測定方法に
おいて、キャパシタ寄生抵抗測定回路として第１および
第２測定回路を用意し、第１測定回路の前記キャパシタ
を、基板と基板に設けられた、第２の電流制御素子の第
１主電極用の第１主電極領域との間に接合容量を形成す
るジャンクションキャパシタとし、第２測定回路の前記
キャパシタを、ジャンクションキャパシタと基板の上側
に個別に設けられたスタックドキャパシタとを総合した
総合キャパシタとし、第１および第２測定回路のそれぞ
れについて測定時間ｔと電流Ｉd(t)の関係を測定し、こ
れらｔとＩd(t)の値および条件式から、それぞれの測定
回路における寄生抵抗ＲをＲJ およびＲT としてそれぞ
れ求め、得られた寄生抵抗ＲJ およびＲT に基づいて総
合キャパシタのスタックドキャパシタについての寄生抵
抗ＲSを求めることが可能である。
【００４２】この場合には、第１および第２測定回路の
それぞれのＤＲＡＭのメモリセルを構成する部分を同一
の構成として作成しておけば、第１測定回路に含まれる
ジャンクションキャパシタの寄生抵抗ＲJ は、第２測定
回路に含まれるジャンクションキャパシタの寄生抵抗と
同じ値となる。このため、第２測定回路に属するキャパ
シタの寄生抵抗ＲT を測定により求めれば、ＲT とＲJ
とからスタックドキャパシタの寄生抵抗ＲS を求めるこ
とができる。また、キャパシタがスタックドキャパシタ
である場合、当該キャパシタ、特にキャパシタを構成す
る誘電体膜の寄生抵抗および接合領域の寄生抵抗を、そ
れぞれ求めることができる。
それぞれのＤＲＡＭのメモリセルを構成する部分を同一
の構成として作成しておけば、第１測定回路に含まれる
ジャンクションキャパシタの寄生抵抗ＲJ は、第２測定
回路に含まれるジャンクションキャパシタの寄生抵抗と
同じ値となる。このため、第２測定回路に属するキャパ
シタの寄生抵抗ＲT を測定により求めれば、ＲT とＲJ
とからスタックドキャパシタの寄生抵抗ＲS を求めるこ
とができる。また、キャパシタがスタックドキャパシタ
である場合、当該キャパシタ、特にキャパシタを構成す
る誘電体膜の寄生抵抗および接合領域の寄生抵抗を、そ
れぞれ求めることができる。
【００４３】また、この発明の好適実施例によれば、Ｄ
ＲＡＭを構成しているキャパシタの一端を電流制御素子
の制御電極に接続して、キャパシタからの電流のリーク
に伴うキャパシタの電荷量の変化により、電流制御素子
の第１主電極と第２主電極との間を流れる電流を変化さ
せ、電流特性を測定して、電流特性からキャパシタのリ
ーク特性を測定するのが良い。
ＲＡＭを構成しているキャパシタの一端を電流制御素子
の制御電極に接続して、キャパシタからの電流のリーク
に伴うキャパシタの電荷量の変化により、電流制御素子
の第１主電極と第２主電極との間を流れる電流を変化さ
せ、電流特性を測定して、電流特性からキャパシタのリ
ーク特性を測定するのが良い。
【００４４】このように構成すれば、電流制御素子の制
御電極の電圧変化を第１主電極と第２主電極との間を流
れる電流変化特性をキャパシタ寄生抵抗の測定に利用す
ることができる。
御電極の電圧変化を第１主電極と第２主電極との間を流
れる電流変化特性をキャパシタ寄生抵抗の測定に利用す
ることができる。
【００４５】また、この発明の実施にあたり、好ましく
は、電流制御素子をＮチャネル形ＭＯＳＦＥＴとし、お
よび第１主電極をソース電極とし、および第２主電極を
ドレイン電極とし、および制御電極をゲート電極とする
ことが好ましい。
は、電流制御素子をＮチャネル形ＭＯＳＦＥＴとし、お
よび第１主電極をソース電極とし、および第２主電極を
ドレイン電極とし、および制御電極をゲート電極とする
ことが好ましい。
【００４６】また、この発明のキャパシタ寄生抵抗評価
方法の実施にあたり、好ましくは、上述したキャパシタ
寄生抵抗測定回路を２組以上用意し、これらキャパシタ
寄生抵抗測定回路に対して、上述したキャパシタ寄生抵
抗測定方法を適用して、異なるキャパシタ寄生抵抗測定
回路のそれぞれに含まれているキャパシタの寄生抵抗を
それぞれ測定し、測定された寄生抵抗のうち最も寄生抵
抗の値が大きいキャパシタが所属するキャパシタ寄生抵
抗測定回路の当該キャパシタの製造方法を最良と判断す
ることが望ましい。
方法の実施にあたり、好ましくは、上述したキャパシタ
寄生抵抗測定回路を２組以上用意し、これらキャパシタ
寄生抵抗測定回路に対して、上述したキャパシタ寄生抵
抗測定方法を適用して、異なるキャパシタ寄生抵抗測定
回路のそれぞれに含まれているキャパシタの寄生抵抗を
それぞれ測定し、測定された寄生抵抗のうち最も寄生抵
抗の値が大きいキャパシタが所属するキャパシタ寄生抵
抗測定回路の当該キャパシタの製造方法を最良と判断す
ることが望ましい。
【００４７】このように構成すれば、上述した測定回路
と測定方法を用いて、ホールドタイムを寄生抵抗の大小
として測定してホールドタイムの評価を行い、その評価
結果に基づいて、幾つかある製造方法の中から最良の製
造方法を特定することができる。
と測定方法を用いて、ホールドタイムを寄生抵抗の大小
として測定してホールドタイムの評価を行い、その評価
結果に基づいて、幾つかある製造方法の中から最良の製
造方法を特定することができる。
【００４８】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。なお、図中、各構成成分の
大きさ、形状および配置関係は、この発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎないことを理解され
たい。
実施の形態につき説明する。なお、図中、各構成成分の
大きさ、形状および配置関係は、この発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎないことを理解され
たい。
【００４９】＜第１の実施の形態＞図１は、この発明の
キャパシタ寄生抵抗測定回路の第１の実施の形態を示
す。
キャパシタ寄生抵抗測定回路の第１の実施の形態を示
す。
【００５０】この発明のキャパシタ寄生抵抗測定回路
は、図１に示すように、共通の基板に、測定部１０を構
成する第１の電流制御素子Ｔr1と、ＤＲＡＭのメモリセ
ル２０を構成する第２の電流制御素子Ｔr2およびキャパ
シタＣとを備えている。この第１の電流制御素子を、こ
こでは第１のＮチャネル形ＭＯＳＦＥＴＴr1とする。ま
た、第２の電流制御素子を、ここでは第２のＮチャネル
形ＭＯＳＦＥＴＴr2とする。
は、図１に示すように、共通の基板に、測定部１０を構
成する第１の電流制御素子Ｔr1と、ＤＲＡＭのメモリセ
ル２０を構成する第２の電流制御素子Ｔr2およびキャパ
シタＣとを備えている。この第１の電流制御素子を、こ
こでは第１のＮチャネル形ＭＯＳＦＥＴＴr1とする。ま
た、第２の電流制御素子を、ここでは第２のＮチャネル
形ＭＯＳＦＥＴＴr2とする。
【００５１】通常、ＤＲＡＭのメモリセルは、情報を電
荷として蓄積するキャパシタを有していて、このキャパ
シタには３通りの形態がある。第１の形態は、キャパシ
タをジャンクションキャパシタで形成する場合であり、
第２の形態では、キャパシタをジャンクションキャパシ
タとスタックドキャパシタとで形成する場合であり、更
に第３の形態として、キャパシタを２つの個別のジャン
クションキャパシタで形成する場合である。
荷として蓄積するキャパシタを有していて、このキャパ
シタには３通りの形態がある。第１の形態は、キャパシ
タをジャンクションキャパシタで形成する場合であり、
第２の形態では、キャパシタをジャンクションキャパシ
タとスタックドキャパシタとで形成する場合であり、更
に第３の形態として、キャパシタを２つの個別のジャン
クションキャパシタで形成する場合である。
【００５２】図１に示す構成例では、キャパシタＣは、
第２および第３の形態のキャパシタの場合を例示してい
る。ここで、第２の形態のキャパシタＣの場合を例にし
て説明する。
第２および第３の形態のキャパシタの場合を例示してい
る。ここで、第２の形態のキャパシタＣの場合を例にし
て説明する。
【００５３】ＤＲＡＭのメモリセル２０で電流がリーク
する領域は、スタックドキャパシタの２つのストレージ
（電極層）間に介在する誘電体膜と、スタックドキャパ
シタと接続する第２のＮチャネル形ＭＯＳＦＥＴＴr2の
ソース領域の２箇所であることが知られている。このス
タックドキャパシタは、Ｎチャネル形ＭＯＳＦＥＴＴr2
とは個別に基板上に設けられている。キャパシタＣは、
その容量成分として、第２の電流制御素子、すなわち、
第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース電極Ｖs2
が有する接合容量である。以下、この接合容量をＣ2 と
表し、この接合容量Ｃ2 を形成するキャパシタを第２キ
ャパシタＣ2 （図１参照）とする。他方、スタックドキ
ャパシタの容量をＣ1 とし、このキャパシタを第２キャ
パシタＣ2 を除く残りのキャパシタとして第１キャパシ
タＣ1 （図１参照）とする。また、キャパシタＣの寄生
抵抗Ｒは、第１キャパシタの寄生抵抗ＲS であるＲ1 と
第２キャパシタの寄生抵抗ＲJ であるＲ2 とを総合した
寄生抵抗ＲT とする。これらの寄生抵抗Ｒ1 およびＲ2
は、対応する第１および第２コンデンサＣ1 およびＣ2
にそれぞれ並列に接続されていると考えられる。よっ
て、キャパシタＣは、図１に示すような等価回路で示さ
れるものと仮定する。
する領域は、スタックドキャパシタの２つのストレージ
（電極層）間に介在する誘電体膜と、スタックドキャパ
シタと接続する第２のＮチャネル形ＭＯＳＦＥＴＴr2の
ソース領域の２箇所であることが知られている。このス
タックドキャパシタは、Ｎチャネル形ＭＯＳＦＥＴＴr2
とは個別に基板上に設けられている。キャパシタＣは、
その容量成分として、第２の電流制御素子、すなわち、
第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース電極Ｖs2
が有する接合容量である。以下、この接合容量をＣ2 と
表し、この接合容量Ｃ2 を形成するキャパシタを第２キ
ャパシタＣ2 （図１参照）とする。他方、スタックドキ
ャパシタの容量をＣ1 とし、このキャパシタを第２キャ
パシタＣ2 を除く残りのキャパシタとして第１キャパシ
タＣ1 （図１参照）とする。また、キャパシタＣの寄生
抵抗Ｒは、第１キャパシタの寄生抵抗ＲS であるＲ1 と
第２キャパシタの寄生抵抗ＲJ であるＲ2 とを総合した
寄生抵抗ＲT とする。これらの寄生抵抗Ｒ1 およびＲ2
は、対応する第１および第２コンデンサＣ1 およびＣ2
にそれぞれ並列に接続されていると考えられる。よっ
て、キャパシタＣは、図１に示すような等価回路で示さ
れるものと仮定する。
【００５４】従って、この回路の構成は、読み出し用の
第１のＮチャネル形ＭＯＳＦＥＴ、書き込み用の第２の
Ｎチャネル形ＭＯＳＦＥＴ、キャパシタＣ1 ，Ｃ2 、お
よびキャパシタＣ1 ，Ｃ2 の寄生抵抗Ｒ1 ，Ｒ2 とから
成っている。
第１のＮチャネル形ＭＯＳＦＥＴ、書き込み用の第２の
Ｎチャネル形ＭＯＳＦＥＴ、キャパシタＣ1 ，Ｃ2 、お
よびキャパシタＣ1 ，Ｃ2 の寄生抵抗Ｒ1 ，Ｒ2 とから
成っている。
【００５５】ここで、第２のＮチャネル形ＭＯＳＦＥＴ
Ｔr2と、キャパシタＣ1 ，Ｃ2 と、寄生抵抗Ｒ1 ，Ｒ2
とから成る回路は、ＤＲＡＭのメモリセル２０の疑似回
路を構成する。そこに測定部１０すなわちセンサー用の
第１のＮチャネル形ＭＯＳＦＥＴＴr1を接続してある。
Ｔr2と、キャパシタＣ1 ，Ｃ2 と、寄生抵抗Ｒ1 ，Ｒ2
とから成る回路は、ＤＲＡＭのメモリセル２０の疑似回
路を構成する。そこに測定部１０すなわちセンサー用の
第１のＮチャネル形ＭＯＳＦＥＴＴr1を接続してある。
【００５６】以下、この構成について図１を用いて詳し
く説明する。
く説明する。
【００５７】第１のＮチャネル形ＭＯＳＦＥＴＴr1は、
第１主電極としてのソース電極Ｖs1と、第２主電極とし
てのドレイン電極Ｖd1と、制御電極としてのゲート電極
Ｖg1とを備えている。同様に、第２のＮチャネル形ＭＯ
ＳＦＥＴＴr2は、第１主電極としてのソース電極Ｖs2
と、第２主電極としてのドレイン電極Ｖd2と、制御電極
としてのゲート電極Ｖg2とを備えている。第１のＮチャ
ネル形ＭＯＳＦＥＴ（以下、第１ＦＥＴと称することも
ある。）Ｔr1のゲート電極Ｖg1には、第２のＮチャネル
形ＭＯＳＦＥＴ（以下、第２ＦＥＴと称することもあ
る。）Ｔr2のソース電極Ｖs2と、第１キャパシタＣ1 の
一方の端子、ここでは第１端子Ｖb-1 と、第２キャパシ
タＣ2 の一方の端子、ここでは第１端子Ｖb-2 とが電気
的に接続されている。尚、通常、第１ＦＥＴＴr1のしき
い値電圧はキャパシタＣ1 ，Ｃ2 の最高電位よりも低く
なるように構成されている。そして、第１ＦＥＴＴr1の
ドレイン電極Ｖd1は、第２ＦＥＴＴr2のドレイン電極Ｖ
d2および第１の電源電圧Ｖ1 に接続され、第１ＦＥＴＴ
r1のソース電極Ｖs1は、グランドに接続され、第２ＦＥ
ＴＴr2のゲート電極Ｖg2は、第２の電源電圧Ｖ2 に接続
される。
第１主電極としてのソース電極Ｖs1と、第２主電極とし
てのドレイン電極Ｖd1と、制御電極としてのゲート電極
Ｖg1とを備えている。同様に、第２のＮチャネル形ＭＯ
ＳＦＥＴＴr2は、第１主電極としてのソース電極Ｖs2
と、第２主電極としてのドレイン電極Ｖd2と、制御電極
としてのゲート電極Ｖg2とを備えている。第１のＮチャ
ネル形ＭＯＳＦＥＴ（以下、第１ＦＥＴと称することも
ある。）Ｔr1のゲート電極Ｖg1には、第２のＮチャネル
形ＭＯＳＦＥＴ（以下、第２ＦＥＴと称することもあ
る。）Ｔr2のソース電極Ｖs2と、第１キャパシタＣ1 の
一方の端子、ここでは第１端子Ｖb-1 と、第２キャパシ
タＣ2 の一方の端子、ここでは第１端子Ｖb-2 とが電気
的に接続されている。尚、通常、第１ＦＥＴＴr1のしき
い値電圧はキャパシタＣ1 ，Ｃ2 の最高電位よりも低く
なるように構成されている。そして、第１ＦＥＴＴr1の
ドレイン電極Ｖd1は、第２ＦＥＴＴr2のドレイン電極Ｖ
d2および第１の電源電圧Ｖ1 に接続され、第１ＦＥＴＴ
r1のソース電極Ｖs1は、グランドに接続され、第２ＦＥ
ＴＴr2のゲート電極Ｖg2は、第２の電源電圧Ｖ2 に接続
される。
【００５８】また、第１キャパシタＣ1 のもう一方の端
子である第２端子Ｖbb-1と、第２キャパシタＣ2 のもう
一方の端子である第２端子Ｖbb-2は、グランドまたは基
準電圧点にそれぞれ接続されている。
子である第２端子Ｖbb-1と、第２キャパシタＣ2 のもう
一方の端子である第２端子Ｖbb-2は、グランドまたは基
準電圧点にそれぞれ接続されている。
【００５９】なお、この回路を用いてキャパシタの寄生
抵抗を測定するには、次のようなプロセスによる。
抵抗を測定するには、次のようなプロセスによる。
【００６０】先ず、第２ＦＥＴＴr2を導通させて、キャ
パシタＣに電荷を蓄積させる。次に、第２ＦＥＴＴr2を
非導通にして、このキャパシタＣを放電させる。この放
電すなわち電流のリークに伴いキャパシタＣの電荷量が
変化する。この電荷量変化は、第１ＦＥＴＴr1のソース
電極Ｖs1とドレイン電極Ｖd1との間を流れる電流に反映
する。そこで、この電流特性を、例えば、ソース電極と
グランドとの間に電流計を接続することにより測定し
て、この電流特性からキャパシタＣのリーク特性を測定
する。
パシタＣに電荷を蓄積させる。次に、第２ＦＥＴＴr2を
非導通にして、このキャパシタＣを放電させる。この放
電すなわち電流のリークに伴いキャパシタＣの電荷量が
変化する。この電荷量変化は、第１ＦＥＴＴr1のソース
電極Ｖs1とドレイン電極Ｖd1との間を流れる電流に反映
する。そこで、この電流特性を、例えば、ソース電極と
グランドとの間に電流計を接続することにより測定し
て、この電流特性からキャパシタＣのリーク特性を測定
する。
【００６１】上述したキャパシタ寄生抵抗測定回路の第
１の実施の形態を用いてキャパシタの寄生抵抗Ｒを測定
するにあたって、後述する条件式（８）を用いてキャパ
シタの寄生抵抗Ｒを算出するができる。
１の実施の形態を用いてキャパシタの寄生抵抗Ｒを測定
するにあたって、後述する条件式（８）を用いてキャパ
シタの寄生抵抗Ｒを算出するができる。
【００６２】以下、図１を用いて、キャパシタの寄生抵
抗Ｒを求めるため、この測定回路に外部からテスト電圧
を加えたときの具体的な動作につき説明する。
抗Ｒを求めるため、この測定回路に外部からテスト電圧
を加えたときの具体的な動作につき説明する。
【００６３】図１において、第２ＦＥＴＴr2のドレイン
電極Ｖd2に、第１の電源電圧（第１テスト電圧）Ｖ1 と
して、ここでは２. ０Ｖを加える。また、第２ＦＥＴＴ
r2のゲート電極Ｖg2には、第２ＦＥＴＴr2のしきい値Ｖ
th（約０．８Ｖ）の２倍程度の電圧、すなわち１．６Ｖ
を第１の電源電圧Ｖ1 （２．０Ｖ）に加えた大きさの第
２の電源電圧（第２テスト電圧）Ｖ2 、すなわち３．６
Ｖを印加する。これによりキャパシタＣ1 およびＣ2 お
よび第１ＦＥＴＴr1のゲート電極Ｖg1に、第１の電源電
圧Ｖ1 とほぼ同じ電圧、ここでは２．０Ｖが加わり、そ
のため、キャパシタＣ1 およびＣ2 には、それに対応し
た電荷がそれぞれ蓄えられる（第１の処理）。
電極Ｖd2に、第１の電源電圧（第１テスト電圧）Ｖ1 と
して、ここでは２. ０Ｖを加える。また、第２ＦＥＴＴ
r2のゲート電極Ｖg2には、第２ＦＥＴＴr2のしきい値Ｖ
th（約０．８Ｖ）の２倍程度の電圧、すなわち１．６Ｖ
を第１の電源電圧Ｖ1 （２．０Ｖ）に加えた大きさの第
２の電源電圧（第２テスト電圧）Ｖ2 、すなわち３．６
Ｖを印加する。これによりキャパシタＣ1 およびＣ2 お
よび第１ＦＥＴＴr1のゲート電極Ｖg1に、第１の電源電
圧Ｖ1 とほぼ同じ電圧、ここでは２．０Ｖが加わり、そ
のため、キャパシタＣ1 およびＣ2 には、それに対応し
た電荷がそれぞれ蓄えられる（第１の処理）。
【００６４】これにより、ゲート電極Ｖg1に電圧２．０
Ｖを印加された第１ＦＥＴＴr1は、しきい値電圧Ｖth
（０．８Ｖ）がキャパシタＣの最高電位よりも低いた
め、オン（ＯＮ）状態（通電又は導通状態）となる。こ
のとき、第１ＦＥＴＴr1のソース電極Ｖs1をグランドに
接続して、ドレイン電極Ｖd1に第１の電源電圧Ｖ1 とし
て２．０Ｖを印加すると、一定の電流Ｉd(t)が第１ＦＥ
ＴＴr1のドレイン電極Ｖd1からソース電極Ｖs1へ流れ
る。
Ｖを印加された第１ＦＥＴＴr1は、しきい値電圧Ｖth
（０．８Ｖ）がキャパシタＣの最高電位よりも低いた
め、オン（ＯＮ）状態（通電又は導通状態）となる。こ
のとき、第１ＦＥＴＴr1のソース電極Ｖs1をグランドに
接続して、ドレイン電極Ｖd1に第１の電源電圧Ｖ1 とし
て２．０Ｖを印加すると、一定の電流Ｉd(t)が第１ＦＥ
ＴＴr1のドレイン電極Ｖd1からソース電極Ｖs1へ流れ
る。
【００６５】次に、第２ＦＥＴＴr2のゲート電極Ｖg2の
第２の電源電圧Ｖ2 を０Ｖとする（第２の処理）。
第２の電源電圧Ｖ2 を０Ｖとする（第２の処理）。
【００６６】これにより第２ＦＥＴＴr2は、オフ（ＯＦ
Ｆ）状態（非通電又は非導通状態）となるが、第２ＦＥ
ＴＴr2のゲート電極Ｖg2およびキャパシタＣ1 およびＣ
2 に蓄えられた電荷により第２ＦＥＴＴr2のゲート電極
Ｖg2の電圧は高いままで保持される。その後、時間の経
過と共に、キャパシタＣ1 およびＣ2 の寄生抵抗Ｒ1お
よびＲ2 を介して、それぞれのキャパシタに蓄えられて
いた電荷がキャパシタＣの第２端子Ｖbb-1およびＶbb-2
を経てグランドへとそれぞれ流れるため、第１ＦＥＴＴ
r1のゲート電極Ｖg1の電圧は徐々に低くなっていく。こ
れに応答して、第１ＦＥＴＴr1に流れる電流Ｉd(t)も徐
々に減少していく。このときの電流減少過程を各時間
で、すなわち連続的に或いは離散的に記録することによ
り、以下の条件式（８）からキャパシタＣの寄生抵抗Ｒ
の大きさを知ることができ（第３の処理）、ホールドタ
イムの見積りを行うことができる。
Ｆ）状態（非通電又は非導通状態）となるが、第２ＦＥ
ＴＴr2のゲート電極Ｖg2およびキャパシタＣ1 およびＣ
2 に蓄えられた電荷により第２ＦＥＴＴr2のゲート電極
Ｖg2の電圧は高いままで保持される。その後、時間の経
過と共に、キャパシタＣ1 およびＣ2 の寄生抵抗Ｒ1お
よびＲ2 を介して、それぞれのキャパシタに蓄えられて
いた電荷がキャパシタＣの第２端子Ｖbb-1およびＶbb-2
を経てグランドへとそれぞれ流れるため、第１ＦＥＴＴ
r1のゲート電極Ｖg1の電圧は徐々に低くなっていく。こ
れに応答して、第１ＦＥＴＴr1に流れる電流Ｉd(t)も徐
々に減少していく。このときの電流減少過程を各時間
で、すなわち連続的に或いは離散的に記録することによ
り、以下の条件式（８）からキャパシタＣの寄生抵抗Ｒ
の大きさを知ることができ（第３の処理）、ホールドタ
イムの見積りを行うことができる。
【００６７】以下、キャパシタＣの寄生抵抗Ｒと電流Ｉ
d(t)と時間ｔとの条件式について説明する。
d(t)と時間ｔとの条件式について説明する。
【００６８】図１に示すように、第１ＦＥＴＴr1のドレ
イン電流をＩd(t)とすると、近似的に Ｉd(t)＝（１／２）・μeff ・（Ｗ／Ｌ）・（εox／Ｔox）・（Ｖg(t)- Ｖth )2・・・（１） と表される。
イン電流をＩd(t)とすると、近似的に Ｉd(t)＝（１／２）・μeff ・（Ｗ／Ｌ）・（εox／Ｔox）・（Ｖg(t)- Ｖth )2・・・（１） と表される。
【００６９】ここで、μeff は第１ＦＥＴＴr1の電子移
動度、εoxは第１ＦＥＴＴr1のゲート酸化膜の誘電率、
Ｗは第１ＦＥＴＴr1のゲート幅、Ｖg(t)は時間ｔにおけ
る第１ＦＥＴＴr1のゲート電圧であってキャパシタＣと
寄生抵抗Ｒとに依存する電圧、Ｌは第１ＦＥＴＴr1のゲ
ート長、Ｖthは第１ＦＥＴＴr1のしきい値電圧、および
Ｔoxは第１ＦＥＴＴr1のゲート容量である。
動度、εoxは第１ＦＥＴＴr1のゲート酸化膜の誘電率、
Ｗは第１ＦＥＴＴr1のゲート幅、Ｖg(t)は時間ｔにおけ
る第１ＦＥＴＴr1のゲート電圧であってキャパシタＣと
寄生抵抗Ｒとに依存する電圧、Ｌは第１ＦＥＴＴr1のゲ
ート長、Ｖthは第１ＦＥＴＴr1のしきい値電圧、および
Ｔoxは第１ＦＥＴＴr1のゲート容量である。
【００７０】ここで、 Ａ＝（１／２）・μeff ・（Ｗ／Ｌ）・（εox／Ｔox）・・・（２） とすると、このＡは第１ＦＥＴＴr1に固有の定数とな
り、条件式（１）は、 Ｉd(t)＝Ａ・（Ｖg(t)- Ｖth)2・・・（３） と表される。
り、条件式（１）は、 Ｉd(t)＝Ａ・（Ｖg(t)- Ｖth)2・・・（３） と表される。
【００７１】一方、条件式（３）におけるＶg(t)は、ｔ
＝０で、Ｖg(0)＝ＶD とすると、一般に知られている通
り、 Ｖg(t)＝ＶD ・ｅｘｐ（−ｔ／τ）・・・（４） と表される。
＝０で、Ｖg(0)＝ＶD とすると、一般に知られている通
り、 Ｖg(t)＝ＶD ・ｅｘｐ（−ｔ／τ）・・・（４） と表される。
【００７２】なお、ここでのτは時定数であり、Ｒをキ
ャパシタの寄生抵抗、Ｃ0 をキャパシタＣの容量とする
と、τ＝ＲＣ0 である。
ャパシタの寄生抵抗、Ｃ0 をキャパシタＣの容量とする
と、τ＝ＲＣ0 である。
【００７３】条件式（４）を条件式（３）に代入する
と、ドレイン電流Ｉd(t)の時間ｔとの関係式が求まり、 Ｉd(t)＝Ａ・（ＶD ・ｅｘｐ（−ｔ／τ）- Ｖth)2・・・（５） となる。
と、ドレイン電流Ｉd(t)の時間ｔとの関係式が求まり、 Ｉd(t)＝Ａ・（ＶD ・ｅｘｐ（−ｔ／τ）- Ｖth)2・・・（５） となる。
【００７４】ここで、ＡおよびＶthは、単体トランジス
タを用いて実際に測定することにより求めることができ
ので、τを求める式に整理するために式（５）を変形す
ると、 −ｔ／τ＝ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝・・・（６） よって、τ＝ＲＣ0 より、 τ＝−ｔ／ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝＝ＲＣ0 ・・（７） 従って、Ｒを求める式に整理すると、 Ｒ＝−ｔ／[ Ｃ0 ・ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝] ・・（８） となる。
タを用いて実際に測定することにより求めることができ
ので、τを求める式に整理するために式（５）を変形す
ると、 −ｔ／τ＝ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝・・・（６） よって、τ＝ＲＣ0 より、 τ＝−ｔ／ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝＝ＲＣ0 ・・（７） 従って、Ｒを求める式に整理すると、 Ｒ＝−ｔ／[ Ｃ0 ・ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕／ＶD ｝] ・・（８） となる。
【００７５】よって、実測により得られた、ある時間ｔ
のドレイン電流Ｉd(t)を測定し、この条件式（８）に代
入することにより、キャパシタの寄生抵抗Ｒが求まる。
のドレイン電流Ｉd(t)を測定し、この条件式（８）に代
入することにより、キャパシタの寄生抵抗Ｒが求まる。
【００７６】尚、キャパシタＣの寄生抵抗Ｒは、図１に
示すように、第１キャパシタＣ1 の寄生抵抗Ｒ1 と第２
キャパシタＣ2 の寄生抵抗Ｒ2 との並列結合で表され
る。よって、これらの関係式は、 Ｒ＝（Ｒ1 ・Ｒ2 ）／（Ｒ1 ＋Ｒ2 ）・・・（９） となる。
示すように、第１キャパシタＣ1 の寄生抵抗Ｒ1 と第２
キャパシタＣ2 の寄生抵抗Ｒ2 との並列結合で表され
る。よって、これらの関係式は、 Ｒ＝（Ｒ1 ・Ｒ2 ）／（Ｒ1 ＋Ｒ2 ）・・・（９） となる。
【００７７】また、同様に、キャパシタＣは、図１に示
すように、第１キャパシタＣ1 と第２キャパシタＣ2 の
並列結合と考えられる。よって、Ｃ0，Ｃ1，Ｃ2 を、キ
ャパシタ、第１キャパシタ、および第２キャパシタの容
量とすると、これらの関係式は、 Ｃ0 ＝Ｃ1 ＋Ｃ2 ・・・（１０） となる。
すように、第１キャパシタＣ1 と第２キャパシタＣ2 の
並列結合と考えられる。よって、Ｃ0，Ｃ1，Ｃ2 を、キ
ャパシタ、第１キャパシタ、および第２キャパシタの容
量とすると、これらの関係式は、 Ｃ0 ＝Ｃ1 ＋Ｃ2 ・・・（１０） となる。
【００７８】このように構成すれば、ゲート電極の電圧
変化をソース電極およびドレイン電極間の電流変化に変
換するという、ＭＯＳＦＥＴの特性をキャパシタ寄生抵
抗の測定に活用することができる。すなわち、キャパシ
タからの電流のリークに伴うキャパシタの電荷量の変化
を、第１のＮチャネル形ＭＯＳＦＥＴＴr1のソース電極
およびドレイン電極間の電流変化に変換することができ
る。この特性を利用して、キャパシタの寄生抵抗Ｒの大
きさを知ることによって、ホールドタイムを容易に評価
することが出来る。
変化をソース電極およびドレイン電極間の電流変化に変
換するという、ＭＯＳＦＥＴの特性をキャパシタ寄生抵
抗の測定に活用することができる。すなわち、キャパシ
タからの電流のリークに伴うキャパシタの電荷量の変化
を、第１のＮチャネル形ＭＯＳＦＥＴＴr1のソース電極
およびドレイン電極間の電流変化に変換することができ
る。この特性を利用して、キャパシタの寄生抵抗Ｒの大
きさを知ることによって、ホールドタイムを容易に評価
することが出来る。
【００７９】また、ＤＲＡＭのメモリセルにＮチャネル
形ＭＯＳＦＥＴを１つ追加するだけで、大規模な回路設
計を必要とすることなく、簡単な電源と電流計によって
評価を行うことが出来る、極めて簡単で安価な小型のキ
ャパシタ寄生抵抗測定回路を作ることができる。
形ＭＯＳＦＥＴを１つ追加するだけで、大規模な回路設
計を必要とすることなく、簡単な電源と電流計によって
評価を行うことが出来る、極めて簡単で安価な小型のキ
ャパシタ寄生抵抗測定回路を作ることができる。
【００８０】なお、上述したように、厳密にキャパシタ
の寄生抵抗Ｒを求めなくても、ホールドタイムの評価を
することはできる。例えば、幾つかのＤＲＡＭの製造方
法のうち、いずれの製造方法によればホールドタイムが
より長くなるか、すなわち寄生抵抗Ｒが小さくなるかを
評価するには、以下のようにすれば良い。
の寄生抵抗Ｒを求めなくても、ホールドタイムの評価を
することはできる。例えば、幾つかのＤＲＡＭの製造方
法のうち、いずれの製造方法によればホールドタイムが
より長くなるか、すなわち寄生抵抗Ｒが小さくなるかを
評価するには、以下のようにすれば良い。
【００８１】上述した、あるいは後述する測定回路に上
述したような測定方法を適用して、異なる製造方法より
なる少なくとも２つのキャパシタの寄生抵抗を測定し、
最も寄生抵抗が大きくなる製造方法を最良とすれば良
い。
述したような測定方法を適用して、異なる製造方法より
なる少なくとも２つのキャパシタの寄生抵抗を測定し、
最も寄生抵抗が大きくなる製造方法を最良とすれば良
い。
【００８２】ところで、図１を参照して説明した上述の
構成例は、キャパシタＣが第２の形態をとる場合であっ
た。しかし、この構成例は、キャパシタＣが第１および
第３の形態をとる場合であっても適用できる。キャパシ
タＣが第１の形態のときは、このキャパシタＣは、１つ
のジャンクションキャパシタＣ2 のみからなる場合であ
るから、図１に示した等価回路中のキャパシタＣ1 との
寄生抵抗Ｒ1 は存在しない。従って、測定されるべき寄
生抵抗Ｒは、このキャパシタＣ2 の寄生抵抗Ｒ2 のみで
あるので、この発明の測定回路で測定される抵抗ＲはＲ
＝Ｒ2 である。
構成例は、キャパシタＣが第２の形態をとる場合であっ
た。しかし、この構成例は、キャパシタＣが第１および
第３の形態をとる場合であっても適用できる。キャパシ
タＣが第１の形態のときは、このキャパシタＣは、１つ
のジャンクションキャパシタＣ2 のみからなる場合であ
るから、図１に示した等価回路中のキャパシタＣ1 との
寄生抵抗Ｒ1 は存在しない。従って、測定されるべき寄
生抵抗Ｒは、このキャパシタＣ2 の寄生抵抗Ｒ2 のみで
あるので、この発明の測定回路で測定される抵抗ＲはＲ
＝Ｒ2 である。
【００８３】また、キャパシタＣが第３の形態をとると
きは、第１および第２キャパシタＣ1 およびＣ2 が、そ
れぞれ個別のジャンクションキャパシタとなる。この場
合には、スタックドキャパシタがジャンクションキャパ
シタに置き換わったことに過ぎないので、寄生抵抗Ｒに
ついては、既に説明した第２の形態の場合と全く同様に
考えればよく、従って、その説明は省略する。
きは、第１および第２キャパシタＣ1 およびＣ2 が、そ
れぞれ個別のジャンクションキャパシタとなる。この場
合には、スタックドキャパシタがジャンクションキャパ
シタに置き換わったことに過ぎないので、寄生抵抗Ｒに
ついては、既に説明した第２の形態の場合と全く同様に
考えればよく、従って、その説明は省略する。
【００８４】（半導体基板上に実装する例について）次
に、キャパシタが上述した３つの形態をとる場合に、実
際の当該測定回路がどのように構成されるかにつき、そ
の構成例を説明する。
に、キャパシタが上述した３つの形態をとる場合に、実
際の当該測定回路がどのように構成されるかにつき、そ
の構成例を説明する。
【００８５】１）Ｃ1 およびＣ2 が共にジャンクション
キャパシタの場合 先ず、第１および第２キャパシタＣ1 およびＣ2 が双方
とも個別のジャンクションキャパシタである第３の形態
の場合のキャパシタ寄生抵抗測定回路の構成例を説明す
る。
キャパシタの場合 先ず、第１および第２キャパシタＣ1 およびＣ2 が双方
とも個別のジャンクションキャパシタである第３の形態
の場合のキャパシタ寄生抵抗測定回路の構成例を説明す
る。
【００８６】図２および図３は、この測定回路を実際に
半導体基板に実装した場合の平面的レイアウトおよび部
分的断面構造をそれぞれ示す概略図である。
半導体基板に実装した場合の平面的レイアウトおよび部
分的断面構造をそれぞれ示す概略図である。
【００８７】そして、図３は図２のＡ−Ａ線に沿って切
って取った断面を示す図である。
って取った断面を示す図である。
【００８８】図２のレイアウトからも理解できるよう
に、読み出し用の第１のＮチャネル形ＭＯＳＦＥＴＴr
1、測定部アクティブ領域ＪＣおよび書き込み用の第２
のＮチャネル形ＭＯＳＦＥＴＴr2が、この順序で一直線
上に並べて形成されている。
に、読み出し用の第１のＮチャネル形ＭＯＳＦＥＴＴr
1、測定部アクティブ領域ＪＣおよび書き込み用の第２
のＮチャネル形ＭＯＳＦＥＴＴr2が、この順序で一直線
上に並べて形成されている。
【００８９】先ず、基板Ｂ中に、第１の電流制御素子と
しての第１ＦＥＴＴr1のアクティブ領域Ｅ1 を分離する
シャロートレンチ分離領域Ｓ1-1 およびＳ1-2 と、これ
らシャロートレンチ分離領域から離間した位置に、第２
の電流制御素子としての第２ＦＥＴＴr2を分離するシャ
ロートレンチ分離領域Ｓ2-1 およびＳ2-2 とを備えてい
る（図３）。
しての第１ＦＥＴＴr1のアクティブ領域Ｅ1 を分離する
シャロートレンチ分離領域Ｓ1-1 およびＳ1-2 と、これ
らシャロートレンチ分離領域から離間した位置に、第２
の電流制御素子としての第２ＦＥＴＴr2を分離するシャ
ロートレンチ分離領域Ｓ2-1 およびＳ2-2 とを備えてい
る（図３）。
【００９０】この図３には表れていないが、第１ＦＥＴ
Ｔr1のフィールド領域の、図面の上下方向の位置に第１
および第２主電極領域としてのソース領域およびドレイ
ン領域をそれぞれ備えている。第２ＦＥＴＴr2のアクテ
ィブ領域Ｅ2 には、第１主電極領域としてのソース電極
領域Ｓ2 および第２主電極領域としてのドレイン電極領
域Ｄ2 を備えている。これらＦＥＴのソースおよびドレ
イン電極領域は拡散層として形成されている。シャロー
トレンチ分離領域Ｓ1-2 とＳ2-1 との間の基板Ｂ中に、
拡散層として形成された、測定用アクティブ領域ＪＣを
備えている（図３）。この測定用アクティブ領域ＪＣ
は、ＤＲＡＭのキャパシタ寄生抵抗を測定するために、
基板Ｂ中に設け、この領域ＪＣと基板Ｂとの間に接合容
量を形成する。第１ＦＥＴＴr1のアクティブ領域Ｅ1 の
上側の基板Ｂ上に、ゲート酸化膜Ｍ1 を挟んで、制御電
極としてのゲート電極Ｇ1 を備え、他方、第２ＦＥＴＴ
r2のアクティブ領域Ｅ2 の上側の基板Ｂ上に、ゲート酸
化膜Ｍ2 を挟んで、制御電極としてのゲート電極Ｇ2 を
備えている。
Ｔr1のフィールド領域の、図面の上下方向の位置に第１
および第２主電極領域としてのソース領域およびドレイ
ン領域をそれぞれ備えている。第２ＦＥＴＴr2のアクテ
ィブ領域Ｅ2 には、第１主電極領域としてのソース電極
領域Ｓ2 および第２主電極領域としてのドレイン電極領
域Ｄ2 を備えている。これらＦＥＴのソースおよびドレ
イン電極領域は拡散層として形成されている。シャロー
トレンチ分離領域Ｓ1-2 とＳ2-1 との間の基板Ｂ中に、
拡散層として形成された、測定用アクティブ領域ＪＣを
備えている（図３）。この測定用アクティブ領域ＪＣ
は、ＤＲＡＭのキャパシタ寄生抵抗を測定するために、
基板Ｂ中に設け、この領域ＪＣと基板Ｂとの間に接合容
量を形成する。第１ＦＥＴＴr1のアクティブ領域Ｅ1 の
上側の基板Ｂ上に、ゲート酸化膜Ｍ1 を挟んで、制御電
極としてのゲート電極Ｇ1 を備え、他方、第２ＦＥＴＴ
r2のアクティブ領域Ｅ2 の上側の基板Ｂ上に、ゲート酸
化膜Ｍ2 を挟んで、制御電極としてのゲート電極Ｇ2 を
備えている。
【００９１】この基板Ｂの上面側には、これらゲート電
極Ｇ1 およびＧ2 を覆う中間絶縁層Ｊ1 が設けられてい
て、この中間絶縁層Ｊ1 に設けたコンタクトホールに導
電性材料、例えばポリシリコンを埋め込んでコンタクト
（又はコンタクト層ともいう。）を形成し、ソース電極
領域、ドレイン電極領域、ゲート電極、測定用アクティ
ブ領域間の所要の電気的接続を行っている。図３に示す
構成例では、ゲート電極Ｇ1 を、コンタクト層Ｆ1-1 、
配線層Ｆ1 およびコンタクト層Ｆ1-2 を経て、測定用ア
クティブ領域ＪＣに接続している。また、この測定用ア
クティブ領域ＪＣを、コンタクト層Ｆ2-1 、配線層Ｆ2
およびコンタクト層Ｆ2-2 を経て、第２ＦＥＴＴr2のソ
ース電極領域Ｓ2 に接続している。そして、第２ＦＥＴ
Ｔr2のドレイン電極領域Ｄ2 を、コンタクト層Ｖd2-1を
経て、第２主電極であるドレイン電極Ｖd2に接続してい
る。尚、この構成例では、図３に示されているこれら配
線層およびドレイン電極領域はもとより、図２に示され
ている配線層や電極も中間絶縁層Ｊ1 の上面に形成され
ている。そして、この中間絶縁層Ｊ1 の上面に、配線や
電極を覆うように、フィールド酸化膜Ｈやパッシベーシ
ョン膜が所要に応じて設けられている。
極Ｇ1 およびＧ2 を覆う中間絶縁層Ｊ1 が設けられてい
て、この中間絶縁層Ｊ1 に設けたコンタクトホールに導
電性材料、例えばポリシリコンを埋め込んでコンタクト
（又はコンタクト層ともいう。）を形成し、ソース電極
領域、ドレイン電極領域、ゲート電極、測定用アクティ
ブ領域間の所要の電気的接続を行っている。図３に示す
構成例では、ゲート電極Ｇ1 を、コンタクト層Ｆ1-1 、
配線層Ｆ1 およびコンタクト層Ｆ1-2 を経て、測定用ア
クティブ領域ＪＣに接続している。また、この測定用ア
クティブ領域ＪＣを、コンタクト層Ｆ2-1 、配線層Ｆ2
およびコンタクト層Ｆ2-2 を経て、第２ＦＥＴＴr2のソ
ース電極領域Ｓ2 に接続している。そして、第２ＦＥＴ
Ｔr2のドレイン電極領域Ｄ2 を、コンタクト層Ｖd2-1を
経て、第２主電極であるドレイン電極Ｖd2に接続してい
る。尚、この構成例では、図３に示されているこれら配
線層およびドレイン電極領域はもとより、図２に示され
ている配線層や電極も中間絶縁層Ｊ1 の上面に形成され
ている。そして、この中間絶縁層Ｊ1 の上面に、配線や
電極を覆うように、フィールド酸化膜Ｈやパッシベーシ
ョン膜が所要に応じて設けられている。
【００９２】このような構成例の平面的レイアウトを図
２を参照して説明する。第１ＦＥＴＴr1のゲート電極Ｇ
1 は、第１ＦＥＴＴr1、測定用アクティブ領域ＪＣおよ
び第２ＦＥＴＴr2の配列方向に沿って延在していて、ア
クティブ領域Ｅ1 の上側中央を横切って設けられてい
る。このゲート電極Ｇ1 の延在方向と直交する上下方向
に、第１主電極としてのソース電極Ｖs1および第２主電
極としてのドレイン電極Ｖd1がそれぞれ設けられてい
て、これら電極Ｖs1およびＶd1は、コンタクト層Ｖs1-1
およびＶd1-1を介して、基板Ｂ中に設けられているそれ
ぞれの電極領域に接続されている。
２を参照して説明する。第１ＦＥＴＴr1のゲート電極Ｇ
1 は、第１ＦＥＴＴr1、測定用アクティブ領域ＪＣおよ
び第２ＦＥＴＴr2の配列方向に沿って延在していて、ア
クティブ領域Ｅ1 の上側中央を横切って設けられてい
る。このゲート電極Ｇ1 の延在方向と直交する上下方向
に、第１主電極としてのソース電極Ｖs1および第２主電
極としてのドレイン電極Ｖd1がそれぞれ設けられてい
て、これら電極Ｖs1およびＶd1は、コンタクト層Ｖs1-1
およびＶd1-1を介して、基板Ｂ中に設けられているそれ
ぞれの電極領域に接続されている。
【００９３】コンタクト領域Ｆ1-1 ，Ｆ1-2 ，Ｆ2-1 ，
Ｆ2-2 およびＶd2-1は、ゲート電極Ｇ1 の延在方向の直
線上に配列して、それぞれ所要の箇所に位置している。
Ｆ2-2 およびＶd2-1は、ゲート電極Ｇ1 の延在方向の直
線上に配列して、それぞれ所要の箇所に位置している。
【００９４】第２ＦＥＴＴr2のゲート電極Ｇ2 は、ゲー
ト電極Ｇ1 の延在方向と直交する方向に延在していて、
アクティブ領域Ｅ2 の上側中央を横切って設けられてい
る。このゲート電極Ｇ2 は、コンタクト層Ｖg2-1を経て
制御電極（ゲート電極）Ｖg2に接続されている。
ト電極Ｇ1 の延在方向と直交する方向に延在していて、
アクティブ領域Ｅ2 の上側中央を横切って設けられてい
る。このゲート電極Ｇ2 は、コンタクト層Ｖg2-1を経て
制御電極（ゲート電極）Ｖg2に接続されている。
【００９５】上述した構成例では、第１キャパシタＣ1
は、測定部アクティブ領域ＪＣに相当する。一方、第２
キャパシタＣ2 は、第２ＦＥＴＴr2の第１主電極、すな
わちソース電極Ｓ2 （図３参照）に相当する。
は、測定部アクティブ領域ＪＣに相当する。一方、第２
キャパシタＣ2 は、第２ＦＥＴＴr2の第１主電極、すな
わちソース電極Ｓ2 （図３参照）に相当する。
【００９６】このように構成すれば、ジャンクションキ
ャパシタのみからなるキャパシタを構成することができ
る。しかも、第１および第２キャパシタＣ1 およびＣ2
を構成する拡散層をイオン注入法により形成するにあた
って、イオン注入するイオン種を変えたり、イオン注入
法における熱処理条件を変える等の改良を施すことがで
きる。よって、様々な条件下でイオン注入後、所定の温
度で所定の時間アニール処理を施すことにより形成した
拡散層のキャパシタ寄生抵抗を測定し比較すれば、キャ
パシタ寄生抵抗を最も大きくするイオン種および熱処理
条件等の特定が可能となる。
ャパシタのみからなるキャパシタを構成することができ
る。しかも、第１および第２キャパシタＣ1 およびＣ2
を構成する拡散層をイオン注入法により形成するにあた
って、イオン注入するイオン種を変えたり、イオン注入
法における熱処理条件を変える等の改良を施すことがで
きる。よって、様々な条件下でイオン注入後、所定の温
度で所定の時間アニール処理を施すことにより形成した
拡散層のキャパシタ寄生抵抗を測定し比較すれば、キャ
パシタ寄生抵抗を最も大きくするイオン種および熱処理
条件等の特定が可能となる。
【００９７】さらに、キャパシタを第１キャパシタと第
２キャパシタとに細分化したので、見かけ上のキャパシ
タ以外に、第２の電流制御素子の第１主電極の接合容量
も測定対象に入れることができ、より正確にキャパシタ
の寄生抵抗の測定ができる。
２キャパシタとに細分化したので、見かけ上のキャパシ
タ以外に、第２の電流制御素子の第１主電極の接合容量
も測定対象に入れることができ、より正確にキャパシタ
の寄生抵抗の測定ができる。
【００９８】次に、この構成例で実際に基板上に実装化
するための製造工程ついて簡単に説明する。
するための製造工程ついて簡単に説明する。
【００９９】図４（Ａ）, （Ｂ）, （Ｃ）は、図２およ
び図３で示した構成例で実際に基板上に実装するための
製造工程について示した説明図である。
び図３で示した構成例で実際に基板上に実装するための
製造工程について示した説明図である。
【０１００】半導体基板Ｂ上、ここではシリコン基板上
に素子分離領域となるシャロートレンチ分離領域（以
下、ＳＴＩという）Ｓ1-1 、Ｓ1-2 、Ｓ2-1 およびＳ2-
2 を形成する。ＳＴＩの形成深さは、通常の３００ｎｍ
程度である（図４（Ａ）参照）。
に素子分離領域となるシャロートレンチ分離領域（以
下、ＳＴＩという）Ｓ1-1 、Ｓ1-2 、Ｓ2-1 およびＳ2-
2 を形成する。ＳＴＩの形成深さは、通常の３００ｎｍ
程度である（図４（Ａ）参照）。
【０１０１】次に、ゲート酸化膜Ｍ１, Ｍ２を熱酸化に
より形成する。この膜厚は、デバイスのサイズにもよる
が、通常６４ＭｂのＤＲＡＭのレベルのデバイスでは、
８〜１０ｎｍ程度である。ゲート酸化膜Ｍ１, Ｍ２上に
ポリシリコンを用いてゲート電極Ｇ1 ，Ｇ2 を形成し、
所定の形状にフォトリソグラフィを用いて加工を行う。
より形成する。この膜厚は、デバイスのサイズにもよる
が、通常６４ＭｂのＤＲＡＭのレベルのデバイスでは、
８〜１０ｎｍ程度である。ゲート酸化膜Ｍ１, Ｍ２上に
ポリシリコンを用いてゲート電極Ｇ1 ，Ｇ2 を形成し、
所定の形状にフォトリソグラフィを用いて加工を行う。
【０１０２】次に、測定部アクティブ領域ＪＣを除い
て、両Ｎチャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2
およびドレイン電極領域Ｄ2 となる拡散層を形成する。
この拡散層は、イオン注入後、所定の温度で所定の時間
アニール処理を施すことにより形成する。この時のイオ
ン種は、使用するＭＯＳＦＥＴがここではＮチャネル形
であり、Ｐ型基板を用いることになるので、Ｎ型の導電
層を形成するためにヒ素（Ａｓ）或いはリン（Ｐ）を用
いる。その後、測定部アクティブ領域ＪＣを形成する領
域に開口を有するレジスト層Ｊr を基板Ｂの上面に設
け、この開口から所定のイオン種を基板Ｂ中にイオン注
入し、所定の温度で所定の時間アニール処理を施すこと
によって測定部アクティブ領域ＪＣとなる拡散層を形成
する（図４（Ｂ）参照）。この様に、測定部アクティブ
領域ＪＣとなる拡散層の形成を、ＭＯＳＦＥＴのソース
電極領域Ｓ2 あるいはドレイン電極領域Ｄ2 となる拡散
層から独立して個別の領域として形成する。
て、両Ｎチャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2
およびドレイン電極領域Ｄ2 となる拡散層を形成する。
この拡散層は、イオン注入後、所定の温度で所定の時間
アニール処理を施すことにより形成する。この時のイオ
ン種は、使用するＭＯＳＦＥＴがここではＮチャネル形
であり、Ｐ型基板を用いることになるので、Ｎ型の導電
層を形成するためにヒ素（Ａｓ）或いはリン（Ｐ）を用
いる。その後、測定部アクティブ領域ＪＣを形成する領
域に開口を有するレジスト層Ｊr を基板Ｂの上面に設
け、この開口から所定のイオン種を基板Ｂ中にイオン注
入し、所定の温度で所定の時間アニール処理を施すこと
によって測定部アクティブ領域ＪＣとなる拡散層を形成
する（図４（Ｂ）参照）。この様に、測定部アクティブ
領域ＪＣとなる拡散層の形成を、ＭＯＳＦＥＴのソース
電極領域Ｓ2 あるいはドレイン電極領域Ｄ2 となる拡散
層から独立して個別の領域として形成する。
【０１０３】このようにすれば、Ｎチャネル形ＭＯＳＦ
ＥＴのソース電極領域Ｓ2 あるいはドレイン電極領域Ｄ
2 はそのままにして、測定部アクティブ領域ＪＣについ
てイオン注入に用いるイオン種等を所望の条件で変える
ことができるので、各種製造条件における接合領域の寄
生抵抗について評価することができる。
ＥＴのソース電極領域Ｓ2 あるいはドレイン電極領域Ｄ
2 はそのままにして、測定部アクティブ領域ＪＣについ
てイオン注入に用いるイオン種等を所望の条件で変える
ことができるので、各種製造条件における接合領域の寄
生抵抗について評価することができる。
【０１０４】次に、レジスト層Ｊr を除去した後、中間
絶縁層Ｊ1 をＣＶＤ法により形成する。そして、この中
間絶縁層Ｊ1 にポリシリコンで形成されたコンタクト層
Ｆ1-1,Ｆ1-2,Ｆ2-1,Ｆ2-2 およびＶd2-1をフォトリソグ
ラフィにより形成する。その後、配線層Ｆをポリシリコ
ンもしくは低抵抗配線金属（例えばアルミニウム）によ
り形成する（図４（Ｃ）参照）。その後、配線層Ｆをフ
ォトリソグラフィにより図３における配線層Ｆ1,Ｆ2,お
よびＶd2のような形状を得ることが出来る。最後に、表
面をフィールド酸化膜Ｈで被覆する。
絶縁層Ｊ1 をＣＶＤ法により形成する。そして、この中
間絶縁層Ｊ1 にポリシリコンで形成されたコンタクト層
Ｆ1-1,Ｆ1-2,Ｆ2-1,Ｆ2-2 およびＶd2-1をフォトリソグ
ラフィにより形成する。その後、配線層Ｆをポリシリコ
ンもしくは低抵抗配線金属（例えばアルミニウム）によ
り形成する（図４（Ｃ）参照）。その後、配線層Ｆをフ
ォトリソグラフィにより図３における配線層Ｆ1,Ｆ2,お
よびＶd2のような形状を得ることが出来る。最後に、表
面をフィールド酸化膜Ｈで被覆する。
【０１０５】以上説明したように、この製造工程を用い
ることにより、従来技術のみで、図２および図３に示す
ような構成を基板上に実装化することができる。
ることにより、従来技術のみで、図２および図３に示す
ような構成を基板上に実装化することができる。
【０１０６】更に、Ｎチャネル形ＭＯＳＦＥＴの拡散層
Ｓ2,Ｄ2 と測定部アクティブ領域ＪＣの拡散層とを別々
に形成することができるので、測定部アクティブ領域の
みの寄生抵抗を評価する場合に都合が良い。つまり、Ｎ
チャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2 あるいは
ドレイン電極領域Ｄ2 はそのままにして、測定部アクテ
ィブ領域ＪＣについてイオン注入法で用いるイオン種等
を所望の条件で変えることができるので、各種製造条件
における接合領域の寄生抵抗について、測定部アクティ
ブ領域ＪＣを用いて評価することができる。
Ｓ2,Ｄ2 と測定部アクティブ領域ＪＣの拡散層とを別々
に形成することができるので、測定部アクティブ領域の
みの寄生抵抗を評価する場合に都合が良い。つまり、Ｎ
チャネル形ＭＯＳＦＥＴのソース電極領域Ｓ2 あるいは
ドレイン電極領域Ｄ2 はそのままにして、測定部アクテ
ィブ領域ＪＣについてイオン注入法で用いるイオン種等
を所望の条件で変えることができるので、各種製造条件
における接合領域の寄生抵抗について、測定部アクティ
ブ領域ＪＣを用いて評価することができる。
【０１０７】２）キャパシタＣがＣ2 のみでジャンクシ
ョンキャパシタとした場合 次に、図５を参照して、キャパシタＣが１つのジャンク
ションキャパシタである第１の形態につき説明する。図
５は、キャパシタＣが第１の形態をとる場合の、この発
明の測定回路の構成例を説明するための、平面的なレイ
アウトを示す図である。
ョンキャパシタとした場合 次に、図５を参照して、キャパシタＣが１つのジャンク
ションキャパシタである第１の形態につき説明する。図
５は、キャパシタＣが第１の形態をとる場合の、この発
明の測定回路の構成例を説明するための、平面的なレイ
アウトを示す図である。
【０１０８】この構成例では、読み出し用の第１のＮチ
ャネル形ＭＯＳＦＥＴＴr1と書き込み用の第２のＮチャ
ネル形ＭＯＳＦＥＴＴr2とから成っている。この構成上
の特徴は、キャパシタＣが第２キャパシタＣ2 のみから
なる点にある。すなわち、図２および３を参照して説明
した構成例の測定用アクティブ領域ＪＣを基板Ｂ中に設
けずに、第１ＦＥＴＴr1のゲート電極Ｇ1 を、コンタク
ト層Ｆ1-1 ，Ｆ1-2 と配線層Ｆ1 とを用いて、直接、第
２ＦＥＴＴr2のソース電極領域に接続している。従っ
て、第２ＦＥＴＴr2のソース電極領域を、ジャンクショ
ンキャパシタ（測定部アクティブ領域ＪＣに相当）とし
て用い、このキャパシタの寄生抵抗Ｒ2 を測定する構成
となっている。
ャネル形ＭＯＳＦＥＴＴr1と書き込み用の第２のＮチャ
ネル形ＭＯＳＦＥＴＴr2とから成っている。この構成上
の特徴は、キャパシタＣが第２キャパシタＣ2 のみから
なる点にある。すなわち、図２および３を参照して説明
した構成例の測定用アクティブ領域ＪＣを基板Ｂ中に設
けずに、第１ＦＥＴＴr1のゲート電極Ｇ1 を、コンタク
ト層Ｆ1-1 ，Ｆ1-2 と配線層Ｆ1 とを用いて、直接、第
２ＦＥＴＴr2のソース電極領域に接続している。従っ
て、第２ＦＥＴＴr2のソース電極領域を、ジャンクショ
ンキャパシタ（測定部アクティブ領域ＪＣに相当）とし
て用い、このキャパシタの寄生抵抗Ｒ2 を測定する構成
となっている。
【０１０９】図５において、第２ＦＥＴＴr2のゲート電
極Ｇ2 は、コンタクト層Ｖg2-1を介してゲート電極Ｖg2
に接続されている。また、ドレイン電極領域Ｅd2は、コ
ンタクト層Ｖd2-1を介してドレイン電極Ｖd2に接続され
ている。また、第２ＦＥＴＴr2のソース電極領域Ｅs2
は、コンタクト層Ｆ1-2 、配線Ｆ1 、およびコンタクト
層Ｆ1-1 を介して、第１ＦＥＴＴr1のゲート領域Ｇ1 に
接続されている。また、第１ＦＥＴＴr1のソース電極領
域Ｅs1およびドレイン電極領域Ｅd1は、コンタクト層Ｖ
s1-1, Ｖd1-1を介して、ソース電極Ｖs1およびドレイン
電極Ｖd1にそれぞれ接続されている。
極Ｇ2 は、コンタクト層Ｖg2-1を介してゲート電極Ｖg2
に接続されている。また、ドレイン電極領域Ｅd2は、コ
ンタクト層Ｖd2-1を介してドレイン電極Ｖd2に接続され
ている。また、第２ＦＥＴＴr2のソース電極領域Ｅs2
は、コンタクト層Ｆ1-2 、配線Ｆ1 、およびコンタクト
層Ｆ1-1 を介して、第１ＦＥＴＴr1のゲート領域Ｇ1 に
接続されている。また、第１ＦＥＴＴr1のソース電極領
域Ｅs1およびドレイン電極領域Ｅd1は、コンタクト層Ｖ
s1-1, Ｖd1-1を介して、ソース電極Ｖs1およびドレイン
電極Ｖd1にそれぞれ接続されている。
【０１１０】この構成例によれば、キャパシタを、第２
キャパシタのみから構成できるので、第２の電流制御素
子の第１主電極を、ジャンクションキャパシタとして兼
用することができる。よって、基板上に回路を実装する
場合、実装スペースの節約になり、装置をより小型化す
ることが可能となる。したがって、既に説明したキャパ
シタの第３の形態例に示したものと比較して、より少な
い面積でキャパシタ寄生抵抗測定回路を実現することが
出来る。また、この構成では、実際のスタックドキャパ
シタの接合領域（第２キャパシタＣ2 ）と同一であり、
実際のデバイスに近い形でのスタックドキャパシタの接
合領域の評価を行うことが可能となる。
キャパシタのみから構成できるので、第２の電流制御素
子の第１主電極を、ジャンクションキャパシタとして兼
用することができる。よって、基板上に回路を実装する
場合、実装スペースの節約になり、装置をより小型化す
ることが可能となる。したがって、既に説明したキャパ
シタの第３の形態例に示したものと比較して、より少な
い面積でキャパシタ寄生抵抗測定回路を実現することが
出来る。また、この構成では、実際のスタックドキャパ
シタの接合領域（第２キャパシタＣ2 ）と同一であり、
実際のデバイスに近い形でのスタックドキャパシタの接
合領域の評価を行うことが可能となる。
【０１１１】３）Ｃ1 をスタックドキャパシタとしおよ
びＣ2 をジャンクションキャパシタとした場合 次に、キャパシタＣが第２の形態をとる場合につき説明
する。この構成例では、第１キャパシタＣ1 をＤＲＡＭ
のメモリセル用として第２ＦＥＴＴr2の第１主電極を電
気的に接続させて設けたスタックドキャパシタとする。
この構成によれば、測定回路は、ＤＲＡＭのスタックド
キャパシタの評価に用いる。図６はこの構成例を説明す
るための平面的なレイアウトを示す図であり、図７は図
６のＡ−Ａ線に沿って取って示した断面切り口を示す概
略図である。
びＣ2 をジャンクションキャパシタとした場合 次に、キャパシタＣが第２の形態をとる場合につき説明
する。この構成例では、第１キャパシタＣ1 をＤＲＡＭ
のメモリセル用として第２ＦＥＴＴr2の第１主電極を電
気的に接続させて設けたスタックドキャパシタとする。
この構成によれば、測定回路は、ＤＲＡＭのスタックド
キャパシタの評価に用いる。図６はこの構成例を説明す
るための平面的なレイアウトを示す図であり、図７は図
６のＡ−Ａ線に沿って取って示した断面切り口を示す概
略図である。
【０１１２】この回路の構成上の特徴は、第１キャパシ
タＣ1 が、スタックドキャパシタである点にある。尚、
この構成例において、既に説明した図２〜図４の構成部
分と共通する構成部分については、同一の符号を用いて
説明し、その詳細な説明は省略する。
タＣ1 が、スタックドキャパシタである点にある。尚、
この構成例において、既に説明した図２〜図４の構成部
分と共通する構成部分については、同一の符号を用いて
説明し、その詳細な説明は省略する。
【０１１３】図６および図７において、このスタックド
キャパシタは、中間絶縁層Ｊ2 上に設けてある。スタッ
クドキャパシタの一方の電極を構成しかつセルプレート
に相対する測定部ストレージ電極Ｓt1を中間絶縁層Ｊ2
の上面に設けてあり、また、誘電体膜Ｎを挟んでこの測
定部ストレージ電極Ｓt1と対向させて、他方の電極を構
成しかつストレージノードに相当する測定部ストレージ
対向電極Ｓt2を設けてある。そして、このスタックドキ
ャパシタを覆う第２中間絶縁層Ｊ3 を中間絶縁層Ｊ2 上
に設けてある。そして、この測定部ストレージ電極Ｓt1
と誘電体膜Ｎとストレージ対向電極Ｓt2とによって、第
１キャパシタＣ1 を形成している。また、測定部ストレ
ージ電極Ｓt1の両端に例えば中間絶縁層Ｊ2 を貫通させ
てポリシリコンで形成したコンタクト層Ｇ1-1 およびＥ
2-1 が形成されている。そして、この測定部ストレージ
電極Ｓt1を、コンタクト層Ｅ2-1 によって、第２ＦＥＴ
Ｔr2のソース電極領域Ｅs に接続すると共に、コンタク
ト層Ｇ1-1 によって、第１ＦＥＴＴr1のゲート電極Ｇ1
に接続してある。
キャパシタは、中間絶縁層Ｊ2 上に設けてある。スタッ
クドキャパシタの一方の電極を構成しかつセルプレート
に相対する測定部ストレージ電極Ｓt1を中間絶縁層Ｊ2
の上面に設けてあり、また、誘電体膜Ｎを挟んでこの測
定部ストレージ電極Ｓt1と対向させて、他方の電極を構
成しかつストレージノードに相当する測定部ストレージ
対向電極Ｓt2を設けてある。そして、このスタックドキ
ャパシタを覆う第２中間絶縁層Ｊ3 を中間絶縁層Ｊ2 上
に設けてある。そして、この測定部ストレージ電極Ｓt1
と誘電体膜Ｎとストレージ対向電極Ｓt2とによって、第
１キャパシタＣ1 を形成している。また、測定部ストレ
ージ電極Ｓt1の両端に例えば中間絶縁層Ｊ2 を貫通させ
てポリシリコンで形成したコンタクト層Ｇ1-1 およびＥ
2-1 が形成されている。そして、この測定部ストレージ
電極Ｓt1を、コンタクト層Ｅ2-1 によって、第２ＦＥＴ
Ｔr2のソース電極領域Ｅs に接続すると共に、コンタク
ト層Ｇ1-1 によって、第１ＦＥＴＴr1のゲート電極Ｇ1
に接続してある。
【０１１４】読み出し用ＭＯＳＦＥＴである第１のＮチ
ャネル形ＭＯＳＦＥＴＴr1のアクティブ領域Ｅ1 に形成
されているコンタクト層Ｖs1-1, Ｖd1-1のうち、Ｖs1-1
は第１主電極であるソース電極Ｖs1に、およびＶd1-1は
第２主電極であるドレイン電極Ｖd1に接続されている。
また、ストレージ対向電極Ｓt2は、例えばポリシリコン
で形成されたコンタクト層Ｖcp-1を介して、端子Ｖcpに
接続されている。このコンタクト層Ｖcp-1は第２中間絶
縁層Ｊ3 およびフィールド酸化膜Ｈを貫通してフィール
ド酸化膜の上面にまで形成されている。
ャネル形ＭＯＳＦＥＴＴr1のアクティブ領域Ｅ1 に形成
されているコンタクト層Ｖs1-1, Ｖd1-1のうち、Ｖs1-1
は第１主電極であるソース電極Ｖs1に、およびＶd1-1は
第２主電極であるドレイン電極Ｖd1に接続されている。
また、ストレージ対向電極Ｓt2は、例えばポリシリコン
で形成されたコンタクト層Ｖcp-1を介して、端子Ｖcpに
接続されている。このコンタクト層Ｖcp-1は第２中間絶
縁層Ｊ3 およびフィールド酸化膜Ｈを貫通してフィール
ド酸化膜の上面にまで形成されている。
【０１１５】上述した構成を用いることにより、キャパ
シタＣの第１および第３の形態例で示したキャパシタ寄
生抵抗測定回路を半導体基板上にキャパシタのストレー
ジ対向電極Ｓt2と共に形成することが可能となる。さら
に、ホールドタイムをスタックドキャパシタの誘電体膜
Ｎにおけるリーク電流と関連づけて評価することが可能
となる。
シタＣの第１および第３の形態例で示したキャパシタ寄
生抵抗測定回路を半導体基板上にキャパシタのストレー
ジ対向電極Ｓt2と共に形成することが可能となる。さら
に、ホールドタイムをスタックドキャパシタの誘電体膜
Ｎにおけるリーク電流と関連づけて評価することが可能
となる。
【０１１６】図８（Ａ）, （Ｂ）, （Ｃ）は、第１キャ
パシタＣ1 をスタックドキャパシタとした場合の測定回
路の製造工程を示す図で、各図は主要工程段階で得られ
た構造体の断面切り口を示している。以下に、図８を用
いてその製造工程について簡単に述べる。
パシタＣ1 をスタックドキャパシタとした場合の測定回
路の製造工程を示す図で、各図は主要工程段階で得られ
た構造体の断面切り口を示している。以下に、図８を用
いてその製造工程について簡単に述べる。
【０１１７】先ず、図８（Ａ）に示すように、半導体基
板Ｂ上、ここではシリコン基板上に素子分離領域となる
シャロートレンチ分離領域（ＳＴＩ）Ｓ1-1,Ｓ1-2,Ｓ2-
2 を形成する。ここで、分離領域ＳＴＩの形成深さは、
通常の３００ｎｍ程度とする。
板Ｂ上、ここではシリコン基板上に素子分離領域となる
シャロートレンチ分離領域（ＳＴＩ）Ｓ1-1,Ｓ1-2,Ｓ2-
2 を形成する。ここで、分離領域ＳＴＩの形成深さは、
通常の３００ｎｍ程度とする。
【０１１８】次に、ゲート酸化膜Ｍ1,Ｍ2 を熱酸化によ
り形成する（図８（Ｂ））。この膜厚は、デバイスのサ
イズにもよるが、通常６４ＭｂＤＲＡＭレベルのデバイ
スでは８〜１０ｎｍ程度である。ついで、ゲート酸化膜
Ｍ1,Ｍ2 上にゲート電極Ｇ1,G2 となるポリシリコンを
形成し、フォトリソグラフィを用いて所定の形状に加工
をする。次に、第１のＮチャネル形ＭＯＳＦＥＴＴr1，
第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース電極領域
およびドレイン電極領域となる拡散層Ｅs,Ｅdを、イオ
ン注入法によりイオン注入後、所定の温度で所定の時間
アニール処理を施すことにより形成する（図８
（Ｂ））。この時のイオン種は、Ｐ型基板を用いる場
合、Ｎ型の導電層を形成するためにＡｓ或いはＰを用い
る。
り形成する（図８（Ｂ））。この膜厚は、デバイスのサ
イズにもよるが、通常６４ＭｂＤＲＡＭレベルのデバイ
スでは８〜１０ｎｍ程度である。ついで、ゲート酸化膜
Ｍ1,Ｍ2 上にゲート電極Ｇ1,G2 となるポリシリコンを
形成し、フォトリソグラフィを用いて所定の形状に加工
をする。次に、第１のＮチャネル形ＭＯＳＦＥＴＴr1，
第２のＮチャネル形ＭＯＳＦＥＴＴr2のソース電極領域
およびドレイン電極領域となる拡散層Ｅs,Ｅdを、イオ
ン注入法によりイオン注入後、所定の温度で所定の時間
アニール処理を施すことにより形成する（図８
（Ｂ））。この時のイオン種は、Ｐ型基板を用いる場
合、Ｎ型の導電層を形成するためにＡｓ或いはＰを用い
る。
【０１１９】次に、中間絶縁層Ｊ2 をＣＶＤ法により形
成する。この中間絶縁層Ｊ2 にコンタクトホールを形成
してから、コンタクトホールにポリシリコンを埋め込ん
でコンタクト層Ｇ1-1 およびＥ2-1 をそれぞれ形成す
る。その後、ポリシリコンを用いて測定部ストレージ電
極Ｓt1を形成し、所定の形状にフォトリソグラフィを用
い加工を行う。その後、誘電体膜Ｎを形成し、ストレー
ジ対向電極Ｓt2となるポリシリコンを形成し所定の形状
に加工を行う。
成する。この中間絶縁層Ｊ2 にコンタクトホールを形成
してから、コンタクトホールにポリシリコンを埋め込ん
でコンタクト層Ｇ1-1 およびＥ2-1 をそれぞれ形成す
る。その後、ポリシリコンを用いて測定部ストレージ電
極Ｓt1を形成し、所定の形状にフォトリソグラフィを用
い加工を行う。その後、誘電体膜Ｎを形成し、ストレー
ジ対向電極Ｓt2となるポリシリコンを形成し所定の形状
に加工を行う。
【０１２０】次に、第２中間絶縁層Ｊ3 をＣＶＤ法によ
り中間絶縁層Ｊ2 上に形成し、両絶縁層Ｊ3 およびＪ2
を貫通しかつドレイン電極領域Ｅd に達するコンタクト
ホールを設け、このホールにポリシリコンを埋め込んで
コンタクト層Ｖd2-1を形成する。その後、配線層Ｖd2を
第２中間絶縁層Ｊ3 上にポリシリコン若しくは低抵抗配
線金属（例えばアルミニウム）により形成する。その
後、配線層Ｖd2をフォトリソグラフィにより形成し、さ
らに、第２中間絶縁層Ｊ3 上に配線層Ｖd2を覆うフィー
ルド酸化膜Ｈを設けることにより、図７に示すような完
成した最終形状を得ることが出来る。
り中間絶縁層Ｊ2 上に形成し、両絶縁層Ｊ3 およびＪ2
を貫通しかつドレイン電極領域Ｅd に達するコンタクト
ホールを設け、このホールにポリシリコンを埋め込んで
コンタクト層Ｖd2-1を形成する。その後、配線層Ｖd2を
第２中間絶縁層Ｊ3 上にポリシリコン若しくは低抵抗配
線金属（例えばアルミニウム）により形成する。その
後、配線層Ｖd2をフォトリソグラフィにより形成し、さ
らに、第２中間絶縁層Ｊ3 上に配線層Ｖd2を覆うフィー
ルド酸化膜Ｈを設けることにより、図７に示すような完
成した最終形状を得ることが出来る。
【０１２１】このようにすれば、この発明のキャパシタ
寄生抵抗測定回路を、従来技術のみで基板上に実装化す
ることができる。
寄生抵抗測定回路を、従来技術のみで基板上に実装化す
ることができる。
【０１２２】＜第２の実施の形態＞ （スタックドキャパシタの誘電体膜の寄生抵抗を測定す
る方法について）以下、キャパシタＣを第２キャパシタ
Ｃ2 （ジャンクションキャパシタ）としたキャパシタ寄
生抵抗測定回路と、キャパシタＣをジャンクションキャ
パシタＣ2 とスタックドキャパシタＣ1 としたキャパシ
タ寄生抵抗測定回路を用いて、スタックドキャパシタの
誘電体膜の寄生抵抗を測定する方法について説明する。
る方法について）以下、キャパシタＣを第２キャパシタ
Ｃ2 （ジャンクションキャパシタ）としたキャパシタ寄
生抵抗測定回路と、キャパシタＣをジャンクションキャ
パシタＣ2 とスタックドキャパシタＣ1 としたキャパシ
タ寄生抵抗測定回路を用いて、スタックドキャパシタの
誘電体膜の寄生抵抗を測定する方法について説明する。
【０１２３】この実施の形態で用いる回路は、図６〜図
８を参照して説明したスタックドキャパシタを用いたキ
ャパシタ寄生抵抗測定回路であって、既に説明した通
り、第１の電流制御素子および第２の電流制御素子は、
それぞれ第１のＮチャネル形ＭＯＳＦＥＴおよび第２の
Ｎチャネル形ＭＯＳＦＥＴであり、さらに第１主電極領
域はソース電極領域、第２主電極領域はドレイン電極領
域である。この場合、図６および図７に示すように、第
２ＦＥＴ を通電状態にするために第２ＦＥＴ のゲート
電極Ｇ2 に所定の電圧、ここでは３．６Ｖを印加しキャ
パシタを帯電させる。次に第２ＦＥＴのゲート電極Ｇ2
を無通電状態にするために第２ＦＥＴのゲート電極Ｇ2
への電圧印加を解除する（０Ｖ）。次に、この電圧印加
を停止した時点から、帯電させたキャパシタの電位降下
に比例して変化する、第１ＦＥＴを流れる電流Ｉd(t)を
測定する。この電流測定値と、測定時間ｔとから、上述
した条件式（８）を用いてスタックドキャパシタの寄生
抵抗Ｒ1 （＝（ＲN ・ＲJ ）／（ＲN ＋ＲJ ））を求め
る（第１の処理）。但し、ＲN はスタックドキャパシタ
のストレージ間の誘電体膜の寄生抵抗（第１キャパシ
タ）、ＲJ は接合領域（ジャンクションキャパシタ）の
寄生抵抗（第２キャパシタ）とする。
８を参照して説明したスタックドキャパシタを用いたキ
ャパシタ寄生抵抗測定回路であって、既に説明した通
り、第１の電流制御素子および第２の電流制御素子は、
それぞれ第１のＮチャネル形ＭＯＳＦＥＴおよび第２の
Ｎチャネル形ＭＯＳＦＥＴであり、さらに第１主電極領
域はソース電極領域、第２主電極領域はドレイン電極領
域である。この場合、図６および図７に示すように、第
２ＦＥＴ を通電状態にするために第２ＦＥＴ のゲート
電極Ｇ2 に所定の電圧、ここでは３．６Ｖを印加しキャ
パシタを帯電させる。次に第２ＦＥＴのゲート電極Ｇ2
を無通電状態にするために第２ＦＥＴのゲート電極Ｇ2
への電圧印加を解除する（０Ｖ）。次に、この電圧印加
を停止した時点から、帯電させたキャパシタの電位降下
に比例して変化する、第１ＦＥＴを流れる電流Ｉd(t)を
測定する。この電流測定値と、測定時間ｔとから、上述
した条件式（８）を用いてスタックドキャパシタの寄生
抵抗Ｒ1 （＝（ＲN ・ＲJ ）／（ＲN ＋ＲJ ））を求め
る（第１の処理）。但し、ＲN はスタックドキャパシタ
のストレージ間の誘電体膜の寄生抵抗（第１キャパシ
タ）、ＲJ は接合領域（ジャンクションキャパシタ）の
寄生抵抗（第２キャパシタ）とする。
【０１２４】次に、第１の処理とは別に、図５を参照し
て説明した構成例のキャパシタ寄生抵抗測定回路を用意
する。この回路の第１の電流制御素子および第２の電流
制御素子が、それぞれ第１のＮチャネル形ＭＯＳＦＥＴ
および第２のＮチャネル形ＭＯＳＦＥＴであって、第１
主電極領域がソース電極領域、第２主電極領域がドレイ
ン電極領域であるとする。この回路の第２ＦＥＴは、第
１の処理で用いた第２ＦＥＴのソース電極領域Ｅs と同
一の構成のソース電極領域Ｅs2を、ジャンクションキャ
パシタとして用いている（図５，図６，図７参照）。
て説明した構成例のキャパシタ寄生抵抗測定回路を用意
する。この回路の第１の電流制御素子および第２の電流
制御素子が、それぞれ第１のＮチャネル形ＭＯＳＦＥＴ
および第２のＮチャネル形ＭＯＳＦＥＴであって、第１
主電極領域がソース電極領域、第２主電極領域がドレイ
ン電極領域であるとする。この回路の第２ＦＥＴは、第
１の処理で用いた第２ＦＥＴのソース電極領域Ｅs と同
一の構成のソース電極領域Ｅs2を、ジャンクションキャ
パシタとして用いている（図５，図６，図７参照）。
【０１２５】先ず、第２ＦＥＴを通電状態にするため
に、第２ＦＥＴのゲート電極Ｖg2に所定の電圧、ここで
は３．６Ｖを印加しキャパシタを帯電させる。次に、第
２ＦＥＴのゲート電極Ｖg2を無通電状態にするために第
２ＦＥＴのゲート電極Ｖg2への電圧印加を解除する（０
Ｖ）。次に、電圧印加を停止した時点から、キャパシタ
の電位降下に比例して変化する、第１ＦＥＴを流れる電
流を測定して、前述と同様にして、条件式（８）からキ
ャパシタの接合領域の寄生抵抗ＲJ を求める（第２の処
理）。
に、第２ＦＥＴのゲート電極Ｖg2に所定の電圧、ここで
は３．６Ｖを印加しキャパシタを帯電させる。次に、第
２ＦＥＴのゲート電極Ｖg2を無通電状態にするために第
２ＦＥＴのゲート電極Ｖg2への電圧印加を解除する（０
Ｖ）。次に、電圧印加を停止した時点から、キャパシタ
の電位降下に比例して変化する、第１ＦＥＴを流れる電
流を測定して、前述と同様にして、条件式（８）からキ
ャパシタの接合領域の寄生抵抗ＲJ を求める（第２の処
理）。
【０１２６】次に、第１の処理より求まったスタックド
キャパシタの寄生抵抗Ｒ1 と第２の処理より求まったキ
ャパシタの接合領域の寄生抵抗ＲJ とに基づいてスタッ
クドキャパシタのストレージ間の誘電体膜の寄生抵抗Ｒ
N を求める（第３の処理）。
キャパシタの寄生抵抗Ｒ1 と第２の処理より求まったキ
ャパシタの接合領域の寄生抵抗ＲJ とに基づいてスタッ
クドキャパシタのストレージ間の誘電体膜の寄生抵抗Ｒ
N を求める（第３の処理）。
【０１２７】ここで、誘電体膜の寄生抵抗ＲN の求め方
について以下に詳しく説明する。
について以下に詳しく説明する。
【０１２８】スタックドキャパシタの寄生抵抗Ｒ1 は、
条件式（９）より、 Ｒ1 ＝（ＲN ・ＲJ ）／（ＲN ＋ＲJ ）・・・（１１） である。ＲN について整理すると、 ＲN ＝（ＲJ ・Ｒ1 ）／（ＲJ −Ｒ1 ）・・・（１２） この条件式（１２）に、第１の処理より求まったスタッ
クドキャパシタの寄生抵抗Ｒ1 と、第２の処理より求ま
ったキャパシタの接合領域の寄生抵抗ＲJ を代入すると
スタックドキャパシタのストレージ間の誘電体膜の寄生
抵抗ＲN が求まる。
条件式（９）より、 Ｒ1 ＝（ＲN ・ＲJ ）／（ＲN ＋ＲJ ）・・・（１１） である。ＲN について整理すると、 ＲN ＝（ＲJ ・Ｒ1 ）／（ＲJ −Ｒ1 ）・・・（１２） この条件式（１２）に、第１の処理より求まったスタッ
クドキャパシタの寄生抵抗Ｒ1 と、第２の処理より求ま
ったキャパシタの接合領域の寄生抵抗ＲJ を代入すると
スタックドキャパシタのストレージ間の誘電体膜の寄生
抵抗ＲN が求まる。
【０１２９】ただし、第１の処理と第２の処理は、同時
に行っても、あるいは、どちらを先に行っても良い。
に行っても、あるいは、どちらを先に行っても良い。
【０１３０】このように構成すれば、キャパシタがスタ
ックドキャパシタである場合、その誘電体膜Ｎの寄生抵
抗ＲN および接合領域の寄生抵抗ＲJ を、それぞれ求め
ることができる。
ックドキャパシタである場合、その誘電体膜Ｎの寄生抵
抗ＲN および接合領域の寄生抵抗ＲJ を、それぞれ求め
ることができる。
【０１３１】＜第３の実施の形態＞図９にこの発明の第
３の実施の形態のキャパシタ寄生抵抗測定回路の回路図
を示す。この回路の構成は、図９に示すように、第１の
実施の形態に示したキャパシタ寄生抵抗測定回路を少な
くとも２つ、ここでは４つ備えている。そして、この少
なくとも２つの第１の電流制御素子、ここでは４つの第
１のＮチャネル形ＭＯＳＦＥＴ（以下第１ＦＥＴとい
う）（Ｔr1-1, Ｔr1-2, Ｔr1-3，Ｔr1-4）の全ての第１
主電極、例えばソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs14
）は、互いに接続してある。また、この少なくとも２
つの第１の電流制御素子、例えば、この構成では４つの
第１のＮチャネル形ＭＯＳＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔ
r1-3，Ｔr1-4）の全ての第２主電極、ここではドレイン
電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）は、互いに接続して
ある。一方、少なくとも２つの第２の電流制御素子、例
えば、この構成例では４つの第２のＮチャネル形ＭＯＳ
ＦＥＴ（以下、第２ＦＥＴという）（Ｔr2-1, Ｔr2-2,
Ｔr2-3, Ｔr2-4）の全ての第２主電極、例えばドレイン
電極（Ｖd21,Ｖd22,Ｖd23,Ｖd24 ）は、互いに接続して
ある。また、この４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2,
Ｔr2-3, Ｔr2-4）の全ての制御電極、例えばゲート電極
（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）は、互いに接続してあ
る。
３の実施の形態のキャパシタ寄生抵抗測定回路の回路図
を示す。この回路の構成は、図９に示すように、第１の
実施の形態に示したキャパシタ寄生抵抗測定回路を少な
くとも２つ、ここでは４つ備えている。そして、この少
なくとも２つの第１の電流制御素子、ここでは４つの第
１のＮチャネル形ＭＯＳＦＥＴ（以下第１ＦＥＴとい
う）（Ｔr1-1, Ｔr1-2, Ｔr1-3，Ｔr1-4）の全ての第１
主電極、例えばソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs14
）は、互いに接続してある。また、この少なくとも２
つの第１の電流制御素子、例えば、この構成では４つの
第１のＮチャネル形ＭＯＳＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔ
r1-3，Ｔr1-4）の全ての第２主電極、ここではドレイン
電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）は、互いに接続して
ある。一方、少なくとも２つの第２の電流制御素子、例
えば、この構成例では４つの第２のＮチャネル形ＭＯＳ
ＦＥＴ（以下、第２ＦＥＴという）（Ｔr2-1, Ｔr2-2,
Ｔr2-3, Ｔr2-4）の全ての第２主電極、例えばドレイン
電極（Ｖd21,Ｖd22,Ｖd23,Ｖd24 ）は、互いに接続して
ある。また、この４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2,
Ｔr2-3, Ｔr2-4）の全ての制御電極、例えばゲート電極
（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）は、互いに接続してあ
る。
【０１３２】すなわち、この回路の構成は、キャパシタ
Ｃをジャンクションキャパシタ（第２キャパシタＣ2 ）
とした場合のキャパシタ寄生抵抗測定回路（図５の構成
例）４つ分をひとまとめにし、各端子を共通化してい
る。
Ｃをジャンクションキャパシタ（第２キャパシタＣ2 ）
とした場合のキャパシタ寄生抵抗測定回路（図５の構成
例）４つ分をひとまとめにし、各端子を共通化してい
る。
【０１３３】また、４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-
2, Ｔr1-3, Ｔr1-4）のソース電極（Ｖs11,Ｖs12,Ｖs1
3,Ｖs14 ）が第１主電極（Ｖs1-a, Ｖs1-b）に接続され
ている。また、４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔ
r1-3, Ｔr1-4）のドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖ
d14 ）が第２主電極Ｖd1に接続されている。さらにま
た、４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2
-4）のゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）は、電
極Ｖg2に全て接続されている。
2, Ｔr1-3, Ｔr1-4）のソース電極（Ｖs11,Ｖs12,Ｖs1
3,Ｖs14 ）が第１主電極（Ｖs1-a, Ｖs1-b）に接続され
ている。また、４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔ
r1-3, Ｔr1-4）のドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖ
d14 ）が第２主電極Ｖd1に接続されている。さらにま
た、４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2
-4）のゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg24 ）は、電
極Ｖg2に全て接続されている。
【０１３４】なお、この回路における各キャパシタＣ2
は、図面の煩雑化を避けるため、ここでは第１キャパシ
タと第２キャパシタを合成したものをそれぞれ（Ｃ12,
Ｃ22, Ｃ32, Ｃ42）の記号で示している。同様に、寄生
抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）は、第１キャパシタの
寄生抵抗と第２キャパシタの寄生抵抗を合成したものを
それぞれ示している。
は、図面の煩雑化を避けるため、ここでは第１キャパシ
タと第２キャパシタを合成したものをそれぞれ（Ｃ12,
Ｃ22, Ｃ32, Ｃ42）の記号で示している。同様に、寄生
抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）は、第１キャパシタの
寄生抵抗と第２キャパシタの寄生抵抗を合成したものを
それぞれ示している。
【０１３５】具体的には、図９に示すように、互いに接
続された４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3,
Ｔr1-4）の全てのソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs1
4 ）をグランドに接続してある。および互いに接続され
た４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-
4）の全てのドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14）
に第１の電源電圧Ｖ1 を印加してある。および互いに接
続された４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3,
Ｔr2-4）の全てのドレイン電極（Ｖd21,Ｖd22,Ｖd23,Ｖ
d24 ）に第１の電源電圧Ｖ1 を印加してある。また、互
いに接続された４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔ
r2-3, Ｔr2-4）のゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg2
4 ）に４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔ
r2-4）のしきい値電圧のほぼ２倍の電圧をオンオフ（Ｏ
Ｎ, ＯＦＦ）を可能に印加してある。
続された４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3,
Ｔr1-4）の全てのソース電極（Ｖs11,Ｖs12,Ｖs13,Ｖs1
4 ）をグランドに接続してある。および互いに接続され
た４つの第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-
4）の全てのドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14）
に第１の電源電圧Ｖ1 を印加してある。および互いに接
続された４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3,
Ｔr2-4）の全てのドレイン電極（Ｖd21,Ｖd22,Ｖd23,Ｖ
d24 ）に第１の電源電圧Ｖ1 を印加してある。また、互
いに接続された４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔ
r2-3, Ｔr2-4）のゲート電極（Ｖg21,Ｖg22,Ｖg23,Ｖg2
4 ）に４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔ
r2-4）のしきい値電圧のほぼ２倍の電圧をオンオフ（Ｏ
Ｎ, ＯＦＦ）を可能に印加してある。
【０１３６】次に、この構成例の動作について説明す
る。
る。
【０１３７】先ず、共通のドレイン電極Ｖd1、すなわ
ち、各ドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）に第
１の電源電圧Ｖ1 、ここでは２．０Ｖを加える。次に、
共通のゲート電極Ｖg2、すなわち、各ゲート電極（Ｖg2
1,Ｖg22,Ｖg23,Ｖg24 ）には、第１の電源電圧Ｖ1
（２．０Ｖ）に第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3,
Ｔr2-4）のしきい値電圧Ｖth、ここでは０．８Ｖの２倍
の電圧２Ｖth、つまり１．６Ｖを加えた第２の電源電圧
Ｖ2 、すなわち３．６Ｖを印加する。これにより、キャ
パシタＣ12, Ｃ22, Ｃ32, Ｃ42及び第１ＦＥＴ（Ｔr1-
1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｖg11,Ｖg
12,Ｖg13,Ｖg14 ）には、第１の電源電圧Ｖ1 とほぼ同
じ電圧２．０Ｖが印加される。よって、第１ＦＥＴ（Ｔ
r1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）は、それぞれオン（Ｏ
Ｎ）状態（通電状態）となる。この時、それぞれの第１
ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の共通のソ
ース電極(Ｖs11,Ｖs12,Ｖs13,Ｖs14）はグランドに接続
されている。すると、共通のドレイン電極Ｖd1に第１の
電源電圧Ｖ1 （２．０Ｖ）が印加されているため、一定
の電流が第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-
4）にそれぞれ流れる。
ち、各ドレイン電極（Ｖd11,Ｖd12,Ｖd13,Ｖd14 ）に第
１の電源電圧Ｖ1 、ここでは２．０Ｖを加える。次に、
共通のゲート電極Ｖg2、すなわち、各ゲート電極（Ｖg2
1,Ｖg22,Ｖg23,Ｖg24 ）には、第１の電源電圧Ｖ1
（２．０Ｖ）に第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3,
Ｔr2-4）のしきい値電圧Ｖth、ここでは０．８Ｖの２倍
の電圧２Ｖth、つまり１．６Ｖを加えた第２の電源電圧
Ｖ2 、すなわち３．６Ｖを印加する。これにより、キャ
パシタＣ12, Ｃ22, Ｃ32, Ｃ42及び第１ＦＥＴ（Ｔr1-
1, Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｖg11,Ｖg
12,Ｖg13,Ｖg14 ）には、第１の電源電圧Ｖ1 とほぼ同
じ電圧２．０Ｖが印加される。よって、第１ＦＥＴ（Ｔ
r1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）は、それぞれオン（Ｏ
Ｎ）状態（通電状態）となる。この時、それぞれの第１
ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4）の共通のソ
ース電極(Ｖs11,Ｖs12,Ｖs13,Ｖs14）はグランドに接続
されている。すると、共通のドレイン電極Ｖd1に第１の
電源電圧Ｖ1 （２．０Ｖ）が印加されているため、一定
の電流が第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-
4）にそれぞれ流れる。
【０１３８】次に第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-
3, Ｔr2-4）の共通のゲート電極Ｖg2の電圧を０Ｖとす
る。これにより第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3,
Ｔr2-4）は、それぞれオフ（ＯＦＦ）状態（無通電状
態）となる。しかし、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔ
r1-3, Ｔr1-4）の共通のゲート電極（Ｖg11,Ｖg12,Ｖg1
3,Ｖg14 ）のそれぞれの電圧、ここでは２．０Ｖ、およ
びキャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）に蓄えられた
電荷により、それぞれの第１ＦＥＴ（Ｔr1-1, Ｔr1-2,
Ｔr1-3, Ｔr1-4）のゲート電極（Ｖg11,Ｖg12,Ｖg13,Ｖ
g14 ）の電圧は高いままで保持される。その後、時間の
経過と共にキャパシタ（Ｃ12, Ｃ22, Ｃ32,Ｃ42）のそ
れぞれの寄生抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）を介して
蓄えられていた電荷がキャパシタ（Ｃ12, Ｃ22, Ｃ32,
Ｃ42）のそれぞれの第２端子（Ｖbb1,Ｖbb2,Ｖbb3,Ｖbb
4 ）へとリークするため、第１ＦＥＴ（Ｔr1-1, Ｔr1-
2, Ｔr1-3, Ｔr1-4）のゲート電圧は徐々に小さくなっ
ていく。これにより、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔ
r1-3, Ｔr1-4）を流れる電流（Ｉ1,Ｉ2,Ｉ3,Ｉ4 ）も徐
々に減少していく。
3, Ｔr2-4）の共通のゲート電極Ｖg2の電圧を０Ｖとす
る。これにより第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3,
Ｔr2-4）は、それぞれオフ（ＯＦＦ）状態（無通電状
態）となる。しかし、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔ
r1-3, Ｔr1-4）の共通のゲート電極（Ｖg11,Ｖg12,Ｖg1
3,Ｖg14 ）のそれぞれの電圧、ここでは２．０Ｖ、およ
びキャパシタ（Ｃ12, Ｃ22, Ｃ32, Ｃ42）に蓄えられた
電荷により、それぞれの第１ＦＥＴ（Ｔr1-1, Ｔr1-2,
Ｔr1-3, Ｔr1-4）のゲート電極（Ｖg11,Ｖg12,Ｖg13,Ｖ
g14 ）の電圧は高いままで保持される。その後、時間の
経過と共にキャパシタ（Ｃ12, Ｃ22, Ｃ32,Ｃ42）のそ
れぞれの寄生抵抗（Ｒ12, Ｒ22, Ｒ32, Ｒ42）を介して
蓄えられていた電荷がキャパシタ（Ｃ12, Ｃ22, Ｃ32,
Ｃ42）のそれぞれの第２端子（Ｖbb1,Ｖbb2,Ｖbb3,Ｖbb
4 ）へとリークするため、第１ＦＥＴ（Ｔr1-1, Ｔr1-
2, Ｔr1-3, Ｔr1-4）のゲート電圧は徐々に小さくなっ
ていく。これにより、第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔ
r1-3, Ｔr1-4）を流れる電流（Ｉ1,Ｉ2,Ｉ3,Ｉ4 ）も徐
々に減少していく。
【０１３９】この時の電流減少過程を各ＦＥＴ（Ｔr1-
1，Ｔr1-2，Ｔr1-3，Ｔr1-4）のソースとグランド間に
設けた適当な電流計で測定して各時間で記録し、その測
定時間ｔと測定電流値を用いて、キャパシタ（Ｃ12, Ｃ
22, Ｃ32, Ｃ42）の寄生抵抗（Ｒ12, Ｒ22, Ｒ32,
Ｒ42）の大きさを知ることが出来、よって、ホールドタ
イムの見積を行うことができる。
1，Ｔr1-2，Ｔr1-3，Ｔr1-4）のソースとグランド間に
設けた適当な電流計で測定して各時間で記録し、その測
定時間ｔと測定電流値を用いて、キャパシタ（Ｃ12, Ｃ
22, Ｃ32, Ｃ42）の寄生抵抗（Ｒ12, Ｒ22, Ｒ32,
Ｒ42）の大きさを知ることが出来、よって、ホールドタ
イムの見積を行うことができる。
【０１４０】上述した第３の実施の形態のキャパシタ寄
生抵抗測定回路を用いることにより、第１の実施の形態
の効果に加え、測定端子を増やすことなく一度に多数の
キャパシタ寄生抵抗を比較評価することが可能となる。
生抵抗測定回路を用いることにより、第１の実施の形態
の効果に加え、測定端子を増やすことなく一度に多数の
キャパシタ寄生抵抗を比較評価することが可能となる。
【０１４１】尚、この実施の形態では、４つのＮチャネ
ル形ＭＯＳＦＥＴについての例を説明したが、４つに限
らず幾つでも可能である。また、この回路を１つのブロ
ックとして、更に多くのＮチャネル形ＭＯＳＦＥＴによ
って構成することができる。
ル形ＭＯＳＦＥＴについての例を説明したが、４つに限
らず幾つでも可能である。また、この回路を１つのブロ
ックとして、更に多くのＮチャネル形ＭＯＳＦＥＴによ
って構成することができる。
【０１４２】また、上述したようにグランド、第１の電
源電圧Ｖ1 、および第２の電源電圧Ｖ2 に接続すれば、
実際のＤＲＡＭに近いスタックドキャパシタを作成する
ことができる。よって、より実際のＤＲＡＭに近いキャ
パシタの寄生抵抗を測定できる。
源電圧Ｖ1 、および第２の電源電圧Ｖ2 に接続すれば、
実際のＤＲＡＭに近いスタックドキャパシタを作成する
ことができる。よって、より実際のＤＲＡＭに近いキャ
パシタの寄生抵抗を測定できる。
【０１４３】（半導体基板上に実装する例について）次
に、第３の実施の形態を半導体基板上に実際に実装する
場合について、図１０を用いて説明する。
に、第３の実施の形態を半導体基板上に実際に実装する
場合について、図１０を用いて説明する。
【０１４４】図１０は、第３の実施の形態を半導体基板
上に実装する場合を示す平面図である。図１０に示すよ
うに、このキャパシタ寄生抵抗測定回路は、４つの読み
出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-
4）と、４つの書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-
2, Ｔr2-3, Ｔr2-4）とから構成されている。
上に実装する場合を示す平面図である。図１０に示すよ
うに、このキャパシタ寄生抵抗測定回路は、４つの読み
出し用の第１ＦＥＴ（Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-
4）と、４つの書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2-
2, Ｔr2-3, Ｔr2-4）とから構成されている。
【０１４５】ここで用いる８つのＮチャネル形ＭＯＳＦ
ＥＴは、アクティブ領域の一部にゲート酸化膜を介しゲ
ート領域（Ｇ11, Ｇ12, Ｇ13, Ｇ14, Ｖg2-a，Ｖg2-b）
が形成されている。読み出し用の第１ＦＥＴ（Ｔr1-1,
Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート領域（Ｇ11, Ｇ12,
Ｇ13, Ｇ14）を挟むアクティブ領域にポリシリコンで形
成したコンタクト層（Ｅ11-1, Ｅa-1 ，Ｅ12-1, Ｅ13-
1, Ｅb-1,Ｅ14-1）が形成されている。その中で、ポリ
シリコンで形成したコンタクト層Ｅa-1 は、読み出し用
の第１ＦＥＴＴr1-1およびＴr1-2との間に形成されてい
る。同様にポリシリコンで形成したコンタクト層Ｅb-1
は、読み出し用の第１ＦＥＴＴr1-3およびＴr1-4との間
に形成されている。また、書き込み用の第２ＦＥＴ（Ｔ
r2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のアクティブ領域は、
この回路の中心部にＨ字状に形成されている図１０にお
ける符号ＡＣの領域であって、４つのＭＯＳＦＥＴで兼
用されている。書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2
-2, Ｔr2-3, Ｔr2-4）におけるポリシリコンで形成した
コンタクト層（ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4, ＡＣ
-5, ＡＣ-6, ＡＣ-7）は、ゲート領域（Ｖg2-a，Ｖg2-
b）を挟むように、Ｈ字状アクティブ領域の端部および
中央部にそれぞれ形成されている。
ＥＴは、アクティブ領域の一部にゲート酸化膜を介しゲ
ート領域（Ｇ11, Ｇ12, Ｇ13, Ｇ14, Ｖg2-a，Ｖg2-b）
が形成されている。読み出し用の第１ＦＥＴ（Ｔr1-1,
Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート領域（Ｇ11, Ｇ12,
Ｇ13, Ｇ14）を挟むアクティブ領域にポリシリコンで形
成したコンタクト層（Ｅ11-1, Ｅa-1 ，Ｅ12-1, Ｅ13-
1, Ｅb-1,Ｅ14-1）が形成されている。その中で、ポリ
シリコンで形成したコンタクト層Ｅa-1 は、読み出し用
の第１ＦＥＴＴr1-1およびＴr1-2との間に形成されてい
る。同様にポリシリコンで形成したコンタクト層Ｅb-1
は、読み出し用の第１ＦＥＴＴr1-3およびＴr1-4との間
に形成されている。また、書き込み用の第２ＦＥＴ（Ｔ
r2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のアクティブ領域は、
この回路の中心部にＨ字状に形成されている図１０にお
ける符号ＡＣの領域であって、４つのＭＯＳＦＥＴで兼
用されている。書き込み用の第２ＦＥＴ（Ｔr2-1, Ｔr2
-2, Ｔr2-3, Ｔr2-4）におけるポリシリコンで形成した
コンタクト層（ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4, ＡＣ
-5, ＡＣ-6, ＡＣ-7）は、ゲート領域（Ｖg2-a，Ｖg2-
b）を挟むように、Ｈ字状アクティブ領域の端部および
中央部にそれぞれ形成されている。
【０１４６】また、読み出し用の第１ＦＥＴ（Ｔr1-1,
Ｔr1-2, Ｔr1-3, Ｔr1-4）のアクティブ領域に形成され
ている外側のポリシリコンで形成したコンタクト層（Ｅ
11-1, Ｅ12-1, Ｅ13-1, Ｅ14-1）は、第１主電極（Ｖs1
-a, Ｖs1-b）に接続されている。また、この内側のポリ
シリコンで形成したコンタクト層（Ｅa-1,Ｅb-1 ）は十
字状端子Ｖd1-xに接続されている。
Ｔr1-2, Ｔr1-3, Ｔr1-4）のアクティブ領域に形成され
ている外側のポリシリコンで形成したコンタクト層（Ｅ
11-1, Ｅ12-1, Ｅ13-1, Ｅ14-1）は、第１主電極（Ｖs1
-a, Ｖs1-b）に接続されている。また、この内側のポリ
シリコンで形成したコンタクト層（Ｅa-1,Ｅb-1 ）は十
字状端子Ｖd1-xに接続されている。
【０１４７】また、読み出し用の第１ＦＥＴ（Ｔr1-1,
Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｇ11, Ｇ12,
Ｇ13, Ｇ14）に形成されているポリシリコンで形成した
コンタクト層（Ｇ11-1, Ｇ12-1, Ｇ13-1, Ｇ14-1）は、
配線層（Ｆ11, Ｆ12, Ｆ13,Ｆ14）を用い、書き込み用
の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のア
クティブ領域に形成されているポリシリコンで形成した
コンタクト層（ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4）に接
続されている。
Ｔr1-2, Ｔr1-3, Ｔr1-4）のゲート電極（Ｇ11, Ｇ12,
Ｇ13, Ｇ14）に形成されているポリシリコンで形成した
コンタクト層（Ｇ11-1, Ｇ12-1, Ｇ13-1, Ｇ14-1）は、
配線層（Ｆ11, Ｆ12, Ｆ13,Ｆ14）を用い、書き込み用
の第２ＦＥＴ（Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4）のア
クティブ領域に形成されているポリシリコンで形成した
コンタクト層（ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4）に接
続されている。
【０１４８】また、書き込み用の第２ＦＥＴ（Ｔr2-1,
Ｔr2-2, Ｔr2-3, Ｔr2-4）の片側のアクティブ領域は、
共通になっており、ここに形成されているポリシリコン
で形成したコンタクト層（ＡＣ-5, ＡＣ-6, ＡＣ-7）
は、十字状端子Ｖd1-xに接続されている。ゲート領域
（Ｖg2-a, Ｖg2-b）は、端部にて図示しないポリシリコ
ンで形成したコンタクト層を形成し、共通のゲート電極
Ｖg2に接続されている。よって、ゲート領域（Ｖg2-a,
Ｖg2-b）は、これら４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-
2, Ｔr2-3, Ｔr2-4）に共通の配線となっている。
Ｔr2-2, Ｔr2-3, Ｔr2-4）の片側のアクティブ領域は、
共通になっており、ここに形成されているポリシリコン
で形成したコンタクト層（ＡＣ-5, ＡＣ-6, ＡＣ-7）
は、十字状端子Ｖd1-xに接続されている。ゲート領域
（Ｖg2-a, Ｖg2-b）は、端部にて図示しないポリシリコ
ンで形成したコンタクト層を形成し、共通のゲート電極
Ｖg2に接続されている。よって、ゲート領域（Ｖg2-a,
Ｖg2-b）は、これら４つの第２ＦＥＴ（Ｔr2-1, Ｔr2-
2, Ｔr2-3, Ｔr2-4）に共通の配線となっている。
【０１４９】以上、説明したように、この発明を用いる
ことにより、第３の実施の形態に示した回路を半導体基
板上に実装することが可能となる。
ことにより、第３の実施の形態に示した回路を半導体基
板上に実装することが可能となる。
【０１５０】さらに、ホールドタイムの評価をスタック
ドキャパシタと切り離して評価することが可能となるこ
とに加え、複数のブロックを同時に評価することが可能
となる。
ドキャパシタと切り離して評価することが可能となるこ
とに加え、複数のブロックを同時に評価することが可能
となる。
【０１５１】
【発明の効果】上述した説明から明らかなように、この
発明によれば、第１主電極と第２主電極と制御電極とを
備えた第１の電流制御素子の制御電極をキャパシタの一
方の端子に電気的に接続してあるので、キャパシタから
の電流のリークに伴うキャパシタの帯電電圧の降下を、
第１の電流制御素子のソース電極とドレイン電極間の電
流変化に変換することができる。よって、ＤＲＡＭのメ
モリセルにＭＯＳＦＥＴを１つ追加するだけで、極めて
簡単で安価な小型のキャパシタ寄生抵抗測定回路を作る
ことができる。
発明によれば、第１主電極と第２主電極と制御電極とを
備えた第１の電流制御素子の制御電極をキャパシタの一
方の端子に電気的に接続してあるので、キャパシタから
の電流のリークに伴うキャパシタの帯電電圧の降下を、
第１の電流制御素子のソース電極とドレイン電極間の電
流変化に変換することができる。よって、ＤＲＡＭのメ
モリセルにＭＯＳＦＥＴを１つ追加するだけで、極めて
簡単で安価な小型のキャパシタ寄生抵抗測定回路を作る
ことができる。
【０１５２】また、スタックドキャパシタからなるキャ
パシタ寄生抵抗測定回路と、キャパシタがこの回路と同
じ接合容量のみからなるキャパシタ寄生抵抗測定回路を
用いることによって、スタックドキャパシタの誘電体の
寄生抵抗および接合容量の寄生抵抗をそれぞれ求めるこ
とができる。
パシタ寄生抵抗測定回路と、キャパシタがこの回路と同
じ接合容量のみからなるキャパシタ寄生抵抗測定回路を
用いることによって、スタックドキャパシタの誘電体の
寄生抵抗および接合容量の寄生抵抗をそれぞれ求めるこ
とができる。
【図１】この発明の第１の実施の形態のキャパシタ寄生
抵抗測定回路を示した回路図である。
抵抗測定回路を示した回路図である。
【図２】この発明の第１の実施の形態のキャパシタ寄生
抵抗測定回路を半導体基板上に実装した場合の構成例を
示す平面図である。
抵抗測定回路を半導体基板上に実装した場合の構成例を
示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】（Ａ）, （Ｂ）, （Ｃ）は、図２および図３で
示した構成例で実際に基板上に実装するための製造工程
について示した説明図である。
示した構成例で実際に基板上に実装するための製造工程
について示した説明図である。
【図５】この発明の第１の実施の形態のキャパシタ寄生
抵抗測定回路を示す平面図である。
抵抗測定回路を示す平面図である。
【図６】この発明の第１の実施の形態のキャパシタ寄生
抵抗測定回路を示す平面図である。
抵抗測定回路を示す平面図である。
【図７】図６のＡ−Ａ断面図である。
【図８】（Ａ）, （Ｂ）, （Ｃ）は、この発明の第１の
実施の形態のキャパシタ寄生抵抗測定回路の製造工程を
示す図である。
実施の形態のキャパシタ寄生抵抗測定回路の製造工程を
示す図である。
【図９】この発明の第３の実施の形態のキャパシタ寄生
抵抗測定回路を示す回路図である。
抵抗測定回路を示す回路図である。
【図１０】この発明の第３の実施の形態のキャパシタ寄
生抵抗測定回路を半導体基板上に実装した場合を示す平
面図である。
生抵抗測定回路を半導体基板上に実装した場合を示す平
面図である。
【図１１】ＤＲＡＭのメモリセルの等価回路を示した図
である。
である。
１０：測定部 ２０：ＤＲＡＭのメモリセル Ｔr ：Ｎチャネル形電界効果トランジスタ Ｖs ：ソース電極 Ｖd ：ドレイン電極 Ｖg ：ゲート電極 Ｃ：キャパシタ Ｒ：キャパシタの寄生抵抗 ＷＬ：ワード線 ＢＬ ビット線 Ｖb ：キャパシタの第１端子 Ｖbb：キャパシタの第２端子 Ｔr1：第１のＮチャンネル形ＭＯＳＦＥＴ（電流制御素
子） Ｔr2：第２のＮチャンネル形ＭＯＳＦＥＴ（電流制御素
子） Ｖs1, Ｖs2：第１主電極（ソース電極） Ｖd1, Ｖd2：第２主電極（ドレイン電極） Ｖg1, Ｖg2：制御電極（ゲート電極） Ｃ1 ：第１キャパシタ Ｃ2 ：第２キャパシタ Ｖb-1 ：第１キャパシタの第１端子 Ｖb-2 ：第２キャパシタの第１端子 Ｖbb-1：第１キャパシタの第２端子 Ｖbb-2：第２キャパシタの第２端子 Ｖ1 ：第１の電源電圧 Ｖ2 ：第２の電源電圧 Ｒ1 ：第１キャパシタの寄生抵抗 Ｒ2 ：第２キャパシタの寄生抵抗 Ｉd(t)：ある時間ｔにＴr1を流れる電流 Ｅ1,Ｅ2 ：アクティブ領域 ＪＣ：測定部アクティブ領域 Ｈ：フィールド酸化膜 Ｖs1-1，Ｖd1-1，Ｆ1-1，Ｆ1-2，Ｆ2-1，Ｆ2-2，Ｖg2-
1，Ｖd2-1：ポリシリコンで形成したコンタクト層 Ｂ：基板 Ｓ1-1，Ｓ1-2，Ｓ2-1，Ｓ2-2 ：シャロートレンチ分離 Ｆ,Ｆ1,Ｆ2,Ｖd2：配線層 Ｍ1,Ｍ2 ：ゲート酸化膜 Ｓ2 ：第１主電極領域（ソース電極領域） Ｄ2 ：第２主電極領域（ドレイン電極領域） Ｊr ：レジスト層 Ｊ1 ：中間絶縁層 Ｊ2 ：中間絶縁層 Ｊ3 ：第２中間絶縁層 Ｅs1, Ｅs2：第１主電極領域（ソース電極領域） Ｅd1, Ｅd2：第２主電極領域（ドレイン電極領域） Ｇ1,Ｇ2 ：制御電極（ゲート電極） Ｇ1-1,Ｅ2-1、Ｖcp-1 ：ポリシリコンで形成したコンタ
クト層 Ｓt1：測定部ストレージ電極 Ｓt2：ストレージ対向電極 Ｖcp：端子 Ｅs ：ソース電極領域 Ｅd ：ドレイン電極領域 Ｎ：誘電体膜 Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4：第１の電流制御素子 Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4：第２の電流制御素子 Ｖs1-a, Ｖs1-b：第１主電極 Ｖs11，Ｖs12，Ｖs13，Ｖs14，Ｖs21，Ｖs22，Ｖs23，
Ｖs24 ：第１主電極（ソース電極） Ｖd11，Ｖd12，Ｖd13，Ｖd14，Ｖd21，Ｖd22，Ｖd23，
Ｖd24 ：第２主電極（ドレイン電極） Ｖg11，Ｖg12，Ｖg13，Ｖg14，Ｖg21，Ｖg22，Ｖg23，
Ｖg24 ：制御電極（ゲート電極） Ｃ12, Ｃ22, Ｃ32, Ｃ42：キャパシタ Ｒ12, Ｒ22, Ｒ32, Ｒ42：寄生抵抗 Ｖbb1,Ｖbb2,Ｖbb3,Ｖbb4 ：キャパシタの第２端子 Ｉ1,Ｉ2,Ｉ3,Ｉ4 ：電流 Ｅ11-1, Ｅa-1 ，Ｅ12-1, Ｅ13-1, Ｅb-1,Ｅ14-1：ポリ
シリコンで形成したコンタクト層 Ｇ11, Ｇ12, Ｇ13, Ｇ14, Ｖg2-a，Ｖg2-b：ゲート領域 ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4, ＡＣ-5, ＡＣ-6, Ａ
Ｃ-7：ポリシリコンで形成したコンタクト層 Ｇ11-1, Ｇ12-1, Ｇ13-1, Ｇ14-1：ポリシリコンで形成
したコンタクト層Ｖd1-x：十字状端子 ＡＣ：アクティブ領域 Ｆ11, Ｆ12, Ｆ13, Ｆ14：配線層
子） Ｔr2：第２のＮチャンネル形ＭＯＳＦＥＴ（電流制御素
子） Ｖs1, Ｖs2：第１主電極（ソース電極） Ｖd1, Ｖd2：第２主電極（ドレイン電極） Ｖg1, Ｖg2：制御電極（ゲート電極） Ｃ1 ：第１キャパシタ Ｃ2 ：第２キャパシタ Ｖb-1 ：第１キャパシタの第１端子 Ｖb-2 ：第２キャパシタの第１端子 Ｖbb-1：第１キャパシタの第２端子 Ｖbb-2：第２キャパシタの第２端子 Ｖ1 ：第１の電源電圧 Ｖ2 ：第２の電源電圧 Ｒ1 ：第１キャパシタの寄生抵抗 Ｒ2 ：第２キャパシタの寄生抵抗 Ｉd(t)：ある時間ｔにＴr1を流れる電流 Ｅ1,Ｅ2 ：アクティブ領域 ＪＣ：測定部アクティブ領域 Ｈ：フィールド酸化膜 Ｖs1-1，Ｖd1-1，Ｆ1-1，Ｆ1-2，Ｆ2-1，Ｆ2-2，Ｖg2-
1，Ｖd2-1：ポリシリコンで形成したコンタクト層 Ｂ：基板 Ｓ1-1，Ｓ1-2，Ｓ2-1，Ｓ2-2 ：シャロートレンチ分離 Ｆ,Ｆ1,Ｆ2,Ｖd2：配線層 Ｍ1,Ｍ2 ：ゲート酸化膜 Ｓ2 ：第１主電極領域（ソース電極領域） Ｄ2 ：第２主電極領域（ドレイン電極領域） Ｊr ：レジスト層 Ｊ1 ：中間絶縁層 Ｊ2 ：中間絶縁層 Ｊ3 ：第２中間絶縁層 Ｅs1, Ｅs2：第１主電極領域（ソース電極領域） Ｅd1, Ｅd2：第２主電極領域（ドレイン電極領域） Ｇ1,Ｇ2 ：制御電極（ゲート電極） Ｇ1-1,Ｅ2-1、Ｖcp-1 ：ポリシリコンで形成したコンタ
クト層 Ｓt1：測定部ストレージ電極 Ｓt2：ストレージ対向電極 Ｖcp：端子 Ｅs ：ソース電極領域 Ｅd ：ドレイン電極領域 Ｎ：誘電体膜 Ｔr1-1, Ｔr1-2, Ｔr1-3, Ｔr1-4：第１の電流制御素子 Ｔr2-1, Ｔr2-2, Ｔr2-3, Ｔr2-4：第２の電流制御素子 Ｖs1-a, Ｖs1-b：第１主電極 Ｖs11，Ｖs12，Ｖs13，Ｖs14，Ｖs21，Ｖs22，Ｖs23，
Ｖs24 ：第１主電極（ソース電極） Ｖd11，Ｖd12，Ｖd13，Ｖd14，Ｖd21，Ｖd22，Ｖd23，
Ｖd24 ：第２主電極（ドレイン電極） Ｖg11，Ｖg12，Ｖg13，Ｖg14，Ｖg21，Ｖg22，Ｖg23，
Ｖg24 ：制御電極（ゲート電極） Ｃ12, Ｃ22, Ｃ32, Ｃ42：キャパシタ Ｒ12, Ｒ22, Ｒ32, Ｒ42：寄生抵抗 Ｖbb1,Ｖbb2,Ｖbb3,Ｖbb4 ：キャパシタの第２端子 Ｉ1,Ｉ2,Ｉ3,Ｉ4 ：電流 Ｅ11-1, Ｅa-1 ，Ｅ12-1, Ｅ13-1, Ｅb-1,Ｅ14-1：ポリ
シリコンで形成したコンタクト層 Ｇ11, Ｇ12, Ｇ13, Ｇ14, Ｖg2-a，Ｖg2-b：ゲート領域 ＡＣ-1, ＡＣ-2, ＡＣ-3, ＡＣ-4, ＡＣ-5, ＡＣ-6, Ａ
Ｃ-7：ポリシリコンで形成したコンタクト層 Ｇ11-1, Ｇ12-1, Ｇ13-1, Ｇ14-1：ポリシリコンで形成
したコンタクト層Ｖd1-x：十字状端子 ＡＣ：アクティブ領域 Ｆ11, Ｆ12, Ｆ13, Ｆ14：配線層
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 21/8242
Claims (16)
- 【請求項１】 第１主電極と第２主電極と制御電極とを
備えた第１の電流制御素子と、第１主電極と第２主電極
と制御電極とを備えた第２の電流制御素子と、キャパシ
タとを共通の基板に備え、 前記第２の電流制御素子および前記キャパシタはＤＲＡ
Ｍのメモリセルを構成し、 および前記第１の電流制御素子の制御電極に前記第２の
電流制御素子の第１主電極と前記キャパシタの一方の端
子とを電気的に接続してあることを特徴とするキャパシ
タ寄生抵抗測定回路。 - 【請求項２】 請求項１に記載のキャパシタ寄生抵抗測
定回路において、 前記キャパシタは互いに電気的に接続されている第１お
よび第２キャパシタを備え、 該第２キャパシタは、前記基板と該基板に設けられた、
前記第２の電流制御素子の第１主電極用の領域（以下、
第１主電極領域という。）との間に接合容量を形成する
ジャンクションキャパシタであることを特徴とするキャ
パシタ寄生抵抗測定回路。 - 【請求項３】 請求項２に記載のキャパシタ寄生抵抗測
定回路において、 前記基板に個別に設けられたアクティブ領域を備え、 前記第１キャパシタは、前記基板と該アクティブ領域と
の間に接合容量を形成するジャンクションキャパシタで
あることを特徴とするキャパシタ寄生抵抗測定回路。 - 【請求項４】 請求項２に記載のキャパシタ寄生抵抗測
定回路において、 前記第１キャパシタは、前記基板の上側に個別に設けら
れているスタックドキャパシタであることを特徴とする
キャパシタ寄生抵抗測定回路。 - 【請求項５】 請求項１に記載のキャパシタ寄生抵抗測
定回路において、 前記キャパシタは、前記基板と該基板に設けられていて
前記第２の電流制御素子の第１主電極用の領域（以下、
第１主電極領域という。）との間に接合容量を形成する
ジャンクションキャパシタであることを特徴とするキャ
パシタ寄生抵抗測定回路。 - 【請求項６】 請求項４に記載のキャパシタ寄生抵抗測
定回路において、 前記スタックドキャパシタの、前記第２キャパシタとは
非接続側のセルプレートをグランドに接続してあること
を特徴とするキャパシタ寄生抵抗測定回路。 - 【請求項７】 請求項１乃至６のいずれか一項に記載の
キャパシタ寄生抵抗測定回路において、 前記第１の電流制御素子の第２主電極と前記第２の電流
制御素子の第２主電極とを、第１電源電圧端子に接続し
てあり、および前記第２の電流制御素子の制御電極を前
記第１電源電圧端子とは電圧が異なる第２電源電圧端子
に接続してあり、および前記第１の電流制御素子の第１
主電極をグランドに接続してあることを特徴とするキャ
パシタ寄生抵抗測定回路。 - 【請求項８】 請求項１乃至６のいずれか一項に記載の
キャパシタ寄生抵抗測定回路を少なくとも２組備えてい
て、全ての前記第１の電流制御素子の第１主電極を互い
に接続すると共に、それぞれの該第２主電極を互いに接
続し、および全ての前記第２の電流制御素子の第２主電
極を互いに接続すると共に、それぞれの制御電極を互い
に接続してあることを特徴とするキャパシタ寄生抵抗測
定回路。 - 【請求項９】 請求項８に記載のキャパシタ寄生抵抗測
定回路において、 前記第１の電流制御素子の第１主電極をグランドに接続
し、前記第１の電流制御素子の第２主電極と前記第２の
電流制御素子の第２主電極とを前記第１電源電圧端子に
接続し、および前記第２の電流制御素子の制御電極に、
該第２の電流制御素子のしきい値電圧の実質的に２倍の
電圧を印加する端子に接続してあることを特徴とするキ
ャパシタ寄生抵抗測定回路。 - 【請求項１０】 請求項１乃至９のいずれか一項に記載
のキャパシタ寄生抵抗測定回路において、 前記第１および第２の電流制御素子をそれぞれ第１およ
び第２のＮチャネル形モストランジスタとし、その第１
主電極をソース電極とし、その第２主電極をドレイン電
極とし、およびその制御電極をゲート電極としてあるこ
と特徴とするキャパシタ寄生抵抗測定回路。 - 【請求項１１】 第１主電極と第２主電極と制御電極と
を備えた第１の電流制御素子と、第１主電極と第２主電
極と制御電極とを備えた第２の電流制御素子と、キャパ
シタとを共通の基板に備え、および前記第１の電流制御
素子の制御電極に前記第２の電流制御素子の第１主電極
と前記キャパシタの一方の端子とを電気的に接続してあ
り、 前記第１および第２の電流制御素子をそれぞれ第１およ
び第２のＮチャネル形モストランジスタとし、その第１
主電極をソース電極とし、その第２主電極をドレイン電
極とし、およびその制御電極をゲート電極とした構成の
キャパシタ寄生抵抗測定回路を用いてキャパシタの寄生
抵抗（以下、Ｒという）を測定するにあたって、以下の
条件式を用いて前記寄生抵抗Ｒを算出することを特徴と
するキャパシタ寄生抵抗測定方法。 Ｒ＝−ｔ／[ Ｃ0 ・ｌｎ｛〔√（Ｉd(t)／Ａ）−Ｖth〕
／ＶD ｝] 但し、Ｃ0 は前記キャパシタの容量、Ｉd(t)はある測定
時間ｔにおける前記第１のＮチャネル形ＭＯＳＦＥＴを
流れる電流、Ａは前記第１のＭＯＳＦＥＴに固有の定
数、Ｖthは前記第１のＮチャネル形ＭＯＳＦＥＴのしき
い値電圧、およびＶD は前記測定時間ｔ＝０における前
記第１のＮチャネル形ＭＯＳＦＥＴのゲート電極の電圧
とする。 - 【請求項１２】 請求項１１に記載のキャパシタ寄生抵
抗測定方法において、 前記第２のＮチャネル形ＭＯＳＦＥＴを通電状態にする
ために該第２のＮチャネル形ＭＯＳＦＥＴのゲート電極
に所定の電圧を印加して前記キャパシタを帯電させる第
１の処理と、 前記第２のＮチャネル形ＭＯＳＦＥＴのゲート電極を無
通電状態にするために該第２のＮチャネル形ＭＯＳＦＥ
Ｔのゲート電極に印加した電圧を解消する第２の処理
と、 前記第１の処理で帯電させたキャパシタの電位降下に比
例して変化する、前記第１のＮチャネル形ＭＯＳＦＥＴ
を流れる電流を、前記第２の処理の終了時点から測定し
て前記条件式からキャパシタの寄生抵抗Ｒを求める第３
の処理とを含むキャパシタ寄生抵抗測定方法。 - 【請求項１３】 請求項１１または１２に記載のキャパ
シタ寄生抵抗測定方法において、 前記キャパシタ寄生抵抗測定回路として第１および第２
測定回路を用意し、 前記第１測定回路の前記キャパシタを、前記基板と該基
板に設けられた、前記第２の電流制御素子の第１主電極
用の第１主電極領域との間に接合容量を形成するジャン
クションキャパシタとし、 前記第２測定回路の前記キャパシタを、前記ジャンクシ
ョンキャパシタと前記基板の上側に個別に設けられたス
タックドキャパシタとを総合した総合キャパシタとし、 前記第１および第２測定回路のそれぞれについて前記測
定時間ｔと前記電流Ｉd(t)の関係を測定し、これらｔと
Ｉd(t)の値およびＲについての前記条件式から、前記第
１および第２の測定回路における寄生抵抗ＲをＲJ およ
びＲT としてそれぞれ求め、得られた寄生抵抗ＲJ およ
びＲT に基づいて前記総合キャパシタのスタックドキャ
パシタについての寄生抵抗ＲS を求めることを特徴とす
るキャパシタ寄生抵抗測定方法。 - 【請求項１４】 ＤＲＡＭの構成要素であるキャパシタ
の一端を電流制御素子の制御電極に接続して、前記キャ
パシタからの電流のリークに伴うキャパシタの電荷量の
変化により、前記電流制御素子の第１主電極と第２主電
極との間を流れる電流を変化させ、該電流特性を測定し
て、該電流の変化特性から前記キャパシタのリーク特性
を測定するキャパシタ寄生抵抗測定方法。 - 【請求項１５】 請求項１４に記載のキャパシタ寄生抵
抗測定方法において、 前記電流制御素子をＮチャネル形ＭＯＳＦＥＴとし、お
よび前記第１主電極をソース電極とし、および前記第２
主電極をドレイン電極とし、および前記制御電極をゲー
ト電極としたことを特徴とするキャパシタ寄生抵抗測定
方法。 - 【請求項１６】 請求項１乃至１０のいずれか一項に記
載のキャパシタ寄生抵抗測定回路を２組以上用意し、こ
れらキャパシタ寄生抵抗測定回路に対して、請求項１１
乃至１５のいずれか一項に記載のキャパシタ寄生抵抗測
定方法を適用して、異なる前記キャパシタ寄生抵抗測定
回路のそれぞれに含まれているキャパシタの寄生抵抗を
それぞれ測定し、測定された前記寄生抵抗のうち最も寄
生抵抗の値が大きいキャパシタが所属する前記キャパシ
タ寄生抵抗測定回路の当該キャパシタの製造方法を最良
と判断することを特徴とするキャパシタ寄生抵抗評価方
法。
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-
1998
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