KR101596228B1 - 반도체 장치 - Google Patents

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다카노리 마츠쟈키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

메모리 셀을 포함하는 반도체 장치가 제공된다. 메모리 셀은 트랜지스터 및 용량, 및 저항 및 다이오드 중 하나를 포함한다. 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 트랜지스터의 소스 및 드레인 중 하나는 비트선에 접속된다. 용량의 하나의 단자는 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 용량의 다른 단자는 배선에 전기적으로 접속된다. 저항 및 다이오드 중 하나의 한 단자는 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 저항 및 다이오드 중 하나의 다른 단자는 배선에 전기적으로 접속된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다. 특히, 본 발명은 미리 결정된 시간 동안만 정보를 유지하는 메모리 회로를 포함하는 반도체 장치에 관한 것이다.
최근에, 무선 통신을 사용하는 개체 식별 기술(이후에, 무선 통신 시스템으로서 지칭됨)이 주목을 받고 있다. 특히, 무선 통신에 의해 데이터를 송신/수신하는 데이터 캐리어로서, RFID(무선 주파수 식별) 기술을 활용하는 무선 태그(이후에, 카드 형태 또는 칩 형태와 같은 형태와 상관없이 무선 태그로서 지칭됨)를 갖는 개체 식별 기술이 주목을 받고 있다. 무선 태그는 또한 IC 태그, RFID 태그, 또는 전자 태그로서 지칭된다.
제조 및 유통의 분야에서, 무선 태그에 의한 개체 식별 기술은 바 코드에 의한 종래의 관리 대신에 대량의 물품 관리에서 활용되기 시작하고 있고, 개체 식별에 응용되도록 개발되고 있다.
여기서, 무선 통신 시스템은 판독기/기록기(이후에, R/W로 지칭됨)와 같은 송수신기(또한, 인터로게이터(interrogator)로서 지칭됨) 및 무선 태그 사이에서 데이터가 무선으로 송신/수신되는 통신 시스템을 지칭한다. 그러한 무선 통신 시스템에서, 송신 및 수신될 데이터는 R/W로부터 방출되는 반송파들 상에 중첩되어, 통신이 수행된다.
판독 정확도를 개선하고 충돌을 방지하는 하나의 기능으로서, 무선 태그는 세션 플래그가 장착된다. 세션 플래그(session flag)는 ID가 판독되는 무선 태그로부터 ID의 재판독을 방지한다. 예를 들면, 세션 플래그는 2 종류의 데이터 A 및 B를 갖고, ID가 판독되는 무선 태그는 A에서 B로 설정된다.
세션 플래그는 R/W에서 무선 태그로 공급되는 전력과 상관없이 지속 시간(persistence time)을 갖는다. 예를 들면, 세션 플래그가 B로 한번 설정될 때, 세션 플래그는 지속 시간보다 더 짧은 기간 동안 B로 설정된다. 세션 플래그는 지속 시간보다 더 긴 기간 동안 A로 설정된다. 지속 시간을 실현하기 위해 메모리가 필요하다.
실제 사용되는 메모리들은 대략 휘발성 메모리 및 비휘발성 메모리로 분류될 수 있다. 비휘발성 메모리들은 전원 전압의 공급 유무와 상관없이 저장된 데이터를 유지한다. 휘발성 메모리들은 전원 전압의 공급 없이 저장된 데이터를 유지할 수 없다.
휘발성 메모리들의 예로서, DRAM들이 제공된다. 도 4는 DRAM 셀의 구조적 예를 도시하는 회로도이다.
도 4의 메모리 셀(406)은 n-채널 트랜지스터(401) 및 용량(402)을 포함한다. n-채널 트랜지스터(401)의 게이트는 워드선(405)에 접속된다. n-채널 트랜지스터(401)의 드레인 및 소스 중 하나는 용량(402)에 접속되고, n-채널 트랜지스터(401)의 드레인 및 소스 중 다른 하나는 비트선(404)에 접속된다. n-채널 트랜지스터(401)에 접속되지 않은 용량(402)의 단자는 기준 전위(403)에 접속된다. "접속"이 본 명세서에서 "전기적 접속"을 의미한다는 것을 유의하라.
n-채널 트랜지스터(401)는 데이터의 기록 및 판독 시에 워드선(405)에 의해 동작되고, 데이터의 기록 및 판독 시에 온(on)된다. 또한, 데이터의 기록 및 판독 시간 이외의 시간에서, n-채널 트랜지스터(401)는 오프(off)된다.
용량(402) 내의 전하의 존재 유무, 즉, 용량(402)의 단자 전압의 고전압 및 저전압은 각각 이진 데이터 "1" 및 이진 데이터 "0"에 대응한다. 본 명세서에서, 고전압은 기준 전위보다 높은 전압을 나타내고, 저전압은 기준 전위와 동일한 전위를 나타낸다는 것을 유의하라.
데이터 "1" 또는 데이터 "0"에 대응하는 전압은 n-채널 트랜지스터(401)를 통해 비트선(404)에서 용량(402)으로 인가되어, 전기가 충전 및 방전되고, 기록 동작이 수행된다. 판독 동작은 용량(402) 내의 전하의 존재 유무 및 고전압 및 저전압을 검출함으로써 수행된다. 용량(402) 내에 유지된 전하는 비트선으로 출력되어, 판독이 수행된다. 예시되지 않은 센스 증폭기는 비트선(404)의 극미한 변화를 증폭시키고, 이로써 판독이 수행된다.
전하가 용량(402)에 축적되어, 저장된 데이터가 유지된다. 그러나, 다양한 원인들로 인해 용량(402) 내에 유지된 전하의 누설이 발생하여, 용량(402)에 주어진 충분한 전하의 양이 결국 소실된다. 즉, 저장된 데이터가 파괴된다. n-채널 트랜지스터(401)의 누설 전류는 누설의 주요 원인이다.
전하가 완전히 소실되기 전에 데이터가 판독되고, 판독된 데이터에 기초하여 메모리 셀로의 기록이 다시 수행된다. 이러한 주기가 반복되면, 저장된 데이터가 장시간 동안 유지될 수 있다. 이러한 동작은 리플레시 동작으로 지칭된다.
DRAM 셀과 동일한 회로 구조에서, 리플레시 동작이 수행되지 않는다면, 데이터가 유지될 수 있는 기간은 용량 내의 전하의 양 및 트랜지스터의 누설 전류에 의존하여 결정된다(예를 들면, 특허 문헌 1 참조).
일본 공개 특허 공보 제 H06-029488 호
트랜지스터의 누설 전류가 공정에 의존한 트랜지스터의 특성에 의해 상당히 영향을 받기 때문에, 데이터가 유지될 수 있는 기간은 트랜지스터들 중에서 상당히 변동한다. 본 발명의 실시 형태의 하나의 목적은, 트랜지스터들의 특성과 상관없이 데이터가 유지될 수 있는 기간의 편차가 교정되는 반도체 장치를 제공하는 것이다.
트랜지스터의 누설 전류에 대해 부가적인 전류 경로가 제공된다. 부가적인 경로를 통해 흐르는 전류의 양은 트랜지스터의 누설 전류의 양보다 더 크도록 설정되어, 트랜지스터들의 특성과 상관없이 데이터가 유지될 수 있는 기간의 편차가 교정된다.
본 발명에서, 누설 전류가 트랜지스터로 흐르지 않도록 하기 위해, 용량와 병렬인 소자가 부가되고, 부가적인 전류 경로가 제공된다.
본 발명의 실시 형태에 따른 반도체는, 무선으로 신호들을 송신/수신하는 안테나 회로, 및 신호에 기초하여 데이터가 유지되는 메모리 회로를 포함한다. 메모리 회로는 트랜지스터, 용량, 및 저항을 포함한다. 트랜지스터의 소스 및 드레인 중 하나는 용량의 하나의 단자에 전기적으로 접속된다. 또한, 용량의 하나의 단자는 저항의 하나의 단자에 전기적으로 접속된다. 용량의 다른 단자에는 일정한 전위가 공급된다. 저항의 다른 단자에는 일정한 전위가 공급된다.
본 발명의 실시 형태에 따른 반도체 장치는, 무선으로 신호들을 송신/수신하는 안테나 회로, 및 신호에 기초하여 데이터가 유지되는 메모리 회로를 포함한다. 메모리 회로는 트랜지스터, 용량, 및 저항을 포함한다. 트랜지스터의 소스 및 드레인 중 하나는 용량의 하나의 단자에 전기적으로 접속된다. 또한, 용량의 하나의 단자는 저항의 하나의 단자에 전기적으로 접속된다. 용량의 다른 단자에는 일정한 전위가 공급된다. 저항의 다른 단자에는 일정한 전위가 공급된다. 그러한 반도체 장치에서, 용량의 다른 단자에 공급된 전위와 동일한 전압이 트랜지스터의 소스 및 드레인 중 다른 하나 및 트랜지스터의 게이트에 인가될 때, 용량 내에 유지되고 저항으로 흐르는 전하의 양은, 용량 내에 유지되고 트랜지스터로 흐르는 전하의 양보다 크다.
본 발명의 실시 형태에 따른 반도체 장치는, 무선으로 신호들을 송신/수신하는 안테나 회로, 및 신호에 기초하여 데이터가 유지되는 메모리 회로를 포함한다. 메모리 회로는 트랜지스터, 용량, 및 다이오드를 포함한다. 트랜지스터의 소스 및 드레인 중 하나는 용량의 하나의 단자에 전기적으로 접속된다. 또한, 용량의 하나의 단자는 다이오드의 하나의 단자에 전기적으로 접속된다. 용량의 다른 단자에는 일정한 전위가 공급된다. 다이오드의 다른 단자에는 일정한 전위가 공급된다.
본 발명의 실시 형태에 따른 반도체 장치는, 무선으로 신호들을 송신/수신하는 안테나 회로, 및 신호에 기초하여 데이터가 유지되는 메모리 회로를 포함한다. 메모리 회로는 트랜지스터, 용량, 및 다이오드를 포함한다. 트랜지스터의 소스 및 드레인 중 하나는 용량의 하나의 단자에 전기적으로 접속된다. 또한, 용량의 하나의 단자는 다이오드의 하나의 단자에 전기적으로 접속된다. 용량의 다른 단자에는 일정한 전위가 공급된다. 다이오드의 다른 단자에는 일정한 전위가 공급된다. 그러한 반도체 장치에서, 용량의 다른 단자에 공급된 전위와 동일한 전압이 트랜지스터의 소스 및 드레인 중 다른 하나 및 트랜지스터의 게이트에 인가될 때, 용량 내에 유지되고 다이오드로 흐르는 전하의 양은, 용량 내에 유지되고 트랜지스터로 흐르는 전하의 양보다 크다.
본 발명의 실시 형태에 따른 반도체 장치는, 무선으로 신호들을 송신/수신하는 안테나 회로, 및 신호에 기초하여 데이터가 유지되는 메모리 회로를 포함한다. 메모리 회로는 트랜지스터, 용량, 및 다이오드-접속된 트랜지스터를 포함한다. 트랜지스터의 소스 및 드레인 중 하나는 용량의 하나의 단자에 전기적으로 접속된다. 또한, 용량의 하나의 단자는 다이오드-접속된 트랜지스터의 하나의 단자에 전기적으로 접속된다. 용량의 다른 단자에는 일정한 전위가 공급된다. 다이오드-접속된 트랜지스터의 다른 단자에는 일정한 전위가 공급된다.
본 발명의 실시 형태에 따른 반도체 장치는, 무선으로 신호들을 송신/수신하는 안테나 회로, 및 신호에 기초하여 데이터가 유지되는 메모리 회로를 포함한다. 메모리 회로는 트랜지스터, 용량, 및 다이오드-접속된 트랜지스터를 포함한다. 트랜지스터의 소스 및 드레인 중 하나는 용량의 하나의 단자에 전기적으로 접속된다. 또한, 용량의 하나의 단자는 다이오드-접속된 트랜지스터의 하나의 단자에 전기적으로 접속된다. 용량의 다른 단자에는 일정한 전위가 공급된다. 다이오드-접속된 트랜지스터의 다른 단자에는 일정한 전위가 공급된다. 그러한 반도체 장치에서, 용량의 다른 단자에 공급된 전위와 동일한 전압이 트랜지스터의 소스 및 드레인 중 다른 하나 및 트랜지스터의 게이트에 인가될 때, 용량 내에 유지되고 다이오드-접속된 트랜지스터로 흐르는 전하의 양은, 용량 내에 유지되고 트랜지스터로 흐르는 전하의 양보다 크다.
복수의 다이오드들이 서로 직렬로 전기적으로 접속될 수 있다는 것을 유의하라.
또한, 메모리 회로는 버퍼 회로를 더 포함한다. 버퍼 회로는 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속될 수 있다.
본 발명의 실시 형태에 따라, 트랜지스터의 누설 전류와 상이한 부가적인 전류 경로가 제공되어, 용량 내에 유지되는 전하가 트랜지스터의 누설 전류 경로가 아닌 부가적인 전류 경로로 흐른다. 비선형 소자인 트랜지스터의 경로 이외에, 선형 소자 또는 특성에서 트랜지스터보다 더 적은 편차를 갖는 소자의 부가적인 경로가 제공되어, 용량 내에 유지되는 전하가 선택적으로 부가적인 경로로 방전될 수 있다. 따라서, 특성에서 트랜지스터보다 더 적은 편차를 갖는 선형 소자 또는 소자의 경로가 사용될 때, 메모리 회로 내의 각각의 용량 내의 방전량이 일정하게 될 수 있다. 따라서, 각각의 용량의 방전 시간이 일정하게 되고, 데이터가 유지될 수 있는 기간들의 편차가 감소될 수 있다.
도 1은 본 발명의 실시 형태를 도시한 도면.
도 2는 본 발명의 실시 형태를 도시한 도면.
도 3은 본 발명의 실시 형태를 도시한 도면.
도 4는 범용 DRAM 셀을 도시한 도면.
도 5는 반도체 장치의 구성을 도시한 도면.
도 6은 반도체 장치의 구성을 도시한 도면.
도 7a 내지 도 7c는 반도체 장치를 제조하는 방법을 예시하는 단면도들.
도 8a 내지 도 8c는 반도체 장치를 제조하는 방법을 예시하는 단면도들.
도 9a 및 도 9b는 반도체 장치를 제조하는 방법을 예시하는 단면도들.
도 10은 반도체 장치를 제조하는 방법을 예시하는 단면도.
도 11은 반도체 장치를 제조하는 방법을 예시하는 단면도.
도 12는 반도체 장치를 예시하는 단면도.
도 13은 반도체 장치의 분리 단계를 예시하는 단면도.
도 14는 반도체 장치의 분리 단계를 예시하는 단면도.
도 15a 및 도 15b는 본 발명의 동작 예의 타이밍도들.
도 16은 실시 형태 7을 도시한 도면.
도 17은 본 발명의 실시 형태를 예시하는 도면.
본 발명의 실시 형태들은 도면들을 참조하여 설명된다. 그러나, 본 발명이 많은 상이한 형태들로 실시될 수 있고, 본 발명의 사상 및 범위를 벗어나지 않고 형태들 및 그의 상세에서 다양한 변경들 및 수정들이 이루어질 수 있다는 것을 당업자는 용이하게 이해할 것이다. 따라서, 본 발명은 후술되는 실시 형태에서 기재된 것에 제한되는 것으로 해석되어서는 안 된다. 모든 도면들 내의 동일한 부분을 표기하는 참조 번호가 후술되는 본 발명의 구조에서 공통으로 사용된다는 것을 유의하라.
(실시 형태 1)
도 1은 본 발명의 실시 형태의 반도체 장치에 포함된 메모리 회로를 예시한다. 메모리 회로에는 복수의 메모리 셀들이 제공된다. 도 1은 하나의 메모리 셀 및 버퍼의 회로도이다. 메모리 셀은 NMOS(101), 용량(102), 및 저항(103)을 포함한다. 버퍼(105)는 복수의 메모리 셀들을 포함하는 각각의 그룹에 제공될 수 있고, 또한, 버퍼(105)는 각각의 메모리 셀에 제공될 수 있다. 단자(104)는 기록 시에 데이터를 선택하고, 워드선에 전기적으로 접속된다. 단자(106)는 데이터 "1" 또는 데이터 "0"에 대응하는 전압을 입력하고, 비트선에 전기적으로 접속된다. 단자(108)는 기록된 데이터를 출력한다. 단자(107)는 기준 전압이 인가된 단자이고, 배선에 전기적으로 접속된다. n-채널 트랜지스터(이후에, "NMOS"로 지칭됨)(101)의 소스 및 드레인 중 하나는 단자(106)에 접속된다. NMOS(101)의 소스 및 드레인 중 다른 하나는 용량(102), 저항(103)의 단자, 및 버퍼(105)에 접속된다. 단자(104)는 NMOS(101)의 게이트에 접속된다. 단자(108)는 버퍼(105)의 출력에 접속된다. 단자(107)는, NMOS(101)의 소스 및 드레인 중 다른 하나에 접속되지 않는 용량의 단자, 및 NMOS(101)의 소스 및 드레인 중 다른 하나에 접속되지 않는 저항(103)의 단자에 접속된다.
여기서, 데이터 "1"는 고전압을 나타내고, 데이터 "0"는 저전압을 나타낸다.
다음에, 그의 동작이 설명된다. 먼저, 전원 전압이 공급되는 경우에, 데이터 "0"가 기록될 때, 용량(102)의 전압은 낮고, 전하는 축적되지 않는다. 따라서, 데이터 "0"는 시간에 걸쳐 데이터 "1"로 변하지 않는다.
다음에, 데이터 "1"가 기록될 때, 전원 전압이 공급되는 경우에, 고전압이 단자(106) 및 NMOS(101)의 드레인에 인가된다. 고전압은 또한 단자(104) 및 NMOS(101)의 게이트에 인가되고, 따라서, NMOS(101)가 턴 온된다. 따라서, 전류가 용량(102)으로 흐르고, 전하가 축적되고, 전압이 발생된다. 용량(102)의 전압이 높을 때, 버퍼(105)의 출력은 고전압을 갖는다. 그후, 데이터 "1"가 단자(108)로 출력되고, 기록이 종료된다.
데이터 "1"의 기록 종료 후에, 데이터 "1"가 유지되는 경우에, 저전압은 단자(104) 및 NMOS(101)의 게이트에 인가되고, 따라서 NMOS(101)이 턴 오프된다. 저항(103)으로 흐르는 전류의 양은 NMOS(101)의 누설 전류의 양보다 더 크도록 설정되고, 따라서, 용량(102)의 전하는 부가적인 전류 경로인 저항(103)을 통해 흐른다. 따라서, 용량(102)의 전하의 양이 감소되고, 용량(102)의 전압이 낮아진다. 용량(102)의 전압, 즉, 버퍼(105)의 입력 전압이 버퍼(105)의 반전 전압보다 낮을 때, 버퍼(105)의 출력은 저전압을 갖고, 데이터 "0"가 단자(108)로 출력되고, 데이터 "1"이 데이터 "0"으로 변한다. 데이터 "1"를 유지하는 것이 종료된다. 따라서, 저항(103)의 저항값에 의해, 데이터 "1"이 데이터 "0"으로 변하는 시간은 용량의 방전 시간에 의해 결정된 미리 결정된 시간과 동일하게 유지될 수 있다.
데이터 "1"의 기록 종료 후에, 데이터 "1"이 유지되거나 전원 전압의 공급이 일시적으로 중단되는 경우에, 저전압이 NMOS(101)의 게이트에 인가되고, NMOS(101)이 턴 오프된다. 저항(103)으로 흐르는 전류의 양은 NMOS(101)의 누설 전류의 양보다 크도록 설정되고, 따라서, 용량(102)의 전하는 부가적인 전류 경로인 저항(103)을 통해 흐른다. 따라서, 용량(102) 내의 전하의 양이 감소되고, 용량의 전압이 낮아진다. 용량(102)의 전압이 버퍼(105)의 반전 전압보다 높을 때, 전원 전압이 다시 공급되는 경우에, 데이터 "1"이 단자(108)로 출력되고, 따라서, 데이터가 유지된다. 그러나, 용량(102)의 전압이 버퍼(105)의 반전 전압보다 낮을 때, 전원 전압이 다시 공급되는 경우에, 버퍼(105)의 출력은 저전압을 갖고, 데이터 "0"가 단자(108)에 출력된다. 즉, 전원의 공급의 유무와 상관없이, 데이터 "1"가 데이터 "0"로 변하는 기간은 용량의 방전 시간에 의해 결정된 미리 결정된 시간과 동일하게 유지될 수 있다.
전원 전압이 공급되지 않는 경우에, 데이터 "0" 및 데이터 "1"는 기록되지 않는다. 따라서, 데이터가 재기록되지 않는다.
NMOS(101)로서, n-채널 박막 트랜지스터 또는 p-채널 박막 트랜지스터가 사용될 수 있다. p-채널 박막 트랜지스터의 경우에, 단자(104)에 입력되는 전압들의 레벨들이 반전된다.
(실시 형태 2)
도 2는 본 발명의 반도체 장치에 포함된 메모리 회로를 예시한다. 메모리 회로에는 복수의 메모리 셀들이 제공된다. 도 2는 하나의 메모리 셀 및 버퍼의 회로도이다. 메모리 셀은 NMOS(201), 용량(202), 다이오드(203)를 포함한다. 버퍼(205)는 복수의 메모리 셀들을 포함하는 각각의 그룹에 제공될 수 있고, 또한, 버퍼(205)는 각각의 메모리 셀에 제공될 수 있다. 단자(204)는 기록 시에 데이터를 선택하고, 워드선에 전기적으로 접속된다. 단자(206)는 데이터 "1" 또는 데이터 "0"에 대응하는 전압을 입력하고, 비트선에 전기적으로 접속된다. 단자(208)는 기록된 데이터를 출력한다. 단자(207)는 기준 전압이 인가된 단자이고, 배선에 전기적으로 접속된다. n-채널 트랜지스터(이후에, "NMOS"로 지칭됨)(201)의 소스 및 드레인 중 하나는 단자(206)에 접속된다. NMOS(201)의 소스 및 드레인 중 다른 하나는 용량(202), 다이오드(203)의 애노드, 및 버퍼(205)에 접속된다. 단자(204)는 NMOS(201)의 게이트에 접속된다. 단자(208)는 버퍼(205)의 출력에 접속된다. 단자(207)는, NMOS(201)의 소스 및 드레인 중 다른 하나에 접속되지 않는 용량(202)의 단자에 접속된다. 또한, 단자(207)는 다이오드(203)의 캐소드에 접속된다.
복수의 다이오드(203)가 서로 직렬로 전기적으로 접속될 수 있다.
다이오드(203)로서, 다이오드-접속된 트랜지스터 또는 PIN 접합 다이오드가 사용될 수 있다.
도 3은 본 발명의 반도체 장치에 포함된 메모리 회로의 회로도이고, 여기서 다이오드-접속된 트랜지스터(303)는 다이오드(203) 대신에 사용된다.
여기서, 데이터 "1"는 고전압을 나타내고, 데이터 "0"는 저전압을 나타낸다.
다음에, 도 2의 동작이 설명된다. 먼저, 데이터 "0"이 기록될 때, 전원 전압이 공급되는 경우에, 용량(202)의 전압이 낮고, 전하가 축적되지 않는다. 따라서, 데이터 "0"는 시간에 걸쳐 데이터 "1"로 변하지 않는다.
다음에, 데이터 "1"가 기록될 때, 전원 전압이 공급되는 경우에, 고전압이 단자(206) 및 NMOS(201)의 드레인에 인가된다. 고전압은 또한 단자(204) 및 NMOS(201)의 게이트에 인가되고, 따라서, NMOS(201)가 턴 온된다. 따라서, 전류가 용량(202)으로 흐르고, 전하가 축적되고, 전압이 발생된다. 용량(202)의 전압이 높을 때, 버퍼(205)의 출력은 고전압을 갖는다. 그후, 데이터 "1"는 단자(208)로 출력되고, 기록이 종료된다.
데이터 "1"의 기록 종료 후에, 데이터 "1"이 유지되는 경우에, 저전압이 단자(204) 및 NMOS(201)의 게이트에 인가되고, 따라서, NMOS(201)이 턴 오프된다. 다이오드(203)로 흐르는 전류의 양은 NMOS(201)의 누설 전류의 양보다 더 크도록 설정되고, 따라서, 용량(202)의 전하는 부가적인 전류 경로인 다이오드(203)를 통해 흐른다. 따라서, 용량(202) 내의 전하의 양이 감소되고, 용량(202)의 전압이 낮아진다. 용량(202)의 전압, 즉, 버퍼(205)의 입력 전압이 버퍼(205)의 반전 전압보다 낮을 때, 버퍼(205)의 출력은 저전압을 갖고, 데이터 "0"는 단자(208)로 출력되고, 데이터 "1"은 데이터 "0"로 변한다. 데이터 "1"를 유지하는 것이 종료된다. 따라서, 다이오드(203)로 흐르는 전류의 양에 의해, 데이터 "1"가 데이터 "0"로 변하는 시간은, 용량의 방전 시간에 의해 결정된 미리 결정된 시간과 동일하게 유지될 수 있다.
데이터 "1"의 기록 종료 후에, 데이터 "1"가 유지되거나 전원 전압이 일시적으로 중단되는 경우에, 저전압이 NMOS(201)의 게이트 인가되고, 따라서, NMOS(201)가 턴 오프된다. 다이오드(203)로 흐르는 전류의 양은 NMOS(201)의 누설 전류의 양보다 크도록 설정되고, 따라서, 용량(202)의 전하는 부가적인 전류 경로인 다이오드(203)를 통해 흐른다. 따라서, 용량(202) 내의 전하의 양이 감소되고, 용량(202)의 전압이 낮아진다. 용량(202)의 전압이 버퍼(205)의 반전 전압보다 높을 때, 전원 전압이 다시 공급되는 경우에, 데이터 "1"는 단자(208)로 출력되고, 따라서 데이터가 유지된다. 그러나, 용량(202)의 전압이 버퍼(205)의 반전 전압보다 낮을 때, 전원 전압이 다시 공급되는 경우에, 버퍼(205)의 출력은 저전압을 갖고, 데이터 "0"가 단자(208)로 출력된다. 즉, 전원 전압의 존재 유무와 상관없이, 데이터 "1"가 데이터 "0"로 변하는 시간은, 용량의 방전 시간에 의해 결정된 미리 결정된 시간과 동일하게 유지될 수 있다.
전원 전압이 공급되지 않는 경우에, 데이터 "0" 및 데이터 "1"는 기록될 수 없다. 따라서, 데이터가 재기록되지 않는다.
NMOS(201)로서, n-채널 박막 트랜지스터 및 p-채널 박막 트랜지스터 중 어느 하나가 사용될 수 있다. p-채널 박막 트랜지스터의 경우에, 단자(204)에 입력되는 전압들의 레벨들은 반전된다.
또한, 도 3의 다이오드-접속된 트랜지스터(303)로서, p-채널 박막 트랜지스터 또는 n-채널 박막 트랜지스터 중 어느 하나가 사용될 수 있다. n-채널 박막 트랜지스터의 경우에, 다이오드-접속된 트랜지스터(303)는 도 3에 예시된 바와 같이 접속된다. 또한, p-채널 박막 트랜지스터의 경우에, 다이오드-접속된 트랜지스터(303)의 게이트는 도 3의 단자(207)에 접속된다.
(실시 형태 3)
본 실시 형태에서, 상기 실시 형태에서 설명된 반도체 장치가 사용된 RFID 태그의 구성이 도면들을 참조하여 설명된다.
본 실시 형태의 RFID 태그의 블록도는 도 5에 도시된다.
도 5의 RFID 태그(500)는 안테나 회로(501) 및 신호 처리 회로(502)를 포함한다. 신호 처리 회로(502)는 정류 회로(503), 원전 회로(504), 복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 제어 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 및 변조 회로(512)를 포함한다.
RFID 태그(500)의 안테나 회로(501)에 의해 수신된 통신 신호들은 신호 처리 회로(502)의 복조 회로(505)에 입력된다. 수신된 통신 신호들, 즉, 안테나 회로(501) 및 R/W 사이에 송신/수신된 신호들의 주파수는, 예를 들면, ISO 표준들 등에 기초하여 결정된 915 MHz, 2.45 GHz 등을 포함하는 UHF(초고주파수) 대역들일 수 있다. 물론, 안테나 회로(501) 및 R/W 사이에 송신/수신된 신호들의 주파수가 이에 제한되지 않고, 예를 들면, 임의의 다음의 주파수들, 서브밀리파인 300 GHz 내지 3 THz, 밀리미터파인 30 GHz 내지 300 GHz, 마이크로파인 3 GHz 내지 30 GHz, 초고주파수인 300 MHz 내지 3 GHz, 고주파수인 30 MHz 내지 300 MHz가 사용될 수 있다. 안테나 회로(501) 및 R/W 사이에 송신/수신된 신호들은 반송파들이 변조된 신호들이다. 반송파들의 변조 방법은 아날로그 변조 또는 디지털 변조 중 어느 하나일 수 있거나, 진폭 변조, 위상 변조, 주파수 변조, 및 스펙트럼 확산 중 어느 하나일 수 있다. 바람직하게, 진폭 변조 또는 주파수 변조가 채택된다.
발진 회로(506)로부터 출력된 발진 신호는 클록 신호로서 논리 회로(507)에 공급된다. 또한, 변조된 반송파들은 복조 회로(505)에서 복조된다. 복조된 신호들은 논리 회로(507)에 송신되고, 분석된다. 논리 회로(507)에 의해 분석된 신호들은 메모리 제어 회로(508)에 송신된다. 그후, 신호에 기초하여, 메모리 제어 회로(508)는 메모리 회로(509)를 제어하고, 데이터를 논리 회로(510)에 송신하기 위해 메모리 회로(509)에 저장된 데이터를 취한다. 논리 회로(510)에 송신된 신호는 논리 회로(510)에서 인코딩되고, 증폭기(511)에서 증폭된다. 증폭된 신호에 의해, 변조 회로(512)는 반송파들을 변조한다. 변조된 반송파들에 의해, R/W는 RFID 태그로부터 신호들을 인식한다. 한편, 정류 회로(503)에 입력된 반송파들은 정류되고, 그후 원전 회로(504)에 입력된다. 이러한 방식으로 획득된 전원 전압은 원전 회로(504)에 의해 복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 제어 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 및 변조 회로(512) 등에 제공된다. 원전 회로(504)가 반드시 필요하지는 않지만, 여기서, 원전 회로(504)가 입력 전압을 강압 또는 승압하거나 입력 전압의 극성을 반전시키는 기능을 갖는다는 것을 유의하라. RFID 태그(500)는 이러한 방식으로 동작한다.
신호 처리 회로 및 안테나 회로 내의 안테나 간의 접속이 특별히 한정되지 않는다는 것을 유의하라. 예를 들면, 안테나 및 신호 처리 회로는 배선 결합 또는 범프 접속에 의해 접속될 수 있다. 또한, 신호 처리 회로는 칩 형상을 갖도록 형성될 수 있고, 그의 하나의 표면은 안테나에 부착될 전극으로서 사용될 수 있다. 또한, 신호 처리 회로 및 안테나는 ACF(이방성 도전막)를 사용하여 서로 부착될 수 있다.
안테나가 신호 처리 회로(502)와 동일한 기판 위에 적층되거나 외부의 안테나로서 형성될 수 있다는 것을 유의하라. 물론, 안테나는 또한 신호 처리 회로의 상부 또는 하부 상에 제공될 수 있다.
정류 회로(503)는, 안테나 회로(501)에 의해 수신된 반송파에 의해 유도되는 AC 신호들을 DC 신호들로 변환하는 임의의 회로일 수 있다.
본 실시 형태에서 설명된 RFID 태그에는 도 6에 도시된 바와 같이 도 5에 도시된 구조 이외에 배터리(561)가 제공될 수 있다는 것을 유의하라. 정류 회로(503)로부터 출력된 전원 전압이 신호 처리 회로(502)를 동작시키기에 충분히 높지 않을 때, 배터리(561)는 또한 복조 회로(505), 발진 회로(506), 논리 회로(507), 메모리 제어 회로(508), 메모리 회로(509), 논리 회로(510), 증폭기(511), 및 변조 회로(512)와 같은 신호 처리 회로(502)의 각각의 회로에 전원 전압을 공급할 수 있다. 배터리(561)에 저장되는 에너지에 관하여, 정류 회로(503)로부터 출력된 전원 전압의 과잉 전압은, 예를 들면, 정류 회로(503)로부터 출력된 전원 전압이 신호 처리 회로(502)를 동작시키는데 요구되는 전원 전압보다 충분히 높을 때 배터리(561)에 저장될 수 있다. 안테나 회로(501) 및 정류 회로(503) 이외에, 안테나 회로 및 정류 회로의 또 다른 세트를 RFID 태그에 제공하는 것이 또한 가능하여, 배터리(561)는 무작위로 생성된 전자파 등으로부터 획득된 에너지로 충전될 수 있다.
"배터리"는 충전에 의해 연속 사용 시간이 회복될 수 있는 배터리를 의미한다는 것을 유의하라. 배터리(561)로서, 시트 형태로 형성된 배터리가 사용되는 것이 바람직하다는 것을 유의하라. 예를 들면, 겔 전해질이 사용되는 리튬 폴리머 배터리, 리튬 이온 배터리, 리튬 2차 전지 등을 사용함으로써 소형화가 가능하다. 물론, 충전이 가능하다면, 임의의 배터리가 사용될 수 있다. 예를 들면, 니켈 금속 수소 배터리, 니켈 카드뮴 배터리, 고용량 용량 등이 사용될 수 있다.
본 실시 형태는 본 명세서에서 임의의 다른 실시 형태들에서 설명된 반도체 장치의 구성을 채용할 수 있다.
또한, 도 1, 도 2, 및 도 3에서 사용된 회로들 각각은 또한, 도 5 또는 도 6에서 미리 결정된 기간 동안 신호들을 유지함으로써 신호들의 지연 회로로서 사용될 수 있다.
예를 들면, 도 1, 도 2, 및 도 3에서 사용된 회로들 각각은 다음의 경우들 중 임의의 경우, 즉, 회로가 논리 회로(507) 및 메모리 제어 회로(508) 사이에 접속되는 경우, 회로가 메모리 제어 회로(508) 및 메모리 회로(509) 사이에 접속되는 경우, 회로가 메모리 회로(509) 및 논리 회로(510) 사이에 접속되는 경우에서 신호들을 지연시키는데 사용될 수 있다.
(실시 형태 4)
본 실시 형태에서, 상기 실시 형태에서 설명된 반도체 장치를 제조하는 방법의 예가 설명된다.
먼저, 박리층(702)이 기판(701)의 표면 위에 형성되고, 하지로서 기능하는 절연막(703) 및 반도체 막(704)(예를 들면, 비정질 규소를 포함하는 막)이 형성된다(도 7a 참조). 박리층(702), 절연막(703), 및 반도체 막(704)이 연속해서 형성될 수 있고, 막들이 대기에 노출되지 않기 때문에, 이는 불순물들의 혼입을 방지할 수 있다.
기판(701)으로서, 유리 기판, 석영 기판, 금속 기판, 스테인리스 강 기판, 이러한 공정의 처리 온도에 대한 내열성을 갖는 플라스틱 기판 등이 사용될 수 있다. 그러한 기판은 면적 또는 형상에서 특별히 제한되지 않는다. 예를 들면, 한변이 1 m 이상인 직사각형 기판을 사용함으로써 생산성이 상당히 증가될 수 있다. 이것은, 원형 실리콘 기판을 사용하는 경우와 비교하여 크게 이롭다. 회로부가 더 넓은 면적을 차지할지라도, 실리콘 기판을 사용하는 경우와 비교하여 생산 비용이 절감될 수 있다.
박리층(702)이 이러한 공정에서 기판(701)의 전체 표면 위에 형성되지만, 박리층이 기판(701)의 전체 표면 위에 형성되고, 그후 박리층(702)을 형성하는데 필요한 포토리소그래피 방법에 의해 선택적으로 제공될 수 있다. 또한, 박리층(702)이 기판(701)과 접하여 형성되지만, 산화 규소막, 산화질화 규소막, 질화 규소막, 또는 질화산화 규소막과 같은 절연막이 필요에 따라 기판(701)과 접하여 형성될 수 있고, 박리층(702)은 절연막과 접하여 형성될 수 있다.
여기서, 산화질화물은 질소보다 더 많은 산소를 포함하는 물질을 나타내고, 질화산화물은 산소보다 더 많은 질소를 포함하는 물질을 나타낸다. 예를 들면, 산화질화 규소는 산소, 질소, 규소 및 수소를 포함하는 물질이고, 산소가 50 atomic% 내지 70 atomic%의 농도 범위이고, 질소가 0.5 atomic% 내지 15 atomic%의 농도 범위이고, 규소가 25 atomic% 내지 35 atomic%의 농도 범위이고, 수소가 0.1 atomic% 내지 10 atomic%의 농도 범위이다. 또한, 질화산화 규소는 산소, 질소, 규소 및 수소를 포함하는 물질이고, 산소가 5 atomic% 내지 30 atomic%의 농도 범위이고, 질소가 20 atomic% 내지 55 atomic%의 농도 범위이고, 규소가 25 atomic% 내지 35 atomic%의 농도 범위이고, 수소가 10 atomic% 내지 30 atomic%의 농도 범위이다. RBS(Rrutherford backscattering spectrometry) 또는 HFS(Hydrogen forward scattering )을 사용하여 측정들이 수행될 때, 상기 농도 범위가 획득된다는 것을 유의하라. 또한, 구성 원소의 총 비율은 100 atomic%를 초과하지 않는다.
박리층(702)으로서, 금속막, 금속막 및 산화 금속막 등의 적층 구조가 사용될 수 있다. 금속막은 단층 구조 또는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 및 이리듐(Ir)으로부터 선택된 원소; 주성분으로서 이들 원소들 중 임의의 원소를 포함하는 합금; 또는 주성분으로서 이들 원소들 중 임의의 원소를 포함하는 화합물 재료로 형성된 막의 적층 구조를 갖는다. 이들 재료들 중 임의의 재료의 막은 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 다양한 CVD 방법들 중 임의의 방법에 의해 형성될 수 있다. 금속막 및 산화 금속막의 적층 구조로서, 상기 금속막이 형성된 후에, 산소 분위기 또는 N2O 분위기에서 플라즈마 처리, 또는 산소 분위기 또는 N2O 분위기에서 열 처리를 수행함으로써 금속막의 산화물 또는 산화질화물이 금속막의 표면 상에 형성될 수 있다. 또한, 금속막이 형성된 후에, 금속막의 표면에는 오존수와 같은 고산화성 용액에 의한 처리가 실시될 수 있어, 이로써 금속막의 산화물 또는 산화질화물이 금속막의 표면 상에 제공될 수 있다.
절연막(703)은 스퍼터링 방법, 플라즈마 CVD 방법 등에 의해 형성되는 규소의 산화물 또는 규소의 질화물을 포함하는 막의 단층 구조 또는 적층 구조를 갖는다. 하지로서 기능하는 절연막(703)이 2층 구조를 갖는다면, 예를 들면, 질화산화 규소막이 제 1 층으로서 형성될 수 있고, 산화질화 규소막이 제 2 층으로서 형성될 수 있다. 하지로서 기능하는 절연막(703)이 3층 구조를 갖는다면, 산화 규소막, 질화산화 규소막, 및 산화질화 규소막이 각각 제 1 층, 제 2 층 및 제 3 층으로서 형성될 수 있다. 또한, 산화질화 규소막, 질화산화 규소막, 및 산화질화 규소막이 각각 제 1 층, 제 2 층 및 제 3 층으로서 형성될 수 있다. 하지로서 기능하는 절연막(703)은 불순물들이 기판(701)으로 침입하는 것을 방지하는 블로킹 막으로서 기능한다.
반도체 막(704)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등에 의해 대략 25 nm 내지 200 nm, 바람직하게는 대략 50 nm 내지 70 nm의 두께로 형성된다. 구체적으로, 반도체 막(704)의 두께는 본 실시 형태에서 66 nm이다. 반도체 막(704)으로서, 예를 들면, 비정질 규소막이 형성될 수 있다.
다음에, 반도체 막(704)에 레이저 광이 조사되어 결정화된다. 반도체 막(704)이, 예를 들면, RTA(Rapid Thermal Annealing), 어닐링 노(annealing furnace)를 사용하는 열 결정화 방법, 또는 결정화를 촉진하는 금속 원소를 사용하는 열 결정화 방법과 레이저 광 조사를 조합함으로써 결정화될 수 있다는 것을 유의하라. 이후에, 결과적인 결정질 반도체 막이 원하는 형상으로 에칭되어, 반도체 막(704a) 및 반도체 막(704b)이 형성된다. 그후, 반도체 막들(704a 및 704b)을 덮기 위해 게이트 절연막(705)이 형성된다(도 7b 참조).
반도체 막들(704a 및 704b)의 제조 단계의 예가 이하에 간략히 설명된다. 먼저, 비정질 반도체 막(예를 들면, 비정질 규소막)은 플라즈마 CVD 방법에 의해 형성된다. 그후, 결정화를 촉진하는 금속 원소인 니켈을 포함하는 용액이 비정질 반도체 막 위에 도포되고, 그후 비정질 반도체 막에는 탈수소화 처리(한 시간 동안 500 ℃에서) 및 열 결정화 처리(4 시간 동안 550 ℃에서)가 실시되어, 결정질 반도체 막이 형성된다. 그후, 결정화의 정도에 의존하여, 필요하다면, 결정질 반도체 막에는 레이저로부터의 레이저 광이 조사된다. 또한, 반도체 막들(704a 및 704b)은 포토리소그래피 방법에 의해 형성된다. 결정화를 촉진하는 금속 원소를 사용하는 열 결정화가 반드시 수행될 필요는 없고, 비정질 반도체 막은 레이저 광 조사만으로 결정화될 수 있다는 것을 유의하라.
또한, 반도체 막에 연속파 레이저 광 또는 10 MHz 이상의 주파수로 발진되는 레이저 광이 조사되고, 결정화에 대해 하나의 방향으로 주사되어, 결정화된 반도체 막들(704a 및 704b)이 획득될 수 있다. 그러한 결정화의 경우에, 결정들은 레이저 광 주사 방향으로 성장한다. 박막 트랜지스터가 제공되어, 그의 채널 길이 방향(채널 형성 영역이 형성될 때 캐리어들이 흐르는 방향)이 주사 방향에 맞춰진다.
다음에, 반도체 막들(704a 및 704b)을 덮기 위해 게이트 절연막(705)이 형성된다. 게이트 절연막(705)은 CVD 방법, 스퍼터링 방법 등에 의해 형성된 규소의 산화물 또는 규소의 질화물을 포함하는 막의 단층 구조 또는 적층 구조를 갖는다. 구체적으로, 게이트 절연막(705)은 산화 규소막, 산화질화 규소막 또는 질화산화 규소막의 단층 구조 또는 적층 구조를 갖는다.
또한, 게이트 절연막(705)은 플라즈마 처리에 의해 반도체 막들(704a 및 704b)의 표면들을 산화 또는 질화함으로써 형성될 수 있다. 예를 들면, 게이트 절연막(705)은 He, Ar, Kr 또는 Xe과 같은 희가스 및 산소, 산화 질소(NO2), 암모니아, 질소, 수소 등의 혼합된 가스로 플라즈마 처리에 의해 형성된다. 그러한 경우에, 플라즈마가 마이크로파들에 의해 여기되어, 저전자 온도 및 고밀도를 갖는 플라즈마가 생성될 수 있다. 반도체 막들의 표면들은 산소 라디칼들(OH 라디칼들을 포함할 수 있음) 또는 질소 라디칼들(NH 라디칼들을 포함할 수 있음)에 의해 산화 또는 질화될 수 있고, 이는 고밀도 플라즈마에 의해 생성된다.
그러한 고밀도 플라즈마에 의한 처리에 의해, 대략 1 nm 내지 20 nm, 통상적으로 대략 5 nm 내지 10 nm의 두께를 갖는 절연막이 반도체 막들 위에 형성된다. 이러한 경우에 반응이 고체 상태 반응이기 때문에, 절연막과 반도체 막들 간의 계면 상태 밀도가 상당히 감소될 수 있다. 반도체 막들(결정성 실리콘 또는 다결정성 실리콘)은 그러한 플라즈마 처리에 의해 직접적으로 산화(또는 질화)되어, 형성된 절연막의 두께에서의 편차가 상당히 감소될 수 있다. 또한, 결정성 실리콘의 결정립계들(crystal grain boundaries)에서 산화가 진행되지 않고, 이는 매우 바람직한 조건을 만든다. 즉, 여기서 설명된 고밀도 플라즈마 처리에 의한 반도체 막들의 표면들의 고체 상태 산화에 의해, 결정립계들에서 과도한 산화 반응 없이, 양호한 균일성 및 낮은 계면 상태 밀도를 갖는 절연막이 형성될 수 있다.
게이트 절연막(705)으로서, 플라즈마 처리에 의해 형성된 절연막만이 사용될 수 있거나, 산화 규소, 산화질화 규소, 또는 질화 규소로 구성된 절연막이 플라즈마 또는 열 반응을 사용하는 CVD 방법에 의해 적층되도록 그 위에 부가적으로 침착될 수 있다. 임의의 경우에, 플라즈마 처리에 의해 형성된 절연막이 트랜지스터들의 게이트 절연막들의 일부 또는 전체에 포함되면, 트랜지스터들의 특성 편차가 감소될 수 있고, 이는 바람직하다.
또한, 반도체 막에 연속파 레이저 광 또는 10 MHz 이상의 주파수로 발진되는 레이저 광으로 조사되고 결정화에 대해 하나의 방향으로 주사되는 방식으로, 반도체 막들(704a 및 704b)이 형성되는 경우에, 상기 플라즈마 처리가 수행되는 게이트 절연막과 반도체 막들(704a 및 704b)을 조합함으로써, 높은 전계 효과 이동도 및 특성에서 작은 편차를 갖는 박막 트랜지스터들(TFT)이 획득될 수 있다.
다음에, 도전막은 게이트 절연막(705) 위에 형성된다. 여기서, 대략 100 nm 내지 500 nm의 두께를 갖는 단일의 도전막이 형성된다. 도전막으로서 사용될 수 있는 재료의 예들은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 원소를 포함하는 재료; 이들 원소들 중 임의의 원소를 주로 포함하는 합금 재료; 또는 이들 원소들 중 임의의 원소를 주로 포함하는 화합물 재료를 포함한다. 또한, 인과 같은 불순물 원소로 도핑된 다결정성 실리콘으로 대표되는 반도체 재료가 사용될 수 있다. 도전막이 적층 구조를 갖는 경우에, 예를 들면, 질화 탄탈 막 및 텅스텐 막의 적층 구조, 질화 텅스텐 막 및 텅스텐 막의 적층 구조, 또는 질화 몰리브덴 막 및 몰리브덴 막의 적층 구조를 사용하는 것이 가능하다. 예를 들면, 30 nm의 두께를 갖는 질화 탄탈 막 및 150 nm의 두께를 갖는 텅스텐 막의 적층 구조가 사용될 수 있다. 텅스텐 및 질화 탄탈이 높은 내열성을 갖기 때문에, 도전막이 형성된 후에 열 활성화를 위한 열 처리가 수행될 수 있다. 또한, 도전막은 3 개 이상의 층들의 적층 구조를 가질 수 있고, 예를 들면, 몰리브덴 막, 알루미늄 막, 및 몰리브덴 막의 적층 구조가 채용될 수 있다.
다음에, 레지스트 마스크는 포토리소그래피 방법에 의해 상기 도전막 위에 형성되고, 게이트 전극 및 게이트 배선을 형성하기 위해 에칭 처리가 수행되어, 게이트 전극들(707)이 반도체 막들(704a 및 704b) 위에 형성된다.
그후, 레지스터로 형성된 마스크는 포토리소그래피 방법에 의해 형성되고, n 형 또는 p 형 도전성을 부여하는 불순물 원소는 도핑 방법 및 이온 주입 방법에 의해 저농도로 반도체 막들(704a 및 704b)에 첨가된다. 본 실시 형태에서, n 형 도전성을 부여하는 불순물 원소는 저농도로 반도체 막들(704a 및 704b)에 첨가된다. n 형 도전성을 부여하는 불순물 원소로서, 15 족에 속하는 원소, 예를 들면, 인(P) 또는 비소(As)가 사용될 수 있다. p 형 도전성을 부여하는 불순물 원소로서, 13 족에 속하는 원소, 예를 들면, 붕소(B)가 사용될 수 있다.
명확히 하기 위해 본 실시 형태에서 n-채널 TFT들만이 설명되지만, 본 발명은 이러한 구조로 제한되지 않는다. p 형 TFT들만이 사용될 수 있다. 또한, n 형 TFT들 및 p 형 TFT들이 조합하여 형성될 수 있다. n 형 TFT들 및 p 형 TFT들이 조합하여 형성되는 경우에, n 형 도전성을 부여하는 불순물 원소는 p 형 TFT들에 포함된 반도체 막들을 덮는 마스크를 사용하여 첨가되고, 그후 p 형 도전성을 부여하는 불순물 원소는 n 형 TFT들에 포함되는 반도체 막들을 덮는 마스크를 사용하여 첨가되어, n 형 도전성을 부여하는 불순물 원소 및 p 형 도전성을 부여하는 불순물 원소가 선택적으로 첨가될 수 있다.
다음에, 게이트 절연막(705) 및 게이트 전극들(707)을 덮기 위해 절연막이 형성된다. 형성된 절연막 및 게이트 절연막(705)은 규소, 규소의 산화물, 또는 규소의 질화물과 같은 무지 재료를 포함하는 막, 또는 유기 수지와 같은 유기 재료를 포함하는 막의 단층 구조 또는 적층 구조를 갖고, 이는 CVD 방법, 스퍼터링 방법 등에 의해 형성된다. 그후, 절연막은 주로 수직 방향으로 수행되는 이방성 에칭에 의해 선택적으로 에칭되어, 게이트 전극들(707)의 측면들에 접하는 절연막들(708)(또한 측벽들로서 지칭됨)이 형성된다. 저농도 도핑된 드레인(LDD) 영역들을 형성하기 위해 불순물 원소가 나중에 첨가될 때, 절연막들(708)은 마스크들로서 사용된다.
다음에, 포토리소그래피 방법에 의해 형성된 레지스트 마스크 및 게이트 전극들(707) 및 절연막(708)을 마스크들로서 사용함으로써, n 형 도전성을 부여하는 불순물 원소가 반도체 막들(704a 및 704b)에 첨가된다. 따라서, 채널 형성 영역(706a), 제 1 불순물 영역들(706b), 및 제 2 불순물 영역들(706c)이 형성된다(도 7c 참조). 제 1 불순물 영역들(706b)은 박막 트랜지스터의 소스 및 드레인 영역들로서 기능하고, 제 2 불순물 영역들(706c)은 LDD 영역들로서 기능한다. 제 2 불순물 영역들(706c)에 포함된 불순물 원소의 농도는 제 1 불순물 영역들(706b)에 포함된 불순물 원소의 농도보다 낮다.
그후, 단층 구조 또는 적층 구조를 갖는 절연막은 게이트 전극들(707), 절연막들(708) 등을 덮도록 형성된다. 본 실시 형태에서, 절연막이 절연막들(709, 710, 및 711)의 3 층 구조를 갖는 예가 설명된다. 이러한 절연막들은 CVD 방법에 의해 형성될 수 있다. 예를 들면, 50 nm의 두께를 갖는 산화질화 규소막, 200 nm의 두께를 갖는 질화산화 규소막, 및 400 nm의 두께를 갖는 산화질화 규소막은 각각 절연막(709), 절연막(710) 및 절연막(711)으로서 형성될 수 있다. 두께들에 의존하지만, 3 개의 절연막들의 표면들은 아래에 제공되는 층의 표면을 따라 형성된다. 다시 말해서, 절연막(709)이 작은 두께를 갖기 때문에, 절연막(709)의 표면은 게이트 전극들(707)의 표면들에 가깝게 대응한다. 절연막의 두께가 더 커짐에 따라, 그의 표면은 평탄해지고, 따라서, 3 개의 막들 중 가장 두꺼운 절연막(711)의 표면은 거의 평탄하다. 그러나, 절연막(711)은 유기 재료를 사용하여 형성되지 않고, 따라서, 절연막(711)의 표면은 정확히 평면이 아니다. 즉, 절연막(711)의 표면이 평탄하기를 원한다면, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴 또는 에폭시와 같은 유기 재료; 실록산 재료 등이 사용될 수 있다. 또한, 이러한 절연막들의 형성 방법으로서, CVD 방법 이외에, 스퍼터링 방법, SOG 방법, 액적 토출 방법(droplet discharge method), 스크린 인쇄 방법 등이 채용될 수 있다.
그후, 절연막들(709, 710 및 711) 등은 제 1 불순물 영역들(706b)에 도달하는 콘택트 홀들을 형성하기 위해 포토리소그래피 방법을 사용하여 에칭된다. 그후, 박막 트랜지스터들의 소스 및 드레인 전극들로서 기능하는 도전막들(731a) 및 접속 배선으로서 기능하는 도전막(731b)이 형성된다. 도전막들(731a) 및 도전막(731b)은, 콘택트 홀들을 충전하기 위해 도전막을 형성하고 그후 도전막이 선택적으로 에칭되도록 형성될 수 있다. 도전막이 형성되기 전에, 저항을 감소시키기 위해 콘택트 홀들에 의해 노출된 반도체 막들(704a 및 704b)의 표면 위에 실리사이드가 형성될 수 있다는 것을 유의하라. 도전막들(731a) 및 도전막(731b)은, 신호들의 지연이 발생하지 않기 때문에 저항 재료를 사용하여 형성되는 것이 바람직하다. 저저항 재료가 종종 낮은 내열성을 갖기 때문에, 높은 내열성 재료를 저저항 재료 위 아래에 제공하는 것이 바람직하다. 예를 들면, 저저항 재료인 알루미늄의 막이 300 nm의 두께로 형성되고, 100 nm의 두께를 갖는 티타늄의 막이 알루미늄 막 위 아래에 형성되는 구조가 바람직하다. 또한, 접속 배선으로서 기능하는 도전막(731b)이 도전막들(731a)과 동일한 적층 구조를 갖도록 형성될 때, 접속 배선의 저항이 낮아질 수 있고, 접속 배선의 내열성이 개선될 수 있다. 도전막(731a) 및 도전막(731b)은, 또 다른 도전성 재료, 예를 들면, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C) 및 규소(Si)로부터 선택된 원소를 포함하는 재료, 이들 원소들 중 임의의 원소를 주로 포함하는 합금 재료, 또는 이들 원소들 중 임의의 원소를 주로 포함하는 화합물 재료를 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 알루미늄을 주로 포함하는 합금 재료는, 예를 들면, 알루미늄을 주로 포함하고 또한 니켈을 포함하는 재료, 또는 알루미늄을 주로 포함하고 니켈 및 탄소 및 규소 중 하나 또는 모두를 포함하는 합금 재료에 대응한다. 도전막(731a) 및 도전막(731b)은 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다.
따라서, 박막 트랜지스터(730a) 및 박막 트랜지스터(730b)를 포함하는 소자층(749)이 획득될 수 있다(도 8a 참조).
절연막들(709, 710 및 711)이 형성되기 전에, 절연막(709)이 형성된 후에, 또는 절연막들(709 및 710)이 형성된 후에, 반도체 막(704)의 결정화의 복구, 반도체 막(704)에 첨가되는 불순물 원소의 활성화, 및 반도체 막(704)의 수소화를 위해 가열 처리가 수행될 수 있다는 것을 유의하라. 가열 처리에서, 열 어닐링 방법, 레이저 어닐링 방법, RTA 방법 등이 채용될 수 있다.
다음에, 절연막들(712 및 713)은 도전막들(731a) 및 도전막(731b)을 덮도록 형성된다(도 8b 참조). 100 nm의 두께를 갖는 질화 규소막이 절연막(712)으로서 사용되고, 1500 nm의 두께를 갖는 폴리이미드 막이 절연막(713)으로서 사용되는 경우가 예로서 설명된다. 절연막(713)의 표면이 높은 평탄성을 갖는 것이 바람직하다. 따라서, 유기 재료인 폴리이미드의 특성에 부가하여, 막이 예를 들면 750 nm 내지 3000 nm(구체적으로, 1500 nm)의 두꺼운 두께를 갖도록 함으로써 절연막(713)의 평탄성이 개선된다. 개구부는 절연막들(712 및 713)에 형성된다. 본 실시 형태에서, 도전막(731b)을 노출시키는 개구(714)가 형성되는 경우가 예로서 설명된다. 개구(714)(구체적으로, 점선으로 둘러싸인 영역(715))에서, 절연막(712)의 단부는 절연막(713)으로 덮여진다. 하부 절연막(712)의 단부를 상부 절연막(713)으로 덮음으로써, 개구(714)에 나중에 형성될 배선의 단절이 방지될 수 있다. 본 실시 형태에서, 절연막(713)이 유기 재료인 폴리이미드를 사용하여 형성되기 때문에, 절연막(713)은 개구(714)에서 완만한 테이퍼 형태를 가질 수 있고, 단절이 효율적으로 방지될 수 있다. 단절을 방지하는 효과가 획득될 수 있는 절연막(713)에 대한 재료로서, 폴리이미드 이외에, 폴리아미드, 벤조시클로부텐, 아크릴, 또는 에폭시와 같은 유기 재료, 실록산 재료 등이 제공될 수 있다. 또한, 절연막(712)으로서, 질화 규소막 대신에, 산화질화 규소막 또는 질화산화 규소막이 사용될 수 있다. 절연막들(712 및 713)의 형성 방법으로서, CVD 방법, 스퍼터링 방법, SOG 방법, 액적 토출 방법, 스크린 인쇄 방법 등이 사용될 수 있다.
다음에, 도전막(717)이 절연막(713) 위에 형성되고, 절연막(718)이 도전막(717) 위에 형성된다(도 8c 참조). 도전막(717)은 도전막들(731a) 및 도전막(731b)과 동일한 재료를 사용하여 형성될 수 있고, 예를 들면, 100 nm의 두께를 갖는 티타늄 막, 200 nm의 알루미늄 막, 및 100 nm의 두께를 갖는 티타늄 막이 채용될 수 있다. 도전막(717)이 개구(714) 내의 도전막(731b)에 접속되기 때문에, 티타늄을 사용하여 형성된 막들이 서로 접촉하여, 콘택트 저항이 억제될 수 있다. 또한, 박막 트랜지스터 및 안테나(나중에 형성됨) 간의 신호에 기초한 전류가 도전막(717)으로 흐르기 때문에, 도전막(717)의 배선 저항이 낮은 것이 바람직하다. 따라서, 알루미늄과 같은 저저항 재료가 사용되는 것이 바람직하다. 도전막(717)은 또 다른 도전성 재료, 예를 들면, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C) 및 규소(Si)로부터 선택된 원소를 포함하는 재료, 이들 원소들 중 임의의 원소를 주로 포함하는 합금 재료, 또는 이들 원소들 중 임의의 원소를 주로 포함하는 화합물 재료를 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 알루미늄을 주로 포함하는 합금 재료는, 예를 들면, 알루미늄을 주로 포함하고 또한 니켈을 포함하는 재료, 또는 알루미늄을 주로 포함하고 니켈 및 탄소와 규소 중 하나 또는 모두를 포함하는 합금 재료에 대응한다. 도전막들(717)은 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. 절연막(718)은 평탄한 표면을 가져야 하고, 따라서, 유기 재료로부터 형성되는 것이 바람직하다. 여기서, 절연막(718)으로 2000 nm의 두께를 갖는 폴리이미드 막이 사용되는 경우가 예로서 설명된다. 1500 nm의 두께를 갖는 절연막(713)의 개구(714) 및 개구(714) 내에 형성된 도전막(717)의 표면들에 의해 형성된 요철들이 평탄화되어야 하기 때문에, 절연막(718)은 절연막(713)의 두께보다 더 큰 2000 nm의 두께를 갖도록 형성된다. 따라서, 절연막(718)은 절연막(713)의 두께보다 1.1 내지 2 배, 바람직하게는 1.2 내지 1.5 배의 두께를 갖는 것이 바람직하다. 절연막(713)이 750 nm 내지 3000 nm의 두께를 가질 때, 절연막(718)은 900 nm 내지 4500 nm의 두께를 갖는 것이 바람직하다. 절연막(718)은 절연막(718)의 두께를 고려하여 평탄성이 개선될 수 있는 재료를 사용하여 형성되는 것이 바람직하다. 평탄성이 개선될 수 있는 절연막(718)의 재료로서, 폴리이미드 이외에, 폴리아미드, 벤조시클로부텐, 아크릴 또는 에폭시와 같은 유기 재료, 실록산 재료 등이 제공될 수 있다. 상술된 바와 같이, 안테나가 절연막(718) 위에 형성되는 경우에, 절연막(718)의 표면의 평탄성이 고려되어야 한다.
도 12는 회로부의 주변 영역을 예시한다. 또한, 회로부에서, 절연막(718)은 안테나 외부(구체적으로, 영역(740))의 절연막(713)의 단부를 덮는 것이 바람직하다. 절연막(718)이 절연막(713)을 덮을 때, 절연막(718)의 단부가 절연막(713) 및 절연막(718)의 총 두께보다 2 배 이상의 거리(거리 d)만큼 절연막(713)의 단부로부터 떨어져 배치되는 것이 바람직하다. 본 실시 형태에서, 절연막(713)이 1500 nm의 두께를 갖고, 절연막(718)이 2000 nm의 두께를 갖도록 형성되기 때문에, 절연막(713)의 단부를 덮는 절연막(718)의 단부는 절연막(713)의 단부로부터 7000 nm의 거리 d만큼 떨어진다. 그러한 구성에 의해, 공정의 마진이 확보될 수 있고, 또한, 습기 및 산소의 침입이 방지될 수 있다.
다음에, 안테나(720)는 절연막(718) 위에 형성된다(도 9a 참조). 그후, 안테나(720) 및 도전막(717)은 개구를 통해 서로 접속된다. 집적도를 개선하기 위해 개구는 안테나(720) 아래에 제공된다. 안테나(720)가 도전막들(731a)에 직접적으로 접속될 수 있지만, 안테나(720)와의 접속을 위한 개구의 형성에서 마진이 확보될 수 있기 때문에, 본 실시 형태에서 도전막(717)의 제공이 바람직하고, 고집적도가 성취될 수 있다. 따라서, 안테나(720)에 접속되도록 도전막이 도전막(717) 위에 또한 제공될 수 있다. 즉, 안테나(720)는 박막 트랜지스터들에 포함된 도전막들(731a)에 전기적으로 접속될 수 있고, 복수의 도전막들을 통한 접속 구조에 의해 고집적도가 성취될 수 있다. 도전막(717)과 같은 복수의 도전막들의 두께가 클 때, 반도체 장치가 또한 두꺼워지고, 따라서, 복수의 도전막들의 두께는 작은 것이 바람직하다. 따라서, 도전막(717) 등의 두께는 도전막들(731a)의 두께보다 작은 것이 바람직하다.
안테나(720)는 제 1 도전막(721) 및 제 2 도전막(722)의 적층 구조를 채용할 수 있다. 본 실시 형태에서, 100 nm의 두께를 갖는 티타늄 막 및 5000 nm의 두께를 갖는 알루미늄 막을 사용함으로써 적층 구조가 형성되는 경우가 설명된다. 티타늄은 안테나의 내습성(moisture resistance)을 증가시킬 수 있고, 절연막(718) 및 안테나(720) 간의 밀착성을 증가시킬 수 있다. 또한, 제 1 도전막 및 도전막(717) 간의 콘택트 저항이 감소될 수 있다. 이것은, 도전막(717)의 최상층으로서 티타늄이 형성되고, 티타늄이 동일한 재료인 안테나의 티타늄과 접촉하기 때문이다. 제 1 도전막(721)으로서 채용되는 티타늄 막이 드라이 에칭에 의해 형성되어, 그의 단부가 가파른 각도를 갖는 경향이 있다. 알루미늄이 저저항 재료이기 때문에, 안테나로서 적절하다. 제 2 도전막(722)을 두껍게 형성함으로써, 저항이 더 낮아질 수 있다. 통신 거리가 증가될 수 있기 때문에, 안테나의 저항이 낮은 것이 바람직하다. 그러한 알루미늄 막이 웨트 에칭에 의해 형성되어, 단부의 측면이 테이퍼 형상을 갖는 경향이 있다. 본 실시 형태에서 테이퍼 형상은 측면이 알루미늄의 내부로 구부러진 형상, 즉, 내측으로 만곡된 형상이다. 또한, 알루미늄이 웨트 에칭될 때, 알루미늄의 단부는 티타늄의 단부(영역(742)) 내부에 있다. 예를 들면, 알루미늄의 단부가 티타늄 내부에 있고, 알루미늄 및 티타늄의 단부 간의 거리가 알루미늄의 두께의 1/6 내지 1/2의 거리(거리 L)인 것이 바람직하다. 본 실시 형태에서, 알루미늄의 단부가 티타늄의 단부 내부에 제공될 수 있고, 그 사이의 거리는 0.8 ㎛ 내지 2 ㎛의 거리일 수 있다. 티타늄의 단부가 알루미늄의 단부로부터 돌출되기 때문에, 나중에 형성되는 절연막의 단절이 방지될 수 있고, 또한, 안테나의 내성이 증가될 수 있다.
안테나는, 알루미늄 및 티타늄 이외에 은, 구리, 금, 백금, 니켈, 팔라듐, 탄탈 또는 몰리브덴과 같은 금속 원소를 포함하는 재료, 이들 금속 원소들 중 임의의 원소를 포함하는 합금 재료, 또는 이들 금속 원소들 중 임의의 원소를 포함하는 화합물 재료를 도전성 재료로서 사용하여 형성될 수 있다. 안테나의 형성 방법으로서, CVD 방법, 스퍼터링 방법, 스크린 인쇄 또는 그라비어 인쇄와 같은 인쇄 방법, 액적 토출 방법, 디스펜서 방법, 도금 방법 등이 제공될 수 있다. 본 실시 형태에서, 예로서 적층 구조가 설명되지만, 상기 재료들 중 임의의 재료의 단층 구조가 채용될 수 있다.
안테나(720)를 덮기 위해 절연막(723)이 형성된다. 본 실시 형태에서, 절연막(723)으로서 200 nm의 두께를 갖는 질화 규소가 사용된다. 안테나의 내습성이 또한 증가될 수 있기 때문에, 절연막(723)이 제공되는 것이 바람직하다. 티타늄 막의 단부가 알루미늄 막의 단부로부터 돌출되기 때문에, 절연막(723)이 단절없이 형성될 수 있다. 상술된 절연막(723)은, 질화 규소막 이외에 산화질화 규소막, 질화산화 규소막, 또는 다른 무기 재료를 사용하여 형성될 수 있다.
또한, 도 12에 예시된 바와 같이, 절연막(723) 및 절연막(712)은 절연막(718) 외부, 즉, 회로부 내의 안테나 외부(구체적으로, 영역(741))에서 서로 접하는 것이 바람직하다. 본 실시 형태에서, 절연막들(712 및 723) 양자는 질화 규소막들이다. 동일한 재료로부터 형성된 부분들이 서로 밀착하기 때문에, 밀착성이 높고, 습기 및 산소의 침입이 효율적으로 방지될 수 있다. 또한, 질화 규소막이 산화 규소막보다 조밀하고, 따라서, 습기 및 산소의 침입을 효율적으로 방지할 수 있다. 절연막들(712 및 723)이 서로 밀착하는 영역은, 안테나 또는 박막 트랜지스터가 제공되지 않는 주변 영역이고, 따라서, 3 ㎛ 내지 4 ㎛의 매우 작은 두께를 갖는다. 주변 영역은 회로부를 둘러싸도록 형성된다. 그러한 주변 영역의 구성을 채용하지 않는 반도체 장치와 비교하여, 본 실시 형태의 반도체 장치는 반도체 장치의 단부에서의 박리(peeling)와 같이 시간에 걸쳐 형상 및 특성의 변화에 의해 야기되는 결함들이 감소될 수 있다.
그후, 절연막(723)을 덮기 위해 제 1 절연체(751)가 형성된다(도 9b 참조). 본 실시 형태에서, 제 1 절연체(751)로서, 섬유체(fibrous body)(727)에 유기 수지(728)가 함침된 구조체(726)가 사용된다. 또한, 제 1 충격 완화층(750)이 구조체(726)의 표면 상에 제공되는 경우가 바람직한 예로서 도시된다. 본 실시 형태에서, 제 1 충격 완화층(750)으로서 아라미드 수지가 사용된다.
섬유체(727)에 유기 수지(728)가 함침된 구조체(726)는 또한 프리프레그(prepreg)로서 지칭된다. 프리프레그는, 구체적으로 매트릭스 수지가 유기 용매로 희석된 바니시(varnish)가 섬유체에 함침되고, 그후 유기 용매가 휘발되고, 매트릭스 수지가 반경화되는 방식으로 형성된다. 프리프레그는 13 GPa 내지 15 GPa의 탄성율, 및 140 MPa의 파단 계수(modulus of rupture)를 갖는다. 박막으로 형성된 프리프레그를 사용함으로써, 구부러질 수 있는 박형의 반도체 장치가 제조될 수 있다. 프리프레그로서 섬유체의 대표적인 예들로서, 폴리비닐 알콜 섬유, 폴리에스테르 섬유, 폴리아미드 섬유, 폴리에틸렌 섬유, 아라미드 섬유, 폴리파라페니렌 벤조비스옥사졸 섬유, 유리 섬유, 및 탄소 섬유가 제공된다. 매트릭스 수지를 형성하는데 사용되는 수지의 대표적인 예들로서, 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지 및 불소 수지가 제공된다. 프리프레그가 이후의 실시 형태에서 상세히 설명될 것이라는 것을 유의하라.
구조체(726) 이외에, 제 1 절연체(751)는 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드 트리아진 수지 또는 시안산염 수지와 같은 열경화성 수지를 포함하는 층을 포함할 수 있다. 또한, 제 1 절연체(751)로서, 폴리페닐렌 옥시드 수지, 폴리에테르이미드 수지 또는 불소 수지와 같은 열가소성 수지가 사용될 수 있다. 또한, 충격 완화층(750)은 고강도 재료로부터 형성되는 것이 바람직하다. 고강도 재료의 예들은, 아라미드 수지는 물론 폴리비닐 알코올 수지, 폴리에스테르 수지, 폴리아미드 수지, 폴리에틸렌 수지, 또는 폴리파라페닐렌 벤조비스옥사졸 수지, 및 유리 수지를 포함한다.
제 1 절연체(751)의 두께는 5 ㎛ 내지 100 ㎛, 바람직하게는 10 ㎛ 내지 50 ㎛이다. 본 실시 형태에서, 제 1 절연체(751)의 두께는 32 ㎛이다. 본 실시 형태의 제 1 절연체(751)에서, 구조체(726)의 두께 및 제 1 충격 완화층(750)의 두께는 각각 20 ㎛ 및 12 ㎛이다. 그러한 구조에 의해, 구부러질 수 있는 박형의 반도체 장치가 제조될 수 있다.
제 1 충격 완화층(750)이 형성된 후에, 제 1 도전층(729)이 제 1 충격 완화층(750)의 표면 상에 형성된다. 제 1 도전층(729)으로서, 100 nm의 두께를 갖는 산화 규소 및 인듐 주석 산화물의 화합물의 막이 사용되는 예가 설명된다. 상기 제 1 도전층(729)은 구조체(726) 및 제 1 충격 완화층(750)보다 낮은 저항을 갖는 것이 좋다. 따라서, 제 1 도전층(729)은 막이거나 그 사이에 작은 간격으로 배열된 섬형상의 그룹일 수 있다. 또한, 제 1 도전층(729)의 저항이 낮은 것이 바람직하기 때문에, 그의 두께는 사용되는 재료 또는 특정 저항을 고려하여 50 nm 내지 200 nm일 수 있다. 제 1 도전층(729)의 두께가 증가되면, 저항이 바람직하게 낮아질 수 있다. 제 1 도전층(729)은, 산화 규소 및 인듐 주석 산화물의 화합물 이외에, 티타늄, 몰리브덴, 텅스텐, 알루미늄, 구리, 은, 금, 니켈, 주석, 팔라듐, 이리듐, 로듐, 탄탈, 카드뮴, 아연, 철, 규소, 게르마늄, 지르코늄, 및 바륨으로부터 선택된 원소를 포함하는 재료, 이들 상기 원소들 중 임의의 원소를 주로 포함하는 합금 재료, 이들 상기 원소들 중 임의의 원소를 주로 포함하는 화합물 재료 등을 사용하여 형성될 수 있다. 제 1 도전층(729)은 스퍼터링 방법, 플라즈마 CVD 방법, 코팅 방법, 인쇄 방법 등에 의해 형성될 수 있다. 또한, 전해질 도금 방법 또는 무전해질 도금 방법과 같은 도금 방법이 사용될 수 있다. 절연막은, 제 1 도전층(729)이 보호될 수 있도록 제 1 도전층(729)의 표면 상에 형성될 수 있다는 것을 유의하라. 절연막에 의해, 제 1 도전층(729)이 보호될 수 있다.
다음에, 박막 트랜지스터들(730a 및 730b)을 포함하는 소자층, 안테나(720)로서 기능하는 도전막 등을 포함하는 층이 기판(701)으로부터 박리된다(도 10 참조). 이때에, 박리층(702)과 기판(701) 간의 계면, 박리층(702)과 절연막(703) 간의 계면, 또는 박리층(702)의 내부에서 분리가 수행되어, 박막 트랜지스터들(730a 및 730b)을 포함하는 소자층, 안테나(720)로서 기능하는 도전막 등을 포함하는 층이 박리된다. 박리층(702)이 박리된 층 상에 불필요하게 남아있다면, 박리층(702)은 에칭 등에 의해 제거될 수 있다. 결과적으로, 절연막(703)과 나중에 형성될 막 간의 밀착성이 상승될 수 있다.
물 또는 오존 수와 같은 용액으로 박리 표면을 적시면서, 박리가 바람직하게 수행되어, 박막 트랜지스터들(730a 및 730b)과 같은 소자들이 정전기 등으로 인해 파괴되는 것이 방지될 수 있다는 것을 유의하라. 이것은, 박리층(702) 내의 홀전자(unpaired electron)가 용액 내의 이온들로 인해 종단되기 때문에, 전하가 중화된다.
또한, 분리 후에 기판(701)을 재사용함으로써 비용이 절감될 수 있다.
다음에, 박리에 의해 노출된 표면을 덮기 위해 제 2 절연체(753)가 형성된다(도 11 참조). 제 2 절연체(753)는 제 1 절연체(751)와 동일한 방식으로 형성될 수 있다. 본 실시 형태에서, 제 2 절연체(753)로서, 섬유체(735)에 유기 수지(736)가 함침된 소위 프리프레그를 사용하는 구조체(734)가 제공되고, 또한 제 2 충격 완화층(752)이 구조체(734)의 표면 상에 제공되는 경우가 설명된다. 제 2 충격 완화층(752)으로서 아라미드 수지가 사용된다. 물론, 구조체들(726 및 734)만이 서로 접합될 수 있다. 이러한 경우에, 반도체 장치의 두께는 40 ㎛ 내지 70 ㎛이고, 바람직하게는 40 ㎛ 내지 50 ㎛일 것이다. 제 1 및 제 2 충격 완화층들이 제공된 반도체 장치의 두께는 70 ㎛ 내지 90 ㎛, 바람직하게는 70 ㎛ 내지 80 ㎛이다.
다음에, 제 2 도전층(733)이 제 2 절연체(753)의 표면 상에 형성된다. 제 2 도전층(733)은 제 1 도전층(729)과 동일한 방식으로 형성될 수 있다. 절연막이 제 2 도전층(733)의 표면 상에 형성될 수 있어, 제 2 도전층(733)이 보호될 수 있다는 것을 유의하라. 상기 단계들을 통해, 소자층 및 안테나가 제 1 절연체(751)와 제 2 절연체(753) 사이에 밀봉되고, 제 1 도전층(729)이 제 1 절연체(751)의 표면 상에 형성되고, 제 2 도전층(733)이 제 2 절연체(753)의 표면 상에 형성되는 적층체가 획득될 수 있다.
그후, 적층체는 절단 수단에 의해 개별적인 반도체 장치들로 절단된다. 절단 수단으로서, 절단 시에 제 1 절연체(751) 및 제 2 절연체(753)를 용융시키는 수단을 사용하는 것이 바람직하다(제 1 도전층(729) 및 제 2 도전층(733)을 용융시키는 수단을 사용하는 것이 더욱 바람직함). 본 실시 형태에서, 절단에서 레이저 광 조사가 사용된다.
상기 절단에서 사용되는 레이저 광의 파장, 강도, 및 빔 크기와 같은 조건들에 대해 특별한 제한이 존재하지 않는다. 분리가 수행될 수 있는 그러한 조건들 하에서 레이저 광 조사가 수행될 수 있다. 레이저로서, 예를 들면, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 또는 헬륨-카드뮴 레이저와 같은 연속파 레이저, 또는 Ar 레이저, Kr 레이저, 엑시머(ArF, KrF 또는 XeCl) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저와 같은 펄스 레이저를 사용할 수 있다.
본 실시 형태에서 설명된 바와 같이, 레이저 광 조사에 의해 반도체 장치를 개별적인 반도체 장치들로 절단함으로써, 제 1 도전층(729)과 제 2 도전층(733) 간의 저항값이 감소되어, 제 1 도전층(729)과 제 2 도전층(733) 간의 도통이 성취된다. 따라서, 반도체 장치의 절단 단계 및 제 1 도전층(729)과 제 2 도전층(733) 간의 도통 성취 단계가 한번에 수행될 수 있다.
제 1 도전층(729)과 제 2 도전층(733) 간의 저항값은 제 1 절연체(751)의 저항값 및 제 2 절연체(753)의 저항값보다 낮아야 한다. 제 1 도전층(729)과 제 2 도전층(733) 간의 저항값은, 예를 들면, 1 GΩ 이하, 바람직하게는 대략 5 ㏁ 내지 500 ㏁, 더욱 바람직하게는 대략 10 ㏁ 내지 200 ㏁일 수 있다. 따라서, 반도체 장치는 레이저 광 조사에 의해 절단되어, 상기 조건이 획득될 수 있다.
상기 방식에서, 절연 기판을 사용하여 형성된 반도체 장치들이 완성될 수 있다.
본 실시 형태는 임의의 다른 실시 형태들과 적절히 조합될 수 있다.
(실시 형태 5)
본 실시 형태에서, 반도체 장치의 분리 단계의 하나의 형태가 설명된다. 반도체 장치들 사이의 부분, 즉, 주변 부분을 각각 예시하는 도 13 및 도 14를 사용하여 분리 단계의 설명이 이루어진다.
먼저, 상기 실시 형태에서 설명된 바와 같이, 제 1 절연체(751) 및 제 1 도전층(729)의 형성에 의해 단계들이 수행된다. 그후, 도 13에 예시된 바와 같이, 접합 영역들(1020a 및 1020b)은 제거 수단의 사용에 의해 주변 영역(1010), 즉, 주변 영역(1010)의 일부에 선택적으로 형성된다. 주변 영역(1010)이 선택적으로 제거될 때, 깊이 방향으로, 박리층, 절연막 등이 제거되어, 구조체(726)가 노출된다. 그후, 회로부를 둘러싸기 위해 접합 영역들(1020a 및 1020b)이 형성된다.
그러한 제거 수단으로서 레이저 빔이 사용될 수 있다. 다시 말해서, 레이저 어브레이션(laser ablation)의 원리가 채용될 수 있다. 제거 수단으로서 사용되는 레이저 빔의 파장, 강도 및 크기와 같은 조건들에 대해 특별한 제한이 없다. 적어도 박리층, 절연막 등이 제거될 수 있는 조건들이면 좋다. 레이저로서, 예를 들면, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 또는 헬륨-카드뮴 레이저와 같은 연속파 레이저, 또는 Ar 레이저, Kr 레이저, 엑시머(ArF, KrF 또는 XeCl) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저와 같은 펄스 레이저를 사용할 수 있다.
반도체 장치가 개별적인 반도체 장치들로 절단된 후에, 접합 영역들(1020a 및 1020b)은 이웃하는 반도체 장치들에 개별적으로 포함된다. 동일하게, 주변 영역(1010)은, 반도체 장치가 개별적인 반도체 장치들로 절단된 후에 이웃하는 반도체 장치들에 개별적으로 포함되는 주변 영역들(1010a 및 1010b)이 된다(도 14 참조).
그후, 도 14에 예시된 바와 같이, 제 2 절연체(753) 및 제 2 도전층(733)이 형성된다. 접합 영역들(1020a 및 1020b)에서, 구조체들(726 및 734)은 서로 직접적으로 접합된다. 구체적으로, 구조체(726)의 유기 수지(728) 및 구조체(734)의 유기 수지(732)는 서로 밀착된다. 동일한 재료들로부터 형성된 부분들은 이러한 방식으로 서로 밀착되어, 접합 강도가 바람직하게 상승된다.
접합이 완료된 후에, 반도체 장치는 개별적인 반도체 장치들로 절단된다. 절단 수단들의 상세들에 대해서는 상기 실시 형태들이 참조될 수 있다.
상기 방식에서, 절연 기판을 사용하여 형성된 높은 접합 강도 및 개선된 신뢰도를 갖는 반도체 장치들이 완성될 수 있다.
본 실시 형태는 임의의 다른 실시 형태들과 적절히 조합하여 구현될 수 있다.
(실시 형태 6)
도 15a 및 도 15b는 실시 형태 1에서의 메모리 회로의 동작 예의 타이밍도들을 도시한다. 여기서, "온"은 전원의 부재가 전원 존재로 변경되는 것을 나타내고, "오프"는 전원의 존재가 전원 부재로 변경되는 것을 나타낸다. 도 15a에서, 전원은 항상 온된다. 도 15b에서, 전원은 온되고, 그후, 오프된다. 이후에, 전원은 다시 온된다.
도 15a 및 도 15b 각각에서, 상측에서 하측으로 전체 회로에 공급되는 전원 전압인 전원 전압의 타이밍(도 15a 및 도 15b의 151 참조), 기록 시에 데이터를 선택하는 단자(104)에 입력되는 기록 전압의 타이밍(도 15a 및 도 15b의 152 참조), 데이터 "1" 또는 데이터 "0"에 대응하는 전압을 입력하는 단자(106)에 입력되는 입력 전압의 타이밍(도 15a 및 도 15b의 153 참조), 용량(102)의 단자들 간의 전압인 용량 전압의 타이밍(도 15a 및 도 15b의 154 참조), 및 기록된 데이터를 출력하는 단자(108)에 출력되는 출력 전압의 타이밍(도 15a 및 도 15b의 155 참조)이 도시된다.
도 15a가 이후에 설명된다. 전원이 온되고(도 15a의 160 참조), 기록 전압 및 입력 전압이 저전압에서 고전압으로 변경될 때, 전류는 용량(102)으로 흐르고, 용량 전압은 고전압이 된다. 용량 전압이 높을 때, 버퍼(105)의 출력은 높아지고, 출력 전압은 높아진다. 이후에, 기록 전압 및 입력 전압이 고전압에서 저전압으로 변경될 때, 전류는 전류 경로인 저항(103)으로부터 흐르게 되어, 용량(102)의 전하의 양이 감소된다. 따라서, 용량의 전압이 낮아진다. 그후, 용량 전압이 버퍼(105)의 반전 전압보다 낮을 때, 버퍼(105)의 출력이 저전압을 갖고, 출력 전압이 낮아진다. 저항(103)의 저항값에 의해, 출력 전압이 고전압에서 저전압으로 변경되는 기간은 용량의 방전 시간에 의해 결정된 미리 결정된 시간과 동일하도록 유지될 수 있다.
도 15b는 이후에 설명된다. 전원이 온되고(도 15b의 161), 기록 전압 및 입력 전압이 저전압에서 고전압으로 변경될 때, 전류는 용량(102)으로 흐르고, 용량 전압이 높아진다. 용량 전압이 높을 때, 버퍼(105)의 출력이 높아지고, 출력 전압이 낮아진다. 이후에, 기록 전압 및 입력 전압이 고전압에서 저전압으로 변경될 때, 전류는 전류 경로인 저항(103)으로부터 흐르게 되어, 용량(102) 내의 전하의 양이 감소된다. 따라서, 용량 전압이 낮아진다. 그후에, 전원이 오프일 때(도 15a의 162 참조), 출력 전압이 낮아진다. 전류가 저항(103)을 통해 흐르기 때문에, 전원 전압이 오프일지라도, 용량 전압이 낮아진다. 이후에, 전원이 다시 온된다. 용량 전압이 버퍼(105)의 반전 전압보다 높을 때, 출력 전압은 고전압이 된다. 그후에, 용량 전압이 버퍼(105)의 반전 전압보다 낮을 때, 버퍼(105)의 출력은 저전압을 갖고, 그후에 출력 전압은 저전압이 된다. 저항(103)의 저항값에 의해, 출력 전압이 고전압에서 저전압으로 변경되는 기간은 용량의 방전 시간에 의해 결정된 미리 결정된 시간과 동일하게 유지될 수 있다.
따라서, 전원 공급 유무와 상관없이, 출력 전압이 고전압에서 저전압으로 변경되는 기간은 용량의 방전 시간에 의해 결정된 미리 결정된 시간과 동일하게 유지될 수 있다.
(실시 형태 7)
본 실시 형태에서, 상기 실시 형태들에서 설명된 반도체 장치의 마스크 레이아웃의 예가 설명된다.
도 16은 본 실시 형태를 예시한다. 도 16은 메모리 회로부(801), 상기 실시 형태들에 설명된 메모리들에 대응하는 메모리들(802, 803, 804 및 805), 메모리 영역(806), 제어 회로부(807), 용량(808) 및 다이오드(809)의 배치의 블록도이다.
메모리 회로부(801)에서, 제어 회로부(807)가 제공되고, 메모리 영역(806)이 제어 회로부(807)에 옆에 제공된다. 메모리 영역(806)의 일부에서, 상기 실시 형태들에 설명된 메모리들(802, 803, 804 및 805)이 서로 인접하도록 제공된다. 상기 실시 형태들에 설명된 메모리(802)의 일부에서, 용량(808) 및 다이오드(809)가 서로 인접하도록 제공된다.
또한, 도 17은 실시 형태 1의 회로도의 마스크 레이아웃의 예를 예시한다. 도 17에서, 상기 실시 형태들에서 설명된 반도체 메모리 영역(901), n-채널 트랜지스터(902), 버퍼(903), 용량(904), 및 저항(905)의 배치의 예가 예시된다.
실시 형태 1의 회로도와 대응하여, n-채널 트랜지스터(902), 버퍼(903), 및 용량(904)는 n-채널 트랜지스터(101), 용량(102), 및 저항(103) 각각에 대응하고, 서로에 인접하도록 제공된다.
상기 실시 형태에서 설명된 구조가 구현될 때, 본 실시 형태의 마스크 레이아웃이 채용될 수 있다는 것을 유의하라.
본 출원은 전체 내용들이 참조로서 본원에 포함된, 2008년 10월 2일자에 일본 특허청에 제공된 일본 특허 공개 공보 제 2008-257339 호에 기초한다.
101: 트랜지스터 102: 용량 103: 저항 104: 단자 105: 버퍼 106 내지 108: 단자들 201: 트랜지스터 202: 용량 203: 다이오드 204: 단자 205: 버퍼 206 내지 208: 단자들 303: 다이오드-접속된 트랜지스터 401: 트랜지스터 402: 용량 403: 기준 전위 404: 비트선 405: 워드선 406: 메모리 셀 500: RFID 태그 501: 안테나 회로 503: 정류 회로 504: 원전 회로 505: 복조 회로 506: 발진 회로 507: 논리 회로 508: 메모리 제어 회로 509: 메모리 회로 510: 논리 회로 511: 증폭기 512: 변조 회로 561: 배터리 701: 기판 702: 박리층 703: 절연막 704: 반도체 막 704a 및 704b: 반도체 막들 705: 게이트 절연막 706a: 채널 형성 영역 706b: 제 1 불순물 영역 706c: 제 2 불순물 영역 707: 게이트 전극 708: 절연막 709 내지 711: 절연막들 712 및 713: 절연막들 714: 개구 715: 영역 717: 도전막 718: 절연막 720: 안테나 721: 제 1 도전막 722: 제 2 도전막 723: 절연막 726: 구조체 727: 섬유체 728: 유기 수지 729: 제 1 도전층 730a 및 730b: 박막 트랜지스터들 731a 및 731b: 도전막들 733: 제 2 도전층 734: 구조체 735: 섬유체 736: 유기 수지 740 내지 742: 영역들 750: 제 1 충격 완화층 751: 제 1 절연체 752: 제 2 충격 완화층 753: 제 2 절연체 801: 메모리 회로부 802 내지 805: 메모리들 806: 메모리 영역 807: 제어 회로부 808: 용량 809: 다이오드 901: 반도체 메모리 영역 902: 트랜지스터 903: 버퍼 904: 용량 905: 저항 1010: 주변 영역 1010a 및 1010b: 주변 영역들 1020a 및 1020b: 접합 영역들

Claims (8)

  1. 메모리 셀을 포함하는 반도체 장치로서, 상기 메모리 셀은,
    트랜지스터로서, 상기 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 상기 트랜지스터의 소스 및 드레인 중 한쪽은 비트선에 전기적으로 접속되는, 상기 트랜지스터;
    용량으로서, 상기 용량의 제 1 단자는 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽에 전기적으로 접속되고, 상기 용량의 제 2 단자는 배선에 전기적으로 접속되는, 상기 용량;
    저항으로서, 상기 저항의 제 1 단자는 상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 쪽에 전기적으로 접속되고, 상기 저항의 제 2 단자는 상기 배선에 전기적으로 접속되는, 상기 저항; 및
    상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 쪽과 상기 메모리 셀의 출력 단자에 전기적으로 접속된 버퍼 회로를 포함하고,
    상기 저항의 상기 제 1 단자는 상기 용량의 상기 제 1 단자 및 상기 버퍼 회로의 입력 사이에 있고,
    상기 용량으로부터 방전되고 상기 저항으로 흐르는 전하의 양은, 상기 트랜지스터의 누설 전류의 양보다 많은, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 용량으로부터 방전된 전하는 상기 트랜지스터 및 상기 저항으로 흐를 수 있는, 반도체 장치.
  3. 메모리 셀을 포함하는 반도체 장치로서, 상기 메모리 셀은,
    트랜지스터로서, 상기 트랜지스터의 게이트는 워드선에 전기적으로 접속되고, 상기 트랜지스터의 소스 및 드레인 중 한쪽은 비트선에 전기적으로 접속되는, 상기 트랜지스터;
    용량으로서, 상기 용량의 제 1 단자는 상기 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽에 전기적으로 접속되고, 상기 용량의 제 2 단자는 배선에 전기적으로 접속되는, 상기 용량;
    다이오드로서, 상기 다이오드의 제 1 단자는 상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 쪽에 전기적으로 접속되고, 상기 다이오드의 제 2 단자는 상기 배선에 전기적으로 접속되는, 상기 다이오드; 및
    상기 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 쪽과 상기 메모리 셀의 출력 단자에 전기적으로 접속된 버퍼 회로를 포함하고,
    상기 다이오드의 상기 제 1 단자는 상기 용량의 상기 제 1 단자 및 상기 버퍼 회로의 입력 사이에 있고,
    상기 용량으로부터 방전되고 상기 다이오드로 흐르는 전하의 양은, 상기 트랜지스터의 누설 전류의 양보다 많은, 반도체 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    기준 전압은 상기 배선에 인가되는, 반도체 장치.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 용량으로부터 방전된 전하는 상기 트랜지스터 및 상기 다이오드로 흐를 수 있는, 반도체 장치.
  7. 제 3 항에 있어서,
    상기 다이오드는 제 2 트랜지스터이고, 상기 제 2 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되는, 반도체 장치.
  8. 제 1 항 또는 제 3 항에 있어서,
    신호를 무선으로 송신/수신하는 안테나 회로를 더 포함하고, 상기 메모리 셀은 상기 신호에 기초하여 데이터를 유지하는, 반도체 장치.
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