JP5763817B2

JP5763817B2 - 半導体装置

Info

Publication number: JP5763817B2
Application number: JP2014168942A
Authority: JP
Inventors: 隆徳松嵜
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-10-02
Filing date: 2014-08-22
Publication date: 2015-08-12
Anticipated expiration: 2029-09-25
Also published as: JP2015015484A; TWI501383B; CN102171812A; KR20140124811A; JP5604071B2; TW201030943A; US8199551B2; US8842459B2; JP2010109340A; CN102171812B; WO2010038581A1; KR101596227B1; KR20110084412A; US20120236621A1; KR101596228B1; US20100085792A1

Description

本発明は、半導体装置に関する。特に、あらかじめ決められた時間内のみ情報を保持する
メモリ回路を有する半導体装置に関する。

近年、無線通信を利用した個体識別技術（以下、無線通信システムと表記する）が注目を
集めている。特に、無線通信によりデータの送受信を行うデータキャリアとして、ＲＦＩ
Ｄ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）技術を利用した
無線タグ（以下、カード型、チップ型等の形状を問わず、総称して無線タグと表記する）
による個体識別技術が注目を集めている。無線タグは、ＩＣタグ、ＲＦＩＤタグ、電子タ
グとも呼ばれる。

無線タグを用いた個体識別技術は、製造、流通の分野において、従来のバーコード管理に
代わり、多数多量の物品の管理等に役立てられ始めており、個人認証への応用も進められ
ている。

ここで言う無線通信システムとは、リーダ／ライタ（以下、Ｒ／Ｗと表記する）等の送受
信機（質問器とも言う）と、無線タグとの間のデータの送受信を無線にて行う通信システ
ムである。このような無線通信システムにおいては、Ｒ／Ｗから発せられる搬送波に、送
受信すべきデータを重畳してやりとりを行う。

無線タグには、読み取り精度の向上、衝突防止の機能のひとつとして、セッションフラグ
を備えている。ＩＤを読み出した無線タグに対して、セッションフラグは、再度読み出す
ことを防止するためのフラグである。たとえば、セッションフラグは、Ａ及びＢの２つの
情報を持ち、ＩＤを読み出した無線タグをＡからＢへ設定される。

セッションフラグには、Ｒ／Ｗから無線タグに供給される電力に関係なく、パーシステン
スタイムが設けられる。たとえば、セッションフラグを一度Ｂに設定されると、パーシス
テンスタイムよりも短い時間においては、セッションフラグをＢに設定される。パーシス
テンスタイムよりも長い時間においては、セッションフラグをＡに設定される。パーシス
テンスタイムを実現するには、メモリが必要である。

実用されるメモリは、不揮発性メモリと揮発性メモリに大別される。不揮発性メモリは、
電源の供給の有無に関係なく、記憶情報を保持するメモリである。揮発性メモリは、電源
がないと記憶情報を保持できないメモリである。

揮発性メモリの一例としては、ＤＲＡＭがある。図４は、ＤＲＡＭセルの一構成例を示す
回路図である。

図４のメモリセル４０６は、ｎチャネル型トランジスタ４０１と容量４０２から成り立つ
。ｎチャネル型トランジスタ４０１のゲートがワード線４０５に接続される。ｎチャネル
型トランジスタ４０１のドレイン又はソースのどちらか一方と容量４０２は接続され、他
方は、ビット線４０４に接続される。容量４０２のｎチャネル型トランジスタ４０１と接
続されていない端子は、基準電位４０３に接続される。なお、本明細書中の接続とは電気
的な接続を意味する。

ｎチャネル型トランジスタ４０１は、情報書き込み時と読み出し時にワード線４０５によ
って動作して、情報書き込み時と読み出し時にオンする。また、それ以外の時は、オフす
る。

容量４０２に電荷があるかないか、すなわち容量４０２の端子電圧が高いか低いかを２進
法の情報”１”、”０”に対応させて記憶させる。なお、本明細書中において、電圧が高
い、低いは、基準電位よりも高いときを高い、基準電位と等電位のときを低いと表現する
。

ビット線４０４からｎチャネル型トランジスタ４０１を介して、情報”１”、”０”に対
応した電圧が容量４０２に印加されることによって容量４０２の電荷の充放電が行われ、
書き込み動作が行われる。読み出し動作は、容量４０２において、電荷の有無を電圧の高
低に対応させている。容量４０２に保持された電荷をビット線に出力することで読み出し
を行う。図示しないセンスアンプがビット線４０４の微小な変化を増幅することによって
行われる。

記憶情報の保持は、容量４０２に電荷を蓄積することで行われる。しかし、様々な要因に
よってリークして、最初に容量４０２に与えられた十分な電荷量はいずれ消失してしまう
。すなわち、記憶情報が破壊してしまう。リークの主な原因としては、ｎチャネル型トラ
ンジスタ４０１の漏洩電流がある。

完全に消失する前に情報を読み出して、その読み出し情報をもとにして再びメモリセルへ
の書き戻しを行う。この周期を繰り返せば、記憶情報は長時間の保持が可能となる。この
動作をリフレッシュ動作という。

ＤＲＡＭセルと同様の回路構成で、リフレッシュ動作を行わなければ、容量の電荷量とト
ランジスタの漏洩電流に依存して、情報を保持できる時間が決まる。（例えば、特許文献
１参照。）

特開平０６−０２９４８８号公報

トランジスタの漏洩電流は、工程プロセスによるトランジスタの特性に大きく影響される
ため、情報を保持できる時間のバラツキが大きい。本発明の一様態の課題の一つは、トラ
ンジスタの特性に依存することなく情報を保持できる時間のバラツキを是正する半導体装
置を提供することである。

トランジスタの漏洩電流に対して別の電流経路を追加する。別の電流経路に流れる電流を
トランジスタの漏洩電流に比べて、大きくすることでトランジスタの特性に依存すること
なく情報を保持できる時間のバラツキを是正させる。

本発明では、トランジスタに漏洩電流を流させないように容量と並列に素子を追加し、別
の電流経路を設ける。

本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づ
く情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、
容量と、抵抗とを有している。トランジスタのソース又はドレインの一方が、容量の一方
の端子と電気的に接続されている。また、容量の一方の端子が抵抗の一方の端子と電気的
に接続されている。また、容量の他方の端子は一定の電位が供給されている。また、抵抗
の他方の端子は一定の電位が供給されることを特徴としている。

本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づ
く情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、
容量と、抵抗とを有している。トランジスタのソース又はドレインの一方が容量の一方の
端子と電気的に接続されている。また、容量の一方の端子が抵抗の一方の端子と電気的に
接続されている。また、容量の他方の端子は一定の電位が供給されている。また、抵抗の
他方の端子は一定の電位が供給される。このような半導体装置で、トランジスタのソース
又はドレインの他方とトランジスタのゲートとに、容量の他方の端子に供給される電位に
等しい電圧が印加されたとき、容量に保持された電荷はトランジスタに流れるよりも、抵
抗に流れる電荷の方が多いことを特徴としている。

本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づ
く情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、
容量と、ダイオードとを有している。トランジスタのソース又はドレインの一方が容量の
一方の端子と電気的に接続されている。また、容量の一方の端子がダイオードの一方の端
子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。
また、ダイオードの他方の端子は一定の電位が供給されることを特徴としている。

本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づ
く情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、
容量と、ダイオードとを有している。トランジスタのソース又はドレインの一方が容量の
一方の端子と電気的に接続されている。また、容量の一方の端子がダイオードの一方の端
子と電気的に接続されている。また、容量の他方の端子は一定の電位が供給されている。
また、ダイオードの他方の端子は一定の電位が供給される。このような半導体装置で、ト
ランジスタのソース又はドレインの他方とトランジスタのゲートとに、容量の他方の端子
に供給される電位に等しい電圧が印加されたとき、容量に保持された電荷はトランジスタ
に流れるよりも、ダイオードに流れる電荷の方が多いことを特徴している。

本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づ
く情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、
容量と、ダイオード接続されているトランジスタとを有している。トランジスタのソース
又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の
端子がダイオード接続されているトランジスタの一方の端子と電気的に接続されている。
また、容量の他方の端子は一定の電位が供給されている。また、ダイオード接続されてい
るトランジスタの他方の端子は一定の電位が供給されることを特徴としている。

本発明の一様態の半導体装置は、無線で信号の送受信を行うアンテナ回路と、信号に基づ
く情報を保持するメモリ回路とを有する半導体装置で、メモリ回路は、トランジスタと、
容量と、ダイオード接続されているトランジスタとを有している。トランジスタのソース
又はドレインの一方が容量の一方の端子と電気的に接続されている。また、容量の一方の
端子がダイオード接続されているトランジスタの一方の端子と電気的に接続されている。
また、容量の他方の端子は一定の電位が供給されている。また、ダイオード接続されてい
るトランジスタの他方の端子は一定の電位が供給される。このような半導体装置で、トラ
ンジスタのソース又はドレインの他方とトランジスタのゲートとに、容量の他方の端子に
供給される電位に等しい電圧が印加されたとき、容量に保持された電荷はトランジスタに
流れるよりも、ダイオード接続されているトランジスタに流れる電荷の方が多いことを特
徴している。

なお、上記ダイオードが直列に複数個、電気的に接続してもよい。

また、上記メモリ回路はバッファ回路をさらに有し、バッファ回路はトランジスタのソー
ス又はドレインの一方と電気的に接続されていてもよい。

本発明の一形態によって、トランジスタの漏洩電流経路とは別の電流経路を追加すること
により、容量に保持されている電荷がトランジスタの漏洩電流経路ではなく、別の電流経
路に流れるようになる。非線形素子であるトランジスタの経路とは別に、線形素子または
、トランジスタよりも特性バラツキの良い素子の経路を設けることで、選択的に別の経路
へ容量に保持されている電荷が放電できるようになる。そのため、線形素子または、トラ
ンジスタよりも特性バラツキの良い素子の経路を用いて、メモリ回路における各容量素子
の放電量を一定にすることができるようになる。したがって、容量の放電時間が一定とな
り、情報を保持できる時間のバラツキは小さくすることができる。

本発明の実施の形態を示した図。本発明の実施の形態を示した図。本発明の実施の形態を示した図。汎用ＤＲＡＭセルを示した図。半導体装置の構成を示す図。半導体装置の構成を示す図。半導体装置の作製方法を説明する図。半導体装置の作製方法を説明する図。半導体装置の作製方法を説明する図。半導体装置の作製方法を説明する図。半導体装置の作製方法を説明する図。半導体装置を説明する図。半導体装置の分断工程を説明する図。半導体装置の分断工程を説明する図。本発明における動作例のタイミングチャート図。実施の形態７を示した図。本発明の実施の形態を示した図。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさま
ざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す
実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成
において、同じものを指す符号は異なる図面間で共通して用いる。

（実施の形態１）
図１に本発明の実施の形態の半導体装置に含まれるメモリ回路を示す。メモリ回路には複
数のメモリセルが設けられており、図１は１つのメモリセルとバッファの回路図を示す。
１つのメモリセルはＮＭＯＳ１０１、容量１０２及び抵抗１０３を有する。バッファ１０
５は、複数のメモリセルを１グループとして、１グループ毎に設けられていてもよいし、
メモリセル毎に設けられていてもよい。端子１０４が、情報を書き込み時に選択する端子
であり、ワード線に電気的に接続されている。端子１０６が、情報”１”、”０”に対応
する電圧を入力する端子であり、ビット線に電気的に接続されている。端子１０８が、書
き込まれた情報を出力する端子である。端子１０７は、基準電圧に接続する端子であり、
配線に電気的に接続されている。ｎチャネル型トランジスタ（以下、「ＮＭＯＳ」という
）１０１のソース又はドレインの一方と端子１０６が接続されている。ＮＭＯＳ１０１の
ソース又はドレインの他方と容量１０２、抵抗１０３、バッファ１０５が接続されている
。ＮＭＯＳ１０１のゲートと端子１０４が接続されている。バッファ１０５の出力に端子
１０８が接続されている。端子１０７と容量１０２のＮＭＯＳ１０１のソース又はドレイ
ンの他方と接続されていない端子、抵抗１０３のＮＭＯＳ１０１のソース又はドレインの
他方と接続されていない端子が接続されている。

ここでは、情報”１”を電圧が高いとして、”０”を電圧が低いとする。

次に動作を説明する。まず、電源の供給がある場合に情報”０”を書き込むときは、容量
１０２の電圧が低く、電荷量が無いため、時間により情報”０”から”１”に変わること
はない。

次に、電源の供給がある場合に情報”１”を書き込むときは、端子１０６に高い電圧を加
え、ＮＭＯＳ１０１のドレインに高い電圧が加わる。端子１０４にも高い電圧を加え、Ｎ
ＭＯＳ１０１のゲートに高い電圧が加えられ、ＮＭＯＳ１０１がオンとなる。そうすると
、容量１０２に電流が流れ込み、電荷が蓄えられ、電圧が発生する。容量１０２の電圧が
高くなると、バッファ１０５の出力が高い電圧となり、端子１０８に情報”１”が出力さ
れ、書き込みが終了する。

情報”１”の書き込みが終了後、情報”１”を保持する場合、端子１０４に低い電圧を加
え、ＮＭＯＳ１０１のゲートに低い電圧が加えられ、ＮＭＯＳ１０１がオフとなる。抵抗
１０３に流れる電流がＮＭＯＳ１０１の漏洩電流よりも大きくなるように設定しているの
で、容量１０２の電荷は、別の電流経路となる抵抗１０３から流れる。そのため、容量１
０２の電荷量が減り、容量１０２の電圧が低くなる。容量１０２の電圧、すなわちバッフ
ァ１０５の入力電圧がバッファ１０５の反転電圧より低くなると、バッファ１０５の出力
が低い電圧となり、端子１０８に情報”０”が出力され、情報が”１”から”０”に変わ
る。情報”１”の保持が終わる。そのため、抵抗１０３の抵抗値により、情報”１”から
”０”に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことがで
きる。

情報”１”の書き込みが終了後、情報”１”を保持する場合、又は電源の供給が一時的に
無くなる場合、ＮＭＯＳ１０１のゲートが低い電圧となり、ＮＭＯＳ１０１がオフとなる
。抵抗１０３に流れる電流がＮＭＯＳ１０１の漏洩電流よりも大きくなるように設定して
いるので、容量１０２の電荷は、別の電流経路となる抵抗１０３から流れる。そのため、
容量１０２の電荷量が減り、容量１０２の電圧が低くなる。バッファ１０５の反転電圧よ
り高いとき、再び電源を供給した場合、端子１０８に情報”１”が出力されるので、情報
は保持されている。しかし、バッファ１０５の反転電圧より低くなるとき、再び電源を供
給した場合、バッファ１０５の出力が低い電圧となり、端子１０８に情報”０”が出力さ
れる。つまり、電源の供給の有無に関係なく、情報”１”から”０”に変わるまでの時間
を容量の放電時間で決められている一定の時間に保つことができる。

電源の供給が無い場合は、情報”０”、”１”を書き込むことができないので、情報が変
わることはない。

ＮＭＯＳ１０１は、ｎチャネル型又はｐチャネル型薄膜トランジスタのどちらでも良い。
ｐチャネル型薄膜トランジスタの場合は、端子１０４に入力する電圧の高低を逆にする。

（実施の形態２）
図２に本発明の実施の形態の半導体装置に含まれるメモリ回路を示す。メモリ回路には複
数のメモリセルが設けられており、図２は１つのメモリセルとバッファの回路図を示す。
１つのメモリセルはＮＭＯＳ２０１、容量２０２及びダイオード２０３を有する。バッフ
ァ２０５は、複数のメモリセルを１グループとして、１グループ毎に設けられていてもよ
いし、メモリセル毎に設けられていてもよい。端子２０４が情報を書き込み時に選択する
端子であり、ワード線に電気的に接続されている。端子２０６が情報”１”、”０”に対
応する電圧を入力する端子であり、ビット線に電気的に接続されている。端子２０８が書
き込まれた情報を出力する端子である。端子２０７は、基準電圧に接続する端子であり、
配線に電気的に接続されている。ｎチャネル型トランジスタ（以下、「ＮＭＯＳ」という
）２０１のソース又はドレインの一方と端子２０６が接続されている。ＮＭＯＳ２０１の
ソース又はドレインの他方と容量２０２、ダイオード２０３のアノード、バッファ２０５
が接続されている。ＮＭＯＳ２０１のゲートと端子２０４が接続されている。バッファ２
０５の出力に端子２０８が接続されている。端子２０７と容量２０２のＮＭＯＳ２０１の
ソース又はドレインの他方と接続されていない端子接続されている。また、端子２０７と
ダイオード２０３のカソードが接続されている。

ダイオード２０３は、直列に数段、接続されていても良い。

ダイオード２０３は、ダイオード接続されたトランジスタでも、ＰＩＮ接合型ダイオード
でも良い。

図３ではダイオード２０３の代わりにダイオード接続されたトランジスタ３０３を用いた
本発明の半導体装置に含まれるメモリ回路の回路図を示す。

次に図２の動作を説明する。まず、電源の供給がある場合に情報”０”を書き込むときは
、容量２０２の電圧が低く、電荷量が無いため、時間により情報”０”から”１”に変わ
ることはない。

次に、電源の供給がある場合に情報”１”を書き込むときは、端子２０６に高い電圧を加
え、ＮＭＯＳ２０１のドレインに高い電圧が加わる。端子２０４にも高い電圧を加え、Ｎ
ＭＯＳ２０１のゲートに高い電圧が加えられ、ＮＭＯＳ２０１がオンとなる。そうすると
、容量２０２に電流が流れ込み、電荷が蓄えられ、電圧が発生する。容量２０２の電圧が
高くなると、バッファ２０５の出力が高い電圧となり、端子２０８に情報”１”が出力さ
れ、書き込みが終了する。

情報”１”の書き込みが終了後、情報”１”を保持する場合、端子２０４に低い電圧を加
え、ＮＭＯＳ２０１のゲートに低い電圧が加えられ、ＮＭＯＳ２０１がオフとなる。ダイ
オード２０３に流れる電流がＮＭＯＳ２０１の漏洩電流よりも大きくなるように設定して
いるので、容量２０２の電荷は、別の電流経路となるダイオード２０３から流れる。その
ため、容量２０２の電荷量が減り、容量２０２の電圧が低くなる。容量２０２の電圧、す
なわちバッファ２０５の入力電圧がバッファ２０５の反転電圧より低くなると、バッファ
２０５の出力が低い電圧となり、端子２０８に情報”０”が出力され、情報が”１”から
”０”に変わる。情報”１”の保持が終わる。そのため、ダイオード２０３に流れる電流
量により、情報”１”から”０”に変わるまでの時間を容量の放電時間で決められている
一定の時間に保つことができる。

情報”１”の書き込みが終了後、情報”１”を保持する場合又は、電源の供給が一時的に
無くなる場合、ＮＭＯＳ２０１のゲートが低い電圧となり、ＮＭＯＳ２０１がオフとなる
。ダイオード２０３に流れる電流がＮＭＯＳ２０１の漏洩電流よりも大きくなるように設
定しているので、容量２０２の電荷は、別の電流経路となるダイオード２０３から流れる
。そのため、容量２０２の電荷量が減り、容量２０２の電圧が低くなる。バッファ２０５
の反転電圧より高いとき、再び電源を供給した場合、端子２０８に情報”１”が出力され
るので、情報は保持されている。しかし、バッファ２０５の反転電圧より低くなるとき、
再び電源を供給した場合、バッファ２０５の出力が低い電圧となり、端子２０８に情報”
０”が出力される。つまり、電源の供給の有無に関係なく、情報”１”から”０”に変わ
るまでの時間を容量の放電時間で決められている一定の時間に保つことができる。

ＮＭＯＳ２０１は、ｎチャネル型又はｐチャネル型薄膜トランジスタのどちらでも良い。
ｐチャネル型薄膜トランジスタの場合は、端子２０４に入力する電圧の高低を逆にする。

また、図３におけるダイオード接続されたトランジスタ３０３のトランジスタはｐチャネ
ル型又はｎチャネル型薄膜トランジスタのどちらでも良い。ｎチャネル型薄膜トランジス
タでは図３のように接続される。また、ｐチャネル型薄膜トランジスタの場合は、図３に
おいて端子２０７にゲートが接続される。

（実施の形態３）
本実施の形態では、上記実施の形態で示した半導体装置をＲＦＩＤタグとして用いる場合
の構成に関して図面を参照して説明する。

本実施の形態で示すＲＦＩＤタグのブロック図を図５に示す。

図５のＲＦＩＤタグ５００は、アンテナ回路５０１及び信号処理回路５０２によって構成
されている。また、信号処理回路５０２は、整流回路５０３、電源回路５０４、復調回路
５０５、発振回路５０６、論理回路５０７、メモリコントロール回路５０８、メモリ回路
５０９、論理回路５１０、アンプ５１１、変調回路５１２によって構成されている。

ＲＦＩＤタグ５００において、アンテナ回路５０１によって受信された通信信号は信号処
理回路５０２における復調回路５０５に入力される。受信される通信信号、すなわちアン
テナ回路５０１とＲ／Ｗ間で送受信される信号の周波数は極超短波帯においては９１５Ｍ
Ｈｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などで規定される。もちろん、ア
ンテナ回路５０１とＲ／Ｗ間で送受信される信号の周波数はこれに限定されず、例えばサ
ブミリ波である３００ＧＨｚ〜３ＴＨｚ、ミリ波である３０ＧＨｚ〜３００ＧＨｚ、マイ
クロ波である３ＧＨｚ〜３０ＧＨｚ、極超短波である３００ＭＨｚ〜３ＧＨｚ、超短波で
ある３０ＭＨｚ〜３００ＭＨｚのいずれの周波数も用いることができる。また、アンテナ
回路５０１とＲ／Ｗ間で送受信される信号は、搬送波を変調した信号である。搬送波の変
調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周
波数変調、及びスペクトラム拡散のいずれであってもよい。好ましくは、振幅変調または
周波数変調にするとよい。

発振回路５０６から出力された発振信号は、クロック信号として論理回路５０７に供給さ
れる。また、変調された搬送波は復調回路５０５で復調される。復調後の信号も論理回路
５０７に送られ解析される。論理回路５０７で解析された信号はメモリコントロール回路
５０８に送られ、それに基づき、メモリコントロール回路５０８はメモリ回路５０９を制
御し、メモリ回路５０９に記憶されたデータを取り出し、論理回路５１０に送る。論理回
路５１０に送られた信号は論理回路５１０でエンコード処理されたのちアンプ５１１で増
幅され、その信号によって変調回路５１２は搬送波に変調をかける。この変調された搬送
波によりＲ／ＷがＲＦＩＤタグからの信号を認識する。一方、整流回路５０３に入った搬
送波は整流された後、電源回路５０４に入力される。このようにして得られた電源電圧を
電源回路５０４より復調回路５０５、発振回路５０６、論理回路５０７、メモリコントロ
ール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１、変調回路５１２な
どに供給する。なお、電源回路５０４は必ずしも必要ではないが、ここでは入力電圧を降
圧、昇圧や正負反転させる機能を有している。以上のようにして、ＲＦＩＤタグ５００は
動作する。

なお、信号処理回路とアンテナ回路におけるアンテナとの接続については特に限定されな
い。例えばアンテナと信号処理回路をワイヤボンディング接続やバンプ接続を用いて接続
する、あるいはチップ化した信号処理回路の一面を電極にしてアンテナに貼り付けるとい
う方法を取ってもよい。また、信号処理回路とアンテナとの貼り付けにはＡＣＦ（ａｎｉ
ｓｏｔｒｏｐｉｃｃｏｎｄｕｃｔｉｖｅｆｉｌｍ；異方性導電性フィルム）を用いる
ことができる。

なお、アンテナは、信号処理回路５０２と共に同じ基板上に積層して設ける構成としても
良いし、外付けのアンテナを用いた構成であってもよい。もちろん、信号処理回路の上部
もしくは下部にアンテナが設けられた構成であってもよい。

また、整流回路５０３は、アンテナ回路５０１が受信する搬送波により誘導される交流信
号を直流信号に変換する回路であればよい。

なお、本実施の形態で示すＲＦＩＤタグは図５に示す構成に加え、図６に示すようにバッ
テリー５６１を設けた構成としてもよい。整流回路５０３から出力される電源電圧が、信
号処理回路５０２を動作させるのに十分でないときには、バッテリー５６１からも信号処
理回路５０２を構成する各回路、例えば復調回路５０５、発振回路５０６、論理回路５０
７、メモリコントロール回路５０８、メモリ回路５０９、論理回路５１０、アンプ５１１
、変調回路５１２などに電源電圧を供給することができる。なお、バッテリー５６１に蓄
えられるエネルギーは、例えば整流回路５０３から出力される電源電圧が信号処理回路５
０２を動作させるために必要な電源電圧より十分に大きいときに、整流回路５０３から出
力される電源電圧のうちの余剰分をバッテリー５６１に充電すれば良い。また、ＲＦＩＤ
タグにアンテナ回路５０１及び整流回路５０３とは別にさらにアンテナ回路及び整流回路
を設けることにより、無作為に生じている電磁波等からバッテリー５６１に蓄えるエネル
ギーを得ても良い。

なお、バッテリーとは、充電することで連続使用時間を回復することができる電池のこと
をいう。なおバッテリー５６１としては、シート状に形成された電池を用いることが好ま
しく、例えばゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチ
ウム２次電池等を用いることで、小型化が可能である。もちろん、充電可能な電池であれ
ば何でもよく、ニッケル水素電池、ニッケルカドミウム電池などであってもよいし、また
大容量のコンデンサーなどを用いても良い。

また、本実施の形態は本明細書の他の実施の形態で示した半導体装置の構成を適用するこ
とができる。

また、図１乃至図３に用いられる回路は、図５又は図６において、信号を一定の期間保持
することで、信号の遅延回路などとして用いることもできる。

たとえば、理論回路５０７からメモリコントロール回路５０８の間に接続され、信号を遅
延させること、メモリコントロール回路５０８からメモリ回路５０９の間に接続され、信
号を遅延させること、メモリ回路５０９から論理回路５１０の間に接続され、信号を遅延
させることなどに用いることもできる。

（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置を得るための一作製方法を説明す
る。

まず、基板７０１の一表面に剥離層７０２を形成し、続けて下地となる絶縁膜７０３およ
び半導体膜７０４（例えば非晶質珪素を含む膜）を形成する（図７（Ａ）参照）。剥離層
７０２、絶縁膜７０３および半導体膜７０４は、連続して形成することができる。連続し
て形成することにより、大気に曝されないため不純物の混入を防ぐことができる。

基板７０１は、ガラス基板、石英基板、金属基板、ステンレス基板、本工程の処理温度に
耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板であれば、そ
の面積や形状に大きな制限はないため、例えば、１辺が１メートル以上であって、矩形状
のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形の
シリコン基板を用いる場合と比較すると、大きな優位点である。従って、回路部を大きく
形成した場合であっても、シリコン基板を用いる場合と比較して低コスト化を実現するこ
とができる。

なお、本工程では、剥離層７０２を基板７０１の全面に設けているが、必要に応じて、基
板７０１の全面に剥離層を設けた後に、フォトリソグラフィ法により剥離層７０２を選択
的に設けてもよい。また、基板７０１に接するように剥離層７０２を形成しているが、必
要に応じて、基板７０１に接するように酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化
酸化珪素膜等の絶縁膜を形成し、当該絶縁膜に接するように剥離層７０２を形成してもよ
い。

ここで、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、
また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。例
えば、酸化窒化珪素とは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以
上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０
原子％以下の範囲で含まれる物質とすることができる。また、窒化酸化珪素とは、酸素が
５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％
以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とする
ことができる。但し、上記組成の範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅ
ｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方
散乱法（ＨＦＳ：ＨｙｄｒｏｇｅｎＦｏｒｗａｒｄＳｃａｔｔｅｒｉｎｇ）を用いて
測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超
えない値をとる。

剥離層７０２は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属
膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔ
ａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、
亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウ
ム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素、前記元素を主成分とする合金材料
、前記元素を主成分とする化合物材料からなる膜を単層構造又は積層構造で形成する。ま
た、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成す
ることができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後
に、酸素雰囲気化またはＮ_２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ_２
Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物また
は酸化窒化物を設けることができる。また、金属膜を形成した後に、オゾン水等の酸化力
の強い溶液で表面を処理することにより、金属膜表面に当該金属膜の酸化物又は酸化窒化
物を設けることができる。

絶縁膜７０３は、スパッタ法やプラズマＣＶＤ法等により、珪素の酸化物または珪素の窒
化物を含む膜を、単層構造又は積層構造で形成する。下地となる絶縁膜７０３が２層構造
の場合、例えば、１層目として窒化酸化珪素膜を形成し、２層目として酸化窒化珪素膜を
形成するとよい。下地となる絶縁膜７０３が３層構造の場合、１層目の絶縁膜として酸化
珪素膜を形成し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として
酸化窒化珪素膜を形成するとよい。または、１層目の絶縁膜として酸化窒化珪素膜を形成
し、２層目の絶縁膜として窒化酸化珪素膜を形成し、３層目の絶縁膜として酸化窒化珪素
膜を形成するとよい。下地となる絶縁膜７０３は、基板７０１からの不純物の侵入を防止
するブロッキング膜として機能する。

半導体膜７０４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５ｎｍ以
上２００ｎｍ以下程度、好ましくは５０ｎｍ以上７０ｎｍ以下程度、具体的には６６ｎｍ
の厚さで形成する。半導体膜７０４としては、例えば、非晶質珪素膜を形成すればよい。

次に、半導体膜７０４にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と
、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用
いる熱結晶化法とを組み合わせた方法等により半導体膜７０４の結晶化を行ってもよい。
その後、得られた結晶質半導体膜を所望の形状にエッチングして、半導体膜７０４ａ、半
導体膜７０４ｂを形成し、これらを覆うようにゲート絶縁膜７０５を形成する（図７（Ｂ
）参照）。

半導体膜７０４ａ、半導体膜７０４ｂの作製工程の一例を以下に簡単に説明する。まず、
プラズマＣＶＤ法を用いて、非晶質半導体膜（例えば、非晶質珪素膜）を形成する。次に
、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた
後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０
℃、４時間）を行って結晶質半導体膜を形成する。その後、結晶化の程度に基づき、必要
に応じて、レーザー発振器からレーザー光を照射し、フォトリソグラフィ法を用いること
よって半導体膜７０４ａ、半導体膜７０４ｂを形成する。なお、結晶化を助長する金属元
素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行っ
てもよい。

また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレー
ザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜７０４ａ、半導体
膜７０４ｂを形成することができる。このような結晶化の場合、そのレーザー光の走査方
向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形
成されたときにキャリアが流れる方向）に合わせてトランジスタを配置するとよい。

次に、半導体膜７０４ａ、半導体膜７０４ｂを覆うゲート絶縁膜７０５を形成する。ゲー
ト絶縁膜７０５は、ＣＶＤ法やスパッタ法等により、珪素の酸化物又は珪素の窒化物を含
む膜を、単層構造又は積層構造で形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、
窒化酸化珪素膜を、単層構造又は積層構造で形成する。

また、ゲート絶縁膜７０５は、半導体膜７０４ａ、半導体膜７０４ｂに対しプラズマ処理
を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガスと、酸素、酸化窒素（ＮＯ_２）、アンモニア、窒素、水素などの混合ガス
を導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波を用いて
行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで
生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカ
ルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。

このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下程度、代表的に
は５ｎｍ以上１０ｎｍ以下程度の絶縁膜が半導体膜に形成される。この場合の反応は、固
相反応であるため、当該絶縁膜と半導体膜との界面準位密度をきわめて低くすることがで
きる。このような、プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン
）を直接酸化（又は窒化）するため、形成される絶縁膜の膜厚のばらつきをきわめて小さ
くすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が進行するということ
がないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半
導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせること
なく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

ゲート絶縁膜７０５は、プラズマ処理によって形成される絶縁膜のみを用いても良いし、
それに加えてプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒
化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、プラズマ処理に
より形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、
特性のバラツキを小さくすることができ、好ましい。

また、半導体膜に対し、連続発振レーザー光又は１０ＭＨｚ以上の周波数で発振するレー
ザー光を照射しながら一方向に走査して結晶化させて得られた半導体膜７０４ａ、半導体
膜７０４ｂを形成する場合は、上記プラズマ処理を行ったゲート絶縁膜を組み合わせるこ
とで、特性バラツキが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）
を得ることができる。

次に、ゲート絶縁膜７０５上に、導電膜を形成する。ここでは、１００ｎｍ以上５００ｎ
ｍ以下程度の厚さの導電膜を単層で形成する。用いる材料としては、タンタル（Ｔａ）、
タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅
（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素を含む材料、これらの
元素を主成分とする合金材料、又はこれらの元素を主成分とする化合物材料を用いること
ができる。リン等の不純物元素を添加した多結晶珪素に代表される半導体材料を用いても
良い。導電膜を積層構造で形成する場合には、例えば、窒化タンタル膜とタングステン膜
の積層構造、窒化タングステン膜とタングステン膜の積層構造、窒化モリブデン膜とモリ
ブデン膜の積層構造を用いることができる。例えば、窒化タンタル３０ｎｍと、タングス
テン１５０ｎｍとの積層構造を用いることができる。タングステンや窒化タンタルは、耐
熱性が高いため、導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことがで
きる。また、導電膜を３層以上の積層構造としても良く、例えば、モリブデン膜とアルミ
ニウム膜とモリブデン膜の積層構造を採用することができる。

次に、上記の導電膜上に、フォトリソグラフィ法を用いてレジストからなるマスクを形成
し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、半導体膜７０４
ａ、半導体膜７０４ｂの上方にゲート電極７０７を形成する。

次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、半導体膜７０
４ａ、半導体膜７０４ｂに、イオンドープ法またはイオン注入法により、ｎ型又はｐ型を
付与する不純物元素を低濃度に添加する。本実施の形態においては、半導体膜７０４ａ、
半導体膜７０４ｂに、ｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不
純物元素は、１５族に属する元素を用いれば良く、リン（Ｐ）、砒素（Ａｓ）などを用い
ることができる。また、ｐ型を付与する不純物元素としては、１３族に属する元素を用い
れば良く、硼素（Ｂ）などを用いることができる。

なお、本実施の形態においては簡単のため、ｎ型ＴＦＴについてのみ示しているが、本発
明はこれに限定して解釈されない。ｐ型ＴＦＴのみを用いる構成としても良い。また、ｎ
型ＴＦＴとｐ型ＴＦＴを併せて形成しても良い。ｎ型ＴＦＴとｐ型ＴＦＴを併せて形成す
る場合、後にｐ型ＴＦＴとなる半導体層を覆うマスクを形成してｎ型を付与する不純物元
素を添加し、後にｎ型ＴＦＴとなる半導体層を覆うマスクを形成してｐ型を付与する不純
物元素を添加することで、ｎ型を付与する不純物元素とｐ型を付与する不純物元素を選択
的に添加することができる。

次に、ゲート絶縁膜７０５とゲート電極７０７を覆うように、絶縁膜を形成する。これら
絶縁膜は、プラズマＣＶＤ法やスパッタ法等により、珪素、珪素の酸化物又は珪素の窒化
物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成す
る。絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、
ゲート電極７０７の側面に接する絶縁膜７０８（サイドウォールともよばれる）を形成す
る。絶縁膜７０８は、後にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄｄｒａｉｎ）領域を形
成する際の不純物元素を添加するためのマスクとして用いる。

次に、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極７０
７および絶縁膜７０８をマスクとして用いて、半導体膜７０４ａ、半導体膜７０４ｂにｎ
型を付与する不純物元素を添加する。これにより、チャネル形成領域７０６ａ、第１の不
純物領域７０６ｂ、第２の不純物領域７０６ｃが形成される（図７（Ｃ）参照）。第１の
不純物領域７０６ｂは薄膜トランジスタのソース領域又はドレイン領域として機能し、第
２の不純物領域７０６ｃはＬＤＤ領域として機能する。第２の不純物領域７０６ｃが含む
不純物元素の濃度は、第１の不純物領域７０６ｂが含む不純物元素の濃度よりも低い。

続いて、ゲート電極７０７、絶縁膜７０８等を覆うように、絶縁膜を単層構造又は積層構
造で形成する。本実施の形態では、絶縁膜７０９、７１０、７１１を３層構造とする場合
を例示する。これら絶縁膜はＣＶＤ法により形成することができ、絶縁膜７０９は酸化窒
化珪素膜５０ｎｍ、絶縁膜７１０は窒化酸化珪素膜２００ｎｍ、絶縁膜７１１は酸化窒化
珪素膜４００ｎｍとして形成することができる。これら絶縁膜の表面は、その膜厚にもよ
るが、下層に設けられた層の表面形状に沿って形成される。すなわち、絶縁膜７０９は膜
厚が薄いため、その表面はゲート電極７０７の表面形状に大きく沿っている。膜厚が厚く
なるにつれ表面形状は平坦に近づくため、３層構造のうち膜厚が最も厚い絶縁膜７１１の
表面形状は平坦に近い。しかしならが、有機材料とは異なるため、平坦な表面形状とは異
なっている。すなわち、表面形状を平坦にしたいのであれば、ポリイミド、ポリアミド、
ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等を用いればよ
い。またこれら絶縁膜の作製方法は、ＣＶＤ法以外に、スパッタ法、ＳＯＧ法、液滴吐出
法、スクリーン印刷法等を採用することができる。

そして、フォトリソグラフィ法を用いて絶縁膜７０９、７１０、７１１等をエッチングし
て、第１の不純物領域７０６ｂに達するコンタクトホールを形成した後、薄膜トランジス
タのソース電極又はドレイン電極として機能する導電膜７３１ａ、及び接続配線として機
能する導電膜７３１ｂを形成する。導電膜７３１ａ、７３１ｂは、コンタクトホールを充
填するように導電膜を形成し、当該導電膜を選択的にエッチングすることで形成すること
ができる。なお、導電膜を形成する前に、コンタクトホールにおいて露出した半導体膜７
０４ａ、半導体膜７０４ｂの表面にシリサイドを形成して、抵抗を低くしてもよい。導電
膜７３１ａ、７３１ｂは、低抵抗材料を用いて形成すると信号遅延を生じることがなく、
好ましい。低抵抗材料は耐熱性が低い場合も多くあるため、低抵抗材料の上下には耐熱性
の高い材料を設けるとよい。例えば、低抵抗材料としてアルミニウムを３００ｎｍ形成し
、アルミニウムの上下にチタンを１００ｎｍずつ設ける構成がよい。また導電膜７３１ｂ
は、接続配線として機能しているが、導電膜７３１ａと同じ積層構造で形成することで、
接続配線の低抵抗化と耐熱性の向上を図ることができる。導電膜７３１ａ、７３１ｂは、
その他の導電性材料、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍ
ｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガ
ン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素を含
む材料、これらの元素を主成分とする合金材料、これらの元素を主成分とする化合物材料
を用いて、単層構造又は積層構造で形成することができる。アルミニウムを主成分とする
合金材料とは、例えば、アルミニウムを主成分としてニッケルを含む材料、又は、アルミ
ニウムを主成分として、ニッケルと、炭素又は珪素の一方あるいは両方を含む合金材料に
相当する。また導電膜７３１ａ、７３１ｂは、ＣＶＤ法やスパッタリング法等により形成
することができる。

以上により、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層７４９
が得られる（図８（Ａ）参照）。

なお、絶縁膜７０９、７１０、７１１を形成する前、または絶縁膜７０９を形成した後、
又は絶縁膜７０９、７１０を形成した後に、半導体膜７０４の結晶性の回復や半導体膜７
０４に添加された不純物元素の活性化、半導体膜７０４の水素化を目的とした加熱処理を
行うとよい。加熱処理には、熱アニール法、レーザーアニール法、ＲＴＡ法などを適用す
るとよい。

次に、導電膜７３１ａ、７３１ｂを覆うように、絶縁膜７１２、７１３を形成する（図８
（Ｂ）参照）。絶縁膜７１２には１００ｎｍの膜厚を有する窒化珪素膜を用い、絶縁膜７
１３には１５００ｎｍの膜厚を有するポリイミドを用いる場合を例示する。絶縁膜７１３
の表面形状は平坦性が高いと好ましい。そのため、ポリイミドである有機材料の特徴に加
えて、厚膜化する構成、例えば７５０ｎｍ以上３０００ｎｍ以下の膜厚（具体的には１５
００ｎｍ）によっても、絶縁膜７１３の平面形状の平坦性を高めている。当該絶縁膜７１
２、７１３に対しては、開口部を形成する。本実施の形態では、接続配線７３１ｂが露出
する開口部７１４を形成する場合を例示する。このような開口部７１４において（詳しく
は点線で囲まれた領域７１５において）、絶縁膜７１２の端部は、絶縁膜７１３で覆われ
ている。上層の絶縁膜７１３で下層の絶縁膜７１２の端部を覆うことで、その後開口部７
１４に形成される配線の段切れを防止することができる。本実施の形態では、絶縁膜７１
３が有機材料であるポリイミドを用いているため、開口部７１４において、絶縁膜７１３
はなだらかなテーパを有することができ、効率的に段切れを防止することができる。この
ような段切れ防止効果を得ることのできる絶縁膜７１３の材料は、ポリイミド以外に、ポ
リアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等が
挙げられる。また絶縁膜７１２には、窒化珪素膜の代わりに、酸化窒化珪素膜や窒化酸化
珪素膜を用いてもよい。また絶縁膜７１２、７１３の作製方法は、ＣＶＤ法、スパッタ法
、ＳＯＧ法、液滴吐出法またはスクリーン印刷法等を用いることができる。

次に、絶縁膜７１３上に７１７を形成し、当該導電膜７１７上に絶縁膜７１８を形成する
（図８（Ｃ）参照）。導電膜７１７は、導電膜７３１ａ、７３１ｂと同じ材料で形成する
ことができ、例えばチタン１００ｎｍ、アルミニウム２００ｎｍ、チタン１００ｎｍの積
層構造を採用することができる。導電膜７１７は、開口部７１４で導電膜７３１ｂと接続
するため、チタン同士が接触することでコンタクト抵抗を抑えることができる。また導電
膜７１７は、薄膜トランジスタと、アンテナ（おって形成される）との間の信号に基づく
電流が流れるため、配線抵抗が低い方が好ましい。そのため、アルミニウム等の低抵抗材
料を用いるとよい。また導電膜７１７は、その他の導電性材料、例えば、タングステン（
Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（
Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、
シリコン（Ｓｉ）から選択された元素を含む材料、これらの元素を主成分とする合金材料
、これらの元素を主成分とする化合物材料を用いて、単層構造又は積層構造で形成するこ
とができる。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分
としてニッケルを含む材料、又は、アルミニウムを主成分として、ニッケルと、炭素又は
珪素の一方あるいは両方を含む合金材料に相当する。また導電膜７１７は、ＣＶＤ法やス
パッタリング法等により形成することができる。絶縁膜７１８は、その表面形状に平坦性
を要求されるため、有機材料で形成するとよく、２０００ｎｍのポリイミドを用いる場合
を例示する。絶縁膜７１８は、１５００ｎｍの膜厚で形成された絶縁膜７１３の開口部７
１４、及び開口部７１４に形成された導電膜７１７の表面の凹凸を平坦にする必要があり
、絶縁膜７１３の膜厚よりも厚い２０００ｎｍの膜厚で形成されている。そのため、絶縁
膜７１８は絶縁膜７１３の１．１倍〜２倍以上、好ましくは１．２〜１．５倍の膜厚を有
するとよく、絶縁膜７１３が７５０ｎｍ以上３０００ｎｍ以下の膜厚を有するのであれば
、９００ｎｍ以上４５００ｎｍ以下の膜厚とすると好ましい。絶縁膜７１８には、膜厚を
考慮しつつ、さらに平坦性の高い材料を用いるとよい。平坦性の高い材料として絶縁膜７
１８に用いられる材料は、ポリイミド以外に、ポリアミド、ベンゾシクロブテン、アクリ
ル、エポキシ等の有機材料やシロキサン材料等が挙げられる。絶縁膜７１８上にアンテナ
を形成する場合、このように絶縁膜７１８の表面形状の平坦性を考慮する必要がある。

また図１２に半導体装置の周辺部を示すが、絶縁膜７１８は、回路部におけるアンテナの
外側（具体的には領域７４０）で、絶縁膜７１３の端部を覆うと好ましい。絶縁膜７１３
の覆う際、絶縁膜７１８は、絶縁膜７１３の膜厚と、絶縁膜７１８の膜厚との合計より、
２倍以上の外側（距離ｄ）から覆うとよい。本実施の形態では、絶縁膜７１３は１５００
ｎｍ、絶縁膜７１８は２０００ｎｍで形成したため、絶縁膜７１３の端から距離ｄ＝７０
００ｎｍの外側から、絶縁膜７１８は絶縁膜７１３の端部を覆う。このような構成によっ
て、プロセスのマージンを確保することができ、また水分や酸素の侵入を防止することも
できる。

次に、絶縁膜７１８上にアンテナ７２０を形成する（図９（Ａ）参照）。そして、アンテ
ナ７２０と導電膜７１７とを開口部を介して接続させる。開口部はアンテナ７２０の下方
に設け、集積化を図る。なおアンテナ７２０は、導電膜７３１ａに直接接続させてもよい
が、本実施の形態のように導電膜７１７を設けることにより、アンテナ７２０との接続の
ための開口部の形成にマージンを持たせることができ、高集積化を図ることができ好まし
い。そのため、導電膜７１７の上にさらなる導電膜を設けて、アンテナ７２０を接続して
もよい。すなわちアンテナ７２０は、薄膜トランジスタを構成する導電膜７３１ａと電気
的に接続されればよく、複数の導電膜を介した接続構造によって高集積化を図ることがで
きる。このような導電膜７１７をはじめとする複数の導電膜は、膜厚が厚くなると半導体
装置にも厚みが出てしまうため、薄い方が好ましい。そのため、導電膜７３１ａと比較す
ると、導電膜７１７等はその膜厚を薄くすることが好ましい。

アンテナ７２０は、第１の導電膜７２１、第２の導電膜７２２の積層構造を採用すること
ができ、本実施の形態ではチタン１００ｎｍ、アルミニウム５０００ｎｍの積層構造の場
合を例示する。チタンは、アンテナの耐湿性を高めることができ、絶縁膜７１８とアンテ
ナ７２０との密着性を高めることもできる。さらにチタンは、導電膜７１７との接触抵抗
を低くすることができる。これは導電膜７１７の最上層には、チタンが形成されているた
め、アンテナのチタンと同一材料同士が接触していることによる。このようなチタンはド
ライエッチングを用いて形成されるため、端部が切り立った状態となることが多い。アル
ミニウムは低抵抗材料であるため、アンテナに好適である。アルミニウムを厚膜化してい
ることにより、抵抗をより低くすることができる。アンテナの抵抗が低くなることで、通
信距離を伸ばすことができ、好ましい。このようなアルミニウムはウェットエッチングを
用いて形成されるため、端部における側面にテーパが付くことが多い。本実施の形態にお
けるテーパは、アルミニウム側に凸部が形成された、つまり内側に凹んだ形で形成されて
いる。また、アルミニウムをウェットエッチングする際、チタンの端部より、アルミニウ
ムの端部が内側となる（領域７４２）。例えば、アルミニウムの端部は、アルミニウムの
膜厚の１／６〜１／２程度の範囲で内側（距離Ｌ分内側）に設けるとよく、本実施の形態
ではチタン端部から距離Ｌ＝０．８μｍ以上２μｍ以下の範囲で内側となるようにすると
よい。チタン端部がアルミニウム端部より突出していることで、その後に形成される絶縁
膜の段切れを防止することができ、アンテナの耐性を高めることができる。

アンテナはチタンやアルミニウム以外に、銀、銅、金、白金、ニッケル、パラジウム、タ
ンタル、モリブデン等の金属元素を含む材料、当該金属元素を含む合金材料、当該金属元
素を含む化合物材料を導電性材料として用いることができ、ＣＶＤ法、スパッタ法、スク
リーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用い
て形成することができる。また本実施の形態では、積層構造を例示したが、上述したいず
れの材料の単層構造で形成してもよい。

アンテナ７２０を覆って、絶縁膜７２３を形成する。本実施の形態では、絶縁膜７２３を
２００ｎｍの窒化珪素膜で形成する。絶縁膜７２３により、アンテナの耐湿性をより高め
ることができ、好ましい。絶縁膜７２３はチタン端部がアルミニウム端部より突出してい
るため、段切れすることなく形成できる。このような絶縁膜７２３は窒化珪素膜以外に、
酸化窒化珪素膜、窒化酸化珪素膜、その他の無機材料から形成することができる。

また図１２に示すが、絶縁膜７２３と、絶縁膜７１２とは、絶縁膜７１８の外側、つまり
回路部におけるアンテナの外側（具体的には領域７４１）で接していると好ましい。本実
施の形態では、絶縁膜７１２、７２３はともに窒化珪素膜で形成するため、同一材料同士
が密着する構成となり、密着性が高く、水分や酸素の侵入を防止することができる。また
窒化珪素膜は、酸化珪素膜と比較して緻密性が高いため、水分や酸素の侵入防止を効果的
に防止することができる。絶縁膜７１２、７２３が密着している領域は周辺領域であり、
アンテナや薄膜トランジスタが設けられていないため、膜厚は３μｍ以上４μｍ以下と、
非常に薄くなる。周辺領域は、回路部を囲むように形成されている。このような周辺領域
の構成を採用していない半導体装置と比較して、半導体装置の端部からの剥離といった、
経時的な形状や特性の変化に伴う欠陥を少なくすることができる。

次に、絶縁膜７２３を覆うように第１の絶縁体７５１を形成する（図９（Ｂ）参照）。本
実施の形態では、第１の絶縁体７５１として、繊維体７２７に有機樹脂７２８が含浸され
た構造体７２６を用い、更に好ましい形態として構造体７２６の表面に第１の衝撃緩和層
７５０を設ける場合を例示する。本実施の形態では、第１の衝撃緩和層７５０にはアラミ
ド樹脂を用いる。

繊維体７２７に有機樹脂７２８が含浸された構造体７２６は、プリプレグとも呼ばれる。
プリプレグは、具体的には繊維体にマトリックス樹脂を有機溶剤で希釈したワニスを含浸
させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。プリプレ
グは弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａである。これを薄膜化
して用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。プ
リプレグの繊維体の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維
、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾ
ビスオキサゾール繊維、ガラス繊維、または炭素繊維等がある。マトリックス樹脂を構成
する代表例としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂又はフッ
素樹脂等がある。プリプレグの詳細については、後の実施の形態において詳述する。

このような構造体７２６以外に、第１の絶縁体７５１として、エポキシ樹脂、不飽和ポリ
エステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂又はシアネート樹脂など
の熱硬化性樹脂を有する層を用いることができる。また、第１の絶縁体７５１として、ポ
リフェニレンオキシド樹脂、ポリエーテルイミド樹脂又はフッ素樹脂などの熱可塑性樹脂
を用いてもよい。また衝撃緩和層７５０は高強度材料で形成されていればよく、アラミド
樹脂以外に、ポリビニルアルコール樹脂、ポリエステル樹脂、ポリアミド樹脂、ポリエチ
レン樹脂、ポリパラフェニレンベンゾビスオキサゾール樹脂、ガラス樹脂等がある。

第１の絶縁体７５１の厚さは、５μｍ以上１００μｍ以下、さらには１０μｍ以上５０μ
ｍが好ましく、本実施の形態では３２μｍとする。本実施の形態では、第１の絶縁体７５
１のうち、構造体７２６の膜厚を２０μｍとし、第１の衝撃緩和層７５０の膜厚を１２μ
ｍとする。このような構成によっても、薄型で湾曲することが可能な半導体装置を作製す
ることができる。

第１の衝撃緩和層７５０を形成後、第１の衝撃緩和層７５０の表面に第１の導電層７２９
を形成する。第１の導電層７２９は、酸化珪素とインジウム錫酸化物の化合物１００ｎｍ
を用いる場合を例示する。このような第１の導電層７２９は、構造体７２６や第１の衝撃
緩和層７５０より抵抗が低い構造であればよい。そのため、第１の導電層７２９の状態は
、膜状に設けられたり、小さな間隔をあけた島状の固まりで設けられたりしてもよい。ま
た抵抗が低い構造であればよいため、用いる材料の比抵抗等を考慮して、膜厚は５０ｎｍ
以上２００ｎｍ以下とすることができる。厚膜化することで、抵抗を低くでき好ましい。
第１の導電層７２９は酸化珪素とインジウム錫酸化物の化合物以外に、チタン、モリブデ
ン、タングステン、アルミニウム、銅、銀、金、ニッケル、錫、白金、パラジウム、イリ
ジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコ
ニウム、バリウムなどから選ばれた元素を含む材料、前記元素を主成分とする合金材料、
前記元素を主成分とする化合物材料などを用いて形成することができる。第１の導電層７
２９の作製方法は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法などを用いる
ことができ、電解メッキ法や無電解メッキ法などのメッキ法を用いても良い。なお、第１
の導電層７２９の表面には絶縁膜を設けても良い。これにより、第１の導電層７２９を保
護することが可能である。

次に、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂを含む素子層、及びアンテ
ナ７２０として機能する導電膜などが一体となった層として、基板７０１から剥離する（
図１０参照）。このとき、剥離層７０２と基板７０１との界面、剥離層７０２と絶縁膜７
０３との界面、又は剥離層７０２の内部のいずれかから分離し、剥離される。剥離層７０
２が上記一体となった層側に残存してしまった場合、不要であれば、エッチング等で除去
してもよい。その結果、おって形成される層との密着性を高めることができる。

なお、剥離する際に、水やオゾン水等の水溶液を用いて剥離する面を濡らしながら行うこ
とによって、薄膜トランジスタ７３０ａ、薄膜トランジスタ７３０ｂなどの素子が静電気
等によって破壊されることを防止できる。水溶液中のイオンにより、剥離層７０２の不対
電子が終端されることによって、電荷が中和されることによる。

また、剥離後の基板７０１を再利用することによって、低コスト化を実現することができ
る。

次に、剥離により露出した面を覆うように、第２の絶縁体７５３を形成する（図１１参照
）。第２の絶縁体７５３は、第１の絶縁体７５１と同様にして形成することができる。本
実施の形態では、第２の絶縁体７５３として、繊維体７３５に有機樹脂７３６が含浸され
た、いわゆるプリプレグを用いた構造体７３４を設け、更に構造体７３４の表面に第２の
衝撃緩和層７５２を設ける場合を示す。第２の衝撃緩和層７５２にはアラミド樹脂を用い
る。もちろん、第１及び第２の構造体のみで貼り合わせることもでき、そのときの半導体
装置の膜厚は４０μｍ〜７０μｍ、好ましくは４０μｍ〜５０μｍとなる。第１及び第２
の衝撃緩和層を設けた際の半導体装置の膜厚は７０μｍ〜９０μｍ、好ましくは７０μｍ
〜８０μｍとなる。

次に、第２の絶縁体７５３の表面に第２の導電層７３３を形成する。第２の導電層７３３
は、第１の導電層７２９と同様にして形成することができる。また、第２の導電層７３３
の表面には絶縁膜を設けても良い。これにより、第２の導電層７３３を保護することが可
能である。以上の工程で、素子層やアンテナが第１の絶縁体７５１と第２の絶縁体７５３
で封止され、第１の絶縁体７５１の表面に第１の導電層７２９を有し、第２の絶縁体７５
３の表面に第２の導電層７３３を有する積層体が得られる。

その後、分断手段を用いて、上記の積層体を個々の半導体装置に分断する。分断手段とし
ては、分断の際に第１の絶縁体７５１及び第２の絶縁体７５３が溶融される手段を用いる
ことが好ましい（第１の導電層７２９及び第２の導電層７３３が溶融される手段であると
より好ましい）。本実施の形態では、レーザー光の照射による分断を適用する。

上記分断に用いるレーザー光の波長や強度、ピームサイズなどの条件については特に限定
されない。少なくとも、半導体装置を分断できる条件であればよい。レーザー光の発振器
としては、例えば、Ａｒレーザー、Ｋｒレーザー、ＣＯ_２レーザー、ＹＡＧレーザー、Ｙ
ＶＯ_４レーザー、ＹＬＦレーザー、ＹＡｌＯ_３レーザー、ＧｄＶＯ_４レーザー、Ｙ_２Ｏ_３
レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、
ヘリウムカドミウムレーザー等の連続発振レーザー、Ａｒレーザー、Ｋｒレーザー、エキ
シマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ_２レーザー、ＹＡＧレーザー、ＹＶＯ
_４レーザー、ＹＬＦレーザー、ＹＡｌＯ_３レーザー、ＧｄＶＯ_４レーザー、Ｙ_２Ｏ_３レー
ザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸
気レーザー、金蒸気レーザー等のパルス発振レーザーを用いることができる。

本実施の形態に示すように、レーザー光の照射を用いて個々の半導体装置に分断すること
で、第１の導電層７２９と第２の導電層７３３との間の抵抗値が低下し、第１の導電層７
２９と第２の導電層７３３とが導通することになる。このため、半導体装置の分断の工程
と、第１の導電層７２９と第２の導電層７３３とを導通させる工程を、一度に行うことが
できる。

第１の導電層７２９と第２の導電層７３３との間の抵抗値は、第１の絶縁体７５１、第２
の絶縁体７５３よりも抵抗が低くあればよく、例えば、１ＧΩ以下であれば良く、好まし
くは５ＭΩ以上５００ＭΩ以下程度、より好ましくは、１０ＭΩ以上２００ＭΩ以下程度
である。よって、このような条件になるように、レーザー光の照射処理などによる分断を
行えばよい。

このようにして絶縁基板を用いて形成された半導体装置を完成することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、半導体装置の分断工程の一形態を説明する。なお分断工程は半導体装
置間、つまり周辺部が示された図１３、図１４を用いて説明する。

まず、上記実施の形態で示したように、第１の絶縁体７５１、第１の導電層７２９まで形
成する。その後、図１３に示すように、除去手段を用いて、周辺領域１０１０内に対して
選択的に、つまり周辺領域１０１０の一部に貼り合わせ領域１０２０ａ、１０２０ｂを形
成する。周辺領域１０１０を選択的に除去する際、深さ方向においては、構造体７２６が
露出するように剥離層や絶縁膜等を除去する。そして、半導体装置を上方からみたとき、
貼り合わせ領域１０２０ａ、１０２０ｂはともに回路部を囲うようにする。

このような除去手段としては、レーザー光を用いることができる。すなわち、レーザーア
ブレーションの原理を使用できる。除去手段に用いるレーザー光の波長や強度、ピームサ
イズなどの条件については特に限定されない。少なくとも、剥離層、絶縁膜等を除去でき
る条件であればよい。レーザー光の発振器としては、例えば、Ａｒレーザー、Ｋｒレーザ
ー、ＣＯ_２レーザー、ＹＡＧレーザー、ＹＶＯ_４レーザー、ＹＬＦレーザー、ＹＡｌＯ_３
レーザー、ＧｄＶＯ_４レーザー、Ｙ_２Ｏ_３レーザー、ルビーレーザー、アレキサンドライ
トレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等の連続発振レー
ザー、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、
ＣＯ_２レーザー、ＹＡＧレーザー、ＹＶＯ_４レーザー、ＹＬＦレーザー、ＹＡｌＯ_３レー
ザー、ＧｄＶＯ_４レーザー、Ｙ_２Ｏ_３レーザー、ルビーレーザー、アレキサンドライトレ
ーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等のパルス発振レ
ーザーを用いることができる。

半導体装置を個々に分断後は、貼り合わせ領域１０２０ａ、１０２０ｂは、隣接する半導
体装置がそれぞれ有する領域となる。同様に周辺領域１０１０も、半導体装置を個々に分
断後は隣接する半導体装置がそれぞれ有する周辺領域１０１０ａ、１０１０ｂとなる（図
１４参照）。

その後、図１４に示すように、第２の絶縁体７５３、第２の導電層７３３を形成する。貼
り合わせ領域１０２０ａ、１０２０ｂでは、構造体７２６、７３４が直接合わされている
。具体的には構造体７２６、７３４のうち、互いの有機樹脂７２８、７３６が接触して密
着している。このような同一材料が密着することで、貼り合わせ強度を高めることができ
て、好ましい。

貼り合わせが完了した状態で、個々の半導体装置に分断する。分断手段としては、上記実
施の形態を参照することができる。

このようにして絶縁基板を用いて形成され、貼り合わせ強度がより高く、信頼性も向上さ
れた半導体装置を完成することができる。

（実施の形態６）
図１５には、実施の形態１におけるメモリ回路の動作例のタイミングチャートを示す。こ
こでは、電源が無から有に変化することをオン、電源が有から無に変化することをオフと
する。図１５（Ａ）は、電源が常にオンを示す。図１５（Ｂ）は、電源がオン後に一度オ
フして、再びオンを示す。

図１５（Ａ）、（Ｂ）においては、上方から下方にかけて、回路全体に供給される電源で
ある電源電圧、情報を書き込み時に選択する端子１０４に入力される書込電圧、情報”１
”、”０”に対応する電圧を入力する端子１０６に入力される入力電圧、容量１０２端子
間の電圧である容量電圧、書き込まれた情報を出力する端子１０８に出力される出力電圧
タイミングをそれぞれ示している。

図１５（Ａ）について説明する。電源がオンになり、書込電圧と入力電圧を低い電圧から
高い電圧になると、容量１０２に電流が流れ込み、容量電圧が高い電圧となる。容量電圧
が高くなると、バッファ１０５の出力が高くなり、出力電圧が高い電圧となる。その後、
書込電圧と入力電圧が高い電圧から低い電圧になると、電流経路となる抵抗１０３から電
流が流れ容量１０２の電荷量が減り、容量電圧が低くなっていく。その後、容量電圧が、
バッファ１０５の反転電圧より低くなると、バッファ１０５の出力が低い電圧となり、出
力電圧が低い電圧となる。抵抗１０３の抵抗値により、出力電圧が高い電圧から低い電圧
に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができる。

図１５（Ｂ）について説明する。電源がオンになり、書込電圧と入力電圧を低い電圧から
高い電圧になると、容量１０２に電流が流れ込み、容量電圧が高い電圧となる。容量電圧
が高くなると、バッファ１０５の出力が高くなり、出力電圧が高い電圧となる。その後、
書込電圧と入力電圧が高い電圧から低い電圧になると、電流経路となる抵抗１０３から電
流が流れ容量１０２の電荷量が減り、容量電圧が低くなっていく。その後、電源がオフに
なると、出力電圧が低くなる。容量電圧は、抵抗１０３から電流が流れ続けるため、電源
のオフに影響なく低くなっていく。その後、再び電源がオンにする。容量電圧がバッファ
１０５の反転電圧より高くなっていると、出力電圧が高い電圧となる。その後、容量電圧
が、バッファ１０５の反転電圧より低くなると、バッファ１０５の出力が低い電圧となり
、出力電圧が低い電圧となる。抵抗１０３の抵抗値により、出力電圧が高い電圧から低い
電圧に変わるまでの時間を容量の放電時間で決められている一定の時間に保つことができ
る。

これらにより、電源の供給の有無に関係なく、出力電圧が高い電圧から低い電圧に変わる
までの時間を容量の放電時間で決められている一定の時間に保つことができる。

（実施の形態７）
本実施の形態では、上記実施の形態で示した半導体装置のマスクレイアウト一例について
説明する。

図１６に本実施の形態を示す。図１６（Ａ）は、上記実施の形態で示した半導体装置のマ
スクレイアウト一例を示す。また、図１６（Ｂ）は、メモリ回路部８０１、上記実施の形
態で示したメモリ８０２、８０３、８０４、８０５、メモリ領域８０６、制御回路部８０
７、容量８０８、ダイオード８０９の配置をブロック図示している。

メモリ回路部８０１には、制御回路部８０７が設けられ、これに隣接してメモリ領域８０
６が設けられている。メモリ領域８０６の一領域には、上記実施の形態で示したメモリ８
０２、８０３、８０４、８０５が設けられており、これらは隣接して設けられている。上
記実施の形態で示したメモリ８０２の一領域には、容量８０８、ダイオード８０９が設け
られており、これらは隣接して設けられている。

また、図１７に実施の形態１における回路図のマスクレイアウトの一例を示す。図１７に
おいて、上記実施の形態で示した半導体メモリ領域９０１、ｎチャネル型トランジスタ９
０２、バッファ９０３、容量９０４、抵抗９０５の配置の一例を示している。

実施の形態１における回路図との対応関係については、ｎチャネル型トランジスタ９０２
が１０１に対応し、バッファ９０３が１０５に対応し、容量９０４が１０２に対応し、抵
抗９０５が１０３に対応して設けられており、これらは隣接して設けられている。

なお、上記実施の形態で示した構成を実施するとき、本実施形態のレイアウトマスクを適
用することも可能である。

１０１トランジスタ
１０２容量
１０３抵抗
１０４端子
１０５バッファ
１０６〜１０８端子
２０１トランジスタ
２０２容量
２０３ダイオード
２０４端子
２０５バッファ
２０６〜２０８端子
３０３ダイオード接続されたトランジスタ
４０１トランジスタ
４０２容量
４０３基準電位
４０４ビット線
４０５ワード線
４０６メモリセル
８０１メモリ回路部
８０２〜８０５メモリ
８０６メモリ領域
８０７制御回路部
８０８容量
８０９ダイオード
９０１半導体メモリ領域
９０２トランジスタ
９０３バッファ
９０４容量
９０５抵抗

Claims

情報を保持することができる機能を有する半導体装置であって、
トランジスタと、容量と、抵抗と、を有し、
前記トランジスタのソース又はドレインの一方は、前記容量の一方の端子と電気的に接続され、
前記抵抗に流れる電流は、前記トランジスタの漏洩電流よりも大きく、
前記トランジスタのソース又はドレインの一方から、前記情報を読み出し、
前記容量の一方の端子は、トランジスタを介することなく、前記抵抗の一方の端子と電気的に接続され、
前記容量の他方の端子は、一定の電位を伝達する機能を有する配線と電気的に接続され、
前記抵抗の他方の端子は、前記配線と電気的に接続され、
前記容量と、前記抵抗とは、個別に設けられることを特徴とする半導体装置。
情報を保持することができる機能を有する半導体装置であって、
第１のトランジスタと、容量と、ダイオード接続された第２のトランジスタと、を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記容量の一方の端子と電気的に接続され、
前記第２のトランジスタに流れる電流は、前記第１のトランジスタの漏洩電流よりも大きく、
前記第１のトランジスタのソース又はドレインの一方から、前記情報を読み出し、
前記容量の一方の端子は、トランジスタを介することなく、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記容量の他方の端子は、一定の電位を伝達する機能を有する配線と電気的に接続され、
前記２のトランジスタのソース又はドレインの他方は、前記配線と電気的に接続されることを特徴とする半導体装置。
情報を保持することができる機能を有する半導体装置であって、
トランジスタと、容量と、ダイオードと、を有し、
前記トランジスタのソース又はドレインの一方は、前記容量の一方の端子と電気的に接続され、
前記ダイオードに流れる電流は、前記トランジスタの漏洩電流よりも大きく、
前記トランジスタのソース又はドレインの一方から、前記情報を読み出し、
前記容量の一方の端子は、トランジスタを介することなく、前記ダイオードの一方の端子と電気的に接続され、
前記容量の他方の端子は、一定の電位を伝達する機能を有する配線と電気的に接続され、
前記ダイオードの他方の端子は、前記配線と電気的に接続されることを特徴とする半導体装置。