TWI501383B

TWI501383B - 半導體裝置

Info

Publication number: TWI501383B
Application number: TW098132320A
Authority: TW
Inventors: Takanori Matsuzaki
Original assignee: Semiconductor Energy Lab
Priority date: 2008-10-02
Filing date: 2009-09-24
Publication date: 2015-09-21
Also published as: KR20140124811A; KR20110084412A; JP5763817B2; JP5604071B2; JP2010109340A; TW201030943A; CN102171812B; US20120236621A1; KR101596227B1; CN102171812A; US8842459B2; JP2015015484A; US8199551B2; KR101596228B1; US20100085792A1; WO2010038581A1

Description

半導體裝置

本發明係相關於半導體裝置。尤其是，本發明係相關於包括只在預定時間保有資料的記憶體電路之半導體裝置。

近年來，使用無線通訊(下面稱作無線通訊系統)之個別識別技術已引起注意。尤其是，當作藉由無線通訊來傳送/接收資料之資料載體，利用使用RFID(射頻識別)之無線標籤的個別識別技術(下面稱作無線標籤，不管其形狀為何，諸如卡片形或晶片形等)已引起注意。無線標籤亦稱作IC標籤、RFID標籤、或電子標籤。

在製造和配送的領域中，利用無線標籤的個別識別技術已開始用於管理大量項目等，以取代利用條碼的習知管理，及已發展到應用於個別識別。

此處，無線通訊系統意指在諸如閱讀機/寫入機(下面稱作R/W)等發送器接收器(又稱作詢問器)和無線標籤之間無線傳送/接收資料的通訊系統。在此種無線通訊系統中，將欲傳送和接收之資料疊置在從R/W發出的載波上，以執行通訊。

當作用以提高閱讀準確性和防止碰撞的一功能，無線標籤配備有對話旗標。對話旗標防止從已讀取ID的無線標籤額外讀取ID。例如，對話旗標具有A及B兩種資料，及ID被讀取之無線標籤被設定從A至B。

不管從R/W供應到無線標籤的電力為何，對話旗標具有持續時間。例如，當對話旗標一旦設定成B時，在比持續時間短的週期期間，對話旗標被設定成B。在比持續時間長的週期期間，對話旗標被設定成A。為了實現持續時間需要記憶體。

實際上所使用的記憶體可大略分成揮發性記憶體和非揮發性記憶體。無論供電電壓的供應存在與否，非揮發性記憶體都保有儲存資料。在沒有供電電壓的供應之下，揮發性記憶體無法保有儲存資料。

指定DRAM當作揮發性記憶體的例子。圖4為DRAM胞格的結構例子之電路圖。

圖4中的記憶體胞格406包括n通道電晶體401和電容器402。n通道電晶體401的閘極電連接到字線405。n通道電晶體401之汲極和源極的其中之一電連接到電容器402，及n通道電晶體之汲極和源極的其中另一個電連接到位元線404。未連接到n通道電晶體401之電容器402的終端電連接到參考電位403。需注意的是，在此說明書中，“連接”意指“電連接”。

在資料的寫入和讀取時，以字線405操作n通道電晶體401，及在資料的寫入和讀取時，n通道電晶體401是接通的(on)。此外，在除了資料的寫入和讀取時之外的時間，n通道電晶體401是斷開的(off)。

電容器402的電荷存在或不存在，即、電容器402的終端電壓之高電壓和低電壓，分別對應於二元資料“1”和二元資料“0”。需注意的是，在此說明書中，高電壓意指高於參考電位的電壓，而低電壓意指等於參考電位的電位。

經由n通道電晶體401，將對應於資料“1”或資料“0”之電壓從位元線404施加到電容器402，以使電能夠充電和放電，及執行寫入的操作。藉由偵測電容器402中的電荷存在與否及高電壓和低電壓來執行讀取的操作。將電容器402所保有的電荷輸出到位元線，以執行讀取。未圖示之感測放大器將位元線404的微小變化放大，藉以執行讀取。

電荷累積在電容器402中，以保有儲存資料。然而，由於各種原因發生電容器402中所保有之電荷的漏洩，使得電容器402所給予之足夠電荷量最後都不見。也就是說，所儲存資料故障了。n通道電晶體401的漏流是漏洩的主要成因。

在電荷完全不見之前讀取資料，及依據讀取的資料再次執行寫入到記憶體胞格。若重複此循環，可長時間保有所儲存的資料。此操作被稱作更新操作。

在類似於DRAM胞格的電路結構中，若未執行更新操作，則依據電容器中的電荷量和電晶體的漏流來決定能夠保有資料的週期(如、見專利文件1)。

[參考文件]

[專利文件1]日本已出版專利申請案號碼H06-029488。

因為電晶體的漏流明顯受到依據處理之電晶體的特性影響，所以能夠保有資料的週期在電晶體之中明顯不同。本發明的實施例之一目的係設置一半導體裝置，其不管電晶體的特性為何仍能夠糾正可保有資料之週期變動。

設置對抗電晶體的漏流之額外電流途徑。流經額外路徑之電流量被設定成大於電晶體的漏流量，使得不管電晶體的特性為何仍能夠糾正可保有資料之週期變動。

在本發明中，為了不讓漏流流到電晶體，平行添加元件到電容器，及設置額外電流路徑。

根據本發明的實施例之半導體包括天線電路，其無線傳送/接收信號；及記憶體電路，其保有依據信號的資料。記憶體電路包括電晶體、電容器、及電阻器。電晶體之源極和汲極的其中之一電連接到電容器的一終端。另外，電容器的一終端電連接到電阻器的一終端。電容器的另一終端被供應有恆電位。電阻器的另一終端被供應有恆電位。

根據本發明的實施例之半導體裝置包括天線電路，其無線傳送/接收信號；及記憶體電路，其保有依據信號的資料。記憶體電路包括電晶體、電容器、及電阻器。電晶體之源極和汲極的其中之一電連接到電容器的一終端。另外，電容器的一終端電連接到電阻器的一終端。電容器的另一終端被供應有恆電位。電阻器的另一終端被供應有恆電位。在此種半導體裝置中，當等於供應到電容器的另一終端之電位的電壓被施加到電晶體之源極和汲極的其中另一個和電晶體的閘極時，電容器所保有及然後流到電阻器之電荷量大於電容器所保有及然後流到電晶體之電荷量。

根據本發明的實施例之半導體裝置包括天線電路，其無線傳送/接收信號；及記憶體電路，其保有依據信號的資料。記憶體電路包括電晶體、電容器、及二極體。電晶體之源極和汲極的其中之一電連接到電容器的一終端。另外，電容器的一終端電連接到二極體的一終端。電容器的另一終端被供應有恆電位。二極體的另一終端被供應有恆電位。

根據本發明的實施例之半導體裝置包括天線電路，其無線傳送/接收信號；及記憶體電路，其保有依據信號的資料。記憶體電路包括電晶體、電容器、及二極體。電晶體之源極和汲極的其中之一電連接到電容器的一終端。另外，電容器的一終端電連接到二極體的一終端。電容器的另一終端被供應有恆電位。二極體的另一終端被供應有恆電位。在此種半導體裝置中，當等於供應到電容器的另一終端之電位的電壓被施加到電晶體之源極和汲極的其中另一個和電晶體的閘極時，電容器所保有及然後流到二極體之電荷量大於電容器所保有及然後流到電晶體之電荷量。

根據本發明的實施例之半導體裝置包括天線電路，其無線傳送/接收信號；及記憶體電路，其保有依據信號的資料。記憶體電路包括電晶體、電容器、及二極體連接式電晶體。電晶體之源極和汲極的其中之一電連接到電容器的一終端。另外，電容器的一終端電連接到二極體連接式電晶體的一終端。電容器的另一終端被供應有恆電位。二極體連接式電晶體的另一終端被供應有恆電位。

根據本發明的實施例之半導體裝置包括天線電路，其無線傳送/接收信號；及記憶體電路，其保有依據信號的資料。記憶體電路包括電晶體、電容器、及二極體連接式電晶體。電晶體之源極和汲極的其中之一電連接到電容器的一終端。另外，電容器的一終端電連接到二極體連接式電晶體的一終端。電容器的另一終端被供應有恆電位。二極體連接式電晶體的另一終端被供應有恆電位。在此種半導體裝置中，當等於供應到電容器的另一終端之電位的電壓被施加到電晶體之源極和汲極的其中另一個和電晶體的閘極時，電容器所保有及然後流到二極體連接式電晶體之電荷量大於電容器所保有及然後流到電晶體之電荷量。

需注意的是，複數二極體可彼此串聯電連接。

此外，記憶體電路另外包括緩衝器電路。緩衝器電路可電連接到電晶體之源極和汲極的其中之一。

根據本發明的實施例，設置不同於電晶體的漏流路徑之額外電流路徑，使得電容器保有的電荷不流到電晶體的漏流路徑，而流到額外電流路徑。除了非直線元件之電晶體的路徑之外，還設置直線元件或特性變化低於電晶體之元件的額外路徑，使得電容器保有的電荷能夠選擇性放電到額外路徑。因此，當使用直線元件或特性變化低於電晶體之元件的路徑時，能夠均一記憶體電路的各個電容器中之放電量。因此，均一各個電容器的放電時間，可降低能夠保有資料的週期變化。

參考圖式來說明本發明的實施例。然而，可以許多不同的模式來完成本發明，及精於本技藝之人士應明白，只要不違背本發明的精神和範疇，可對模式及其細節進行各種變化和修正。因此，本發明不應被解釋成侷限於下述之實施例所說明者。需注意的是，將所有圖式中表示相同部位的參考號碼共同使用於下述之本發明的結構中。

[實施例1]

圖1圖解包括在本發明的實施例之半導體裝置的記憶體電路。記憶體電路被設置有複數記憶體胞格。圖1為一記憶體胞格和緩衝器的電路圖。記憶體胞格包括NMOS 101、電容器102、及電阻器103。緩衝器105可設置在各個群組中，群組包括複數記憶體胞格；另一選擇是，緩衝器105可設置在各個記憶體胞格中。終端104在寫入時選擇資料，及電連接到字線。終端106輸入對應於資料“1”或資料“0”的電壓，及電連接到位元線。終端108輸出所寫入的資料。終端107是施加參考電壓之終端，及電連接到導線。n通道電晶體(下面稱作“NMOS”) 101之源極和汲極的其中之一連接到終端106。NMOS 101之源極和汲極的其中另一個連接到電容器102的終端、電阻器103的終端、緩衝器105。終端104連接到NMOS 101的閘極。終端108連接到緩衝器105的輸出。終端107連接到未連接到NMOS 101之源極或汲極的其中另一個之電容器的終端，和未連接到NMOS 101之源極和汲極的其中另一個之電阻器103的終端。

此處，資料“1”表示高電壓，而資料“0”表示低電壓。

接著，說明其操作。首先，當在供應供電電壓的例子寫入資料“0”時，電容器102的電壓低及未累積電荷。因此，資料“0”未隨著時間過去而變成資料“1”。

接著，當在供應供電電壓的例子寫入資料“1”時，高電壓施加到終端106和NMOS 101的汲極。高電壓亦施加到終端104和NMOS 101的閘極，因此，NMOS 101被接通。如此，電流流到電容器102，累積電荷，及產生電壓。當電容器102的電壓是高的時，緩衝器105的輸出具有高電壓。然後，將資料“1”輸出到終端108，及終止寫入。

在終止寫入資料“1”之後，在保有資料“1”的例子中，將低電壓施加到終端104和NMOS 101的閘極，因此，NMOS 101被斷開。流到電阻器103的電流量被設定成大於NMOS 101的漏流量；因此，電容器102的電荷透過電阻器103流動，電阻器103是額外電流路徑。因此，減少電容器102的電荷量，及降低電容器102的電壓。當電容器102的電壓(即、緩衝器105的輸入電壓)低於緩衝器105的反相電壓時，緩衝器105的輸出具有低電壓，資料“0”被輸出到終端108，及將資料“1”改變成資料“0”。終止資料“1”的保有。因此，藉由電阻器103的電阻值，可將資料“1”改變成資料“0”的時間保持等於由電容器的放電時間所決定之預定時間。

在終止寫入資料“1”之後，在保有資料“1”或暫時停止供電電壓之例子中，低電壓被施加到NMOS 101的閘極，及NMOS 101被斷開。流到電阻器103之電流量被設定成大於NMOS 101的漏流量；因此，電容器102的電荷透過電阻器103流動，電阻器103是額外電流路徑。因此，減少電容器102的電荷量，及降低電容器102的電壓。當在再次供應供電電壓之例子中電容器102的電壓高於緩衝器105的反相電壓時，將資料“1”輸出到終端108，因此保有資料。然而，當在再次供應供電電壓之例子中電容器102的電壓低於緩衝器105的反相電壓時，緩衝器105的輸出具有低電壓，及資料“0”被輸出到終端108。換言之，無論供電電壓的供應存在與否，可將資料“1”改變成資料“0”的週期保持等於由電容器的放電時間所決定之預定時間。

在未供應供電電壓之例子中，無法寫入資料“0”和資料“1”。因此，無法重寫資料。

當作NMOS 101，可使用n通道薄膜電晶體或p通道薄膜電晶體。在p通道薄膜電晶體的例子中，將輸入到終端104之電壓的位準顛倒。

[實施例2]

圖2圖解包括在本發明的實施例之半導體裝置中的記憶體電路。記憶體電路被設置有複數記憶體胞格。圖2為一記憶體胞格和緩衝器的電路圖。記憶體胞格包括NMOS 201、電容器202、及二極體203。緩衝器205可設置在各個群組中，群組包括複數記憶體胞格；另一選擇是，緩衝器205可設置在各個記憶體胞格中。終端204在寫入時選擇資料，及電連接到字線。終端206輸入對應於資料“1”或資料“0”的電壓，及電連接到位元線。終端208輸出所寫入的資料。終端207是施加參考電壓之終端，及電連接到導線。n通道電晶體(下面稱作“NMOS”) 201之源極和汲極的其中之一連接到終端206。NMOS 201之源極和汲極的其中另一個連接到電容器202的終端、二極體203的陽極、緩衝器205。終端204連接到NMOS 201的閘極。終端208連接到緩衝器205的輸出。終端207連接到未連接到NMOS 201之源極和汲極的其中另一個之電容器202的終端。此外，終端207連接到二極體203的陰極。

複數二極體203可彼此串聯連接。

當作二極體203，可使用二極體連接式電晶體或PIN接合二極體。

圖3為包括在本發明的半導體裝置中之記憶體電路的電路圖，其中二極體連接式電晶體303被用來取代二極體203。

此處，資料“1”表示高電壓，而資料“0”表示低電壓。

接著，說明圖2的操作。首先，當在供應供電電壓的例子中寫入資料“0”時，電容器202的電壓是低的，及未累積電荷。因此，資料“0”自始至終都未改變成資料“1”。

接著，當在供應供電電壓的例子中寫入資料“1”時，施加高電壓到終端206和NMOS 201的汲極。亦將高電壓施加到終端204和NMOS 201的閘極，因此，NMOS 201被接通。如此，電流流到電容器202，累積電荷，及產生電壓。當電容器202的電壓是高的時，緩衝器205的輸出具有高電壓。然後，資料“1”被輸入到終端208，及終止寫入。

在終止寫入資料“1”之後，在保有資料“1”的例子中，將低電壓施加到終端204和NMOS 201的閘極，因此，NMOS 201被斷開。流到二極體203的電流量被設定成大於NMOS 201的漏流量；因此，電容器202的電荷透過二極體203流動，二極體203是額外電流路徑。因此，減少電容器202的電荷量，及降低電容器202的電壓。當電容器202的電壓(即、緩衝器205的輸入電壓)低於緩衝器205的反相電壓時，緩衝器205的輸出具有低電壓，資料“0”被輸出到終端208，及將資料“1”改變成資料“0”。終止資料“1”的保有。因此，藉由流到二極體203的電流量，可將資料“1”改變成資料“0”的時間保持等於由電容器的放電時間所決定之預定時間。

在終止寫入資料“1”之後，在保有資料“1”或暫時停止供電電壓之例子中，低電壓被施加到NMOS 201的閘極，因此NMOS 201被斷開。流到二極體203之電流量被設定成大於NMOS 201的漏流量；因此，電容器202的電荷透過二極體203流動，二極體203是額外電流路徑。因此，減少電容器202的電荷量，及降低電容器202的電壓。當在再次供應供電電壓之例子中電容器202的電壓高於緩衝器205的反相電壓時，將資料“1”輸出到終端208，因此保有資料。然而，當在再次供應供電電壓之例子中電容器202的電壓低於緩衝器205的反相電壓時，緩衝器205的輸出具有低電壓，及資料“0”被輸出到終端208。換言之，無論供電電壓的供應存在與否，可將資料“1”改變成資料“0”的週期保持等於由電容器的放電時間所決定之預定時間。

當作NMOS 201時，可使用n通道薄膜電晶體或p通道薄膜電晶體。在p通道薄膜電晶體的例子中，將輸入到終端204之電壓的位準顛倒。

此外，當作圖3之二極體連接式電晶體303，可使用p通道薄膜電晶體或n通道薄膜電晶體。在n通道薄膜電晶體的例子中，如圖3所示一般連接二極體連接式電晶體303。另一選擇是，在p通道薄膜電晶體的例子中，將二極體連接式電晶體303的閘極連接到圖3之終端207。

[實施例3]

在此實施例中，參考圖式來說明使用上述實施例所說明的半導體裝置之RFID標籤的結構。

圖5圖示此實施例的RFID標籤之方塊圖。

圖5之RFID(無線射頻識別)標籤500包括天線電路501和信號處理電路502。信號處理電路502包括整流器電路503、供電電路504、解調變電路505、振盪器電路506、邏輯電路507、記憶體控制電路508、記憶體電路509、邏輯電路510、放大器511、及調變電路512。

RFID標籤500的天線電路501所接收的通訊信號被輸入到信號處理電路502的解調變電路505。所接收之通訊信號的頻率，即、在天線電路501和R/W之間所傳送/接收的信號，可以是例如依據ISO標準等所決定之UHF(超高頻)帶，包括915MHz，2.45GHz等。不用說，在天線電路501和R/W之間所傳送/接收的信號並不侷限於此，及例如可使用任一種下列頻率：300GHz至3THz的次微米波，30GHz至300GHz的毫米波，3GHz至30GHz的微波，300MHz至3GHz的超高頻，及30MHz至300MHz的非常高頻。在天線電路501和R/W之間所傳送/接收的信號是載波被調變的信號。載波的調變方法可以是類比調變或數位調變，或可以是振幅調變、相位調變、頻率調變、及展開頻譜的任一種。採用振幅調變或頻率調變較佳。

從振盪器電路506所輸出的振盪信號被當作時脈信號供應到邏輯電路507。此外，已調變的載波在解調變電路505中被解調變。已解調變信號傳送到邏輯電路507且被分析。邏輯電路507所分析的信號傳送到記憶體控制電路508。然後，依據信號，記憶體控制電路508控制記憶體電路509，及取用儲存在記憶體電路509中的資料，以傳送資料到邏輯電路510。在邏輯電路510中編碼傳送到邏輯電路510的信號，及在放大器511中放大。利用已放大信號，調變電路512調變載波。利用已調變載波，R/W辨識來自RFID標籤的信號。另一方面，輸入到整流器電路503的載波被整流，然後輸入到供電電路504。由供電電路504供應以此方式所獲得的供電電壓到解調變電路505、振盪器電路506、邏輯電路507、記憶體控制電路508、記憶體電路509、邏輯電路510、放大器511、調變電路512等。需注意的是，不一定要設置供電電路504；然而，此處，供電電路504具有降壓或升壓輸入電壓或將輸入電壓的極性顛倒之功能。RFID標籤500以此方式操作。

需注意的是，並不特別侷限信號處理電路和天線電路中的天線之間的連接。例如，天線和信號處理電路可藉由導線接合和凸塊連接來連接。另一選擇是，信號處理電路可被形成，具有晶片形狀及其一表面可被使用當作欲裝附於天線的電極。此外，可藉由使用ACF(各向異性導電膜)將信號處理電路和天線彼此裝附。

需注意的是，天線可堆疊在與信號處理電路502相同的基板上，或形成當作外部天線。不用說，天線亦可被設置在信號處理電路的頂部或底部。

只要能夠將由天線電路501所接收之載波所感應的AC信號轉換成DC信號，整流器電路503可以是任何電路。

需注意的是，除了圖5所示的結構之外，此實施例所說明的RFID標籤還可被設置有如圖6所示的蓄電池561。當從整流器電路503所輸出之供電電壓不夠高到能夠操作信號處理電路502時，蓄電池561亦可供應供電電壓到信號處理電路502的各個電路，諸如解調變電路505、振盪器電路506、邏輯電路507、記憶體控制電路508、記憶體電路509、邏輯電路510、放大器511、及調變電路512等。有關欲儲存到蓄電池561的能量，從整流器電路503所輸出之供電電壓的剩餘電壓可儲存在蓄電池561中，例如，當從整流器電路503所輸出之供電電壓比操作信號處理電路502所需的供電電壓高上許多時。除了天線電路501和整流器電路503之外，亦能夠在RFID標籤中設置另一組天線電路和整流器電路，使得能夠以從隨機產生的電磁波等所獲得之能量充電蓄電池561。

需注意的是，“蓄電池”意指可藉由充電而重新儲存連續使用時間之蓄電池。需注意的是，當作蓄電池561，使用以薄片狀形式所形成的蓄電池較佳。例如，藉由使用使用膠狀電解質之鋰聚合物蓄電池、鋰離子蓄電池、鋰二次蓄電池等，可降低尺寸。不用說，只要可充電，可使用任一種蓄電池。例如，可使用鎳金屬氫化物蓄電池，鎳鎘蓄電池，高容量電容器等。

此實施例可利用此說明書之其他實施例的任一種所說明之半導體裝置的結構。

此外，藉由將信號保有達圖5或圖6的預定週期，圖1、圖2、及圖3所使用之電路的每一個亦可被使用當作信號的延遲電路。

例如，在下列例子的任一個中，圖1、圖2、及圖3所使用之電路的每一個可被用於延遲信號：在將電路連接在邏輯電路507和記憶體控制電路508之間的例子中；在將電路連接在記憶體控制電路508和記憶體電路509之間的例子中；在將電路連接在記憶體電路509和邏輯電路510之間的例子中。

[實施例4]

在此說明書中，說明用以製造上述實施例所說明的半導體裝置之方法的例子。

首先，將分離層702形成在基板701的表面上，及形成充作基座的絕緣膜703和半導體膜704(如、包括非晶矽的膜)(見圖7A)。可連續形成分離層702、絕緣膜703、及半導體膜704，如此能夠防止雜質進入，因為這些膜未暴露至大氣。

當作基板701，可使用玻璃基板、石英基板、金屬基板、不鏽鋼基板、對此處理的處理溫度具有耐熱性之塑膠基板等。此種基板並不特別限制面積或形狀。例如，藉由使用邊長一米或更長之矩形基板，可明顯增加生產率。與使用圓形矽基板的例子比較，這是一大優點。即使當電路部位佔據較大面積時，與使用矽基板時比較，仍能夠降低生產成本。

需注意的是，在此處理中將分離層702形成在基板701的整個表面上；然而，可將分離層形成在基板701的整個表面上，然後視需要以光致微影法來選擇性設置，以形成分離層702。此外，雖然分離層702被形成與基板701接觸，但是可視需要將諸如氧化矽膜、氮氧化矽膜、氮化矽膜、氧氮化矽膜等絕緣膜形成與基板701接觸，及可將分離層702形成與絕緣膜接觸。

此處，氮氧化物意指包括的氧大於氮之物質，及氧氮化物意指包括的氮大於氧之物質。例如，氮氧化矽是包括氧、氮、矽、及氫的濃度範圍分別是50atomic%至70atomic%(含)，0.5atomic%至15atomic%(含)，25atomic%至35atomic%(含)，及0.1atomic%至10atomic%(含)之物質。而且，氧氮化矽是包括氧、氮、矽、及氫的濃度範圍分別是5atomic%至30atomic%(含)，20atomic%至55atomic%(含)，25atomic%至35atomic%(含)，及10atomic%至30atomic%(含)之物質。需注意的是，當使用盧瑟福背向散射光譜測定法(RBS)或氫氣正向散射法(HFS)執行測量時，獲得上述濃度範圍。此外，構成元素的總百分比不超過100atomic%。

當作分離層702，可使用金屬膜、金屬膜和金屬氧化膜的疊層結構等。金屬膜具有單層結構或疊層結構，膜係由選自鎢(W)、鉬(Mo)、鈦(Ti)、鉭(Ta)、鈮(Nb)、鎳(Ni)、鈷(Co)、鋯(Zr)、鋅(Zn)、釕(Ru)、銠(Rh)、鈀(Pd)、鋨(Os)、及銥(Ir)的元素；包括這些元素當作其主要成分之合金材料；或包括這些元素的任一種當作其主要成分之化合物材料所形成。係可藉由濺鍍法或諸如電漿CVD法等各種CVD法的任一種來形成那些材料的任一種之膜。當作金屬膜和金屬氧化膜的疊層結構，在形成上述金屬膜之後，可藉由在氧大氣或N₂ O大氣中執行電漿處理，或在氧大氣或N₂ O大氣中執行熱處理，而在金屬膜的表面上形成金屬膜的氧化物或氮氧化物。另一選擇是，在形成金屬膜之後，可將金屬膜的表面接受諸如臭氧水等高氧化溶液的處理，藉以可將金屬膜的氧化物或氮氧化物設置在金屬膜的表面上。

絕緣膜703具有膜的單層結構或疊層結構，此膜包括由濺鍍法、電漿CVD法等所形成之矽的氧化物或矽的氮化物。若充作基座的絕緣膜703具有兩層結構，例如則可將氧氮化矽膜形成作第一層，而將氮氧化矽膜形成作第二層。若充作基座的絕緣膜703具有三層結構，則可將氧化矽膜、氧氮化矽膜、及氮氧化矽膜分別形成作第一層、第二層、及第三層。另一選擇是，可將氮氧化矽膜、氧氮化矽膜、及氮氧化矽膜分別形成作第一層、第二層、及第三層。充作基座的絕緣膜703當作阻隔膜，以防止雜質從基板701進入。

藉由濺鍍法、LPCVD法、電漿CVD法等將半導體膜704形成到厚度約25nm至200nm(含)，約50nm至70nm(含)較佳。尤其是，在此說明書中，半導體膜704的厚度是66nm。當作半導體膜704，例如可形成非晶矽膜。

接著，以雷射光照射半導體膜704以結晶化。需注意的是，可例如藉由將快速熱退火(RTA)、使用退火爐的熱結晶法、或使用促進結晶之金屬元素的熱結晶法與雷射光照射組合，將半導體膜704結晶化。之後，最後的晶體半導體膜被蝕刻成想要的形狀，藉以形成半導體膜704a及半導體膜704b。然後，形成閘極絕緣膜705，以覆蓋半導體膜704a及704b(見圖7B)。

下面概要說明半導體膜704a及704b的製造步驟之例子。首先，藉由電漿CVD法形成非晶半導體膜(如、非晶矽膜)。然後，將包括促進結晶的金屬元素之鎳的溶液塗敷在非晶半導體膜上，然後將非晶半導體膜接受除氫作用(在500℃達一小時)和熱結晶處理(在550℃達四小時)，藉以形成晶體半導體膜。然後，依據結晶程度，視需要以來自雷射的雷射光照射晶體半導體膜。另外，藉由光致微影法來形成半導體膜704a及704b。需注意的是，不一定需要執行使用促進結晶的金屬元素之熱結晶，及可只藉由雷射光照射來使非晶半導體膜結晶。

另一選擇是，可以連續波雷射光或以10MHz或更大的重複率振盪之雷射光照射半導體膜，及在結晶的一方向掃描，藉以能夠獲得如此結晶化之半導體膜704a及704b。在此種結晶的例子中，晶體生長在雷射光掃描方向。薄膜電晶體可被設置成，其通道長度方向(當形成通道形成區時載子流動的方向)與掃描方向對準。

接著，閘極絕緣膜705被形成覆蓋半導體膜704a及704b。閘極絕緣膜705具有膜的單層結構或疊層結構，此膜包含以CVD法、濺鍍法等所形成之矽的氧化物或矽的氮化物。尤其是，閘極絕緣膜705具有氧化矽膜、氮氧化矽膜、或氧氮化矽膜的單層結構或疊層結構。

另一選擇是，可藉由以電漿處理來氧化或氮化半導體膜704a及704b的表面而形成閘極絕緣膜705。例如，閘極絕緣膜705係藉由電漿處理所形成，此電漿處理利用諸如He、Ar、Kr、或Xe等稀有氣體和氧、氧化氮(NO₂ )、氨、氮、氫等的混合氣體。在那例子中，以微波激發電漿，使得能夠產生具有低電子溫度和高密度之電漿。可藉由高密度電漿所產生之氧基(可包括OH基)或氮基(可包括NH基)來氧化或氮化半導體膜的表面。

藉由以此種高密度電漿的處理，在半導體膜上形成具有厚度約1nm至20nm(含)之絕緣膜，典型上約5nm至10nm(含)。因為在時的反應是固相反應，所以能夠明顯減少絕緣膜和半導體膜之間的介面狀態密度。藉由此種電漿處理直接氧化(或氮化)半導體膜(結晶矽或多晶矽)，藉以能夠相當減少所形成的絕緣膜之厚度變化。此外，氧化不在結晶矽的邊界之晶粒中進行，如此形成極佳條件。即、藉由此處所說明之高密度電漿處理的半導體膜的表面之固相氧化，能夠形成具有均勻性佳且低介面狀態密度之絕緣膜，但在晶粒邊界中卻不會過度氧化反應。

當作閘極絕緣膜705，只可使用由電漿處理所形成的絕緣膜，或可將氧化矽、氮氧化係、或氮化矽所形成的絕緣膜額外沈積在其上，以藉由使用電漿或熱反應的CVD法加以堆疊。在任一例子中，若由電漿處理所形成的絕緣膜包括在電晶體之閘極絕緣膜的一部分或全部中，則可減少電晶體的特性變化，如此較佳。

另外，在以利用連續波雷射光或以10MHz或更大的重複率振盪之雷射光照射半導體膜，及在結晶的一方向掃描之方法形成半導體膜704a及704b的例子中，藉由將執行上述電漿處理之閘極絕緣膜和半導體膜704a及704b組合，可獲得具有高場效遷移率和特性變化小之薄膜電晶體(TFT)。

接著，將導電膜形成在閘極絕緣膜705上。此處，形成具有厚度約100nm至500nm(含)的單一導電膜。可用於導電膜之材料的例子包括含有下面的材料：選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等的元素；主要包括這些元素的任一個之合金材料；或主要包括這些元素的任一個之化合物材料。另一選擇是，可使用以摻雜有諸如磷等雜質元素的多晶矽為代表之半導體材料。在導電膜具有疊層結構之例子中，例如，能夠使用氮化鉭膜和鎢膜的疊層結構、氮化鎢膜和鎢膜的疊層結構、或氮化鉬膜和鉬膜的疊層結構。例如，能夠使用具有厚度30nm的氮化鉭膜和具有厚度150nm的鎢膜之疊層結構。因為鎢和氮化鉭具有高耐熱性，所以在形成導電膜之後，能夠執行用於熱活化的熱處理。另一選擇是，導電膜可具有三或更多層的疊層結構，及例如，可利用鉬膜、鋁膜、及鉬膜的疊層結構。

接著，藉由光致微影法將抗蝕掩模形成在上述導電膜上，及執行蝕刻處理以形成閘電極和閘極導線，藉以將閘電極707形成在半導體膜704a及704b上。

然後，藉由光致微影法形成由抗蝕劑所形成的掩模，及藉由離子摻雜法或離子植入法，以低濃度將給予n型或p型導電性的雜質元素添加到半導體膜704a及704b。在此實施例中，以低濃度將給予n型導電性的雜質元素添加到半導體膜704a及704b。當作給予n型導電性的雜質元素，能夠使用屬於第15族的元素，例如、磷(P)或砷(As)。當作給予p型導電性的雜質元素，能夠使用屬於第13族的元素，例如、硼(B)。

雖然為了清楚此實施例只說明n通道TFT，但是本發明並不侷限於此結構。可只使用p型TFT。另一選擇是，可組合形成n型TFT和p型TFT。在組合形成n型TFT和p型TFT的例子中，使用覆蓋欲包括在p型TFT之半導體層的掩模來添加給予n型導電性的雜質元素，使用覆蓋欲包括在n型TFT之半導體層的掩模來添加給p型導電性的雜質元素，藉以可視選擇而添加給予n型導電性的雜質元素或給予p型導電性的雜質元素。

接著，絕緣膜被形成覆蓋閘極絕緣膜705和閘電極707。所形成的絕緣膜和閘極絕緣膜705具有膜的單層結構或多層結構，此膜包括諸如矽、矽的氧化物、或矽的氮化物等無機材料，或此膜包括諸如有機樹脂等有機材料，此膜係藉由CVD法、濺鍍法等所形成。然後，藉由主要在垂直方向所執行之各向異性蝕刻來選擇性蝕刻絕緣膜，藉以形成接觸閘電極707的側表面之絕緣膜708(又稱作側壁)。當稍後添加雜質元素以形成輕摻雜汲極(LDD)區時，使用絕緣膜708當作掩模。

接著，藉由使用以光致微影法所形成的抗蝕掩模和閘電極707和絕緣膜708當作掩模，將給予n型導電性的雜質元素添加到半導體膜704a及704b。如此，形成通道形成區706a、第一雜質區706b、和第二雜質區706c(見圖7C)。第一雜質區706b充作薄膜電晶體的源極和汲極區，而第二雜質區706c充作LDD區。包括在第二雜質區706c中之雜質元素的濃度低於包括在第一雜質區706b中之雜質元素的濃度。

然後，將具有單層結構或疊層結構的絕緣膜形成覆蓋閘電極707、絕緣膜708等。在此實施例中，說明絕緣膜具有絕緣膜709、710、及711的三層結構之例子。可藉由CVD法形成這些絕緣膜。例如，可將具有厚度50nm的氮氧化矽膜、具有厚度200nm的氧氮化矽膜、及具有厚度400nm的氮氧化矽膜分別形成當作絕緣膜709、絕緣膜710、及絕緣膜711。雖然依據厚度，但是這些絕緣膜的表面被形成沿著設置在其下之層的表面。換言之，因為絕緣膜709具有的厚度小，所以絕緣膜709的表面緊密地對應於閘電極707的表面。當膜的厚度越大時，其表面變得平坦；因此，厚度是三個膜中最大之絕緣膜711的表面幾乎是平的。然而，絕緣膜711未使用有機材料形成；因此，絕緣膜711的表面不全然是平的。即、若想要絕緣膜711的表面是平的，則可使用諸如聚醯亞胺、聚醯胺、苯環丁烯、丙烯酸、或環氧等有機材料；矽氧烷材料等。另外，當作這些絕緣膜的形成法，除了CVD法之外，還可利用濺鍍法、SOG法、微滴排放法、絲網印刷法等。

然後，使用光致微影法來蝕刻絕緣膜709、710、及711等，以形成到達第一雜質區706b的接觸孔。然後，形成充作薄膜電晶體之源極和汲極電極的導電膜731a以及充作連接導線之導電膜731b。能夠以導電膜被形成填滿接觸孔，然後選擇性蝕刻導電膜之此種方法來形成導電膜731a和導電膜731b。需注意的是，在形成導電膜之前，將矽化物形成在由於接觸孔而露出以減少電阻之半導體膜704a及704b的表面上。使用低電阻材料來形成導電膜731a和導電膜731b較佳，因為不發生信號延遲。因為低電阻材料通常具有低耐熱性，所以在低電阻材料的上方和下方設置高耐熱材料較佳。例如，低電阻材料之鋁膜被形成具有厚度300nm，及將厚度100nm的鈦膜形成在鋁膜的上方和下方之結構較佳。另外，當充作連接導線之導電膜731b被形成具有與導電膜731a相同的疊層結構時，可降低連接導線的電阻，及能夠提高連接導線的耐熱性。導電膜731a和導電膜731b可被形成具有使用另一導電材料之單層結構或疊層結構，例如，材料包括選自鎢(W)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)、及矽(Si)的元素；主要包括這些元素的任一個之合金材料；或主要包括這些元素的任一個之化合物材料。主要包括鋁之合金材料對應於例如主要包括鋁及又包括鎳之材料，或主要包括鋁及又包括鎳和碳和矽的其中之一或二者的合金材料。導電膜731a和導電膜731b係可藉由CVD法、濺鍍法等來形成。

因此，可獲得包括薄膜電晶體730a和薄膜電晶體730b之元件層749(見圖8A)。

需注意的是，在形成絕緣膜709、710、及711之前；在形成絕緣膜709之後；或在形成絕緣膜709及710之後，可執行熱處理，用以修復半導體膜704的晶性、活化添加到半導體膜704的雜質元素、及氫化半導體膜704。就熱處理而言，可利用熱退火法、雷射退火法、RTA法等。

接著，將絕緣膜712及713形成覆蓋導電膜731a及導電膜731b(見圖8B)。說明具有厚度100nm的氮化矽膜被用於絕緣膜712，而具有厚度1500nm的聚醯亞胺膜被用於絕緣膜713之例子當作例子。絕緣膜713的表面具有高平面性較佳。因此，除了有機材料之聚醯亞胺的特性之外，還可藉由使膜具有例如750nm至3000nm(含)(尤其是1500nm)的大厚度來提高絕緣膜713的平面性。將開口部形成在絕緣膜712及713中。在此實施例中，說明形成露出導電膜731b的開口714之例子當作例子。在開口714(尤其是，由點線包圍的區域715)中，絕緣膜712的端部被覆蓋有絕緣膜713。藉由以上絕緣膜713覆蓋下絕緣膜712的端部，能夠防止稍後欲形成在開口714中之導線的分離。在此實施例中，因為使用有機材料的聚醯亞胺形成絕緣膜713，所以絕緣膜713能夠在開口714具有輕微錐形形狀，及能夠有效防止分離。當作能夠獲得防止分離的此種效果之絕緣膜713的材料，除了聚醯亞胺之外，還可指定諸如聚醯胺、苯環丁烯、丙烯酸、或環氧等有機材料；矽氧烷材料等。另外，當作絕緣膜712，可使用氮氧化矽膜或氧氮化矽膜來取代氮化矽膜。當作絕緣膜712及713的形成法，可使用CVD法、濺鍍法、SOG法、微滴排放法、絲網印刷法等。

接著，將導電膜717形成在絕緣膜713上，及將絕緣膜718形成在導電膜717上(見圖8C)。可使用與導電膜731a和導電膜731b相同的材料來形成導電膜717，及例如，可利用具有厚度100nm的鈦膜、具有厚度200nm的鋁膜、及具有厚度100nm的鈦膜之疊層結構。因為導電膜717連接到開口714中的導電膜731b，所以使用鈦所形成的膜彼此接觸，藉以能夠抑制接觸電阻。此外，因為在薄膜電晶體和天線(稍後將形成)之間的依據信號之電流在導電膜717中流動，所以導電膜717的導線電阻低較佳。因此，使用諸如鋁等低電阻材料較佳。導電膜717可使用另一導電材料來而形成具有單層結構或疊層結構，例如，材料包括選自鎢(W)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)、及矽(Si)的元素；主要包括這些元素的任一個之合金材料；或主要包括這些元素的任一個之化合物材料。主要包括鋁之合金材料對應於例如主要包括鋁及又包括鎳之材料，或主要包括鋁及又包括鎳和碳和矽的其中之一或二者的合金材料。導電膜717係可藉由CVD法、濺鍍法等來形成。絕緣膜718應具有平的表面，因此從有機材料形成較佳。此處，說明將具有厚度2000nm的聚醯亞胺用於絕緣膜718之例子當作例子。絕緣膜718被形成具有厚度2000nm，其大於絕緣膜713的厚度，因為應將由具有厚度1500nm之絕緣膜713的開口714以及形成在開口714中的導電膜717之表面所形成的凸出和凹下平面化。因此，較佳的是，絕緣膜718具有的厚度是絕緣膜713的厚度之1.1至2倍，1.2至1.5倍較佳。當絕緣膜713具有厚度750nm至3000nm(含)時，絕緣膜718具有厚度900nm至4500nm(含)較佳。考量絕緣膜718的厚度，使用能夠提高平面性之材料來形成絕緣膜718較佳。當作能夠提高平面性之絕緣膜718的材料除了聚醯亞胺之外，還可指定聚醯胺、苯環丁烯、丙烯酸、或環氧等有機材料；矽氧烷材料等。在將天線形成於絕緣膜718上之例子中，如上述，應考量絕緣膜718的表面之平面性。

圖12為電路部的周圍區域圖。另外，在電路部中，絕緣膜719覆蓋天線外的絕緣膜713之端部較佳(尤其是在區域740中)。當絕緣膜718覆蓋絕緣膜713時，絕緣膜718的末端遠離絕緣膜713的末端的距離(距離d )大至絕緣膜713和絕緣膜718的總厚度之兩或更多倍。在此實施例中，因為絕緣膜713被形成具有厚度1500nm，及絕緣膜718被形成具有厚度2000nm，所以覆蓋絕緣膜713的端部之絕緣膜718的末端遠離絕緣膜713的末端之距離d 為7000nm。利用此種結構，能夠確保處理的限度，另外能夠防止濕氣和氧的進入。

接著，將天線720形成在絕緣膜718上(見圖9A)。然後，經由開口將天線720和導電膜717彼此連接。將開口設置在天線720下方，以提高整合程度。需注意的是，雖然天線720可直接連接到導電膜731a，但是如此實施例一般設置導電膜717較佳，因為可確保形成連接天線720之開口的限度，及可達成高度整合。因此，可另外設置導電膜在導電膜717上，以連接到天線720。即、天線720可電連接到包括在薄膜電晶體中之導電膜731a，及經由複數導電膜，以連接結構能夠達成高度整合。當諸如導電膜717等複數導電膜的厚度大時，亦使半導體裝置變厚；因此，複數導電膜的厚度小較佳。因此，導電膜717等的厚度小於導電膜713a的厚度較佳。

天線720可利用第一導電膜721和第二導電膜722之疊層結構。在此實施例中，說明藉由使用具有厚度100nm的鈦膜和具有厚度5000nm的鋁膜來形成疊層結構之例子。鈦可增加天線的抗濕性，及能夠增加絕緣膜718和天線720之間的黏附性。此外，能夠降低第一導電膜721和導電膜717之間的接觸電阻。這是因為鈦被形成於導電膜717的最上層，及鈦與相同材料之天線的鈦接觸。藉由乾蝕刻來形成被利用當作第一導電膜721之鈦膜，如此其端部易具有陡峭的角度。鋁是低電阻材料，如此適用於天線。藉由厚厚地形成第二導電膜722，能夠進一步降低電阻。降低天線的電阻較佳，因為能夠增加通訊距離。藉由濕蝕刻來形成此種鋁膜，如此端部的側表面易具有錐形形狀。此實施例中的錐形形狀是其側表面朝鋁的內部彎曲之形狀，即、具有彎曲凹下側表面的形狀。另外，當鋁被濕蝕刻時，鋁的端部是在鈦的端部內側(區域742)。例如，鋁的端部是在鈦的內部，及鋁和鈦的末端之間的距離為鋁的厚度之六分之一至二分之一的距離(距離L )較佳。在此實施例中，鋁的末端可設置在鈦的末端內部，及其間的距離可以是0.8μm至2μm(含)的距離L 。因為鈦的端部從鋁的端部突出，所以可防止稍後形成之絕緣膜的分離，另外可增加天線的持久性。

除了鋁和鈦之外，還可使用以下材料當作導電材料來形成天線，材料包括：諸如銀、銅、金、鉑、鎳、鈀、鉭、或鉬等金屬元素；包括這些金屬元素的任一種之合金材料；或包括這些金屬元素的任一種之化合物材料。當作天線的形成法，可指定CVD法、濺鍍法、諸如絲網印刷或凹版印刷等印刷法、微滴排放法、分配器法、鍍層法等。雖然說明疊層結構當作此實施例中的例子，但是可利用上述材料的任一種之單層結構。

絕緣膜723被形成覆蓋天線720。在此實施例中，具有厚度200nm之氮化矽被用於絕緣膜723。設置絕緣膜723較佳，因為可進一步增加天線的抗濕性。因為鈦膜的端部從鋁膜的端部突出，所以能夠在不分離下形成絕緣膜723。除了氮化矽膜之外，還可使用氮氧化矽膜、氧氮化矽膜、或其他無機材料來形成如上述之絕緣膜723。

此外，如圖12所示，絕緣膜723和絕緣膜712在絕緣膜718外面彼此接觸較佳，即、在電路部中的天線外(尤其是，區域741)。在此實施例中，絕緣膜712及713二者都是氮化矽膜。因為從相同材料所形成的部分彼此緊密接觸，所以黏附性高，及能夠有效防止濕氣和氧的進入。另外，氮化矽膜較氧化矽膜濃密，如此能夠有效防止濕氣和氧的進入。絕緣膜712及723彼此緊密接觸之區域是周圍區域，並未設置有天線或薄膜電晶體，因此具有3μm至4μm(含)的極小厚度。周圍區域被形成包圍電路部。與未利用此種周圍區域的結構之半導體裝置比較，此實施例的半導體裝置已降低由於時間而導致形狀和特性變化所產生之故障，諸如半導體裝置的端部之剝落等。

然後，第一絕緣體751被形成覆蓋絕緣膜723(見圖9B)。在此實施例中，將纖維體727浸漬有有機樹脂728之結構體726被使用當作第一絕緣體751。另外，第一碰撞衰減層750設置在結構體726的表面上之例子被圖示當作較佳例子。在此實施例中，芳香族聚醯胺樹脂被用於第一碰撞衰減層750。

將纖維體727浸漬有有機樹脂728之結構體726亦被稱作預浸漬體。以將纖維體浸漬有亮光漆，其中以有機溶劑稀釋基質樹脂，然後使有機溶劑揮發，及半熟化基質樹脂之方式來特別形成預浸漬體。預浸漬體具有13GPa至15GPa(含)的彈性之模數，及140MPa的破裂之模數。藉由使用被形成薄膜的預浸漬體，能夠製造可彎曲的薄半導體。用於預浸漬體之纖維體的典型例子，可指定聚乙烯醇纖維、聚酯纖維、聚醯胺纖維、聚乙烯纖維、芳香族聚醯胺纖維、聚對苯撐苯并双噁唑纖維、玻璃纖維、及碳纖維。當作用於形成基質樹脂之樹脂的典型例子，可指定環氧樹脂、未飽和聚酯樹脂、聚醯亞胺樹脂、及氟樹脂。需注意的是，在下面實施例中將詳細說明預浸漬體。

除了結構體726之外，第一絕緣體751還可包括包括諸如環氧樹脂、未飽和聚酯樹脂、聚醯亞胺樹脂、雙馬來亞醯胺樹脂、或氰酸鹽樹脂等熱凝性樹脂之層。另一選擇是，諸如聚乙烯氧化物樹脂、聚醚醯亞胺樹脂、或氟樹脂等熱塑性樹脂可被用於第一絕緣體751。另外，從高強度材料來形成碰撞衰減層750較佳。高強度材料的例子包括聚乙烯醇樹脂、聚酯樹脂、聚醯胺樹脂、聚乙烯樹脂、聚對苯撐苯并双噁唑樹脂、玻璃樹脂、與芳香族聚醯胺樹脂。

第一絕緣體751的厚度是5μm至100μm(含)，10μm至50μm(含)較佳。在此實施例中，第一絕緣體751的厚度是32μm。在此實施例的第一絕緣體751中，結構體726的厚度和第一碰撞衰減層750的厚度分別是20μm及12μm。利用此種結構，可製造能夠彎曲的薄半導體。

在形成第一碰撞衰減層750之後，將第一導電層729形成在第一碰撞衰減層750的表面上。說明使用具有厚度100nm的氧化矽和氧化銦錫的化合物之膜當作第一導電層729的例子。只要具有較結構體726和第一碰撞衰減層750低的電阻，上述第一導電層729可被接受。因此，第一導電層729可以是膜或具有小間隙在其間之一群島。此外，因為第一導電層729的電阻是低的較佳，所以考量其所使用之材料的特定電阻等，其厚度可以是50nm至200nm(含)。若第一導電層729具有更大的厚度，則能夠降低電阻，如此較佳。與氧化矽和氧化銦錫的化合物一樣，亦可使用下列材料來形成第一導電層729，材料包括選自鈦、鉬、鎢、鋁、銅、銀、金、鎳、錫、鉑、鈀、銥、銠、鉭、鎘、鋅、鐵、矽、鍺、鋯、及鋇之元素；主要包括這些上述元素的任一種之合金材料；主要包括這些上述元素的任一種之化合物材料等。另一選擇是，可使用諸如電解質鍍層法或無電鍍層法等鍍層法。需注意的是，可將絕緣膜形成在第一導電層729的表面上，以保護第一導電層729。利用絕緣膜，可保護第一導電層729。

接著，將包括包括薄膜電晶體730a及730b之元件層、充作天線720的導電膜等之層與基板701分離(見圖10)。此時，在分離層702和基板701之間的介面、分離層702和絕緣膜703之間的介面、或分離層702的內部執行分離，藉以釋放包括薄膜電晶體730a及730b之元件層、充作天線720的導電膜等之層。若分離層702不必要地留在釋放層上，則可藉由蝕刻等將分離層702去除。結果，能夠提高絕緣膜703和稍後欲形成的層之間的黏附性。

需注意的是，在以水或諸如臭氧水等溶液濕潤分離表面的同時執行分離較佳，使得能夠防止諸如薄膜電晶體730a及730b等元件由於靜電等而破壞。這是因為由於溶液中的離子將分離層中的不成雙電子停止，使得電被中和。

此外，藉由在分離之後重新使用基板701能夠降低成本。

接著，將第二絕緣體753形成覆蓋以分離所露出的表面(見圖11)。可以類似於第一絕緣體751之方法來形成第二絕緣體753。在此實施例中，說明設置使用將纖維體735浸漬有有機樹脂736之所謂的預浸漬體之結構體734當作第二絕緣體753，及另外將第二碰撞衰減層752設置在結構體734的表面上之例子。芳香族聚醯胺樹脂被用於第二碰撞衰減層752。不用說，只有結構體726及734能夠接合在一起。在那例子中，半導體裝置的厚度將是40μm至70μm，40μm至50μm較佳。被設置有第一和第二碰撞衰減層之半導體裝置的厚度是70μm至90μm，70μm至80μm較佳。

接著，將第二導電層733形成在第二絕緣體753的表面上。可以類似於第一導電層729之方式來形成第二導電層733。需注意的是，可將絕緣膜形成在第二導電層733的表面上，以保護第二導電層733。經由上述步驟，能夠獲得如下的分層體，其中將元件層和天線密封在第一絕緣體751和第二絕緣體753之間，將第一導電層729形成在第一絕緣體751的表面上，及將第二導電層733形成在第二絕緣體753的表面上。

然後，以切割機構將分層體切割成分離的半導體裝置。當作切割機構，使用在切割中熔化第一絕緣體751和第二絕緣體753之機構較佳(使用熔化第一導電層729和第二導電層733之機構更好)。在此實施例中，雷射光照射被用於切割。

對用於上述切割之諸如雷射光的波長、強度、及光束尺寸等條件並無特別限制。可在能夠執行分割之此種條件下來執行雷射光照射。當作雷射，能夠使用例如連續波雷射，諸如Ar雷射、Kr雷射、CO₂ 雷射、YAG雷射、YVO₄ 雷射、YLF雷射、YALO₃ 雷射、GdVO₄ 雷射、Y₂ O₃ 雷射、紅寶石雷射、紫翠玉雷射、Ti:sapphire雷射、或氦-鎘雷射等；脈衝式雷射，諸如Ar雷射、Kr雷射、準分子(ArF、KrF、或XeCl)雷射、CO₂ 雷射、YAG雷射、YVO₄ 雷射、YLF雷射、YALO₃ 雷射、GdVO₄ 雷射、Y₂ O₃ 雷射、紅寶石雷射、紫翠玉雷射、Ti:sapphire雷射、銅蒸汽雷射、或金蒸汽雷射等。

如此實施例中所說明一般，藉由以雷射光照射將半導體裝置切割成分離的半導體裝置，減少第一導電層729和第二導電層733之間的電阻值，藉以達成第一導電層729和第二導電層733之間的導電。因此，可一次執行切割半導體裝置的步驟和達成第一導電層729和第二導電層733之間的導電之步驟。

第一導電層729和第二導電層733之間的電阻值應低於第一絕緣體751和第二絕緣體753之間的電阻值。第一導電層729和第二導電層733之間的電阻值可以例如是1GΩ或更少，約5MΩ至500MΩ(含)較佳，及約10MΩ至200MΩ(含)更好。因此，能夠以雷射光照射等來切割半導體裝置，使得能夠獲得上述條件。

在上述方式中，能夠完成藉由使用絕緣基板形成之半導體裝置。

可將此實施例與其他實施例的任一個適當組合。

[實施例5]

在此實施例中，說明半導體裝置的分離步驟之一模式。使用各個圖解半導體裝置之間的部位(即、周圍部位)來說明分離步驟。

首先，如上述實施例所說明一般，藉由形成第一絕緣體751和第一導電層729來執行步驟。然後如圖13所示，藉由使用去除機構將接合區域1020a及1020b選擇性形成在周圍區域1010中，即、在周圍區域1010的部分中。當選擇性去除周圍區域1010時，在深度方向中，去除分離層、絕緣膜等，以露出結構體726。然後，將接合區域1020a及1020b形成包圍電路部。

雷射光束可被用於此種去除機構。換言之，可利用雷射消融的原理。對用於去除機構的雷射光束之諸如波長、強度、及尺寸等條件並無特別限制。只要至少能夠去除分離層、絕緣膜等，條件可被接受。當作雷射，例如，可使用下列雷射：連續波雷射，諸如Ar雷射、Kr雷射、CO₂ 雷射、YAG雷射、YVO₄ 雷射、YLF雷射、YALO₃ 雷射、GdVO₄ 雷射、Y₂ O₃ 雷射、紅寶石雷射、紫翠玉雷射、Ti:sapphire雷射、及氦-鎘雷射等；脈衝式雷射，諸如Ar雷射、Kr雷射、準分子(ArF、KrF、或XeCl)雷射、CO₂ 雷射、YAG雷射、YVO₄ 雷射、YLF雷射、YALO₃ 雷射、GdVO₄ 雷射、Y₂ O₃ 雷射、紅寶石雷射、紫翠玉雷射、Ti:sapphire雷射、銅蒸汽雷射、金蒸汽雷射等。

在將半導體切割成分離的半導體裝置之後，可將接合區域1020a及1020b分開包括在相鄰的半導體裝置中。同樣地，在將半導體裝置切割成分離的半導體裝置之後，周圍區域1010變成分開包括在相鄰的半導體裝置中之周圍區域1010a及1010b(見圖14)。

然後，如圖14所示，形成第二絕緣體753和第二導電層733。在接合區域1020a及1020b中，結構體726及734直接接合在一起。尤其是，結構體726的有機樹脂728和結構體734的有機樹脂732彼此緊密接觸。從相同材料所形成的部分以此方式彼此緊密接觸，藉以提高接合強度較佳。

在完成接合之後，將半導體裝置分割成分離的半導體裝置。上述實施例與切割機構的細節相關。

以上述方法，能夠完成使用絕緣基板所形成之具有高接合強度和可靠性提高之半導體裝置。

可將此實施例與其他實施例的任一個適當組合來實施。

[實施例6]

圖15A及15B為實施例1中的記憶體電路之操作例子的時序圖。此處，“on(接通)”意指將沒有供應供電電壓改變成供應有功電電壓；“off(斷開)”意指將供應有功電電壓改變成沒有供應供電電壓。在圖15A中，在所有時間中，供電電壓的供應都是on的。在圖15B中，供電電壓的供應on，然後off。之後，供電電壓的供應再次on。

在圖15A及15B的每一個中，圖示從上側到下側將供電電壓供應到整個電路之供電電壓的時序(見圖15A及15B的151)；輸入到在寫入時選擇資料之終端014的寫入電壓的時序(見圖15A及15B的152)；輸入到輸入對應於資料“1”或資料“0”之電壓的終端106之輸入電壓的時序(見圖15A及15B的153)；在電容器102的終端之間的電壓之電容器電壓的時序(見圖15A及15B的154)；及輸入到輸出所寫入的資料之終端108的輸出電壓之時序(見圖15A及15B的155)。

下面說明圖15A。當供電電壓的供應on(見圖15A的160)，及寫入電壓和輸入電壓從低電壓改變成高電壓時，電流流到電容器102內，及電容器電壓變成高電壓。當電容器電壓是高的時，緩衝器105的輸出變高，然後輸出電壓變高。之後，當寫入電壓和輸入電壓從高電壓改變成低電壓時，電流從電流路徑之電阻器103流出，如此降低電容器102的電荷量。因此，降低電容器電壓。然後，當電容器電壓變成低於緩衝器105的反相電壓時，緩衝器105的輸出具有低電壓，然後輸出電壓變低。藉由電阻器103的電阻值，能夠將輸出電壓從高電壓變成低電壓之週期保持等於由電容器的放電時間所決定之預定時間。

下面說明圖15B。當供電電壓的供應on(見圖15B的161)，及寫入電壓和輸入電壓從低電壓改變成高電壓時，電流流到電容器102內，及電容器電壓變高。當電容器電壓是高的時，緩衝器105的輸出變高，然後輸出電壓變高。之後，當寫入電壓和輸入電壓從高電壓改變成低電壓時，電流從電流路徑之電阻器103流出，如此降低電容器102的電荷量。因此，降低電容器電壓。然後，當供電電壓的供應off時(見圖15A的162)，輸出電壓降低。因為電流透過電阻器103流動，所以即使供電電壓off，電容器電壓仍被降低。之後，供電電壓的供應再次on。當電容器電壓高於緩衝器105的反相電壓時，輸出電壓變成高電壓。然後，當電容器電壓變成低於緩衝器105的反相電壓時，緩衝器105的輸出具有低電壓，然後輸出電壓變低。藉由電阻器103的電阻值，能夠將輸出電壓從高電壓變成低電壓之週期保持等於由電容器的放電時間所決定之預定時間。

因此，不管供電電壓的供應存在與否，能夠將輸出電壓從高電壓變成低電壓之週期保持等於由電容器的放電時間所決定之預定時間。

[實施例7]

在此實施例中，說明上述實施例所說明之半導體裝置的掩模規劃之例子。

圖16圖解此實施例。圖16為記憶體電路部801，對應於上述實施例所說明之記憶體的記憶體802、803、804、及805，記憶體區域806，控制電路部807，電容器808，及二極體809的配置之方塊圖。

在記憶體電路部801中，設置控制電路部807，及將記憶體區806設置在控制電路部807旁邊。在記憶體區806的部分中，上述實施例所說明之記憶體802、803、804、及805被設置成彼此相鄰。在上述實施例所說明之記憶體802的部分中，電容器808和二極體809被設置成彼此相鄰。

此外，圖17圖解實施例1的電路圖之掩模規劃的例子。在圖17中，圖解上述實施例所說明之半導體記憶體區域901、n通道電晶體902、緩衝器903、電容器904、及電阻器905的配置之例子。

關於與實施例1的電路圖之對應性，n通道電晶體902、緩衝器903、及電容器904分別對應於n通道電晶體101、電容器102、及電阻器103，和被設置成彼此相鄰。

需注意的是，當實施上述實施例所說明之結構時，可利用此實施例中的掩模規劃。

此申請案係依據日本專利局於2008、10、2所發表之日本專利申請案序號2008-257339，藉以併入其全文做為參考。

101．．．NMOS

102．．．電容器

103．．．電阻器

104．．．終端

105．．．緩衝器

106．．．終端

107．．．終端

108．．．終端

201．．．電晶體

202．．．電容器

203．．．二極體

204．．．終端

205．．．緩衝器

206．．．終端

207．．．終端

208．．．終端

303．．．二極體連接式電晶體

401．．．電晶體

402．．．電容器

403．．．參考電位

404．．．位元線

405．．．字線

406．．．記憶體胞格

500．．．無線射頻識別標籤

501．．．天線電路

502．．．信號處理電路

503．．．整流器電路

504．．．供電電路

505．．．解調變電路

506．．．振盪器電路

507．．．邏輯電路

508．．．記憶體控制電路

509．．．記憶體電路

510．．．邏輯電路

511．．．放大器

512．．．調變電路

561．．．蓄電池

701．．．基板

702．．．分離層

703．．．絕緣膜

704．．．半導體膜

704a．．．半導體膜

704b．．．半導體膜

705．．．閘極絕緣膜

706a．．．通道形成區

706b．．．第一雜質區

706c．．．第二雜質區

707．．．閘電極

708．．．絕緣膜

709．．．絕緣膜

710．．．絕緣膜

711．．．絕緣膜

712．．．絕緣膜

713．．．絕緣膜

714．．．開口

715．．．區域

717．．．導電膜

718．．．絕緣膜

720．．．天線

721．．．第一導電膜

722．．．第二導電膜

723．．．絕緣膜

726．．．結構體

727．．．纖維體

728．．．有機樹脂

729．．．第一導電層

730a．．．薄膜電晶體

730b．．．薄膜電晶體

731a．．．導電膜

731b．．．導電膜

732．．．有機樹脂

733．．．第二導電層

734．．．結構體

735．．．纖維體

736．．．有機樹脂

740．．．區域

741．．．區域

742．．．區域

749．．．元件層

750．．．第一碰撞衰減層

751．．．第一絕緣體

752．．．第二碰撞衰減層

753．．．第二絕緣體

801．．．記憶體電路部

802．．．記憶體

803．．．記憶體

804．．．記憶體

805．．．記憶體

806．．．記憶體區域

807．．．控制電路部

808．．．電容器

809．．．二極體

901．．．半導體記憶體區域

902．．．n通道電晶體

903．．．緩衝器

904．．．電容器

905．．．電阻器

1010．．．周圍區域

1010a．．．周圍區域

1010b‧‧‧周圍區域

1020a‧‧‧接合區域

1020b‧‧‧接合區域

圖1為本發明的實施例圖。

圖2為本發明的實施例圖。

圖3為本發明的實施例圖。

圖4為萬用型之DRAM胞格圖。

圖5為半導體裝置的結構圖。

圖6為半導體裝置的結構圖。

圖7A至7C為半導體裝置的製造方法之橫剖面圖。

圖8A至8C為半導體裝置的製造方法之橫剖面圖。

圖9A及9B為半導體裝置的製造方法之橫剖面圖。

圖10為半導體裝置的製造方法之橫剖面圖。

圖11為半導體裝置的製造方法之橫剖面圖。

圖12為半導體裝置之橫剖面圖。

圖13為半導體裝置的分離步驟之橫剖面圖。

圖14為半導體裝置的分離步驟之橫剖面圖。

圖15A及15B為本發明的操作例子之時序圖。

圖16各個圖示實施例7。

圖17為本發明的實施例圖。

101．．．n通道電晶體