CN105304132A - 利用易失性开关双端装置和mos晶体管的非易失性存储器单元 - Google Patents

利用易失性开关双端装置和mos晶体管的非易失性存储器单元 Download PDF

Info

Publication number
CN105304132A
CN105304132A CN201510401832.9A CN201510401832A CN105304132A CN 105304132 A CN105304132 A CN 105304132A CN 201510401832 A CN201510401832 A CN 201510401832A CN 105304132 A CN105304132 A CN 105304132A
Authority
CN
China
Prior art keywords
voltage
electrode
mos transistor
selector installation
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510401832.9A
Other languages
English (en)
Other versions
CN105304132B (zh
Inventor
H·纳扎里安
赵星贤
H·Y·吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Crossbar Inc
Original Assignee
Crossbar Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Crossbar Inc filed Critical Crossbar Inc
Publication of CN105304132A publication Critical patent/CN105304132A/zh
Application granted granted Critical
Publication of CN105304132B publication Critical patent/CN105304132B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0045—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了使用一个或多个易失性元件的非易失性存储器装置。在一些实施例中，所述非易失性存储器装置可以包括电阻型双端选择器，其可以根据被施加的电压而在低电阻状态或高电阻状态中。除了电容器或作为电容器的晶体管之外，也可以包括MOS(“金属氧化物半导体”)晶体管。电容器的第一端子可以连接到电压源，并且电容器的第二端子可以连接到选择器装置。NMOS晶体管的浮置栅极可以连接到选择器装置的另一侧，并且第二NMOS晶体管可以与第一NMOS晶体管串联。

Description

利用易失性开关双端装置和MOS晶体管的非易失性存储器单元
对于相关申请的引用
本专利申请要求于2014年7月9日提交的题目为“利用易失性开关双端装置和MOS晶体管的非易失性存储器单元(Non-VolatileMemoryCellUtilizingVolatileSwitchingTwo-TerminalDeviceandaMOSTransistor)”的美国临时专利申请No.62/022,594的优先权，出于所有目的该案的全部内容以引用的方式并入本文中。于2014年12月31日提交的题目为“用于双端存储器的选择器器件(SelectorDeviceforTwo-TerminalMemory)”的美国非临时专利申请No.14/588,185、于2007年10月19日提交的美国非临时专利申请No.11/875,541和于2009年10月8日提交的申请No.12/575,921均出于所有目的以引用的方式全文并入本文中。
技术领域
本公开总体上涉及一种非易失性存储器，并且作为一个说明性实例，涉及利用易失性电阻型开关装置和MOS晶体管的非易失性存储器单元。
背景技术
本公开的发明人已经提出了双端存储器装置的模型，发明人认为该存储器装置可以作为对于诸如用于数字信息电子存储的金属氧化物半导体(MOS)型存储器单元等各种存储器单元技术的可行的替代。发明人相信，使用诸如电阻型开关存储器装置等的双端存储器的存储器单元的模型相对于单纯的非易失性FLASHMOS型晶体管能够提供一些可能的优点，包括例如更小的晶粒尺寸、更高的存储密度、更快的切换(例如，从较为导电的状态向较为不导电的状态，或者反之)、良好的数据可靠性、低的制造成本、集成电路的车间兼容工艺以及其他优点。
发明内容
下面提供了说明书的简要概述，以便提供本发明一些方面的基本理解。本发明内容不是对说明书的全面综述，既不是为了列出说明书的重要或关键元素，也不是为了界定说明书的任何特定实施例的范围或权利要求的任何范围。其目的是以简化的形式提供说明书的一些概念，来作为对于在本公开中提供的更详细说明的导言。
在此公开的各个实施例提供了一种用于操作存储器电路的方法，所述存储器电路包括电容器结构、选择器装置和MOS晶体管，其中，所述电容器包括第一端子和第二端子，所述选择器装置包括连接到所述第二端子的第一电极和连接到所述MOS晶体管的栅极的第二电极，并且所述MOS晶体管也包括源极和漏极。所述方法可以包括：向所述电容器结构的所述第一端子施加小于预定电压的在第一正电压范围内的第一正电压，其中，所述选择器装置在所述第一正电压范围中在高电阻状态中。所述方法还可以包括：向所述电容器结构的所述第一端子施加大于所述预定电压的在第二正电压范围内的第二正电压，其中，所述选择器装置在低电阻状态中，并且响应于施加在所述第二正电压范围中的所述第二正电压，第一电荷在所述MOS晶体管的所述栅极上累积。所述方法还可以包括从所述电容器的所述第一端子去除所述第二正电压，并且保持所述MOS晶体管的所述栅极上的所述第一电荷的一部分。
在另一个实施例中，一种存储器装置可以包括电容器结构，所述电容器结构包括第一端子和第二端子，其中，所述第一端子被配置为所述存储器装置的第一端子并且被配置为接收多个输入电压。所述存储器装置还可以包括选择器装置，所述选择器装置包括第一电极和第二电极，所述第一电极连接到所述电容器的所述第二端子，其中，当在所述第一电极与所述第二电极之间施加大于负阈值电压且小于正阈值电压的第一电压时，所述选择器装置在高电阻状态，并且，当在所述第一电极与所述第二电极之间施加小于所述负阈值电压或大于所述正阈值电压的第二电压时，所述选择器装置在低电阻状态。所述存储器装置还可以包括连接到所述选择器装置的MOS晶体管，其中，所述MOS晶体管包括连接到所述选择器装置的所述第二电极的栅极、被配置为所述存储器装置的第二端子的源极和被配置为所述存储器装置的第三端子的漏极，其中，所述MOS晶体管被配置为响应于在所述MOS晶体管的所述栅极上的电荷的量值满足关于预定电荷阈值的条件而在高导电状态与低导电状态之间转换。
在另一个实施例中，一种电路可以包括：电压源，该电压源被配置为提供编程电压、擦除电压和读取电压；以及，电容器结构，该电容器包括第一端子和第二端子，第一端子连接到所述电压源。所述电路可以还包括选择器装置，所述选择器装置包括第一电极和第二电极，第一电极连接到所述电容器的所述第二端子，其中，所述选择器装置被配置为响应于所述编程电压和所述擦除电压被施加到所述电容器结构的所述第一端子而在低电阻状态，并且被配置为响应于所述读取电压被施加到所述电容器结构的所述第一端子而在高电阻状态。所述电路还可以包括连接到所述选择器装置的MOS晶体管，其中，所述MOS晶体管包括源极、栅极和漏极，其中，所述栅极被配置为响应于所述编程电压被施加到电容器结构的所述第一端子而累积第一电荷，并且其中，所述栅极被配置为响应于所述擦除电压被施加到所述电容器结构的所述第一端子而累积第二电荷，并且其中，所述栅极被配置为响应于所述读取电压被施加到所述电容器结构的所述第一端子而保持所述第一电荷或所述第二电荷的累积，其中，当所述栅极保持所述第一电荷的累积时，在所述源极和所述漏极之间的沟道在低电阻状态中。
根据本发明的一个方面，公开了一种用于操作存储器电路的方法，所述存储器电路包括电容器结构、选择器装置和MOS晶体管，其中，所述电容器结构包括第一端子和第二端子，所述选择器装置包括：连接到所述第二端子的第一电极，其中，所述选择器装置与上阈值电压和下阈值电压相关；以及，连接到所述MOS晶体管的栅极的第二电极，并且所述MOS晶体管也包括源极和漏极。一种技术包括：向所述选择器装置的所述第一电极施加大于所述下阈值电压且小于所述上阈值电压的第一电压，其中，所述选择器装置响应于所述第一电压而在高电阻状态，并且，在所述MOS晶体管的所述栅极上保持第一电荷；以及，向所述选择器装置的所述第一电极施加大于所述上阈值电压的第二电压，其中，所述选择器装置响应于所述第二电压而进入低电阻状态，并且第二电荷在所述MOS晶体管的所述栅极上累积。一种过程可以包括：向所述选择器装置的所述第一电极施加大于所述下阈值电压且小于所述上阈值电压的第三电压，其中，所述选择器装置响应于所述第三电压而进入所述高电阻状态，并且，在所述MOS晶体管的所述栅极上保持所述第二电荷的至少一部分，其中，所述第二电荷的该部分大于所述第一电荷。
根据本发明的另一个方面，公开了一种存储器装置。一种设备可以包括电容器结构，所述电容器结构包括第一端子和第二端子，其中，所述第一端子被配置为所述存储器装置的第一端子，并且被配置为接收多个输入电压。一种装置可以包括选择器装置，所述选择器装置包括第一电极和第二电极，其中，所述第一电极耦接到所述电容器的所述第二端子，其中，所述选择器装置当在所述第一电极和所述第二电极之间施加第一电压时处于高电阻状态，其中，所述第一电压大于负阈值电压，并且小于正阈值电压，并且其中，所述选择器装置当在所述第一电极和所述第二电极之间施加第二电压时处于低电阻状态，其中，所述第二电压大于所述正阈值电压；以及，MOS晶体管，所述MOS晶体管耦接到所述选择器装置，其中，所述MOS晶体管包括栅极、源极和漏极，所述栅极耦接到所述选择器装置的所述第二电极，其中，所述MOS晶体管响应于在所述栅极上存储的电荷的量值而处于高导电状态或低导电状态。
根据本发明的又另一个方面，公开了一种电路。一种电路包括：电压源，所述电压源被配置为提供编程电压、擦除电压和读取电压；以及，电容器结构，所述电容器结构耦接到所述电压源，其中，所述电容器结构包括第一端子和第二端子，所述第一端子耦接到所述电压源。一种电路可以包括选择器装置，所述选择器装置耦接到所述电容器结构，其中，所述选择器装置包括第一电极和第二电极，所述第一电极耦接到所述电容器的所述第二端子，其中，所述选择器装置被配置为响应于第一电压被施加到所述电容器结构的所述第一端子而处于低电阻状态，其中，所述第一电压包括所述编程电压和所述擦除电压，并且其中，所述选择器装置被配置为响应于所述读取电压被施加到所述电容器结构的所述第一端子而处于高电阻状态。一种电路可以包括连接到所述选择器装置的MOS晶体管，其中，所述MOS晶体管包括源极、漏极、在所述源极和漏极之间的沟道以及耦接到所述选择器装置的所述第二电极的栅极，其中，所述栅极被配置为响应于所述编程电压被施加到电容器结构的所述第一端子而累积第一电荷，其中，所述栅极被配置为响应于所述擦除电压被施加到所述电容器结构的所述第一端子而累积第二电荷，并且其中，所述栅极被配置为响应于所述读取电压被施加到所述电容器结构的所述第一端子而保持在所述栅极上累积的电荷的累积，其中，当所述栅极保持所述第一电荷的累积时，在所述源极和所述漏极之间的所述沟道在导电状态，并且其中，当所述栅极保持所述第二电荷的累积时，在所述源极和所述漏极之间的所述沟道在不导电状态中，其中，所述第一电荷大于所述第二电荷。
下面的说明和附图阐述了说明书的某些说明性方面。然而，这些方面仅指示其中可以使用本说明书的原理的各种方式的一些方式。说明书的其他优点和新颖特征将从结合附图考虑的本说明书的下面的详细说明变得一目了然。
附图说明
参考附图来描述本公开的各个方面或特征，在附图中，相似的附图标号用于贯穿各处指示相似的元件。在本说明书中，给出了多个具体细节，以便彻底明白本公开。然而，应当明白，可以在没有这些具体细节的情况下或使用其他方法、组件、材料等来实施本公开的某些方面。在其他情况下，以方框图形式示出了公知结构和装置，以便利描述本主体公开。
图1图示了根据在此所述的各个方面的具有易失性元件的示例非易失性存储器单元的示意图；
图2图示了根据在此所述的各个方面的具有易失性元件的示例非易失性存储器单元的示意图；
图3图示了根据在此所述的各个方面的开关装置的电阻的图形；
图4图示了根据在此所述的各个方面的在编程阶段中的示例非易失性存储器单元的示意图；
图5图示了根据在此所述的各个方面的在擦除阶段中的示例非易失性存储器单元的示意图；
图6A图示了根据在此所述的各个方面的具有累积的电荷的示例存储器单元的示意图；
图6B图示了根据在此所述的各个方面的具有累积电荷的示例存储器单元的示意图；
图7图示了根据在此所述的各个方面的示例存储器单元阵列的示意图；图8图示了根据在此所述的各个方面的具有感测装置的示例存储器单元阵列的示意图；
图9描述了根据公开的实施例的、提供高密度非易失性单元的示例半导体堆叠的截面图；
图10图示了在另外的实施例中的、提供另一高密度非易失性单元的示例半导体堆叠的截面图；
图11描述了在其他实施例中的在装置的后道工序(back-end-of-line)金属层中集成的非易失性单元的示例截面图；
图12图示了根据其他实施例的、用于操作具有易失性元件的非易失性存储器单元的示例方法的流程图；
图13描述了用于便利在此公开的一个或多个方面的实施的实例操作环境的方框图；
图14图示了可以与各个实施例相结合地实施的示例计算环境的方框图。
具体实施方式
本公开涉及一种包括一个或多个易失性元件的非易失性存储器装置。在一些实施例中，该非易失性存储器装置可以包括电阻型双端选择器装置，该电阻型双端选择器装置可以响应于被施加到自身的相应的电压或相应的电压范围而处于低电阻状态或高电阻状态。该选择器装置可以是具有多个阈值(或窄阈值范围)(例如，正阈值和负阈值)的易失性开关装置。在各个实施例中，该选择器装置是电阻型开关装置或由本发明的受让方开发的场感应超线性阈值(fieldinducedsuperlinearthreshold,FASTTM)开关装置(或选择器装置)。除了电阻型双端选择器装置之外，该非易失性存储器装置可以包括电容器结构和MOS(“金属氧化物半导体”)晶体管(其在至少一些公开的实施例中可以作为或充当额外的电容器)。该电容器在一个或多个实施例中可以是PMOS晶体管，并且在其他实施例中可以是金属绝缘体金属电容器，但是可以使用其他适宜的电容器。该电容器的第一端子可以耦接到电压源，并且该电容器的第二端子可以耦接到选择器装置的第一选择器端子。在一个或多个实施例中，该MOS晶体管可以是NMOS晶体管，该NMOS晶体管包括连接到选择器装置的第二选择器端子的浮置栅极。在NMOS晶体管的源极与漏极之间的导电性通过在MOS晶体管栅极存储的电荷量值来调节，该MOS晶体管栅极在读取操作期间是浮置的(例如，通常不连接到电源)。在一些实施例中，该NMOS晶体管可以是具有低构造栅极的深沟晶体管(deeptrenchtransistor)，减小了由非易失性存储器装置消耗的基板表面面积。在一个或多个另外的实施例中，可以提供第二NMOS晶体管，其具有与第一NMOS晶体管的源极/漏极串联的源极或漏极。
在各个实施例中，一种公开的易失性选择器装置可以是基于导电丝的装置。基于导电丝的装置的一个实例可以包括：第一导电层，例如，含金属层(例如，氮化钛、氮化钽、铜、铝、银或这些物质的合金等)、含有掺杂的p型(或n型)的硅(Si)的层(例如，p型或n型多晶硅、p型或n型多晶SiGe等)；电阻型开关层(RSL)；以及，第二导电层(例如，从对于第一导电层描述的列表选择的材料)。在适宜的偏压条件下，导电离子在第一导电层内形成，并且第一导电层向该RSL提供导电离子。在各个实施例中，偏压可以是超过阈值电压量值的所施加电压(例如，超过正阈值电压的所施加电压)。在各个实施例中，导电离子在没有偏压的情况下变为中性金属粒子，并且在RSL内形成导电细丝，其可以促成通过RSL的至少一个子集的导电性。在一些实施例中，可以然后通过在导电丝和第二导电层之间的隧穿电阻(或通过经由RSL的导电短路(例如，通过在RSL内的形成细丝的金属粒子而形成)的固有电阻率)来确定基于导电丝的装置的电阻。
根据另外的实施例，第二导电层也可以包含能够被离子化的中性金属粒子。在这样的实施例中，第二导电层可以形成金属离子，并且响应于第二适宜的偏压条件而向RSL提供该等金属离子。在各个实施例中，偏压可以是超过阈值电压的幅度(量值)的所施加电压(例如，小于负阈值电压的所施加电压)。在适宜的条件下，在第二导电层内形成导电离子，并且视偏压条件而定，第二导电层向RSL提供导电离子。在这样的实施例中，导电离子在没有偏压的情况下形成中性金属粒子，并且可以在RSL内形成导电丝，其可以促成穿过RSL的至少一个子集的导电率。可以然后通过在导电丝和第一导电层之间的隧穿电阻(或通过经由RSL的导电短路(例如，通过在RSL内形成导电丝的金属离子所形成)的固有电阻率)来确定基于导电丝的装置的电阻。
在各个实施例中，如果施加的电压是大约0例如地电位，则不在RSL内明显地形成导电细丝。因此，RSL层的电阻比当上面的实施例在如上所述的偏压条件下时大得多。RSL(在一些实施例中，也可以在本领域被称为电阻型开关介质(RSM))也可以包括例如未掺杂的非晶硅层、具有本征特性的半导体层和Si低价氧化物(例如，SiOx，其中x具有小于2的非零值)等。适合于该RSL的材料的其他示例可以包括SiXGeYOZ(其中，X、Y和Z是相应的适宜正数)、氧化硅(例如，SiON，其中，N是适宜的正数)、非晶硅(a-Si)、非晶SiGe(a-SiGe)、TaOB(其中，B是适宜的正数)、HfOC(其中，C是适宜的正数)、TiOD(其中，D是适宜的数)、Al2OE(其中，E是适宜的正数)、非化学计量的含硅材料、非化学计量的金属氧化物等或这些物质的适宜组合。在各个实施例中，RSL包括很少或小数量的能够捕获导电粒子的材料空洞或缺陷；因此，在一些实施例中，导电粒子在RSL内具有较好的扩散或漂移迁移性。
用于第一导电材料和/或第二导电材料的导电材料可以包括：银(Ag)、金(Au)、钛(Ti)、氮化钛(TIN)或钛的其他适宜的化合物、镍(Ni)、铜(Cu)、铝(Al)、铬(Cr)、钽(Ta)、铁(Fe)、锰(Mn)、钨(W)、钒(V)、钴(Co)、铂(Pt)、铪(Hf)和钯(Pd)。在本公开的一些方面中，其他适宜的导电材料以及上述或类似材料的化合物、合金或组合可以用于活性金属层。与类似于上述示例的本公开的实施例相关的一些细节可以在美国专利申请No.11/875,541或美国专利申请No.12/575,921中找到，该两案通过引用的方式被包含在上面的“对于相关申请的引用”部分中。
在各个公开的实施例中，公开了基于导电丝的开关装置，并且描述它们的操作。在一些实施例中，基于导电丝的开关装置可以是易失性开关装置，其在没有适宜的外部刺激的情况下显示出第一可测量相异状态，并且响应于适宜的外部刺激而显示出第二可测量相异状态。该易失性基于导电丝的开关装置经常在此被称为选择器装置或选择装置、导电丝选择器装置和基于导电丝的选择器装置等；但是这样的装置、它们的构成或应用不应当被该术语限制。在各个实施例中，在电路中设置基于导电丝的选择器装置以促进非易失性存储器单元的形成，具有极快的性能。在一些实施例中，该非易失性存储器单元可以在各个实施例中具有小于20纳秒(ns)、小于10纳秒(ns)或在1ns和5ns之间的读取性能。在各个实施例中，利用了由本发明的受让方在商标FieldAssistedSuperlinerThresholdTM或FASTTM下开发的选择器装置。
根据各个公开的实施例的导电丝选择器装置可以在没有适宜的外部刺激的情况下显示出第一状态(例如，第一电阻或其他适宜的可测量特性)。该刺激可以具有阈值或这样的值的范围，该阈值或这样的值的范围引导该导电丝选择器装置在施加该刺激的同时从第一状态向第二状态改变。响应于该刺激落在阈值之下(或值的阈值范围之外)，该导电丝选择器装置返回到第一状态。在一些公开的实施例中，基于导电丝的选择器装置可以以双极方式运行，响应于不同的极性(或方向、能量流、能量源方位等)的外部刺激(例如，看起来象字母“U”的响应图形)而做出不同的行为。作为说明性示例，响应于第一极性刺激超过第一阈值电压(或一组电压)，该导电丝选择器装置可以从第一状态改变为第二状态。而且，响应于第二极性刺激超过第二阈值电压，导电丝选择器装置可以从第一状态改变为第三状态。在一些实施例中，第三状态可以与第一状态大体相同，具有相同或类似的可测量的相异特性(例如，导电率等)，或者响应于相同或类似的阈值刺激的幅度或其范围(虽然具有相反的极性或方向)等而转换。在其他实施例中，第三状态可以与第二状态在可测量的特性(例如，与响应于正极性的正向导电率值相比较的、响应于反极性的不同的反向导电率)上或在与从第一状态转换出来相关联的阈值刺激(例如，与用于转换到第三状态所需的负电压的幅度(量值)相比较的、用于转换到第二状态所需的正电压的不同幅度(量值))上不同。
在其他实施例中，选择器装置可以是单极装置，其具有单个阈值电压。当施加至少在地电位和阈值电压之间的施加电压时，该选择器装置具有高的特性电阻。而且，当所施加的电压具有大于阈值电压(例如，比正阈值电压更正或比负阈值电压更负)的幅度(量值)时，该选择器装置具有低特性电阻。在一个实施例中，该选择器装置可以具有看起来像倒转字母“L”的响应图形。在一些实施例中，可以以相反的极性并排地布置两个单极装置的配置。预期这样的单极装置的配置提供与如上所述的双极选择器装置类似的特性响应(例如。看起来像字母“U”的响应图形)。
如上所述，公开的基于导电丝的选择器装置可以响应于适宜的外部刺激(或刺激范围)而形成穿过较高电阻部分的导电路径或导电丝。该外部刺激可以使得在选择器装置的端子(例如，活性金属层端子、导电层端子等)内的金属粒子在导电丝选择器装置的RSL层内迁移(或在其内离子化)。而且，该RSL可以经选择而具有用于易失性导电丝开关装置的较少的物理缺陷位置，促进了在RSL内的金属粒子的较好的迁移。因此，相对于在相关联的正阈值刺激(或窄的正阈值范围)以下的正向和正极性刺激，金属粒子可以在RSL内分散，阻止或避免通过RSL的足够的导电路径的形成以至于降低与第一状态相关联的高电阻。在该阈值以上，外部刺激保持充分地形成金属粒子，以提供导电路径，导致第二状态的较低的电阻。类似的机制可以在双极环境中控制第三状态的操作(在逆方向和逆极性刺激中)。
应当明白，在此的各个实施例可以利用具有不同的物理性质的多种存储器单元技术。例如，不同的电阻型开关存储器单元技术可以具有不同的离散的可编程电阻、不同的相关联的编程/擦除电压以及其他不同的特性。例如，本公开的各个实施例可以使用双极开关装置，其对于第一极性的电信号显示出第一开关响应(例如，编程到一组编程状态中的一个)，并且对于具有第二极性的电信号显示出第二开关响应(例如，擦除到擦除状态)。该双极开关装置是相对于单极装置而言的，该单极装置响应于具有相同极性和不同幅度的电信号而显示出第一开关响应(例如，编程)和第二开关响应(例如，擦除)两者。
当对于在此的各个方面和实施例不指定特定的存储器单元技术或编程/擦除电压时，意欲这样的方面和实施例包含任何适宜的存储器单元技术，并且通过适宜于那种技术的编程/擦除电压来操作，如本领域内的普通技术人员已知或通过在此提供的上下文了解。应当进一步明白，当替代不同的存储器单元技术要求本领域内的普通技术人员已知的电路修改或这样的技术人员已知的对于操作信号电平的改变时，在本公开的范围内考虑包括替代的存储器单元技术或信号电平改变的实施例。
本申请的发明人具有下述意见：诸如电阻型开关存储器装置的双端存储器装置在电子存储器的领域中具有各种优点。例如，电阻型开关存储器技术一般会较小，通常在每个相邻的电阻型开关装置上消耗4F2的数量级的硅面积，其中，F代表技术节点的最小特征尺寸(例如，包括两个电阻型开关装置的存储器单元因此如果在相邻的硅空间中以4F2的数量级被构造，则是大约8F2)。例如，在彼此之上或之下堆叠的非相邻电阻型开关装置可以对于一组多个非相邻的装置消耗少达4F2。而且，每个存储器单元的具有2、3或更多比特(例如，电阻状态)的多比特装置可以导致在所消耗的每个硅面积上的更大的比特密度。这些优点可以导致更大的半导体组件密度和存储密度和用于给定数量的数字存储比特的低的制造成本。发明人也相信电阻型开关存储器可以显示出快的编程速度和低的编程电流以及更小的单元尺寸，实现更大的组件密度。由本发明人期望的其他益处包括非易失性、具有在不用连续地施加电力的情况下存储数据的能力和用于在金属互连层之间构建的能力、使得基于电阻型开关的装置能够用于二维以及三维半导体架构。
本申请的发明人熟悉另外的非易失性双端存储器结构。例如，铁电随机存取存储器(RAM)是一个示例。其他一些包括磁阻RAM、有机RAM、相变RAM和导电桥接RAM等。双端存储器技术具有不同的优点和缺点，并且在优点和缺点之间的取舍是普遍的。例如，这些装置的各个子集可以具有较快的转换时间、良好的耐久性、高存储密度、低成本制造或长使用期限等或其组合。同时，各个子集也会难以制造，存在与许多常见的CMOS制造工艺的兼容问题，不佳的读取性能、小的通/断电阻比率(例如，导致小的感测容限)或不佳的热稳定性以及其他问题。虽然本发明人将电阻型开关存储器技术看作具有最多益处和最少缺陷的最佳技术之一，但是能够响应于外部刺激而以易失性特性操作的其他双端存储器技术可以所公开的实施例的一些。
概述
所公开的非易失性存储器单元的易失性元件和选择器装置可以基于由电压源向电容器的第一端子施加的电压而具有低电阻状态和高电阻状态。在失活电压的范围(例如，从负阈值电压到正阈值电压，或者其他的适宜正范围、负范围或跨越正和负电压的范围)期间，电阻会很高，而在失活电压的范围之外，电阻会小得多，促成了通过选择器装置的电流流动(和电荷传送)。当从失活电压的范围内开始的在选择器装置上的电压的幅度增大(例如，随着时间增大)时，电荷首先在连接到选择器装置的第二端子的MOS晶体管的栅极上很慢地累积。一旦电压的幅度离开抑制电压的范围，并且超过第一阈值电压(例如，正阈值或正阈值电压的窄范围)，则选择器装置进入低电阻状态，并且向MOS晶体管传导电流，使得电荷在MOS晶体管的栅极上更快地累积。当电压降低到小于正阈值(正阈值电压的窄范围)时，选择器装置进入高电阻状态，并且变得不导电。选择器装置的不导电用于捕获如上所述在MOS晶体管的栅极处累积的电荷。当电压源返回到0时，在MOS晶体管的栅极处捕获的电荷可以仍然保留，导致大于0的可测量的电势差(例如，大约0.5伏特、大约0.75伏特、大约1伏特或与0不同的可测量的任何其他适宜电压)。该捕获的可测量电荷可以使得MOS晶体管在与第一状态不同的第二状态中，在第一状态中，在MOS晶体管的栅极处捕获较少的电荷。MOS晶体管的两个状态提供了一比特的非易失性存储。
在擦除循环中，施加降低的负电压，而在选择器装置在高电阻状态中的同时，在MOS晶体管的栅极处的电荷缓慢地减少。一旦选择器装置转换到低电阻状态，则电荷随着降低的负电压而更快地减少。当降低的负电压再一次离开失活电压的范围(例如，降低得小于负阈值电压或负阈值电压的窄范围)时，出现选择器装置转换到低电阻状态。由正电压(如上所述)产生的正电荷迅速地减小(例如，在一些实施例中，被替换为负电荷)，并且将MOS晶体管的状态从第二状态改变回第一状态。在一些实施例中，负电荷随着选择器装置在低电阻状态中而迅速地累积，并且然后当所施加的电压返回到0并且选择器装置返回到高电阻状态时，负电荷保持在MOS晶体管的栅极上累积。因为选择器装置的漏电流会很低(例如，在至少一些公开的实施例中，以阿安培来测量)，所以MOS晶体管的栅极上的电荷可以保持适合于长时间地保持MOS晶体管的改变的状态的幅度(量值)。在MOS晶体管的栅极上的正电荷和负电荷累积的这两个不同的稳定状态提供了用于公开的存储器单元的非易失性特性。
利用易失性转换双端装置和MOS晶体管的非易失性存储器单元的非限定性示例
参考附图描述本公开的各个方面或特征，在附图中，相似的附图标号贯穿各处用于指示相似的元件。在本说明书中，阐述了多个具体细节，以便彻底明白本公开。然而，应当明白，可以在没有这些具体细节的情况下或使用其他方法、组件、材料等来实施本公开的某些方面。在其他情况下，以方框图形式示出了公知结构和装置，以便利描述本主体公开。
现在参见附图，在图1中图示了根据在此所述的各个方面的具有易失性元件的示例非易失性存储器单元100的示意图。非易失性存储器单元100可以包括电阻型双端选择器装置106，其可以根据所施加的电压而在低电阻状态或高电阻状态中。也可以提供电容器，其具有第一端子102和第二端子104，第二端子104连接到选择器装置106。第一MOS晶体管(例如，NMOS晶体管或其他适宜的MOS晶体管)可以包括连接到选择器装置106的栅极108、源极110和漏极112。在一个实施例中，漏极112也可以与包括栅极114、源极116和漏极118的第二晶体管串联。
选择器装置106可以是双端装置，其被配置为响应于在选择器装置106的两端的一个或多个处施加的适宜的电信号而可操作。在各个公开的实施例中，选择器装置106可以具有非线性I-V响应，其中，选择器装置106响应于第一范围的电压幅度而显示在第一范围中的电流，并且响应于第二范围的电压幅度而显示在第二范围(例如，比第一范围在幅度上高得多)内的电流(例如，参见下文的图3)。作为一个示例，可以通过阈值电压或电压的阈值范围(例如，具有在第一电压幅度范围和第二电压幅度范围之间的幅度)来区分第一范围的电压幅度和第二范围的电压幅度。在各个实施例中，选择器装置100可以被体现为当前被本专利申请的当前受让方在开发的场助超线性阈值(Field-AssistedSuperlinearThreshold,FASTTM)选择器装置，并且在下文中被公开：在2014年12月31日提交的美国非临时申请No.14/588,185，出于所有目的其整体被引用在此。
选择器装置106可以包括顶电极和底电极。选择器装置106的顶电极和底电极是电导体，并且由适合于促进电流的传导的材料构成。在一个或多个实施例中，选择器装置106的顶电极和底电极可以包括响应于适宜的刺激而提供或促进移动原子或离子的提供的材料。适宜刺激的示例可以包括电场(例如，编程电压)、焦耳加热、磁场或用于定向或部分定向的离子运动的其他合适的刺激。在一个实施例中，存储器单元100可以通过半导体芯片的后道工序金属层形成。在另一个实施例中，存储器单元100和电路可以规模在20nm技术尺寸下。
用于选择器装置106的顶电极和底电极的适宜材料的一个示例可以包括贵金属(例如，Ag、Pd、Pt、Au等)或部分地包含贵金属的金属合金(例如，Ag-Al、Ag-Pd-Cu、Ag-W、Ag-Ti、Ag-TiN和Ag-TaN等)。贵金属或其合金可以用于促进减少在顶电极或底电极与例如位于顶电极和底电极之间的选择器装置106的选择器层之间的交互。作为一个示例，该减少的粒子交互(例如，减少或避免顶电极粒子或底电极粒子与选择器层104的粒子的化学结合)可以促进改善选择器装置106的长使用期限和可靠性。用于该顶电极或底电极的适宜材料的另一个示例可以包括具有较快的扩散粒子的材料。较快的扩散可以包括例如用于在固体内的缺陷位置(例如，在高分子材料中的空隙或间隙)之间移动的能力，用于促进在例如没有适宜的聚合力(例如，大于阈值幅度的外部电压)的情况下的较快的扩散粒子的散布。具有较快的扩散粒子的材料可以促进在较低的偏压值处的选择器装置106的快速状态转换(例如，从不导电状态向导电状态)。适宜的快速扩散材料的示例可以包括Ag、Cu、Au、Co、Ni、Al或Fe等、其适宜的合金或上述部分的适宜组合。
在至少一个实施例中，选择器装置106的顶电极可以由与选择器装置106的底电极相同的材料或大体相同的材料构成。在其他实施例中，顶电极和底电极可以是不同的材料。在其他实施例中，顶电极和底电极可以至少部分地是相同的材料并且部分地是不同的材料。例如，作为一个说明性示例，顶电极可以包括适宜的导电材料，并且底电极可以至少部分地包括适宜的导电材料的合金或与另一种适宜的导体组合的适宜的导电材料。
除了上述部分之外，选择器装置106包括在选择器装置106的顶电极和底电极之间布置的选择器层。然而，与顶电极或底电极相反，该选择器层可以是电绝缘体或离子导体。而且，该选择器层可以是至少对于顶电极或底电极的离子可弱渗透的材料(例如，氧化物)。在一些实施例中，选择器层可以是非化学计量的材料。用于选择器层104的适宜材料的示例可以包括非化学计量的材料，诸如SiOX、TiOX、AlOX、WOX、TiXNYOZ、HfOx、TaOx或NbOx等或其适宜的组合，其中，x、y和z可以是适宜的非化学计量的值。在一些实施例中，该选择器层可以是(掺杂或未掺杂的)硫族化物或包含Ge、Sb、S、Te中的一种或多种的固体电解质材料。在另一个实施例中，该选择器材料可以包括多种上述材料的堆叠(例如，SiOx/GeTe和TiOx/AlOx等)。在本公开的至少一个实施例中，该选择器层可以在制造期间被掺杂金属，以便利金属离子从顶或底电极的注入。
响应于在非易失性存储器单元100处施加的适宜信号，选择器装置106可以从具有高电阻和第一电流(或第一电流的范围)的不导电状态向具有低电阻和第二电流(或第二电流的范围)的较为导电的状态转换。在各个实施例中，第一电流与第二电流的电流比可以是至少大约1,000或1,000以上。例如，在一个实施例中，该电流比可以选自从大约1,000到大约10,000的电流比的范围。在另一个实施例中，该电流比可以选自从大约10,000到大约100,000的电流比的范围。在另一个实施例中，该电流比可以选自从大约100,000到大约1,000,000的电流比的范围。在其他实施例中，该电流比可以选自从大约1,000,000到大约10,000,000或更大的电流比的范围。在另一个实施例中，该电流比可以在从大约10E9至大约10E11的电流比的范围内。在各个其他适宜的实施例中，可以对于选择器装置106提供其他适宜的电流比。根据进一步的研究预计，可以获得高达10E15或10E18的电流比。
现在转向图2，图示了根据在此所述的各个方面的具有易失性元件的示例非易失性存储器单元200的示意图。非易失性存储器装置200可以包括电阻型双端选择器装置206，电阻型双端选择器装置206可以根据由电压源220施加的电压而在低电阻状态或高电阻状态中。电压源220可以耦接到电容器的第一端子202，该电容器具有连接到选择器装置206的第一选择器端子(例如，顶电极)的第二端子204。第一MOS晶体管(例如，NMOS晶体管或其他适宜的晶体管)可以包括连接到选择器装置206的第二选择器端子(例如，底电极)的栅极208、源极210和漏极212。在一个实施例中，漏极212也可以与第二MOS晶体管串联，该第二MOS晶体管包括栅极214、源极216和漏极218。
下面是一个说明性示例，但是应当明白，所公开的电压不是限制性的，并且作为补充或替代，用于选择器装置206的其他电压或电压的范围也可以适用。根据该示例，如果电压源220向第一端子202施加电压使得在选择器装置206的端子之间的有效电压在大约-1.7V至大约+1.7V(仅作为示例电压)的负和正电压阈值之间，则选择器装置206可以(或保持)在高电阻状态中。在该高电阻状态中，该电容器、选择器装置206和第一MOS晶体管在电学意义上是作为串联电容器(或接近电容器)。因此，在电容器、选择器装置206和第一MOS晶体管的各个之间降低的电压，响应于由电压源220施加的与它们各自的电容耦合比成比例地增大的电压而增大。
在一些实施例中，如果在选择器装置206上施加的电压在大约-1.7V至大约1.7V的范围之外，则选择器装置206可以进入低电阻状态，并且将传导大得多的电流(例如，不再作为电容器)。相反，在高电阻状态中，由电压源220施加的增大的电压使得极度缓慢增加的电荷在栅极208处累积(例如，因为选择器装置206在其高电阻状态中的高的电阻率)。当在选择器装置206上施加的电压在大约-1.7V至大约1.7V的上述范围之外(例如，电压源<～-1.7或电压源>～1.7)并且选择器装置206转换到低电阻状态时，在栅极208处的电荷将以与在选择器装置206上的增大的电势相似的速率增大。在各个实施例中，正和负阈值电压可以根据具体配置而不同，例如，-1.5v和1.7v；-1v和1.5v；或者-1.1v和1.2v等。
在各个实施例中，在由电压源220施加的电压达到峰值并且开始在幅度(量值)上减小时，在栅极208处的电荷将与在选择器装置206上的减小的电势成比例地减小。一旦由电压源220在选择器装置206上施加的电压减小到小于大约1.7V的阈值，选择器装置206再一次进入高电阻状态内，并且在栅极208处的电荷分散速率大大降低。在由电压源220施加的电压变为0之后，累积的电荷的一部分在栅极208处保持，适宜于使得MOS晶体管在读取操作期间处于导电状态(“on”状态)。
以类似的方式，电压源220可以向电容器的端子202施加负电压，并且在栅极208处累积的电荷基于电容器、选择器装置206和MOS晶体管的电容比以很小的速率降低。然而，一旦在选择器装置206上施加的负电压变得小于负电压阈值，并且选择器装置206转换到低电阻状态，则在栅极208处的电荷(上面存储)可以降低(在一些实施例中)或者以快得多的速率累积负电荷(在其他实施例中)。
在一些实施例中，当负电压在幅度上向0伏特减小时，在选择器装置206上的电压相对于负阈值电压增大，并且，选择器装置206重新进入高电阻状态中，并且第二电荷(例如，低电荷、负电荷等)将在栅极208处保持。被捕获的电荷通常适合于使得MOS晶体管在源极和漏极之间在读取操作期间不导电(off状态)。
正和负电压的该循环是存储器单元的编程和擦除循环，并且可以施加读取电压以确定MOS晶体管是在导电(例如，在第二状态中)还是不导电(例如，在预充电状态中)。基于读取电压和MOS晶体管状态，可以例如确定存储器单元是被编程还是被擦除。
图3示出了用于正和负电压的范围的选择器装置的I-V响应302的图形300。该图形的x轴表示电压，并且该图形的y轴示出了电流。在负和正电压306和308之间，选择器装置几乎不导电，并且选择器装置像高电阻电阻器或甚至电容器那样行为。在负电压304和306以及正电压308和310的范围中，选择器装置很快地转换到低电阻状态。在至少一些公开的实施例中，在高电阻状态和低电阻状态之间的电阻的比率可以在1x107:1至1x1010:1的附近。
在一个实施例中，选择器装置可以开始在大约-1.7V和大约+1.7V(分别为306和308)处从高电阻状态向低电阻状态转换。可以通过大约-2V和大约+2V(分别为304和310)来完成该转换。在其他实施例中，电压阈值306/308可以在±1.5V处开始，并且选择器装置可以通过±1.8V(304/310)被完全转换为低电阻状态内。在其他实施例中，负电压304/306和正电压308/310可以具有其他相应的电压值的范围。阈值的幅度不必是对称的(例如，-1.3伏特和+1.5伏特)。
现在转向图4，图示了根据在此所述的各个方面的在编程阶段中的示例非易失性存储器单元的图400。该图形示出了粗体线402的在电容器(例如，202)的第一端子、实线404的选择器装置(例如，206)的第一端子和虚线406的MOS晶体管栅极(例如，208)处施加的电压。在实线404和虚线406之间的垂直距离是VS，并且表示在选择器装置上的电压。在时段408期间，当施加的电压402增大并且在各元件处的电压以各自的速率增大时，在电压上的相对增大是基于该3个元件(例如，电容器、选择器装置和MOS晶体管栅极)的各自的电容比率。电压在第一端子402处增大得最快，大约等于增大的电源电压，而在选择器装置的第一端子处以较慢的速率增大，并且在MOS晶体管栅极处以更慢的速率增大，如在时段408期间的信号404和406分别描述。而且，在时段408期间，选择器装置在高电阻状态中，如I-V图形416所示(在垂直轴上的电流和在水平轴上的电压)，几乎不传导电流，如I-V图形416的阴影底部所描述。在区域408内，VS<VT，其中，VT是与选择器装置相关联的正阈值电压。
然而，在时段410期间，电压402已经增大使得在选择器装置上的电压VS开始超过VT。在这样的情况下，选择器装置转换到低电阻状态内，如在I-V图形418的阴影部分中所示(其中，在右侧垂直线上的迅速增大的电流被加阴影)。在各个实施例中，VS被大约箝位到VT。在一个实施例中，当在诸如在选择器装置上的电压的电压404和406之间的差超过正阈值电压(例如，大约1.5至大约1.7伏特)时，该转换出现。在一些实施例中，电压源402施加超过大约3.2伏特的电压，以使在选择器装置上的电压VS超过正阈值电压VT。应当明白，在其他实施例中，由电压源402施加以达到在选择器装置上的阈值电压的电压将根据电容器结构、选择器装置和MOS晶体管的设计参数和特性而改变。
在各个实施例中，在时段410内，选择器装置实质上变为导体(作为导电丝形成的结果，如上所述)，并且电压406以比它在时段408内更快的速率在MOS栅极处增大。在这个时段410期间，电压404的增大的速度略降低(因为改变的尺度而在图4中未示出)，因为选择器在导电状态中，并且不再作为电容器，因此改变电路的电容比率。在406处的电压增大的速率因此匹配信号电压404的增大的速率。因此，对于时段410，当VS保持大约被箝位在VT时，在选择器装置的第一端子处的电压增大404的速率等于或大约等于在MOS晶体管的栅极处的电压增大406的速率。在各个实施例中，在时段410期间，电荷在选择器装置上传导，并且被存储在MOS晶体管的栅极上。
在时段412期间，由电压源施加的电压已经达到峰值并且缓慢地减小，并且在该三个元件处的电压斜着降低，并且如在I-V图形420和422中所示。在其他实施例中，降低的斜率或速率可以与在时段408和410内的增大的斜率或速率不同。在时段412中，选择器装置转换回高电阻状态(例如，在时段412中)，并且保持高电阻状态(例如，在时段414中)。更具体地，当所施加的电压420开始减小时，电压VS减小到小于大约VT，并且因此，选择器装置进入高电阻状态，并且像是与该电容器(平板202和204)和MOS晶体管(具有栅极208)串联的电容器。在选择器装置向高电阻状态转变之后，在该三个元件的每一个处在时段412内的在电压上的相对减小是基于该三个装置的各自的电容耦合比率，并且因此，当时段412结束时，在由线406示出的MOS晶体管的栅极处仍然累积一些电荷，即使电容器和选择器装置都达到0电压。在时段414中，在MOS晶体管的栅极处保持大约0.75V的小电压(并且因此，累积的电荷)。
转向图5，图示了根据在此所述的各个方面的在擦除阶段中的示例非易失性存储器单元的图500。该图形示出了在粗体线502的电容器(例如，202)的第一端子、实线504的选择器装置(例如，206)的第一端子和虚线506的MOS晶体管栅极(例如，208)的每个处施加的电压。在虚线506和实线504之间的在阶段504上的垂直距离是VT，并且表示与选择器装置相关联的负阈值电压，而VS是在选择器装置上的电压。在区域508和510内，VS>VT。在时段508期间，没有由电压源施加的电压，并且，在电容器的第一端子和选择器装置处的电压是0，而MOS晶体管的栅极保留在前一个编程阶段期间获取的电压(例如，图4)。因为选择器装置如在I-V图形518中所示在高电阻状态中，所以在MOS晶体管栅极208处累积的电荷将保持，这是因为选择器装置的高电阻和外部电压刺激的缺少。然而，在时段510中，当通过电压源来施加减小的负电压时，电压以由相应的电容比率确定的速率在第一端子、选择器装置和栅极处降低。
然而，在阶段512中，在选择器装置处的电压502(VS)已经越过负电压阈值VT，并且选择器装置转换到低电阻状态，如在I-V图形520中所示。在一个实施例中，VS被大约箝位到VT。在一个实施例中，当诸如在选择器装置上的电压的在电压504和506之间的差超过负阈值电压(例如，大约-1.5至大约-1.7伏特)时，转换出现。在一些实施例中，电压源502施加超过大约-3.2伏特的电压，以使选择器装置上的电压VS超过负阈值电压VT。应当明白，在其他实施例中，由电压源502施加以达到在选择器装置上的阈值电压的电压将根据电容器结构、选择器装置和MOS晶体管的设计参数和特性来改变。
在阶段512中，因为电路的电容比率因为选择器装置的转换(作为导电丝形成的结果，如上所述)而改变，所以信号504的变化速率略降低，因为选择器在导体状态中，并且不再作为电容器，因此，改变了电路的电容比率(因为改变的尺度而在图5中未示出)。当负电压撤走时，在栅极处的电压506开始以与在选择器装置604处的电压相同/类似的速率降低，直到时段514，并且选择器装置转换到高电阻状态，如在I-V图形522中所示。更具体地，当所施加的电压502开始减小时，电压VS减小到小于大约VT，并且因此，选择器装置进入高电阻状态，并且像是与该电容器和MOS晶体管串联的电容器。电源电压502和在选择器装置504的第一端子处的电压继续减小为0。最后，在时段516之前，负电压在MOS晶体管的栅极处保持，而电压502和504已经返回到0。因为选择器装置在低电阻状态中(例如，I-V图形524)并且未施加外部电压刺激，所以负电荷和大约-0.75V的电压在MOS晶体管的栅极处保持。
现在转向图6A和6B，图示了根据在此所述的各个方面的具有累积电荷604和614的示例性存储器600和610的示意图。在图6A中，该图示出在编程循环后的存储器单元600，其中，响应于从电压源施加的正电压而已经在MOS晶体管(例如，NMOS晶体管)的栅极上累积正电荷604。在图6B中，该图示出在擦除循环后的存储器单元610，其中，响应于从电压源施加的负电压而已经在MOS晶体管的栅极上累积负电荷614。
现在转向图7，图示了根据在此所述的各个方面的示例存储器单元阵列700的示意图。
图700可以在至少一个实施例中是交叉阵列，多条字线(例如，710、711)和多条位线(例如，712、713、714、715)在其各自的相交位置(或那些相交位置的子集)处具有各自的存储器单元702、704、706、708。在每个存储器单元702、704、706和708中的相应的电容器的相应的第一端子可以连接到字线中的一个，并且在每个单元中的第一MOS晶体管的源极可以耦接到位线712、713的第一子集，并且，在每个单元中的第二MOS晶体管的漏极可以耦接到位线714、715的第二子集。交叉阵列也可以包括多条读取启动线(例如，716)，该多条读取启动线相应地连接到在存储器单元阵列700的特定行上的第二MOS晶体管的栅极。
为了抑制存储器单元704的编程和选择性地将存储器单元702编程，与被施加到字线710的编程信号同步地(或大体同步地)，位线713和715被脉动得高(例如，3伏特)。通过将位线712、714保持在0伏特(或地电位)，响应于在字线710处的编程信号而将存储器单元702编程。类似地，为了选择性地擦除存储器单元702，与在字线710上施加的负电压(未描述)同步地或大体同步地，位线713和715被脉冲得低(例如，-3伏特，未示出)，由此抑制存储器单元704。位线712、714被接地，并且因此，响应于在字线710处施加的负电压而擦除存储器单元702。
现在转向图8，图示了根据在此所述的各个方面的具有感测装置802和804的示例存储器单元阵列800的示意图。在一个实施例中，单元阵列800是2x2阵列，但是在其他实施例中，更大或更小的阵列是可能的。感测装置802和804可以在第一子集的位线812、813的相应的一些上提供读取电压(例如，在一些实施例中，大约0.7V)，而第二子集的位线814、815的相应的一些接地，并且读取启动线816被设置为读取启动电压(例如，1.2伏特)。例如，相对于连接到读取启动线816的存储器单元，如果第一MOS晶体管(连接到选择器装置)导电(例如，被编程)，则电流将通过每个单元的MOS晶体管的相应的串联组合。该存储器单元将在第一子集的位线812和813处施加的0.7V的读取电压连接到施加0V的第二子集的位线814和815，降低读取电压。感测放大器将响应于位线读取电压降低到小于参考电压(例如，0.5V)而检测降低的位线读取电压。相比之下，在相应的第一子集的位线(812，813)和相应的第二子集的位线(814，815)之间响应于第一MOST晶体管不导电(例如，被编程)而不导电。在第一子集的位线上的读取电压将不放电，并且感测放大器输出将指示该单元被擦除。
图9图示了根据另外的公开实施例的示例非易失性单元900的截面图。非易失性单元900可以通过消耗小得多的半导体面积(每个单元)来促进用于在阵列中的非易失性单元900的较高的密度。可以例如通过下述方式来实现这一点：利用具有栅极908的深沟晶体管装置902，其栅极908具有小的表面面积，由此每个非易失性单元900消耗更少的半导体基板表面面积。在各个实施例中，晶体管深沟装置902的宽度W可以小于大约0.100微米。在至少一些实施例中，W可以是0.055微米、大约0.055微米或更小。在传统的晶体管中，在源极910和漏极912之间的小的宽度导致在源极910和漏极912之间的漏电流，这对于存储器的阵列的操作有害。可以通过非易失性单元900通过下述方式来减轻或避免漏电流：将深沟装置902更深地延伸到基板908内，可选地添加高电阻层918以将深沟916形成一线，迫使在源极910和漏极912之间的电流路径914(虚线)围绕沟槽916的较长深度流动(而不是直接地从源极910向漏极912流动，在图9的页面上的从左到右)。该深沟装置902配置建立了适宜地长的电流路径914，以减轻或避免在源极910和漏极912之间的漏电流，同时消耗较少的半导体基板表面面积，并且促进用于非易失性单元900的较高密度的存储器阵列。
如所述，非易失性单元900包括上电容器903、易失性选择器装置904和晶体管栅极/下电容器905。上电容器903、易失性选择器装置904和晶体管栅极/下电容器905可以大体作为在此所述的非易失性单元。另外，非易失性单元900可以对于给定数量的半导体基板表面面积具有较高的存储密度。
图10图示了根据本公开的替代或补充实施例的示例非易失性单元1000的截面图。非易失性单元1000包括深沟晶体管装置1002，其具有在非易失性单元1000的基板1001内深深地形成的p阱1006。在一些实施例中，p阱1006可以深达(大约)0.2微米。隔离氧化物1004、1004B被设置在深沟晶体管装置1002的周边处。提供了N+源极1008A和N+漏极1008B，其具有轻度掺杂的N触点1010A、1010B，如所述。以通过使用砷或磷(对于NMOS型晶体管)或硼(对于PMOS型晶体管)的离子注入来形成漏极和源极区域1008A、1008B和轻度掺杂的n触点。在一些实施例中，可以在深沟晶体管装置1002的栅极1011侧翼提供绝缘(例如，电介质)隔离器1012A、1012B。
金属互连1018覆盖在并且电接触于栅极1011。包括底电极金属1020、易失性电阻型开关选择器层1022和顶电极金属1024的选择器层堆叠覆盖在金属互连1018上。该选择器层堆叠可以作为易失性电阻型开关选择器装置运行，如在此所述。在顶电极金属1024上覆盖的是绝缘体材料1026(例如，氧化物)和金属材料1028(例如，存储器装置的金属线，诸如位线、字线、数据线、源极线等)。金属材料1028、绝缘体材料1026和顶电极金属1024可以形成M-I-M电容器(例如，用于下面的图9的上电容器903)。顶电极金属1024还作为在M-I-M电容器和易失性电阻型开关选择器层1022之间的金属互连，并且，金属互连1018作为在易失性电阻型开关选择器层1022和栅极1011之间的金属互连。金属互连1018、栅极1011(例如，多晶硅材料等)和深沟晶体管装置1002的源极或漏极可以作为额外的电容器(例如，在下面的图9中的下电容器905)。
图11图示了在存储器装置的后道工序金属层内形成的实例非易失性单元1100的截面图。非易失性单元1100包括第一电容器1102(例如，p阱晶体管)、易失性电阻型开关选择器装置1110和第二电容器1120(例如，n阱晶体管)。在一个或多个实施例中，第一电容器1102可以包括n掺杂源极1105和漏极1104区域、栅极氧化物1103和多晶硅栅极1106。触点1107可以将栅极1106电连接到存储器装置的后道工序金属层1111。金属层1111被图示为MX层，其中，X可以是任何适宜的正整数。易失性电阻型开关选择器装置1110位于金属层1111和额外的后道工序金属层1115之间，易失性电阻型开关选择器装置1110包括底金属电极1112、易失性电阻型开关选择器层1113和顶金属电极1114。第一金属互连1116将顶金属电极1112与另外的MX-1金属层1117电连接，并且第二金属互连1123将MX-1金属层1117(和顶金属电极1112)电连接到第二电容器1120的栅极1122。根据另外的实施例，第二电容器1120可以包括：n阱1126，其具有源极1124和漏极1125；以及，在栅极1122下的栅极氧化物1121。
已经参考在存储器单元的几个组件或由这样的存储器单元构成的存取架构之间的交互而描述了上述的图。应当明白，在本主题公开的一些适宜的替代方面中，这样的图可以包括在此指定的那些组件和架构、指定组件/架构的一些或另外的组件/架构。子组件也可以被实现为电连接到其他子组件，而不是被包括在父架构内。另外，注意可以将一个或多个公开的处理组合为单个处理，该单个处理提供聚合的功能/例如，读取处理或写入处理可以包括抑制处理等或反之亦然，以促进在公共线上向存储器单元的子集的选择性读取或写入。所公开的架构的组件也可以与在此未具体说明但是被本领域内的技术人员已知的一个或多个其他组件交互。
考虑到上面描述的示例性图，将参考图9的流程图来更好地理解可以根据所公开的主题实现的处理方法。虽然为了说明的简化的目的将图9的方法示出和描述为一系列方框，但是应当明白和理解，所要求保护的主题不被方框的顺序限制，因为一些方框可以以不同的顺序或与来自在此描述和说明的内容的其他方框并行地出现。而且，不是所有的图示的方框可能被要求来实现在此所述的方法。另外，应当进一步明白，贯穿本说明书公开的方法能够被存储在制造品上，以促进向电子装置传送和传输这样的方法。所使用的术语制造品意义涵盖从任何适合的计算机可读装置、与载波相结合的装置或存储介质等或其适宜组合可访问的计算机程序。
现在转向图12，图示了根据在此公开的一个或多个实施例的、用于操作具有易失性元件的非易失性存储器单元的示例方法的流程图。流程图1200可以在1202处开始，其中，该方法包括向选择器装置的第一电极施加大于下阈值电压且小于上阈值电压的第一电压，其中，选择器装置响应于第一电压而在高电阻状态，并且在MOS晶体管的栅极上保持第一电荷。
在1204处，该方法可以包括：向选择器装置的第一电极施加大于上阈值电压的第二电压，其中，选择器装置响应于第二电压而进入低电阻状态，并且在MOS晶体管的栅极上累积第二电荷。
在1206处，该方法可以包括：向选择器装置的第一电极施加大于下阈值电压并且小于上阈值电压的第三电压，其中，选择器装置响应于第三电压而进入高电阻状态，并且在MOS晶体管的栅极上保持第二电荷的至少一部分，其中，该第二电荷的该部分大于第一电荷。
在一个或多个另外的实施例中，去除第二正电压可以还包括从电容器结构的第一端子去除施加的电压。在另一个实施例中，高电阻状态与低电阻状态的比率在大约10E7:1至大约10E10:1的范围内；或者，大约10E9:1至大约10E11:1的范围内。根据替代或补充实施例，第一正阈值可以在大约1.25至大约1.5伏特的范围内，并且第二正阈值可以在大约1.5伏特至大约1.8伏特的范围内。在一个或多个另外的实施例中，在第一正阈值电压和第二正阈值电压之间的差可以在大约0.1伏特的范围内。在其他实施例中，方法1200可以还包括在从电容器的第一端子去除第二正电压后：向MOS晶体管的源极施加正读取电压，其中，该正读取电压小于第二正阈值电压；将地电位耦接到MOS晶体管的漏极；并且，响应于正读取电压而感测从源极到漏极的读取电流，其中，该读取电流与存储器电路的状态相关联。
根据一个或多个其他实施例，方法1200可以另外包括：向电容器结构的第一端子施加第一负电压，其中，当第一负电压小于第一负阈值电压时，选择器装置在低电阻状态中，在MOS晶体管的栅极上的累积的第一电荷的至少一些散失，并且，在MOS晶体管的栅极上累积第二电荷。而且，方法1200可以包括从电容器结构的第一端子去除第一负电压，以使得选择器装置在高电阻状态中，并且使得第二电荷保持累积在MOS晶体管的栅极上。在一个或多个其他实施例中，第一负阈值电压在大约-1.5伏特至大约-1.8伏特的范围内。在其他实施例中，在从电容器的第一端子去除第一负电压后，方法1200可以另外包括：向MOS晶体管的源极施加读取电压；将地电位连接到MOS晶体管的漏极；并且，响应于读取电压来感测从源极到漏极的读取电流，其中，所述读取电流与存储器电路的状态相关联。
示例操作环境
在本主题公开的各个实施例中，所公开的存储器架构可以单独使用或用作与CPU或微计算机集成的嵌入式存储器装置。一些实施例可以被例如实现为计算机存储器(例如，随机存取存储器、高速缓存存储器、只读存储器或存储存储器等)的一部分。其他实施例可以例如被实现为便携存储器装置。适宜的便携存储器装置的示例可以包括可移动存储器，诸如安全数字(SD)卡、通用串行总线(USB)存储棒或紧密快闪(CF)卡等或上述部分的适宜组合(参见例如下面的图13和14)。
NANDFLASH用于紧密FLASH装置、USB装置、SD卡、固态驱动器(SSD)和存储类存储器以及其他形式。虽然NAND已经证明在过去十年中将驱动器缩小到更小器件或更高芯片密度方面是成功的技术，但是当技术缩小到25纳米(nm)以下存储器单元技术时，本发明人已经识别了对于它们变得显然的几个结构、性能和可靠性问题。这些或类似的考虑可以被所公开的方面的一些或全部处理。
为了提供用于所公开的主题的各个方面的环境，图13以及下面的讨论意欲提供其中可以实现或处理所公开的主题的各个方面的适宜环境的简短的一般说明。虽然已经在电子存储器和用于制造或操作电子存储器的处理方法的一般上下文中上述了本主题，使得本领域内的技术人员可以认识到，本主题公开也可以与存储器的其他组件/层、存储器架构和处理方法组合地被实现。而且，本领域内的技术人员可以明白，可以在处理系统或计算机处理器内单独地或与主机计算机相结合地实现所公开的处理，主计算机可以包括单个处理器或多处理器计算机系统、微型计算装置、大型计算机以及个人计算机、手持计算装置(例如，PDA、智能电话、手表)和基于微处理器或可编程的消费型或工业电子产品等。也可以在分布式计算环境中实施所示的方面，其中，通过经由通信网络链接的远端处理装置来执行任务。然而，可以在诸如存储卡、快闪存储器模块或可移动存储器等的独立电子装置上实施所要求保护的创新的一些——如果不是全部——方面。在分布式计算环境中，程序模块可以位于本地和远端记忆存储模块或装置两者中。
图13图示了根据本主题公开的方面的用于存储器单元阵列1302的示例操作和控制环境1300的方框图。在本主题公开的至少一个方面中，存储器单元阵列1302可以包括多种存储器单元技术。具体地说，存储器单元阵列1302可以包括双端存储器，诸如电阻型存储器单元，其具有经由向导电多晶硅材料的离子注入而形成的电阻型开关介质，如在此所述。
可以与存储器单元阵列1302相邻地形成列控制器1306。而且，列控制器1306可以与存储器单元阵列1302的位线电耦接。列控制器1306可以控制相应的位线，向所选择的位线施加适宜的编程、擦除或读取电压。
另外，操作和控制环境1300可以包括行控制器1304。行控制器1304可以与列控制器1306相邻地形成，并且与存储器单元阵列1302的字线电连接。行控制器1304可以使用适宜的选择电压来选择特定行的存储器单元。而且，行控制器1304可以通过在所选择的字线处施加适宜的电压来促成编程、擦除或读取操作。
时钟源1308可以提供相应的时钟脉冲，以促成用于行控制1304和列控制1306的读取、写入和编程操作的时序。时钟源1308可以进一步响应于由操作和控制环境1300接收到的外部或内部命令而促成字线或位线的选择。输入/输出缓冲器1312可以通过I/O缓冲器或其他I/O通信接口而连接到外部主机设备，诸如计算机或其他处理装置(未描述)。输入/输出缓冲器1312可以被配置为接收写入数据，接收擦除指令，输出读出数据，并且接收地址数据和命令数据以及用于相应的指令的地址数据。可以通过地址寄存器1310向行控制器1304和列控制器1306传送地址数据。另外，经由信号输入线向存储器单元阵列1303传送输入数据，并且，经由信号输出线从存储器单元阵列1302接收输出数据。可以从主机设备接收输入数据，并且可以经由I/O缓冲器向主机设备传递输出数据。
从主机设备接收的命令可以被提供到命令接口1314。命令接口1314可以被配置为从主机设备接收外部控制信号，并且确定向输入/输出缓冲器1312输入的数据是写入数据、命令还是地址。输入命令可以被传送到状态机1316。
状态机1316可以被配置为管理存储器单元阵列1302的编程和重新编程。状态机1316经由输入/输出接口1312和命令接口1314从主机设备接收命令，并且管理与存储器单元阵列1302相关联的读取、写入、擦除、数据输入和数据输出等功能。在一些方面中，状态机1316可以发送和接收关于各个命令的成功接收或执行的确认和否认。
在一个实施例中，状态机1316可以控制模拟电压波形发生器1318，该模拟电压波形发生器1318向行控制1304和列控制1306提供读取/写入和编程/擦除信号。
为了实现读取、写入、擦除、输入、输出等功能，状态机1316可以控制时钟源1308。时钟源1308的控制可以使得输出脉冲被配置为便利行控制器1304和列控制器1306实现特定功能。输出脉冲可以例如被列控制器1306传送到所选择的位线或例如被行控制器1304传送到字线。
也以在分布式计算环境中实施本公开的所示方面，其中，通过经由通信网络链接的远程处理装置来执行某些任务。在分布式计算环境中，程序模块或存储的信息或指令等可以位于本地或远程存储存储器装置中。
而且，应当明白，在此所述的各个组件可以包括电路，该电路可以包括适当值的组件和电路元件，以便实现本主题创新的实施例。而且，可以明白，可以在一个或多个IC芯片上实现各个组件。例如，在一个实施例中，可以在单个IC芯片上实现一组组件。在其他实施例中，在独立的IC芯片上制造或实现一个或多个相应的组件。
与图14相关地，下面描述的系统和处理可以被包含在硬件内，诸如单个集成电路(IC)芯片、多个IC或专用集成电路(ASIC)等内。而且，处理块的一些或全部在每个处理中出现的顺序应当不被看作限制性的。而是，应当明白，可以以多种顺序来执行处理块的一些，不是全部的该顺序可以在此被明确地图示。
参考图14，用于实现所要求保护的主题的各个方面的适当环境1400包括计算机1402。计算机1402包括处理单元1404、系统存储器1406、编码解码器1435和系统总线1408。系统总线1408将包括但是不限于系统存储器1406的系统组件耦合到处理单元1404。处理单元1404可以是各种可获得的处理器的任何一个。双微处理器和其他多处理器架构也可以被用作处理单元1404。
系统总线1408可以是几种类型的总线结构的任何一种，其包括存储器总线或存储器控制器、外围总线或外部总线或使用任何多种可获得的总线架构的局部总线，该任何多种可获得的总线架构包括但是不限于工业标准体系结构(ISA)、微通道体系结构(MSA)、扩展型ISA(EISA)、智能驱动器电子(IDE)、VESA局部总线(VLB)、外围组件互连(PCI)、卡总线、通用串行总线(USB)、高级图形端口(AGP)、个人计算机存储卡国际协会总线(PCMCIA)、火线(IEEE1394)以及小型计算机系统接口(SCSI)。
在各个实施例中，系统存储器1406包括易失性存储器1410和非易失性存储器1412，它们可以使用公开的存储器架构的一个或多个。在非易失性存储器1412中存储基本输入/输出系统(BIOS)，其包含用于诸如在启动期间在计算机1402内的元件之间传送信息的基本例程。另外，根据本创新，编码解码器1435可以包括编码器或解码器的至少一个，其中，编码器或解码器的该至少一个可以由硬件、软件或硬件和软件的组合构成。虽然将编码解码器1435描述为独立的组件，但是编码解码器1435可以被包含在非易失性存储器1412内。通过例示而不是限制，非易失性存储器1412可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。非易失性存储器1412可以在至少一些实施例中使用公开的存储器装置的一个或多个。而且，非易失性存储器1412可以是计算机存储器(例如，。与计算机1402或其主板物理地整合)或可装卸存储器。使用其可以实现公开的实施例的适当的可装卸存储器的示例可以包括安全数字(SD)卡、小型闪存(CF)卡或通用串行总线(USB)记忆棒等。在各个实施例中，易失性存储器1410包括作为外部高速缓存存储器的随机存取存储器(RAM)，并且也可以使用一个或多个公开的存储器装置。通过例示而不是限制，RAM可以以下述的许多形式获得：诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)和增强型SDRAM(ESDRAM)等等。
计算机1402也可以包括可装卸/非可装卸、易失性/非易失性计算机存储介质。图14图示了例如盘存储器1414。盘存储器1414包括但是不限于装置，诸如磁盘驱动器、固态硬盘(SSD)软盘驱动器、磁带驱动器、Jaz驱动器、Zip驱动器、LS-100驱动器、闪存卡或记忆棒。另外，盘存储器1414可以包括独立地或与其他存储介质组合的存储介质，该其他存储介质包括但是不限于光盘驱动器，诸如紧致盘ROM设备(CD-ROM)、CD可记录驱动器(CD-R驱动器)、CD可重写驱动器(CD-RW驱动器)或数字多功能盘ROM驱动器(DVD-ROM)。为了便利盘存储装置1414到系统总线1408的连接，通常使用可装卸或非可装卸接口，诸如接口1416。可以明白，存储装置1414可以存储与用户相关的信息。这样的信息可以被存储在或被提供到服务器或在用户装置上运行的应用。在一个实施例中，可以向用户通知(例如，通过输出装置1436)被存储到盘存储器1414或被发送见到服务器或应用的信息的类型。可以向用户提供选择加入或选择退出收集或与服务器或应用共享这样的信息的机会(例如，通过来自输入装置1428的输入)。
应当明白，图14描述了软件，该软件作为在用户和在适当的操作环境1400中描述的基本计算机资源之间的中介。这样的软件包括操作系统1418。可以被存储在盘存储器1414上的操作系统1418用于控制和分配计算机系统1402的资源。应用1420利用操作系统1418通过程序模块1424和程序数据1426对于资源的管理，该程序数据1426例如是引导/关闭事务表等，其被或者存储在系统存储器1406中或在盘存储器1414上。应当明白，可以使用各种操作系统或操作系统的组合来实现所要求保护的主题。
用户通过输入装置1428来向计算机1402内输入命令或信息。输入装置1428包括但是不限于指示装置，诸如鼠标、跟踪球、指示笔、触摸垫、键盘、话筒、操纵杆、游戏垫、圆盘式卫星天线、扫描仪、TV调谐卡、数码相机、数码摄像机和网络摄像头等。这些和其他输入装置经由接口端口1430通过系统总线1408来连接到处理单元1404。接口端口1430包括例如串行端口、并行端口、游戏端口和通用串行总线(USB)。输出装置1436使用相同类型的端口的一些作为输入装置1428。因此，例如，可以使用USB端口来向计算机1402提供输入，并且向输出装置1436输出来自计算机1402的信息。输出适配器1434被提供来说明存在一些输出装置1436，诸如除了其他输出装置1436之外的监控器、扬声器和打印机，它们要求特殊的适配器。通过例示而不是限制地，输出适配器1434包括视频和声卡，其提供在输出装置1436和系统总线1408之间的连接手段。应当注意，其他装置或装置的系统提供输入和输出能力两者，诸如远程计算机1438。
计算机1402可以使用到诸如远程计算机1438的一个或多个远程计算机的逻辑连接来在联网环境中操作。远程计算机1438可以是个人计算机、服务器、路由器、网络PC、工作站、基于微处理器的电器、对等装置、智能电荷、平板电脑或其他网络节点，并且通常包括选用地计算机1402描述的元件的许多。为了简洁，仅使用远程计算机1438图示了记忆存储装置1440。远程计算机1438通过网络接口1442逻辑地连接到计算机1402，并且然后经由通信连接1444连接。网络接口1442涵盖有线或无线通信网络，诸如局域网(LAN)和广域网(WAN)和蜂窝网络。LAN技术包括光纤分布式数据接口(FDDI)、铜分布式数据接口(CDDI)、以太网和令牌环等。WAN技术包括但是不限于点对点链路、电路交换网、如综合业务数字网(ISDN)及其变体、分组交换网络、以及数字用户线(DSL)。
通信连接1444指的是用于将网络接口1442连接到总线1408的硬件/软件。虽然通信连接1444被示出来用于在计算机1402内的说明性的清楚，但是它也可以在计算机1402外部。用于连接到网络接口1442所需的硬件/软件仅为了示例性的目的包括内容和外部技术，诸如包括常规电话级调制解调器、电缆调制解调器和DSL调制解调器的调制解调器、ISDN适配器以及有线和无线以太网卡、集线器和路由器。
在此使用的术语“组件”、“系统”和“架构”等意欲指的是计算机或电子相关实体，其或者是硬件、硬件和软件的组合、软件(例如，在执行中)或固件。例如，组件可以是一个或多个晶体管、存储单元、晶体管或存储器单元的布置、门阵列、可编程门阵列、专用集成电路、控制器、处理器、在处理器上运行的进程、对象、可执行文件、访问或连接于半导体存储器的程序或应用程序或计算机等或合适的组合。该组件可以包括可擦除编程(例如，至少部分地被存储在可擦除存储器中的处理指令)或硬编程(例如，在制造时被烧如非可擦除存储器内的处理指令)。
通过例示，从存储器和处理器两者执行的进程可以是组件。又如，架构可以包括电子硬件(例如，并行或串行晶体管)的布置、处理指令和处理器，处理指令和处理器以适合于电子硬件的布置的方式来处理指令。另外，架构可以包括单个组件(例如，晶体管、门阵列、…)或组件的布置(例如，晶体管的串联或并联布置、与程序电路相连接的门阵列、电源引线、电接地、输入信号线和输出信号线等)。系统可以包括一个或多个组件以及一个或多个架构。一个示例系统可以包括转换块架构，其包括交叉输入/输出线和通栅晶体管以及动力源、信号发生器、通信总线、控制器、I/O接口和地址寄存器等。应当明白，预期在定义上的某些重叠，并且，架构或系统可以是单独的组件或另一种架构的组件、系统等。
除了上面的内容，可以将所公开的主题实现为方法、设备或使用通常的制造手段的制造品、用于产生硬件、固件、软件或其任何适当组合的编程或工程技术，用于控制电子装置来实现所公开的主题。在此使用的术语“设备”和“制造品”意欲涵盖电子装置、半导体装置、计算机或从任何计算机可读装置、载体或媒体可访问的计算机程序。计算机可读媒体可以包括硬件媒体或软件媒体。另外，该媒体可以包括永久媒体或传输媒体。在一个示例中，永久媒体可以包括计算机可读硬件媒体。计算机可读硬件媒体的具体示例可以包括但是不限于磁存储装置(例如、硬盘、软盘、磁条...)、光盘(例如、致密盘(CD)、数字多功能盘(DVD)...)、智能卡以及闪存装置(例如、卡、棒、键驱动器...)。计算机可读传输媒体可以包括载波等。当然，本领域内的技术人员可以认识到，在不偏离所公开的主题的范围或精神的情况下，可以对于该配置作出许多修改。
已经上述的内容包括主题创新的示例。当然，不可能描述用于描述主题创新的组件或方法的每种可设想的组合，但是本领域内的普通技术人员可以认识到，本主题创新的许多另外的组合和置换是可能的。因此，所公开的主题意欲涵盖落在本公开的精神和范围内的所有这样的改变、修改和变型。而且，在详细说明书或权利要求中使用术语“包括”、“具有”或其变化形式的方面，这样的术语意欲以类似于术语“包含”当被用作在权利要求中的过渡词时被解释的那样的方式是包含性的。
在各个实施例中，被施加到存储器装置的电压被图示为线性的。在其他实施例中，电压可以是非线性的或阶梯性函数等。
而且，在此使用词“示例性”来表示作为示例、实例或例示。在此被描述为“示例性”的任何方面或设计不必然被解释为相对于其他方面或设计是优选的或有益的。而是，词示例性的使用意欲以具体的方式来提供概念。在本申请中使用的术语“或”意欲表示包含性的“或”，而不是排他的“或”。即，除非另外指定或从上下文清楚，“X使用A或B”意欲表示自然包含的置换的任何一种。即，如果X使用A；X使用B；或X使用A和B，则在上述情况的任何一种下满足“X使用A或B”。另外，在本申请和所附的权利要求中使用的冠词“一个”应当一般被解释为表示“一个或多个”，除非另外指定或从上下文清楚涉及单数形式。
另外，已经以对于在电子存储器内的数据比特的算法何处处理操作的形式提供了详细说明书的一些部分。这些处理说明或表示是由本领域内的高知用于有效地向其他等同的技术人员传送他们的工作的内容的机制。处理在此一般被设想为导致期望结果的自我一致的行为序列。该行为是要求物理数量的物理操纵的那些。通常，虽然不必然地，但是这些数量采取能够被存储、传送、组合、相比较和/或操纵的电或磁信号的形式。
已经主要因为通常使用的原因而证明方便的是，将这些信号指示为比特、值、元素、符号、字符、项或数字等。然而，应当牢记的是，这些和类似术语的全部与适当的物理数量相关联，并且仅是被应用到这些数量的方便标签。除非来自具体说明或从上述说明显然，可以明白，贯穿所公开的主题，利用诸如处理、计算、复制、模拟、确定或发送等的术语的讨论指的是处理系统的行为和处理和/或类似的消费者或工业电子装置或机器，其将被表示为在电路、寄存器或存储器内的物理(电气或电子)数量的数据或信号操纵或转换为其他数据或信号，该其他数据或信号被类似地表示为在机器或计算机系统存储器或寄存器或其他这样的信息存储器、发送和/或向是装置内的物理数量。
关于由上述组件、架构、电路和处理等执行的各个功能，用于描述这样的组件的术语(包括对于“部件”的引用)意图对应于——除非另外指示——执行所述组件的指定功能的任何组件(例如，在功能上等同)，即使在结构上不等同于所公开的结构，该书公开的结构执行实施例的在此例示的示例性方面中的功能。。另外，虽然已经相对于几种实现方式的仅一种而公开了特定特征，但是这样的特征可以与可以对于任何给定或特定的应用期望或有益的其他实现方式的一个或多个其他特征组合。也可以认识到，实施例包括系统以及计算机可读介质，该计算机可读介质具有计算机可执行指令，用于执行各个处理的行为和/或事件。

Claims (25)

1.一种用于操作存储器电路的方法，所述存储器电路包括电容器结构、选择器装置和MOS晶体管，其中，所述电容器结构包括第一端子和第二端子，所述选择器装置包括连接到所述第二端子的第一电极以及连接到所述MOS晶体管的栅极的第二电极，其中，所述选择器装置与上阈值电压和下阈值电压相关，并且所述MOS晶体管还包括源极和漏极，所述方法包括：
向所述选择器装置的所述第一电极施加大于所述下阈值电压并且小于所述上阈值电压的第一电压，其中，所述选择器装置响应于该第一电压而在高电阻状态中，并且，在所述MOS晶体管的所述栅极上保持第一电荷；
向所述选择器装置的所述第一电极施加大于所述上阈值电压的第二电压，其中，所述选择器装置响应于该第二电压而进入低电阻状态，并且第二电荷在所述MOS晶体管的所述栅极上累积；并且其后
向所述选择器装置的所述第一电极施加大于所述下阈值电压并且小于所述上阈值电压的第三电压，其中，所述选择器装置响应于该第三电压而进入所述高电阻状态，并且，在所述MOS晶体管的所述栅极上保持所述第二电荷的至少一部分，其中，所述第二电荷的所述部分大于所述第一电荷。
2.根据权利要求1所述的方法，其中，施加所述第三电压包括将向所述选择器装置的所述第一电极施加的电压减小为地电位。
3.根据权利要求1所述的方法，
其中，施加所述第一电压包括向所述电容器结构的所述第一端子施加第四电压，其中，所述第四电压在大约0伏特到小于大约3伏特的范围内；并且
其中，施加所述第二电压包括向所述电容器结构的所述第一端子施加第五电压，其中，所述第五电压在大于大约3伏特到大约4伏特的范围内。
4.根据权利要求1所述的方法，还包括：
向所述MOS晶体管的所述源极施加读取电压；
将地电位耦接到所述MOS晶体管的所述漏极；并且
响应于所述读取电压而感测从所述源极到所述漏极流动的第一读取电流，其中，所述第一读取电流与在所述MOS晶体管的所述栅极上保持的电荷的量相关联。
5.根据权利要求4所述的方法，
其中，所述存储器电路的第一状态与在所述MOS晶体管的所述栅极上保持的所述第一电荷相关联；并且
其中，所述存储器电路的第二状态与在所述MOS晶体管的所述栅极上保持的所述第二电荷的所述部分相关联。
6.根据权利要求1所述的方法，还包括：
向所述选择器装置的所述第一电极施加比所述下阈值电压低的第四电压，其中，所述选择器装置进入所述低电阻状态，其中，所述第二电荷的所述部分的一些从所述MOS晶体管的所述栅极散失，并且其中，响应于所述第四电压而在所述MOS晶体管的所述栅极上保持第三电荷；并且
向所述选择器装置的所述第一电极施加大于所述下阈值电压且小于所述上阈值电压的第五电压，其中，所述选择器装置响应于所述第五电压而进入所述高电阻状态中，并且在所述MOS晶体管的所述栅极上保持所述第三电荷的至少一部分，其中，所述第三电荷的所述部分小于所述第二电荷的所述部分。
7.根据权利要求1所述的方法，
其中，所述第一电压和所述第三电压是地电位；
其中，施加所述第二电压包括将向所述选择器装置的所述第一电极施加的电压从地电位向所述第二电压线性地增大。
8.一种存储器装置，包括：
电容器结构，所述电容器结构包括第一端子和第二端子，其中，所述第一端子被配置为所述存储器装置的第一端子，并且被配置为接收多个输入电压；
选择器装置，所述选择器装置包括第一电极和第二电极，其中，所述第一电极耦接到所述电容器的所述第二端子，其中，当在所述第一电极和所述第二电极之间施加第一电压时所述选择器装置处于高电阻状态，其中，所述第一电压大于负阈值电压并且小于正阈值电压，并且其中，当在所述第一电极和所述第二电极之间施加第二电压时所述选择器装置处于低电阻状态，其中，所述第二电压大于所述正阈值电压；以及
MOS晶体管，所述MOS晶体管耦接到所述选择器装置，其中，所述MOS晶体管包括栅极、源极和漏极，所述栅极耦接到所述选择器装置的所述第二电极，其中，所述MOS晶体管响应于在所述栅极上存储的电荷的量值处于高导电状态或低导电状态。
9.根据权利要求8所述的存储器装置，其中，所述选择器装置的所述高电阻状态与所述选择器装置的所述低电阻状态的比率在大约1x109:1到大约1x1011:1的范围内。
10.根据权利要求8所述的存储器装置，还包括至少一个额外MOS晶体管，所述至少一个额外MOS晶体管耦接到所述MOS晶体管的所述源极或所述漏极，其中，所述至少一个额外MOS晶体管被配置为将所述存储器装置与在存储器阵列中的其他存储器装置电耦接或去电耦接。
11.根据权利要求8所述的存储器装置，其中，所述正阈值电压在大约0.5伏特到大约1.7伏特的范围内。
12.根据权利要求8所述的存储器装置，
其中，所述第二电压大于所述正阈值电压或小于负阈值电压；并且
其中，所述负阈值电压在大约-0.3伏特到大约-1.7伏特的范围内。
13.根据权利要求11所述的存储器装置，
其中，响应于被施加到所述存储器装置的所述第一端子的电压而在所述选择器装置的所述第一电极和所述第二电极之间施加所述第二电压；并且
其中，所述电压在大约3.5伏特到大约4.5伏特的范围内。
14.根据权利要求8所述的存储器装置，其中，所述选择器装置包括：
所述第一电极，其包含第一金属材料；
与所述第一电极接触的选择器材料的层；
所述第二电极，其与所述选择器材料的所述层接触，并且包含第二金属材料；
其中，所述第一金属材料被配置为响应于大于所述正阈值电压的电压被施加在所述第一电极和所述第二电极之间而向所述选择器材料提供导电离子，
其中，所述选择器材料被配置为响应于大于所述正阈值电压的电压被施加在所述第一电极和所述第二电极之间而允许所述导电离子在所述选择器材料的所述层内渗透。
15.一种电路，包括：
电压源，其被配置为提供编程电压、擦除电压和读取电压；
电容器结构，其耦接到所述电压源，其中，所述电容器结构包括第一端子和第二端子，其中所述第一端子耦接到所述电压源；
选择器装置，所述选择器装置耦接到所述电容器结构，其中，所述选择器装置包括第一电极和第二电极，其中所述第一电极耦接到所述电容器的所述第二端子，其中，所述选择器装置被配置为响应于第一电压被施加到所述电容器结构的所述第一端子而处于低电阻状态，其中，所述第一电压包括所述编程电压和所述擦除电压，并且其中，所述选择器装置被配置为响应于所述读取电压被施加到所述电容器结构的所述第一端子而处于高电阻状态；以及
连接到所述选择器装置的MOS晶体管，其中，所述MOS晶体管包括源极、漏极、在所述源极和漏极之间的沟道以及耦接到所述选择器装置的所述第二电极的栅极，其中，所述栅极被配置为响应于所述编程电压被施加到电容器结构的所述第一端子而累积第一电荷，其中，所述栅极被配置为响应于所述擦除电压被施加到所述电容器结构的所述第一端子而累积第二电荷，并且其中，所述栅极被配置为响应于所述读取电压被施加到所述电容器结构的所述第一端子而保持在所述栅极上累积的电荷的累积，其中，当所述栅极保持所述第一电荷的累积时，在所述源极和所述漏极之间的所述沟道在导电状态中，并且其中，当所述栅极保持所述第二电荷的累积时，在所述源极和所述漏极之间的所述沟道在不导电状态中，其中，所述第一电荷大于所述第二电荷，并且其中，所述沟道具有大约0.200微米的深度，并且所述栅极具有小于大约0.100微米的宽度。
16.根据权利要求15所述的电路，其中，所述高电阻状态与所述低电阻状态的电阻的比率在大约1x109:1到1x1011:1的范围内。
17.根据权利要求15所述的电路，还包括电流传感器，所述电流传感器耦接到所述MOS晶体管的所述源极，其中，所述电流传感器被配置为确定在所述源极和所述漏极之间的所述沟道是在所述导电状态还是在所述不导电状态中。
18.根据权利要求15所述的电路，
其中，所述编程电压包括大于第一正电压的第一电压，并且
其中，所述擦除电压包括小于第一负电压的第二电压。
19.根据权利要求18所述的电路，其中，所述读取电压大于所述第一负电压，并且小于所述第一正电压。
20.根据权利要求18所述的电路，其中，所述第一正电压在大约3伏特至大约5伏特的范围内。
21.根据权利要求15所述的电路，其中，所述高电阻状态的电阻大于1GΩ。
22.根据权利要求15所述的电路，还包括：
第二MOS晶体管，其连接到所述MOS晶体管，其中，所述第二MOS晶体管包括第二源极、第二漏极和第二栅极，其中，所述第二MOS晶体管的所述第二源极或所述第二漏极分别耦接到所述MOS晶体管的所述漏极或所述源极；
交叉阵列，其包括多条位线、多条字线和多条启动线，其中，所述电容器结构的所述第一端子经由字线耦接到所述电压源，其中，所述第二MOS晶体管的所述栅极耦接到所述启动线，并且其中，所述第二MOS晶体管的漏极耦接到位线；以及
感测电路，其耦接到所述交叉阵列，其中，所述MOS晶体管的所述源极耦接到所述感测电路的输入端。
23.根据权利要求15所述的电路，其中，所述电路的尺度在20nm工艺以下。
24.根据权利要求15所述的电路，其中，通过半导体芯片的后道工序金属层来形成电路。
25.根据权利要求15所述的电路，其中，所述选择器装置包括：
所述第一电极，其包含第一金属材料；
与所述第一电极接触的选择器材料的层；
所述第二电极，其与所述选择器材料的所述层接触，并且包含第二金属材料；
其中，所述第一金属材料被配置为响应于大于所述正阈值电压的电压被施加在所述第一电极和所述第二电极之间而向所述选择器材料提供导电离子，
其中，所述选择器材料被配置为允许所述导电离子响应于大于所述正阈值电压的电压被施加在所述第一电极和所述第二电极之间而在选择器材料的所述层内渗透。
CN201510401832.9A 2014-07-09 2015-07-09 利用易失性开关双端装置和mos晶体管的非易失性存储器单元 Active CN105304132B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462022594P 2014-07-09 2014-07-09
US62/022,594 2014-07-09
US14/717,185 US9460788B2 (en) 2014-07-09 2015-05-20 Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US14/717,185 2015-05-20

Publications (2)

Publication Number Publication Date
CN105304132A true CN105304132A (zh) 2016-02-03
CN105304132B CN105304132B (zh) 2019-06-18

Family

ID=55068049

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510401832.9A Active CN105304132B (zh) 2014-07-09 2015-07-09 利用易失性开关双端装置和mos晶体管的非易失性存储器单元

Country Status (5)

Country Link
US (3) US9460788B2 (zh)
JP (1) JP6120911B2 (zh)
KR (1) KR101834426B1 (zh)
CN (1) CN105304132B (zh)
TW (1) TWI595483B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110164494A (zh) * 2018-02-13 2019-08-23 美光科技公司 实现快速脉冲操作
CN112309466A (zh) * 2019-07-30 2021-02-02 科洛斯巴股份有限公司 具有选择和控制晶体管的电阻式随机访问存储器和架构
CN114649473A (zh) * 2020-12-18 2022-06-21 力旺电子股份有限公司 电阻式存储单元及其相关的存储单元阵列结构

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
CN105118528B (zh) * 2015-07-14 2017-11-24 江苏时代全芯存储科技有限公司 非挥发性记忆装置、可编程电路以及内容可定址记忆体
CN105097023B (zh) * 2015-07-22 2017-12-12 江苏时代全芯存储科技有限公司 非挥发性存储单元以及非挥发性存储装置
US9508399B1 (en) * 2016-05-03 2016-11-29 HGST Netherlands B.V. Residual capacitance performance booster
DE102016110384A1 (de) * 2016-06-06 2017-12-07 Infineon Technologies Ag Verfahren zum Halbleiterbauelementdesign und zur Halbleiterbauelementherstellung sowie entsprechende Halbleiterbauelemente
US9824767B1 (en) * 2016-06-29 2017-11-21 Intel Corporation Methods and apparatus to reduce threshold voltage drift
FR3056011B1 (fr) * 2016-09-09 2019-05-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de selection d’une cellule memoire
US10580978B2 (en) 2017-01-08 2020-03-03 Intermolecular, Inc. Current compliance layers and memory arrays comprising thereof
US10096362B1 (en) * 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US10297316B2 (en) 2017-08-28 2019-05-21 Macronix International Co., Ltd. Phase change memory apparatus and read control method to reduce read disturb and sneak current phenomena
US11195578B2 (en) 2017-09-29 2021-12-07 Intel Corporation 1S-1C DRAM with a non-volatile CBRAM element
US10991435B2 (en) 2017-09-29 2021-04-27 Intel Corporation Vertical flash memory cell with selector for fast read
CN111223868A (zh) * 2018-11-27 2020-06-02 钰成投资股份有限公司 半导体非挥发性存储元件结构
US11114448B2 (en) 2019-07-09 2021-09-07 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11183236B2 (en) * 2019-07-31 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with built-in amplifying function, memory device and method using the same
JP2021047937A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US11043497B1 (en) * 2019-12-19 2021-06-22 Micron Technology, Inc. Integrated memory having non-ohmic devices and capacitors
US11423981B2 (en) * 2020-12-10 2022-08-23 Micron Technology, Inc. Decoding for a memory device
US20230111804A1 (en) * 2021-10-11 2023-04-13 Nuvoton Technology Corporation Method and apparatus for analog floating gate memory cell

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101252019A (zh) * 2007-02-23 2008-08-27 松下电器产业株式会社 非易失性半导体存储器件
US20120033483A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
US20120063203A1 (en) * 2010-09-02 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
CN102598266A (zh) * 2009-11-20 2012-07-18 株式会社半导体能源研究所 半导体装置
KR101357847B1 (ko) * 2012-09-07 2014-02-05 창원대학교 산학협력단 싱글 폴리 이이피롬 메모리

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01123645A (ja) 1987-11-05 1989-05-16 Fuji Electric Co Ltd 電気集じん装置
JP2000058681A (ja) * 1998-08-05 2000-02-25 Matsushita Electron Corp 不揮発性半導体メモリ装置及びその駆動方法
JP4212079B2 (ja) 2000-01-11 2009-01-21 ローム株式会社 表示装置およびその駆動方法
US8218350B2 (en) 2000-02-11 2012-07-10 Axon Technologies Corporation Programmable metallization cell structure including an integrated diode, device including the structure, and method of forming same
JP2001249324A (ja) 2000-03-03 2001-09-14 Hitachi Ltd 液晶表示装置
US6855975B2 (en) 2002-04-10 2005-02-15 Micron Technology, Inc. Thin film diode integrated with chalcogenide memory cell
TWI233204B (en) 2002-07-26 2005-05-21 Infineon Technologies Ag Nonvolatile memory element and associated production methods and memory element arrangements
US6870755B2 (en) 2002-08-02 2005-03-22 Unity Semiconductor Corporation Re-writable memory with non-linear memory element
US6917078B2 (en) 2002-08-30 2005-07-12 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
US6795338B2 (en) 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide
US7589343B2 (en) 2002-12-13 2009-09-15 Intel Corporation Memory and access device and method therefor
DE10320239B4 (de) 2003-05-07 2006-06-01 Infineon Technologies Ag DRAM-Speicherzelle und Verfahren zum Herstellen einer solchen DRAM-Speicherzelle
US7274064B2 (en) 2003-06-09 2007-09-25 Nanatero, Inc. Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
US6849891B1 (en) 2003-12-08 2005-02-01 Sharp Laboratories Of America, Inc. RRAM memory cell electrodes
US7176530B1 (en) 2004-03-17 2007-02-13 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having n-channel channel-junction field-effect transistor
US7339818B2 (en) 2004-06-04 2008-03-04 Micron Technology, Inc. Spintronic devices with integrated transistors
US6990017B1 (en) 2004-06-30 2006-01-24 Intel Corporation Accessing phase change memories
US7307268B2 (en) 2005-01-19 2007-12-11 Sandisk Corporation Structure and method for biasing phase change memory array for reliable writing
US7154774B2 (en) 2005-03-30 2006-12-26 Ovonyx, Inc. Detecting switching of access elements of phase change memory cells
US7280390B2 (en) 2005-04-14 2007-10-09 Ovonyx, Inc. Reading phase change memories without triggering reset cell threshold devices
US7382028B2 (en) 2005-04-15 2008-06-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming silicide and semiconductor device formed thereby
JP4684297B2 (ja) 2005-10-19 2011-05-18 富士通株式会社 不揮発性半導体記憶装置の書き込み方法
US7187577B1 (en) 2005-11-23 2007-03-06 Grandis, Inc. Method and system for providing current balanced writing for memory cells and magnetic devices
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
US8014199B2 (en) 2006-05-22 2011-09-06 Spansion Llc Memory system with switch element
US7824943B2 (en) 2006-06-04 2010-11-02 Akustica, Inc. Methods for trapping charge in a microelectromechanical system and microelectromechanical system employing same
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
JP4869006B2 (ja) 2006-09-27 2012-02-01 株式会社東芝 半導体記憶装置の制御方法
JP4560025B2 (ja) 2006-09-29 2010-10-13 株式会社東芝 磁気ランダムアクセスメモリ及びその製造方法
JP4118942B2 (ja) 2006-10-16 2008-07-16 松下電器産業株式会社 不揮発性記憶素子およびその製造方法
US10134985B2 (en) 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
JP2008160031A (ja) 2006-12-26 2008-07-10 Sony Corp 記憶素子及びメモリ
CN101501851B (zh) 2006-12-28 2010-11-17 松下电器产业株式会社 电阻变化型元件和电阻变化型存储装置
JP4221031B2 (ja) 2007-02-09 2009-02-12 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US7382647B1 (en) 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
JP5152173B2 (ja) 2007-03-01 2013-02-27 富士通株式会社 半導体装置及びその製造方法
US7704788B2 (en) 2007-04-06 2010-04-27 Samsung Electronics Co., Ltd. Methods of fabricating multi-bit phase-change memory devices and devices formed thereby
US7579612B2 (en) 2007-04-25 2009-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory device having enhanced resist ratio and method of manufacturing same
JP2008277543A (ja) 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
US7577024B2 (en) 2007-05-25 2009-08-18 Intel Corporation Streaming mode programming in phase change memories
US7995371B2 (en) 2007-07-26 2011-08-09 Unity Semiconductor Corporation Threshold device for a memory array
JP2009117003A (ja) 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法
US7786464B2 (en) 2007-11-20 2010-08-31 Infineon Technologies Ag Integrated circuit having dielectric layer including nanocrystals
US7897953B2 (en) 2008-01-16 2011-03-01 Micron Technology, Inc. Multi-level programmable PCRAM memory
US7961506B2 (en) 2008-02-05 2011-06-14 Micron Technology, Inc. Multiple memory cells with rectifying device
US7961507B2 (en) 2008-03-11 2011-06-14 Micron Technology, Inc. Non-volatile memory with resistive access component
US7830698B2 (en) 2008-04-11 2010-11-09 Sandisk 3D Llc Multilevel nonvolatile memory device containing a carbon storage material and methods of making and using same
JP2009267185A (ja) * 2008-04-28 2009-11-12 Sharp Corp 不揮発性半導体記憶装置
JP2010003916A (ja) 2008-06-20 2010-01-07 Elpida Memory Inc 半導体装置及びその製造方法
JP2010009669A (ja) 2008-06-26 2010-01-14 Toshiba Corp 半導体記憶装置
JP5459999B2 (ja) 2008-08-08 2014-04-02 株式会社東芝 不揮発性半導体記憶素子、不揮発性半導体装置及び不揮発性半導体素子の動作方法
JP2010087007A (ja) 2008-09-29 2010-04-15 Elpida Memory Inc 相変化メモリ装置及びその製造方法
KR101596228B1 (ko) * 2008-10-02 2016-02-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US7933136B2 (en) 2008-11-07 2011-04-26 Seagate Technology Llc Non-volatile memory cell with multiple resistive sense elements sharing a common switching device
JP2010118128A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 強誘電体メモリ
US8067815B2 (en) 2008-12-11 2011-11-29 Macronix International Co., Lt.d. Aluminum copper oxide based memory devices and methods for manufacture
JP2010146665A (ja) 2008-12-19 2010-07-01 Toshiba Corp 抵抗変化型不揮発性半導体メモリ
US8455855B2 (en) 2009-01-12 2013-06-04 Micron Technology, Inc. Memory cell having dielectric memory element
JP5367400B2 (ja) 2009-02-12 2013-12-11 株式会社東芝 半導体記憶装置、及びその製造方法
US7978510B2 (en) 2009-03-01 2011-07-12 International Businesss Machines Corporation Stochastic synapse memory element with spike-timing dependent plasticity (STDP)
WO2010104918A1 (en) 2009-03-10 2010-09-16 Contour Semiconductor, Inc. Three-dimensional memory array comprising vertical switches having three terminals
JP4846816B2 (ja) 2009-03-19 2011-12-28 株式会社東芝 抵抗変化型メモリ
US8420478B2 (en) 2009-03-31 2013-04-16 Intermolecular, Inc. Controlled localized defect paths for resistive memories
KR20100111165A (ko) 2009-04-06 2010-10-14 삼성전자주식회사 3차원 메모리 소자
KR101530118B1 (ko) 2009-07-10 2015-06-18 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 진성 정류기를 갖는 멤리스티브 접합
JP2011023645A (ja) 2009-07-17 2011-02-03 Sharp Corp 不揮発性可変抵抗素子を用いた半導体記憶装置
KR20110020533A (ko) 2009-08-24 2011-03-03 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
US8274130B2 (en) 2009-10-20 2012-09-25 Sandisk 3D Llc Punch-through diode steering element
US8072795B1 (en) 2009-10-28 2011-12-06 Intermolecular, Inc. Biploar resistive-switching memory with a single diode per memory cell
WO2011056281A1 (en) 2009-11-06 2011-05-12 Rambus Inc. Three-dimensional memory array stacking structure
JP5558090B2 (ja) 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
US8045364B2 (en) 2009-12-18 2011-10-25 Unity Semiconductor Corporation Non-volatile memory device ion barrier
US8415731B2 (en) * 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
EP2532005A4 (en) 2010-02-07 2016-06-22 Zeno Semiconductor Inc SEMICONDUCTOR MEMORY DEVICE HAVING AN ELECTRICALLY FLOATING BODY TRANSISTOR, SEMICONDUCTOR MEMORY DEVICE HAVING A VOLATILE AND NON-VOLATILE FUNCTION, AND METHOD OF OPERATION THEREOF
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
WO2011156787A2 (en) 2010-06-11 2011-12-15 Crossbar, Inc. Pillar structure for memory device and method
US8411485B2 (en) 2010-06-14 2013-04-02 Crossbar, Inc. Non-volatile variable capacitive device including resistive memory cell
US8737111B2 (en) 2010-06-18 2014-05-27 Sandisk 3D Llc Memory cell with resistance-switching layers
US8520425B2 (en) 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
US8351241B2 (en) 2010-06-24 2013-01-08 The Regents Of The University Of Michigan Rectification element and method for resistive switching for non volatile memory device
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
US20120007035A1 (en) 2010-07-12 2012-01-12 Crossbar, Inc. Intrinsic Programming Current Control for a RRAM
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
JP5566217B2 (ja) 2010-07-30 2014-08-06 株式会社東芝 不揮発性記憶装置
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
KR101755234B1 (ko) 2010-08-26 2017-07-07 삼성전자 주식회사 비휘발성 메모리 장치
TWI431762B (zh) 2010-09-16 2014-03-21 Univ Nat Sun Yat Sen 電阻式記憶體元件及其製作方法
US8767441B2 (en) 2010-11-04 2014-07-01 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
KR101811308B1 (ko) 2010-11-10 2017-12-27 삼성전자주식회사 저항 변화 체를 갖는 비 휘발성 메모리 소자 및 그 제조방법
JP2012134439A (ja) 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法
WO2012102183A1 (en) 2011-01-26 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012174766A (ja) 2011-02-18 2012-09-10 Toshiba Corp 不揮発性抵抗変化素子
JP5584155B2 (ja) 2011-03-16 2014-09-03 株式会社東芝 半導体メモリ
US8320160B2 (en) * 2011-03-18 2012-11-27 Crossbar, Inc. NAND architecture having a resistive memory cell connected to a control gate of a field-effect transistor
FR2973554B1 (fr) 2011-04-04 2013-04-12 Commissariat Energie Atomique "dispositif electronique de type selecteur"
WO2012178114A2 (en) 2011-06-24 2012-12-27 Rambus Inc. Resistance memory cell
US8598562B2 (en) 2011-07-01 2013-12-03 Micron Technology, Inc. Memory cell structures
JP5548170B2 (ja) 2011-08-09 2014-07-16 株式会社東芝 抵抗変化メモリおよびその製造方法
JP5964438B2 (ja) 2011-10-03 2016-08-03 インヴェンサス・コーポレイション パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化
JP5266429B1 (ja) 2011-12-02 2013-08-21 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
KR101338360B1 (ko) 2012-04-04 2013-12-06 광주과학기술원 선택 소자, 이를 포함하는 비휘발성 메모리 셀 및 이의 제조방법
JP5996324B2 (ja) 2012-08-07 2016-09-21 シャープ株式会社 不揮発性半導体記憶装置とその製造方法
US8987796B2 (en) 2012-08-17 2015-03-24 Ps4 Luxco S.A.R.L. Semiconductor device having semiconductor pillar
TWI489461B (zh) 2012-09-04 2015-06-21 Ind Tech Res Inst 電阻式記憶體結構、其操作方法及製作方法
JP2014075424A (ja) 2012-10-03 2014-04-24 Toshiba Corp 不揮発性可変抵抗素子、制御装置および記憶装置
US8969843B2 (en) 2013-02-21 2015-03-03 Kabushiki Kaisha Toshiba Memory device
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9099645B2 (en) 2013-03-22 2015-08-04 Kabushiki Kaisha Toshiba Resistance random access memory device
US9128119B2 (en) 2013-03-29 2015-09-08 Hamilton Sundstrand Corporation Electrical circuit testing
WO2015025500A1 (ja) 2013-08-19 2015-02-26 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード
US9312005B2 (en) 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
US8995169B1 (en) 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
JP2015056642A (ja) 2013-09-13 2015-03-23 株式会社東芝 半導体記憶装置
US9460931B2 (en) 2013-09-17 2016-10-04 Sandisk Technologies Llc High aspect ratio memory hole channel contact formation
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
US9275730B2 (en) 2014-04-11 2016-03-01 Micron Technology, Inc. Apparatuses and methods of reading memory cells based on response to a test pulse
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US9425390B2 (en) 2014-10-16 2016-08-23 Micron Technology, Inc. Select device for memory cell applications
US9356074B1 (en) 2014-11-17 2016-05-31 Sandisk Technologies Inc. Memory array having divided apart bit lines and partially divided bit line selector switches
US20170104031A1 (en) 2015-10-07 2017-04-13 Intermolecular, Inc. Selector Elements

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101252019A (zh) * 2007-02-23 2008-08-27 松下电器产业株式会社 非易失性半导体存储器件
CN102598266A (zh) * 2009-11-20 2012-07-18 株式会社半导体能源研究所 半导体装置
US20120033483A1 (en) * 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
US20120063203A1 (en) * 2010-09-02 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
KR101357847B1 (ko) * 2012-09-07 2014-02-05 창원대학교 산학협력단 싱글 폴리 이이피롬 메모리

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110164494A (zh) * 2018-02-13 2019-08-23 美光科技公司 实现快速脉冲操作
CN112309466A (zh) * 2019-07-30 2021-02-02 科洛斯巴股份有限公司 具有选择和控制晶体管的电阻式随机访问存储器和架构
CN112309466B (zh) * 2019-07-30 2024-05-17 昕原半导体(上海)有限公司 具有选择和控制晶体管的电阻式随机访问存储器和架构
CN114649473A (zh) * 2020-12-18 2022-06-21 力旺电子股份有限公司 电阻式存储单元及其相关的存储单元阵列结构

Also Published As

Publication number Publication date
JP2016033847A (ja) 2016-03-10
US9460788B2 (en) 2016-10-04
US10658033B2 (en) 2020-05-19
US10210929B1 (en) 2019-02-19
CN105304132B (zh) 2019-06-18
TWI595483B (zh) 2017-08-11
JP6120911B2 (ja) 2017-04-26
TW201610991A (zh) 2016-03-16
US20200051630A1 (en) 2020-02-13
KR20160008466A (ko) 2016-01-22
KR101834426B1 (ko) 2018-03-06
US20160012886A1 (en) 2016-01-14

Similar Documents

Publication Publication Date Title
CN105304132A (zh) 利用易失性开关双端装置和mos晶体管的非易失性存储器单元
CN105118916B (zh) 电阻式存储器架构和装置
US20210280246A1 (en) Selector device for two-terminal memory
US9397291B1 (en) RRAM with dual mode operation
CN105244058B (zh) 使用选择器器件保持特性的非易失性存储器器件感测方法
US9698201B2 (en) High density selector-based non volatile memory cell and fabrication
US20140269002A1 (en) Two-terminal memory with intrinsic rectifying characteristic
CN105336366A (zh) 包含并联晶体管和双端子开关器件的nand阵列
US10096362B1 (en) Switching block configuration bit comprising a non-volatile memory cell
US10134984B1 (en) Two-terminal memory electrode comprising a non-continuous contact surface
US20140185358A1 (en) Resistive random access memory with non-linear current-voltage relationship
US9355717B1 (en) Memory array with embedded source line driver and improved voltage regularity
US10115819B2 (en) Recessed high voltage metal oxide semiconductor transistor for RRAM cell

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant