CN112309466A - 具有选择和控制晶体管的电阻式随机访问存储器和架构 - Google Patents

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Abstract

本发明涉及具有选择和控制晶体管的电阻式随机访问存储器和架构。半导体设备包括存储设备，分别包括与控制晶体管串联的选择器晶体管和存储单元，其中该控制晶体管连接到该存储单元。半导体设备的控制线沿第一方向延伸，并且第一控制线连接到第一存储设备控制晶体管和第二存储设备控制晶体管。字线沿第一方向延伸，并且第一字线连接到第一存储设备选择器晶体管和第二存储设备选择器晶体管。位线在第二方向上延伸，第一位线连接到第一存储设备存储单元，第二位线连接到第二存储设备存储单元。源极线在第二方向上延伸，并且第一源极线连接到第一存储设备选择器晶体管和第二存储设备选择器晶体管。

Description

具有选择和控制晶体管的电阻式随机访问存储器和架构
本专利申请要求于2019年7月30日提交的美国临时申请62/ 880,246的权益，其标题为“具有选择和控制晶体管的随机访问存储器和体系结构”，在此通过引用将其全部内容和所有目的合并于此。
技术领域
本申请的实施例涉及计算设备。更具体地，本申请的实施例涉及用于计算设备的有效存储器结构。
背景技术
在各种实施例中，本发明的发明人希望在保持存储器性能的同时减小存储器结构的尺寸。发明人考虑的一种方法是减小在存储设备内使用的访问晶体管的尺寸。然而，由发明人确定的，仅晶体管尺寸的减小，在使用这种晶体管从存储单元读取和写入时会引起问题。这样的问题包括在存储器中尺寸减小的晶体管内的在源极和漏极之间的意外泄漏电流，到衬底的泄漏电流，沟道击穿等等。
鉴于以上情况，期望没有上述缺点的用于计算设备的新存储器结构。
发明内容
本发明的实施例包括在存储设备内使用两个晶体管。更具体地，现在使用两个晶体管来控制在位线和源极线之间的双端存储设备的端子的耦合和去耦合。在各种实施例中，字线耦合至第一晶体管并用于控制第一晶体管，并且控制线耦合至第二晶体管并用于控制第二晶体管。
本公开的各方面提供用于电阻式开关存储设备的阵列的架构。该阵列的存储设备包括与选择器晶体管电串联并且与非易失性电阻式开关存储单元串联的控制晶体管。该架构提供了连接到该控制晶体管的控制栅极的控制线和连接到该选择器晶体管的控制栅极的字线。该架构促进了该控制线和该字线上的独立电功率，从而使该控制晶体管和该选择器晶体管能够独立激活或停用。另外，该架构在该存储设备的第一端提供连接至该选择器晶体管的沟道节点(例如，源极，漏极) 的源极线，并且在该存储设备的第二端提供连接至该电阻式开关存储单元的第一端子的位线。此外，该位线是在第二存储设备的第二电阻开关存储单元的第一端子处连接到该第二存储设备的共享扩散线(或共享金属导体/电线)。
在所公开的主题的一个或多个方面，提供了一种半导体设备。该半导体设备可以包括半导体衬底，该半导体衬底包括布置在该半导体衬底上的多个存储设备。每个存储设备可以分别包括选择器晶体管，控制晶体管和两个端子存储单元。该选择器晶体管可以耦合到该控制晶体管，并且该控制晶体管可以耦合到该双端存储单元的第一端子。此外，多条控制线可以设置在该半导体衬底上并连接到该多个存储设备，其中，该多条控制线在第一方向上延伸。该多个控制线中的第一控制线可以连接到该多个存储设备中的第一者的控制晶体管和该多个存储设备中的第二者的控制晶体管。除上述之外，可以将在该第一方向上延伸的多条字线设置在该半导体衬底上并连接到该多个存储设备。该多个字线中的第一者可以连接到该第一存储设备的选择器晶体管和该第二存储设备的选择器晶体管。更进一步，可以将在与该第一方向不同的第二方向上延伸的多条位线设置在该半导体衬底上并连接到该多个存储设备。该多条位线中的第一者可以连接到该第一存储设备中的双端存储单元的第二端，并且该多条位线中的第二者可以连接到该第二存储设备中的双端存储器的第二端。沿该第二方向延伸的多条源极线也可以设置在该半导体衬底上并连接到该多个存储设备。该多个源极线中的第一者可以连接到该第一存储设备的该选择器晶体管和该第二存储设备的该选择器晶体管。
在本文公开的其他方面，公开了一种用于操作具有多个存储设备的半导体设备的方法，该多个存储设备包括第一存储设备，第二存储设备，第三存储设备和第四存储设备。该方法可以包括在来自多条控制线的第一控制线上施加第一正向偏压，其中该第一控制线可以耦合到与该第一存储设备相关联的第一控制晶体管以及与该第二存储设备相关联的第二控制晶体管，并且其中，该第一控制晶体管和该第二控制晶体管回应于该第一正向偏压而进入导通状态。该方法还可以包括：在施加该第一正向偏压的同时，在连接到与该第三存储设备相关联的第三控制晶体管和与该第四存储设备相关联的第四控制晶体管连接的第二控制线上施加第二正向偏压。该第二正向偏压可以小于该第一正向偏压，并且该第三控制晶体管和该第四控制晶体管回应于该第二正向偏压而保持在非导通状态。另外，该方法可以包括：在施加该第一正向偏压同时，在从连接到与该第一存储设备相关联的第一选择器晶体管和与该第二存储设备相关联的第二选择器晶体管的多条字线的第一字线上施加第三正向偏压。此外，该第一选择器晶体管和该第二选择器晶体管可以响应于该第三正向偏压而进入导通状态。在一些实施例中，该方法可以包括：在施加该第一正向偏压同时，在连接到与该第三存储设备相关联的第三选择器晶体管和与该第四存储设备相关联的第四选择器晶体管连接的第二字线上施加接地信号。回应于该接地信号，该第三选择器晶体管和该第四选择器晶体管可以保持在非导通状态。此外，该方法可以包括：在施加该第一正向偏压同时，在连接到与该第一存储设备相关联的第一双端子存储器和与该第三存储设备相关联的第三双端子存储器的第一位线上施加接地信号，以及在连接到与该第二存储器装置相关联的第二双端存储器和与该第四存储器装置相关联的第四双端存储器的第二位线上施加第四正向偏压。
在其他实施例中，公开了一种用于操作具有多个存储设备的半导体设备的方法，该多个存储设备包括第一存储设备，第二存储设备，第三存储设备和第四存储设备。该方法可以包括在连接到与该第一存储设备相关联的第一控制晶体管和与该第二存储设备相关联的第二控制晶体管的第一控制线上施加第一正向偏压。此外，该第一控制晶体管和该第二控制晶体管可以响应于该第一正向偏压而进入导通状态。该方法可以另外包括：在施加该第一正向偏压的同时，在连接到与该第三存储设备相关联的第三控制晶体管和与该第四存储设备相关联的第四控制晶体管的第二控制线上施加接地信号。而且，该第三控制晶体管和该第四控制晶体管可以响应于该接地信号而保持在非导通状态。在又一些实施例中，该方法可以包括在施加第一正向偏压的同时，在连接至与该第一存储设备相关联的第一选择器晶体管和与该第二存储器相关联的第二选择晶体管的第一字线上施加第二正向偏压。另外，该第三选择器晶体管和该第四选择器晶体管可以响应于该第二正向偏压而进入导通状态。除上述之外，该方法可以包括在施加第一正向偏压同时，在与该第三存储设备相关联的第三选择器晶体管和与该第四存储设备相关联的第四选择器晶体管连接的第二字线上施加第三正向偏压信号。另外，回应于该第三正向偏压，该第三选择器晶体管和该第四选择器晶体管可以保持在非导通状态。在一个或多个另外的实施例中，该方法可以包括在施加该第一正向偏压同时，在连接到与该第一存储设备相关联的第一双端子存储器以及连接到与该第三存储设备相关联的第三双端子的第一位线上施加第四正向偏压信号，并在连接到与该第二存储器设备相关联的第二终端存储器和与该第四存储器设备相关联的第四终端存储器的第二位线上施加接地信号。在又一个实施例中，该方法可以包括在施加该第一正向偏压同时，在连接到该第一存储设备，该第二存储设备，该第三存储设备和该第四存储设备的第一源极线上施加第五正向偏压。
以下描述和附图阐述了说明书的某些说明性方面。然而，这些方面仅指示可以采用本说明书的原理的各种方式中的几种。当结合附图考虑时，根据说明书的以下详细描述，说明书的其他优点和新颖特征将变得显而易见。
附图说明
在结合附图考虑以下详细描述时，本发明的许多方面，实施例，目的和优点将变得显而易见，其中，相同的附图标记始终表示相同的部分。在本说明书中，阐述了许多具体细节以便提供对本公开的透彻理解。然而，应当理解，可以在没有这些具体细节的情况下，或者在其他方法，部件，材料等的情况下实践本公开的某些方面。在其他情况下，以框图形式示出了公知的结构和设备以便于描述本公开；
图1示出了示例性非易失性存储设备的电路图以及用于操作存储设备的控制架构；
图1A描绘了另一实施例中的用于晶体管和双端存储单元电路设备的栅极诱发的漏极泄漏现象的示例；
图2描绘了样本存储设备阵列的电路图和用于操作该存储设备阵列的存储设备的控制架构；
图3示出了示例性存储设备阵列的电路图以及在擦除操作期间该存储设备阵列的存储设备的电压图；
图4描绘了本公开的一个或多个另外的实施例中的示例性存储设备阵列的电路图；
图5，图6和图7示出了一个实施例中的用于制造存储设备阵列的示例方法的流程图以及用于操作该阵列的架构；
图8和图9描绘了另一实施例中的用于操作存储器设备阵列的示例方法的流程图；
图10和图11示出了根据本公开的又一实施例的用于操作存储器设备阵列的示例方法的流程图；
图12示出了根据本文提出的某些实施例的示例电子操作环境的框图；
图13描绘了用于实现本公开的一个或多个公开的实施例的示例计算环境的框图。
具体实施方式
顾名思义，双端存储设备具有两个端子或电极。在本文中，术语“电极”和“端子”可互换使用。通常，将两个端子存储器的第一电极称为“顶部电极”(TE)，将两个端子存储器的第二电极称为“底部电极”(BE)，但应理解的是双端存储设备的两个电极可以根据任何合适的布置，包括水平布置，其中存储单元的组件(基本上)并排而不是彼此叠置。位于双端存储设备的TE和BE之间的通常是一个接口层，有时称为交换层，电阻性交换介质(RSM)或电阻性交换层(RSL)。当结合有RSM时，该双端存储设备可以称为(双端)电阻式开关设备。本公开的各种实施例提供了一种存储设备的阵列，其分别包括与两个晶体管串联连接的双端电阻开关装置。还提供了控制和操作存储设备阵列的结构。
一般来说，存储单元的组成可能会因设备的不同而有所不同，选择不同组件以实现所需特性(例如，易失性/非易失性，开/关电流比，切换时间，读取时间，存储器耐用性，编程/擦除周期等)。基于丝线的装置的一个示例可以包括：导电层，例如金属，金属合金，金属氮化物(例如，包括TiN，TaN，TiW或其他合适的金属化合物)，可选的界面层(例如，掺杂的p型(或n型)硅(Si)承载层(例如，p型或 n型Si承载层，p型或n型多晶硅，p型或n型多晶硅SiGe等))，电阻切换层(RSL)和能够电离的含有源金属的层。在合适的条件下，含有源金属的层可以向RSL提供形成细丝的离子。在这样的实施例中，导电细丝(例如，由离子形成)可以促进通过RSL的至少一个子集的导电性，并且基于细丝的设备的电阻可以例如通过灯丝和导电层之间的隧穿电阻来确定。具有这种特性的存储单元可以被描述为基于丝状的装置。
RSL(其在本领域中也可以称为电阻切换介质(RSM))可以包括例如未掺杂的非晶含硅层，具有本征特性的半导体层，氮化硅(例如 SiN，Si3 N4，SiNx等)，Si亚氧化物(例如SiOx，其中x的值在0.1 和2之间)，Si亚氮化物，金属氧化物，金属氮化物，非化学计量的硅化合物等等。适用于RSL的材料的其他示例可以包括SixGeyOz(其中x，y和z分别为合适的正数)，氧化硅(例如，SiON，其中N为合适的正数)，氮氧化硅，未掺杂的非晶硅(a-Si)，非晶SiGe(a-SiGe)，TaOB (其中B是适当的正数)，HfOC(其中C是适当的正数)，TiOD(其中 D是适当的数)，Al2OE(其中E是合适的正数)，等等，氮化物(例如 AlN，SiN)或其合适的组合。
在一些实施例中，用作非易失性存储设备的一部分的RSL(非易失性RSL)可包括相对大量(例如，与易失性选择器装置相比)的材料空隙或缺陷以在RSL中捕获中性金属颗粒(至少在低压下)。大量的空隙或缺陷可以促进中性金属颗粒的厚而稳定的结构的形成。在这种结构中，这些捕获的颗粒可以在没有外部刺激(例如，电功率)的情况下将非易失性存储设备保持在低电阻状态，从而实现非易失性操作。在其他实施例中，用于易失性选择器装置的RSL(易失性RSL)可以具有非常少的材料空隙或缺陷。由于几乎没有捕集颗粒的空隙/缺陷，所以在这种RSL中形成的导电丝极细，并且在没有适当高的外部刺激 (例如，电场，电压，电流，焦耳加热或它们的适当组合)的情况下不稳定。此外，可以选择具有高表面能和在RSL内具有良好扩散性的颗粒。这导致导电细丝可以响应于适当的刺激而迅速形成，但是也很容易变形，例如响应于外部刺激下降到变形量以下而变形。注意，用于选择器设备的易失性RSL和导电丝可以具有与用于非易失性存储设备的易失性RSL和导电丝不同的电特性。例如，选择器装置RSL可以具有较高的材料电阻，并且相较于其他者可以具有较高的开/关电流比。
用于基于丝的存储单元的含有源金属的层可以包括，除其他之外：银(Ag)，金(Au)，钛(Ti)，氮化钛(TiN)或其他合适的钛化合物，镍(Ni)，铜(Cu)，铝(Al)，铬(Cr)，钽(Ta)，铁(Fe)，锰(Mn)，钨(W)，钒(V)，钴(Co)，铂(Pt)，ha(Hf)和钯(Pd)。在本发明的某些方面，其他合适的导电材料以及化合物，氮化物，氧化物，合金或前述或类似材料的组合可用于含有源金属的层。此外，在至少一个实施方案中，可以将非化学计量的化合物，例如非化学计量的金属氧化物或金属氮化物(例如，AlOx，AlNx，CuOx，CuNx，AgOx， AgNx等，其中x是合适的正数0<x<2，对于不同的非化学计量化合物，其值可能不同)或其他合适的金属化合物用于含有源金属的层。
在一个或多个实施例中，公开的丝状电阻开关装置可以包括有源金属层，该有源金属层包括选自以下的金属氮化物：TiNx，TaNx，AlNx， CuNx，WNx和AgNx，其中x是正数。在一个或多个另外的实施例中，有源金属层可以包括选自以下的金属氧化物：TiOx，TaOx，AlOx，CuOx， WOx和AgOx。在又一个或多个实施例中，有源金属层可包括选自以下的金属氧氮化物：TiOaNb，AlOaNb，CuOaNb，WOaNb和AgOaNb，其中a和b为正数。所公开的丝状电阻式开关设备可以进一步包括开关层，该开关层包括选自以下的开关材料：SiOy，AlNy，TiOy，TaOy， AlOy，CuOy，TiNx，TiNy，TaNx，TaNy，SiOx，SiNy，AlNx，CuNx， CuNy，AgNx，AgNy，TiOx，TaOx，AlOx，CuOx，AgOx和AgOy，其中x和y为正数，y大于x。在本发明的实施例的范围内，可以设想和预期上述的各种组合。
在一个示例中，公开的丝状电阻开关装置包括包含金属化合物的颗粒供体层(例如，含有源金属的层)和电阻开关层。在该示例的一个替代实施例中，粒子供体层包括金属氮化物：MNx，例如AgNx，TiNx， AlNx等，并且电阻切换层包括金属氮化物：MNy，例如AgOy，TiOy， AlOy，依此类推，其中y和x是正数，在某些情况下y大于x。在该示例的替代实施例中，粒子供体层包括金属氧化物：MOx，例如AgOx， TiOx，AlOx等，并且电阻切换层包括金属氧化物：MOy，例如AgOy， TiOy，AlOy等等，其中y和x是正数，在某些情况下y大于x。在又一替代方案中，颗粒供体层的金属化合物是MN x(例如，AgN x，TiN x，AlN x等)，并且电阻切换层选自由MOy(例如，AgOy，TiOy，AlOy) 组成的组。等)和SiOy，其中x和y通常是非化学计量值，或者在另一个实施例中反之亦然。
如本文所使用的，代表化合物中一个元素相对于另一元素(或其他元素)的值或比率的变量x，a，b等可以具有适用于各个化合物的不同值，并且无意于表示化合物之间相同或相似的值或比率。关于与本公开内容的实施例类似的与前述示例相似的一些细节可以在以下已被许可给本专利申请的受让人美国专利申请中找到：2007年10月19日提交的申请序列号11/875,541和2009年10月8日提交的申请序列号 12/575,921，以及以下转让给本申请的受让人的美国专利申请：2014 年12月31日提交的申请序列号14/588,185；前述专利申请中的每一个通过引用以其各自整体和出于所有目的的方式合并于此。
应当理解，本文的各种实施例可以利用具有不同物理特性的各种存储单元技术。例如，不同的电阻开关存储单元技术可以具有不同的离散可编程电阻，不同的关联编程/擦除电压以及其他区分特性。例如，本主题公开的各个实施例可以采用双极开关装置，该双极开关装置表现出对具有第一极性的电信号的第一开关响应(例如，编程为一组程序状态之一)和对具有第二极性的电信号的第二开关响应(例如，擦除到擦除状态)。例如，双极性开关装置与单极性装置形成对比，该单极性装置回应于具有相同极性和不同大小的电信号而呈现第一开关响应(例如，编程)和第二开关响应(例如，擦除)。
在各种实施例中，基于丝线的电阻开关装置可以双极方式操作，响应于不同的极性(或方向，能量流，能量源取向等)外部刺激而表现不同。对于说明性示例的基于易失性基于丝的选择器装置，回应于第一极性刺激超过第一阈值电压(或一组电压)，丝状的选择器装置可以从第一电阻状态改变为第二电阻状态。此外，回应于第二极性刺激超过第二阈值电压，丝状选择器装置可以从第一状态改变到第三状态。在一些实施例中，第三状态可以与第一状态基本相同，具有相同或相似的可测量的不同特性(例如，电导率等)，具有相同或相似的阈值刺激幅度(尽管极性或方向相反)，等等。在其他实施例中，第三状态可以在可测量的特征方面(例如，响应于反极性与正极性相比不同的电导率值)或者在与退出第一状态相关联的阈值刺激方面(例如，与过渡到第三状态所需的负电压大小相比，过渡到第二状态所需的正电压大小有所不同)与第二状态不同。
对于基于非易失性基于丝的存储单元的双极操作，回应于施加在存储单元双端的合适的编程电压，通过非易失性RSL形成导电路径或细丝。特别地，在施加编程电压时，金属离子从含有源金属的层中产生并迁移到非易失性RSL层中。金属离子可以占据非易失性RSL层内的空隙或缺陷部位。在一些实施例中，在去除偏置电压时，金属离子变为中性金属颗粒，并保留在非易失性RSL层的空隙或缺陷中。当捕获足够的颗粒时，形成细丝，并且存储单元从相对高的电阻状态切换到相对低的电阻状态。更具体地，被捕获的金属颗粒提供穿过非易失性RSL层的导电路径或细丝，并且该电阻通常由穿过非易失性RSL层的隧穿电阻确定。在一些电阻切换装置中，可以实施擦除工艺以至少部分地使导电丝变形，从而使存储单元从低电阻状态返回到高电阻状态。更具体地，在施加擦除偏置电压时，被困在非易失性RSL的空隙或缺陷中的金属颗粒变为可移动离子并向着有源金属层迁移回。在存储器的上下文中，状态的这种改变可以与二进制位的相应状态相关联。对于多个存储单元的阵列，可以对存储单元的字，字节，页，块等进行编程或擦除，以表示二进制信息的零或一个，并通过长时间保留这些状态来有效地存储二进制信息。在各种实施例中，可以将多级信息 (例如，多个位)存储在这样的存储单元中。
在没有为本文的各个方面和实施例指定特定的存储单元技术或编程/擦除电压的情况下，旨在使这些方面和实施例结合任何合适的存储单元技术并且由适合于该技术的编程/擦除电压来操作，如本领域普通技术人员已知的或通过本文提供的上下文对于普通技术人员已知的。还应当理解，替换不同的存储单元技术将需要本领域普通技术人员已知的电路修改，或者需要这种技术之一已知的操作信号电平的改变，包括替代存储单元技术或信号电平改变的实施例被认为在本公开的范围内。
如上所述，向双端存储器的电极之一施加编程电压(也称为“编程脉冲”)可导致在界面层(例如，RSL)中形成导电丝。按照惯例并且如本文一般所描述的，TE接收编程脉冲，并且BE接地(或与编程脉冲相比保持在较低的电压或相反的极性)，但是这并不意图限制所有实施例。相反地，向电极之一施加“擦除脉冲”(通常与编程脉冲极性相反的脉冲或与编程脉冲相反的极性的脉冲)会破坏灯丝的连续性，例如，通过驱动金属粒子或其他形成细丝的材料回到有源金属源。该导电丝的性质以及它的存在与否影响双端存储单元的电特性，例如，当存在导电丝时，与不存在导电丝时相反，降低两个端子上的电阻和/ 或增加电导率。
在编程或擦除脉冲之后，可以使读脉冲有效。相对于编程或擦除脉冲，该读脉冲的幅度通常较低，并且通常不足以影响导电丝和/或改变双端存储单元的状态。通过将读取脉冲施加到双端存储器的电极之一，当与预定阈值电流比较时测得的电流(例如，Ion)可以指示双端存储器单元的导电状态。阈值电流可以基于适用于给定的双端存储技术的双端存储设备的不同状态(例如，高电阻状态电流；一种或多种低电阻状态的相应电流，依此类推)下的期望电流值来预设。例如，当已经形成导电丝时(例如，响应于施加编程脉冲)，单元的电导大于其他情况，并且响应于读取脉冲而测得的电流(例如，Ion)读取将更大。另一方面，当去除导电丝时(例如，响应于擦除脉冲的施加)，由于界面层具有相对较高的电阻，因此电池的电阻较高，因此电池的电导率较低，并且回应于读取脉冲而测得的电流(例如，Ioff)读数将降低。按照惯例，当形成导电丝时，可以说存储单元处于高导通的“导通状态”。当导电丝不存在时，存储单元被称为处于“截止状态”。处于导通状态或截止状态的存储单元可以在逻辑上映像到二进制值，例如“1”和“0”。应当理解，本文所使用的与单元的状态或相关联的逻辑二进制映射相关联的约定并非旨在进行限制，因为可以结合所公开的主题采用包括相反约定的其他约定。结合单级单元存储器(SLC)来描述和说明了本文中详细描述的技术，但是应当理解，所公开的技术也可以用于多级单元存储器(MLC)，其中，单个存储单元可以保持一组可测量的不同状态，这些状态代表多位信息。
通过将数字信息映射到双端存储单元的非易失性电阻状态，可以将数字信息存储在这种设备中。包含许多这种双端存储单元的电子设备同样可以存储大量数据。高密度阵列被配置为在给定的芯片空间区域内包含尽可能多的存储单元，从而使存储芯片或片上系统设备的数据存储容量最大化。
对于在芯片(例如，交叉开关阵列)内的金属线的交叉点处形成的双端存储器，本发明的发明人认识到了用于布置存储器单元的两个通用约定。第一约定是1T1R存储器阵列，其中每个存储器单元通过相关的晶体管与周围电路的电效应(例如，电流，包括泄漏路径电流) 隔离。第二种约定是1TnR存储阵列(n为大于1的正数)，其中一组多个存储单元通过一个(或多个)晶体管与周围电路的电效应隔离开。在1T1R上下文中，可以将各个存储单元配置为在存储单元之间具有较高的电流抑制能力，从而显着降低1T1R存储阵列的泄漏路径电流。
提供了一种用于连接1T1R存储阵列的示例机制。双端电阻式存储设备的第一端可以连接到晶体管的漏极。双端电阻式存储设备的第二端可以连接到1T1R存储阵列的位线。取决于存储阵列的擦除/编程条件，晶体管的源极接地或用作擦除或编程信号的源极。
具有选择和控制晶体管的示例性随机访问存储器和体系结构
一个晶体管一电阻器(1T1R)存储设备通常包括单个晶体管，该单个晶体管用于连接或断开双端电阻式开关存储单元以控制阵列内的电路。图1A示出了示例1T1R存储设备100A，其可以被连接在相似存储设备的阵列中。位线102A可在其一端与二端电阻式开关存储单元 104A的第一端以及类似存储设备阵列中的其他设备连接(未描绘，但请参见下面的图2、3和4)。控制晶体管106A连接到双端电阻式开关存储单元104A的第二端子。控制晶体管106A的激活和去激活可有助于通过位线102A访问双端电阻式开关存储单元104A。
在纳米(nm)尺度(例如56nm，28nm等)上用控制晶体管106A 观察到的一个问题是栅极诱发的漏极泄漏(GIDL)电流。在小纳米尺度下，将控制晶体管106A的栅极节点与漏极节点分开的栅极氧化物可以非常薄，从而导致由栅极氧化物绝缘体材料提供的能带势垒减小。结果，即使在与双端电阻式开关存储单元104A相关的典型工作电压下，也可以在漏极节点处发生带间隧穿。响应于带间隧穿，可以发生从漏极节点到衬底节点(或者在绝缘体上硅衬底的情况下到源极节点)的 GIDL电流。当很大时，特别是当添加到与阵列中的位线102A连接的数百或数千个其他1T1R存储设备中时，此GIDL电流可能会变得足够大，以在位线102A上产生明显的IR电压降。
栅极-漏极(G->D)电压110A示出了具有分别与之相关的不同的 GIDL电流112A的几个不同的栅极-漏极电压大小。每个栅极-漏极电压与特定的哈希线图案(在控制晶体管106A的栅极节点和漏极节点之间示出)相关联，并且对应于由具有相同哈希线图案的实线箭头表示的 GIDL电流。实心箭头的大小指示(未按比例)GIDL电流的大小。因此，栅极-漏极节点之间的1.0v会产生极小的GIDL电流，而1.5v的栅极- 漏极电压也对应于非常小的GIDL电流。但是，对于图1A所示的示例，可回应于2.0v的栅极-漏极电压而产生大量的GIDL电流。此外，在2.5v 的栅极漏极电压下，可能会出现很大的GIDL电流。在后一种情况下，例如，对于由28nm技术工艺形成的控制晶体管106A，GILD电流在10nA 与20nA之间并不罕见。在具有连接到位线102A的1000个1T1R存储设备100A的阵列中，该GIDL电流可能大到10uA至10uA，这会在位线 102A上产生明显的IR电压降，从而影响阵列上的电压驱动器的操作。
本公开的各种实施例提供一种存储设备和阵列架构，以减轻或避免与控制晶体管上的电压应力相关联的泄漏电流。作为示例，提供了两个晶体管(2T)和一个电阻器(1R)的存储设备。2T1R存储设备可以连接至一个架构，该架构可促进存储设备双端的电压足以操作双端电阻式存储器，但在单个晶体管节点上足够小以最小化GIDL电流。
现在参考图1，示出了根据本公开的一个或多个实施例的示例2T1R 存储设备和相关联的体系结构100。示出了具有与控制晶体管108和选择器晶体管106串联的双端存储单元104的存储设备102。在图1所示的实施例中，双端存储单元104位于存储设备102的一端，而其他实施例可以以未具体示出的方式重新布置双端存储单元104，控制晶体管 108和选择器晶体管106的相对位置。
双端存储器单元104的第一端子连接至位线112。双端存储器单元 104的第二端子连接至控制晶体管108的漏极，并且控制晶体管108 的源极连接到选择器晶体管106的沟道节点。另外，选择器晶体管106 的第二沟道节点连接到源极线110。另外，控制晶体管108的栅极节点连接至控制线114，选择器晶体管106的栅极节点连接至字线116。应当理解，位线112，源极线110，控制线114和字导线116是独立的导线，并且可以彼此独立地操作。因此，可以将第一电压施加到控制线 114，并且可以同时将第二电压，地或无电压施加到字线116，并且类似地，将其施加到源极线110和位线112。
在操作中，跨存储设备102观察到跨位线112和源极线110施加的工作电压。为了在双端子存储单元104上执行存储操作，分别在字线116和控制线114处用适当的激活电压来激活选择器晶体管106和控制晶体管108。注意，这些栅极电压将在晶体管上感应出栅极-漏极电压(例如，参见下面的图2和3)。在选择器晶体管106和控制晶体管108被激活的情况下，跨双端存储单元104施加工作电压。然后，如本领域中已知的，该工作电压可以被用来编程，擦除或读取双端存储单元104。
现在参考图2，示出了存储设备102的阵列200。应该理解的是，尽管示出了存储设备102的二乘四阵列，但是该阵列可以具有更多的列和行，或者可以是在一些替代实施例中，耦接到也具有更多列和行的一个或多个其他这种阵列。因此，可以在所示实施例的底部，顶部，左侧或右侧包括附加的存储设备(或前述的任何合适的组合)。如图所示，存储设备102的列220、230位于一条位线212A或212B与源极线 210之间。因此，存储设备102的第一列220的一端连接到源极线210，而第二端连接到第一位线212A。类似地，存储设备102的第二列230 在第一端连接到源极线210，并且在第二端连接到第二位线212B。在所示的实施例中，源极线210用作第一列220和第二列230之间的共享扩散线(或共享金属导体或导线)。类似地，位线212A可以用作存储设备102在位线212A左侧的第三列(未示出)的共享扩散线(导体或导线)，而位线212B可以用作共享扩散线(导体)位线212B右边的存储设备102的第四列(未示出)或线。
存储设备102的2T1R结构有助于减小与两个端子存储单元相关的控制晶体管的节点上的电压应力。参照图2描绘的虚线椭圆内的存储设备102(阵列200的右上角)，第一节点202位于存储设备102的选择器晶体管和存储设备102的控制晶体管之间。第二节点204位于控制晶体管和存储设备102的双端存储器之间。
保持与非常高的GIDL电流相关联的电压水平低于2.5伏特(例如，如在图1A中所描述的，同上)，并且通常保持与与升高的GIDL电流相关联的2.0伏特以下(尽管电压高达2或3V)。对于相对较小的阵列大小(例如，每位线212B<1000个存储设备102)来说，2.1伏特是可以接受的，相对于在源极线210处施加的零伏特(或地)，在第二位线212B 施加最大2.3伏特。这在存储设备102双端施加了2.3伏的电势偏压。取决于双端存储器是处于高电阻还是低电阻状态，第二节点204处可能会出现约0伏至约1.7伏之间的电压。这些电压的变化(对于存储设备102上的给定电位偏压)可以取决于制造时为双端存储器选择的高电阻和低电阻状态的相应电阻值，在正常操作期间这些电阻值的变化，相对沟道控制晶体管和选择器晶体管的电阻，由于正常操作引起的沟道电阻的变化等。因此，从规定值(例如0、1.7)到十分之一伏特(例如0.1伏特，0.2伏特，0.3伏特，0.1伏特–0.5伏特的范围或它们之间的合适值)之间的变化值的百分之几(例如1％-25％， 5-20％，1-15％，5-15％，或介于两者之间的任何适当值，或介于两者之间的任何适当的百分比范围)都在在本文中使用的术语“大约”的含义。应当理解为，本文所用的“大约”，“大约”或其他程度的术语是指本文所指定的变化，范围或值，本领域普通技术人员合理理解以提供相同或相似的变化，范围或值。针对所描述的设备的给定组件，设备的组件或组件，或其方法或步骤所描述的功能和操作。因此，度数术语通常是指本技术领域中具有通常技术者将理解以促进所描述的各种实施例的操作的值或范围。
随着第二节点204处的电压低于2.0伏，从存储设备102的控制晶体管的漏极到衬底的GIDL电流将很小。向连接到存储设备102的控制线214和字线216施加最大1.2伏且介于1.0到1.1伏之间的电压。参照第一节点202，通常根据以下关系来控制第一节点204处的电压：
Vsource(S)＝Vgate(G)–Vthreshold(T)or VS＝VG–VT
在图2所示的情况下，VT＝～0.7伏，因此VS＝1.2伏-～0.7伏＝～0.5伏。
第二列230中的其他存储设备具有在零伏特处的它们各自的字线 216和在1.1伏特处的控制线。这些存储设备的各个控制晶体管被激活，但是它们的选择器晶体管被禁用，从而使流到源极线210的电流最小。对于这些其他(未选择的)存储设备，相应的第一节点和第二节点上的电压由分压器效应控制，该分压器效应由(停用)选择器晶体管，(激活)控制晶体管和(高或低电阻)的相对电阻值控制)双端存储单元。作为一个示例，如图所示，在这些存储设备中的一个或多个的第二节点处可能出现约0.8伏的电压。
在一些实施例中，阵列200的双端存储单元是当前由本专利公开的受让人开发的电阻式随机访问存储设备。例如，在一些实施例中，双端存储单元在电阻性存储介质内金属丝的生长和收缩时工作。来自双端存储单元的第一层(例如，有源或施主顶电极)的金属颗粒可以漂移到电阻切换层中或内部，从而在其中形成由金属丝构成的导电部分。电阻切换层可以由高电阻材料形成，但是具有适合于允许金属颗粒回应于偏压而在其中漂移以及以减小的偏压或零偏压捕获颗粒的缺陷位置。在这些或其他实施例中，双端存储单元的极性可以与所示极性相反，并且顶部电极可以耦接至相关控制晶体管的漏极节点。在其他实施例中，位线212A，212B和源极线210可以在位置上互换。
在一个或多个其他实施例中，双端存储单元可以是其他的双端存储单元技术，例如：导电丝状存储器，相变存储器，金属氧化物存储器，次氧化硅存储器，硫属化物存储器，磁存储器，碳纳米管存储器等。在图2(也适用于下面的图3和图4)中，浅阴影的椭圆形表示双端存储单元的极性：在点处以及跨存储单元施加的正编程电压会导致存储单元从a过渡。从高电阻状态到低电阻状态，并且存储单元双端的反向偏压引起存储单元从低电阻状态过渡到高电阻状态。如上所述，在一些实施例中，基于工程上的考虑，可以使存储单元的极性反转。对于施加到图2的位线，控制线，字线和源极线的示出的极性和示出的电压，在虚线椭圆内概述的存储设备102上执行编程或写入操作。在其他实施例中，对于不同的极性，所示的电压可以实现擦除操作。
图3描绘了根据本公开的替代或附加实施例的用于28nm存储设备架构的存储设备102的阵列300。阵列300包括沿第一方向延伸的控制线114和字线，以及沿第二方向延伸的位线112和源极线110。在阵列 300的右上方由虚线椭圆突出显示的存储设备102经受擦除操作。在一个或多个实施例中，可以将用于擦除过程的电压设计为适应以下条件：存储设备102的控制晶体管可以维持2伏的漏极电压(例如，很少或没有GIDL电流)，可以维持栅极电压。2.5v的电源电压和至少1伏的电源电压。在至少一个实施例中，存储设备102的双端存储单元的导通电阻可以约为10千欧(kΩ)。基于本文提供的公开内容，本技术领域中具有通常技术者可以设想其他实施例。例如，存储设备102的双端存储单元的极性可以颠倒，并且所示出的电压可以被重新布置以编程或擦除极性相反的双端存储单元。在其他实施例中，可以将双端存储单元重新定位在存储设备内。例如，双端存储单元可以连接在源极线110和选择器晶体管之间。
如图3所示，向连接到存储设备102的控制线114和字线116施加2.5v偏压。这些电压激活控制晶体管和选择器晶体管。此外，在源极线110上施加2伏，在耦接到存储设备102的双端存储单元的位线上施加0伏(或地)。这导致在存储设备102上产生2伏的反向电势偏压(例如，负偏压)。在节点204处观察到大约1v至大约1.9v，并且回应于反向电势偏压，电流306流过双端存储单元。在一个实施例中，电流可以是大约100uA(或例如，高达大约200uA或它们之间的任何合适的值或范围)以有助于擦除双端存储器并且使在两个末端存储单元中形成的导电丝缩回或部分缩回(足以破坏导电丝的电气连续性)。
在各种实施例中，用于施加用于图3的擦除过程的所描绘的电压的控制信号可以适于适应其中所描绘的一个或多个晶体管，存储单元或存储设备的特性。例如，一个或多个电压信号可以随时间增加到所描绘的电压，以减少目标存储设备或相邻存储设备的组件上的应力。在其他实施例中，一个或多个电压信号可以选自由以下组成的组的成员：作为电压脉冲，一系列电压脉冲，斜坡电压或前述的适当组合。作为一个示例，施加在控制线114或字线116上的2.5伏特可以被倾斜，脉冲化或作为一系列脉冲施加。此外，根据前述实施例之一，可以实现图3所示的其他电压(例如，源极线110上的2伏，位线112 上的2.0伏等)。
禁止阵列300的未选择的存储设备102进行擦除操作。禁止回应于施加到未选择的存储设备102的控制线的零伏(或地)，大约1.1伏施加到相关的字线，以及大约2.0伏施加到阵列300的其他位线112 而发生。这防止了对左上存储单元的干扰，该左上存储单元也观察到施加到控制线114和连接到存储设备102的顶行的字线116的2.5v。然而，由于在左侧位线112和源极线110之间仅下降了0.2伏，因此双端存储单元在图3所示的擦除操作之前没有观察到明显的电压并且保持其先前的状态。
如图4所示，公开的存储设备阵列预想了2T1R存储设备102的更多行和列。特别地，图4所示的阵列400包括四列存储设备102(包括列410、420、430)，440)和八行存储设备102，但是可以预见到阵列400和本文中公开的其他阵列的行和列的数量要多得多(例如64、128、256、512、1024、2056，…行或列，或任何合适的组合)。然而，所揭示的架构为存储器设备102的每一行提供控制线114和字线116。另外，每一列存储设备102位于位线112之间并在其一端连接到位线 112，在第二端连接到源极线110。此外，在各种实施例中，源极线110 可以是共享的扩散线(导体或导线)。例如，源极线110可以由存储设备的列410和存储设备的列420共享。同样，位线112可以是共享的扩散线(导体或导线)，由列420和列430共享。所揭示的存储器阵列架构的共享扩散线实施例有助于增加存储器密度并降低用于存储器架构的控制线的复杂性。结合独立控制的控制线和字线，所公开的阵列 400可以实现位级可寻址性，而不会干扰共享扩散线(导体或导线)上的相邻存储设备。这可以至少部分地通过停用目标存储单元的相邻行的选择器晶体管(或控制晶体管)并允许相邻的位线浮动(例如，不将相邻的位线驱动到任何特定电压)来实现，降低在存储设备的相邻列和行之间观察到的电压。
本文所包括的图是关于几个存储器设备，存储器设备组件，存储器阵列或存储器体系结构之间的交互来描述的。应当理解为，这样的图可以包括其中指定的那些存储设备，组件，阵列和体系结构，一些指定的存储设备/组件/阵列/体系结构，或合适的替代或附加的存储设备/组件/阵列/体系结构。子组件也可以实现为电连接到其他子组件，而不是包含在父体系结构中。同样，根据其他实施例，可以以组合架构来实现各个组件。此外，在适当的情况下，一些公开的实施例可以被实现为其他公开的实施例的一部分。
更进一步，可以将一个或多个公开的过程组合成提供聚集功能的单个过程。例如，编程或擦除过程可以包括读取/验证过程，反之亦然，以促进对存储单元的编程/擦除以及通过单个过程来验证编程/擦除的完成。另外，应当理解为，可以成组(例如，同时擦除的多行)或单独地擦除多个存储设备架构的各个行。此外，应当理解为，可以以组的方式(例如，同时读取/编程的多个存储单元)或单独地读取或编程特定行上的多个存储单元。所公开的体系结构的组件还可以与本文未具体描述但是本领域技术人员已知的或通过本文提供的上下文对于本技术领域中具有通常技术者合理地明显的一个或多个其他组件进行交互。
现在参考图5-7，示出了根据本公开的另外的实施例的采样方法 500的流程图。首先参考图5，在502处，方法500可以包括在衬底上形成多个存储设备，所述多个存储设备分别包括连接至控制晶体管的选择器晶体管和连接至双端存储单元的控制晶体管。在至少一些实施例中，双端存储单元可以连接到选择器晶体管而不是控制晶体管的相对端。
在另外的实施例中，在504处，方法500可以包括在衬底上方形成沿第一方向延伸并耦接到多个存储设备的多条控制线。在506处，方法500可以包括将多条控制线中的第一控制线耦接到第一存储设备的控制晶体管，以及将第二控制线耦接到第二存储设备的控制晶体管。
除前述之外，方法500可以包括：在508处，在衬底上形成沿第一方向延伸的多条字线，并将第一字线耦接到第一存储设备的选择器晶体管和选择器。第二存储设备的晶体管。此外，在510处，方法500 可包括在沿第一方向延伸的衬底上方形成多条字线，并将第一字线耦接到第一存储设备的选择器晶体管和第二存储设备的选择器晶体管。
转向图6，方法500在512处继续，并且可以包括在衬底上方形成沿第二方向延伸的多条位线。在514，方法500还可以包括将第一位线耦接到第一存储设备的第一双端存储单元的第二端子，以及将第二位线耦接到第二存储器的第二双端存储单元的第二端子。更进一步，在 516处，方法500可包括在衬底上形成在第二方向上延伸的多条源极线，并将第一源极线耦接到第一存储设备的选择器晶体管和第二存储设备的选择器晶体管。
在518处，方法500可以进一步包括将第二控制线耦接到第三存储设备的控制晶体管和第四存储设备的控制晶体管。另外，在520处，方法500可包含将第二字线耦接到第三存储设备的选择器晶体管和第四存储设备的选择器晶体管。方法500从520开始于图7的522处。
继续方法500，在图7的522处，该方法可以包括将第一位线耦接到第三存储设备的双端存储单元的第二端。此外，在524处，方法500 可包括将第二位线耦接到第四存储设备的双端存储单元的第二端子，并且在526处，可包括将第一源极线耦接到第三存储设备的选择器晶体管及到第四存储设备的选择晶体管。。
现在参考图8和9，描述了用于操作具有多个存储设备的半导体设备的方法800，该多个存储设备包括第一存储设备，第二存储设备，第三存储设备和第四存储设备。首先从图8开始，方法800可以包括，在802处，在耦接到与第一存储设备相关联的第一控制晶体管和与第二存储设备相关联的第二控制晶体管的第一控制线上施加第一正向偏压。此外，在804处，方法800可以包括响应于第一正向偏压而将第一控制晶体管和第二控制晶体管改变为导通状态。
在806处，方法800可包括在耦接到与第三存储设备相关联的第三控制晶体管的第二控制线上施加大小小于第一正向偏压的第二正向偏压，以及与第四存储设备相关的第四控制晶体管。在808处，方法 800可以包括响应于第二正向偏压将第三控制晶体管和第四控制晶体管保持在非导通状态。
进一步地，方法800可以包括：在810上，在耦接到与第一存储设备相关联的第一选择器晶体管和与第二存储设备相关联的第二选择器晶体管的第一字线上施加第三正向偏压。在812处，方法800可以包括响应于第二正向偏压将第一选择器晶体管和第二选择器晶体管改变为导电状态。方法800从812开始到参考标号814的图9。
在图9的方法814中，方法800可以包括在第二字线上施加接地信号，该第二字线上耦接到与第三存储设备相关联的第三选择器晶体管并且耦接到与第四存储设备相关联的第四选择器晶体管。在816处，方法800可以包括响应于接地信号将第三选择器晶体管和第四选择器晶体管保持在非导通状态。
在818处，方法800可以包括在第二位线上施加第四正向偏压，该第二位线耦接到与第二存储设备相关联的第二双端存储器以及与第四存储设备相关联的第四双端存储器。在820，方法800可以包括确定第四正向偏压是读取偏压还是写入偏压。回应于第四正向偏压是写偏压，方法800进行到822，并且可以包括响应于第四正向偏压来对第二双端存储单元进行编程。否则，回应于第四正向偏压是读取偏压，方法800进行824，并且可以包括感测耦接到第一，第二，第三和第四存储设备的源极线上的电流。
在一个或多个实施例中，源极线是半导体设备的多个源极线之一。此外，该方法可以包括结合确定第二两个端子存储单元的状态来感测电流。在另一个实施例中，回应于将第二正向偏压信号施加到第二控制线，减小第四选择晶体管的泄漏电流。
在替代或另外的实施例中，第一正向偏压的最大电压可以在大约1 至大约1.2伏的范围内。在另一个实施例中，第二正向偏压的最大电压可以在大约0.9伏至大约1.1伏的范围内。在其他实施例中，第四正向偏压可以在约2至约2.3伏的范围内。
参照图10和11，描述了一种用于操作具有多个存储设备的存储阵列的方法1000，该多个存储设备包括第一存储设备，第二存储设备，第三存储设备和第四存储设备。在802，方法800可以包括在耦接到与第一存储设备相关联的第一控制晶体管和与第二存储设备相关联的第二控制晶体管的第一控制线上施加第一正向偏压。另外，在804处，方法800可以包括响应于第一正向偏压而将第一控制晶体管和第二控制晶体管改变为导通状态。
在1006处，方法1000可以包括在耦接至与第三存储设备相关联的第三控制晶体管和与第四存储设备相关联的第四控制晶体管的第二控制线上施加接地信号。在1008，方法1000可以包括响应于接地信号将第三和第四控制晶体管保持在非导通状态。
除前述之外，在1010处，方法1000可包括在耦接至与第一存储设备相关联的第一选择器晶体管和与第二存储设备相关联的第二选择器晶体管的第一字线上施加第二正向偏压。在1012，方法1000可以包括响应于第二正向偏压将第一选择器晶体管和第二选择器晶体管改变为导通状态。从10002开始，方法1000可以继续参考编号1014。
现在参考图11，在1014，方法1000可以包括在耦接到与第三存储设备相关联的第三选择器晶体管和与第四存储设备相关联的第四选择器晶体管的第二字线上施加第三正向偏压。在1016，方法1000可以包括响应于第三正向偏压将第三选择器晶体管和第四选择器晶体管保持在非导通状态。
在1018，方法1000可以包括在耦接到与第一存储设备相关联的第一双端存储器以及与第三存储设备相关联的第三双端存储器的第一位线上施加第四正向偏压。在1020，方法1000可以包括在第二位线上施加接地信号，该第二位线上耦接到与第二存储设备相关联的第二双端存储器以及与第四存储设备相关联的第四双端存储器。
在1022，方法1000可以包括在耦接到第一，第二，第三和第四存储设备的第一源极线上施加第五正向偏压。在1024，方法1000可以包括响应于第五正向偏压和接地信号将第二双端存储器改变为擦除状态。
在一些实施例中，第五正向偏压信号包括擦除偏压信号。在这样的实施例中，该方法可以进一步包括响应于擦除偏压信号来擦除第二两个端子存储器。在其他实施例中，响应于在第二字线上施加第三正向偏压信号，减小第四选择晶体管的泄漏电流。在一个或多个另外的实施例中，第一正向偏压信号的最大电压可以在大约2到大约2.5伏的范围内，第二正向偏压信号的最大电压可以在大约2到大约2.5伏的范围内。第三正向偏压信号的最大电压可以在大约1伏至大约1.2 伏的范围内。在另一个实施例中，第四正向偏压信号的最大电压可以在约1.7至约1.9伏的范围内，并且第五正向偏压信号的最大电压可以在约1.9至约2伏的范围内。在替代或附加实施例中，第一正向偏压信号，第二正向偏压信号，第三正向偏压信号，第四正向偏压信号或第五正向偏压信号可以选自由以下各项组成的组：电压脉冲，斜坡电压，一系列电压脉冲以及上述各项的适当组合。
操作环境示例
为了提供所公开主题的各个方面的背景，图12以及以下讨论旨在提供合适环境的简要概括描述，其中可以实现或处理所公开各个方面的主题。尽管上面已经在用于操作双端存储设备的阵列的半导体体系结构和处理方法的一般上下文中描述了本主题，但是本领域技术人员将认识到，本公开还可以与其他体系结构或过程方法论相结合来实现。此外，本领域技术人员将理解，所公开的过程可以单独地或与可以包括单处理器或多处理器计算机系统，小型计算设备的主机一起与处理系统或计算机处理器一起实践。大型计算机以及个人计算机，手持计算设备(例如PDA，电话，手表)，基于微处理器的或可编程的消费类或工业电子产品等。所说明的方面也可在分布式计算环境中实践，在分布式计算环境中，任务由通过通信网络链接的远程处理设备执行。但是，可以在独立的电子设备(例如存储卡，闪存模块，可移动内存 (例如CF卡，USB记忆棒，SD卡，microSD卡)，在分布式计算环境中，程序模块可以位于本地和远程内存存储模块或设备中。
图12示出了根据本主题公开的方面的用于多块存储单元阵列的存储阵列1202的示例操作和控制环境1200的框图。在本主题公开的至少一个方面，存储器阵列1202可以包括选自各种存储器单元技术的存储器。在至少一个实施例中，存储器阵列1202可以包括以紧凑的二维或三维结构布置的双端子存储技术。合适的双端子存储技术可以包括电阻切换存储器，导电桥接存储器，相变存储器，有机存储器，磁阻存储器等，或前述的适当组合。在又一个实施例中，存储器阵列1202 可以被配置为根据如本文所提供的批量编程或擦除操作来操作。
列控制器1206和感测放大器1208可以邻近于存储器阵列1202形成。此外，列控制器1206可以被配置为激活(或标识用于激活)存储器阵列1202的位线的子集。列控制器1206可以利用参考信号发生器和控制信号发生器1218提供的控制信号来激活位线子集中的相应子集并对其进行操作，向这些位线施加合适的编程，擦除或读取电压。可以将未激活的位线保持在抑制电压(也由参考和控制信号发生器1218 施加)，以减轻或避免对这些未激活的位线的位干扰效应。
另外，操作和控制环境1200可以包括行控制器1204。行控制器 1204可以形成为与存储器阵列1202的字线(和在某些实施例中的源极线)相邻并电连接。此外，利用参考和控制信号发生器1218的控制信号，行控制器1204可以选择具有适当选择电压的存储单元的特定行。此外，行控制器1204可以通过在选择的字线(和源极线)上施加合适的电压来促进编程，擦除或读取操作。类似于列控制器1206，行控制器1204可以将抑制电压施加到未激活的字线(源极线)，以减轻或避免对未激活的字线(源极线)的位干扰效应。
感测放大器1208可以从存储器阵列1202的被激活的存储器单元读取数据或将数据写入到存储器阵列1202的被激活的存储器单元中，所述存储器阵列由列控件1206和行控件1204选择。从存储器阵列1202 读出的数据可以被提供给输入和输入/输出缓冲器1212。同样，可以从输入和输入/输出缓冲器1212接收要写入存储器阵列1202的数据，并将其写入存储器阵列1202的激活的存储器单元。
时钟源1210可以提供相应的时钟脉冲，以促进对行控制器1204 和列控制器1206的读取，写入和编程操作的定时。回应于由操作和控制环境1200接收的外部或内部命令，时钟源1210可以进一步促进字线或位线的选择。输入和输入/输出缓冲器1212可以包括命令和地址输入，以及双向数据输入和输出。在命令和地址输入上提供指令，并且将要写入存储器阵列1202的数据以及从存储器阵列1202读取的数据在双向数据输入和输出上传送，从而有利于连接至外部主机设备，例如计算机或其他处理设备(未示出，但是参见例如下面的图13的计算机1302)。
输入和输入/输出缓冲器1212可以被配置为接收写数据，接收擦除指令，接收状态或维护指令，输出读出数据，输出状态信息以及接收地址数据和命令数据以及地址各个指令的数据。地址数据可以通过地址寄存器1214传输到行控制器1204和列控制器1206。另外，输入数据经由感测放大器1208与输入和输入/输入/输出缓冲器1212之间的信号输入线传输到存储器阵列1202，并且经由信号输出线从感测放大器1208到输入和输入/输入/接收来自存储器阵列1202的输出数据及输出缓冲器1212。可以从主机设备接收输入数据，并且可以经由I/ O总线将输出数据传送到主机设备。
可以将从主机设备接收的命令提供给命令接口1216。命令接口 1216可以被配置为从主机设备接收外部控制信号，并且确定输入到输入和输入/输出缓冲器1212的数据是写数据，命令还是地址。输入命令可以被传送到状态机1220。
状态机1220可以被配置为管理存储器阵列1202(以及多存储体存储器阵列的其他存储体)的编程和重新编程。根据控制逻辑配置来实现提供给状态机1220的指令，使状态机1220能够管理读，写，擦除，数据输入，数据输出以及与存储器阵列1202相关的其他功能。在某些方面，状态机1220可以发送并接收有关成功接收或执行各种命令的确认和否定确认。在另外的实施例中，状态机1220可以解码和实现与状态有关的命令，解码和实现配置命令，等等。
为了实现读，写，擦除，输入，输出等功能，状态机1220可以控制时钟源1210或参考和控制信号发生器1218。时钟源1210的控制可以使输出脉冲配置为便于行控制器1204和列控制器1206实现特定功能的输出脉冲。例如，可以通过列控制器1206将输出脉冲传输到选定的位线，或者例如通过行控制器1204将输出脉冲传输到字线。
参考图13，用于实现所要求保护的主题的各个方面的合适环境1300包括计算机1302。计算机1302包括处理单元1304，系统存储器 1310，编解码器1314和系统总线1308。系统总线1308将包括但不限于系统存储器1310的系统组件耦接到处理单元1304。处理单元1304 可以是各种可用处理器中的任何一个。双微处理器和其他多处理器体系结构也可以用作处理单元1304。
系统总线1308可以是几种类型的总线结构中的任何一种，包括存储器总线或存储器控制器，外围总线或外部总线，和/或使用任何可用总线架构的本地总线，包括但不限于：工业标准架构(ISA)，微通道架构(MSA)，扩展ISA(EISA)，智能驱动电子(IDE)，VESA本地总线 (VLB)，外围组件互连(PCI)，卡总线，通用串行总线(USB)，高级图形端口(AGP)，个人计算机存储卡国际协会总线(PCMCIA)，火线(IEEE 1394)和小型计算机系统接口(SCSI)。
系统存储器1310包括易失性存储器1310A和非易失性存储器 1310B。包含诸如在启动期间在计算机1302内的组件之间传递信息的基本例程的基本输入/输出系统(BIOS)被存储在非易失性存储器1310B 中。另外，根据本发明，编解码器1314可以包括编码器或解码器中的至少一个，其中，编码器或解码器中的至少一个可以由硬件，软件或硬件和软件的组合组成。尽管将编解码器1314描绘为单独的组件，但是编解码器1314可以包含在非易失性存储器1310B内。作为说明而非限制，非易失性存储器1310B可以包括只读存储器(ROM)，可编程ROM (PROM)，电可编程ROM(EPROM)，电可擦除可编程ROM(EEPROM)或闪存，两个终端存储器，等等。易失性存储器1310A包括用作外部高速缓冲存储器的随机访问存储器(RAM)。根据当前方面，易失性存储器可以存储写操作重试逻辑(图13中未示出)等。作为说明而非限制， RAM以多种形式可用，例如静态RAM(SRAM)，动态RAM(DRAM)，同步 DRAM(SDRAM)，双倍数据速率SDRAM(DDR SDRAM)和增强型SDRAM (ESDRAM)。
计算机1302还可包括可移动/不可移动，易失性/非易失性计算机存储介质。图13举例说明了磁盘存储1306。磁盘存储1306包括但不限于诸如磁盘驱动器，固态磁盘(SSD)软盘驱动器，磁带驱动器，Jaz 驱动器，Zip驱动器，LS-100个驱动器，闪存卡或记忆棒。此外，磁盘存储设备1306可以单独包含存储介质，也可以与其他存储介质组合使用，包括但不限于光盘驱动器，例如光盘ROM设备(CD-ROM)，可记录CD的驱动器(CD-R Drive))，CD可擦写驱动器(CD-RW驱动器) 或数字多功能磁盘ROM驱动器(DVD-ROM)。为了便于将磁盘存储设备1306连接到系统总线1308，通常使用可移动或不可移动接口，例如存储接口1312。可以理解为，存储设备1306可以存储与用户有关的信息。此类信息可以存储在服务器或用户设备上运行的应用程序中，或提供给该服务器或该应用程序。在一个实施例中，可以将存储在磁盘存储器1306中或传输到服务器或应用程序的信息的类型通知用户(例如，通过(一个或多个)输出设备1332)。可以向用户提供选择加入或选择退出与服务器或应用程序收集和/或共享这样的信息的机会(例如，通过来自(一个或多个)输入设备1342的输入)。
应当理解为，图13描述了充当用户与在合适的操作环境1300中描述的基本计算机资源之间的中介的软件。这样的软件包括操作系统 1306A。可以存储在磁盘存储器1306上的操作系统1306A用于控制和分配计算机系统1302的资源。应用程序1306C利用操作系统1306A通过程序模块1306D进行的资源管理，以及存储在系统存储器1310或磁盘存储1306中的程序数据1306D(例如引导/关闭事务表等)。可理解为可以用各种操作系统或操作系统的组合来实现所要求保护的主题。
用户通过输入设备1342将命令或信息输入到计算机1302中。输入设备1342包括但不限于诸如鼠标，轨迹球，手写笔，触摸板，键盘，麦克风，操纵杆，游戏板，卫星天线，扫描仪，电视调谐器卡，数码相机，数码摄像机之类的指示设备。这些输入设备和其他输入设备通过输入端口1340通过系统总线1308连接到处理单元1304。输入端口 1340包括例如串行端口，并行端口，游戏端口和通用串行总线(USB)。输出设备1332使用与输入设备1342相同类型的端口中的一些。因此，例如，USB端口可用于向计算机1302提供输入并将信息从计算机1302 输出到输出设备1332。提供输出适配器1330以说明存在一些输出设备 1332，例如监视器，扬声器和打印机，以及其他输出设备1332，它们需要特殊的适配器。作为示例而非限制，输出适配器1330包括视频和声卡，其提供了输出设备1332和系统总线1308之间的连接方式。应当注意，其他设备和/或设备系统同时提供输入和输出功能，例如远程计算机1338。
计算机1302可以使用到一个或多个远程计算机(例如一个或多个远程计算机1324)的逻辑连接，在网络环境中操作。远程计算机1324 可以是个人计算机，服务器，路由器，网络PC，工作站，基于微处理器的设备，对等设备，智能电话，平板电脑或其他网络节点，并且通常包括相对于计算机1302描述的许多组件。为了简洁起见，仅示出了具有一个或多个远程计算机1324的存储器存储设备1326。远程计算机 1324通过网络1322逻辑上连接到计算机1302，然后经由通信接口1320 连接。网络1322包括有线或无线通信网络，例如局域网(LAN)和广域网(WAN)和蜂窝网络。LAN技术包括光纤分布式数据接口(FDDI)，铜缆分布式数据接口(CDDI)，以太网，令牌环等。WAN技术包括但不限于点对点链接，电路交换网络(如集成服务数字网络(ISDN))及其上的变体，分组交换网络和数字用户线(DSL)。
通信接口1320是指用于将网络1322连接到总线1308的硬件/软件。虽然为了说明清楚起见示出了通信接口1320，但是计算机1302 也可以在计算机1302的外部。仅作为示例目的，连接到网络1322所需的硬件/软件包括内部和外部技术，例如包括常规电话级调制解调器，电缆调制解调器和DSL调制解调器的调制解调器，ISDN适配器以及有线和无线以太网卡，集线器，和路由器。
还可以在分布式计算环境中实践本公开的所示方面，在分布式计算环境中，某些任务由通过通信网络链接的远程处理设备执行。在分布式计算环境中，程序模块或存储的信息，指令等可以位于本地或远程存储器存储设备中。
此外，应了解，本文所述的各种组件可包括电路，所述电路可包括具有适当值的组件和电路组件，以便实现本公开的实施例。此外，可以理解为，可以在一个或多个IC芯片上实现许多各种组件。例如，在一个实施例中，可以在单个IC芯片中实现一组组件。在其他实施例中，一个或多个相应组件被制造或实现在单独的IC芯片上。
关于由上述组件，架构，电路，过程等执行的各种功能，除非另有说明，否则用于描述此类组件的术语(包括对“设备”的引用)旨在对应尽管在结构上不等同于在实施例的本文示出的示例性方面中执行功能的所公开的结构，但是对于执行所描述的组件的指定功能的任何组件(例如，功能等同物)，该组件不限于所公开的结构。在这方面，还将认识到，实施例包括系统以及具有用于执行各种处理的动作和/或事件的计算机可执行指令的计算机可读介质。
另外，尽管可能已经关于几个实施方式中的仅一个实施方式公开了特定特征，但是根据任何给定的或特定的应用可能期望的和有利的，该特征可以与其他实施方式的一个或多个其他特征组合。此外，就在详细描述或权利要求中使用术语“包括”及其变体的程度而言，这些术语旨在以类似于术语“包括”的方式被包括在内。
如在本申请中使用的，术语“或”旨在表示包括性的“或”而不是排他性的“或”。也就是说，除非另有说明或从上下文可以清楚得知，否则“X使用A或B”旨在表示任何自然的包含性排列。也就是说，如果X使用A；X雇用B；或X使用A和B两者，则在任何上述情况下均满足“X使用A或B”。另外，在本申请和所附权利要求书中使用的冠词“一”和“一个”通常应当被解释为意指“一个或多个”，除非另有说明或从上下文清楚地指向单数形式。
在阅读了本公开之后，本技术领域中具有通常技术者可以想到其他实施例。例如，在各种实施例中，可以在多个ReRAM设备(例如16、 32等)上同时启动擦除操作。
在其他实施例中，可以有利地进行上述公开的实施例的组合或子组合。为了便于理解，对体系结构的框图和流程图进行了分组。然而，应当理解为，在本公开的替代实施例中，可以设想块的组合，新块的添加，块的重新布置等。
还应理解为，本文描述的实施例和实施方案仅用于说明目的，并且鉴于其的各种修改或改变将被建议给本领域技术人员，并且将被包括在本申请的精神和范围之内，和所附权利要求的范围。

Claims (20)

1.一种半导体设备，包括：
一半导体衬底；
多个存储设备，设置在该半导体衬底上，其中，该多个存储设备的各存储设备包括选择器晶体管、控制晶体管和双端存储单元，其中，该选择器晶体管连接至该控制晶体管，其中，该控制晶体管连接至该双端存储单元的第一端子，其中，该多个存储设备包括第一存储设备和第二存储设备；
多个控制线，设置在该半导体衬底上并且连接至该多个存储设备，其中，该多个控制线朝第一方向延伸，其中，该多个控制线包括第一控制线，以及其中，该第一控制线连接至该第一存储设备的控制晶体管以及该第二存储设备的控制晶体管；
多个字线，设置在该半导体衬底上并且连接至该多个存储设备，其中，该多个字线朝该第一方向延伸，其中，该多个字线包括第一字线，以及其中，该第一控制线连接至该第一存储设备的选择器晶体管以及该第二存储设备的选择器晶体管；
多个位线，设置在该半导体衬底上并且连接至该多个存储设备，其中，该多个位线朝第二方向延伸，其中，该第一方向不同于该第二方向，其中，该多个位线包括第一位线和第二位线，其中，该第一位线连接至该第一存储设备中的双端存储单元的第二端子，以及其中，该第二位线连接至该第二存储设备中的双端存储单元的第二端子；以及
多个源极线，设置在该半导体衬底上并且连接至该多个存储设备，其中，该多个源极线朝该第二方向延伸，其中，该多个源极线包括第一源极线，以及其中，该第一源极线连接至该第一存储设备的该选择器晶体管以及该第二存储设备的该选择器晶体管。
2.根据权利要求1所述的半导体设备，
其中，该多个存储设备包含第三存储设备和第四存储设备；
其中，该多个控制线包括第二控制线，以及其中，该第二控制线连接至该第三存储设备的控制晶体管以及该第四存储设备的控制晶体管；
其中，该多个字线包括第二字线，以及其中，该第二字线连接至该第三存储设备的选择器晶体管以及该第四存储设备的选择器晶体管；
其中，该第一位线连接至该第三存储设备中的双端存储单元的第二端子，以及其中，该第二位线连接至该第四存储设备中的双端存储单元的第二端子；以及
其中，该第一源极线连接至该第三存储设备的该选择器晶体管以及该第四存储设备的该选择器晶体管。
3.根据权利要求1所述的半导体设备，
其中，该选择器晶体管包括源极、漏极和栅极；
其中，该控制晶体管包括源极、漏极和栅极；
其中，该第一存储设备的该控制晶体管的该栅极连接至该第一控制线；
其中，该第一存储设备的该控制晶体管的该源极连接至该第一存储设备的该双端存储单元的第一端子；
其中，该第一存储设备的该控制晶体管的该漏极连接至该第一存储设备的该选择器晶体管的该源极；
其中，该第一存储设备的该选择器晶体管的该栅极连接至该第一字线；以及
其中，该第一存储设备的该选择器晶体管的该漏极连接至该第一源极线。
4.根据权利要求3所述的半导体设备，
其中，该双端存储单元的特征在于顶部电极和底部电极；以及
其中，该第二位线连接至该第二存储设备中的该双端存储单元的该顶部电极。
5.根据权利要求3所述的半导体设备，
其中，该双端存储单元的特征在于顶部电极和底部电极；以及
其中，该第二位线连接至该第二存储设备中的该双端存储单元的该底部电极。
6.根据权利要求1所述的半导体设备，其中，该双端存储单元为选自下列所组成的群组：导电丝状存储器，相变存储器，金属氧化物存储器，氧化硅存储器，硫族化物存储器，磁存储器，碳纳米管存储器。
7.根据权利要求5所述的半导体设备，其中，该第一双端存储单元包括电阻性随机访问存储单元，包括
有源材料层，包括多个金属粒子，组构成回应于施加于该电阻性随机访问存储单元的偏压而变成多个有源金属粒子；以及
电阻性切换材料层，设置为接触该有源材料层，其中，该电阻性切换材料层包括多个缺陷区域；
其中，该多个有源金属粒子的有源金属粒子组构成回应于施加于该电阻性随机访问存储单元的该偏压而被设置且捕获在该多个缺陷区域内。
8.根据权利要求1所述的半导体设备，还包括多个感测放大器，连接至该多个位线，其中，该多个感测放大器的一感测放大器组构成回应于该多个位线的一位在线流动的电流量。
9.一种用于操作半导体设备的方法，该半导体设备具有多个存储设备，该多个存储设备包含第一存储设备、第二存储设备、第三存储设备和第四存储设备，该方法同时包括：
在来自多个控制线的第一控制线上施加第一正向偏压，其中，该第一控制线连接到与该第一存储设备相关的第一控制晶体管以及与该第二存储设备相关的第二控制晶体管，其中，该第一控制晶体管回应于该第一正向偏压而进入导通状态，其中，该第二控制晶体管回应于该第一正向偏压而进入导通状态；
在来自该多个控制线的第二控制线上施加第二正向偏压信号，其中，该第二控制线连接到与该第三存储设备相关的第三控制晶体管以及与该第四存储设备相关的第四控制晶体管，其中，该第二正向偏压信号小于该第一正向偏压信号，其中，该第三控制晶体管回应于该第二正向偏压信号而保持在非导通状态，其中，该第四控制晶体管回应于该第二正向偏压信号而保持在非导通状态；
在来自多个字线的第一字线上施加第三正向偏压信号，其中，该第一字线连接至与该第一存储设备相关的第一选择晶体管以及与该第二存储设备相关的第二选择晶体管，其中，该第一选择晶体管回应于该第三正向偏压信号而进入导通状态，其中，该第二选择晶体管回应于该第三正向偏压信号而进入导通状态；
在来自该多个字线的第二字线上施加接地信号，其中，该第二字线连接到与该第三存储设备相关的第三选择晶体管以及与该第四存储设备相关的第四选择晶体管，其中，该第三选择晶体管回应于该接地信号而保持非导通状态，其中，该第四选择晶体管回应于该接地信号而保持非导通状态；
在来自多个位线的第一位线上施加该接地信号，其中，该第一位线连接到与该第一存储设备相关的第一双端存储器以及与该第三存储设备相关的第三双端存储器；以及
在来自该多个位线的第二位线上施加第四正向偏压信号，其中，该第二位线连接到与该第二存储设备相关的第二双端存储器以及与该第四存储设备相关的第四双端存储器。
10.根据权利要求9所述的方法，
其中，该第四正向偏压信号包括编程偏压信号；以及
其中，该方法还包括回应于该编程偏压信号对该第二双端存储器进行编程。
11.根据权利要求9所述的方法，
其中，该第四正向偏压信号包括读取偏压信号；以及
其中，该方法还包括从多个源线感测第一源线上的电流，其中，该第一源线连接到该第一存储设备、该第二存储设备、该第三存储设备和第四存储设备，并且其中，该电流与该第二双端存储器的状态相关。
12.根据权利要求9所述的方法，其中，回应于将该第二正向偏压信号施加到该第二控制线，减小该第四选择晶体管的泄漏电流。
13.根据权利要求9所述的方法，
其中，该第一正向偏压的最大电压在1-1.2伏的范围内；
其中，该第二正向偏压的最大电压在0.9-1.1伏的范围内。
14.根据权利要求13所述的方法，其中，该第四正向偏压在2-2.3伏的范围内。
15.一种用于操作存储数组的方法，该存储数组具有多个存储设备，该多个存储设备包含第一存储设备、第二存储设备、第三存储设备和第四存储设备，该方法同时包括：
在来自多个控制线的第一控制线上施加第一正向偏压，其中，该第一控制线连接到与该第一存储设备相关的第一控制晶体管以及与该第二存储设备相关的第二控制晶体管，其中，该第一控制晶体管回应于该第一正向偏压而进入导通状态，其中，该第二控制晶体管回应于该第一正向偏压而进入导通状态；
在来自该多个控制线的第二控制线上施加接地信号，其中，该第二控制线连接到与该第三存储设备相关的第三控制晶体管以及与该第四存储设备相关的第四控制晶体管，其中，该第三控制晶体管回应于该接地信号而保持在非导通状态，其中，该第四控制晶体管回应于该接地信号而保持在非导通状态；
在来自多个字线的第一字线上施加第二正向偏压信号，其中，该第一字线连接至与该第一存储设备相关的第一选择晶体管以及与该第二存储设备相关的第二选择晶体管，其中，该第一选择晶体管回应于该第二正向偏压信号而进入导通状态，其中，该第二选择晶体管回应于该第二正向偏压信号而进入导通状态；
在来自该多个字线的第二字线上施加第三正向偏压信号，其中，该第二字线连接到与该第三存储设备相关的第三选择晶体管以及与该第四存储设备相关的第四选择晶体管，其中，该第三选择晶体管回应于该第三正向偏压信号而保持非导通状态，其中，该第四选择晶体管回应于该第三正向偏压信号而保持非导通状态；
在来自多个位线的第一位线上施加第四正向偏压信号，其中，该第一位线连接到与该第一存储设备相关的第一双端存储器以及与该第三存储设备相关的第三双端存储器；
在来自该多个位线的第二位线上施加接地信号，其中，该第二位线连接到与该第二存储设备相关的第二双端存储器以及与该第四存储设备相关的第四双端存储器；以及
在来自多个源极线的第一源极线上施加第五正向偏压信号，其中，该第一源极线连接到该第一存储设备、该第二存储设备、该第三存储设备和该第四存储设备。
16.根据权利要求15所述的方法，
其中，该第五正向偏压信号包括擦除偏压信号；以及
其中，该方法还包括回应于该擦除偏压信号对该第二双端存储器进行擦除。
17.根据权利要求15所述的方法，其中，回应于将该第三正向偏压信号施加到该第二字线，减小该第四选择晶体管的泄漏电流。
18.根据权利要求15所述的方法，
其中，该第一正向偏压的最大电压在2-2.5伏的范围内；
其中，该第二正向偏压的最大电压在2-2.5伏的范围内；以及
其中，该第三正向偏压的最大电压在1-1.2伏的范围内。
19.根据权利要求18所述的方法，
其中，该第四正向偏压的最大电压在1.9-2.1伏的范围内；以及
其中，该第五正向偏压的最大电压在1.9-2伏的范围内。
20.根据权利要求15所述的方法，其中，该第一正向偏压信号选自由下列组成的群组：一系列电压脉冲，斜坡电压，电压脉冲。
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