KR20230154529A - 반도체 메모리 소자 - Google Patents

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KR20230154529A
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백종현
정우준
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삼성전자주식회사
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Abstract

본 발명은 신뢰성이 향상된 반도체 메모리 소자를 제공하는 것이다. 본 발명의 반도체 메모리 소자는 기판, 기판 상에, 제1 방향으로 연장하는 제1 도전성 라인, 제1 도전성 라인 상에, 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전성 라인, 및 제1 도전성 라인과 제2 도전성 라인 사이에 제공되는 메모리 셀을 포함하고, 메모리 셀은, 제1 도전성 라인과 접속되는 제1 전극, 제2 도전성 라인과 접속되는 제2 전극, 제1 전극과 제2 전극 사이에 배치되는 OTS막, 및 제2 전극과 OTS막 사이에 배치되는 고농도 전극을 포함하고, 제2 전극에 포함된 질소의 농도는 고농도 전극에 포함된 질소의 농도보다 낮고, OTS막에 저장된 데이터의 논리 상태는 프로그램 전압의 극성에 기초한다.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것이다. 보다 구체적으로, OTS막과 전극 사이에 고농도 전극을 추가로 배치함으로써, 신뢰성이 향상된 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자는 정보를 다양한 전자 장치, 예를 들어, 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등에 저장하도록 폭넓게 사용된다. 정보는 반도체 메모리 소자의 상이한 상태를 프로그램함으로써 저장될 수 있다. 예를 들어, 반도체 메모리 소자는 논리 "1" 또는 논리 "0"으로 표기되는 2가지 상태를 가질 수 있다. 저장된 정보에 액세스하기 위해, 전자 장치의 컴포넌트는 반도체 메모리 소자 내의 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해서 전자 장치의 컴포넌트는 반도체 메모리 소자 내의 상태를 기입 또는 프로그램할 수도 있다.
반도체 메모리 소자는 자기 하드 디스크, 랜덤 액세스 메모리(random access memory; RAM), 디램(Dynamic RAM; DRAM), 동기식 동적 램(Synchronous Dynamic RAM; SDRAM), 강유전성 RAM(Ferroelectric RAM; FeRAM), 자기 RAM(Magnetic RAM; MRAM), 저항성 RAM(Resistive RAM; RRAM), 판독 전용 메모리(Read only Memory; ROM), 플래시 메모리, 상변화 메모리(Phase Change Memory; PCM), 및 다른 것들을 포함할 수 있다. 반도체 메모리 소자는 휘발성 또는 비휘발성일 수도 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전력원의 부재시에도 메모리의 저장된 논리 상태를 연장된 시간 기간 동안 유지할 수 있다. 휘발성 메모리, 예를 들어, DRAM은 휘발성 메모리가 외부 전력원에 의해 주기적으로 리프레시되지 않는다면, 반도체 메모리 소자에 저장된 상태를 시간에 걸쳐 손실할 수도 있다. 반도체 메모리 소자를 개선시키는 것은 다른 측정 기준 사이에서 메모리 셀의 밀도를 증가시키는 것, 판독/기입 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소모를 감소시키는 것 또는 제작 비용을 감소시키는 것을 포함할 수 있다.
반도체 메모리 소자의 일부 유형은 상이한 논리 상태를 프로그램 및 감지하도록 셀에 인가된 전압의 극성의 변동을 이용할 수도 있다. 예를 들어, 자기-선택 메모리는 상이한 프로그램된 상태 간의 메모리 셀의 문턱 전압의 차를 개선시킬 수 있다. 셀이 프로그램되는 방식은 셀이 이루는 다양한 물질의 분포에 영향을 줄 수 있다. 이는 셀의 이온 이동에 영향을 줄 수도 있고, 이는 결국 셀의 문턱 전압에 영향을 줄 수도 있다. 문턱 전압은 셀의 논리 상태와 관련될 수도 있다. 따라서, 상이한 논리 상태 간의 문턱 전압간 작은 변동은 셀이 판독될 수도 있는 정확도에 영향을 줄 수도 있다.
본 발명이 해결하려는 과제는, 신뢰성이 향상된 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 소자는, 기판, 기판 상에, 제1 방향으로 연장하는 제1 도전성 라인, 제1 도전성 라인 상에, 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전성 라인, 및 제1 도전성 라인과 제2 도전성 라인 사이에 제공되는 메모리 셀을 포함하고, 메모리 셀은, 제1 도전성 라인과 접속되는 제1 전극, 제2 도전성 라인과 접속되는 제2 전극, 제1 전극과 제2 전극 사이에 배치되는 OTS막, 및 제2 전극과 OTS막 사이에 배치되는 고농도 전극을 포함하고, 제2 전극에 포함된 질소의 농도는 고농도 전극에 포함된 질소의 농도보다 낮고, OTS막에 저장된 데이터의 논리 상태는 프로그램 전압의 극성에 기초한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 소자는, 기판, 기판 상에, 제1 방향으로 연장하는 제1 도전성 라인, 제1 도전성 라인 상에, 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전성 라인, 제2 도전성 라인 상에, 제1 방향으로 연장하는 제3 도전성 라인, 제1 도전성 라인과 제2 도전성 라인 사이에 배치되는 제1 메모리 셀, 및 제2 도전성 라인과 제3 도전성 라인 사이에 배치되는 제2 메모리 셀을 포함하고, 제1 메모리 셀은 순차적으로 적층되는 제1 전극, 제1 OTS막, 및 제2 전극을 포함하고, 제2 메모리 셀은 순차적으로 적층되는 제3 전극, 제2 OTS막, 제1 고농도 전극, 및 제4 전극을 포함하고, 제1 고농도 전극에 포함된 질소의 농도는 제4 전극에 포함된 질소의 농도보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 소자는, 기판, 기판 상에, 제1 방향으로 연장하는 제1 도전성 라인, 제1 도전성 라인 상에, 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전성 라인, 제2 도전성 라인 상에, 제1 방향으로 연장하는 제3 도전성 라인, 제1 도전성 라인과 제2 도전성 라인 사이에 배치되는 제1 메모리 셀, 및 제2 도전성 라인과 제3 도전성 라인 사이에 배치되는 제2 메모리 셀을 포함하고, 제1 메모리 셀은 순차적으로 적층되는 제1 전극, 제1 OTS막, 및 제2 전극을 포함하고, 제1 OTS막의 폭은 기판에서 멀어짐에 따라 점진적으로 감소하고, 제2 메모리 셀은 순차적으로 적층되는 제3 전극, 제2 OTS막, 제1 고농도 전극, 및 제4 전극을 포함하고, 제2 OTS막의 폭은 상기 기판에서 멀어짐에 따라 점진적으로 증가한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 소자의 동작 방법을 설명하기 위한 도면이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 소자의 예시적인 사시도이다.
도 3은 도 2의 A-A 선을 따라 절단한 단면도이다.
도 4는 도 2의 B-B 선을 따라 절단한 단면도이다.
도 5 내지 도 10은 몇몇 실시예에 따른 반도체 메모리 소자를 설명하기 위한 예시적인 도면들이다.
도 11 내지 도 18은 도 3의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 설명하기 위한 도면들이다.
이하에서, 도 1을 참조하여 몇몇 실시예에 따른 반도체 메모리 소자의 동작 방법을 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 소자의 동작 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 소자는 적어도 하나 이상의 메모리 셀(MC)을 포함할 수 있다. 각각의 메모리 셀(MC)은 논리 "0" 및 논리 "1"로 표기되는, 2가지 상태를 저장하도록 프로그램 가능할 수 있다. 몇몇 실시예에서 메모리 셀(MC)은 2개 초과의 논리 상태를 저장할 수도 있다.
메모리 셀(MC)은 논리 상태를 나타내는 정보 저장 소자를 포함할 수 있다. 상기 정보 저장 소자는 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 가변적인 문턱 전압 또는 가변적인 저항을 가질 수 있다. 상기 칼코게나이드 물질은 정보 저장 소자로 기능할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 S, Te 및 Se 중 적어도 하나와 Ge, Sb, Bi, Al, Tl, Sn, Zn, As, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다.
몇몇 실시예에서, 셀의 문턱 전압은 셀을 프로그램하도록 사용되는 극성에 따라 변경 가능할 수 있다. 예를 들어, 하나의 극성으로 프로그램된 자기-선택 메모리 셀은 특정한 저항에 따라 하나의 문턱 전압을 가질 수 있다. 그리고, 자기-선택 메모리 셀의 상이한 저항 특성에 따라 서로 다른 문턱 전압을 발생시킬 수 있는 상이한 극성으로 프로그램될 수 있다. 자기-선택 메모리 셀이 프로그램될 때, 상기 칼코게나이드 물질 내의 이온이 이동될 수 있다. 이온은 미리 결정된 셀의 극성에 따라 특정한 전극을 향해 이동할 수 있다. 예를 들어, 자기-선택 메모리 셀에서 이온은 음의 전극을 향해 이동할 수 있다. 이어서, 자기-선택 메모리 셀은 상기 자기-선택 메모리 셀에 전압을 인가함으로써 판독되어 이온이 어떤 전극을 향해 이동했는지 감지할 수 있다.
몇몇 실시예에서, 셀의 문턱 전압은 상기 칼코게나이드 물질의 결정성 구조 또는 원자 배열을 이용하여 조절될 수 있다. 예를 들어, 결정성 또는 비결정성 원자 배열을 가진 물질은 상이한 저항을 가질 수 있다. 결정성 상태는 낮은 저항을 가질 수 있다. 비결정성 상태는 높은 저항을 가질 수 있다. 따라서, 메모리 셀(MC)에 인가되는 전압은 상기 칼코게나이드 물질이 결정성 또는 비결정성 상태인지에 따라 상이한 전류를 발생시킬 수 있다. 그리고 발생된 전류의 크기는 메모리 셀(MC)이 저장하는 논리 상태를 결정할 수 있다.
몇몇 실시예에 따른 반도체 메모리 소자의 메모리 어레이는 2차원(2D)으로 구성될 수도 있고, 또는 3차원(3D)으로 구성될 수도 있다. 3차원(3D) 메모리 어레이는 메모리 셀(MC)이 수직적으로 적층된 구조일 수 있다. 3차원 메모리 어레이는 2차원 메모리 어레이와 비교하여 하나의 기판 상에 형성될 수 있는 메모리 셀(MC)의 수를 증가시킬 수 있다. 도 1에서, 메모리 셀(MC)이 2개의 층을 포함하는 3차원 메모리 어레이일 수 있다. 다만 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 메모리 셀(MC)이 각각의 층에 걸쳐 정렬될 수 있다. 상기 메모리 셀(MC)들은 메모리 셀 스택(45)을 구성할 수 있다.
메모리 셀(MC)의 각각의 행은 제1 도전성 라인(10), 및 제2 도전성 라인(15)에 연결될 수 있다. 제1 도전성 라인(10)은 워드라인일 수 있고, 제2 도전성 라인(15)은 비트라인일 수 있지만, 이에 한정되는 것은 아니다. 제1 도전성 라인(10) 및 제2 도전성 라인(15)은 실질적으로 서로 수직으로 연장할 수 있다.
몇몇 실시예에서, 하나의 메모리 셀(MC)은 제1 도전성 라인(10)과 제2 도전성 라인(15)의 교차점에 배치될 수 있다. 상기 교차점은 메모리 셀(MC)의 어드레스로서 지칭될 수도 있다. 타깃(target) 메모리 셀(MC)은 전압이 인가된 워드라인과 비트라인의 교차점에 위치할 수 있다. 즉, 제1 도전성 라인(10)과 제2 도전성 라인(15)은 이들의 교차점에서 메모리 셀(MC)을 판독 또는 기입하도록 기능할 수 있다.
몇몇 실시예에서, 판독 및 기입은 전압 또는 전류를 각각의 도전성 라인에 인가하는 것을 포함할 수 있다. 제1 도전성 라인(10) 및 제2 도전성 라인(15)을 활성화시키거나, 또는 선택함으로써 메모리 셀(MC)에서 판독 및 기입이 수행될 수 있다. 제1 도전성 라인(10) 및 제2 도전성 라인(15)은 전도성 물질을 포함할 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등의 금속 물질, 금속 합금, 탄소, 전도성으로 도핑된 반도체 물질, 및/또는 다른 전도성 물질을 포함할 수 있다. 메모리 셀(MC)이 선택될 때, 예를 들어, 셀레늄(Se) 이온의 이동인 셀의 논리 상태를 설정하도록 영향을 받을 수 있다.
예를 들어, 메모리 셀(MC)은 셀레늄(Se)을 포함하는 칼코게나이드 물질에 전기 펄스를 인가함으로써 프로그램될 수 있다. 펄스는 예를 들어, 제1 도전성 라인(10) 또는 제2 도전성 라인(15)을 통해 제공될 수 있다. 펄스를 제공할 때, 셀레늄(Se) 이온은 메모리 셀(MC)의 극성에 따라 정보 저장 소자 내에서 이동할 수 있다. 따라서, 정보 저장 소자의 표면에 대한 셀레늄(Se)의 농도는 제1 도전성 라인(10) 및 제2 도전성 라인(15) 간의 전압의 극성에 영향을 받을 수 있다.
셀을 판독하기 위해 전압이 메모리 셀(MC)에 인가될 수도 있다. 상기 전압의 인가를 통해 발생된 전류가 흐르기 시작할 때의 문턱 전압이 논리 "1" 또는 논리 "0"의 상태를 나타낼 수 있다. 정보 저장 소자의 단부에서의 셀레늄(Se) 이온의 농도 차이가 문턱 전압에 영향을 줄 수 있다. 정보 저장 소자의 단부에서의 셀레늄(Se) 이온의 농도 차이가 논리 상태 간의 셀 응답의 더 큰 차이를 발생시킬 수 있다.
메모리 셀(MC)에 액세스하는 것은 행 디코더(20) 및 열 디코더(30)를 통해 제어될 수도 있다. 예를 들어, 행 디코더(20)는 컨트롤러(40)로부터 행 어드레스를 수신할 수 있다. 또한, 행 디코더(20)는 컨트롤러(40)로부터 수신된 행 어드레스에 기초하여 적합한 제1 도전성 라인(10)을 활성화시킬 수도 있다. 이와 유사하게 열 디코더(30)는 컨트롤러(40)로부터 열 어드레스를 수신할 수 있다. 또한, 열 디코더(30)는 컨트롤러(40)로부터 수신된 열 어드레스에 기초하여 제2 도전성 라인(15)을 활성화시킬 수 있다. 제1 도전성 라인(10)과 제2 도전성 라인(15)을 활성화시킴으로써 메모리 셀(MC)에 액세스할 수 있다.
메모리 셀(MC)을 액세스 할 때, 메모리 셀(MC)은 판독될 수 있거나 또는 감지 증폭기(25)에 의해 감지될 수 있다. 예를 들어, 감지 증폭기(25)는 메모리 셀(MC)에 액세스함으로써 생성된 신호에 기초하여 메모리 셀(MC)에 저장된 논리 상태를 결정할 수 있다. 상기 생성된 신호는 전압 또는 전류를 포함할 수 있다. 이에 따라, 감지 증폭기(25)는 전압 감지 증폭기, 전류 감지 증폭기, 또는 둘 다를 포함할 수 있다.
예를 들어, 메모리 셀(MC)에 전압이 인가될 수도 있다. 인가된 전압에 의해 발생된 전류의 크기가 메모리 셀(MC)의 저항에 의존적일 수 있다. 마찬가지로, 메모리 셀(MC)에 전류가 인가될 수 있다. 전류를 생성하기 위한 전압의 크기가 메모리 셀(MC)의 저항에 의존적일 수 있다. 감지 증폭기(25)는 신호를 검출 및 증폭시키기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 이는 래칭(latching)으로도 지칭될 수 있다. 이어서, 메모리 셀(MC)의 검출된 논리 상태는 입출력 장치를 통해 출력될 수 있다. 일례로, 감지 증폭기(25)는 열 디코더(30) 또는 행 디코더(20)의 일부일 수 있다. 또는, 감지 증폭기(25)는 열 디코더(30) 또는 행 디코더(20)와 연결될 수 있거나, 또는 이와 통신할 수 있다.
메모리 셀(MC)은 제1 도전성 라인(10) 및 제2 도전성 라인(15)을 활성화시킴으로써 프로그램 또는 기입될 수 있다. 논리 값이 메모리 셀(MC)에 저장될 수 있다. 열 디코더(30) 또는 행 디코더(20)는 메모리 셀(MC)에 기입될 데이터, 예를 들어, 입력/출력(35)을 수신할 수 있다. 상변화 메모리 또는 자기-선택 메모리의 경우, 메모리 셀(MC)은 정보 저장 소자를 가열함으로써, 예를 들어, 전류를 메모리 저장 소자에 통과시킴으로써 기입될 수 있다. 메모리 셀(MC)에 기입되는 논리 상태 예를 들어, 논리 "1" 또는 논리 "0"에 따라 셀레늄(Se) 이온이 특정 전극에 밀집될 수 있다.
예를 들어, 메모리 셀(MC)의 극성에 따라 제1 전극에 밀집된 셀레늄(Se) 이온은 논리 "1" 상태를 나타내는 제1 문턱 전압을 발생시킬 수 있다. 제2 전극에 밀집된 셀레늄(Se) 이온은 논리 "0" 상태를 나타내는 제2 문덕 전압을 발생시킬 수 있다. 제1 문턱 전압과 제2 문턱 전압은 서로 상이할 수 있다. 제1 문턱 전압과 제2 문턱 전압이 차이가 클수록 신뢰성이 향상된 반도체 메모리 소자일 수 있다.
컨트롤러(40)는 다양한 컴포넌트, 예를 들어, 행 디코더(20), 열 디코더(30), 및 감지 증폭기(25)를 통해 메모리 셀(MC)의 작동(판독, 기입, 재기입, 리프레시, 방전 등)을 제어할 수 있다. 일부 실시예에서, 행 디코더(20), 열 디코더(30), 및 감지 증폭기(25) 중 하나 이상은 컨트롤러(40)와 함께 배치될 수 있다. 컨트롤러(40)는 목적하는 제1 도전성 라인(10) 및 제2 도전성 라인(15)을 활성화시키도록 행 및 열 어드레스 신호를 생성할 수 있다. 컨트롤러(40)는 또한 메모리 어레이의 작동 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 컨트롤러(40)는 하나 이상의 메모리 셀(MC)에 액세스한 후 방전 전압을 제1 도전성 라인(10) 또는 제2 도전성 라인(15)에 인가할 수 있다.
이하에서, 도 2 내지 도 10을 참조하여 몇몇 실시예에 따른 반도체 메모리 소자를 설명한다.
도면에서, 몇몇 실시예에 따른 반도체 메모리 소자는 자기-선택 메모리(self-selecting memory)임을 도시하였지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 2는 몇몇 실시예에 따른 반도체 메모리 소자의 예시적인 사시도이다. 도 3은 도 2의 A-A 선을 따라 절단한 단면도이다. 도 4는 도 2의 B-B 선을 따라 절단한 단면도이다.
도 2 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 메모리 소자는, 기판(100), 제1 도전성 라인(112), 제2 도전성 라인(114), 제3 도전성 라인(116), 제1 메모리 셀(MC1), 및 제2 메모리 셀(MC2)을 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100) 상에, 제1 도전성 라인(112), 제2 도전성 라인(114), 및 제3 도전성 라인(116)이 제공될 수 있다.
제1 도전성 라인(112)은 제1 방향(X)으로 연장할 수 있다. 적어도 하나 이상의 제1 도전성 라인(112)이 제공될 수 있다. 각각의 제1 도전성 라인(112)들은 서로 제2 방향(Y)으로 이격될 수 있다. 본 명세서에서, 제1 방향(X), 제2 방향(Y), 및 제3 방향(Z)은 서로 교차할 수 있다. 제1 방향(X), 제2 방향(Y), 및 제3 방향(Z)은 실질적으로 서로 수직일 수 있다.
제1 도전성 라인(112)은 도 1의 제1 도전성 라인(10)일 수 있다. 즉, 제1 도전성 라인(112)은 몇몇 실시예에 따른 반도체 메모리 소자에서 워드라인으로 기능할 수 있다.
제2 도전성 라인(114)은 제1 도전성 라인(112) 상에 제공될 수 있다. 적어도 하나 이상의 제2 도전성 라인(114)이 제공될 수 있다. 각각의 제2 도전성 라인(114)은 제1 도전성 라인(112)과 제3 방향(Z)으로 이격될 수 있다. 각각의 제2 도전성 라인(114)은 제2 방향(Y)으로 연장할 수 있다. 각각의 제2 도전성 라인(114)은 서로 제1 방향(X)으로 이격될 수 있다.
제2 도전성 라인(114)은 도 1의 제2 도전성 라인(15)일 수 있다. 즉, 제2 도전성 라인(114)은 몇몇 실시예에 따른 반도체 메모리 소자에서 비트라인으로 기능할 수 있다.
제3 도전성 라인(116)은 제2 도전성 라인(114) 상에 제공될 수 있다. 적어도 하나 이상의 제3 도전성 라인(116)이 제공될 수 있다. 각각의 제3 도전성 라인(116)은 제1 및 제2 도전성 라인(112, 114)과 제3 방향(Z)으로 이격될 수 있다. 각각의 제3 도전성 라인(116)은 제1 방향(X)으로 연장할 수 있다. 각각의 제3 도전성 라인(116)은 서로 제2 방향(Y)으로 이격될 수 있다.
제3 도전성 라인(116)은 도 1의 제1 도전성 라인(10)일 수 있다. 즉, 제3 도전성 라인(116)은 몇몇 실시예에 따른 반도체 메모리 소자에서 워드라인으로 기능할 수 있다.
일부 실시예에서, 제1 및 제3 도전성 라인(112, 116)은 각각 제1 방향(X)으로 연장하고, 제2 도전성 라인(114)은 제2 방향(Y)으로 연장할 수 있다. 제2 도전성 라인(114)은 제1 및 제3 도전성 라인(112, 116) 사이에 개재될 수 있다.
제1 내지 제3 도전성 라인(112, 114, 116)은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 도전성 라인(112, 114, 116)은 각각 텅스텐(W), 텅스텐 질화물(WN), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 티타늄 알루미늄 질화물(TiAlN), 니켈(Ni), 코발트(Co), 크롬(Cr), 주석(Sn), 아연(Zn), 인듐 주석 산화물(ITO) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 도전성 라인(112, 114, 116)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. 본 명세서에서, 제1 내지 제3 도전성 라인(112, 114, 116)은 각각 텅스텐(W)을 포함하는 것으로 설명한다.
몇몇 실시예에서, 제1 도전성 라인(112) 사이에 제1 층간 절연막(120)이 제공될 수 있다. 제1 층간 절연막(120)은 기판(100) 상에 배치될 수 있다. 제1 층간 절연막(120)은 제1 도전성 라인(112) 사이에 개재되어 각각의 제1 도전성 라인(112)들을 절연시킬 수 있다.
제2 도전성 라인(114) 사이에 제2 층간 절연막(150)이 제공될 수 있다. 제2 층간 절연막(150)은 제1 메모리 셀(MC1)들 상에 제공될 수 있다. 제2 층간 절연막(150)은 제2 도전성 라인(114) 사이에 개재되어 각각의 제2 도전성 라인(114)들을 절연시킬 수 있다.
제3 도전성 라인(116) 사이에 제3 층간 절연막(190)이 제공될 수 있다. 제3 층간 절연막(190)은 제2 메모리 셀(MC2)들 상에 제공될 수 있다. 제3 층간 절연막(190)은 제3 도전성 라인(116) 사이에 개재되어 각각의 제3 도전성 라인(116)들을 절연시킬 수 있다.
제1 내지 제3 층간 절연막(120, 150, 190)은 각각 산화물 계열의 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 층간 절연막(120, 150, 190)은 각각 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 메모리 셀(MC1)은 제1 도전성 라인(112) 및 제2 도전성 라인(114) 사이에 제공될 수 있다. 제1 메모리 셀(MC1)은 제1 도전성 라인(112)과 제2 도전성 라인(114)의 교차점에 배치될 수 있다. 제1 메모리 셀(MC1)의 일단은 반도체 메모리 소자의 워드라인과 연결될 수 있다. 제1 메모리 셀(MC1)의 타단은 반도체 메모리 소자의 비트라인과 연결될 수 있다. 제1 메모리 셀(MC1)은 적어도 하나 이상 제공될 수 있다. 각각의 제1 메모리 셀(MC1)들은 제1 방향(X)으로 이격될 수도 있고, 제2 방향(Y)으로 이격될 수도 있다. 제1 메모리 셀(MC1)들은 제3 방향(Z)으로 연장할 수 있다.
몇몇 실시예에서, 제1 메모리 셀(MC1)은 제1 전극(131), 제1 OTS막(133), 및 제2 전극(135)을 포함할 수 있다.
제1 전극(131), 제1 OTS막(133), 및 제2 전극(135)은 순차적으로 제3 방향(Z)으로 정렬될 수 있다. 제1 전극(131)은 제1 도전성 라인(112) 상에 배치될 수 있다. 제1 OTS막(133)은 제1 전극(131) 상에 배치될 수 있다. 제2 전극(135)은 제1 OTS막(133) 상에 배치될 수 있다. 제1 OTS막(133)은 제1 전극(131)과 제2 전극(135) 사이에 개재될 수 있다.
제1 전극(131)은 제1 도전성 라인(112)과 접속될 수 있다. 제1 전극(131)은 제1 도전성 라인(112)과 접촉할 수 있다. 제1 전극(131)은 도전성 물질을 포함할 수 있다. 일례로 제1 전극(131)은 탄소(C)를 포함할 수 있다. 이와 달리, 제1 전극(131)은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 등의 금속, 티타늄 질화물(TiN) 등의 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수도 있다.
제2 전극(135)은 제1 전극(131) 상에 제공될 수 있다. 제2 전극(135)은 제2 도전성 라인(114)과 접속될 수 있다. 제2 전극(135)은 제2 도전성 라인(114)과 접촉할 수 있다. 제2 전극(135)은 도전성 물질을 포함할 수 있다. 일례로 제2 전극(135)은 탄소(C)를 포함할 수 있다. 이와 달리, 제2 전극(135)은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 등의 금속, 티타늄 질화물(TiN) 등의 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수도 있다.
제1 OTS막(133)은 제1 전극(131)과 제2 전극(135) 사이에 제공될 수 있다. 제1 OTS막(133)은 제1 전극(131)과 제2 전극(135)과 접속될 수 있다. 몇몇 실시예에서, 제1 OTS막(133)은 제1 메모리 셀(MC1)의 정보 저장 소자로 기능할 수 있다. 제1 OTS막(133)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 S, Te 및 Se 중 적어도 하나와 Ge, Sb, Bi, Al, Tl, Sn, Zn, As, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다.
예시적으로, 제1 OTS막(133)은 GeSe, GeS, AsSe, AsTe, AsS, SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn, GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, 및 GeAsSeSAlSn 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에 따른 반도체 메모리 소자는 제1 OTS막(133)에 포함된 이온의 이동을 통해 데이터를 저장할 수 있다. 제1 OTS막(133)에 저장된 데이터의 논리 상태는 프로그램 전압의 극성에 기초할 수 있다. 예를 들어, 제1 전극(131)과 제2 전극(135)에 전압이 인가되면, 제1 OTS막(133)에 포함된 이온이 제1 전극(131) 및 제2 전극(135)을 향해 이동할 수 있다. 일례로, 제1 OTS막(133)은 셀레늄(Se) 이온을 포함할 수 있다. 제1 전극(131) 및 제2 전극(135)에 전압이 인가되면, 제1 OTS막(133) 내의 셀레늄(Se) 이온은 제1 전극(131) 또는 제2 전극(135)을 향해 이동할 수 있다.
예를 들어, 제1 메모리 셀(MC1)의 극성에 따라 제1 전극(131)에 밀집된 셀레늄(Se) 이온은 논리 "1" 상태를 나타내는 제1 문턱 전압을 발생시킬 수 있다. 제1 메모리 셀(MC1)의 극성에 따라 제2 전극(135)에 밀집된 셀레늄(Se) 이온은 논리 "0" 상태를 나타내는 제2 문턱 전압을 발생시킬 수 있다. 제1 문턱 전압과 제2 문턱 전압은 서로 상이할 수 있다. 제1 문턱 전압과 제2 문턱 전압이 차이가 클수록 신뢰성이 향상된 반도체 메모리 소자일 수 있다.
몇몇 실시예에서, 제1 전극(131)의 폭(131W)은 기판(100)에서 멀어짐에 따라 점진적으로 감소할 수 있다. 제2 전극(135)의 폭(135W)은 기판(100)에서 멀어짐에 따라 점진적으로 감소할 수 있다. 제1 OTS막(133)의 폭(133W)은 기판(100)에서 멀어질수록 점진적으로 감소할 수 있다. 즉, 제1 전극(131), 제2 전극(135), 및 제1 OTS막(133)은 단면적 관점에서, 사다리꼴 형상을 가질 수 있다. 제1 전극(131), 제2 전극(135), 및 제1 OTS막(133)은 단면적 관점에서, 평행한 두 변 중 제1 도전성 라인(112)과 인접한 변의 길이가 제2 도전성 라인(114)과 인접한 변의 길이보다 더 긴 사다리꼴 형상을 가질 수 있다.
몇몇 실시예에서, 제1 OTS막(133)은 제1 전극(131) 및 제2 전극(135)과 접촉할 수 있다. 제1 OTS막(133)과 제1 전극(131)이 접촉되는 접촉면은 제1 폭(W1)을 가질 수 있다. 제1 OTS막(133)과 제2 전극(135)이 접촉되는 접촉면은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)이 제2 폭(W2)보다 클 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에 따른 반도체 메모리 소자는 제1 셀 절연막(140)을 더 포함할 수 있다. 제1 셀 절연막(140)은 제1 메모리 셀(MC1)을 감쌀 수 있다. 제1 셀 절연막(140)은 제1 메모리 셀(MC1)들을 전기적으로 절연시킬 수 있다. 제1 셀 절연막(140)은 산화물 계열의 절연 물질을 포함할 수 있다. 예를 들어, 제1 셀 절연막(140)은 실리콘 산화물, 실리콘 산탄화물, 실리콘 산화물보다 열전도도가 낮은 저열전도도(low thermal conductivity) 물질 중 적어도 하나를 포함할 수 있다.
예시적으로, 제1 셀 절연막(140)은 SiO2, SiOC, SOG(Spin-On glass), SOD(Spin-On Dielectric), HDP(High Density Plasma) 산화물, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), TEOS(Tetra Ethyl Ortho Silicate), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 셀 절연막(140)은 FOX(Flowable Oxide)일 수 있다.
제2 메모리 셀(MC2)은 제2 도전성 라인(114) 및 제3 도전성 라인(116) 사이에 제공될 수 있다. 제2 메모리 셀(MC2)은 제2 도전성 라인(114)과 제3 도전성 라인(116)의 교차점에 배치될 수 있다. 제2 메모리 셀(MC2)의 일단은 반도체 메모리 소자의 워드라인과 연결될 수 있다. 제2 메모리 셀(MC2)의 타단은 반도체 메모리 소자의 비트라인과 연결될 수 있다. 제2 메모리 셀(MC2)은 적어도 하나 이상 제공될 수 있다. 각각의 제2 메모리 셀(MC2)들은 제1 방향(X)으로 이격될 수도 있고, 제2 방향(Y)으로 이격될 수도 있다. 제2 메모리 셀(MC2)들은 제3 방향(Z)으로 연장할 수 있다.
몇몇 실시예에서, 제2 메모리 셀(MC2)은 제3 전극(161), 제2 OTS막(163), 제4 전극(165), 및 제1 고농도 전극(171)을 포함할 수 있다.
제3 전극(161), 제2 OTS막(163), 제1 고농도 전극(171) 및 제4 전극(165)은 순차적으로 제3 방향(Z)으로 정렬될 수 있다. 제3 전극(161)은 제2 도전성 라인(114) 상에 배치될 수 있다. 제2 OTS막(163)은 제3 전극(161) 상에 배치될 수 있다. 제1 고농도 전극(171)은 제2 OTS막(163) 상에 배치될 수 있다. 제4 전극(165)은 제1 고농도 전극(171) 상에 배치될 수 있다.
제3 전극(161)은 제2 도전성 라인(114)과 접속될 수 있다. 제3 전극(161)은 제2 도전성 라인(114)과 접촉할 수 있다. 제3 전극(161)은 도전성 물질을 포함할 수 있다. 일례로 제3 전극(161)은 탄소(C)를 포함할 수 있다. 이와 달리, 제3 전극(161)은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 등의 금속, 티타늄 질화물(TiN) 등의 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수도 있다.
제4 전극(165)은 제3 전극(161) 상에 제공될 수 있다. 제2 전극(165)은 제3 도전성 라인(116)과 접속될 수 있다. 제4 전극(165)은 제3 도전성 라인(116)과 접촉할 수 있다. 제2 전극(165)은 도전성 물질을 포함할 수 있다. 일례로 제2 전극(165)은 탄소(C)를 포함할 수 있다. 이와 달리, 제2 전극(135)은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta) 등의 금속, 티타늄 질화물(TiN) 등의 금속 질화물, 및 이들의 조합 중 적어도 하나를 포함할 수도 있다.
제2 OTS막(163)은 제3 전극(161)과 제4 전극(135) 사이에 제공될 수 있다. 제2 OTS막(163)은 제3 전극(161)과 제1 고농도 전극(171) 사이에 제공될 수 있다. 제2 OTS막(163)은 제3 전극(161)과 제4 전극(165)과 접속될 수 있다. 몇몇 실시예에서, 제2 OTS막(163)은 제2 메모리 셀(MC2)의 정보 저장 소자로 기능할 수 있다. 제2 OTS막(163)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 S, Te 및 Se 중 적어도 하나와 Ge, Sb, Bi, Al, Tl, Sn, Zn, As, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다.
예시적으로, 제2 OTS막(163)은 GeSe, GeS, AsSe, AsTe, AsS, SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn, GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, 및 GeAsSeSAlSn 중 적어도 하나를 포함할 수 있다.
제1 고농도 전극(171)은 제2 OTS막(163)과 제4 전극(165) 사이에 배치될 수 있다. 제1 고농도 전극(171)의 일단은 제2 OTS막(163)과 접촉할 수 있다. 제1 고농도 전극(171)의 타단은 제4 전극(165)과 접촉할 수 있다. 제1 고농도 전극(171)은 탄소(C)를 포함할 수 있다. 또한, 제1 고농도 전극(171)은 질소(N)를 포함할 수 있다. 즉, 제1 고농도 전극(171)은 질소(N)를 함유하는 탄소(C)로 이루어질 수 있다.
몇몇 실시예에서, 제1 고농도 전극(171)에 포함된 질소(N)의 농도는 제4 전극(165)에 포함된 질소(N)의 농도보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 고농도 전극(171)에 포함된 불순물은 질소(N)가 아닐 수도 있다. 이 경우에도, 제1 고농도 전극(171)에 포함된 불순물의 농도는 제4 전극(165)에 포함된 불순물을 농도보다 크다.
몇몇 실시예에서, 제1 내지 제4 전극(131, 135, 161, 165)에 포함된 질소(N)의 농도는 동일할 수 있다. 즉, 제1 고농도 전극(171)에 포함된 질소(N)의 농도는 제1 내지 제4 전극(131, 135, 161, 165)에 포함된 질소(N)의 농도보다 크다.
몇몇 실시예에 따른 반도체 메모리 소자는 제2 OTS막(163)에 포함된 이온의 이동을 통해 데이터를 저장할 수 있다. 제2 OTS막(163)에 저장된 데이터의 논리 상태는 프로그램 전압의 극성에 기초할 수 있다. 예를 들어, 제3 전극(161)과 제4 전극(165)에 전압이 인가되면, 제2 OTS막(163)에 포함된 이온이 제3 전극(161), 제1 고농도 전극(171) 또는 제4 전극(165)을 향해 이동할 수 있다. 일례로, 제2 OTS막(163)은 셀레늄(Se) 이온을 포함할 수 있다. 제3 전극(161) 및 제4 전극(165)에 전압이 인가되면, 제2 OTS막(163) 내의 셀레늄(Se) 이온은 제3 전극(161), 제4 전극(165) 또는 제1 고농도 전극(171)을 향해 이동할 수 있다.
예를 들어, 제2 메모리 셀(MC2)의 극성에 따라 제3 전극(161)에 밀집된 셀레늄(Se) 이온은 논리 "1" 상태를 나타내는 제1 문턱 전압을 발생시킬 수 있다. 제2 메모리 셀(MC2)의 극성에 따라 제1 고농도 전극(171)에 밀집된 셀레늄(Se) 이온은 논리 "0" 상태를 나타내는 제2 문턱 전압을 발생시킬 수 있다. 제1 문턱 전압과 제2 문턱 전압은 서로 상이할 수 있다. 제1 문턱 전압과 제2 문턱 전압이 차이가 클수록 신뢰성이 향상된 반도체 메모리 소자일 수 있다.
몇몇 실시예에서, 제3 전극(161)의 폭(161W)은 기판(100)에서 멀어짐에 따라 점진적으로 감소할 수 있다. 제4 전극(165)의 폭(165W)은 기판(100)에서 멀어짐에 따라 점진적으로 감소할 수 있다. 제2 OTS막(163)의 폭(163W)은 기판(100)에서 멀어질수록 점진적으로 증가할 수 있다. 즉, 제1 전극(131), 제2 전극(135), 및 제1 OTS막(133)은 단면적 관점에서, 사다리꼴 형상을 가질 수 있다.
예를 들어, 제3 전극(161)과 제4 전극(165)은 단면적 관점에서, 평행한 두 변 중 제2 도전성 라인(114)에 인접한 변의 길이가 제3 도전성 라인(116)에 인접한 변의 길이보다 큰 사다리꼴 형상일 수 있다. 반면, 제2 OTS막(163)은 단면적 관점에서, 평행한 두 변 중 제2 도전성 라인(114)에 인접한 변의 길이가 제3 도전성 라인(116)에 인접한 변의 길이보다 작은 사다리꼴 형상일 수 있다.
몇몇 실시예에서, 제2 OTS막(163)은 제3 전극(161) 및 제1 고농도 전극(171)과 접촉할 수 있다. 제2 OTS막(163)과 제3 전극(161)이 접촉되는 접촉면은 제3 폭(W3)을 가질 수 있다. 제2 OTS막(163)과 제1 고농도 전극(171)이 접촉되는 접촉면은 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)이 제3 폭(W3)보다 클 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 제1 폭(W1)은 제4 폭(W4)과 동일할 수 있다. 제2 폭(W2)은 제3 폭(W3)과 동일할 수 있다. 이에 따라, 제1 OTS막(133)의 단면과 제2 OTS막(163)의 단면은 제2 도전성 라인(114)을 기준으로 서로 대칭일 수 있다. 제1 OTS막(133)은 제1 폭(W1)이 제2 폭(W2)보다 크고, 제2 OTS막(163)은 제4 폭(W4)이 제3 폭(W3)보다 큰 구조를 가짐에 따라, 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
몇몇 실시예에서, 제1 고농도 전극(171)은 제3 방향(Z)으로의 제1 높이(H1)를 가질 수 있다. 제4 전극(165)은 제3 방향(Z)으로의 제2 높이(H2)를 가질 수 있다. 제1 높이(H1)는 제2 높이(H2) 보다 작을 수 있지만, 이에 한정되는 것은 아니다.
몇몇 실시예에 따른 반도체 메모리 소자는 제2 셀 절연막(180)을 더 포함할 수 있다. 제2 셀 절연막(180)은 제2 메모리 셀(MC2)을 감쌀 수 있다. 제2 셀 절연막(180)은 제2 메모리 셀(MC2)들을 전기적으로 절연시킬 수 있다. 제2 셀 절연막(180)은 산화물 계열의 절연 물질을 포함할 수 있다. 예를 들어, 제2 셀 절연막(180)은 실리콘 산화물, 실리콘 산탄화물, 실리콘 산화물보다 열전도도가 낮은 저열전도도(low thermal conductivity) 물질 중 적어도 하나를 포함할 수 있다.
예시적으로, 제2 셀 절연막(180)은 SiO2, SiOC, SOG(Spin-On glass), SOD(Spin-On Dielectric), HDP(High Density Plasma) 산화물, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), TEOS(Tetra Ethyl Ortho Silicate), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 셀 절연막(180)은 FOX(Flowable Oxide)일 수 있다.
도 5 내지 도 10은 몇몇 실시예에 따른 반도체 메모리 소자를 설명하기 위한 예시적인 도면들이다. 참고적으로 도 5 내지 도 10은 도 2의 A-A 선을 따라 절단한 예시적인 단면도들일 수 있다. 설명의 편의상 도 2 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
먼저, 도 5를 참조하면, 제1 OTS막(133)과 제2 OTS막(163)은 제2 도전성 라인(114)을 기준으로 대칭이 아닐 수 있다.
예를 들어, 제4 폭(W4)은 제1 폭(W1)과 다를 수 있다. 제2 폭(W2)은 제3 폭(W3)과 다를 수 있다. 제4 폭(W4)은 제2 폭(W2)과 동일할 수 있다. 제3 폭(W3)은 제2 폭(W2)보다 작을 수 있다. 제1 폭(W1)은 제4 폭(W4)보다 클 수 있다.
이 경우에도, 제1 OTS막(133)의 단면은 평행한 두 변 중 제2 전극(135)에 인접한 변의 길이가 제1 전극(131)에 인접한 변의 길이 보다 작은 사다리꼴 형상일 수 있다. 제2 OTS막(163)의 단면은 평행한 두 변 중 제3 전극(161)에 인접한 변의 길이가 제4 전극(165)에 인접한 변의 길이보다 작은 사다리꼴 형상일 수 있다.
도 6을 참조하면, 제1 메모리 셀(MC1)은 제2 고농도 전극(173)을 포함할 수 있다.
제2 고농도 전극(173)은 제1 전극(131)과 제1 OTS막(133) 사이에 배치될 수 있다. 제2 고농도 전극(173)의 일단은 제1 전극(131)과 접촉할 수 있다. 제2 고농도 전극(173)의 타단은 제1 OTS막(133)과 접촉할 수 있다. 제2 고농도 전극(173)은 탄소(C)를 포함할 수 있다. 또한, 제2 고농도 전극(173)은 질소(N)를 포함할 수 있다. 즉, 제2 고농도 전극(173)은 질소(N)를 함유하는 탄소(C)로 이루어질 수 있다.
몇몇 실시예에서, 제2 고농도 전극(173)에 포함된 질소(N)의 농도는 제1 전극(131)에 포함된 질소(N)의 농도보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제2 고농도 전극(173)에 포함된 불순물은 질소(N)가 아닐 수도 있다. 이 경우에도, 제2 고농도 전극(173)에 포함된 불순물의 농도는 제1 전극(131)에 포함된 불순물의 농도보다 크다.
몇몇 실시예에서, 제1 OTS막(133)과 제2 고농도 전극(173)이 접촉되는 접촉면은 제5 폭(W5)을 가질 수 있다. 제5 폭(W5)은 제4 폭(W4)과 동일할 수 있다. 제1 OTS막(133)과 제2 OTS막(163)은 제2 도전성 라인(114)을 기준으로 대칭일 수 있다.
몇몇 실시예에서, 제2 고농도 전극(173)은 제3 방향(Z)으로의 제3 높이(H3)를 가질 수 있다. 제1 전극(131)은 제3 방향(Z)으로의 제4 높이(H4)를 가질 수 있다. 제3 높이(H3)는 제4 높이(H4)보다 작을 수 있다. 제1 높이(H1)는 제3 높이(H3)와 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 7을 참조하면, 제1 메모리 셀(MC1)은 제2 고농도 전극(173)을 포함할 수 있다. 설명의 편의상 도 6을 이용하여 설명한 점과 다른 점을 중심으로 설명한다.
몇몇 실시예에서, 제2 고농도 전극(173)은 제3 방향(Z)으로의 제3 높이(H3)를 가질 수 있다. 제1 전극(131)은 제3 방향(Z)으로의 제4 높이(H4)를 가질 수 있다. 제3 높이(H3)는 제4 높이(H4)보다 작을 수 있다.
몇몇 실시예에서, 제1 높이(H1)는 제3 높이(H3)와 다를 수 있다. 일례로, 제1 높이(H1)는 제3 높이(H3)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 8을 참조하면, 제1 메모리 셀(MC1)은 제3 고농도 전극(175)을 포함할 수 있다. 제2 메모리 셀(MC2)은 제1 고농도 전극(도 3의 171)을 포함하지 않을 수 있다.
제3 고농도 전극(175)은 제1 OTS막(133)과 제2 전극(135) 사이에 배치될 수 있다. 제3 고농도 전극(175)의 일단은 제1 OTS막(133)과 접촉할 수 있다. 제3 고농도 전극(175)의 타단은 제2 전극(135)과 접촉할 수 있다. 제3 고농도 전극(175)은 탄소(C)를 포함할 수 있다. 또한, 제3 고농도 전극(175)은 질소(N)를 포함할 수 있다. 즉, 제3 고농도 전극(175)은 질소(N)를 함유하는 탄소(C)로 이루어질 수 있다.
몇몇 실시예에서, 제3 고농도 전극(175)에 포함된 질소(N)의 농도는 제2 전극(135)에 포함된 질소(N)의 농도보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제3 고농도 전극(175)에 포함된 불순물은 질소(N)가 아닐 수도 있다. 이 경우에도, 제3 고농도 전극(175)에 포함된 불순물의 농도는 제2 전극(135)에 포함된 불순물을 농도보다 크다.
몇몇 실시예에서, 제1 OTS막(133)의 폭(133W)은 기판(100)에서 멀어질 수록 점진적으로 증가할 수 있다. 제2 OTS막(163)의 폭(163W)은 기판(100)에서 멀어질수록 점진적으로 감소할 수 있다. 즉, 제1 OTS막(133)의 단면과 제2 OTS막(163)의 단면은 사다리꼴 형상일 수 있다. 좀 더 구체적으로, 제1 OTS막(133)의 단면은 평행한 두 변 중 제2 전극(135)에 인접한 변의 길이가 제1 전극(131)에 인접한 변의 길이보다 큰 사다리꼴 형상일 수 있다. 제2 OTS막(163)의 단면은 평행한 두 변 중 제4 전극(165)에 인접한 변의 길이가 제3 전극(161)에 인접한 변의 길이보다 작은 사다리꼴 형상일 수 있다.
일부 실시예에서, 제1 OTS막(133)과 제3 고농도 전극(175)이 접촉되는 접촉면은 제6 폭(W6)을 가질 수 있다. 제2 OTS막(163)과 제3 전극(161)이 접촉되는 접촉면은 제3 폭(W3)을 가질 수 있다. 제2 메모리 셀(MC2)은 제1 고농도 전극(도 3의 171)을 포함하지 않기에, 제2 OTS막(163)과 제4 전극(165)은 접촉할 수 있다. 제2 OTS막(163)과 제4 전극(165)이 접촉되는 접촉면은 제7 폭(W7)을 가질 수 있다.
일부 실시예에서, 제6 폭(W6)은 제3 폭(W3)과 동일할 수 있다. 제7 폭(W7)은 제1 폭(W1)과 동일할 수 있다. 제1 OTS막(133)의 단면과 제2 OTS막(163)의 단면은 제2 도전성 라인(114)을 기준으로 대칭일 수 있다.
일부 실시예에서, 제3 고농도 전극(175)은 제3 방향(Z)으로의 제5 높이(H5)를 가질 수 있다. 제2 전극(135)은 제3 방향(Z)으로의 제6 높이(H6)를 가질 수 있다. 제5 높이(H5)는 제6 높이(H6)보다 작을 수 있다.
도 9를 참조하면, 제1 메모리 셀(MC1)은 제3 고농도 전극(175)을 포함하고, 제2 메모리 셀(MC2)은 제4 고농도 전극(177)을 포함할 수 있다. 제2 메모리 셀(MC2)은 제1 고농도 전극(도 3의 171)을 포함하지 않는다. 설명의 편의상 도 8을 이용하여 설명한 점과 다른 점을 중심으로 설명한다.
제4 고농도 전극(177)은 제3 전극(161)과 제2 OTS막(163) 사이에 배치될 수 있다. 제4 고농도 전극(177)의 일단은 제3 전극(161)과 접촉할 수 있다. 제4 고농도 전극(177)의 타단은 제2 OTS막(163)과 접촉할 수 있다. 제4 고농도 전극(177)은 탄소(C)를 포함할 수 있다. 또한, 제4 고농도 전극(177)은 질소(N)를 포함할 수 있다. 즉, 제4 고농도 전극(177)은 질소(N)를 함유하는 탄소(C)로 이루어질 수 있다.
몇몇 실시예에서, 제4 고농도 전극(177)에 포함된 질소(N)의 농도는 제3 전극(161)에 포함된 질소(N)의 농도보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제4 고농도 전극(177)에 포함된 불순물은 질소(N)가 아닐 수도 있다. 이 경우에도, 제4 고농도 전극(177)에 포함된 불순물의 농도는 제3 전극(161)에 포함된 불순물의 농도보다 크다.
몇몇 실시예에서, 제1 OTS막(133)의 폭(133W)은 기판(100)에서 멀어질 수록 점진적으로 증가할 수 있다. 제2 OTS막(163)의 폭(163W)은 기판(100)에서 멀어질수록 점진적으로 감소할 수 있다. 즉, 제1 OTS막(133)의 단면과 제2 OTS막(163)의 단면은 사다리꼴 형상일 수 있다. 좀 더 구체적으로, 제1 OTS막(133)의 단면은 평행한 두 변중 제2 전극(135)에 인접한 변의 길이가 제1 전극(131)에 인접한 변의 길이보다 큰 사다리꼴 형상일 수 있다. 제2 OTS막(163)의 단면은 평행한 두 변중 제4 전극(165)에 인접한 변의 길이가 제3 전극(161)에 인접한 변의 길이보다 작은 사다리꼴 형상일 수 있다.
일부 실시예에서, 제2 OTS막(163)과 제4 고농도 전극(177)이 접촉되는 접촉면은 제8 폭(W8)을 가질 수 있다. 제8 폭(W8)은 제6 폭(W6)과 동일할 수 있다. 제7 폭(W7)은 제1 폭(W1)과 동일할 수 있다. 제1 OTS막(133)의 단면과 제2 OTS막(163)의 단면은 제2 도전성 라인(114)을 기준으로 대칭일 수 있다.
일부 실시예에서, 제4 고농도 전극(177)은 제3 방향(Z)으로의 제7 높이(H7)를 가질 수 있다. 제3 전극(161)의 제3 방향(Z)으로의 제8 높이(H8)를 가질 수 있다. 제7 높이(H7)는 제8 높이(H8)보다 작을 수 있다. 일부 실시예에서, 제7 높이(H7)와 제5 높이(H5)는 동일할 수 있으나, 이에 한정되는 것은 아니다.
도 10을 참조하면, 제2 메모리 셀(MC2)은 제4 고농도 전극(177)을 포함할 수 있다. 설명의 편의상 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
일부 실시예에서, 제4 고농도 전극(177)의 제3 방향(Z)으로의 제7 높이(H7)는 제3 고농도 전극(175)의 제3 방향(Z)으로의 제5 높이(H5)보다 작을 수 있다. 제4 고농도 전극(177)과 제3 고농도 전극(175)은 제2 도전성 라인(114)을 기준으로 대칭이 아닐 수 있다.
이하에서, 도 11 내지 도 18을 참조하여 몇몇 실시예에 따른 반도체 메모리 소자 제조 방법을 설명한다.
도 11 내지 도 18은 도 3의 단면을 가지는 반도체 메모리 소자를 제조하는 과정을 설명하기 위한 도면들이다.
도 11을 참조하면, 기판(100)이 제공될 수 있다. 기판(100) 상에 제1 도전성 라인(112)이 형성될 수 있다. 도시되진 않았지만, 제1 도전성 라인(112)은 제1 방향(X)으로 연장할 수 있다. 적어도 하나 이상의 제1 도전성 라인(112)이 제공될 수 있다. 각각의 제1 도전성 라인(112)들은 서로 제2 방향(Y)으로 이격될 수 있다.
제1 도전성 라인(112) 상에, 순차적으로 프리 제1 전극(131p), 프리 제1 OTS막(133p), 및 프리 제2 전극(135p)이 형성될 수 있다. 프리 제1 전극(131p) 및 프리 제2 전극(135p)은 각각 도전성 물질을 포함할 수 있다. 일례로 프리 제1 전극(131p), 및 프리 제2 전극(135p)은 각각 탄소(C)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
프리 제1 OTS막(133p)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 S, Te 및 Se 중 적어도 하나와 Ge, Sb, Bi, Al, Tl, Sn, Zn, As, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다.
예시적으로, 프리 제1 OTS막(133p)은 GeSe, GeS, AsSe, AsTe, AsS, SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn, GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, 및 GeAsSeSAlSn 중 적어도 하나를 포함할 수 있다.
도 12를 참조하면, 프리 제2 전극(135p), 프리 제1 OTS막(133p), 및 프리 제1 전극(131p)을 패터닝할 수 있다. 프리 제2 전극(135p), 프리 제1 OTS막(133p), 및 프리 제1 전극(131p)을 패터닝하여 제1 전극(131), 제1 OTS막(133) 및 제2 전극(135)이 형성될 수 있다.
제1 전극(131)의 폭(131W)은 기판(100)의 상면에서 멀어짐에 따라 점진적으로 감소할 수 있다. 제1 OTS막(133)의 폭(133W)은 기판(100)의 상면에서 멀어짐에 따라 점진적으로 감소할 수 있다. 제2 전극(135)의 폭(135W)은 기판(100)의 상면에서 멀어짐에 따라 점진적으로 감소할 수 있다.
도 13을 참조하면, 제1 메모리 셀(MC1)이 형성될 수 있다. 제1 메모리 셀(MC1)은 제1 전극(131), 제1 OTS막(133), 제2 전극(135)을 포함할 수 있다. 이어서, 제1 메모리 셀(MC1)을 감싸는 제1 셀 절연막(140)이 형성될 수 있다.
제1 셀 절연막(140) 상에 제2 도전성 라인(114)과 제2 층간 절연막(150)이 형성될 수 있다. 제2 도전성 라인(114)은 제2 방향(Y)으로 연장할 수 있다. 제2 도전성 라인(114)들은 서로 제1 방향(X)으로 이격될 수 있다.
도 14를 참조하면, 제2 도전성 라인 상에, 순차적으로 프리 제3 전극(161p)과, 프리 제2 OTS막(163p)과, 제1 프리 제1 고농도 전극(171p1)이 형성될 수 있다.
프리 제3 전극(161p)은 도전성 물질을 포함할 수 있다. 일례로 프리 제3 전극(161p)은 탄소(C)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
프리 제2 OTS막(163p)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 S, Te 및 Se 중 적어도 하나와 Ge, Sb, Bi, Al, Tl, Sn, Zn, As, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다.
예시적으로, 프리 제2 OTS막(163p)은 GeSe, GeS, AsSe, AsTe, AsS, SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn, GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, 및 GeAsSeSAlSn 중 적어도 하나를 포함할 수 있다.
제1 프리 제1 고농도 전극(171p1)은 도전성 물질을 포함할 수 있다. 일례로 제1 프리 제1 고농도 전극(171p1)은 탄소(C)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 15를 참조하면, 이온 주입 공정(170)이 수행될 수 있다. 제1 프리 제1 고농도 전극(도 14의 171p1)의 표면에 이온이 주입될 수 있다. 상기 이온은 질소(N)일 수 있으나, 이에 한정되는 것은 아니다.
이온 주입 공정(170)이 수행되어 제2 프리 제1 고농도 전극(171p2)이 형성될 수 있다. 제2 프리 제1 고농도 전극(171p2)은 질소(N)와 탄소(C)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제2 프리 제1 고농도 전극(171p2)에 포함된 질소(N)의 농도는 프리 제3 전극(161p)에 포함된 질소(N)의 농도보다 크다.
도 16을 참조하면, 제2 프리 제1 고농도 전극(171p2) 상에 프리 제4 전극(165p)이 형성될 수 있다. 프리 제4 전극(165p)은 도전성 물질을 포함할 수 있다. 프리 제4 전극(165p)은 탄소(C)를 포함할 수 있다.
제2 프리 제1 고농도 전극(171p2)에 포함된 질소(N)의 농도는 프리 제4 전극(165p)에 포함된 질소(N)의 농도보다 클 수 있다.
도 17을 참조하면, 프리 제4 전극(165p), 제2 프리 제1 고농도 전극(171p2), 프리 제2 OTS막(163p), 및 프리 제3 전극(161p)을 패터닝할 수 있다. 프리 제4 전극(165p), 제2 프리 제1 고농도 전극(171p2), 프리 제2 OTS막(163p), 및 프리 제3 전극(161p)을 패터닝하여 제4 전극(165), 제1 고농도 전극(171), 제2 OTS막(163) 및 제3 전극(161)을 형성할 수 있다.
일부 실시예에서, 제4 전극(165)의 폭(165W)은 기판(100)에서 멀어질수록 점진적으로 감소할 수 있다. 반면, 제2 OTS막(163)의 폭(163W)은 기판(100)에서 멀어질수록 점진적으로 증가한다. 제1 고농도 전극(171)이 제2 OTS막(163)과 인접하게 배치됨에 따라 제1 고농도 전극(171)과 인접한 제2 OTS막(163)의 식각률은 제1 고농도 전극(171)과 인접하지 않은 제2 OTS막(163)의 식각률보다 작을 수 있다. 따라서, 제2 OTS막(163)의 폭(163W)은 제1 고농도 전극(171)에 인접할수록 더 클 수 있다.
이와 같은 공정이 진행됨에 따라, 제1 OTS막(133) 단면과 제2 OTS막(163)의 단면은 제2 도전성 라인(114)을 기준으로 대칭일 수 있다. 이로 인하여 신뢰성이 향상된 반도체 메모리 소자가 제조될 수 있다.
도 18을 참조하면, 제2 메모리 셀(MC2)이 형성될 수 있다. 제2 메모리 셀(MC2)은 제3 전극(161), 제2 OTS막(163), 제1 고농도 전극(171), 및 제4 전극(165)을 포함할 수 있다. 이어서, 제2 메모리 셀(MC2)을 감싸는 제2 셀 절연막(180)이 형성될 수 있다.
제2 셀 절연막(180) 상에 제3 도전성 라인(116)이 형성될 수 있다. 제3 도전성 라인(116)은 제1 방향(X)으로 연장할 수 있다. 제3 도전성 라인(116)들은 서로 제2 방향(Y)으로 이격될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 112: 제1 도전성 라인
114: 제2 도전성 라인 116: 제3 도전성 라인
131: 제1 전극 135: 제2 전극
133: 제1 OTS막 161: 제3 전극
165: 제4 전극 163: 제2 OTS막
171: 제1 고농도 전극

Claims (10)

  1. 기판;
    상기 기판 상에, 제1 방향으로 연장하는 제1 도전성 라인;
    상기 제1 도전성 라인 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전성 라인; 및
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 제공되는 메모리 셀을 포함하고,
    상기 메모리 셀은,
    상기 제1 도전성 라인과 접속되는 제1 전극,
    상기 제2 도전성 라인과 접속되는 제2 전극,
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 OTS막, 및
    상기 제2 전극과 상기 OTS막 사이에 배치되는 고농도 전극을 포함하고,
    상기 제2 전극에 포함된 질소의 농도는 상기 고농도 전극에 포함된 질소의 농도보다 낮고,
    상기 OTS막에 저장된 데이터의 논리 상태는 프로그램 전압의 극성에 기초하는, 반도체 메모리 소자.
  2. 제 1항에 있어서,
    상기 OTS막의 폭은 상기 기판에서 멀어짐에 따라 점진적으로 증가하는, 반도체 메모리 소자.
  3. 제 1항에 있어서,
    상기 고농도 전극의 높이는 상기 제2 전극의 높이보다 작은, 반도체 메모리 소자.
  4. 기판;
    상기 기판 상에, 제1 방향으로 연장하는 제1 도전성 라인;
    상기 제1 도전성 라인 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전성 라인;
    상기 제2 도전성 라인 상에, 상기 제1 방향으로 연장하는 제3 도전성 라인;
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 제1 메모리 셀; 및
    상기 제2 도전성 라인과 상기 제3 도전성 라인 사이에 배치되는 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀은 순차적으로 적층되는 제1 전극, 제1 OTS막, 및 제2 전극을 포함하고,
    상기 제2 메모리 셀은 순차적으로 적층되는 제3 전극, 제2 OTS막, 제1 고농도 전극, 및 제4 전극을 포함하고,
    상기 제1 고농도 전극에 포함된 질소의 농도는 상기 제4 전극에 포함된 질소의 농도보다 큰, 반도체 메모리 소자.
  5. 제 4항에 있어서,
    상기 제1 OTS막 및 상기 제2 OTS막에 저장된 데이터의 논리 상태는 각각 제1 OTS막의 표면 및 상기 제2 OTS막의 표면에 대한 이온의 농도에 기초하는, 반도체 메모리 소자.
  6. 제 4항에 있어서,
    상기 제1 전극 내지 제4 전극에 포함된 질소의 농도는 모두 동일한, 반도체 메모리 소자.
  7. 제 4항에 있어서,
    상기 제1 OTS막의 폭은 상기 기판에서 멀어짐에 따라 점진적으로 감소하고,
    상기 제2 OTS막의 폭은 상기 기판에서 멀어짐에 따라 점진적으로 증가하는, 반도체 메모리 소자.
  8. 제 4항에 있어서,
    상기 제1 OTS막의 폭은 상기 기판에서 멀어짐에 따라 점진적으로 증가하고,
    상기 제2 OTS막의 폭은 상기 기판에서 멀어짐에 따라 점진적으로 감소하는, 반도체 메모리 소자.
  9. 기판;
    상기 기판 상에, 제1 방향으로 연장하는 제1 도전성 라인;
    상기 제1 도전성 라인 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 도전성 라인;
    상기 제2 도전성 라인 상에, 상기 제1 방향으로 연장하는 제3 도전성 라인;
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 제1 메모리 셀; 및
    상기 제2 도전성 라인과 상기 제3 도전성 라인 사이에 배치되는 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀은 순차적으로 적층되는 제1 전극, 제1 OTS막, 및 제2 전극을 포함하고, 상기 제1 OTS막의 폭은 상기 기판에서 멀어짐에 따라 점진적으로 감소하고,
    상기 제2 메모리 셀은 순차적으로 적층되는 제3 전극, 제2 OTS막, 제1 고농도 전극, 및 제4 전극을 포함하고, 상기 제2 OTS막의 폭은 상기 기판에서 멀어짐에 따라 점진적으로 증가하는, 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1 OTS막 및 상기 제2 OTS막에 저장된 데이터의 논리 상태는 각각 제1 OTS막의 표면 및 상기 제2 OTS막의 표면에 대한 이온의 농도에 기초하는, 반도체 메모리 소자.
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