TW202345347A - 半導體記憶體裝置 - Google Patents

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鄭宇埈
宋苏智
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Abstract

本發明提供一種半導體記憶體裝置，包含：基底；第一導線，安置於基底上且在第一方向上延伸；第二導線，安置於第一導線上且在與第一方向相交的第二方向上延伸；以及記憶體單元，安置於第一導線與第二導線之間，其中記憶體單元包含：第一電極，連接至第一導線；第二電極，連接至第二導線；OTS膜，安置於第一電極與第二電極之間；高濃度電極，安置於第二電極與OTS膜之間，其中第二電極中所含有的氮的濃度低於高濃度電極中所含有的氮的濃度，其中儲存於OTS膜中的資料的邏輯狀態是基於程式化電壓的極性。

Description

半導體記憶體裝置
本揭露是關於一種半導體記憶體裝置。更具體言之，本揭露是關於一種具有經改良可靠性的半導體記憶體裝置，其中高濃度電極另外安置於雙向定限開關（ovonic threshold switch；OTS）膜與電極之間。
半導體記憶體裝置可用於將資訊儲存於各種電子裝置中，例如電腦、無線通信裝置、攝影機、數位顯示器以及類似者。資訊可藉由程式化半導體記憶體裝置的不同狀態來儲存。舉例而言，半導體記憶體裝置可具有表示為邏輯「1」或邏輯「0」的兩個狀態。為了存取所儲存的資訊，電子裝置的組件可讀取或感測儲存於半導體記憶體裝置中的狀態。為了儲存資訊，電子裝置的組件可在半導體記憶體裝置中寫入或程式化狀態。
舉例而言，半導體記憶體裝置可包含磁性硬碟、隨機存取記憶體（random access memory；RAM）、動態RAM（dynamic RAM；DRAM）、同步動態RAM（synchronous dynamic RAM；SDRAM）、鐵電RAM（ferroelectric RAM；FeRAM）、磁性RAM（magnetic RAM；MRAM）、電阻式RAM（resistive RAM；RRAM）、唯讀記憶體（read only memory；ROM）、快閃記憶體、相變記憶體（phase change memory；PCM）等。半導體記憶體裝置可為易失性或非易失性的。在不存在外部電源的情況下，非揮發性記憶體，例如FeRAM亦可在延長時段內保持記憶體的所儲存邏輯狀態。例如DRAM的揮發性記憶體可隨時間推移失去儲存於半導體記憶體裝置中的狀態，除非揮發性記憶體使用外部電源週期性地更新。在量測準則當中，改良半導體記憶體裝置可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保存、降低功耗或減小製造成本。
一些類型的半導體記憶體裝置可使用施加至單元的電壓的極性的變化來程式化及感測不同邏輯狀態。舉例而言，自選擇記憶體可改良不同程式化狀態下的記憶體單元的臨限電壓之間的差值。單元經程式化的方案可影響構成單元的各種材料的分佈。此可影響單元的離子移動，所述離子移動轉而可影響單元的臨限電壓。臨限電壓可與單元的邏輯狀態相關。因此，不同邏輯狀態下的單元的臨限電壓之間的小差值可影響單元可讀取的準確度。
根據本揭露的態樣，提供一種半導體記憶體裝置，包含：基底；第一導線，安置於基底上且在第一方向上延伸；第二導線，安置於第一導線上且在與第一方向相交的第二方向上延伸；以及記憶體單元，安置於第一導線與第二導線之間，其中記憶體單元包含：第一電極，連接至第一導線；第二電極，連接至第二導線；雙向定限開關（OTS）膜，安置於第一電極與第二電極之間；高濃度電極，安置於第二電極與OTS膜之間，其中第二電極中所含有的氮的濃度低於高濃度電極中所含有的氮的濃度，其中儲存於OTS膜中的資料的邏輯狀態是基於程式化電壓的極性。
根據本揭露的另一態樣，提供一種半導體記憶體裝置，包含：基底；第一導線，安置於基底上且在第一方向上延伸；第二導線，安置於第一導線上且在與第一方向相交的第二方向上延伸；第三導線，安置於第二導線上且在第一方向上延伸；第一記憶體單元，安置於第一導線與第二導線之間；以及第二記憶體單元，安置於第二導線與第三導線之間，其中第一記憶體單元包含依序堆疊的第一電極、第一OTS膜以及第二電極，其中第二記憶體單元包含依序堆疊的第三電極、第二OTS膜、第一高濃度電極以及第四電極，其中第一高濃度電極中所含有的氮的濃度大於第四電極中所含有的氮的濃度。
根據本揭露的又一態樣，提供一種半導體記憶體裝置，包含：基底；第一導線，安置於基底上且在第一方向上延伸；第二導線，安置於第一導線上且在與第一方向相交的第二方向上延伸；第三導線，安置於第二導線上且在第一方向上延伸；第一記憶體單元，安置於第一導線與第二導線之間；以及第二記憶體單元，安置於第二導線與第三導線之間，其中第一記憶體單元包含依序堆疊的第一電極、第一OTS膜以及第二電極，其中第一OTS膜的在第一方向及第二方向中的每一者上的尺寸隨著第一OTS膜遠離基底延伸而逐漸減小，其中第二記憶體單元包含依序堆疊的第三電極、第二OTS膜、第一高濃度電極以及第四電極，其中第二OTS膜的在第一方向及第二方向中的每一者上的尺寸隨著第二OTS膜遠離基底延伸而逐漸增加。
在下文中，將參考圖1描述根據一些實施例的半導體記憶體裝置的操作方法。
圖1為用於示出根據一些實施例的半導體記憶體裝置的操作方法的圖式。
參考圖1，根據一些實施例的半導體記憶體裝置可包含至少一個記憶體單元MC。各記憶體單元MC可為可程式化的以在其中儲存表示為邏輯「0」及邏輯「1」的兩個狀態。在一些實施例中，記憶體單元MC可在其中儲存至少三個邏輯狀態。
記憶體單元MC可包含指示邏輯狀態的資訊儲存元件。資訊儲存元件可包含硫屬化物材料。硫屬化物材料可具有可變臨限電壓或可變電阻。硫屬化物材料可充當資訊儲存元件。硫屬化物材料可包含作為例如作為硫族元素的S、Te以及Se中的至少一者與例如Ge、Sb、Bi、Al、Tl、Sn、Zn、As、Si、In、Ti、Ga以及P中的至少一者的組合的化合物。
在一些實施例中，單元的臨限電壓可取決於用於程式化單元的極性而改變。舉例而言，藉由一個極性程式化的自選擇記憶體單元可具有根據比電阻的一個臨限電壓。另外，自選擇記憶體單元可藉由不同極性程式化，所述極性可根據自選擇記憶體單元的不同電阻特性產生不同臨限電壓。當自選擇記憶體單元程式化時，硫屬化物材料中的離子遷移可發生。離子可基於預定單元極性朝向特定電極移動。舉例而言，在自選擇記憶體單元中，離子可朝向負電極遷移。自選擇記憶體單元接著可藉由將電壓施加至自選擇記憶體單元而讀取以偵測離子已朝向哪一電極移動。
在一些實施例中，單元的臨限電壓可使用結晶結構或硫屬化物材料的原子配置來調整。舉例而言，具有原子的結晶配置的材料及具有原子的非晶質配置的材料可具有不同電阻。結晶狀態可具有低電阻。非晶質狀態可具有高電阻。因此，施加至記憶體單元MC的電壓可取決於硫屬化物材料是處於結晶狀態還是非晶質狀態而產生不同電流。此外，所產生電流的量值可判定記憶體單元MC所儲存的邏輯狀態。
根據一些實施例的半導體記憶體裝置的記憶體陣列可具有二維（two-dimensional；2D）結構或三維（three-dimensional；3D）結構。三維（3D）記憶體陣列可具有記憶體單元MC垂直地堆疊的結構。與二維記憶體陣列中的記憶體單元相比，三維記憶體陣列可增加可形成於一個基底上的記憶體單元MC的數目。在圖1中，記憶體單元MC可配置成包含兩個層的三維記憶體陣列。然而，本揭露的技術想法不限於此。層的記憶體單元MC可彼此對準。記憶體單元MC可構成記憶體單元堆疊45。
記憶體單元MC的各列可連接至第一導線10及第二導線15。舉例而言，第一導線10可為字元線，且第二導線15可為位元線。第一導線10及第二導線15可實質上以彼此垂直的方式延伸。
在一些實施例中，一個記憶體單元MC可安置於第一導線10與第二導線15的交叉點處。交叉點可被稱作記憶體單元MC的位址。目標記憶體單元MC可位於施加電壓的字元線與位元線的交叉點處。亦即，第一導線10及第二導線15可用以在其間的交叉點處讀取或寫入記憶體單元MC。
在一些實施例中，讀取及寫入可包含將電壓或電流施加至各導線。可藉由啟動或選擇第一導線10及第二導線15來對記憶體單元MC執行讀取及寫入。第一導線10及第二導線15中的每一者可包含導電材料。舉例而言，導電材料可包含金屬材料，例如銅（Cu）、鋁（Al）、金（Au）、鎢（W）、鈦（Ti）或類似者、其金屬合金、碳、導電摻雜的半導體材料及/或其他導電材料。當選擇記憶體單元MC時，可影響單元以將單元的邏輯狀態設定為例如硒（Se）離子的移動。
舉例而言，記憶體單元MC可藉由將電脈衝施加至包含硒（Se）的硫屬化物材料來經程式化。脈衝可例如經由第一導線10或第二導線15提供至其。當將脈衝施加至其時，硒（Se）離子可基於記憶體單元MC的極性而遷移於資訊儲存元件內。因此，資訊儲存元件的表面上的硒（Se）的濃度可受第一導線10與第二導線15之間的電壓的極性影響。
可將電壓施加至記憶體單元MC以讀取單元。當經由施加電壓產生的電流開始流動時的臨限電壓可指示邏輯「1」或邏輯「0」的狀態。資訊儲存元件的兩個相對末端處的硒（Se）離子的濃度之間的差值可影響臨限電壓。資訊儲存元件的相對末端處的硒（Se）離子的濃度之間的差值可在不同邏輯狀態下引起單元回應之間的較大差異。
對記憶體單元MC的存取可經由列解碼器20及行解碼器30來控制。舉例而言，列解碼器20可自控制器40接收列位址。此外，列解碼器20可基於自控制器40接收的列位址而啟動適當的第一導線10。類似地，行解碼器30可自控制器40接收行位址。此外，行解碼器30可基於自控制器40接收的行位址而啟動第二導線15。裝置可藉由啟動第一導線10及第二導線15來存取記憶體單元MC。
當裝置存取記憶體單元MC時，記憶體單元MC可使用感測放大器25來讀取或感測。舉例而言，感測放大器25可基於藉由存取記憶體單元MC產生的信號而判定儲存於記憶體單元MC中的邏輯狀態。產生的信號可包含電壓或電流。因此，感測放大器25可包含電壓感測放大器及/或電流感測放大器。
舉例而言，電壓可施加至記憶體單元MC。由施加電壓產生的電流的量值可取決於記憶體單元MC的電阻。類似地，電流可施加至記憶體單元MC。用於產生電流的電壓的量值可取決於記憶體單元MC的電阻。感測放大器25可包含各種電晶體或放大器以偵測及放大信號。此亦可被稱作閂鎖。隨後，記憶體單元MC的所偵測邏輯狀態可經由輸入/輸出裝置輸出。在一個實例中，感測放大器25可為行解碼器30或列解碼器20的一部分。替代地，感測放大器25可連接至行解碼器30或列解碼器20，或可與其通信。
記憶體單元MC可藉由啟動第一導線10及第二導線15來程式化或寫入。邏輯值可儲存於記憶體單元MC中。行解碼器30或列解碼器20可接收待寫入至記憶體單元MC中的資料，例如輸入/輸出35。在相變記憶體或自選擇記憶體中，記憶體單元MC可藉由加熱資訊儲存元件（例如，藉由使電流通過記憶體儲存裝置）而寫入。硒（Se）離子可基於寫入至記憶體單元MC中的邏輯狀態（例如，邏輯「1」或邏輯「0」）而集中於特定電極上。
舉例而言，取決於記憶體單元MC的極性，集中於第一電極上的硒（Se）離子可產生指示邏輯「1」狀態的第一臨限電壓。集中於第二電極上的硒（Se）離子可產生指示邏輯「0」狀態的第二閘極電壓。第一臨限電壓與第二臨限電壓可彼此不同。隨著第一臨限電壓與第二臨限電壓之間的差值增大，半導體記憶體裝置可具有更改良的可靠性。
控制器40可使用各種組件（例如，列解碼器20、行解碼器30以及感測放大器25）來控制記憶體單元MC的操作（例如，讀取、寫入、重寫、再新、放電等）。在一些實施例中，列解碼器20、行解碼器30以及感測放大器25中的至少一者可與控制器40協作。控制器40可產生列位址信號及行位址信號以啟動目標第一導線10及目標第二導線15。控制器40亦可產生並控制在記憶體陣列的操作期間使用的各種電壓或電流。舉例而言，控制器40可存取一或多個記憶體單元MC，且接著可將放電電壓施加至第一導線10或第二導線15。
在下文中，將參考圖2至圖10描述根據一些實施例的半導體記憶體裝置。儘管圖式示出根據一些實施例的半導體記憶體裝置實施為自選擇記憶體，但可實施任何合適的記憶體。
圖2為根據一些實施例的半導體記憶體裝置的說明性透視圖。圖3為沿著圖2的線A-A的橫截面圖。圖4為沿著圖2的線B-B的橫截面圖。
參考圖2至圖4，根據一些實施例的半導體記憶體裝置可包含基底100、第一導線112、第二導線114、第三導線116、第一記憶體單元MC1以及第二記憶體單元MC2。
基底100可為半導體基底。舉例而言，基底100可由塊材矽（Si）或絕緣層上矽（silicon-on-insulator；SOI）製成。基底100可實施為矽基底，或可包含除矽外的材料，例如矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵。在另一實例中，基底100可包含基礎基底及形成於基礎基底上的磊晶層。
在基底100上，可安置第一導線112、第二導線114以及第三導線116。
第一導線112可在第一方向X上延伸。可提供至少一個第一導線112。第一導線112可在第二方向Y上彼此間隔開。如本文中所使用，第一方向X、第二方向Y以及第三方向Z可彼此相交。第一方向X、第二方向Y以及第三方向Z可實質上彼此垂直。
第一導線112可為圖1的第一導線10。亦即，第一導線112可充當根據一些實施例的半導體記憶體裝置中的字元線。
第二導線114可安置於第一導線112上。可提供至少一個第二導線114。第二導線114可在第三方向Z上與第一導線112間隔開。第二導線114中的每一者可在第二方向Y上延伸。第二導線114可在第一方向X上彼此間隔開。
第二導線114可為圖1中的第二導線15。亦即，第二導線114可充當根據一些實施例的半導體記憶體裝置中的位元線。
第三導線116可安置於第二導線114上。可提供至少一個第三導線116。第三導線116中的每一者可在第三方向Z上與第一導線112及第二導線114間隔開。第三導線116中的每一者可在第一方向X上延伸。第三導線116可在第二方向Y上彼此間隔開。
第三導線116可為圖1的第一導線10。亦即，第三導線116可充當根據一些實施例的半導體記憶體裝置中的字元線。
在一些實施例中，第一導線112及第三導線116中的每一者可在第一方向X上延伸，且第二導線114可在第二方向Y上延伸。第二導線114可例如在第三方向Z上插入於第一導線112與第三導線116之間。
第一導線112、第二導線114以及第三導線116中的每一者可包含導電材料。舉例而言，第一導線112、第二導線114以及第三導線116中的每一者可包含以下中的至少一者：鎢（W）、氮化鎢（WN）、金（Au）、銀（Ag）、銅（Cu）、鋁（Al）、氮化鈦鋁（TiAlN）、鎳（Ni）、鈷（Co）、鉻（Cr）、錫（Sn）、鋅（Zn）、氧化銦錫（ITO）以及其組合。
第一導線112、第二導線114以及第三導線116可包含相同材料或可包含彼此不同的材料。在本揭露中，描述第一導線112、第二導線114以及第三導線116中的每一者包含鎢（W）的情況。
在一些實施例中，第一層間絕緣膜120可安置於第一導線112之間。第一層間絕緣膜120可安置於基底100上。第一層間絕緣膜120可插入於第一導線112之間以使第一導線112彼此電絕緣。
第二層間絕緣膜150可安置於第二導線114之間。第二層間絕緣膜150可安置於第一記憶體單元MC1上。第二層間絕緣膜150可插入於第二導線114之間以使第二導線114彼此電絕緣。
第三層間絕緣膜190可安置於第三導線116之間。第三層間絕緣膜190可安置於第二記憶體單元MC2上。第三層間絕緣膜190可插入於第三導線116之間以使第三導線116彼此電絕緣。
第一層間絕緣膜120、第二層間絕緣膜150以及第三層間絕緣膜190中的每一者可包含氧化物類絕緣材料。舉例而言，第一層間絕緣膜120、第二層間絕緣膜150以及第三層間絕緣膜190中的每一者可包含氧化矽、氮氧化矽以及具有小於氧化矽的介電常數的介電常數的低介電常數（低k材料）中的至少一者。
第一記憶體單元MC1可安置於第一導線112與第二導線114之間。第一記憶體單元MC1可安置於第一導線112與第二導線114的交叉點處。第一記憶體單元MC1的一個末端可連接至半導體記憶體裝置的字元線。第一記憶體單元MC1的另一末端可連接至半導體記憶體裝置的位元線。可提供至少一個第一記憶體單元MC1。第一記憶體單元MC1可在第一方向X上彼此間隔開且可在第二方向Y上彼此間隔開。第一記憶體單元MC1中的每一者可在第三方向Z上延伸。
在一些實施例中，第一記憶體單元MC1可包含第一電極131、第一OTS膜133以及第二電極135。第一電極131、第一OTS膜133以及第二電極135可依序配置於第三方向Z上。第一電極131可安置於第一導線112上。第一OTS膜133可安置於第一電極131上。第二電極135可安置於第一OTS膜133上。第一OTS膜133可插入於第一電極131與第二電極135之間。
第一電極131可連接至第一導線112。第一電極131可接觸第一導線112。第一電極131可包含導電材料。在一個實例中，第一電極131可包含碳（C）。在另一實例中，第一電極131可包含金屬（例如，鎢（W）、鉑（Pt）、鈀（Pd）、銠（Rh）、釕（Ru）、銥（Ir）、銅（Cu）、鋁（Al）、鈦（Ti）、鉭（Ta）等）、金屬氮化物（例如，氮化鈦（TiN））以及其組合中的至少一者。
第二電極135可安置於第一電極131上。第二電極135可連接至第二導線114。第二電極135可接觸第二導線114。第二電極135可包含導電材料。在一個實例中，第二電極135可包含碳（C）。在另一實例中，第二電極135可包含金屬（例如，鎢（W）、鉑（Pt）、鈀（Pd）、銠（Rh）、釕（Ru）、銥（Ir）、銅（Cu）、鋁（Al）、鈦（Ti）、鉭（Ta）等）、金屬氮化物（例如，氮化鈦（TiN））以及其組合中的至少一者。
第一OTS膜133可安置於第一電極131與第二電極135之間。第一OTS膜133可連接至第一電極131及第二電極135之間。在一些實施例中，第一OTS膜133可充當第一記憶體單元MC1的資訊儲存元件。第一OTS膜133可包含硫屬化物材料。硫屬化物材料可包含作為例如作為硫族元素的S、Te以及Se中的至少一者與例如Ge、Sb、Bi、Al、Tl、Sn、Zn、As、Si、In、Ti、Ga以及P中的至少一者的組合的化合物。
在一個實例中，第一OTS膜133可包含以下中的至少一者：GeSe、GeS、AsSe、AsTe、AsS、SiTe、SiSe、SiS、GeAs、SiAs、SnSe、SnTe、GeAsTe、GeAsSe、AlAsTe、AlAsSe、SiAsSe、SiAsTe、GeSeTe、GeSeSb、GaAsSe、GaAsTe、InAsSe、InAsTe、SnAsSe、SnAsTe、GeSiAsTe、GeSiAsSe、GeSiSeTe、GeSeTeSb、GeSiSeSb、GeSiTeSb、GeSeTeBi、GeSiSeBi、GeSiTeBi、GeAsSeSb、GeAsTeSb、GeAsTeBi、GeAsSeBi、GeAsSeIn、GeAsSeGa、GeAsSeAl、GeAsSeTl、GeAsSeSn、GeAsSeZn、GeAsTeIn、GeAsTeGa、GeAsTeAl、GeAsTeTl、GeAsTeSn、GeAsTeZn、GeSiAsSeTe、GeAsSeTeS、GeSiAsSeS、GeSiAsTeS、GeSiSeTeS、GeSiAsSeP、GeSiAsTeP、GeAsSeTeP、GeSiAsSeIn、GeSiAsSeGa、GeSiAsSeAl、GeSiAsSeTl、GeSiAsSeZn、GeSiAsSeSn、GeSiAsTeIn、GeSiAsTeGa、GeSiAsTeAl、GeSiAsTeTl、GeSiAsTeZn、GeSiAsTeSn、GeAsSeTeIn、GeAsSeTeGa、GeAsSeTeAl、GeAsSeTeTl、GeAsSeTeZn、GeAsSeTeSn、GeAsSeSIn、GeAsSeSGa、GeAsSeSAl、GeAsSeSTl、GeAsSeSZn、GeAsSeSSn、GeAsTeSIn、GeAsTeSGa、GeAsTeSAl、GeAsTeSTl、GeAsTeSZn、GeAsTeSSn、GeAsSeInGa、GeAsSeInAl、GeAsSeInTl、GeAsSeInZn、GeAsSeInSn、GeAsSeGaAl、GeAsSeGaTl、GeAsSeGaZn、GeAsSeGaSn、GeAsSeAlTl、GeAsSeAlZn、GeAsSEAlSn、GeAsSeTlZn、GeAsSeTlSn、GeAsSeZnSn、GeSiAsSeTeS、GeSiAsSeTeIn、GeSiAsSeTeGa、GeSiAsSeTeAl、GeSiAsSeTeTl、GeSiAsSeTeZn、GeSiAsSeTeSn、GeSiAsSeTeP、GeSiAsSeSIn、GeSiAsSeSGa、GeSiAsSeSAl、GeSiAsSeSTl、GeSiAsSeSZn、GeSiAsSeSSn、GeAsSeTeSIn、GeAsSeTeSGa、GeAsSeTeSAl、GeAsSeTeSTl、GeAsSeTeSZn、GeAsSeTeSSn、GeAsSeTePIn、GeAsSeTePGa、GeAsSeTePAl、GeAsSeTePTl、GeAsSeTePZn、GeAsSeTePSn、GeSiAsSeInGa、GeSiAsSeInAl、GeSiAsSeInTl、GeSiAsSeInZn、GeSiAsSeInSn、GeSiAsSeGaAl、GeSiAsSeGaTl、GeSiAsSeGaZn、GeSiAsSeGaSn、GeSiAsSeAlSn、GeAsSeTeInGa、GeAsSeTeInAl、GeAsSeTeInTl、GeAsSeTeInZn、GeAsSeTeInSn、GeAsSeTeGaAl、GeAsSeTeGaTl、GeAsSeTeGaZn、GeAsSeTeGaSn、GeAsSeTeAlSn、GeAsSeSInGa、GeAsSeSInAl、GeAsSeSInTl、GeAsSeSInZn、GeAsSeSInSn、GeAsSeSGaAl、GeAsSeSGaTl、GeAsSeSGaZn、GeAsSeSGaSn以及GeAsSeSAlSn。
根據一些實施例的半導體記憶體裝置可在其中儲存基於第一OTS膜133中所含有的離子的移動的資料。儲存於第一OTS膜133中的資料的邏輯狀態可基於程式化電壓的極性。舉例而言，當將電壓施加至第一電極131及第二電極135時，第一OTS膜133中所含有的離子可朝向第一電極131及第二電極135移動。在一個實例中，第一OTS膜133可含有硒（Se）離子。當將電壓施加至第一電極131及第二電極135時，第一OTS膜133中的硒（Se）離子可朝向第一電極131或第二電極135移動。
舉例而言，基於第一記憶體單元MC1的極性，集中於第一電極131上的硒（Se）離子可產生指示邏輯「1」狀態的第一臨限電壓。取決於第一記憶體單元MC1的極性，集中於第二電極135上的硒（Se）離子可產生指示邏輯「0」狀態的第二臨限電壓。第一臨限電壓與第二臨限電壓可彼此不同。隨著第一臨限電壓與第二臨限電壓之間的差值增大，半導體記憶體裝置可具有經改良可靠性。
在一些實施例中，在第一電極131的在第一方向X及第二方向Y中的每一者上的尺寸131W可隨著電極131遠離基底100延伸而逐漸地（例如，連續地及穩定地）沿著斜面輪廓減小。第二電極135的在第一方向X及第二方向Y中的每一者上的尺寸135W可隨著電極135遠離基底100延伸而逐漸減小。第一OTS膜133的在第一方向及第二方向中的每一者上的尺寸133W可隨著膜133遠離基底100延伸而逐漸減小。亦即，第一電極131、第二電極135以及第一OTS膜133中的每一者在橫截面圖中可具有梯形形狀。在橫截面圖中，第一電極131、第二電極135以及第一OTS膜133中的每一者可具有梯形形狀，其中兩個平行邊當中鄰近於第一導線112的邊的長度大於兩個平行邊當中鄰近於第二導線114的邊的長度。
在一些實施例中，第一OTS膜133可接觸第一電極131及第二電極135。第一OTS膜133與第一電極131之間的接觸表面（例如，界面）在第一方向X及第二方向Y中的每一者上可具有第一尺寸W1。第一OTS膜133與第二電極135之間的接觸表面（例如，界面）在第一方向X及第二方向Y中的每一者上可具有第二尺寸W2。第一尺寸W1可大於第二尺寸W2。應注意，儘管圖式中的第一尺寸W1及第二尺寸W2經示出為與界面間隔開，但此僅為了箭頭的說明的清楚，且第一尺寸W1及第二尺寸W2分別指第一OTS膜133與第一電極131及第二電極135中的每一者之間的界面的寬度。
根據一些實施例的半導體記憶體裝置可更包含第一單元絕緣膜140。第一單元絕緣膜140可包圍第一記憶體單元MC1。第一單元絕緣膜140可使第一記憶體單元MC1彼此電絕緣。第一單元絕緣膜140可包含氧化物類絕緣材料。舉例而言，第一單元絕緣膜140可包含氧化矽、碳氧化矽以及具有比氧化矽的熱導率低的熱導率的低熱導率材料中的至少一者。
在一個實例中，第一單元絕緣膜140可包含以下中的至少一者：SiO 2、SiOC、旋塗式玻璃（Spin-On glass；SOG）、旋塗式介電質（Spin-On Dielectric；SOD）、高密度電漿（High Density Plasma；HDP）氧化物、可流動氧化物（Flowable Oxide；FOX）、東燃矽氮烷（Tonen SilaZene；TOSZ）、未摻雜矽石玻璃（Undoped Silica Glass；USG）、硼矽酸鹽玻璃（Borosilica Glass；BSG）、磷矽酸鹽玻璃（PhosphoSilica Glass；PSG）、硼磷矽酸鹽玻璃（BoroPhosphoSilica Glass；BPSG）、原矽酸四乙酯（Tetra Ethyl Ortho Silicate；TEOS）、電漿增強原矽酸四乙酯（Plasma Enhanced Tetra Ethyl Ortho Silicate；PETEOS）、氟化物矽酸鹽玻璃（Fluoride Silicate Glass；FSG）、摻碳氧化矽（Carbon Doped silicon Oxide；CDO）、乾凝膠、氣凝膠、非晶形氟化碳（Amorphous Fluorinated Carbon）、有機矽酸鹽玻璃（Organo Silicate Glass；OSG）、聚對二甲苯基、雙-苯并環丁烯（bis-benzocyclobutenes；BCB）、SiLK、聚醯亞胺、多孔聚合材料以及其組合。在一些實施例中，第一單元絕緣膜140可包含可流動氧化物（FOX）。
第二記憶體單元MC2可安置於第二導線114與第三導線116之間。第二記憶體單元MC2可安置於第二導線114與第三導線116的交叉點處。第二記憶體單元MC2的一個末端可連接至半導體記憶體裝置的字元線。第二記憶體單元MC2的另一端可連接至半導體記憶體裝置的位元線。可提供至少一個第二記憶體單元MC2。第二記憶體單元MC2可在第一方向X及第二方向Y上彼此間隔開。第二記憶體單元MC2可在第三方向Z上延伸。
在一些實施例中，第二記憶體單元MC2可包含第三電極161、第二OTS膜163、第四電極165以及第一高濃度電極171。第三電極161、第二OTS膜163、第一高濃度電極171以及第四電極165可依序配置於第三方向Z上。第三電極161可安置於第二導線114上。第二OTS膜163可安置於第三電極161上。第一高濃度電極171可安置於第二OTS膜163上。第四電極165可安置於第一高濃度電極171上。
第三電極161可連接至第二導線114。第三電極161可接觸第二導線114。第三電極161可包含導電材料。在一個實例中，第三電極161可包含碳（C）。在另一實例中，第三電極161可包含金屬（例如，鎢（W）、鉑（Pt）、鈀（Pd）、銠（Rh）、釕（Ru）、銥（Ir）、銅（Cu）、鋁（Al）、鈦（Ti）、鉭（Ta）等）、金屬氮化物（例如，氮化鈦（TiN））以及其組合中的至少一者。
第四電極165可安置於第三電極161上。第四電極165可連接至第三導線116。第四電極165可接觸第三導線116。第四電極165可包含導電材料。在一個實例中，第四電極165可包含碳（C）。在另一實例中，第四電極165可包含金屬（例如，鎢（W）、鉑（Pt）、鈀（Pd）、銠（Rh）、釕（Ru）、銥（Ir）、銅（Cu）、鋁（Al）、鈦（Ti）、鉭（Ta）等）、金屬氮化物（例如，氮化鈦（TiN））以及其組合中的至少一者。
第二OTS膜163可安置於第三電極161與第四電極165之間。第二OTS膜163可安置於第三電極161與第一高濃度電極171之間。第二OTS膜163可連接至第三電極161及第四電極165。在一些實施例中，第二OTS膜163可充當第二記憶體單元MC2的資訊儲存元件。第二OTS膜163可包含硫屬化物材料。硫屬化物材料可包含作為例如作為硫族元素的S、Te以及Se中的至少一者與例如Ge、Sb、Bi、Al、Tl、Sn、Zn、As、Si、In、Ti、Ga以及P中的至少一者的組合的化合物。
在一個實例中，第二OTS膜163可包含以下中的至少一者：GeSe、GeS、AsSe、AsTe、AsS、SiTe、SiSe、SiS、GeAs、SiAs、SnSe、SnTe、GeAsTe、GeAsSe、AlAsTe、AlAsSe、SiAsSe、SiAsTe、GeSeTe、GeSeSb、GaAsSe、GaAsTe、InAsSe、InAsTe、SnAsSe、SnAsTe、GeSiAsTe、GeSiAsSe、GeSiSeTe、GeSeTeSb、GeSiSeSb、GeSiTeSb、GeSeTeBi、GeSiSeBi、GeSiTeBi、GeAsSeSb、GeAsTeSb、GeAsTeBi、GeAsSeBi、GeAsSeIn、GeAsSeGa、GeAsSeAl、GeAsSeTl、GeAsSeSn、GeAsSeZn、GeAsTeIn、GeAsTeGa、GeAsTeAl、GeAsTeTl、GeAsTeSn、GeAsTeZn、GeSiAsSeTe、GeAsSeTeS、GeSiAsSeS、GeSiAsTeS、GeSiSeTeS、GeSiAsSeP、GeSiAsTeP、GeAsSeTeP、GeSiAsSeIn、GeSiAsSeGa、GeSiAsSeAl、GeSiAsSeTl、GeSiAsSeZn、GeSiAsSeSn、GeSiAsTeIn、GeSiAsTeGa、GeSiAsTeAl、GeSiAsTeTl、GeSiAsTeZn、GeSiAsTeSn、GeAsSeTeIn、GeAsSeTeGa、GeAsSeTeAl、GeAsSeTeTl、GeAsSeTeZn、GeAsSeTeSn、GeAsSeSIn、GeAsSeSGa、GeAsSeSAl、GeAsSeSTl、GeAsSeSZn、GeAsSeSSn、GeAsTeSIn、GeAsTeSGa、GeAsTeSAl、GeAsTeSTl、GeAsTeSZn、GeAsTeSSn、GeAsSeInGa、GeAsSeInAl、GeAsSeInTl、GeAsSeInZn、GeAsSeInSn、GeAsSeGaAl、GeAsSeGaTl、GeAsSeGaZn、GeAsSeGaSn、GeAsSeAlTl、GeAsSeAlZn、GeAsSEAlSn、GeAsSeTlZn、GeAsSeTlSn、GeAsSeZnSn、GeSiAsSeTeS、GeSiAsSeTeIn、GeSiAsSeTeGa、GeSiAsSeTeAl、GeSiAsSeTeTl、GeSiAsSeTeZn、GeSiAsSeTeSn、GeSiAsSeTeP、GeSiAsSeSIn、GeSiAsSeSGa、GeSiAsSeSAl、GeSiAsSeSTl、GeSiAsSeSZn、GeSiAsSeSSn、GeAsSeTeSIn、GeAsSeTeSGa、GeAsSeTeSAl、GeAsSeTeSTl、GeAsSeTeSZn、GeAsSeTeSSn、GeAsSeTePIn、GeAsSeTePGa、GeAsSeTePAl、GeAsSeTePTl、GeAsSeTePZn、GeAsSeTePSn、GeSiAsSeInGa、GeSiAsSeInAl、GeSiAsSeInTl、GeSiAsSeInZn、GeSiAsSeInSn、GeSiAsSeGaAl、GeSiAsSeGaTl、GeSiAsSeGaZn、GeSiAsSeGaSn、GeSiAsSeAlSn、GeAsSeTeInGa、GeAsSeTeInAl、GeAsSeTeInTl、GeAsSeTeInZn、GeAsSeTeInSn、GeAsSeTeGaAl、GeAsSeTeGaTl、GeAsSeTeGaZn、GeAsSeTeGaSn、GeAsSeTeAlSn、GeAsSeSInGa、GeAsSeSInAl、GeAsSeSInTl、GeAsSeSInZn、GeAsSeSInSn、GeAsSeSGaAl、GeAsSeSGaTl、GeAsSeSGaZn、GeAsSeSGaSn以及GeAsSeSAlSn。
第一高濃度電極171可安置於第二OTS膜163與第四電極165之間。第一高濃度電極171的一個末端可接觸第二OTS膜163。第一高濃度電極171的另一末端可接觸第四電極165。第一高濃度電極171可包含碳（C）。另外，第一高濃度電極171可含有氮（N）。亦即，第一高濃度電極171可由含有氮（N）的碳（C）製成。
在一些實施例中，第一高濃度電極171中所含有的氮（N）的濃度可大於第四電極165中所含有的氮（N）的濃度。第一高濃度電極171中所含有的雜質可不為氮（N）。甚至在此情況下，第一高濃度電極171中所含有的雜質的濃度可大於第四電極165中所含有的雜質的濃度。
在一些實施例中，第一電極131、第二電極135、第三電極161以及第四電極165中所含有的氮（N）的濃度可彼此相等。亦即，第一高濃度電極171中所含有的氮（N）的濃度大於第一電極131、第二電極135、第三電極161以及第四電極165中的每一者中所含有的氮（N）的濃度。
根據一些實施例的半導體記憶體裝置可在其中儲存基於第二OTS膜163中所含有的離子的移動的資料。儲存於第二OTS膜163中的資料的邏輯狀態可基於程式化電壓的極性。舉例而言，當將電壓施加至第三電極161及第四電極165時，第二OTS膜163中所含有的離子可朝向第三電極161、第一高濃度電極171或第四電極165移動。在一個實例中，第二OTS膜163可含有硒（Se）離子。當將電壓施加至第三電極161及第四電極165時，第二OTS膜163中的硒（Se）離子可朝向第三電極161、第四電極165或第一高濃度電極171移動。
舉例而言，取決於第二記憶體單元MC2的極性，集中於第三電極161上的硒（Se）離子可產生指示邏輯「1」狀態的第一臨限電壓。取決於第二記憶體單元MC2的極性，集中於第一高濃度電極171上的硒（Se）離子可產生指示邏輯「0」狀態的第二臨限電壓。第一臨限電壓與第二臨限電壓可彼此不同。隨著第一臨限電壓與第二臨限電壓之間的差值增大，半導體記憶體裝置可具有經改良可靠性。
在一些實施例中，第三電極161的在第一方向X及第二方向Y中的每一者上的尺寸161W可隨著電極161遠離基底100延伸而逐漸減小。第四電極165的在第一方向X及第二方向Y中的每一者上的尺寸165W可隨著電極165遠離基底100延伸而逐漸減小。第二OTS膜163的在第一方向X及第二方向Y中的每一者上的尺寸163W可隨著膜163遠離基底100延伸而逐漸增加。亦即，第一電極131、第二電極135以及第一OTS膜133中的每一者在橫截面圖中可具有梯形形狀。
舉例而言，第三電極161及第四電極165中的每一者具有梯形形狀，其中在橫截面圖中，兩個平行邊當中鄰近於第二導線114的邊的長度大於兩個平行邊當中鄰近於第三導線116的邊的長度。相反，第二OTS膜163可具有梯形形狀，其中在橫截面圖中，兩個平行邊當中鄰近於第二導線114的邊的長度小於兩個平行邊當中鄰近於第三導線116的邊的長度。舉例而言，參考圖3及圖4，第二OTS膜163的接觸第一高濃度電極171的梯形橫截面可相對於第一OTS膜133的不接觸高濃度膜的梯形橫截面倒置，例如，歸因於高濃度及高密度材料的蝕刻速率的差值。
在一些實施例中，第二OTS膜163可與第三電極161及第一高濃度電極171接觸。第二OTS膜163與第三電極161之間的接觸表面（例如，界面）在第一方向X及第二方向Y中的每一者上可具有第三尺寸W3。第二OTS膜163與第一高濃度電極171之間的接觸表面（例如，界面）在第一方向X及第二方向Y上可具有第四尺寸W4。第四尺寸W4可大於第三尺寸W3。
在一些實施例中，第一尺寸W1可等於第四尺寸W4。第二尺寸W2可等於第三尺寸W3。因此，第一OTS膜133的橫截面及第二OTS膜163的橫截面可圍繞第二導線114彼此對稱。在第一OTS膜133中，第一尺寸W1可大於第二尺寸W2。因此，在第二OTS膜163中，第四尺寸W4可大於第三尺寸W3。因此，可改良半導體記憶體裝置的可靠性。
在一些實施例中，第一高濃度電極171在第三方向Z上可具有第一垂直尺寸H1。第四電極165在第三方向Z上可具有第二垂直尺寸H2。第一垂直尺寸H1可小於第二垂直尺寸H2。
根據一些實施例的半導體記憶體裝置可更包含第二單元絕緣膜180。第二單元絕緣膜180可包圍第二記憶體單元MC2。第二單元絕緣膜180可使第二記憶體單元MC2彼此電絕緣。第二單元絕緣膜180可包含氧化物類絕緣材料。舉例而言，第二單元絕緣膜180可包含氧化矽、碳氧化矽以及具有比氧化矽的熱導率低的熱導率的低熱導率材料中的至少一者。
在一個實例中，第二單元絕緣膜180可包含以下中的至少一者：SiO 2、SiOC、旋塗式玻璃（SOG）、旋塗式介電質（SOD）、高密度電漿（HDP）氧化物、可流動氧化物（FOX）、東燃矽氮烷（TOSZ）、未摻雜矽石玻璃（USG）、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、原矽酸四乙酯（TEOS）、電漿增強原矽酸四乙酯（PETEOS）、氟化物矽酸鹽玻璃（FSG）、摻碳氧化矽（CDO）、乾凝膠、氣凝膠、非晶形氟化碳、有機矽酸鹽玻璃（OSG）、聚對二甲苯基、雙-苯并環丁烯（BCB）、SiLK、聚醯亞胺、多孔聚合材料以及其組合。在一些實施例中，第二單元絕緣膜180可包含可流動氧化物（FOX）。
圖5至圖10為根據一些實施例的半導體記憶體裝置的說明性視圖。為了參考，圖5至圖10為沿著圖2的線A-A的橫截面圖。為方便描述起見，以下描述是基於相對於上文參考圖2至圖4所描述的彼等描述的差異。
參考圖5，第一OTS膜133及第二OTS膜163可並不圍繞第二導線114彼此對稱。舉例而言，第四尺寸W4可不同於第一尺寸W1。第二尺寸W2可不同於第三尺寸W3。第四尺寸W4可等於第二尺寸W2。第三尺寸W3可小於第二尺寸W2。第一尺寸W1可大於第四尺寸W4。
亦在此情況下，第一OTS膜133的橫截面可具有梯形形狀，其中兩個平行邊當中鄰近於第二電極135的邊的長度小於兩個平行邊當中鄰近於第一電極131的邊的長度。第二OTS膜163的橫截面可具有梯形形狀，其中兩個平行邊當中鄰近於第三電極161的邊的長度小於兩個平行邊當中鄰近於第四電極165的邊的長度。
參考圖6，第一記憶體單元MC1可包含第二高濃度電極173。第二高濃度電極173可安置於第一電極131與第一OTS膜133之間。
詳細地，第二高濃度電極173的一個末端可與第一電極131接觸。第二高濃度電極173的另一末端可與第一OTS膜133接觸。第二高濃度電極173可包含碳（C）。另外，第二高濃度電極173可含有氮（N）。亦即，第二高濃度電極173可由含有氮（N）的碳（C）製成。
在一些實施例中，第二高濃度電極173中所含有的氮（N）的濃度可大於第一電極131中所含有的氮（N）的濃度。第二高濃度電極173中所含有的雜質可不為氮（N）。甚至在此情況下，第二高濃度電極173中所含有的雜質的濃度可大於第一電極131中所含有的雜質的濃度。
在一些實施例中，第一OTS膜133與第二高濃度電極173之間的接觸表面在第一方向X及第二方向Y中的每一者上可具有第五尺寸W5。第五尺寸W5可等於第四尺寸W4。第一OTS膜133及第二OTS膜163可圍繞第二導線114彼此對稱。
在一些實施例中，第二高濃度電極173在第三方向Z上可具有第三垂直尺寸H3。第一電極131在第三方向Z上可具有第四垂直尺寸H4。第三垂直尺寸H3可小於第四垂直尺寸H4。第一垂直尺寸H1可等於第三垂直尺寸H3。
參考圖7，第一記憶體單元MC1可包含第二高濃度電極173。為方便描述起見，以下描述是基於相對於上文參考圖6所描述的彼等描述的差異。
在一些實施例中，第二高濃度電極173在第三方向Z上可具有第三垂直尺寸H3。第一電極131在第三方向Z上可具有第四垂直尺寸H4。第三垂直尺寸H3可小於第四垂直尺寸H4。
在一些實施例中，第一垂直尺寸H1可不同於第三垂直尺寸H3。在一個實例中，第一垂直尺寸H1可大於第三垂直尺寸H3。
參考圖8，第一記憶體單元MC1可包含第三高濃度電極175。第二記憶體單元MC2可不包含第一高濃度電極（圖3中的171）。
第三高濃度電極175可安置於第一OTS膜133與第二電極135之間。第三高濃度電極175的一個末端可與第一OTS膜133接觸。第三高濃度電極175的另一末端可接觸第二電極135。第三高濃度電極175可包含碳（C）。另外，第三高濃度電極175可含有氮（N）。亦即，第三高濃度電極175可由含有氮（N）的碳（C）製成。
在一些實施例中，第三高濃度電極175中所含有的氮（N）的濃度可大於第二電極135中所含有的氮（N）的濃度。第三高濃度電極175中所含有的雜質可不為氮（N）。甚至在此情況下，第三高濃度電極175中所含有的雜質的濃度可大於第二電極135中所含有的雜質的濃度。
在一些實施例中，第一OTS膜133的在第一方向X及第二方向Y中的每一者上的尺寸133W可隨著其與基底100的距離增加而逐漸增加。第二OTS膜163的在第一方向X及第二方向Y中的每一者上的尺寸163W可隨著膜163遠離基底100延伸而逐漸減小。亦即，第一OTS膜133的橫截面及第二OTS膜163的橫截面中的每一者可具有梯形形狀。更具體言之，第一OTS膜133的橫截面可具有梯形形狀，其中兩個平行邊當中鄰近於第二電極135的邊的長度大於兩個平行邊當中鄰近於第一電極131的邊的長度。第二OTS膜163的橫截面可具有梯形形狀，其中兩個平行邊當中鄰近於第四電極165的邊的長度小於兩個平行邊當中鄰近於第三電極161的邊的長度。
在一些實施例中，第一OTS膜133與第三高濃度電極175之間的接觸表面在第一方向X及第二方向Y中的每一者上可具有第六尺寸W6。第二OTS膜163與第三電極161之間的接觸表面在第一方向X及第二方向Y中的每一者上可具有第三尺寸W3。由於第二記憶體單元MC2不包含第一高濃度電極（圖3中的171），因此第二OTS膜163及第四電極165可彼此接觸。第二OTS膜163與第四電極165之間的接觸表面在第一方向X及第二方向Y中的每一者上可具有第七尺寸W7。
在一些實施例中，第六尺寸W6可等於第三尺寸W3。第七尺寸W7可等於第一尺寸W1。第一OTS膜133的橫截面及第二OTS膜163的橫截面可圍繞第二導線114彼此對稱。
在一些實施例中，第三高濃度電極175在第三方向Z上可具有第五垂直尺寸H5。第二電極135在第三方向Z上可具有第六垂直尺寸H6。第五垂直尺寸H5可小於第六垂直尺寸H6。
參考圖9，第一記憶體單元MC1可包含第三高濃度電極175，且第二記憶體單元MC2可包含第四高濃度電極177。第二記憶體單元MC2不包含第一高濃度電極（圖3中的171）。為方便描述起見，以下描述是基於相對於上文參考圖8所描述的彼等描述的差異。
第四高濃度電極177可安置於第三電極161與第二OTS膜163之間。第四高濃度電極177的一個末端可與第三電極161接觸。第四高濃度電極177的另一末端可與第二OTS膜163接觸。第四高濃度電極177可包含碳（C）。另外，第四高濃度電極177可含有氮（N）。亦即，第四高濃度電極177可由含有氮（N）的碳（C）製成。
在一些實施例中，第四高濃度電極177中所含有的氮（N）的濃度可大於第三電極161中所含有的氮（N）的濃度。第四高濃度電極177中所含有的雜質可不為氮（N）。甚至在此情況下，第四高濃度電極177中所含有的雜質的濃度可大於第三電極161中所含有的雜質的濃度。
在一些實施例中，第一OTS膜133的在第一方向X及第二方向Y中的每一者上的尺寸133W可隨著其與基底100的距離增加而逐漸增加。第二OTS膜163的在第一方向X及第二方向Y中的每一者上的尺寸163W可隨著膜163遠離基底100延伸而逐漸減小。亦即，第一OTS膜133的橫截面及第二OTS膜163的橫截面中的每一者可具有梯形形狀。更具體言之，第一OTS膜133的橫截面可具有梯形形狀，其中兩個平行邊當中鄰近於第二電極135的邊的長度大於兩個平行邊當中鄰近於第一電極131的邊的長度。第二OTS膜163的橫截面可具有梯形形狀，其中兩個平行邊當中鄰近於第四電極165的邊的長度小於兩個平行邊當中鄰近於第三電極161的邊的長度。
在一些實施例中，第二OTS膜163與第四高濃度電極177之間的接觸表面在第一方向X及第二方向Y中的每一者上可具有第八尺寸W8。第八尺寸W8可等於第六尺寸W6。第七尺寸W7可等於第一尺寸W1。第一OTS膜133的橫截面及第二OTS膜163的橫截面可圍繞第二導線114彼此對稱。
在一些實施例中，第四高濃度電極177在第三方向Z上可具有第七垂直尺寸H7。第三電極161在第三方向Z上可具有第八垂直尺寸H8。第七垂直尺寸H7可小於第八垂直尺寸H8。在一些實施例中，第七垂直尺寸H7及第五垂直尺寸H5可彼此相等。然而，本揭露不限於此。
參考圖10，第二記憶體單元MC2可包含第四高濃度電極177。為方便描述起見，以下描述是基於相對於上文參考圖9所描述的彼等描述的差異。
在一些實施例中，第四高濃度電極177在第三方向Z上的第七垂直尺寸H7可小於第三高濃度電極175在第三方向Z上的第五垂直尺寸H5。第四高濃度電極177及第三高濃度電極175可不圍繞第二導線114彼此對稱。
在下文中，將參考圖11至圖18描述一種用於製造根據一些實施例的半導體記憶體裝置的方法。圖11至圖18為具有圖3的橫截面的半導體記憶體裝置的製造過程的階段的圖。
參考圖11，可提供基底100。第一導線112可形成於基底100上。儘管未繪示，但第一導線112可在第一方向X上延伸。可提供至少一個第一導線112。第一導線112可在第二方向Y上彼此間隔開。
在第一導線112上，可依序形成預第一電極131p、預第一OTS膜133p以及預第二電極135p。預第一電極131p及預第二電極135p中的每一者可包含導電材料。在一個實例中，預第一電極131p及預第二電極135p中的每一者可包含碳（C）。
預第一OTS膜133p可包含硫屬化物材料。硫屬化物材料可包含作為作為硫族元素的S、Te以及Se中的至少一者與Ge、Sb、Bi、Al、Tl、Sn、Zn、As、Si、In、Ti、Ga以及P中的至少一者的組合的化合物。
在一個實施例中，預第一OTS膜133p可包含例如以下中的至少一者：GeSe、GeS、AsSe、AsTe、AsS、SiTe、SiSe、SiS、GeAs、SiAs、SnSe、SnTe、GeAsTe、GeAsSe、AlAsTe、AlAsSe、SiAsSe、SiAsTe、GeSeTe、GeSeSb、GaAsSe、GaAsTe、InAsSe、InAsTe、SnAsSe、SnAsTe、GeSiAsTe、GeSiAsSe、GeSiSeTe、GeSeTeSb、GeSiSeSb、GeSiTeSb、GeSeTeBi、GeSiSeBi、GeSiTeBi、GeAsSeSb、GeAsTeSb、GeAsTeBi、GeAsSeBi、GeAsSeIn、GeAsSeGa、GeAsSeAl、GeAsSeTl、GeAsSeSn、GeAsSeZn、GeAsTeIn、GeAsTeGa、GeAsTeAl、GeAsTeTl、GeAsTeSn、GeAsTeZn、GeSiAsSeTe、GeAsSeTeS、GeSiAsSeS、GeSiAsTeS、GeSiSeTeS、GeSiAsSeP、GeSiAsTeP、GeAsSeTeP、GeSiAsSeIn、GeSiAsSeGa、GeSiAsSeAl、GeSiAsSeTl、GeSiAsSeZn、GeSiAsSeSn、GeSiAsTeIn、GeSiAsTeGa、GeSiAsTeAl、GeSiAsTeTl、GeSiAsTeZn、GeSiAsTeSn、GeAsSeTeIn、GeAsSeTeGa、GeAsSeTeAl、GeAsSeTeTl、GeAsSeTeZn、GeAsSeTeSn、GeAsSeSIn、GeAsSeSGa、GeAsSeSAl、GeAsSeSTl、GeAsSeSZn、GeAsSeSSn、GeAsTeSIn、GeAsTeSGa、GeAsTeSAl、GeAsTeSTl、GeAsTeSZn、GeAsTeSSn、GeAsSeInGa、GeAsSeInAl、GeAsSeInTl、GeAsSeInZn、GeAsSeInSn、GeAsSeGaAl、GeAsSeGaTl、GeAsSeGaZn、GeAsSeGaSn、GeAsSeAlTl、GeAsSeAlZn、GeAsSEAlSn、GeAsSeTlZn、GeAsSeTlSn、GeAsSeZnSn、GeSiAsSeTeS、GeSiAsSeTeIn、GeSiAsSeTeGa、GeSiAsSeTeAl、GeSiAsSeTeTl、GeSiAsSeTeZn、GeSiAsSeTeSn、GeSiAsSeTeP、GeSiAsSeSIn、GeSiAsSeSGa、GeSiAsSeSAl、GeSiAsSeSTl、GeSiAsSeSZn、GeSiAsSeSSn、GeAsSeTeSIn、GeAsSeTeSGa、GeAsSeTeSAl、GeAsSeTeSTl、GeAsSeTeSZn、GeAsSeTeSSn、GeAsSeTePIn、GeAsSeTePGa、GeAsSeTePAl、GeAsSeTePTl、GeAsSeTePZn、GeAsSeTePSn、GeSiAsSeInGa、GeSiAsSeInAl、GeSiAsSeInTl、GeSiAsSeInZn、GeSiAsSeInSn、GeSiAsSeGaAl、GeSiAsSeGaTl、GeSiAsSeGaZn、GeSiAsSeGaSn、GeSiAsSeAlSn、GeAsSeTeInGa、GeAsSeTeInAl、GeAsSeTeInTl、GeAsSeTeInZn、GeAsSeTeInSn、GeAsSeTeGaAl、GeAsSeTeGaTl、GeAsSeTeGaZn、GeAsSeTeGaSn、GeAsSeTeAlSn、GeAsSeSInGa、GeAsSeSInAl、GeAsSeSInTl、GeAsSeSInZn、GeAsSeSInSn、GeAsSeSGaAl、GeAsSeSGaTl、GeAsSeSGaZn、GeAsSeSGaSn以及GeAsSeSAlSn。
參考圖12，預第二電極135p、預第一OTS膜133p以及預第一電極131p可經圖案化。第一電極131、第一OTS膜133以及第二電極135可藉由圖案化預第二電極135p、預第一OTS膜133p以及預第一電極131p而形成。
第一電極131的在第一方向X及第二方向Y中的每一者上的尺寸131W可隨著電極131遠離基底100的頂部表面延伸而逐漸減小。第一OTS膜133的在第一方向X及第二方向Y中的每一者上的尺寸133W可隨著膜133遠離基底100的頂部表面延伸而逐漸減小。第二電極135的在第一方向X及第二方向Y中的每一者上的尺寸135W可隨著電極135遠離基底100的頂部表面延伸而逐漸減小。
參考圖13，可形成第一記憶體單元MC1。第一記憶體單元MC1可包含第一電極131、第一OTS膜133以及第二電極135。隨後，可形成包圍第一記憶體單元MC1的第一單元絕緣膜140。
第二導線114及第二層間絕緣膜150可形成於第一單元絕緣膜140上。第二導線114可在第二方向Y上延伸。第二導線114可在第一方向X上彼此間隔開。
參考圖14，預第三電極161p、預第二OTS膜163p以及第一預第一高濃度電極171p1可依序形成於第二導線上。
預第三電極161p可包含導電材料。在一個實例中，預第三電極161p可包含碳（C）。
預第二OTS膜163p可包含硫屬化物材料。硫屬化物材料可包含作為作為硫族元素的S、Te以及Se中的至少一者與Ge、Sb、Bi、Al、Tl、Sn、Zn、As、Si、In、Ti、Ga以及P中的至少一者的組合的化合物。
在一個實施例中，預第二OTS膜163p可包含例如以下中的至少一者：GeSe、GeS、AsSe、AsTe、AsS、SiTe、SiSe、SiS、GeAs、SiAs、SnSe、SnTe、GeAsTe、GeAsSe、AlAsTe、AlAsSe、SiAsSe、SiAsTe、GeSeTe、GeSeSb、GaAsSe、GaAsTe、InAsSe、InAsTe、SnAsSe、SnAsTe、GeSiAsTe、GeSiAsSe、GeSiSeTe、GeSeTeSb、GeSiSeSb、GeSiTeSb、GeSeTeBi、GeSiSeBi、GeSiTeBi、GeAsSeSb、GeAsTeSb、GeAsTeBi、GeAsSeBi、GeAsSeIn、GeAsSeGa、GeAsSeAl、GeAsSeTl、GeAsSeSn、GeAsSeZn、GeAsTeIn、GeAsTeGa、GeAsTeAl、GeAsTeTl、GeAsTeSn、GeAsTeZn、GeSiAsSeTe、GeAsSeTeS、GeSiAsSeS、GeSiAsTeS、GeSiSeTeS、GeSiAsSeP、GeSiAsTeP、GeAsSeTeP、GeSiAsSeIn、GeSiAsSeGa、GeSiAsSeAl、GeSiAsSeTl、GeSiAsSeZn、GeSiAsSeSn、GeSiAsTeIn、GeSiAsTeGa、GeSiAsTeAl、GeSiAsTeTl、GeSiAsTeZn、GeSiAsTeSn、GeAsSeTeIn、GeAsSeTeGa、GeAsSeTeAl、GeAsSeTeTl、GeAsSeTeZn、GeAsSeTeSn、GeAsSeSIn、GeAsSeSGa、GeAsSeSAl、GeAsSeSTl、GeAsSeSZn、GeAsSeSSn、GeAsTeSIn、GeAsTeSGa、GeAsTeSAl、GeAsTeSTl、GeAsTeSZn、GeAsTeSSn、GeAsSeInGa、GeAsSeInAl、GeAsSeInTl、GeAsSeInZn、GeAsSeInSn、GeAsSeGaAl、GeAsSeGaTl、GeAsSeGaZn、GeAsSeGaSn、GeAsSeAlTl、GeAsSeAlZn、GeAsSEAlSn、GeAsSeTlZn、GeAsSeTlSn、GeAsSeZnSn、GeSiAsSeTeS、GeSiAsSeTeIn、GeSiAsSeTeGa、GeSiAsSeTeAl、GeSiAsSeTeTl、GeSiAsSeTeZn、GeSiAsSeTeSn、GeSiAsSeTeP、GeSiAsSeSIn、GeSiAsSeSGa、GeSiAsSeSAl、GeSiAsSeSTl、GeSiAsSeSZn、GeSiAsSeSSn、GeAsSeTeSIn、GeAsSeTeSGa、GeAsSeTeSAl、GeAsSeTeSTl、GeAsSeTeSZn、GeAsSeTeSSn、GeAsSeTePIn、GeAsSeTePGa、GeAsSeTePAl、GeAsSeTePTl、GeAsSeTePZn、GeAsSeTePSn、GeSiAsSeInGa、GeSiAsSeInAl、GeSiAsSeInTl、GeSiAsSeInZn、GeSiAsSeInSn、GeSiAsSeGaAl、GeSiAsSeGaTl、GeSiAsSeGaZn、GeSiAsSeGaSn、GeSiAsSeAlSn、GeAsSeTeInGa、GeAsSeTeInAl、GeAsSeTeInTl、GeAsSeTeInZn、GeAsSeTeInSn、GeAsSeTeGaAl、GeAsSeTeGaTl、GeAsSeTeGaZn、GeAsSeTeGaSn、GeAsSeTeAlSn、GeAsSeSInGa、GeAsSeSInAl、GeAsSeSInTl、GeAsSeSInZn、GeAsSeSInSn、GeAsSeSGaAl、GeAsSeSGaTl、GeAsSeSGaZn、GeAsSeSGaSn以及GeAsSeSAlSn。
第一預第一高濃度電極171p1可包含導電材料。在一個實例中，第一預第一高濃度電極171p1可包含碳（C）。
參考圖15，可執行離子植入製程170。離子可植入於第一預第一高濃度電極（圖14中的171p1）的表面上。離子可為氮（N）離子。
可執行離子植入製程170以形成第二預第一高濃度電極171p2。第二預第一高濃度電極171p2可包含含有氮（N）的碳（C）。第二預第一高濃度電極171p2中所含有的氮（N）的濃度大於預第三電極161p中所含有的氮（N）的濃度。
參考圖16，預第四電極165p可形成於第二預第一高濃度電極171p2上。預第四電極165p可包含導電材料。預第四電極165p可包含碳（C）。第二預第一高濃度電極171p2中所含有的氮（N）的濃度可大於預第四電極165p中所含有的氮（N）的濃度。
參考圖17，預第四電極165p、第二預第一高濃度電極171p2、預第二OTS膜163p以及預第三電極161p可經圖案化。預第四電極165p、第二預第一高濃度電極171p2、預第二OTS膜163p以及預第三電極161p可經圖案化以分別形成第四電極165、第一高濃度電極171、第二OTS膜163以及第三電極161。
在一些實施例中，第四電極165的在第一方向X及第二方向Y中的每一者上的尺寸165W可隨著電極165遠離基底100延伸而逐漸減小。相反，第二OTS膜163的在第一方向X及第二方向Y中的每一者上的尺寸163W可隨著膜163遠離基底100延伸而逐漸增加。當第一高濃度電極171鄰近於第二OTS膜163安置時，第二OTS膜163的鄰近於第一高濃度電極171的一部分的蝕刻速率可低於第二OTS膜163的不鄰近於第一高濃度電極171的一部分的蝕刻速率。因此，第二OTS膜163的在第一方向X及第二方向Y中的每一者上的尺寸163W可隨著膜163更接近第一高濃度電極171而較大。
隨著以上過程進行，第一OTS膜133的橫截面及第二OTS膜163的橫截面可圍繞第二導線114彼此對稱。因此，可製造具有經改良可靠性的半導體記憶體裝置。
參考圖18，可形成第二記憶體單元MC2。第二記憶體單元MC2可包含第三電極161、第二OTS膜163、第一高濃度電極171以及第四電極165。隨後，可形成包圍第二記憶體單元MC2的第二單元絕緣膜180。
第三導線116可形成於第二單元絕緣膜180上。第三導線116可在第一方向X上延伸。第三導線116可在第二方向Y上彼此間隔開。
藉助於概述及綜述，實例實施例提供一種具有經改良可靠性的半導體記憶體裝置。亦即，根據實施例，一種半導體記憶體裝置可包含雙向定限開關膜上的高濃度膜，因此雙向定限開關膜具有負斜率（並非正斜率），例如，雙向定限開關膜的接觸高濃度膜的梯形橫截面可相對於雙向定限開關膜的不接觸高濃度膜的梯形橫截面倒置。
本文中已揭露實例實施例，且儘管採用特定術語，但此等術語是僅在一般及描述性的意義上而非出於限制的目的使用，且應僅在一般及描述性的意義上而非出於限制的目的予以解釋。在一些情況下，如所屬技術領域中具通常知識者截至本申請案申請時將顯而易見，除非另外特別指示，否則結合特定實施例描述的特徵、特性及/或元件可單獨使用或與結合其他實施例描述的特徵、特性及/或元件組合使用。因此，所屬領域中具通常知識者應理解，可在不脫離如以下申請專利範圍中闡述的本發明的精神及範疇的情況下，對形式及細節作出各種改變。
10、112:第一導線 15、114:第二導線 20:列解碼器 25:感測放大器 30:行解碼器 35:輸入/輸出 40:控制器 45:記憶體單元堆疊 100:基底 116:第三導線 120:第一層間絕緣膜 131:第一電極 131p:預第一電極 131W、133W、135W、161W、163W、165W:尺寸 133:第一OTS膜 133p:預第一OTS膜 135:第二電極 135p:預第二電極 140:第一單元絕緣膜 150:第二層間絕緣膜 161:第三電極 161p:預第三電極 163:第二OTS膜 163p:預第二OTS膜 165:第四電極 165p:預第四電極 170:離子植入製程 171:第一高濃度電極 171p1:第一預第一高濃度電極 171p2:第二預第一高濃度電極 173:第二高濃度電極 175:第三高濃度電極 177:第四高濃度電極 180:第二單元絕緣膜 190:第三層間絕緣膜 A-A、B-B:線 H1:第一垂直尺寸 H2:第二垂直尺寸 H3:第三垂直尺寸 H4:第四垂直尺寸 H5:第五垂直尺寸 H6:第六垂直尺寸 H7:第七垂直尺寸 H8:第八垂直尺寸 MC:記憶體單元 MC1:第一記憶體單元 MC2:第二記憶體單元 W1:第一尺寸 W2:第二尺寸 W3:第三尺寸 W4:第四尺寸 W5:第五尺寸 W6:第六尺寸 W7:第七尺寸 W8:第八尺寸 X:第一方向 Y:第二方向 Z:第三方向
藉由參考隨附圖式詳細描述例示性實施例，特徵將對於所屬領域中具有通常知識者變得顯而易見，其中： 圖1為根據一些實施例的半導體記憶體裝置的操作方法的圖式。 圖2為根據一些實施例的半導體記憶體裝置的示意性透視圖。 圖3為沿著圖2的線A-A的橫截面圖。 圖4為沿著圖2的線B-B的橫截面圖。 圖5至圖10為根據一些實施例的半導體記憶體裝置的圖。 圖11至圖18為具有圖3的橫截面的半導體記憶體裝置的製造過程中的階段。
100:基底
112:第一導線
114:第二導線
116:第三導線
131:第一電極
131W、133W、135W、161W、163W、165W:尺寸
133:第一OTS膜
135:第二電極
140:第一單元絕緣膜
150:第二層間絕緣膜
161:第三電極
163:第二OTS膜
165:第四電極
171:第一高濃度電極
180:第二單元絕緣膜
A-A:線
H1:第一垂直尺寸
H2:第二垂直尺寸
MC1:第一記憶體單元
MC2:第二記憶體單元
W1:第一尺寸
W2:第二尺寸
W3:第三尺寸
W4:第四尺寸
X:第一方向
Y:第二方向
Z:第三方向

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基底； 第一導線，位於所述基底上且在第一方向上延伸； 第二導線，位於所述第一導線上且在第二方向上延伸，所述第二方向與所述第一方向相交；以及 記憶體單元，位於所述第一導線與所述第二導線之間，所述記憶體單元包含： 第一電極，連接至所述第一導線， 第二電極，連接至所述第二導線， 雙向定限開關膜，位於所述第一電極與所述第二電極之間，儲存於所述雙向定限開關膜中的資料的邏輯狀態是基於程式化電壓的極性，以及 高濃度電極，位於所述第二電極與所述雙向定限開關膜之間，所述第二電極中的氮的濃度低於所述高濃度電極中的氮的濃度。
  2. 如請求項1所述的半導體記憶體裝置，其中所述雙向定限開關膜的在所述第一方向及所述第二方向中的每一者上的尺寸隨著所述雙向定限開關膜遠離所述基底延伸而逐漸增加。
  3. 如請求項1所述的半導體記憶體裝置，其中所述高濃度電極的垂直尺寸小於所述第二電極的垂直尺寸。
  4. 一種半導體記憶體裝置，包括： 基底； 第一導線，位於所述基底上且在第一方向上延伸； 第二導線，位於所述第一導線上且在第二方向上延伸，所述第二方向與所述第一方向相交； 第三導線，位於所述第二導線上且在所述第一方向上延伸； 第一記憶體單元，位於所述第一導線與所述第二導線之間，所述第一記憶體單元包含依序堆疊的第一電極、第一雙向定限開關膜以及第二電極；以及 第二記憶體單元，位於所述第二導線與所述第三導線之間，所述第二記憶體單元包含依序堆疊的第三電極、第二雙向定限開關膜、第一高濃度電極以及第四電極，所述第一高濃度電極中的氮的濃度大於所述第四電極中的氮的濃度。
  5. 如請求項4所述的半導體記憶體裝置，其中儲存於所述第一雙向定限開關膜及所述第二雙向定限開關膜中的每一者中的資料的邏輯狀態是基於所述第一雙向定限開關膜的表面及所述第二雙向定限開關膜的表面中的每一者處的離子的濃度。
  6. 如請求項4所述的半導體記憶體裝置，其中所述第一電極至所述第四電極中的氮的濃度彼此相等。
  7. 如請求項4所述的半導體記憶體裝置，其中： 所述第一雙向定限開關膜的在所述第一方向及所述第二方向中的每一者上的尺寸隨著所述第一雙向定限開關膜遠離所述基底延伸而逐漸減小，以及 所述第二雙向定限開關膜的在所述第一方向及所述第二方向中的每一者上的尺寸隨著所述第二雙向定限開關膜遠離所述基底延伸而逐漸增加。
  8. 如請求項4所述的半導體記憶體裝置，其中： 所述第一雙向定限開關膜的在所述第一方向及所述第二方向中的每一者上的尺寸隨著所述第一雙向定限開關膜遠離所述基底延伸而逐漸增加，以及 所述第二雙向定限開關膜的在所述第一方向及所述第二方向中的每一者上的尺寸隨著所述第二雙向定限開關膜遠離所述基底延伸而逐漸減小。
  9. 一種半導體記憶體裝置，包括： 基底； 第一導線，位於所述基底上且在第一方向上延伸； 第二導線，位於所述第一導線上且在第二方向上延伸，所述第二方向與所述第一方向相交； 第三導線，位於所述第二導線上且在所述第一方向上延伸； 第一記憶體單元，位於所述第一導線與所述第二導線之間，所述第一記憶體單元包含依序堆疊的第一電極、第一雙向定限開關膜以及第二電極，且所述第一雙向定限開關膜的在所述第一方向及所述第二方向中的每一者上的尺寸隨著所述第一雙向定限開關膜遠離所述基底延伸而逐漸減小；以及 第二記憶體單元，位於所述第二導線與所述第三導線之間，所述第二記憶體單元包含依序堆疊的第三電極、第二雙向定限開關膜、第一高濃度電極以及第四電極，且所述第二雙向定限開關膜的在所述第一方向及所述第二方向中的每一者上的尺寸隨著所述第二雙向定限開關膜遠離所述基底延伸而逐漸增加。
  10. 如請求項9所述的半導體記憶體裝置，其中儲存於所述第一雙向定限開關膜及所述第二雙向定限開關膜中的每一者中的資料的邏輯狀態是基於所述第一雙向定限開關膜的表面及所述第二雙向定限開關膜的表面中的每一者處的離子的濃度。
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