TWI837185B - 嵌入式非揮發性記憶體元件及其製作方法 - Google Patents
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Abstract
一種嵌入式可變電阻式記憶體(Embedded Non-Volatile Memory，
ENVM)元件，包括：基材、導電插塞(plug)、第一電極、記憶層以及第二電極。基材具有一個穿過基材表面的通孔。導電插塞位於通孔之中，並於基材中定義出一個凹陷部，由通孔的開口延伸至導電插塞的頂面。第一電極位於基材上方，且部分延伸進入凹陷部。記憶層位於第一電極上方，且具有一個突出部對準凹陷部。第二電極位於記憶層上方。
Description
本揭露書是有關於一種記憶體元件及其製作方法。特別是有關於一種嵌入式非揮發性記憶體(Embedded Non-Volatile Memory，ENVM)及其製作方法。
非揮發性記憶體元件，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。目前較被廣泛使用的是屬於採用電荷儲存式(charge trap)的電荷儲存式快閃(Charge Trap Flash，CTF)記憶體元件。然而，隨著記憶體元件的積集密度增加，元件關鍵尺寸(critical size)和間隔(pitch)縮小，電荷儲存式快閃記憶體元件面臨其物理極限，而無法動作。
嵌入式非揮發性記憶體元件，以電阻式隨機存取記憶體元件(Resistive random-access memory，ReRAM)為例，是透過向記憶體元件的金屬氧化物薄膜施加脈衝電壓，以產生電阻差值來作為資訊儲存狀態例如“0”和“1”的判讀依據。其不論在元件密度(device density)、電力消耗、程式化/抹除速度或三維空間堆疊特性上，都優於快閃記憶體。因此，目前已成為倍受業界關注的記憶體元件之一。
然而，典型的可變電阻式記憶體元件通常具有比操作電壓更高的形成電壓(forming voltage)，不利於低壓操作，無法提供低功率解決方案給需要使用低壓操作的電子裝置，例如物聯網(Internet of Things，IoT)、可穿戴式裝置或可攜式電子裝置，例如筆記型電腦、平板電腦、智慧型手表、手機等，以增加電池續航力。
因此，有需要提供一種先進的嵌入式非揮發性記憶體元件及其製作方法，來解決習知技術所面臨的問題。
本說明書的一實施例揭露一種嵌入式非揮發性記憶體元件，包括：基材、導電插塞(plug)、第一電極、記憶層以及第二電極。基材具有一個穿過基材表面的通孔。導電插塞位於通孔之中，並於基材中定義出一個凹陷部，由通孔的開口延伸至導電插塞的頂面。第一電極位於基材上方，且部分延伸進入凹陷部。記憶層位於第一電極上方，且具有一個突出部對準凹陷部。第二電極位於記憶層上方。
本說明書的另一實施例揭露一種嵌入式非揮發性記憶體元件的製作方法，包括下述步驟：首先，提供一個基材，並於基材之中形成一個通孔，穿過基材表面。之後，於通孔中形成一個導電插塞，並回蝕導電插塞，以使導電插塞於基材中定義出一個凹陷部，由通孔的開口延伸至導電插塞的頂面。接著，於基材上方形成第一電極，且部分延伸進入凹陷部中，再於第一電極上方形成一個記憶層，使其且具有一個突出部對準凹陷部。後續，於記憶層上方形成一個第二電極。
根據上述實施例，本說明書是在提供一種嵌入式非揮發性記憶體元件及其製作方法。其係在基材中形成一個通孔，並在通孔中形成一個導電插塞，藉由回蝕位於基材通孔內的導電插塞，以於通孔內形成一個凹室。後續，在導電插塞上方依序形成第一電極層、記憶層和第二電極層，並填充於凹室之中，至少使記憶層具有一個突出部，自對準於通孔內的導電插塞。其中，記憶層可以包括過度金屬氧化物(transition metal oxides(TMO)或相變材料(Phase Change Material，PCM)。
由於，記憶層的突出部會因為隅角效應(corner effect)而具有較集中的電場，可增進記憶層中過度金屬氧化物或相變材料的電阻絲(Filament)導通路徑的形成，降低嵌入式非揮發性記憶體的形成電壓，藉以提供低功率解決方案給需要使用低壓操作的電子裝置，並增加電池續航力。
100:嵌入式非揮發性記憶體元件
101:基材
101A:超低介電係數材料層
101B:緩衝層
101C:層間介電層
101s:基材表面
102:第一導線
103:通孔
104:導電插塞
104a:導電插塞的底面
104b、104b’:導電插塞的頂面
104r:導電插塞的凹陷部
105:阻障層
106:記憶層
106a:記憶層的突出部
106b:記憶層的頂面
107:第二電極層
107a:第二電極層的頂部
107r:第二電極層的凹陷部
109:第二導線
110:第一電極層
110a:第一電極層的頂面
110r:第一電極層的凹陷部
111:介電覆蓋層
H:高度差
為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：第1A圖至第1F圖係根據本說明書的一實施例所繪示之製作嵌入式非揮發性記憶體元件的一系列製程結構剖面示意圖。
本說明書是提供一種嵌入式非揮發性記憶體元件及其製作方法，可降低嵌入式非揮發性記憶體的形成電壓，提供低功率解決方案給需要使用低壓操作的電子裝置。為了對本說明書之上述實施例及其他
目的、特徵和優點能更明顯易懂，下文特舉複數個實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。
請參照第1A圖至第1F圖，第1A圖至第1F圖係根據本說明書的一實施例所繪示之製作嵌入式非揮發性記憶體元件100的一系列製程結構剖面示意圖。在本實施例之中，製作嵌入式非揮發性記憶體元件100的方法包括下述步驟：首先，提供一基材101。其中，基材101可以包含低介電係數材料。例如，在本說明書的一些實施例之中，基材101可以是一種含矽介電層，或者是一種含有塑化材料，例如包含有聚醯亞胺(polyimide，PI)、聚萘二甲酸乙二酯(polyethylene naphthalate two formic acid glycol ester，PEN)或聚對苯二甲酸乙二酯(polyethylene terephthalate，PET)的可撓式介電材料層。在本實施例中，基材101可以是一種包括超低介電係數(Ultra Low Dielectricconstant，ULD)材料層101A、緩衝層101B和層間介電層(Interlayer Dielectric，ILD)101C的多層結構(如第1A圖所繪示)。
其中，超低介電係數材料層101A可以是一種具有多孔性結構的矽氧化物(Silicon Oxide，SiOx)層。緩衝層101B位於多晶矽基層101A和層間介電層101C之間，可以包含氮摻雜碳化矽(Nitrogen Doped silicon Carbide，
NDC)。層間介電層101C可以是一種採用電漿增輔助學氣相沉積(Remote plasma-enhanced CVD，RPECVD)製程，以四乙氧基矽烷(Tetraethoxysilane，TEOS)沉積而成的矽氧化物層。另外，在本實施例中，提供基材101的步驟，還包括在超低介電係數材料層101A之中形成包含第一導線102的金屬內連線結構(未繪示)。
接著，在基材101中形成至少一個通孔103，並在通孔103中形成一個導電插塞104，使導電插塞104與金屬內連線結構的第一導線102電性接觸(如第1B圖所繪示)。導電插塞104的形成包括下述步驟：首先，進行一個圖案化製程，例如反應式離子蝕刻(Reactive-Ion Etching，RIE)，藉以在基材101中形成通孔103，將一部份金屬內連線結構(未繪示)中的第一導線102暴露於外。
接著，在基材表面101s上形成氮化鈦阻障層105以及含有鎢(Tungsten，W)的導電材料層(未繪式)，並且填充入通孔103之中。再以基材表面101s為停止層，進行平坦化製程，例如化學機械研磨(Chemical-Mechanical Planarization，CMP)，移除位於基材表面101s上方的一部份阻障層105和含鎢導電材料層，以於通孔103中形成導電插塞104，使導電插塞104的底面104a(通過阻障層105)與金屬內連線結構的第一導線102電性接觸，並且使導電插塞104的頂面104b與基材表面101s共平面。
然後，對導電插塞104進行回蝕，以移除使導電插塞104於基材101中定義出一個凹陷部104r，由導電插塞的頂面104b向上延伸至通孔103的開口，使回蝕後的導電插塞104頂面104b’作為該凹陷部104r的底面，並且使凹陷部104r的底面與基材表面101s之間具有一個高度差H(如
第1C圖所繪示)。在本說明書的一些實施例之中，對導電插塞104進行回蝕的蝕刻劑，包括過氧化氫(H2O2)和/或氫氧化銨(NH4OH)。
之後，於基材表面101s上方依序形成一個第一電極層110、一個記憶層106和一個第二電極層107，使一部分的第一電極層110延伸進入凹陷部104r之中，並在第一電極層110的頂面110a上也形成一個凹陷部110r。在形成記憶層106時，可以使一部分的記憶層106延伸進入凹陷部110r之中，形成一個對準通孔103的突出部106a。記憶層106的頂面106b，也可以具有一個凹陷部106r。在形成第二電極層107時，也有一部份的第二電極層107延伸進入凹陷部106r之中。而為了顧及後續製程的穩定度，較佳可以增加第二電極層107的厚度，使其頂部107a具有一平坦表面。但在本實施例中，第二電極層107的頂部107a仍可以具有一個凹陷部107r(如第1D圖所繪示)。
在本說明書的一些實施例中，可以採用低壓化學氣相沉積法(Low-pressure Chemical Vapor Deposition，LPCVD)依序在基材101表面101s上形成第一電極層110、記憶層106和第二電極層107。構成第一電極層105的材料，可以選自於由鎢、氮化鈦(Titanium Nitride，TiN)、氮化鉭(Tantalum Nitride，TaN)、銅(Copper，Cu)、鋁(Aluminum，Al)、金(Gold，Au)、銀(Silver，Ag)、鉑(Platinum，Pt)、鈦(Titanium，Ti)、銥(Iridium，Ir)以及上述任意組合所組成之一族群。在本實施例中，第一電極層110可以是一種由氮化鈦/氮化鉭/鉑/銥所構成的複合金屬層。
構成記憶層106的材料，可以是一種過度金屬氧化物(transition metal oxides(TMO)或是一種相變材料(Phase Change Material)。過度金屬氧化物可以是例如，氧化鉭(Tantalum Oxide，TaOx)、氧化鈦(titanium oxide)、氧化鎳(nickel oxide)、氧化鉿(Hafnium Oxide，HfOx)、氧化鋯(Zirconium oxide，ZrOx)、氧化鎢
(Tungsten Oxide，WOx)，氧化鋅(Zinc Oxide，ZnOx)、氧化鋁(Aluminum Oxide，AlOx)、氧化鉬(Molybdenum Oxide，MnOx)、氧化銅(Copper Oxide，CuOx)或上述任意組合。相變材料可以是例如，為鍺銻碲(GexSbyTez，其中，x、y和z可以分別是整數，GST)等硫屬化合物、銀銦銻碲(AgInSbTe)或上述之組合。在本實施例中，記憶層106以是一種鈦氧化物(TiOx)層。
構成第二電極層107的材料，可以和構成第一電極層105的材料相同或不同。在本實施例中，第二電極層107可以和第一電極層105相同，是一種由氮化鈦/氮化鉭/鉑/銥所構成的複合金屬層。
再對第一電極層110、記憶層106和第二電極層107進行一次圖案化，使第一電極層110、記憶層106和第二電極層107餘留下來的部分對準通孔103。並在基材表面101s上形成一個介電覆蓋層(dielectric capping layer)111，覆蓋第一電極層110、記憶層106和第二電極層107餘留下來的部分(如第1E圖所繪示)。
在本說明書的一些實施例中，第一電極層110、記憶層106和第二電極層107的圖案化，包括在第二電極層107上形成一圖案化的硬罩幕層(未繪示)對準通孔103；再以硬罩幕層(未繪示)為蝕刻罩幕，以蝕刻製程，例如反應式離子蝕刻，移除一部份的第一電極層110、記憶層106和第二電極層107，使第一電極層110、記憶層106和第二電極層107餘留下來的部分對準通孔103，並將一部分基材表面102s暴露於外。
再採用低壓化學氣相沉積法形成介電覆蓋層111，覆蓋在基材表面102s暴露於外的部分以及第一電極層110、記憶層106和第二電極層107餘留下來的部分上方。在本說明書的一些實施例中，構成介電覆
蓋層111的材料，可以是氮化矽(SiN)、氮化鋁(AlN)、氮氧化矽(SiON)或上述之任意組合。
後續，進行後段(back-end-of-line，BEOL)製程，形成如第1F圖所繪示的嵌入式非揮發性記憶體元件100。此處所述的後段製程，可以是本領域中的一種標準製程，可根據嵌入式非揮發性記憶體元件100的結構來加以實施。在本實施例中，後段製程包括：於介電覆蓋層111上形成鈍化層108，以及形成連接嵌入式非揮發性記憶體元件100與周邊電路的第二導線109，使第二導線109與第二電極層107電性接觸。其中，構成鈍化層108的材料可以包矽氧化物或氮化矽。
請再參照第1E圖，嵌入式非揮發性記憶體元件100包括：基材101、導電插塞104、第一電極110、記憶層106以及第二電極107。基材101具有一個穿過基材表面101s的通孔103。導電插塞104位於通孔103之中，並於基材101中定義出一個凹陷部104r，由通孔103的開口延伸至導電插塞104的頂面104b’。第一電極110位於基材101上方，且部分延伸進入凹陷部104r。記憶層106位於第一電極110上方，且具有一個突出部106a對準凹陷部1004r。第二電極107位於記憶層106上方。
根據上述實施例，本說明書是在提供一種嵌入式非揮發性記憶體元件及其製作方法。其係在基材中形成一個通孔，並在通孔中形成一個導電插塞，藉由回蝕位於基材通孔內的導電插塞，以於通孔內形成一個凹室。後續，在導電插塞上方依序形成第一電極層、記憶層和第二電極層，並填充於凹室之中，至少使記憶層具有一個突出部，自對準於通孔內的導電插塞。其中，記憶層可以包括過度金屬氧化物或相變材料。
由於，記憶層的突出部會因為隅角效應而具有較集中的電場，可增進記憶層中過度金屬氧化物或相變材料的電阻絲導通路徑的形成，降低嵌入式非揮發性記憶體的形成電壓，藉以提供低功率解決方案給需要使用低壓操作的電子裝置，並增加電池續航力。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:嵌入式非揮發性記憶體元件
101:基材
101A:超低介電係數材料層
101B:緩衝層
101C:層間介電層
101s:基材表面
102:第一導線
103:通孔
104:導電插塞
104a:導電插塞的底面
104b’:導電插塞的頂面
105:阻障層
106:記憶層
106a:記憶層的突出部
106b:記憶層的頂面
107:第二電極層
109:第二導線
110:第一電極層
110r:第一電極層的凹陷部
111:介電覆蓋層
Claims (10)
- 一種嵌入式非揮發性記憶體(Embedded Non-Volatile Memory，ENVM)元件，包括：一基材，具有一通孔，穿過該基材的一表面；一導電插塞(plug)，位於該通孔之中，並於該基材中定義出一凹陷部，由該通孔的一開口延伸至導電插塞的一頂面；一第一電極，位於該基材上方，且部分延伸進入該凹陷部中；一記憶層，包括一單一過度金屬層，位於該第一電極上方，且具有一突出部對準該凹陷部；以及一第二電極，位於該記憶層上方。
- 如請求項1所述之嵌入式非揮發性記憶體元件，其中該記憶層包括一過度金屬氧化物(transition metal oxides(TMO)或一相變材料(Phase Change Material)。
- 如請求項1所述之嵌入式非揮發性記憶體元件，其中該導電插塞的該頂面與該基材的該表面具有一高度差。
- 如請求項1所述之嵌入式非揮發性記憶體元件，更包括：一第一導線，位於該導電插塞電之該頂面的相對一側，並與該導電插塞電性接觸；以及 一第二導線，位於該第二電極上方，並與該第二電極電性接觸。
- 如請求項1所述之嵌入式非揮發性記憶體元件，其中該導電插塞包括鎢(W)，該第一電極和該第二電極包括鈦(Ti)。
- 一種嵌入式非揮發性記憶體元件的製作方法，包括：提供一基材具有一表面；於該基材之中形成一通孔，穿過該表面；於該通孔中形成一導電插塞；回蝕該導電插塞，以使該導電插塞於該基材中定義出一凹陷部，由該通孔的一開口延伸至導電插塞的一頂面；於該基材上方形成一第一電極，且部分延伸進入該凹陷部；於該第一電極上方形成一記憶層，使其包括一單一過度金屬層，且具有一突出部對準該凹陷部；以及於該記憶層上方形成一第二電極。
- 如請求項6所述之嵌入式非揮發性記憶體元件的製作方法，其中形成該通孔的步驟，包括將位於該基材下方的一第一導線經由該通孔暴露於外。
- 如請求項6所述之嵌入式非揮發性記憶體元件的製作方法，其中回蝕該導電插塞的步驟，包括移除一部份該導電插塞，使該導 電插塞的該頂面作為該凹陷部的一底面，並與該基材的該表面具有一高度差。
- 如請求項6所述之嵌入式非揮發性記憶體元件的製作方法，更包括：圖案化該第一電極、該記憶層和該第二電極；形成一介電覆蓋層(dielectric capping layer)，覆蓋該第一電極、該記憶層和該第二電極三者餘留下來的部分；以及於該第二電極上方形成一第二導線，使該第二導線與該第二電極電性接觸。
- 如請求項6所述之嵌入式非揮發性記憶體元件的製作方法，其中導電插塞包括鎢，且回蝕該導電插塞的步驟，包括使用一蝕刻劑含有氫氧化銨(NH4OH)。
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| US20060226411A1 (en) * | 2005-04-06 | 2006-10-12 | Samsung Electronics Co., Ltd. | Multi-bit memory device having resistive material layers as storage node and methods of manufacturing and operating the same |
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