KR102359858B1 - 크로스-포인트 메모리 어레이의 자가-정렬된 메모리 데크 - Google Patents

크로스-포인트 메모리 어레이의 자가-정렬된 메모리 데크 Download PDF

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안나 마리아 콘티
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인노센조 토르토렐리
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Abstract

자가-선택 메모리 셀의 다수의 메모리 데크를 갖는 어레이를 갖는 다층 메모리 디바이스가 제공되며, 여기서 N개의 메모리 데크는 N+1개의 마스크 동작으로 제조될 수 있다. 다수의 메모리 데크는 자가-정렬될 수 있으며, 특정 제조 동작은 다수의 메모리 데크에 대해 동시에 수행될 수 있다. 예를 들어, 제1 메모리 데크의 비트 라인 방향 및 상기 제1 메모리 데크 위의 제2 메모리 데크의 워드 라인 방향을 패터닝하는 것은 단일 마스킹 동작에서 수행될 수 있고, 두 데크는 동일한 후속 에칭 동작에서 에칭될 수 있다. 이러한 기술은 메모리 데크마다 2개 이상의 마스크 및 에칭 동작을 사용하여 각 메모리 데크를 처리하는 처리 기술에 비해 제조 설비에 향상된 처리량, 추가 용량 및 더 높은 수율을 제공할 수 있는 효율적인 제조를 제공할 수 있다.

Description

크로스-포인트 메모리 어레이의 자가-정렬된 메모리 데크
상호 참조
본 특허 출원은 미국 특허 출원 번호 15/660,829(발명자: 피로바노(Pirovano) 등, 발명의 명칭: "Self-Aligned Memory Decks in Cross-Point Memory Arrays", 출원일: 2017년 7월 26일)의 우선권을 주장하는 PCT 출원 번호 PCT/US2018/043150(발명자: 피로바노 등, 발명의 명칭: "Self-Aligned Memory Decks in Cross-Point Memory Arrays", 출원일: 2018년 7월 20일)의 우선권을 주장하며, 이들 문헌 각각은 본 출원의 양수인에게 양도되고, 이들 문헌 각각은 그 전체 내용이 본 명세서에 병합된다.
기술 분야
다음은 일반적으로 다층 메모리 어레이에 관한 것이고, 보다 구체적으로는 N개의 메모리 데크(memory deck)가 N+1개의 패터닝 및 에칭 동작을 사용할 수 있는 크로스-포인트(cross-point) 메모리 어레이의 자가-정렬된(self-aligned) 메모리 데크에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는데 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍하는 것에 의해 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시되는 2개의 상태를 갖는다. 다른 시스템에서, 2개를 초과하는 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 상태를 기록하거나 또는 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(random access memory: RAM), 동적 RAM(dynamic RAM: DRAM), 동기식 동적 RAM(synchronous dynamic RAM: SDRAM), 강유전성 RAM(ferroelectric RAM: FeRAM), 자기 RAM(magnetic RAM: MRAM), 저항 RAM(resistive RAM: RRAM), 판독 전용 메모리(read only memory: ROM), 플래시 메모리, 상 변화 메모리(phase change memory: PCM) 등을 포함하는 다수의 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 예를 들어, 플래시 메모리 또는 FeRAM은 외부 전원이 없는 경우에도 장기간 동안 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 리프레시되지 않는다면 시간에 따라 저장된 상태를 잃을 수 있다. 메모리 디바이스를 개선하는 것은 다른 측정 항목 중에서도 특히 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유성 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다. 일부 유형의 메모리 디바이스는 셀에 걸친 저항 또는 전압 강하의 변화를 사용하여 다른 논리 상태를 프로그래밍하고 감지할 수 있다. 예를 들어, 자가-선택 메모리는 셀의 이온 이동 속성(ion migration property)을 활용할 수 있다.
메모리 디바이스를 제조하는 것은 메모리 디바이스의 일부를 형성하는 패턴에 따라 물질을 형성, 패터닝 및 제거하는 것을 포함할 수 있다. 제조하는 것은 일반적으로 고도로 전문화된 제조 장비를 사용하여 클린 룸에서 수행되며, 제조 설비는 종종 "웨이퍼 팹(wafer fab)"또는 "반도체 팹"이라고 지칭된다. 이러한 제조 설비 및 관련 장비는 상당한 자본 투자가 필요로 하여, 효율적인 제조는 이러한 설비의 처리량 및 이용률을 향상시킬 수 있다.
도 1은 본 발명의 양태에 따른 크로스-포인트 메모리 어레이에서 자가-정렬된 메모리 데크를 지원하는 메모리 어레이의 예를 도시하는 도면;
도 2는 본 발명의 양태에 따라 크로스-포인트 메모리 어레이에서 자가-정렬된 메모리 데크의 예를 도시하는 도면;
도 3은 본 발명의 예에 따라 특징 및 동작을 지원하는 크로스 포인트 메모리 디바이스의 블록도를 도시하는 도면;
도 4a 및 도 4b는 본 발명의 예에 따라 제조 동안 제1 메모리 데크의 일부 단면도;
도 5a 및 도 5b는 본 발명의 예에 따라 제조 동안 제1 행 처리 후 제1 메모리 데크의 일부 단면도;
도 6a 및 도 6b는 본 발명의 예에 따라 제조 동안 제1 메모리 데크 및 제2 메모리 데크의 일부 단면도;
도 7a, 도 7b 및 도 7c는 본 발명의 예에 따라 제조 동안 제1 열 처리 후 제1 메모리 데크 및 제2 메모리 데크의 일부 단면도;
도 8a 및 도 8b는 본 발명의 예에 따라 제조 동안 상부 전극 증착 후 제1 메모리 데크 및 제2 메모리 데크의 일부 단면도;
도 9a 및 도 9b는 본 발명의 예에 따라 제조 동안 제2 행 처리 후 제1 메모리 데크 및 제2 메모리 데크의 일부 단면도;
도 10a 및 도 10b는 본 발명의 예에 따라 제조 동안 제1 메모리 데크, 제2 메모리 데크 및 제3 메모리 데크의 일부 단면도;
도 11a 및 도 11b는 본 발명의 예에 따라 제조 동안 제2 행 처리 후 제1 메모리 데크, 제2 메모리 데크 및 제3 메모리 데크의 일부 단면도;
도 12a 및 도 12b는 본 발명의 예에 따라 제조 동안 상부 전극 증착 및 제2 열 처리 후 제1 메모리 데크, 제2 메모리 데크 및 제3 메모리 데크의 일부 단면도;
도 13a 및 도 13b는 본 발명의 예에 따라 제조 동안 자가-정렬된 메모리 데크의 일부 단면도; 및
도 14 내지 도 17은 본 발명의 양태에 따라 크로스-포인트 메모리 어레이에서 자가-정렬된 메모리 데크를 제조하기 위한 방법 또는 방법들을 도시하는 도면.
N개의 메모리 데크가 N+1개의 마스크 동작으로 제조될 수 있는 자가-선택 메모리 셀의 다수의 메모리 데크를 갖는 어레이를 갖는 다층 메모리 디바이스. 본 명세서에서 논의된 기술은 개선된 제조 효율 및 감소된 제조 비용을 허용할 수 있다. 추가적으로, 다수의 메모리 데크는 자가-정렬될 수 있고, 동시에 특정 제조 동작이 다수의 메모리 데크에 수행될 수 있다. 일부 경우에, 제1 메모리 데크의 비트 라인 방향 및 제1 메모리 데크 위 제2 메모리 데크의 워드 라인 방향을 패터닝하는 것은 단일 마스킹 동작에서 수행될 수 있고, 두 데크는 후속 에칭 동작에서 에칭될 수 있다. 이러한 기술은 2개 이상의 마스크 및 에칭 동작을 사용하여 각각의 메모리 데크를 처리하는 처리 기술에 비해 제조 설비에 향상된 처리량 및 추가적인 용량을 허용할 수 있는 효율적인 제조를 제공할 수 있다. 나아가, 더 적은 처리 단계는 또한 메모리 데크의 결함 가능성을 감소시켜, 수율을 증가시킬 수 있다.
자가-선택 메모리는 논리 상태를 프로그래밍하고 후속적으로 감지하기 위해 상 변화 물질의 이온 이동 속성을 이용할 수 있다. 자가-선택 메모리 셀은 제1 전극 및 제2 전극으로 둘러싸인 메모리 저장 요소를 포함할 수 있다. 자가-선택 메모리는 선택 및 저장을 위해 동작하는 하나의 단일 요소를 포함하는 크로스바 메모리 요소이다. 비선형 전류 전압 특성은 메모리 요소가 다이오드와 유사하게 저전압 오프 구역 및 고전압 온 상태를 갖는 선택기로 사용될 수 있게 한다. 동시에, 전류 전압 특성은 적어도 2개의 프로그래밍 가능한 상태를 나타내어, 메모리 요소로서 동작한다. 일부 예에서, 자가-선택 메모리는 랜덤 액세스 메모리(RAM) 작업과 같은 비교적 시간에 민감한 동작에 이용될 수 있다.
일부 예에서, 제1 크로스바 메모리 어레이의 셀 및 제1 크로스바 메모리 어레이 상에 적층된 제2 크로스바 메모리 어레이의 셀은 다중 레벨 셀로서 동작될 수 있다. 다중 레벨 셀(MLC)은 전극에 의해 각각 분리된 2개 이상의 물리적 메커니즘(예를 들어, 메모리 요소)을 포함할 수 있고, 2개를 초과하는 데이터(예를 들어, 다수의 비트)가 저장될 수 있게 한다.
위에서 소개된 특징 및 기술은 메모리 셀의 다수의 데크를 갖는 메모리 어레이와 관련하여 아래에 더 설명된다. 그 후, 자가-선택 메모리 셀을 포함하는 다층 메모리 어레이를 제조하기 위한 특정 예가 설명되지만, 본 명세서에서 논의된 기술은 다른 상 변화 메모리 셀(예를 들어, 상 변화 물질(PCM) 요소 및 별도의 선택 요소를 포함하는 상 변화 메모리 셀)에 사용될 수도 있다. 본 발명의 이들 및 다른 특징은 나아가 장치도, 시스템도 및 흐름도로 도시되고 이를 참조하여 설명된다.
도 1은 본 발명의 다양한 실시형태에 따른 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 전자 메모리 장치라고 지칭될 수도 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그래밍 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시되는 2개의 상태를 저장하도록 프로그래밍 가능할 수 있다. 일부 경우에, 메모리 셀(105)은 2개를 초과하는 논리 상태를 저장하도록 구성된다.
메모리 셀(105)은 논리 상태를 나타내는 가변적이고 구성 가능한 전기 저항을 갖는 메모리 요소 또는 메모리 저장 요소라고 지칭될 수 있는 물질을 포함할 수 있다. 예를 들어, 크로스바 메모리 셀은 비정질 상태의 물질을 갖는 메모리 요소를 포함할 수 있고, 이 물질은 물질과 관련된 임계 전압을 가질 수 있으며, 즉 임계 전압이 초과된 후 전류가 흐를 수 있다. 상이한 임계 전압은 설정 상태와 리셋 상태 간을 구별할 수 있게 한다.
메모리 어레이(100)는 3차원(3D) 메모리 어레이일 수 있으며, 여기서 2차원(2D) 메모리 어레이는 서로 상하로 형성된다. 이것은 2D 어레이에 비해 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있어서, 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있고, 또는 이 둘 다를 얻을 수 있다. 도 1에 도시된 예에 따르면, 메모리 어레이(100)는 메모리 셀(105)의 2개의 레벨(이는 일부 예에서, "층"이라고 지칭될 수도 있음)을 포함하고, 따라서 3차원 메모리 어레이로 고려될 수 있으나, 레벨의 수는 2개로 제한되지 않는다. 각각의 레벨은 메모리 셀(105)이 각각의 레벨에 걸쳐 서로 정렬되어 메모리 셀 스택(145)을 형성할 수 있도록 정렬되거나 위치될 수 있다.
메모리 셀(105)의 각 행은 워드 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 비트 라인(115)에 연결된다. 워드 라인(110)과 비트 라인(115)은 어레이를 생성하기 위해 서로 실질적으로 수직할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145)에서 2개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 액세스 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 다른 구성들도 가능할 수 있는데, 예를 들어, 제3 층은 하위 층과 워드 라인(110)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 2개의 액세스 라인의 교차점에 위치될 수 있다. 이 교차점을 메모리 셀의 어드레스라고 불릴 수 있다. 표적 메모리 셀(105)은 통전된 워드 라인(110)과 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있고; 즉, 워드 라인(110) 및 비트 라인(115)은 교차점에서 메모리 셀(105)을 판독 또는 기록하기 위해 통전될 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자 통신하는 (예를 들어, 연결된) 다른 메모리 셀(105)은 표적화되지 않은 메모리 셀(105)이라고 지칭될 수 있다.
전술한 바와 같이, 전극은 메모리 셀(105) 및 워드 라인(110) 또는 비트 라인(115)에 결합될 수 있다. 전극이라는 용어는 전기 전도체라고 지칭될 수 있고, 일부 경우에 메모리 셀(105)에의 전기 접점으로서 사용될 수 있다. 전극은 메모리 어레이(100)의 요소들 또는 구성 요소들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
판독 및 기록과 같은 동작은 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 수행될 수 있다. 워드 라인(110)은 행 라인(110)으로도 알려져 있을 수 있고, 비트 라인(115)은 또한 디지트 라인(115)으로도 알려져 있을 수 있다. 워드 라인 및 비트 라인이라는 언급 또는 그 유사어는 이해나 동작의 손실 없이 상호 교환 가능하고, 워드 라인 및 비트 라인은 일반적으로 액세스 라인으로 지칭될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W) 등), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 물질, 합금, 화합물 등과 같은 전도성 물질로 만들어질 수 있다.
메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킨다. 예를 들어, 메모리 어레이(100)는 WL_1 내지 WL_M으로 표시된 다수의 워드 라인(110) 및 BL_1 내지 BL_N으로 표시된 다수의 비트 라인(115)을 포함할 수 있고, 여기서 M과 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 비트 라인(115), 예를 들어, WL_2 및 BL_3을 활성화시키는 것에 의해, 그 교차점에 있는 메모리 셀(105)이 액세스될 수 있다.
액세스할 때, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 구성 요소(125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 전압이 (대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있고, 결과적인 전류의 존재는 메모리 셀(105)의 임계 전압 및 인가된 전압에 의존할 수 있다. 일부 경우에 2개를 초과하는 전압이 인가될 수 있다. 추가적으로, 인가된 전압이 전류 흐름을 생성하지 않는다면, 감지 구성 요소(125)에 의해 전류가 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가하는 것에 의해, 메모리 셀(105)에 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 전류 흐름이 검출될 때까지 전압의 크기가 증가할 수 있다. 다른 경우에, 전류가 검출될 때까지 미리 결정된 전압이 순차적으로 인가될 수 있다. 마찬가지로, 전류는 메모리 셀(105)에 인가될 수 있고, 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 총 임계 전압에 의존할 수 있다.
감지 구성 요소(125)는 래칭(latching)이라고 지칭될 수 있는, 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 이후 열 디코더(130)를 통해 출력(135)으로 출력될 수 있다. 일부 경우에, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 이 열 디코더 또는 행 디코더와 전자 통신할 수 있다.
메모리 제어기(140)는 다양한 구성 요소, 예를 들어, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125)를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 메모리 제어기는 하나 이상의 메모리 셀(105)에 액세스한 후 워드 라인(110) 또는 디지트 라인(115)에 방전 전압을 인가할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있고, 메모리 어레이(100)를 동작시킬 때 논의된 다양한 동작을 위해 상이할 수 있다. 나아가, 메모리 어레이(100) 내의 하나의, 다수의 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있으며; 예를 들어, 메모리 어레이(100)의 다수의 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105) 그룹을 단일 논리 상태로 설정하는 리셋 동작 동안 동시에 액세스될 수 있다.
도 2는 본 발명의 예에 따라 특징 및 동작을 지원하는 다층 크로스 포인트 메모리 디바이스의 실시형태를 도시한다. 메모리 디바이스(200)는 도 1을 참조하여 설명된 메모리 어레이(100)의 일부 예일 수 있다. 메모리 디바이스(200)는 셀의 제1 어레이 또는 데크(205), 및 제1 어레이의 상부에 셀의 제2 어레이 또는 데크(210)를 포함할 수 있다. 메모리 디바이스(200)는 도 1을 참조하여 설명된 워드 라인(110) 및 비트 라인(115)의 예일 수 있는 워드 라인(110-a) 및 워드 라인(110-b) 및 비트 라인(115-a)을 또한 포함할 수 있다. 셀의 제2 데크(210)의 메모리 셀은 자가-선택 메모리 저장 요소를 가질 수 있고, 셀의 제1 데크(205)의 대응하는 메모리 셀 위에 놓일 수 있다.
셀의 제1 데크(205)의 메모리 셀은 제1 전극 층(215-a), 메모리 저장 요소 층(220-a) 및 제2 전극 층(225-a)을 포함할 수 있다. 제2 메모리 데크(210)는 제1 전극 층(215-b), 메모리 저장 요소 층(220-b) 및 제2 전극 층(225-b)을 포함할 수 있는 별개의 메모리 셀 데크를 포함할 수 있다. 다른 실시형태에서, 하나 이상의 전극(예를 들어, 탄소) 층이 하나의 방향(예를 들어, WL 및/또는 BL 방향)을 따라서만 형성되는 구조와 같은 다른 구조도 제조될 수 있다. 예를 들어, 이러한 대안적인 구조는 수정된 시퀀스에 따라 전극 층 증착 및 어레이 패터닝을 수행하여 워드 라인(110-a), 제1 전극 층(215-a) 및 메모리 저장 요소 층(220-a)을 증착하고; 제2 전극 층(225-a)을 증착하기 전에 워드 라인(110-a) 방향을 따라, 비트 라인(115-a) 층, 전극 층(215-b) 및 자가-선택 메모리 저장 요소 층(220-b)을 패터닝하고; 및 비트 라인(115-a) 방향을 따라 패터닝하여, 자가-선택 메모리 물질이 양방향으로 형성된 후에 패터닝 에칭을 중단시키는 것에 의해 구현될 수 있다. 이 지점에서, (워드 라인에 대한 분기(shunt)로서 작용할 수 있는) 워드 라인 방향으로 연속적인 워드 라인(110-a)에 인접한 전극층(215-a)의 일부가 여전히 존재할 수 있다. 추가적으로, 이러한 실시형태에서, 비트 라인(115-a)에 인접한 전극 층은 비트 라인(115-a) 자체에 대한 (예를 들어, 비트 라인 방향으로 연속적인 라인으로 그리고 하나의 방향으로 연장되는) 분기로서 작용할 수 있다. 일부 경우에, 전극 물질은 완전히 회피될 수 있다.
셀의 제1 데크(205) 및 셀의 제2 데크(210)의 메모리 셀은, 일부 예에서, 셀의 각 데크(205 및 210)의 대응하는 셀이 도 1을 참조하여 설명된 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있도록 공통 전도성 라인을 가질 수 있다. 예를 들어, 셀의 제2 데크의 제1 전극 층(215-b) 및 셀의 제1 데크(205)의 제2 전극 층(225-a)은 비트 라인(115-a)이 수직으로 인접한 메모리 셀에 의해 공유되도록 비트 라인(115-a)에 결합될 수 있다.
메모리 디바이스(200)의 아키텍처는 크로스-포인트 아키텍처라고 지칭될 수 있다. 이는 또한 필라(pillar) 구조물이라고도 지칭될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 필라(예를 들어, 제1 메모리 셀을 포함하는 제1 메모리 데크(205))는 제1 전도성 라인(예를 들어, 워드 라인(110-a)) 및 제2 전도성 라인(예를 들어, 비트 라인(115-a))과 접촉할 수 있고, 여기서, 제1 메모리 데크(205)의 필라는 제1 전극 층(215-a), 메모리 저장 요소 층(220-a) 및 제2 전극 층(225-a)을 포함한다. 이에 대응하여, 제2 메모리 데크(210)의 필라는 제1 전도성 라인(예를 들어, 비트 라인(115-a)) 및 제2 전도성 라인(예를 들어, 워드 라인(110-b))과 접촉할 수 있고, 제1 전극층(215-b), 메모리 저장 요소 층(220-b) 및 제2 전극층(225-b)을 포함할 수 있다.
이러한 필라 아키텍처는 다른 메모리 아키텍처에 비해 생산 비용이 저렴한 비교적 고밀도 데이터 저장 매체를 제공할 수 있다. 예를 들어, 크로스-포인트 아키텍처는 다른 아키텍처에 비해 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 아키텍처는 3-단자 선택을 갖는 것과 같은 6F2 메모리 셀 면적을 갖는 다른 아키텍처에 비해 4F2 메모리 셀 면적을 가질 수 있으며, 여기서 F는 특징부의 최소 크기이다. 예를 들어, DRAM은 각각의 메모리 셀을 위한 선택 구성 요소로서 3-단자 디바이스인 트랜지스터를 사용할 수 있고, 필라 아키텍처에 비해 더 큰 메모리 셀 영역을 가질 수 있다.
언급된 바와 같이, 다수의 메모리 셀은 메모리 어레이로 지칭될 수 있다. 따라서, 제1 어레이는 3차원 크로스 포인트 메모리 아키텍처의 제1 데크이거나 제1 데크를 포함할 수 있고, 제2 어레이는 3차원 크로스 포인트 메모리 아키텍처의 제2 데크를 포함할 수 있다. 제1 데크 및 제2 데크는 메모리 저장 요소 및 선택 디바이스를 모두 가질 수 있는 PCM 메모리 셀에 비해 감소된 제1 피치 또는 종횡비를 가질 수 있다. 일부 경우에, 상이한 데크는 두 방향으로 상이한 피치를 특징으로 할 수 있다. 예를 들어, 저장 요소 그리고 관련 필라를 위에서 본 단면은 정사각형이 아닌 직사각형일 수 있다(예를 들어, 각 대향 변 쌍은 예를 들어 워드 라인 또는 비트 라인 방향으로 각각의 에칭 마스크에 자가-정렬된다). 이러한 상이한 피치는 예를 들어 상이한 경질 마스킹 치수에 의해 또는 패터닝 동안 측방 오버-에칭에 의해 얻어질 수 있다. 타원 또는 원형 요소 및 가능한 관련 필라와 같은 다른 상면 단면도 가능할 수 있다.
도 2의 예는 2개의 메모리 데크를 도시하지만, 다른 구성도 가능하다. 예를 들어, 3개 또는 4개의 메모리 데크는 3차원 크로스 포인트 아키텍처에서 유사한 방식으로 구성될 수 있다. 일부 예에서, 하나 이상의 메모리 데크는 상 변화 메모리 저장 디바이스 및 선택 디바이스를 모두 포함하는 PCM 셀을 포함할 수 있다. 예를 들어, 4개의 메모리 어레이 데크가 존재할 수 있고, 여기서 가장 낮은 데크는 PCM 셀을 포함하고, 2개의 중간 데크는 자가-선택 메모리 셀을 포함하고, 가장 높은 데크는 PCM 셀을 포함한다. 일부 실시형태에서, 하나 이상의 PCM 데크는 워드 라인 또는 비트 라인 위에 놓여서(예를 들어, PCM 셀은 데크 상에 밖에 있고 자가-선택 메모리 셀도 데크 상에 있고 또는 그 반대일 수 있다), PCM 셀과 자가-선택 메모리 셀은 동일한 방식으로 처리될 수 있다. 자가-선택 메모리 셀의 데크의 종횡비는 아래에서 보다 상세히 논의된 공통 패터닝 및 에칭 단계가 자가-선택 메모리 데크에 사용될 수 있도록 이루어질 수 있다. 메모리 저장 요소 층(220)은 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금과 같은, 예를 들어, 칼코게나이드 유리를 포함할 수 있다.
메모리 디바이스(200)는 물질을 형성하고 제거하는 다양한 조합에 의해 만들어질 수 있다. 예를 들어, 워드 라인(110-a), 제1 전극 층(215-a), 메모리 저장 요소 층(220-a), 제2 전극 층(225-a), 비트 라인(115-a), 제1 전극층(215-b), 메모리 저장 요소 층(220-b), 제2 전극층(225-b) 및 워드 라인(110-b)에 대응하는 물질 층이 증착될 수 있다. 물질은 도 4 내지 도 13과 관련하여 보다 상세히 논의된 바와 같이 도 2에 도시된 필라 구조와 같은 원하는 특징을 생성할 수 있도록 선택적으로 제거될 수 있다. 전극층은 예를 들어 탄소로 형성될 수 있지만, 임의의 접착 또는 장벽 층 물질(예를 들어, W, Ti, TiN, Cr, Ni, Ta 등, 또는 이들의 조합)과 같은 다른 물질이 전극 층에 사용될 수 있다.
도 2에 도시되고 기술에 따라 제조된 필라 구조를 갖는 메모리 디바이스는 별개의 PCM 메모리 요소 및 선택 디바이스 요소(이 둘 모두는 칼코게나이드 유리를 포함할 수 있음)를 사용하는 메모리 디바이스에 비해 많은 이익을 제공할 수 있다. 예를 들어, 메모리 디바이스(200)의 필라 구조는 셀 스택의 감소된 종횡비를 제공하고, 일부 경우에 결과적인 두께는 PCM 메모리 요소 및 선택 디바이스를 모두 포함하는 메모리 셀의 절반보다 더 작을 수 있다. 추가적으로, 자가-선택 메모리 디바이스는 비교적 낮은 전류(예를 들어, PCM 메모리 요소의 프로그래밍 전류의 20% 내지 30%)로 달성될 수 있는 전술된 극성 효과를 사용하기 때문에, 예를 들어 메모리 디바이스(200)에서 자가-선택 메모리 디바이스는 PCM 메모리 요소 및 선택 디바이스를 모두 포함하는 메모리 셀에 비해 감소된 두께를 갖는 액세스 라인(예를 들어, 비트 라인 및 워드 라인)을 위한 금속화 층을 가질 수 있다. 따라서, 어레이에서 필요한 전압 강하를 유지하면서 금속 층 두께를 감소시킬 수 있다.
나아가, PCM 메모리 요소 및 선택 디바이스를 모두 포함하는 메모리 셀은 PCM 메모리 요소 및 선택 디바이스에 상이한 조성의 칼코게나이드 유리를 사용할 수 있다. 이들 상이한 조성의 칼코게나이드 유리는 에칭 동작에서 조성물 중 하나가 다른 조성물에 노출되는 경우 교차 오염 문제를 나타내고, 이러한 교차 오염은 칼코게나이드 유리 층의 전기적 속성을 상당히 변형시킬 수 있다. 따라서, PCM 메모리 요소 및 선택 디바이스를 모두 갖는 메모리 셀을 제조할 때, 두 칼코게나이드 유리 층에 동시에 노출되는 것을 피하는 별도의 에칭 및 밀봉 시퀀스를 통해 교차 오염이 방지된다. 자가-선택 메모리 셀 구조는 각각의 데크(205 및 210)에서 단일 칼코게나이드 유리 층만을 사용하여 교차 오염원을 제한한다. 본 명세서에 제공된 다양한 기술은 다수의 메모리 데크에서 별도의 칼코게나이드 유리 층이 에칭 동작에서 동시에 노출될 수 있는 제조를 허용한다. 전술한 바와 같이, 이러한 기술은 N+1개의 마스크 및 에칭 동작을 사용하여 제조된 N-데크 메모리 어레이를 제공할 수 있다.
도 3은 본 발명의 예에 따라 특징 및 동작을 지원하는 예시적인 다층 크로스 포인트 메모리 디바이스(300)를 도시한다. 디바이스(300)는 전자 메모리 장치로 지칭될 수 있다. 메모리 디바이스(200-a)는 제1 메모리 데크(305) 및 제2 메모리 데크(310)를 포함할 수 있다. 제1 메모리 데크(305)는 도 2를 참조하여 설명된 제1 데크(205)와 유사한 셀의 어레이를 포함할 수 있다. 제2 메모리 데크(310)는 도 2를 참조하여 설명된 제2 데크(210)와 유사한 셀의 어레이를 포함할 수 있다. 제1 메모리 데크(305)는 제2 메모리 데크(310)에 결합될 수 있다. 제1 메모리 데크(305)는 제1 액세스 라인과 제2 액세스 라인 사이에 결합된 자가-선택 메모리 저장 요소를 포함하는 제1 메모리 셀을 포함할 수 있고, 제2 메모리 데크(310)는 제2 액세스 라인과 제3 액세스 라인 사이에 결합된 자가-선택 메모리 저장 요소를 포함하는 제2 메모리 셀을 포함할 수 있다. 각각의 자가-선택 메모리 저장 요소는 예를 들어 탄소 층, 메모리 저장 요소 층 및 다른 탄소 층을 포함할 수 있는 자가-선택 메모리 스택을 포함할 수 있다. 다른 실시형태에서, 자가-선택 메모리 저장 요소는 상이한 물질 스택을 가질 수 있고, 일부 실시형태에서 상이한 메모리 데크는 상이한 물질 스택을 가질 수 있다. 일부 실시형태에서, 위에서 논의된 바와 같이, 하나 이상의 전극 층은 하나의 방향(예를 들어, WL 및/또는 BL 방향)을 따라서만 형성될 수 있다. 나아가, 일부 실시형태에서, 워드 라인 및 비트 라인 방향으로 상이한 피치가 존재할 수 있다.
메모리 디바이스(200-a)는 인터페이스(315)와 결합될 수 있고, 이 인터페이스는 제1 메모리 데크(305)에 결합되고 워드 라인(110-c) 및 비트 라인(115-b)에 결합될 수 있다. 인터페이스(315)는 또한 제어 회로부라고 지칭될 수 있고, 제1 어레이 및 제2 어레이가 인터페이스(315) 위에 놓이도록 배향될 수 있다. 이들 구성 요소는 서로 전자 통신할 수 있고, 본 명세서에 설명된 하나 이상의 기능을 수행할 수 있다. 일부 경우에, 메모리 제어기(140-a)는 바이어싱 구성 요소(320) 및 타이밍 구성 요소(325)를 포함할 수 있다. 메모리 제어기(140-a)는 도 1 및 도 2를 참조하여 설명된 워드 라인(110), 비트 라인(115) 및 감지 구성 요소(125)의 예일 수 있는 워드 라인(110-c), 비트 라인(115-b) 및 감지 구성 요소(125-a)와 전자 통신할 수 있다. 일부 경우에, 감지 구성 요소(125-a) 및 래치(330)는 메모리 제어기(140-a)의 구성 요소일 수 있다. 이들 구성 요소는 또한, 다른 구성 요소, 연결부 또는 버스를 통해, 위에 열거되지 않은 구성 요소에 더하여, 메모리 어레이 디바이스의 내부 및 외부의 다른 구성 요소와 전자 통신할 수 있다.
메모리 제어기(140-a)는 이러한 다양한 노드에 전압을 인가하는 것에 의해 워드 라인(110-c) 또는 비트 라인(115-b)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 구성 요소(320)는 전술한 제1 메모리 데크(305) 및 제2 메모리 데크(310)를 판독 또는 기록하기 위해 메모리 어레이 디바이스를 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(140-a)는 도 1을 참조하여 설명된 행 디코더, 열 디코더 또는 이 둘 다를 포함할 수 있다. 이것은 메모리 제어기(140-a)가 하나 이상의 메모리 셀에 액세스할 수 있게 한다. 바이어싱 구성 요소(320)는 감지 구성 요소(125-a)의 동작을 위한 전압을 제공할 수 있다. 도 3의 예에서, 바이어싱 구성 요소(320)는 메모리 제어기(140-a)의 구성 요소로서 도시되어 있지만; 바이어싱 구성 요소(320)는 메모리 제어기(140-a) 외부에 있을 수 있다. 바이어싱 구성 요소(320)는 제1 메모리 데크(305) 및 제2 메모리 데크(310)를 포함하는 메모리 칩 내부에서 관리될 수 있다.
인터페이스(315)는 워드 라인(110-c) 및 디지트 라인(115-b)을 통해 메모리 제어기(140-a)에 결합될 수 있다. 인터페이스(315)는 제1 메모리 데크(305)의 셀의 메모리 저장 요소(예를 들어, 도 2의 메모리 저장 요소 층(220-a))에 제1 논리 값을 기록하도록 구성될 수 있다. 제1 상태는 제1 극성을 사용하여 제1 메모리 데크(305)에 기록될 수 있다. 유사하게, 인터페이스(315)는 제2 메모리 데크(310)의 셀의 메모리 저장 요소에 (예를 들어, 도 2의 메모리 저장 요소 층(220-b)에) 제2 논리 값을 기록하도록 구성될 수 있다. 제1 상태는 제2 극성을 사용하여 제2 메모리 데크(310)에 기록될 수 있다. 제2 극성은 제1 극성과 반대일 수 있다.
인터페이스(315)는 제1 메모리 데크(305)의 셀에 기록된 제1 논리 값, 및 제2 메모리 데크(310)의 대응하는 셀에 기록된 제2 논리 값을 판독하도록 구성될 수 있다. 논리 값은 제1 극성과 반대일 수 있는 제2 극성을 사용하여 판독될 수 있다.
일부 경우에, 메모리 제어기(140-a)는 타이밍 구성 요소(325)를 사용하여 그 동작을 수행할 수 있다. 예를 들어, 타이밍 구성 요소(325)는 본 명세서에서 논의되는 예를 들어 판독 및 기록과 같은 메모리 기능을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하여 다양한 워드 라인 선택 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 구성 요소(325)는 바이어싱 구성 요소(320)의 동작 시간을 제어할 수 있다.
제1 메모리 데크(305) 및 제2 메모리 데크(310)의 논리 상태를 결정할 때, 감지 구성 요소(125-a)는 출력을 래치(330)에 저장할 수 있고, 여기서 출력은 메모리 디바이스(300)를 포함하는 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 구성 요소(125-a)는 래치 및 메모리 디바이스(200-a)와 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(140-a) 또는 그 다양한 하위 구성 요소 중 적어도 일부는 하드웨어로 구현되거나, 프로세서에 의해 실행되는 소프트웨어로 구현되거나, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서로 실행되는 소프트웨어로 구현되는 경우, 메모리 제어기(140-a)의 기능 또는 그 다양한 하위 구성 요소 중 적어도 일부는 범용 프로세서, 디지털 신호 프로세서(digital signal processor: DSP), 주문형 집적 회로(application-specific integrated circuit: ASIC), 전계 프로그래밍 가능한 게이트 어레이(field-programmable gate array: FPGA) 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 본 발명에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 실행될 수 있다.
메모리 제어기(140-a) 또는 그 다양한 하위 구성 요소 중 적어도 일부는 기능의 일부가 하나 이상의 물리적 디바이스에 의해 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 일부 예에서, 메모리 제어기(140-a) 또는 그 다양한 하위 구성 요소 중 적어도 일부는 본 발명의 다양한 예에 따라 별개이고 이산적인 구성 요소일 수 있다. 다른 예에서, 메모리 제어기(140-a) 또는 그 다양한 하위 구성 요소 중 적어도 일부는 하나 이상의 다른 하드웨어 구성 요소와 결합될 수 있다.
도 4a 및 도 4b는 본 발명의 예에 따라 다층 크로스 포인트 메모리 디바이스(400)의 제1 메모리 데크의 일부를 도시한다. 도 4a는 X-방향으로 제1 메모리 데크의 단면을 도시하고, 여기서, 제1 액세스 라인 세트(예를 들어, 워드 라인(110))는 X-방향에 수직일 수 있고, 제2 액세스 라인 세트(예를 들어, 비트 라인(115))는 X-방향에 평행할 수 있다. 유사하게, 도 4b는 Y-방향으로 제1 메모리 데크의 단면을 도시하고, 여기서, 제1 액세스 라인 세트(예를 들어, 워드 라인(110))는 Y-방향에 평행할 수 있고, 제2 액세스 라인 세트(예를 들어, 비트 라인(115))는 Y-방향에 수직일 수 있다. 제1 메모리 데크의 일부는 예를 들어 도 2를 참조하여 설명된 제1 메모리 데크(205)의 일부일 수 있다.
이 실시형태에서, 제1 메모리 데크의 워드 라인(110-d) 층을 위한 금속화를 형성하는데 사용될 수 있는 하부 전극 금속화 층의 블랭킷 증착물이 기판 상에 증착되고 나서, 제1 전극층(215-c), 메모리 저장 요소 층(220-c) 및 제2 전극층(225-c)이 형성될 수 있다. 이들 층은 처리 후 도 1 및 도 2를 참조하여 설명된 제1 메모리 데크(205)의 워드 라인(110) 및 메모리 셀(105)의 예일 수 있다. 메모리 저장 요소 층(220-c)은 예를 들어 가변 저항 물질, 칼코게나이드 또는 상 변화 물질일 수 있다. 워드 라인(110-d) 층은 전도성 층일 수 있고, 일부 예에서 텅스텐, 알루미늄, 티타늄, 티타늄 질화물, 실리콘, 폴리실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 다른 박막 성장 기술 중에서도 특히 예를 들어 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 플라즈마 강화 CVD(PECVD), 물리 기상 증착(PVD), 스퍼터 증착, 원자 층 증착(ALD), 또는 분자 빔 에피택시(MBE)와 같은 다양한 기술이 도 4의 층을 증착하는데 사용될 수 있다. 일부 예에서, 기판 또는 그 일부는 도 1 내지 도 3을 참조하여 위에서 논의된 메모리 제어기(140), 인터페이스(315), 감지 구성 요소(125), 래치(330) 또는 이들의 임의의 조합과 관련된 논리 회로부와 같은, 메모리 디바이스의 다른 구성 요소를 포함할 수 있다. 일부 예에서, 기판 또는 그 일부는 실리콘 기판, 절연 기판, 예를 들어, 실리콘 이산화물 또는 실리콘 질화물, 폴리실리콘 기판, 또는 이들의 임의의 조합일 수 있다.
도 5a 및 도 5b는 본 발명의 예에 따라 제1 패터닝 동작, 제1 에칭 동작 및 제1 충전 동작 후 다층 크로스 포인트 메모리 디바이스(500)의 제1 메모리 데크의 일부를 도시한다. 도 4a 및 도 4b와 관련하여 위에서 논의된 바와 유사하게 도 5a는 X-방향의 단면을 도시하고, 도 5b는 Y-방향의 단면을 도시한다.
이 예에서, 제1 행 세트(515)는 제1 패터닝 동작에서 제2 전극층(225-c) 상에 패터닝될 수 있다. 제1 행 세트(515)는 도 1 내지 도 2의 워드 라인(110)에 대응하도록 패터닝된 행일 수 있다. 일부 경우에, 패턴은 포토리소그래피 기술을 사용하여 형성될 수 있다. 패터닝 후, 제1 에칭 동작은 패터닝된 제1 행 세트(515) 사이에 있는 제2 전극층(225-c), 메모리 저장 요소 층(220-c), 제1 전극층(215-c) 및 워드 라인(110-d) 층 부분을 에칭할 수 있다. 제1 에칭 동작은 예를 들어 화학적 에칭("습식 에칭"으로도 지칭됨), 플라즈마 에칭("건식 에칭"으로도 지칭됨), 또는 이들의 조합을 포함할 수 있는 다수의 기술을 사용하여 물질을 제거할 수 있다.
제1 충전 동작은 제1 행 세트(515) 상에 밀봉 층(505)을 증착하는 동작 및 제1 행 세트(515)의 행들 사이에 유전체 물질(510)을 증착하는 동작을 포함할 수 있다. 일부 경우에, 제1 충전 동작은 제1 메모리 데크의 부분을 평탄화하기 위해 화학적 기계적 평탄화(CMP)와 같은 평탄화 동작을 포함할 수 있다.
밀봉 층(505)은 단지 몇 가지 예를 들면 PECVD, CVD, ALD 또는 스핀-온(spin-on) 중 하나 이상을 사용하여 증착될 수 있는 예를 들어 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 유전체 물질(510)은 전술한 증착 기술 중 하나 이상을 사용하여 증착될 수 있는 예를 들어 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 일부 경우에, 밀봉 층(505)은 메모리 저장 요소 층(220-a)에 사용될 수 있는 칼코게나이드 유리로부터 가스가 가출되는 것을 방지하는 것을 돕기 위해 더 낮은 온도에서 증착될 수 있고, 유전체 물질(510)은 보다 일관적인 막 균일성을 제공할 수 있는 더 높은 온도에서 증착될 수 있다.
도 6a 및 도 6b는 제2 메모리 데크의 비트 라인(115-c) 층, 및 제1 전극 층(215-d), 메모리 저장 요소 층(220-d) 및 제2 전극 층(225-d)을 형성할 수 있는 제2 전극 층의 증착 후 다층 크로스 포인트 메모리 디바이스(600)의 제1 메모리 데크 및 제2 메모리 데크의 일부를 도시한다. 도 4 내지 도 5를 참조하여 위에서 논의된 바와 유사하게 도 6a는 X-방향의 단면을 도시하고, 도 6b는 Y-방향의 단면을 도시한다.
이 실시형태에서, 제1 메모리 데크와 제2 메모리 데크 사이에 공유될 수 있는 비트 라인(115-c) 층을 위한 금속화를 형성하는데 사용될 수 있는 제2 전극 금속화 층을 형성하기 위해 블랭킷 증착이 사용될 수 있다. 일부 실시형태에서, 제2 전극 금속화 층은 단일 증착 동작으로 증착될 수 있으며, 따라서 층 내에 경계를 갖지 않으며, 제1 메모리 데크 및 제2 메모리 데크 둘 다를 위한 전극으로 역할하는 것으로 인해 워드 라인(110-d) 층의 제1 전극 금속화 층보다 더 두꺼울 수 있다. 다른 실시형태에서, 제2 전극 금속화 층은 2개 이상의 별개의 증착 동작으로 증착될 수 있거나, 다수의 상이한 전도성 물질을 포함할 수 있다. 비트 라인(115-c) 층은 전술한 증착 기술 중 임의의 것에 따라 증착되고 나서 제2 메모리 데크의 제1 전극층(215-d), 메모리 저장 요소 층(220-d), 및 제2 전극 층(225-d)이 형성될 수 있다. 이들 층은, 처리 후, 도 1 및 도 2를 참조하여 설명된 제2 메모리 데크(210)의 비트 라인(115) 및 메모리 셀(105)의 예일 수 있다. 메모리 저장 요소 층(220-d)은 예를 들어 가변 저항 물질, 칼코게나이드 또는 상 변화 물질일 수 있다. 비트 라인(115-c) 층은 전도성 층일 수 있으며, 일부 예에서 텅스텐, 알루미늄, 티타늄, 티타늄 질화물, 실리콘, 폴리실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 전술한 증착 기술 중 임의의 것을 포함하여 다양한 기술이 제2 메모리 데크의 층을 증착하는데 사용될 수 있다.
도 7a 내지 도 7c는 본 발명의 예에 따라 제2 패터닝 동작, 제2 에칭 동작 및 제2 충전 동작 후 다층 크로스 포인트 메모리 디바이스(700)의 제1 메모리 데크 및 제2 메모리 데크의 일부를 도시한다. 도 4 내지 도 6과 관련하여 위에서 논의된 바와 유사하게 도 7a는 X-방향의 단면도를 도시하고 도 7b 및 도 7c는 Y-방향의 단면을 도시한다.
이 예에서, 제1 열 세트(705)가 제2 패터닝 동작에서 제2 전극층(225-d) 상에 패터닝될 수 있다. 제1 열 세트(705)는 도 1 내지 도 2의 비트 라인(115)에 대응하도록 패터닝된 열일 수 있다. 일부 경우에, 패턴은 포토리소그래피 기술을 사용하여 형성될 수 있다. 패터닝 후, 제2 에칭 동작은 제2 메모리 데크 및 제1 메모리 데크 모두의 부분을 에칭할 수 있다. 에칭 동작은 제2 메모리 데크를 통해 에칭하여 제1 열 세트(705)를 형성할 수 있고, 그리고 제1 열 세트(705)의 인접한 열들 사이에 위치된 제1 행 세트(515)의 부분을 에칭하여 제1 메모리 데크의 제1 메모리 셀 세트를 형성할 수 있다. 일부 경우에, 제2 에칭 동작은 제2 메모리 데크의 제2 전극층(225-d), 메모리 저장 요소 층(220-d), 제1 전극층(215-d)을 포함하여, 제2 메모리 데크의 층을 통해 에칭할 수 있고, 비트 라인(115-c) 층을 통해 에칭할 수 있고, 그리고 나서 제1 열 세트(705) 아래에 및 사이에 위치된 제1 메모리 데크의 부분, 즉, 제1 메모리 데크의 제2 전극층(225-c), 메모리 저장 요소 층(220-c), 제1 전극층(215-c)을 통해 에칭할 수 있다.
제2 에칭 동작은 워드 라인(110-d) 층에 도달할 때 정지될 수 있다. 일부 실시형태에서, 에칭은 자가-선택 메모리 물질을 에칭한 후 또는 제1 전극 층(215-c)을 부분적으로 에칭한 후에 정지될 수 있고, 그리고 제1 전극 층(215-c)은 워드 라인(110-d)에 평행하고 이 워드 라인에 대한 분기로서 작용할 수 있다. 유사한 방식으로, 제1 데크의 제2 전극 층(225-c)은 워드 라인에서의 에칭 후에 증착되어, 비트 라인(115-c)에 병렬 분기를 제공할 수 있다. 제2 에칭 동작은 전술한 다수의 기술을 사용하여 물질을 제거할 수 있다. 일부 경우에, 에칭되는 물질의 화학적 조성에 기초하여 종단점 검출을 사용하는 건식 에칭 동작이 사용될 수 있고, 워드 라인(110-d) 층의 물질이 검출될 때 에칭을 정지할 수 있다. 워드 라인(110-d) 층과 비트 라인(115-c) 층이 동일한 물질(예를 들어, 텅스텐)로 형성되는 경우, 제2 에칭 동작은 물질의 제1 검출을 통해 (예를 들어, 비트 라인(115-c) 층과 관련된 텅스텐의 제1 검출을 통해) 에칭을 계속하고 물질의 제2 검출 시에 정지할 수 있다.
제2 충전 동작은 제1 열 세트(705) 상에 밀봉 층(505)을 증착하는 동작 및 제1 열 세트(705)의 열들 사이에 유전체 물질(510)을 증착하는 동작을 포함할 수 있다. 일부 경우에, 제2 충전 동작은 제2 메모리 데크의 부분을 평탄화하기 위해 CMP와 같은 평탄화 동작을 포함할 수 있다. 밀봉 층(505) 및 유전체 물질(510)은 도 5와 관련하여 위에서 논의된 것과 동일한 물질로 형성될 수 있고, 전술한 증착 기술 중 하나 이상을 사용하여 증착될 수 있다.
도 7b에서 볼 수 있는 바와 같이, 비트 라인(115)에 대응하는 열(705) 및 제1 메모리 데크 및 제2 메모리 데크 모두의 연관된 메모리 셀은, 두 메모리 데크 및 비트 라인(115-c) 층이 동일한 에칭 동작으로 에칭되기 때문에, 열(705)의 방향으로 자가-정렬된다. 추가적으로, 제1 열 세트(705)의 각 열의 폭은 층들이 동일한 패터닝 정렬(patterning registration)을 갖고 동일한 에칭 동작으로 에칭되기 때문에 각각의 열(705) 아래에 위치된 제1 메모리 데크의 각각의 메모리 요소의 폭과 동일한 폭이다. 도 7a에 비해 도 7c에서 볼 수 있는 바와 같이, 각각의 열(705)의 폭은 일부 경우에 워드 라인(110)의 각 행의 폭과 상이할 수 있다.
도 8a 및 도 8b는 제2 메모리 데크의 워드 라인(110-e) 층을 형성할 수 있는 제3 전극 층을 증착한 후 다층 크로스 포인트 메모리 디바이스(800)의 제1 메모리 데크 및 제2 메모리 데크의 일부를 도시한다. 도 4 내지 도 7과 관련하여 위에서 논의된 바와 유사하게 도 8a는 X-방향의 단면을 도시하고 도 8b는 Y-방향의 단면을 도시한다.
이 실시형태에서, 워드 라인(110-e) 층을 위한 금속화로서 사용될 수 있는 제3 전극 금속화 층을 형성하는데 블랭킷 증착이 사용될 수 있다. 워드 라인(110-e) 층은 전술한 증착 기술 중 임의의 것에 따라 증착될 수 있다. 워드 라인(110-e) 층은 전도성 층일 수 있으며, 일부 예에서 텅스텐, 알루미늄, 티타늄, 티타늄 질화물, 실리콘, 폴리실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 전술한 증착 기술 중 임의의 것을 포함하여 다양한 기술이 제2 메모리 데크의 워드 라인(110-e) 층을 증착하는데 사용될 수 있다.
도 9a 및 도 9b는 본 발명의 예에 따라 제3 패터닝 동작, 제3 에칭 동작 및 제3 충전 동작 후 다층 크로스 포인트 메모리 디바이스(900)의 제1 메모리 데크 및 제2 메모리 데크의 일부를 도시한다. 도 4 내지 도 8과 관련하여 위에서 논의된 바와 유사하게 도 9a는 X-방향의 단면을 도시하고 도 9b는 Y-방향의 단면을 도시한다.
이 예에서, 제3 패터닝 동작에서 워드 라인(110-e) 층 상에 제2 행 세트가 패터닝될 수 있다. 제2 행 세트는 제1 행 세트(515) 위에 놓이도록 패터닝될 수 있다. 도면의 도시는 제1 행 세트(515) 위 동일한 정렬부와 정렬된 제2 행 세트를 도시하지만, 실제로, 상이한 패터닝 동작에서 상이한 행 세트를 패터닝하는 것이 수행되는 것으로 인해 상이한 행 세트의 일정량의 오정렬이 있을 수 있다. 일부 실시형태에서, 제2 행 세트의 폭은 제1 행 세트(515)의 폭과 상이할 수 있다. 제2 행 세트는 도 1 내지 도 2의 워드 라인(110)에 대응하도록 패터닝된 행일 수 있다.
패터닝 후, 제3 에칭 동작은 워드 라인(110-e) 층 및 제2 메모리 데크 둘 모두의 부분을 에칭할 수 있다. 에칭 동작은 워드 라인(110-e) 층을 통해 에칭하여 워드 라인(110-e)을 위한 제2 행 세트를 형성할 수 있고, 제2 행 세트의 인접한 행들 사이에 위치된 제1 열 세트(705)의 부분을 통해 에칭하여 제2 메모리 데크의 제2 메모리 셀 세트를 형성할 수 있다. 제3 에칭 동작은 전술한 다수의 기술을 사용하여 물질을 제거할 수 있다. 일부 실시형태에서, 위에서 논의된 바와 유사하게, 제3 에칭 동작은 자가-선택 메모리 물질을 에칭한 후 또는 제2 전극층(215-d)을 부분적으로 에칭한 후에 정지될 수 있고, 그리고 제2 전극 층(215-d)은 비트 라인(115-c)에 평행하고 이 비트 라인에 대해 분기로서 작용할 수 있다. 유사한 방식으로, 제2 데크의 제2 전극 층(225-d)은 워드 라인에서의 에칭 후에 증착될 수 있고, 워드 라인(110-e)에 평행 분기를 제공할 수 있다. 제3 에칭 동작은 비트 라인(115-c) 층에 도달될 때 정지될 수 있다.
제3 충전 동작은 제2 행 세트 상에 밀봉 층(505)을 증착하는 동작 및 제2 행 세트의 행들 사이에 유전체 물질(510)을 증착하는 동작을 포함할 수 있다. 일부 경우에, 제3 충전 동작은 제2 메모리 데크의 부분을 평탄화하기 위해 CMP와 같은 평탄화 동작을 포함할 수 있다. 밀봉 층(505) 및 유전체 물질(510)은 도 5 및 도 7과 관련하여 위에서 논의된 것과 동일한 물질로 형성될 수 있고, 전술한 증착 기술 중 하나 이상을 사용하여 증착될 수 있다. 도 9a에서 볼 수 있는 바와 같이, 상부 워드 라인(110-e)에 대응하는 행 및 제2 메모리 데크의 연관된 메모리 셀은 따라서 상부 행의 방향으로 자가-정렬된다.
따라서, 도 9에 도시된 메모리 디바이스(900)의 부분은 3개의 패턴 및 에칭 동작을 사용하여 제조된 크로스-포인트 메모리 디바이스의 2개의 메모리 데크를 도시한다. 일부 경우에, 2개를 초과하는 메모리 데크가 메모리 디바이스에서 제조될 수 있고, N개의 메모리 셀 데크가 N+1개의 패터닝 및 에칭 동작을 사용하여 제조될 수 있도록 유사한 기술이 사용될 수 있다. 도 10 내지 도 13은 2개를 초과하는 메모리 데크를 갖는 다른 실시형태의 예를 제공한다.
도 10a 및 도 10b는 다층 크로스 포인트 메모리 디바이스(1000)의 제1 메모리 데크, 제2 메모리 데크 및 제3 메모리 데크의 일부를 도시한다. 이 예에서, 제3 메모리 데크를 위한 층은 도 7a 및 도 7b와 관련하여 위에서 논의된 동작 후에 증착될 수 있다. 제3 메모리 데크는 워드 라인(110-e) 층을 형성할 수 있는 제3 전극 층, 및 제3 메모리 데크의 제1 전극 층(215-e), 메모리 저장 요소 층(220-e), 및 제2 전극 층(225-e)으로 형성될 수 있다. 도 4 내지 도 9와 관련하여 위에서 논의된 바와 유사하게 도 10a는 X-방향의 단면을 도시하고 도 10b는 Y-방향의 단면을 도시한다.
이 실시형태에서, 제2 메모리 데크와 제3 메모리 데크 사이에 공유될 수 있는 워드 라인(110-e) 층을 위한 금속화를 형성하는데 사용될 수 있는 제3 전극 금속화 층을 형성하는데 블랭킷 증착이 사용될 수 있다. 일부 실시형태에서, 제3 전극 금속화 층은 단일 증착 동작으로 증착될 수 있고, 비트 라인(115-c) 층의 제2 전극 금속화 층의 두께와 유사하고, 제2 메모리 데크 및 제3 메모리 데크 모두를 위한 전극으로서 작용하기 때문에, 워드 라인(110-d) 층의 제1 전극 금속화 층보다 더 두꺼운 두께를 가질 수 있다. 다른 실시형태에서, 제3 전극 금속화 층은 2개 이상의 별개의 증착 동작으로 증착될 수 있거나, 다수의 상이한 전도성 물질을 포함할 수 있다.
워드 라인(110-e) 층은 전술한 증착 기술 중 임의의 것에 따라 증착되고 나서, 제3 메모리 데크의 제1 전극 층(215-e), 메모리 저장 요소 층(220-e) 및 제2 전극 층(225-e)이 형성될 수 있다. 이들 층은, 처리 후, 도 1 및 도 2를 참조하여 설명된 제3 메모리 데크의 워드 라인(110) 및 메모리 셀(105)의 예일 수 있다. 메모리 저장 요소 층(220-e)은 예를 들어 가변 저항 물질, 칼코게나이드 또는 상 변화 물질일 수 있다. 워드 라인(110-e) 층은 전도성 층일 수 있으며, 일부 예에서 텅스텐, 알루미늄, 티타늄, 티타늄 질화물, 실리콘, 폴리실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 전술한 증착 기술 중 임의의 것을 포함하여 다양한 기술이 제3 메모리 데크의 층을 증착하는데 사용될 수 있다.
도 11a 및 도 11b는 본 발명의 예에 따라 제3 패터닝 동작, 제3 에칭 동작 및 제3 충전 동작 후 제1 메모리 데크, 제2 메모리 데크, 및 다층 크로스 포인트 메모리 디바이스(1100)의 제3 메모리 데크의 일부를 도시한다. 도 4 내지 도 10과 관련하여 위에서 논의된 바와 유사하게 도 11a는 X-방향의 단면을 도시하고 도 11b는 Y-방향의 단면을 도시한다.
이 예에서, 제2 행 세트는 제3 패터닝 동작으로 제2 전극층(225-e) 상에 패터닝될 수 있다. 제2 행 세트는 도 1 내지 도 2의 워드 라인(110)에 대응하도록 패터닝된 행일 수 있다. 일부 경우에, 패턴은 포토리소그래피 기술을 사용하여 형성될 수 있다. 패터닝 후에, 제3 에칭 동작은 제3 메모리 데크 및 제2 메모리 데크 둘 모두의 부분을 에칭할 수 있다. 에칭 동작은 제3 메모리 데크를 통해 에칭하여 제2 행 세트를 형성하고, 제2 행 세트의 인접한 행들 사이에 위치된 제1 열 세트(705)의 부분을 통해 에칭하여 제2 메모리 데크의 제2 메모리 셀 세트를 형성할 수 있다. 일부 경우에, 제3 에칭 동작은 제3 메모리 데크의 제2 전극층(225-e), 메모리 저장 요소 층(220-e), 제1 전극층(215-e)을 포함하는 제3 메모리 데크의 층들을 통해 에칭하고, 워드 라인(110-e) 층을 통해 에칭하고, 그리고 나서 제2 행 세트 즉, 제2 메모리 데크의 제2 전극층(225-d), 메모리 저장 요소 층(220-d), 제1 전극층(215-d) 아래에 및 사이에 위치된 제2 메모리 데크의 부분을 통해 에칭할 수 있다.
제3 에칭 동작은 비트 라인(115-c) 층에 도달될 때 정지될 수 있다. 제3 에칭 동작은 전술한 다수의 기술을 사용하여 물질을 제거할 수 있다. 일부 경우에, 에칭 동작은 위에서 논의된 바와 같이 비트 라인(115-c) 층에 도달했음을 식별하기 위해 종단점 검출을 사용할 수 있다. 제3 충전 동작은 제2 행 세트 상에 밀봉 층(505)을 증착하는 동작 및 제2 행 세트의 행들 사이에 유전체 물질(510)을 증착하는 동작을 포함할 수 있다. 일부 경우에, 제3 충전 동작은 제3 메모리 데크의 부분을 평탄화하기 위해 CMP와 같은 평탄화 동작을 포함할 수 있다. 밀봉 층(505) 및 유전체 물질(510)은 도 5와 관련하여 위에서 논의된 것과 동일한 물질로 형성될 수 있고, 전술한 증착 기술 중 하나 이상을 사용하여 증착될 수 있다.
도 11b에서 볼 수 있는 바와 같이, 워드 라인(110)에 대응하는 행 및 제2 메모리 데크 및 제3 메모리 데크 둘 다의 연관된 메모리 셀은, 두 메모리 데크 및 워드 라인(110-e) 층이 동일한 에칭 동작으로 에칭되기 때문에, 행의 방향으로 자가-정렬된다. 추가적으로, 제2 행 세트의 각 행의 폭은 층들은 동일한 패터닝 정렬을 갖고 동일한 에칭 동작으로 에칭되기 때문에 제2 행 세트의 각 행 아래에 위치된 제2 메모리 데크의 각각의 메모리 요소의 폭과 동일한 폭이다.
도 12a 및 도 12b는 비트 라인(115-d) 층을 형성하고 제3 메모리 데크의 메모리 셀의 완전한 형성을 형성할 수 있는 제4 전극층의 증착 및 제4 패터닝 및 에칭 동작 후 다층 크로스 포인트 메모리 디바이스(1200)의 제1 메모리 데크, 제2 메모리 데크 및 제3 메모리 데크의 일부를 도시한다. 도 4 내지 도 11과 관련하여 위에서 논의된 바와 유사하게 도 12a는 X-방향의 단면을 도시하고 도 12b는 Y-방향의 단면을 도시한다.
이 실시형태에서, 비트 라인(115-d) 층의 금속화로서 사용될 수 있는 제4 전극 금속화 층을 형성하는데 블랭킷 증착이 사용될 수 있다. 비트 라인(115-d) 층은 전술한 증착 기술 중 임의의 것에 따라 증착될 수 있다. 비트 라인(115-d) 층은 전도성 층일 수 있으며, 일부 예에서 텅스텐, 알루미늄, 티타늄, 티타늄 질화물, 실리콘, 폴리실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 전술한 증착 기술 중 임의의 것을 포함하여 다양한 기술이 제3 메모리 데크의 비트 라인(115-d) 층을 증착하는데 사용될 수 있다.
이 예에서, 제2 열 세트는 제4 패터닝 동작으로 비트 라인(115-d) 층 상에 패터닝될 수 있다. 제2 열 세트는 제1 열 세트(705) 위에 놓이도록 패터닝될 수 있다. 도면의 도시는 제1 열 세트(705) 위 동일한 정렬부와 정렬된 제2 열 세트를 도시하지만, 실제로, 상이한 패터닝 동작으로 상이한 열 세트의 패터닝이 수행되는 것으로 인해 상이한 열 세트의 약간의 오정렬이 있을 수 있다. 일부 실시형태에서, 제2 열 세트의 폭은 제1 열 세트(705)의 폭과 상이할 수 있다. 제2 열 세트는 도 1 내지 도 2의 비트 라인(115)에 대응하도록 패터닝된 열일 수 있다.
패터닝 후, 제4 에칭 동작은 비트 라인(115-d) 층 및 제3 메모리 데크 모두의 부분을 에칭할 수 있다. 에칭 동작은 비트 라인(115-d) 층을 통해 에칭하여 비트 라인(115-d)을 위한 제2 열 세트를 형성하고, 제2 열 세트의 인접한 열들 사이에 위치된 제2 행 세트의 부분을 통해 에칭하여 제3 메모리 데크의 제3 메모리 셀 세트를 형성할 수 있다. 제4 에칭 동작은 워드 라인(110-e) 층에 도달될 때 정지될 수 있다. 제4 에칭 동작은 전술한 다수의 기술을 사용하여 물질을 제거할 수 있다.
제4 충전 동작은 제2 열 세트 상에 밀봉 층(505)을 증착하는 동작 및 제2 열 세트의 열들 사이에 유전체 물질(510)을 증착하는 동작을 포함할 수 있다. 일부 경우에, 제4 충전 동작은 제3 메모리 데크의 부분을 평탄화하기 위해 CMP와 같은 평탄화 동작을 포함할 수 있다. 밀봉 층(505) 및 유전체 물질(510)은 도 5 및 도 11과 관련하여 위에서 논의된 것과 동일한 물질로 형성될 수 있고, 전술한 증착 기술 중 하나 이상을 사용하여 증착될 수 있다. 도 12a에서 볼 수 있는 바와 같이, 상부 비트 라인(115-d)에 대응하는 열 및 제3 메모리 데크의 연관된 메모리 셀은 따라서 상부 열의 방향으로 자가-정렬된다. 따라서, 도 12에 도시된 메모리 디바이스(1200)의 부분은 4개의 패턴 및 에칭 동작을 사용하여 제조된 크로스-포인트 메모리 디바이스의 3개의 메모리 데크를 도시한다.
도 13a 및 도 13b는 다층 크로스 포인트 메모리 디바이스(1300)의 N-1번째 데크(1305) 및 N번째 데크의 일부를 도시한다. 도 4 내지 도 12와 관련하여 위에서 논의된 바와 유사하게 도 13a는 X-방향의 단면을 도시하고 도 13b는 Y-방향의 단면을 도시한다. N+1개의 패터닝 및 에칭 동작을 사용하여 N개의 메모리 셀 데크를 제조할 수 있는 것을 제공하기 위해 후속적으로 증착된 메모리 데크들이 하나의 방향으로 하부 메모리 데크와 자가-정렬되도록 이 방향으로 하부 메모리 데크와 패터닝 및 에칭 동작을 공유하는 전술한 증착, 패터닝 및 에칭 시퀀스에 따라 메모리 디바이스의 추가적인 데크를 제조할 수 있다. 전술한 바와 같이, 일부 실시형태에서, 비트 라인 및 워드 라인 방향으로 상이한 피치가 사용될 수 있고, 이에 사용된 마스킹 및 에칭 기술에 따라 정사각형, 직사각형 또는 다른 형상인 자가-선택 메모리 물질의 수평 단면을 제공할 수 있다.
도 14는 다양한 실시형태에 따른 제조 공정(1400)의 흐름도이다. 초기에, 기판은 제1 메모리 데크용 층을 형성하기 위해 하나 이상의 증착 툴(deposition tool)(들)(1405)에서 처리될 수 있다. 일부 경우에, 위에서 논의된 바와 같이, 기판은 제어 회로부의 상부에 메모리 데크들이 형성되도록 제조된 제어 회로부를 가질 수 있는 반도체 기판(예를 들어, 실리콘 웨이퍼)일 수 있다. 일부 경우에, 증착 툴(들)은 제1 전극 층을 증착시키는 금속화 증착 툴, 제1 전극층을 증착시키는 전극층 증착 툴, 메모리 요소 층을 증착시키는 메모리 요소 증착 툴, 및 제2 전극층을 증착시키는 전극층 증착 툴을 포함할 수 있다. 일부 예에서, 증착 툴(들)은 도 4a 및 도 4b에 도시된 바와 같은 메모리 데크를 위한 층들을 증착할 수 있다. 증착 툴은 CVD 툴, MOCVD 툴, PECVD 툴, PVD 툴, 스퍼터 증착 툴, ALD, MBE 툴, 스핀-온 툴 또는 다른 박막 증착 툴 중 하나 이상을 포함할 수 있다.
메모리 데크를 위한 층들을 증착한 후에, 하나 이상의 패터닝 툴(들)(1410)은 에칭 마스크를 증착하고 이를 에칭 마스크 라인의 세트로 패터닝할 수 있고, 이 에칭 마스크 라인의 세트는 에칭될 메모리 데크에 따라 에칭 마스크 행 또는 에칭 마스크 열을 포함할 수 있다. 이러한 에칭 마스크는 예를 들어 라인 패턴으로 에칭하기에 비교적 쉬운 포토레지스트, 유전체 또는 다른 물질을 포함할 수 있다. 패터닝은 단지 몇 가지 예를 들면 포토리소그래피(예를 들어, 직접 인쇄, 노출/이동/노출, 노출/양성 현상/음성 현상), 피치 배가 공정(예를 들어, 스페이서)을 갖는 포토 리소그래피, 및 임프린팅을 사용하여 수행될 수 있다.
제조 공정(1400)을 계속하면, 하나 이상의 에칭 툴(들)(1415)은 메모리 데크의 층을 에칭할 수 있다. 일부 실시형태에서, 플라즈마 에칭 공정은 에칭 툴(들)(1415)에서 사용될 수 있다. 다른 실시형태에서, 습식 에칭은 단독으로 또는 하나 이상의 플라스마 또는 건식 식각과 함께 사용될 수 있다. 에칭 마스크는 일부 예에서 (예를 들어, 습식 포토레지스트 제거 공정을 통해) 제거될 수 있다. 다른 예에서, 에칭 마스크는 메모리 데크 층의 상부에 유지될 수 있고, 후속 평탄화 공정에서 희생 층으로서 사용될 수 있다. 에칭이 완료되면, 밀봉 툴(들)(1420)은 메모리 데크 층의 열의 열 상에 밀봉 층을 증착할 수 있다. 밀봉 툴(들)(1420)은 CVD 또는 PECVD 공정, 또는 임의의 다른 박막 증착 공정을 사용하여 유전체 물질(예를 들어, SiO2)을 증착할 수 있는 처리 장비를 포함할 수 있다. 유전체 충전 도구(들)(1425)는 밀봉된 행 또는 열 상에 유전체 충전 물질을 증착할 수 있다. 유전체 충전 툴(들)(1425)은 CVD 또는 PECVD 공정, 또는 임의의 다른 박막 증착 공정을 사용하여 유전체 물질(예를 들어, SiO2)을 증착할 수 있는 처리 장비를 포함할 수 있다. 일부 경우에, 밀봉 층을 증착하는 것은, 충전재를 증착하는 것과 관련된 더 높은 온도에서 처리하는 일이 밀봉 층 없이 사용될 경우 메모리 요소 층 물질에서 가스가 방출되는 일이 비교적 높은 속도로 발생할 수 있는 것을 감소시키는 것을 돕기 위해 (예를 들어, 칼코게나이드 유리로부터 가스가 방출되는 것을 감소하기 위해) 유전체 충전 물질을 증착하는 것보다 더 낮은 온도에서 수행될 수 있다.
평탄화 툴(들)(1430)은 메모리 데크를 평탄화하고, 과도한 밀봉 물질 또는 유전체 충전 물질을 제거할 수 있다. 평탄화 툴(들)(1430)은, 예를 들어, 메모리 데크를 평탄화하여 도 5a 및 도 5b에 도시된 바와 같은 메모리 데크 층의 행 또는 열을 남길 수 있는 CMP 처리 장비를 포함할 수 있다. 툴(1405 내지 1430)에서의 처리는 하나의 마스킹 방향(예를 들어, 행 패턴 또는 열 패턴)으로 패터닝, 에칭, 밀봉/충전 및 평탄화 공정을 공유하는 상부 메모리 데크 및 하부 메모리 데크를 갖는, 메모리 디바이스를 위해 제조될 수 있는 다수의 메모리 데크에 대해 반복될 수 있다. 예를 들어, 메모리 디바이스가 2개의 메모리 데크를 갖는 경우, 툴(1405 내지 1430)에서의 처리는 2회 반복될 수 있고, 제1 통과 에칭 툴(들)(1415)은 제1 메모리 데크의 행에 대해 에칭을 제공할 수 있고, 그리고 제2 통과 에칭 툴(들)(1415)은 도 7a 및 도 7b의 예에 도시된 바와 같은 제1 메모리 데크 및 제2 메모리 데크 둘 모두의 열에 대해 에칭을 제공한다.
상부 메모리 데크를 평탄화한 후, 상부 전극 증착 툴(들)(1435)은 상부 전극(예를 들어, 워드 라인(110) 또는 비트 라인(115) 전극 층)을 증착할 수 있다. 상부 전극 증착 툴(들)(1435)은 다른 메모리 데크의 다른 전극 층의 전극 증착의 일부로서 사용되는 동일한 증착 툴(1405) 중 일부를 포함할 수 있다. 상부 전극 패터닝 툴(들)(1440)은 예를 들어 상부 전극이 워드 라인인지 또는 비트 라인인지 여부에 따라 상부 전극 층을 패터닝할 수 있다. 상부 전극 패터닝 툴(들)(1440)은 2개 이상의 메모리 데크의 자가-선택 메모리 스택을 패터닝하는데 사용되는 동일한 패터닝 툴(1410) 중 일부를 포함할 수 있다. 상부 전극 에칭 툴(들)(1445)은 상부 전극 및 상부 메모리 데크 자가-선택 메모리 스택 부분을 에칭할 수 있다. 상부 전극 에칭 툴(들)(1445)은 2개 이상의 메모리 데크의 자가-선택 메모리 스택을 패터닝하는데 사용되는 동일한 에칭 툴(1415) 중 일부를 포함할 수 있다. 상부 전극 층 및 이 상부 전극 층과 함께 에칭된 상부 메모리 데크 부분은 일부 실시형태에서 밀봉, 유전체 충전 및 평탄화될 수 있다.
따라서, N개의 메모리 셀 데크는 N+1개의 패터닝, 에칭, 및 유전체 밀봉/충전 공정으로 형성될 수 있고, 동일한 에칭 동작에서 에칭된 메모리 데크 부분들은 또한 자가-정렬된다. 메모리 데크의 행과 열 모두가 각각의 메모리 데크에 대해 개별적으로 처리되어 2N개의 패터닝, 에칭 및 밀봉/충전 공정을 필요로 하는 처리에 비해, 이러한 감소는 상당한 제조 효율을 제공할 수 있다. 예를 들어, 2개의 메모리 데크를 갖는 메모리 디바이스를 제조하는 것은 메모리 데크당 개별 처리가 사용되는 경우 4개의 이러한 동작이 사용되는 것에 비해 3개의 패터닝, 에칭 및 밀봉/충전 동작을 사용하여서, 처리 동작이 25% 감소될 수 있다. 패터닝, 에칭 또는 밀봉/충전(또는 관련된 평탄화) 동작이 제조 설비에서 병목 현상이 발생하는 경우, 처리 단계에서의 이러한 감소는 제조 설비의 생산 능력을 유사한 비율만큼 증가시킬 수 있다(예를 들어, 5000 WSPW(wafer start per week) 용량을 가진 팹은 잠재적으로 6250 WSPW로 증가될 수 있다). 어느 경우이든, 처리 단계에서의 이러한 감소는 메모리 디바이스를 제조하는 비용 및 사이클 시간을 감소시키며, 이는 보다 효율적인 제조 및 가능한 더 적은 결함을 제공하여 수율을 또한 향상시킨다.
도 15는 본 발명의 다양한 양태에 따라 크로스-포인트 메모리 어레이에서 자가-정렬된 메모리 데크를 형성하는 방법(1500)을 나타내는 흐름도를 도시한다. 방법(1500)의 동작은 도 14를 참조하여 설명된 툴을 처리하는 것에 의해 수행될 수 있다.
블록(1505)에서, 하나 이상의 증착 툴은 기판 상에 제1 전극 층을 형성하고 이 제1 전극 층 상에 제1 자가-선택 메모리 스택을 형성할 수 있다. 블록(1505)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1505)의 동작의 양태는 도 14를 참조하여 설명된 증착 툴에 의해 수행될 수 있다.
블록(1510)에서, 하나 이상의 에칭 툴은 제1 에칭 동작에서 제1 전극층 및 제1 자가-선택 메모리 스택을 에칭하여 기판 상에 제1 방향으로 연장되는 제1 행 세트를 형성할 수 있고, 여기서 제1 행 세트의 각 행은 제1 전극층 및 제1 자가-선택 메모리 스택을 포함한다. 블록(1510)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1510)의 동작의 양태는 도 14를 참조하여 설명된 바와 같이 에칭 툴에 의해 수행될 수 있다. 일부 경우에, 유전체 밀봉 및/또는 충전 물질은 제1 행 세트의 각 행 사이에 증착될 수 있고, 일부 경우에는 또한 평탄화될 수 있다.
블록(1515)에서, 하나 이상의 증착 툴은 제1 행 세트 상에 제2 전극 층 및 제2 자가-선택 메모리 스택을 형성할 수 있다. 블록(1515)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1515)의 동작의 양태는 도 14를 참조하여 설명된 증착 툴에 의해 수행될 수 있다.
블록(1520)에서, 하나 이상의 에칭 툴은 제2 에칭 동작에서 제2 전극 층 및 제2 자가-선택 메모리 스택을 에칭하여 제1 행 세트 상에 제2 방향으로 연장되는 제1 열 세트를 형성할 수 있고, 여기서 제1 열 세트의 각 열은 제2 전극 층 및 제2 자가-선택 메모리 스택을 포함한다. 블록(1520)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1520)의 동작의 양태는 도 14를 참조하여 설명된 에칭 툴에 의해 수행될 수 있다.
블록(1525)에서, 하나 이상의 에칭 툴은 또한 제2 에칭 동작에서, 제1 열 세트의 인접한 열들 사이에 위치된 제1 행 세트 부분을 에칭하여 제1 메모리 셀 세트를 형성할 수 있다. 블록(1525)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1525)의 동작의 양태는 도 14를 참조하여 설명된 에칭 툴에 의해 수행될 수 있다. 일부 경우에, 제2 에칭 동작은 제2 자가-선택 메모리 스택을 통해, 제2 전극 층을 통해, 및 제1 열 세트의 인접한 열들 아래 및 사이의 제1 자가-선택 메모리 스택 부분을 통해 에칭하는 동작을 포함한다.
일부 경우에, 제2 전극은 단일 증착 공정으로 형성되고, 제2 에칭 동작의 일부로서 단일 에칭 공정으로 에칭된다. 일부 경우에, 각각의 자가-선택 메모리 스택은 제1 탄소 층, 이 제1 탄소 층 상의 칼코게나이드 유리 층, 및 이 칼코게나이드 유리 층 상의 제2 탄소 층을 포함한다. 일부 경우에, 제1 열 세트의 각 열의 폭은 제1 열 세트의 각 열 아래에 위치된 각각의 메모리 요소의 폭과 동일한 폭이다. 일부 경우에, 제2 전극 층은 제1 열 세트의 각 열 아래에 위치된 제1 메모리 셀 세트의 메모리 셀의 열을 위한 상부 액세스 라인을 형성하고, 제2 자가-선택 메모리 스택을 사용하여 형성된 제2 메모리 셀 세트의 제2 열을 위한 하부 액세스 라인을 형성한다.
방법(1500)과 같은 방법 또는 방법들을 수행하기 위한 장치가 설명된다. 상기 장치는 기판 상에 제1 전극층을 형성하고 상기 제1 전극층 상에 제1 자가-선택 메모리 스택을 형성하는 수단, 제1 에칭 동작에서 상기 제1 전극층 및 상기 제1 자가-선택 메모리 스택을 에칭하여 상기 기판 상에 제1 방향으로 연장되는 제1 행 세트를 형성하는 수단으로서, 상기 제1 행 세트의 각 행은 상기 제1 전극층 및 상기 제1 자가-선택 메모리 스택의 나머지 부분을 포함하는, 상기 제1 행 세트를 형성하는 수단, 상기 제1 행 세트 상에 제2 전극층 및 제2 자가-선택 메모리 스택을 형성하는 수단, 제2 에칭 동작에서 상기 제2 전극 층 및 상기 제2 자가-선택 메모리 스택을 에칭하여 상기 제1 행 세트 상에 제2 방향으로 연장되는 제1 열 세트를 형성하는 수단으로서, 상기 제1 열 세트의 각 열은 상기 제2 전극층 및 상기 제2 자가-선택 메모리 스택의 나머지 부분을 포함하는, 상기 제1 열 세트를 형성하는 수단, 및 상기 제2 에칭 동작에서 상기 제1 열 세트의 인접한 열들 사이에 위치된 상기 제1 행 세트 부분을 에칭하여 제1 메모리 셀 세트를 형성하는 수단을 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 제1 열 세트 상에 제3 전극층을 형성하고, 제3 에칭 동작에서 상기 제3 전극 층을 에칭하여 상기 제1 열 세트 상에 상기 제1 방향으로 연장되는 제2 행 세트를 형성하고, 상기 제2 행 세트의 각 행은 상기 제3 전극 층을 포함하고, 상기 제3 에칭 동작에서, 상기 제2 행 세트의 인접한 행들 사이에 위치된 상기 제1 열 세트 부분을 에칭하여 제2 메모리 셀 세트를 형성하는 공정, 특징, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 상기 제1 열 세트 상에 제3 전극층 및 제3 자가-선택 메모리 스택을 형성하고, 제3 에칭 동작에서, 상기 제3 전극층 및 상기 제3 자가-선택 메모리 스택을 에칭하여 상기 제1 열 세트 상에 상기 제1 방향으로 연장되는 제2 행 세트를 형성하고, 상기 제2 행 세트의 각 행은 상기 제3 전극층 및 상기 제3 자가-선택 메모리 스택을 포함하고, 상기 제3 에칭 동작에서, 상기 제1 열 세트의 인접한 열들 사이에 위치된 상기 제2 행 세트 부분을 에칭하여 제2 메모리 셀 세트를 형성하는 공정, 특징, 수단, 또는 명령을 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 상기 제2 행 세트 상에 제4 전극층을 형성하고, 제4 에칭 동작에서 상기 제4 전극층을 에칭하여 상기 제2 열 세트 상에 상기 제2 방향으로 연장되는 제2 열 세트를 형성하고, 상기 제2 열 세트의 각 열은 상기 제4 전극 층을 포함하고, 상기 제4 에칭 동작에서, 상기 제2 열 세트의 인접한 열들 사이에 위치된 상기 제2 행 세트 부분을 에칭하여 제3 메모리 셀 세트를 형성하는 공정, 특징, 수단 또는 명령을 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 각각의 자가-선택 메모리 스택은 칼코게나이드 유리 층 아래에 및 이 칼코게나이드 유리 층과 접촉하는 제1 장벽 물질 층, 및 상기 칼코게나이드 유리 층 상에 있고 이 층과 접촉하는 제2 장벽 물질 층을 포함할 수 있다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 상기 제2 에칭 동작은 상기 제2 자가-선택 메모리 스택을 통해 및 상기 제1 열 세트의 인접한 열들 아래 및 사이의 상기 제1 자가-선택 메모리 스택 부분을 통해 에칭하고, 상기 제2 에칭 동작에서 제1 칼코게나이드 유리 층과 접촉하는 상기 제1 장벽 물질 층을 검출하고, 상기 제1 자가-선택 메모리 스택은 상기 제1 칼코게나이드 유리 층을 포함하고, 상기 제2 에칭 동작을 정지시키는 공정, 특징, 수단 또는 명령을 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 상기 제2 에칭 동작은 상기 제2 자가-선택 메모리 스택을 통해 및 상기 제1 열 세트의 인접한 열들 아래 및 사이의 상기 제1 자가-선택 메모리 스택 부분을 통해 에칭하고, 상기 제2 에칭 동작에서 제1 칼코게나이드 유리 층과 접촉하는 상기 제2 장벽 물질 층을 검출하고, 상기 제1 자가-선택 메모리 스택은 상기 제1 칼코게나이드 유리 층을 포함하고, 상기 제2 에칭 동작을 정지시키는 공정, 특징, 수단 또는 명령을 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 상기 제1 열 세트의 각 열의 폭은 상기 제1 열 세트의 각 열 아래에 위치된 각각의 메모리 요소의 폭과 동일한 폭이다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 각각의 열의 폭은 각 행의 폭과 동일한 폭이다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 각각의 열의 폭은 각 행의 폭과 상이한 폭이다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 상기 제2 전극층은 상기 제1 열 세트의 각 열 아래에 위치된 상기 제1 메모리 셀 세트의 메모리 셀의 열을 위한 상부 액세스 라인을 형성하고, 상기 제2 자가-선택 메모리 스택을 사용하여 형성된 제2 메모리 셀 세트의 제2 열을 위한 하부 액세스 라인을 형성한다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 제2 전극은 단일 증착 공정으로 형성되고, 상기 제2 에칭 공정의 일부로서 단일 에칭 공정으로 에칭된다.
도 16은 본 발명의 다양한 양태에 따라 크로스-포인트 메모리 어레이에서 자가-정렬된 메모리 데크를 형성하는 방법(1600)을 나타내는 흐름도를 도시한다. 방법(1600)의 동작은 도 14를 참조하여 설명된 툴을 처리하는 것에 의해 수행될 수 있다.
블록(1605)에서, 처리 툴은 기판 상에 제1 전극 층을 형성하고 이 제1 전극 층 상에 제1 자가-선택 메모리 스택을 형성할 수 있다. 블록(1605)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1605)의 동작의 양태는 도 14를 참조하여 설명된 증착 툴에 의해 수행될 수 있다.
블록(1610)에서, 처리 툴은, 제1 에칭 동작에서, 제1 전극층 및 제1 자가-선택 메모리 스택을 에칭하여 기판 상에 제1 방향으로 연장되는 제1 행 세트를 형성할 수 있고, 제1 행 세트의 각 행은 제1 전극 층 및 제1 자가-선택 메모리 스택을 포함한다. 블록(1610)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1610)의 동작의 양태는 도 14를 참조하여 설명된 에칭 툴에 의해 수행될 수 있다. 일부 경우에, 도 16의 하나 이상의 에칭 동작은 또한 유전체 밀봉 및 충전, 및 평탄화 동작을 포함할 수 있다.
블록(1615)에서, 처리 툴은 제1 행 세트 상에 제2 전극 층 및 제2 자가-선택 메모리 스택을 형성할 수 있다. 블록(1615)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1615)의 동작의 양태는 도 14를 참조하여 설명된 증착 툴에 의해 수행될 수 있다.
블록(1620)에서, 처리 툴은, 제2 에칭 동작에서, 제2 전극 층 및 제2 자가-선택 메모리 스택을 에칭하여 제1 행 세트 상에 제2 방향으로 연장되는 제1 열 세트를 형성할 수 있고, 제1 열 세트의 각 열은 제2 전극 층 및 제2 자가-선택 메모리 스택을 포함한다. 블록(1620)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1620)의 동작의 양태는 도 14를 참조하여 설명된 에칭 툴에 의해 수행될 수 있다.
블록(1625)에서, 처리 툴은, 제2 에칭 동작에서, 제1 열 세트의 인접한 열들 사이에 위치된 제1 행 세트 부분을 에칭하여 제1 메모리 셀 세트를 형성할 수 있다. 블록(1625)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1625)의 동작의 양태는 도 14를 참조하여 설명된 에칭 툴에 의해 수행될 수 있다.
블록(1630)에서, 가장 최근의 에칭 동작이 메모리 디바이스의 메모리 셀의 상부 데크 상의 에칭 동작인지 여부가 결정될 수 있다. 이러한 결정은 예를 들어, 제조될 메모리 셀의 데크의 수 및 증착되고 에칭된 메모리 스택의 대응하는 수에 기초하여 수행될 수 있다.
메모리 셀의 데크가 상부 데크가 아닌 경우, 블록(1635)에서, 처리 툴은 N-1번째 행/열 세트 상에 N번째 전극층 및 N번째 자가-선택 메모리 스택을 형성할 수 있다. 블록(1635)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1635)의 동작의 양태는 도 14를 참조하여 설명된 증착 툴에 의해 수행될 수 있다.
블록(1640)에서, 처리 툴은 N번째 에칭 동작에서 N번째 전극층 및 N번째 자가-선택 메모리 스택을 에칭하여 N-1번째 열 세트 상에 N번째 행/열 세트를 형성할 수 있고, N번째 에칭 동작에서, N-1번째 행/열 세트 부분을 에칭하여 N-1번째 메모리 셀 세트를 형성할 수 있다. 블록(1640)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1640)의 동작의 양태는 도 14를 참조하여 설명된 에칭 툴에 의해 수행될 수 있다. 그런 다음 블록(1630)의 동작이 반복될 수 있다.
메모리 셀의 데크가 상부 데크인 경우, 블록(1645)에서, 처리 툴은 상부 메모리 데크의 행/열 세트 상에 상부 전극 층을 형성할 수 있다. 블록(1645)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1645)의 동작의 양태는 도 14를 참조하여 설명된 증착 툴에 의해 수행될 수 있다.
블록(1650)에서, 처리 툴은 상부 전극 층을 에칭하여 상부 행/열 세트를 형성할 수 있다. 블록(1650)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1650)의 동작의 양태는 도 14를 참조하여 설명된 에칭 툴에 의해 수행될 수 있다.
블록(1655)에서, 처리 툴은 또한 상부 전극 층을 에칭하는데 사용된 동일한 에칭 동작에서, 상부 전극 층의 인접한 열들/행들 사이에 위치된 열/행 세트 부분을 에칭하여 상부 메모리 층의 상부 메모리 셀 세트를 형성할 수 있다. 블록(1655)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1655)의 동작의 양태는 도 14를 참조하여 설명된 에칭 툴에 의해 수행될 수 있다.
도 17은 본 발명의 다양한 양태에 따라 크로스-포인트 메모리 어레이에서 자가-정렬된 메모리 데크를 형성하는 방법(1700)을 나타내는 흐름도를 도시한다. 방법(1700)의 동작은 도 14를 참조하여 설명된 기술에 따라 본 명세서에 설명된 처리 구성 요소에 의해 구현될 수 있다.
블록(1705)에서, 처리 툴은 3차원 크로스 포인트 메모리의 복수의 적층된 데크를 제어하기 위한 제어 회로부를 기판 상에 형성할 수 있고, 여기서 복수의 적층된 데크는 N개의 데크를 포함한다. 블록(1705)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1705)의 동작의 양태는 도 14를 참조하여 설명된 증착, 패터닝, 에칭 및 평탄화 툴에 의해 수행될 수 있다.
블록(1710)에서, 처리 툴은 N+1개의 마스크 동작 및 N+1개의 에칭 동작을 사용하여 복수의 적층된 데크의 적어도 일부를 제어 회로부의 적어도 일부 위에 형성할 수 있다. 각각의 마스크 동작은 하나 이상의 마스크 단계(예를 들어, 이중 패터닝 마스크 동작을 위한 2개의 마스크 단계)를 포함할 수 있고, 각각의 에칭 동작은 하나 이상의 에칭 단계(예를 들어, 에칭 동작을 위한 2개의 별개의 플라즈마 에칭 단계)를 포함할 수 있다. 블록(1710)의 동작은 도 4 내지 도 13을 참조하여 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1710)의 동작의 양태는 도 14를 참조하여 설명된 증착, 패터닝, 평탄화 및 에칭 툴에 의해 수행될 수 있다.
방법(1700)과 같은 방법 또는 방법들을 수행하기 위한 장치가 설명된다. 상기 장치는 3차원 크로스 포인트 메모리의 복수의 적층된 데크를 제어하기 위한 제어 회로부를 기판 상에 형성하는 수단으로서, 상기 복수의 적층된 데크는 N개의 데크를 포함하는, 상기 제어 회로부를 형성하는 수단, 및 N+1개의 마스크 동작 및 N+1개의 에칭 동작을 사용하여 상기 복수의 적층된 데크의 적어도 일부를 상기 제어 회로부의 적어도 일부 위에 형성하는 수단을 포함할 수 있다.
본 명세서에 설명된 방법(1700) 및 장치의 일부 예는 제1 전극층 및 제1 자가-선택 메모리 스택을 각각 포함하는 상기 복수의 적층된 데크의 제1 데크의 제1 복수의 행을 형성하고, 상기 제1 복수의 행 상에 제2 전극 층을 형성하고 상기 제2 전극 층 상에 제2 자가-선택 메모리 스택을 형성하고, 상기 제2 자가-선택 메모리 스택 상에 제1 복수의 열을 패터닝하고, 단일 에칭 동작으로, 상기 제2 자가-선택 메모리 스택, 상기 제2 전극층, 및 상기 제1 복수의 열의 인접한 열들 사이에 위치된 상기 제1 자가-선택 메모리 스택 부분을 에칭하는 공정, 특징, 수단, 또는 명령을 더 포함할 수 있다.
상기에서 설명된 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배치되거나 달리 수정될 수 있고, 다른 구현도 가능하다는 것을 주목해야 한다. 나아가, 2개 이상의 방법의 실시형태는 조합될 수 있다.
본 명세서에 사용된 "전자 통신" 및 "결합된"이라는 용어는 구성 요소들 사이의 전자 흐름을 지원하는 구성 요소들 간의 관계를 지칭한다. 이것은 구성 요소들 간의 직접 연결을 포함하거나 중간 구성 요소를 포함할 수 있다. 전자 통신에서 또는 서로 결합된 구성 요소는 (예를 들어, 통전된 회로에서) 전자 또는 신호를 능동적으로 교환하거나 또는 (예를 들어, 비-통전된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만, 회로가 통전될 때 전자 또는 신호를 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 구성 요소는 전자 통신 중이거나 또는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
본 명세서에서 사용된 "층"이라는 용어는 기하학적 구조물의 계층 또는 시트를 말한다. 각 층은 3차원(예를 들어, 높이, 폭, 깊이)을 가질 수 있고, 표면의 일부 또는 전부를 커버할 수 있다. 예를 들어, 층은 2개의 차원이 제3 차원보다 더 큰 형태인 3차원 구조, 예를 들어 박막일 수 있다. 층은 상이한 요소, 구성 요소 및/또는 물질을 포함할 수 있다. 일부 경우에, 하나의 층은 2개 이상의 하위 층으로 구성될 수 있다. 첨부된 도면 중 일부에서 3차원 층 중 2개의 차원은 예시의 목적으로 도시된다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 층들이 사실상 3차원이라는 것을 인식할 수 있을 것이다. "층"이라는 용어는 또한, 처음에 계층군(stratum) 또는 시트로서 형성되고 나서 예를 들어 패터닝 및/또는 에칭 동작과 같은 하나 이상의 다른 처리 동작 후에 남아 있는 임의의 물질을 지칭한다.
본 명세서에 사용된 "실질적으로"라는 용어는 수식된 특성(예를 들어, 실질적으로라는 용어에 의해 수식된 동사 또는 형용사)이 절대적인 것이 아니라 특성의 장점을 달성하기에 충분히 근접한 것을 의미한다.
본 명세서에 사용된 "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에는 메모리 어레이의 메모리 셀 또는 다른 구성 요소와의 전기 접점으로서 사용될 수 있다. 전극은 메모리 어레이(100)의 요소 또는 구성 요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본 명세서에 사용된 용어 "포토리소그래피"는 포토레지스트 물질을 사용하여 패터닝하고 전자기 방사선을 사용하여 그러한 물질을 노출시키는 공정을 지칭할 수 있다. 예를 들어, 포토레지스트 물질은 예를 들어, 기재 상에 포토레지스트를 스핀 코팅함으로써 기재 상에 형성될 수 있다. 포토레지스트를 방사선에 노출시킴으로써 포토레지스트 내에 패턴이 생성될 수 있다. 패턴은 예를 들어, 방사선이 포토레지스트를 노출시키는 위치를 공간적으로 묘사하는 포토 마스크에 의해 정의될 수 있다. 노출된 포토레지스트 영역은 예를 들어 화학 처리에 의해 제거되어 원하는 패턴을 남길 수 있다. 경우에 따라 노출된 구역이 남아 노출되지 않은 구역이 제거될 수 있다.
칼코게나이드 물질은 원소 S, Se 및 Te 중 하나 이상을 포함하는 물질 또는 합금일 수 있다. 본 명세서에서 논의된 상 변화 물질 또는 가변 저항 물질은 칼코게나이드 물질일 수 있다. 칼코게나이드 물질은 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O),은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수 있다. 칼코게나이드 물질 및 합금의 예는 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd 또는 Ge-Te-Sn-Pt를 포함하나 이에 제한되지 않는다. 본 명세서에 사용된 하이픈화된 화학 조성물 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 양의 정수일 수 있다. 가변 저항 물질의 다른 예는 2이상의 금속, 예를 들어 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 이원 금속 산화물 물질 또는 혼합 원자가 산화물을 포함할 수 있다. 실시형태는 특정 가변 저항 물질 또는 메모리 셀의 메모리 요소와 관련된 물질로 제한되지 않는다. 예를 들어, 가변 저항 물질의 다른 예는 메모리 요소를 형성하는데 사용될 수 있으며, 특히 칼코게나이드 물질, 거대 자기 저항 물질 또는 폴리머계 물질을 포함할 수 있다.
"절연된"이라는 용어는 구성 요소들 사이에 전자가 현재 흐를 수 없는 구성 요소들 간의 관계를 지칭하고; 구성 요소들 간에 개방 회로가 있는 경우 구성 요소는 서로 절연된다. 예를 들어, 스위치로 물리적으로 연결된 두 구성 요소는 스위치가 개방될 때 서로 절연될 수 있다.
메모리 어레이를 포함하여 본 명세서에 논의된 디바이스(100)는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-절연체(silicon-on-insulator: SOI) 기판, 예를 들어, 실리콘-온-글래스(silocon-on-glass: SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOP), 또는 다른 기판 상의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 하위 구역의 전도성은 인, 붕소 또는 비소를 포함하지만 이로 제한되지 않는 다양한 화학종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입, 확산에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3개의 단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예를 들어 금속을 통해 다른 전자 구성 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어 축퇴된 반도체 구역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 구역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우(즉, 다수의 캐리어가 전자인 경우), FET는 n형 FET라고 지칭될 수 있다. 채널이 p형인 경우(즉, 다수의 캐리어는 정공인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 n형 FET 또는 p형 FET에 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 더 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에 제시된 설명은 예시적인 구성을 설명하고, 구현될 수 있거나 청구범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에 사용된 "예시적인"이라는 용어는 "예, 경우 또는 예시로서 제공되는" 것을 의미하며, "바람직한" 또는 "다른 예보다 유리한" 것을 나타내는 것이 아닌 것을 의미한다. 상세한 설명은 설명된 기법의 이해를 제공하기 위한 구체적인 상세를 포함한다. 그러나, 이들 기법은 이들 특정 상세 없이 실시될 수 있다. 일부 경우에, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 기준 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성 요소는 유사한 구성 요소를 구별하는 대시 및 제2 라벨로 기준 라벨을 따름으로써 구별될 수 있다. 본 명세서에 제1 기준 라벨만이 사용되는 경우, 설명은 제2 기준 라벨에 상관없이 동일한 제1 기준 라벨을 갖는 유사한 구성 요소 중 임의의 것에 적용될 수 있다.
본 발명과 관련하여 설명된 다양한 예시적인 제어 또는 감지 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 구성 요소, 또는 본 명세서에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(예를 들어, 디지털 신호 프로세서(DSP)와 마이크로프로세서의 조합, 다중 마이크로프로세서, DSP 코어와 연계된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 명세서에 설명된 기능(예를 들어, 제어 기능, 감지 기능, 판독/기록 기능)은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 또한, 청구범위를 포함하여 본 명세서에 사용된 항목 목록(예를 들어, "적어도 하나" 또는 "하나 이상"과 같은 어구로 시작되는 항목 목록)에서 사용된 "또는"이라는 용어는 예를 들어, A, B 또는 C 중 적어도 하나의 항목이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 항목을 나타낸다. 또한, 본 명세서에 사용된 "~에 기초하여"라는 어구는 닫힌 조건 세트를 언급하는 것으로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로 설명된 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B에 기초할 수 있다. 다시 말해서, 본 명세서에 사용된 "~에 기초하여"라는 어구는 "~에 적어도 부분적으로 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자라면 본 발명을 제조하거나 사용할 수 있도록 제공된다. 본 발명에 대한 다양한 수정은 이 기술 분야에 통상의 지식을 가진 자에게 명백할 것이며, 본 명세서에 한정된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 최광의 범위에 따라야 한다.

Claims (36)

  1. 전자 디바이스를 제조하는 방법으로서,
    기판 상에 제1 액세스 라인 층을 형성하고 상기 제1 액세스 라인 층 상에 제1 자가-선택 메모리 스택을 형성하는 단계 - 상기 제1 자가-선택 메모리 스택은 장벽 물질 층을 포함함 - ;
    제1 에칭 동작에서, 상기 제1 액세스 라인 층 및 상기 제1 자가-선택 메모리 스택을 에칭하여 상기 기판 상에 제1 방향으로 연장되는 제1 행 세트를 형성하는 단계로서, 상기 제1 행 세트의 각 행은 상기 제1 액세스 라인 층과 상기 제1 자가-선택 메모리 스택의 나머지 부분을 포함하는, 상기 제1 액세스 라인 층 및 상기 제1 자가-선택 메모리 스택을 에칭하여 상기 제1 행 세트를 형성하는 단계;
    상기 제1 행 세트 상에 제2 액세스 라인 층 및 제2 자가-선택 메모리 스택을 형성하는 단계;
    제2 에칭 동작에서, 상기 제2 액세스 라인 층 및 상기 제2 자가-선택 메모리 스택을 에칭하여 상기 제1 행 세트 상에 제2 방향으로 연장되는 제1 열 세트를 형성하는 단계로서, 상기 제1 열 세트의 각 열은 상기 제2 액세스 라인 층 및 상기 제2 자가-선택 메모리 스택의 나머지 부분을 포함하는, 상기 제2 액세스 라인 층 및 상기 제2 자가-선택 메모리 스택을 에칭하여 상기 제1 열 세트를 형성하는 단계; 및
    상기 제2 에칭 동작에서, 상기 제1 열 세트의 인접한 열들 사이에 위치된 상기 제1 행 세트 부분을 에칭하여 제1 메모리 셀 세트를 형성하는 단계 - 상기 제1 행 세트 부분을 에칭하는 단계는 상기 제1 자가-선택 메모리 스택의 일부분을 에칭하는 단계와 상기 제1 액세스 라인 층을 위한 분기(shunt)로서 상기 제1 자가-선택 메모리 스택의 상기 장벽 물질 층의 나머지 부분을 남기고 상기 제1 자가-선택 메모리 스택의 상기 장벽 물질 층을 에칭하는 동안 상기 제2 에칭 동작을 중지하는 단계를 포함함 -;
    를 포함하는, 전자 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 열 세트 상에 제3 액세스 라인 층을 형성하는 단계;
    제3 에칭 동작에서, 상기 제3 액세스 라인 층을 에칭하여 상기 제1 열 세트 상에 상기 제1 방향으로 연장되는 제2 행 세트를 형성하는 단계로서, 상기 제2 행 세트의 각 행은 상기 제3 액세스 라인 층을 포함하는, 상기 제3 액세스 라인 층을 에칭하여 상기 제2 행 세트를 형성하는 단계; 및
    상기 제3 에칭 동작에서, 상기 제2 행 세트의 인접한 행들 사이에 위치된 상기 제1 열 세트 부분을 에칭하여 제2 메모리 셀 세트를 형성하는 단계를 더 포함하는, 전자 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제1 열 세트 상에 제3 액세스 라인 층 및 제3 자가-선택 메모리 스택을 형성하는 단계;
    제3 에칭 동작에서, 상기 제3 액세스 라인 층 및 상기 제3 자가-선택 메모리 스택을 에칭하여 상기 제1 열 세트 상에 상기 제1 방향으로 연장되는 제2 행 세트를 형성하는 단계로서, 상기 제2 행 세트의 각 행은 상기 제3 액세스 라인 층 및 상기 제3 자가-선택 메모리 스택을 포함하는, 상기 제3 액세스 라인 층 및 상기 제3 자가-선택 메모리 스택을 에칭하여 상기 제2 행 세트를 형성하는 단계; 및
    상기 제3 에칭 동작에서, 상기 제1 열 세트의 인접한 열들 위에 위치된 상기 제2 행 세트 부분을 에칭하여 제2 메모리 셀 세트를 형성하는 단계를 더 포함하는, 전자 디바이스를 제조하는 방법.
  4. 제3항에 있어서,
    상기 제2 행 세트 상에 제4 액세스 라인 층을 형성하는 단계;
    제4 에칭 동작에서, 상기 제4 액세스 라인 층을 에칭하여 상기 제2 행 세트 상에 상기 제2 방향으로 연장되는 제2 열 세트를 형성하는 단계로서, 상기 제2 열 세트의 각 열은 상기 제4 액세스 라인 층을 포함하는, 상기 제4 액세스 라인 층을 에칭하여 상기 제2 열 세트를 형성하는 단계; 및
    상기 제4 에칭 동작에서, 상기 제2 열 세트의 인접한 열들 위에 위치된 상기 제2 행 세트 부분을 에칭하여 제3 메모리 셀 세트를 형성하는 단계를 더 포함하는, 전자 디바이스를 제조하는 방법.
  5. 제1항에 있어서, 상기 장벽 물질 층은 제1 칼코게나이드 유리 층의 아래에 및 상기 제1 칼코게나이드 유리 층과 접촉하며, 상기 제1 자가-선택 메모리 스택은 상기 제1 칼코게나이드 유리 층 위에 있고 그리고 상기 제1 칼코게나이드 유리 층과 접촉하는 제2 장벽 물질 층을 더 포함하는, 전자 디바이스를 제조하는 방법.
  6. 제5항에 있어서, 상기 제2 에칭 동작은,
    상기 제2 자가-선택 메모리 스택을 통해 및 상기 제1 열 세트의 인접한 열들 아래 및 사이의 상기 제1 자가-선택 메모리 스택 부분을 통해 에칭하는 단계;
    상기 제2 에칭 동작에서 상기 제1 칼코게나이드 유리 층과 접촉하는 상기 장벽 물질 층에 도달한 것을 검출하는 단계로서, 상기 제1 자가-선택 메모리 스택은 상기 제1 칼코게나이드 유리 층을 포함하는, 상기 검출하는 단계; 및
    상기 제2 에칭 동작을 정지시키는 단계를 포함하는, 전자 디바이스를 제조하는 방법.
  7. 제5항에 있어서, 상기 제2 에칭 동작은,
    상기 제2 자가-선택 메모리 스택을 통해 및 상기 제1 열 세트의 인접한 열들 아래 및 사이의 상기 제1 자가-선택 메모리 스택 부분을 통해 에칭하는 단계;
    상기 제2 에칭 동작에서 제1 칼코게나이드 유리 층과 접촉하는 상기 제2 장벽 물질 층에 도달한 것을 검출하는 단계로서, 상기 제1 자가-선택 메모리 스택은 상기 제1 칼코게나이드 유리 층을 포함하는, 상기 검출하는 단계; 및
    상기 제2 에칭 동작을 정지시키는 단계를 포함하는, 전자 디바이스를 제조하는 방법.
  8. 제1항에 있어서, 상기 제1 열 세트의 각 열의 폭은 상기 제1 열 세트의 각 열 아래에 위치된 각각의 메모리 요소의 폭과 동일한 폭인, 전자 디바이스를 제조하는 방법.
  9. 제8항에 있어서, 각 열의 폭은 각 행의 폭과 동일한 폭인, 전자 디바이스를 제조하는 방법.
  10. 제8항에 있어서, 각 열의 폭은 각 행의 폭과 상이한 폭인, 전자 디바이스를 제조하는 방법.
  11. 제1항에 있어서, 상기 제2 액세스 라인 층은 상기 제1 열 세트의 각 열 아래에 위치된 상기 제1 메모리 셀 세트의 메모리 셀의 열을 위한 상부 액세스 라인을 형성하고, 상기 제2 자가-선택 메모리 스택을 사용하여 형성된 제2 메모리 셀 세트의 제2 열을 위한 하부 액세스 라인을 형성하는, 전자 디바이스를 제조하는 방법.
  12. 제11항에 있어서, 상기 제2 액세스 라인은 단일 증착 공정으로 형성되고, 상기 제2 에칭 공정의 일부로서 단일 에칭 공정으로 에칭되는, 전자 디바이스를 제조하는 방법.
  13. 제1항에 있어서, 상기 제1 자가-선택 메모리 스택은 선택 및 저장을 위해 제1 칼코게나이드 유리 층을 포함하고, 상기 제2 자가-선택 메모리 스택은 선택 및 저장을 위해 제2 칼코게나이드 유리 층을 포함하는, 전자 디바이스를 제조하는 방법.
  14. 제13항에 있어서, 상기 제1 에칭 동작은 상기 제1 자가-선택 메모리 스택의 측벽을 노출시키고, 상기 제2 에칭 동작은 상기 제2 자가-선택 메모리 스택의 측벽을 노출시키고, 상기 방법은,
    상기 제1 자가-선택 메모리 스택의 상기 측벽과 접촉하는 제1 밀봉 층을 형성하는 단계로서, 상기 제1 밀봉 층은 상기 제1 칼코게나이드 유리 층의 화학적 조성을 유지하도록 구성된, 상기 제1 밀봉 층을 형성하는 단계; 및
    상기 제2 자가-선택 메모리 스택의 상기 측벽과 접촉하는 제2 밀봉 층을 형성하는 단계로서, 상기 제2 밀봉 층은 상기 제2 칼코게나이드 유리 층의 화학적 조성을 유지하도록 구성된, 상기 제2 밀봉 층을 형성하는 단계를 더 포함하는, 전자 디바이스를 제조하는 방법.
  15. 제14항에 있어서,
    상기 제1 밀봉 층을 형성한 후, 상기 제1 행 세트의 행들 사이에 유전체 물질을 증착하는 단계; 및
    상기 제2 밀봉 층을 형성한 후, 상기 제1 열 세트의 열들 사이에 상기 유전체 물질을 증착하는 단계를 더 포함하는, 전자 디바이스를 제조하는 방법.
  16. 제15항에 있어서,
    제1 온도에서 상기 제1 밀봉 층 및 상기 제2 밀봉 층을 형성하는 단계; 및
    상기 제1 온도보다 더 큰 제2 온도에서 상기 유전체 물질을 증착하는 단계를 더 포함하는, 전자 디바이스를 제조하는 방법.
  17. 메모리 디바이스로서,
    제1 자가-선택 메모리 요소를 각각 포함하는 제1 메모리 셀 어레이로서, 제1 방향으로 연장되는 제1 복수의 열, 제2 방향으로 연장되는 제1 복수의 행, 및 상기 제1 메모리 셀 어레이의 액세스 라인들의 위에 있고 그리고 상기 제1 메모리 셀 어레이의 액세스 라인들과 접촉하는 장벽 물질을 포함하는 상기 제1 메모리 셀 어레이 - 상기 제1 메모리 셀 어레이를 위한 액세스 라인들 위의 상기 장벽 물질은 상기 액세스 라인들을 위한 분기를 포함하며, 상기 분기는 상기 제1 메모리 셀 어레이의 메모리 셀들 아래의 제1 두께 및 상기 제1 메모리 셀 어레이의 메모리 셀들 사이에 상기 제1 두께와는 상이한 제2 두께를 가짐 -; 및
    제2 자가-선택 메모리 요소를 각각 포함하는 제2 메모리 셀 어레이로서, 상기 제2 메모리 셀 어레이는 상기 제1 방향으로 연장되는 제2 복수의 열, 및 상기 제2 방향으로 연장되는 제2 복수의 행을 갖고, 상기 제2 메모리 셀 어레이는 상기 제1 메모리 셀 어레이 위에 놓이고, 상기 제2 복수의 열 각각은 상기 제1 복수의 열의 각 열 위에 놓이고, 상기 제1 복수의 열의 각 열의 폭은 상기 제2 복수의 열의 각 열의 폭과 동일한 폭인, 상기 제2 메모리 셀 어레이를 포함하는, 메모리 디바이스.
  18. 제17항에 있어서,
    상기 제1 복수의 행의 각 행의 각 메모리 셀의 하부 부분과 결합된 제1 복수의 액세스 라인;
    상기 제1 복수의 열의 각 열의 각 메모리 셀의 상부 부분과 결합되고, 상기 제2 복수의 열의 각 열의 각 메모리 셀의 하부 부분과 결합된 제2 복수의 액세스 라인; 및
    상기 제2 복수의 행의 각 행의 각 메모리 셀의 상부 부분과 결합된 제3 복수의 액세스 라인을 더 포함하는 메모리 디바이스.
  19. 제18항에 있어서, 상기 제1 복수의 열, 상기 제2 복수의 액세스 라인 및 상기 제2 복수의 열은 자가-정렬되는, 메모리 디바이스.
  20. 제18항에 있어서, 상기 제1 복수의 열, 상기 제2 복수의 액세스 라인 및 상기 제2 복수의 열은 동일한 패터닝 정렬 및 동일한 폭을 갖는, 메모리 디바이스.
  21. 제18항에 있어서, 상기 제2 복수의 액세스 라인은 층 내에 경계가 없는 금속 물질을 포함하는, 메모리 디바이스.
  22. 제17항에 있어서, 상기 제1 자가-선택 메모리 요소는 선택 및 저장을 위해 제1 칼코게나이드 유리 층을 포함하고, 상기 제2 자가-선택 메모리 요소는 선택 및 저장을 위해 제2 칼코게나이드 유리 층을 포함하는, 메모리 디바이스.
  23. 제22항에 있어서,
    상기 제1 자가-선택 메모리 요소의 측벽과 접촉하는 제1 밀봉 층으로서, 상기 제1 칼코게나이드 유리 층의 화학적 조성을 유지하도록 구성된 상기 제1 밀봉 층; 및
    상기 제2 자가-선택 메모리 요소의 측벽과 접촉하는 제2 밀봉 층으로서, 상기 제1 칼코게나이드 유리 층의 화학적 조성을 유지하도록 구성된 상기 제2 밀봉 층을 더 포함하는, 메모리 디바이스.
  24. 제23항에 있어서,
    상기 제1 밀봉 층에 인접하여 증착된 유전체 물질을 더 포함하고;
    상기 유전체 물질은 상기 제2 밀봉 층에 인접하여 증착된, 메모리 디바이스.
  25. 메모리 디바이스로서,
    제1 액세스 라인, 제2 액세스 라인 및 제3 액세스 라인을 갖는 3차원 크로스-포인트 아키텍처로 배열된 복수의 필라(pillar)들을 포함하고, 각각의 필라는,
    상기 제1 액세스 라인 위에 있고 그리고 상기 제1 액세스 라인과 접촉하는 장벽 물질 - 상기 제1 액세스 라인 위의 상기 장벽 물질은 제1 액세스 라인을 위한 분기를 포함하며, 상기 분기는 상기 복수의 필라들 각각에 제1 두께를 가지고 상기 복수의 필라들 각각의 사이에 상기 제1 두께와 상이한 제2 두께를 가짐-;
    상기 제1 액세스 라인 및 상기 제2 액세스 라인에 결합된 제1 메모리 저장 요소; 및
    상기 제2 액세스 라인 및 상기 제3 액세스 라인에 결합된 제2 메모리 저장 요소를 포함하고,
    상기 제1 메모리 저장 요소, 상기 제2 액세스 라인 및 상기 제2 메모리 저장 요소는 상기 각각의 필라의 폭에 대응하는 제1 방향으로 자가-정렬된, 메모리 디바이스.
  26. 제25항에 있어서, 상기 제2 메모리 저장 요소는 상기 제1 방향과 실질적으로 직교하는 제2 방향으로 제2 폭을 갖고, 상기 제2 폭은 상기 제1 방향으로 상기 각각의 필라의 폭과는 다른, 메모리 디바이스.
  27. 제25항에 있어서, 상기 제1 메모리 저장 요소 및 상기 제2 메모리 저장 요소 각각은 자가-선택 메모리 저장 요소를 포함하는, 메모리 디바이스.
  28. 제25항에 있어서, 상기 제1 메모리 저장 요소 및 상기 제2 메모리 저장 요소 각각은 칼코게나이드 유리를 포함하는, 메모리 디바이스.
  29. 제25항에 있어서, 상기 제1 메모리 저장 요소는 3차원 크로스 포인트 메모리 아키텍처의 제1 데크(deck)를 포함하고, 상기 제2 메모리 저장 요소는 상기 3차원 크로스 포인트 메모리 아키텍처의 제2 데크를 포함하는, 메모리 디바이스.
  30. 제25항에 있어서, 상기 제2 액세스 라인은 층 내에 경계가 없는 금속 물질을 포함하는, 메모리 디바이스.
  31. 전자 디바이스를 제조하는 방법으로서,
    3차원 크로스 포인트 메모리의 복수의 적층된 데크를 제어하기 위한 제어 회로부를 기판 상에 형성하는 단계로서, 상기 복수의 적층된 데크는 N개의 데크를 포함하는, 상기 제어 회로부를 형성하는 단계 - 상기 복수의 적층된 데크의 적층된 데크 각각은 적어도 자가-선택 메모리 스택을 포함하며, 상기 자가-선택 메모리 스택은 상기 복수의 적층된 데크의 하나 이상의 액세스 라인을 위한 분기로서 부분적으로 에칭된 연속되는 장벽 물질 층을 포함함 -; 및
    N+1개의 마스크 동작 및 N+1개의 에칭 동작을 사용하여 상기 복수의 적층된 데크의 적어도 일부를 상기 제어 회로부의 적어도 일부 위에 형성하는 단계를 포함하는, 전자 디바이스를 제조하는 방법.
  32. 제31항에 있어서, 상기 복수의 적층 데크를 형성하는 단계는,
    각각이 제1 액세스 라인 층 및 제1 자가-선택 메모리 스택을 포함하는, 상기 복수의 적층된 데크의 제1 데크의 제1 복수의 행을 형성하는 단계;
    상기 제1 복수의 행 상에 제2 액세스 라인 층을 형성하고 상기 제2 액세스 라인 층 상에 제2 자가-선택 메모리 스택을 형성하는 단계;
    상기 제2 자가-선택 메모리 스택 상에 제1 복수의 열을 패터닝하는 단계; 및
    단일 에칭 동작에서, 상기 제2 자가-선택 메모리 스택, 상기 제2 액세스 라인 층, 및 상기 제1 복수의 열의 인접한 열들 사이에 위치된 상기 제1 자가-선택 메모리 스택 부분을 에칭하는 단계를 포함하는, 전자 디바이스를 제조하는 방법.
  33. 전자 메모리 장치로서,
    제1 액세스 라인과 제2 액세스 라인 사이에 결합된 제1 자가-선택 메모리 저장 요소를 포함하는 제1 메모리 셀;
    제2 자가-선택 메모리 저장 요소를 포함하는 제2 메모리 셀로서, 상기 제2 액세스 라인과 제3 액세스 라인 사이에 결합된 상기 제2 메모리 셀;
    상기 제1 액세스 라인과 상기 제2 액세스 라인 사이에 결합된 제3 메모리 셀;
    상기 제1 액세스 라인 위에 있고 그리고 상기 제1 액세스 라인과 접촉하는 장벽 물질 - 상기 제1 액세스 라인 위의 상기 장벽 물질은 상기 제1 메모리 셀 아래의 제1 두께 및 상기 제1 메모리 셀 및 상기 제3 메모리 셀 사이의 상기 제1 두께와 상이한 제2 두께를 가짐 -; 및
    상기 제1 메모리 셀 및 상기 제2 메모리 셀과 전자 통신하는 제어기를 포함하고;
    상기 제2 자가-선택 메모리 저장 요소는 상기 제1 자가-선택 메모리 저장 요소 위에 놓이고,
    상기 제2 액세스 라인은 층 내에 경계가 없는 금속 물질을 포함하는, 전자 메모리 장치.
  34. 제33항에 있어서, 상기 제1 자가-선택 메모리 저장 요소, 상기 제2 자가-선택 메모리 저장 요소 및 상기 제2 액세스 라인은 제1 방향으로 동일한 폭을 갖는, 전자 메모리 장치.
  35. 제33항에 있어서, 상기 제2 자가-선택 메모리 저장 요소는 제1 방향과 실질적으로 직교하고 상기 제1 방향의 제1 폭과 다른 제2 방향의 제2 폭을 갖는, 전자 메모리 장치.
  36. 제33항에 있어서, 상기 제1 자가-선택 메모리 저장 요소, 상기 제2 자가-선택 메모리 저장 요소 및 상기 제2 액세스 라인은 제1 방향으로 자가-정렬되는, 전자 메모리 장치.
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