CN114303242A - 具有双晶体管存储器单元及存取线路板的存储器装置 - Google Patents

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Abstract

一些实施例包含设备及方法，其使用衬底、具有垂直于所述衬底的长度的支柱、第一导电板、第二导电板、位于所述第一导电板与所述第二导电板之间且与所述第一导电板及所述第二导电板电分开的存储器单元，及导电连接。所述第一导电板位于所述设备的第一层级中且通过位于所述第一层级中的第一电介质与所述支柱分开。所述第二导电板位于所述设备的第二层级中且通过位于所述第二层级中的第二电介质与所述支柱分开。所述存储器单元包含位于所述第一层级与所述第二层级之间的所述设备的第三层级中且与所述支柱及所述导电连接接触的第一半导体材料，及位于所述第一层级与所述第二层级之间的所述设备的第四层级中且与所述支柱接触的第二半导体材料。

Description

具有双晶体管存储器单元及存取线路板的存储器装置
优先权申请案
本申请案要求2019年8月28日提交的第62/892,995号美国临时申请案的优先权权益，所述美国临时申请案以全文引用的方式并入本文中。
背景技术
存储器装置广泛用于计算机及许多其它电子物品中以存储信息。通常将存储器装置分类成两个类型：易失性存储器装置及非易失性存储器装置。存储器装置通常具有用以存储信息的众多存储器单元。在易失性存储器装置中，如果供应电力从存储器装置断开，则存储于存储器单元中的信息丢失。在非易失性存储器装置中，即使供应电力从存储器装置断开，存储于存储器单元中的信息仍保留。
本文中的描述涉及易失性存储器装置。大部分常规易失性存储器装置将信息以电荷形式存储于包含于存储器单元中的电容器结构中。随着对装置存储密度的需求增大，许多常规技术提供缩小存储器单元的大小以便增加给定装置区的装置存储密度的方法。然而，如果存储器单元大小待缩小到某尺寸，则物理限制及制造约束可能会对此类常规技术构成挑战。不同于一些常规存储器装置，本文中所描述的存储器装置包含可克服常规技术所面临的挑战的特征。
附图说明
图1展示根据本文中所描述的一些实施例的呈包含易失性存储器单元的存储器装置的形式的设备的框图。
图2展示根据本文中所描述的一些实施例的存储器装置的一部分的示意图，所述存储器装置包含二晶体管(2T)存储器单元的存储器阵列。
图3展示根据本文中所描述的一些实施例的图2的存储器装置，包含在存储器装置的读取操作期间使用的实例电压。
图4展示根据本文中所描述的一些实施例的图2的存储器装置，包含在存储器装置的写入操作期间使用的实例电压。
图5展示根据本文中所描述的一些实施例的图2的存储器装置，其包含在Y方向上的额外存储器单元。
图6到图12展示根据本文中所描述的一些实施例的包含存储器单元的多个叠组的存储器装置的结构的不同视图。
图13到图18展示根据本文中所描述的一些实施例的包含存储器单元的多个叠组及垂直共同导电连接的存储器装置的结构的不同视图。
具体实施方式
本文中所描述的存储器装置包含易失性存储器单元，其中所述存储器单元中的每一者可包含两个晶体管(2T)。两个晶体管中的一者具有电荷存储结构，所述电荷存储结构可形成存储器单元的存储器元件以存储信息。本文中所描述的存储器装置可具有允许存储器装置的大小相对小于类似的常规存储器装置的大小的结构(例如，4F2单元占据面积)。所描述存储器装置可包含单条所存取线(例如，字线)以控制存储器单元的两个晶体管。此可导致减少功率耗散且改善处理。所描述存储器装置的存储器单元中的每一者可包含交叉点增益单元结构(及交叉点操作)，使得可在存储器装置的操作(例如，读取或写入操作)期间使用单条存取线(例如，字线)及单条数据线(例如，位线)存取存储器单元。另外，所描述存储器装置可具有存储器单元的多个叠组，其中所述叠组可共同形成。这可降低存储器装置的成本(例如，每位的成本)。下文参看图1到图18论述所描述存储器装置及其变型的其它改善及益处。
图1展示根据本文中所描述的一些实施例的呈包含易失性存储器单元的存储器装置100的形式的设备的框图。存储器装置100包含存储器阵列101，所述存储器阵列可含有存储器单元102。存储器装置100可包含易失性存储器装置，使得存储器单元102可为易失性存储器单元。存储器装置100的实例包含动态随机存取存储器(DRAM)装置。如果供应电力(例如，供应电压Vcc)从存储器装置100断开，则存储于存储器装置100的存储器单元102中的信息可丢失(例如，无效)。在下文中，供应电压Vcc被称作表示一些电压电平；然而，这些电压电平不限于存储器装置(例如，存储器装置100)的供应电压(例如，Vcc)。举例来说，如果存储器装置(例如，存储器装置100)具有基于供应电压Vcc产生内部电压的内部电压产生器(图1中未图示)，则可使用此内部电压而非供应电压Vcc。
在存储器装置100的物理结构中，存储器单元102中的每一者可包含在存储器装置100的衬底(例如，半导体衬底)上方的不同层级中垂直地形成(例如，堆叠于不同层上)的晶体管(例如，两个晶体管)。存储器装置100还可包含存储器单元的多个层级(例如，多个叠组)，其中存储器单元的一个层级(例如，一个叠组)可形成于额外存储器单元的另一层级(例如，另一叠组)上方(例如，堆叠于另一层级上)。包含存储器单元102的存储器阵列101的结构可包含下文参看图2到图18所描述的存储器阵列及存储器单元的结构。
如图1中所展示，存储器装置100可包含存取线104(例如，“字线”)及数据线(例如，位线)105。存储器装置100可使用存取线104上的信号(例如，字线信号)以存取存储器单元102，且使用数据线105上的信号以提供待存储(例如，写入)于存储器单元102中或从存储器单元读取(例如，感测)的信息(例如，数据)。
存储器装置100可包含用以接收线(例如，地址线)107上的地址信息ADDR(例如，行地址信号及列地址信号)的地址寄存器106。存储器装置100可包含可操作以解码来自地址寄存器106的地址信息ADDR的行存取电路系统(例如，X解码器)108及列存取电路系统(例如，Y解码器)109。基于经解码地址信息，存储器装置100可确定待在存储器操作期间存取哪些存储器单元102。存储器装置100可执行用以将信息存储于存储器单元102中的写入操作及用以读取(例如，感测)存储器单元102中的信息(例如，先前存储的信息)的读取操作。存储器装置100还可执行用以刷新存储于存储器单元102中的信息的值(例如，使所述值保持有效)的操作(例如，刷新操作)。存储器单元102中的每一者可经配置以存储信息，所述信息可表示至多一个位(例如，具有二进制0(“0”)或二进制1(“1”)的单个位)，或多于一个位(例如，具有至少两个二进制位的组合的多个位)。
存储器装置100可接收供应电压，包含分别在线130及132上的供应电压Vcc及Vss。供应电压Vss可在接地电位(例如，具有大约零伏特的值)下操作。供应电压Vcc可包含从例如电池或交流电到直流电(AC到DC)转换器电路系统的外部电源供应到存储器装置100的外部电压。
如图1中所展示，存储器装置100可包含存储器控制单元118，所述存储器控制单元包含用以基于线(例如，控制线)120上的控制信号控制存储器装置100的存储器操作(例如，读取及写入操作)的电路系统(例如，硬件组件)。线120上的信号的实例包含行存取选通信号RAS*、列存取选通信号CAS*、写入启用信号WE*、芯片选择信号CS*、时钟信号CK及时钟启用信号CKE。这些信号可为提供到DRAM装置的信号的部分。
如图1中所展示，存储器装置100可包含可携载信号DQ0到DQN的线(例如，全域数据线)112。在读取操作中，提供到线112的信息(从存储器单元102读取)(呈信号DQ0到DQN的形式)的值(例如，“0”或“1”)可基于数据线105上的信号的值。在写入操作中，提供到数据线105的信息(待存储于存储器单元102中)的值(例如，“0”或“1”)可基于线112上的信号DQ0到DQN的值。
存储器装置100可包含感测电路系统103、选择电路系统115及输入/输出(I/O)电路系统116。列存取电路系统109可基于地址信号ADDR选择性地启动线(例如，选择线)上的信号。选择电路系统115可对线114上的信号作出响应以选择数据线105上的信号。数据线105上的信号可表示待存储于存储器单元102中的信息的值(例如，在写入操作期间)或从存储器单元102读取(例如，感测)的信息的值(例如，在读取操作期间)。
I/O电路系统116可操作以将从存储器单元102读取的信息提供到线112(例如，在读取操作期间)，且将来自线112的信息(例如，由外部装置提供)提供到数据线105以存储于存储器单元102中(例如，在写入操作期间)。线112可包含存储器装置100内的节点或封装上的接脚(或焊球)，存储器装置100可驻留于所述封装中。存储器装置100外部的其它装置(例如，硬件存储器控制器或硬件处理器)可经由线107、112及120与存储器装置100通信。
存储器装置100可包含其它组件，所述组件在图1中未图示以免混淆本文中所描述的实例实施例。存储器装置100的至少一部分(例如，存储器阵列101的一部分)可包含类似于或相同于下文参看图2到图18所描述的存储器装置中的任一者的结构及操作。
图2展示根据本文中所描述的一些实施例的包含2T存储器单元的存储器阵列201的存储器装置200的一部分的示意图。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列201可形成图1的存储器阵列101的部分。如图2中所展示，存储器装置200可包含存储器单元210到215，所述存储器单元为易失性存储器单元(例如，DRAM单元)。为简单起见，存储器单元210到215当中的类似或相同元件被给予相同标记。
图2仅展示在X方向及Z方向上的存储器单元的一部分，所述方向可对应于存储器装置200的结构(物理结构)的方向。然而，存储器装置200还包含位于Y方向上的额外存储器单元(未展示)。图5(下文描述)展示此类额外存储器单元中的一些。
如图2中所示，存储器单元210到215中的每一者可包含两个晶体管T1及T2。因此，存储器单元210到215中的每一者可被称作2T存储器单元(例如，2T增益单元)。晶体管T1及T2中的每一者可包含场效晶体管(FET)。作为实例，晶体管T1可为p沟道FET(PFET)，且晶体管T2可为n沟道FET(NFET)。晶体管T1的部分可包含p沟道金属氧化物半导体(PMOS)晶体管FET(PFET)的结构。因此，晶体管T1可包含类似于PMOS晶体管的操作的操作。晶体管T2的部分可包含n沟道金属氧化物半导体(NMOS)的结构。因此，晶体管T2可包含类似于NMOS晶体管的操作的操作。
存储器装置200的晶体管T1可包含基于电荷存储器的结构(例如，基于浮动栅极)。如图2中所展示，存储器单元210到215中的每一者可包含电荷存储结构202，所述电荷存储结构可包含晶体管T1的浮动栅极。电荷存储结构202可形成存储器单元210到215当中的相应存储器单元的存储器元件。电荷存储结构202可存储电荷。存储于存储器单元210到215当中的特定存储器单元中的信息的值(例如，“0”或“1”)可基于彼特定存储器单元的电荷存储结构202中的电荷的量。
如图2中所展示，存储器单元210到215当中的特定存储器单元的晶体管T2(例如，晶体管T2的沟道区域)可电耦合到(例如，直接耦合到)彼特定存储器单元的电荷存储结构202。因此，在存储器装置200的操作(例如，写入操作)期间，电路路径(例如，电流路径)可直接形成于特定存储器单元的晶体管T2与彼特定存储器单元的电荷存储结构202之间。
存储器单元210到215可布置于存储器单元群组2010及2011中。图2展示两个存储器单元群组(例如，2010及2011)作为实例。然而，存储器装置200可包含多于两个存储器单元群组。存储器单元群组2010及2011可包含相同数目个存储器单元。举例来说，存储器单元群组2010可包含存储器单元210、212及214，且存储器单元群组2011可包含存储器单元211、213及215。图2在存储器单元群组2010及2011中的每一者中展示三个存储器单元作为实例。存储器单元群组2010及2011中的存储器单元的数目可不同于三个。
存储器装置200可执行用以将信息存储于存储器单元210到215中的写入操作及用以从存储器单元210到215读取(例如，感测)信息的读取操作。存储器装置200可经配置以作为DRAM装置操作。然而，不同于将信息存储于例如用于电容器的容器的结构中的一些常规DRAM装置，存储器装置200可将呈电荷的形式的信息存储于电荷存储结构202(其可为浮动栅极结构)中。如上文所提及，电荷存储结构202可为晶体管T1的浮动栅极。在存储器装置200的操作(例如，读取或写入操作)期间，存取线(例如，单条存取线)及数据线(例如，单条数据线)可用以存取选定存储器单元(例如，目标存储器单元)。
如图2中所展示，存储器装置200可包含可携载相应信号(例如，字线信号)WL1、WL2及WLn的存取线(例如，字线)241、242及243。存取线241、242及243可用以存取两个存储器单元群组2010及2011。存取线241、242及243中的每一者可结构化为至少一条导线(一条导线或可电耦合(例如，短接)到彼此的多条导线)。可在存储器装置200的操作(例如，读取或写入操作)期间选择性地启动(例如，一次一条地启动)存取线241、242及243，以存取存储器单元210到215当中的选定存储器单元(或多个选定存储器单元)。选定单元可被称作目标单元。在读取操作中，可从选定存储器单元(或多个选定存储器单元)读取信息。在写入操作中，信息可存储于选定存储器单元(或多个选定存储器单元)中。
在存储器装置200中，单条存取线(例如，单条字线)可用以在存储器装置200的读取或写入操作期间控制(例如，接通或断开)相应存储器单元的晶体管T1及T2。一些常规存储器装置可在读取及写入操作期间使用多条(例如，两条分开的)存取线以控制对相应存储器单元的存取。相较于此类常规存储器装置(将多条存取线用于同一存储器单元)，存储器装置200使用存储器装置200中的单条存取线(例如，共享存取线)以控制相应存储器单元的两个晶体管T1及T2，从而存取相应存储器单元。此技术可节省空间且简化存储器装置200的操作。另外，一些常规存储器装置可使用多条数据线以存取选定存储器单元(例如，在读取操作期间)，从而从选定存储器单元读取信息。在存储器装置200中，单条数据线(例如，数据线221或222)可用以存取选定存储器单元(例如，在读取操作期间)，从而从选定存储器单元读取信息。相较于常规存储器装置使用多条数据线以存取选定存储器单元，此还可简化存储器装置200的结构、操作或其两者。
在存储器装置200中，晶体管T1及T2中的每一者的栅极可为相应存取线(例如，相应字线)的部分。如图2中所展示，存储器单元210的晶体管T1及T2中的每一者的栅极可为存取线241的部分。存储器单元211的晶体管T1及T2中的每一者的栅极可为存取线241的部分。举例来说，在存储器装置200的结构中，形成存取线241的导电材料(或多种材料)的四个不同部分可分别形成存储器单元210的晶体管T1及T2的栅极以及存储器单元211的晶体管T1及T2的栅极(例如，四个栅极)。
存储器单元212的晶体管T1及T2中的每一者的栅极可为存取线242的部分。存储器单元213的晶体管T1及T2中的每一者的栅极可为存取线242的部分。举例来说，在存储器装置200的结构中，形成存取线242的导电材料(或多种材料)的四个不同部分可分别形成存储器单元212的晶体管T1及T2的栅极以及存储器单元213的晶体管T1及T2的栅极(例如，四个栅极)。
存储器单元214的晶体管T1及T2中的每一者的栅极可为存取线243的部分。存储器单元215的晶体管T1及T2中的每一者的栅极可为存取线243的部分。举例来说，在存储器装置200的结构中，形成存取线243的导电材料(或多种材料)的四个不同部分可分别形成存储器单元214的晶体管T1及T2的栅极以及存储器单元215的晶体管T1及T2的栅极(例如，四个栅极)。
存储器装置200可包含可携载相应信号(例如，位线信号)BL1及BL2的数据线(例如，位线)221及222。在读取操作期间，存储器装置200可使用数据线221以获得从存储器单元群组2010的选定存储器单元读取(例如，感测)的信息，且使用数据线222以从存储器单元群组2011的选定存储器单元读取信息。在写入操作期间，存储器装置200可使用数据线221以提供待存储于存储器单元群组2010的选定存储器单元中的信息，且使用数据线222以提供待存储于存储器单元群组2011的选定存储器单元中的信息。
存储器装置200可包含耦合到存储器单元210到215中的每一者的接地连接(例如，接地板)297。接地连接297可由可耦合到存储器装置200的接地端子的导电板(例如，导电材料层)结构化。作为实例，接地连接297可包含存储器装置的共同导电板(例如，形成于存储器单元(例如，存储器单元210到215)上方)。在此实例中，共同导电板可形成于存储器装置200的存储器单元(例如，存储器单元210到215)中的每一者的元件(例如，晶体管T1及T2)上方。
如图2中所展示，存储器单元210到215当中的特定存储器单元的晶体管T1(例如，晶体管T1的沟道区域)可电耦合到(例如，直接耦合到)接地连接297，且电耦合到(例如，直接耦合到)相应数据线(例如，数据线221或222)。因此，在对选定存储器单元执行的操作(例如，读取操作)期间，电路路径(例如，电流路径)可经由选定存储器单元的晶体管T1形成于相应数据线(例如，数据线221或222)与接地连接297之间。
存储器装置200可包含读取路径(例如，电路路径)。在读取操作期间从选定存储器单元读取的信息可经由耦合到选定存储器单元的读取路径获得。在存储器单元群组2010中，特定存储器单元(例如，存储器单元210、212或214)的读取路径可包含穿过彼特定存储器单元的晶体管T1的沟道区域、数据线221及接地连接297的电流路径(例如，读取电流路径)。在存储器单元群组2011中，特定存储器单元(例如，存储器单元211、213或215)的读取路径可包含穿过彼特定存储器单元的晶体管T1的沟道区域、数据线222及接地连接297的电流路径(例如，读取电流路径)。在晶体管T1为PFET(例如，PMOS)的实例中，读取路径中(例如，在读取操作期间)的电流可包含电洞传导(例如，在从数据线221穿过晶体管T1的沟道区域到接地连接297的方向上的电洞传导)。由于晶体管T1可用于读取路径中以在读取操作期间从相应存储器单元读取信息，因此晶体管T1可被称作读取晶体管且晶体管T1的沟道区域可被称作读取沟道区域。
存储器装置200可包含写入路径(例如，电路路径)。待在写入操作期间存储于选定存储器单元中的信息可经由耦合到选定存储器单元的写入路径提供到选定存储器单元。在存储器单元群组2010中，特定存储器单元的写入路径可包含彼特定存储器单元的晶体管T2(例如，可包含穿过晶体管T2的沟道区域的写入电流路径)以及数据线221。在存储器单元群组2011中，特定存储器单元(例如，存储器单元211、213或215)的写入路径可包含彼特定存储器单元的晶体管T2(例如，可包含穿过晶体管T2的沟道区域的写入电流路径)以及数据线222。在晶体管T2为NFET(例如，NMOS)的实例中，写入路径中的电流(例如，在写入操作期间)可包含电子传导(例如，在从数据线221穿过晶体管T2的沟道区域到电荷存储结构202的方向上的电子传导)。由于晶体管T2可用于写入路径中以在写入操作期间将信息存储于相应存储器单元中，因此晶体管T2可被称作写入晶体管且晶体管T1的沟道区域可被称作写入沟道区域。
晶体管T1及T2中的每一者可包含临限电压(Vt)。晶体管T1具有临限电压Vt1。晶体管T2具有临限电压Vt2。临限电压Vt1及Vt2的值可不同(为不等值)。举例来说，临限电压Vt2的值可大于临限电压Vt1的值。临限电压Vt1及Vt2的值的差允许在读取操作期间读取(例如，感测)存储于读取路径上的晶体管T1中的电荷存储结构202中的信息，而不影响(例如，不接通)写入路径(例如，穿过晶体管T2的路径)上的晶体管T2。此可防止电荷从电荷存储结构202经由写入路径的晶体管T2泄漏(例如，在读取操作期间)。
在存储器装置200的结构中，可形成(例如，工程设计)晶体管T1及T2使得晶体管T1的临限电压Vt1可小于零伏特(例如，Vt1<0V)，而无关于存储于晶体管T1的电荷存储结构202中的信息的值(例如，“0”或“1”)，且Vt1<Vt2。当具有值“0”的信息存储于电荷存储结构202中时，电荷存储结构202可处于状态“0”中。当具有值“1”的信息存储于电荷存储结构202中时，电荷存储结构202可处于状态“1”中。因此，在此结构中，临限电压Vt1及Vt2的值之间的关系可表示如下：用于状态“0”的Vt1<用于状态“1”的Vt1<0V，且Vt2＝0V(或替代地，Vt2>0V)。
在存储器装置200的替代结构中，可形成(例如，工程设计)晶体管T1及T2使得用于状态“0”的Vt1<用于状态“1”的Vt1，其中用于状态“0”的Vt1<0V(或替代地，用于状态“0”的Vt1＝0V)，用于状态“1”的Vt1>0V且Vt1<Vt2。
在另一替代结构中，可形成(例如，工程设计)晶体管T1及T2使得Vt1(用于状态“0”)<Vt1(用于状态“1”)，其中用于状态“0”的Vt1＝0V(或替代地，用于状态“0”的Vt1>0V)且Vt1<Vt2。
在存储器装置200的读取操作期间，一次仅可选择同一存储器单元群组的一个存储器单元以从选定存储器单元读取信息。举例来说，可在读取操作期间一次一个地选择存储器单元群组2010的存储器单元210、212及214以从选定存储器单元(例如，在此实例中为存储器单元210、212及214中的一者)读取信息。在另一实例中，可在读取操作期间一次一个地选择存储器单元群组2011的存储器单元211、213及215以从选定存储器单元(例如，在此实例中为存储器单元211、213及215中的一者)读取信息。
在读取操作期间，可同时选择(或替代地，可依序选择)共享同一存取线(例如，存取线241、242或243)的不同存储器单元群组(例如，存储器单元群组2010及2011)的存储器单元。举例来说，可在读取操作期间同时选择存储器单元210及211以从存储器单元210及211读取(例如，同时读取)信息。可在读取操作期间同时选择存储器单元212及213以从存储器单元212及213读取(例如，同时读取)信息。可在读取操作期间同时选择存储器单元214及215以从存储器单元214及215读取(例如，同时读取)信息。
在读取操作期间从存储器单元群组2010的选定存储器单元读取的信息的值可基于从读取路径(上文所描述)检测(例如，感测)到的电流的值而确定，所述读取路径包含数据线221、选定存储器单元(例如，存储器单元210、212或214)的晶体管T1以及接地连接297。在读取操作期间从存储器单元群组2011的选定存储器单元读取的信息的值可基于从读取路径检测(例如，感测)到的电流的值而确定，所述读取路径包含数据线222、选定存储器单元(例如，存储器单元211、213或215)的晶体管T1以及接地连接297。
存储器装置200可包含检测电路系统(未图示)，所述检测电路系统可在读取操作期间操作以检测(例如，感测)包含数据线221的读取路径上的电流(例如，电流I1，未图示)，且检测包含数据线222的读取路径上的电流(例如，电流I2，未图示)。所检测电流的值可基于存储于选定存储器单元中的信息的值。举例来说，取决于存储于存储器单元群组2010的选定存储器单元中的信息的值，数据线221上的所检测电流的值(例如，电流I1的值)可为零或大于零。类似地，取决于存储于存储器单元群组2011的选定存储器单元中的信息的值，数据线222之间的所检测电流的值(例如，电流I2的值)可为零或大于零。存储器装置200可包含用以将所检测电流的值转译成存储于选定存储器单元中的信息的值(例如，“0”、“1”或多位值的组合)的电路系统(未图示)。
在存储器装置200的写入操作期间，一次仅可选择同一存储器单元群组的一个存储器单元以将信息存储于选定存储器单元中。举例来说，可在写入操作期间一次一个地选择存储器单元群组2010的存储器单元210、212及214以将信息存储于选定存储器单元(例如，在此实例中为存储器单元210、212及214中的一者)中。在另一实例中，可在写入操作期间一次一个地选择存储器单元群组2011的存储器单元211、213及215以将信息存储于选定存储器单元(例如，在此实例中为存储器单元211、213及215中的一者)中。
在写入操作期间，可同时选择共享同一存取线(例如，存取线241、242或243)的不同存储器单元群组(例如，存储器单元群组2010及2011)的存储器单元。举例来说，可在写入操作期间同时选择存储器单元210及211以将信息存储(例如，同时存储)于存储器单元210及211中。可在写入操作期间同时选择存储器单元212及213以将信息存储(例如，同时存储)于存储器单元212及213中。可在写入操作期间同时选择存储器单元214及215以将信息存储(例如，同时存储)于存储器单元214及215中。
待在写入操作期间存储于存储器单元群组2010的选定存储器单元中的信息可经由写入路径(上文所描述)提供，所述写入路径包含数据线221以及选定存储器单元(例如，存储器单元210、212或214)的晶体管T2。待在写入操作期间存储于存储器单元群组2011的选定存储器单元中的信息可经由写入路径(上文所描述)提供，所述写入路径包含数据线222以及选定存储器单元(例如，存储器单元212、213或215)的晶体管T2。如上文所描述，存储于存储器单元210到215当中的特定存储器单元中的信息的值(例如，二进制值)可基于彼特定存储器单元的电荷存储结构202中的电荷量。
在写入操作中，可通过在写入路径上施加电压来改变选定存储器单元的电荷存储结构202中的电荷量(以反映存储于选定存储器单元中的信息的值)，所述写入路径包含彼特定存储器单元的晶体管T2及耦合到彼特定存储器单元的数据线(例如，数据线221或222)。举例来说，如果待存储于存储器单元210、212及214当中的选定存储器单元中的信息具有一个值(例如，“0”)，则具有一个值(例如，0V)的电压可施加于数据线221上(例如，将0V提供到信号BL1)。在另一实例中，如果待存储于存储器单元210、212及214当中的选定存储器单元中的信息具有另一值(例如，“1”)，则具有另一值的电压(例如，正电压)可施加于数据线221上(例如，将正电压提供到信号BL1)。因此，可通过在特定存储器单元的写入路径(包含晶体管T2)上提供待存储的信息(例如，呈电压的形式)来将信息存储(例如，直接存储)于彼特定存储器单元的电荷存储结构202中。
图3展示根据本文中所描述的一些实施例的图2的存储器装置200，包含在存储器装置200的读取操作期间使用的实例电压V1、V2及V3。图3的实例假定存储器单元210及211为读取操作期间的选定存储器单元(例如，目标存储器单元)，以读取(例如，感测)存储(例如，先前存储)于存储器单元210及211中的信息。假定存储器单元212到215为未选定存储器单元。此意谓在图3的实例中，不存取存储器单元212到215，且不读取存储于存储器单元212到215中的信息，而从存储器单元210及211读取信息。
在图3中，电压V1、V2及V3可表示在存储器装置200的读取操作期间施加到相应存取线241、242及243以及数据线221及222的不同电压。作为实例，电压V1、V2及V3可分别具有值-1V、0V及0.5V。用于本说明书中的电压的特定值仅为实例值。可使用不同值。举例来说，电压V1可具有负值范围(例如，电压V1的值可从-3V到-1V)。
在图3中所展示的读取操作中，电压V1可具有值(电压值)以接通存储器单元210及211(在此实例中为选定存储器单元)中的每一者的晶体管T1，且断开(禁用)存储器单元210及211中的每一者的晶体管T2。此允许从存储器单元210及211读取信息。电压V2可具有值使得断开(例如，禁用)存储器单元212到215(在此实例中为未选定存储器单元)中的每一者的晶体管T1及T2。电压V3可具有值，使得可在包含数据线221及存储器单元210的晶体管T1的读取路径以及包含数据线222及存储器单元212的晶体管T1的读取路径(分开的读取路径)上形成电流(例如，读取电流)。此允许分别检测耦合到存储器单元210及211的读取路径上的电流。存储器装置200的检测电路系统(未图示)可操作以将所检测电流(在从选定存储器单元读取信息期间)的值转译成从选定存储器单元读取的信息的值(例如，“0”、“1”或多位值的组合)。在图3的实例中，可分别将数据线221及222上的所检测电流的值转译成从存储器单元210及211读取的信息的值。
在图3中所展示的读取操作中，除存储器单元210及211(选定存储器单元)中的每一者的晶体管T1以外，施加到相应存取线241、242及243的电压可使存储器单元212到215中的每一者的晶体管T1及T2断开(或保持断开)。取决于存储器单元210(选定存储器单元)的晶体管T1的临限电压Vt1的值，可能接通或可能不接通存储器单元210的晶体管T1。取决于存储器单元211(选定存储器单元)的晶体管T1的临限电压Vt1的值，可能接通或可能不接通存储器单元211的晶体管T1。举例来说，如果存储器装置200的存储器单元(例如，210到215)中的每一者的晶体管T1经配置(例如，经结构化)，使得晶体管T1的临限电压小于零(例如，Vt1<-1V)而无关于存储于相应存储器单元210中的信息的值(例如，状态)，则在此实例中，存储器单元210的晶体管T1可接通且传导数据线221上的电流(经由存储器单元210的晶体管T1)。在此实例中，存储器单元211的晶体管T1还可接通且传导数据线222上的电流(经由存储器单元211的晶体管T1)。存储器装置200可分别基于数据线221及222上的电流的值而确定存储于存储器单元210及211中的信息的值。如上文所描述，存储器装置200可包含检测电路系统以在读取操作期间测量数据线221及222上的电流的值。
图4展示根据本文中所描述的一些实施例的图2的存储器装置200，包含在存储器装置200的写入操作期间使用的实例电压V4、V5、V6及V7。图4的实例假定存储器单元210及211在写入操作期间为选定存储器单元(例如，目标存储器单元)以将信息存储于存储器单元210及211中。假定存储器单元212到215为未选定存储器单元。此意谓在图4的实例中，不存取存储器单元212到215，且不将信息存储于存储器单元212到215中，而将信息存储于存储器单元210及211中。
在图4中，电压V4、V5、V6及V7可表示在存储器装置200的写入操作期间施加到相应存取线241、242及243以及数据线221及222的不同电压。作为实例，电压V4及V5可分别具有值3V及0V。这些值为实例值。可使用不同值。
取决于待存储于存储器单元210及211中的信息的值(例如，“0”或“1”)，电压V6及V7的值可相同或不同。举例来说，如果存储器单元210及211待存储具有相同值的信息，则电压V6及V7的值可相同(例如，V6＝V7)。作为实例，如果待存储于每存储器单元210及211中的信息为“0”，则V6＝V7＝0V，且如果待存储于每存储器单元210及211中的信息为“1”，则V6＝V7＝1V到3V。
在另一实例中，如果存储器单元210及211待存储具有不同值的信息，则电压V6及V7的值可不同(例如，V6≠V7)。作为实例，如果“0”待存储于存储器单元210中且“1”待存储于存储器单元211中，则V6＝0V且V7＝1V到3V。作为另一实例，如果“1”待存储于存储器单元210中且“0”待存储于存储器单元211中，则V6＝1V到3V且V7＝0V。
此处使用1V到3V的电压范围作为实例。可使用不同的电压范围。另外，替代将0V(例如，V6＝0V或V7＝0V)施加到特定写入数据线(例如，数据线221或222)以用于将具有值“0”的信息存储到耦合到彼特定写入数据线的存储器单元(例如，存储器单元210或211)，可将正电压(例如，V6>0V或V7>0V)施加到彼特定数据线。
在图4的存储器装置200的写入操作中，电压V5可具有值使得存储器单元212到215(在此实例中为未选定存储器单元)中的每一者的晶体管T1及T2断开(例如，禁用)。电压V4可具有值以接通存储器单元210及211(在此实例中为选定存储器单元)中的每一者的晶体管T2，且形成存储器单元210的电荷存储结构202与数据线221之间的写入路径以及存储器单元211的电荷存储结构202与数据线222之间的写入路径。电流(例如，写入电流)可形成于存储器单元210(选定存储器单元)的电荷存储结构202与数据线221之间。此电流可影响(例如，改变)存储器单元210的电荷存储结构202上的电荷量以反映待存储于存储器单元210中的信息的值。电流(例如，另一写入电流)可形成于存储器单元211(选定存储器单元)的电荷存储结构202与数据线222之间。此电流可影响(例如，改变)存储器单元211的电荷存储结构202上的电荷量以反映待存储于存储器单元211中的信息的值。
在图4的实例写入操作中，电压V6的值可使存储器单元210的电荷存储结构202放电或被充电，使得存储器单元210的电荷存储结构202上的所得电荷(例如，在放电或充电动作之后剩余的电荷)可反映存储于存储器单元210中的信息的值。类似地，在此实例中，电压V7的值可使存储器单元211的电荷存储结构202放电或被充电，使得存储器单元211的电荷存储结构202上的所得电荷(例如，在放电或充电动作之后剩余的电荷)可反映存储于存储器单元211中的信息的值。
如上文参考图2到图4所描述，存储器装置200的连接及结构可实现交叉点操作(这可简化存储器装置200的操作)，其中存储器装置200的存储器单元(例如，存储器单元210)在存储器装置200的操作(例如，读取或写入操作)期间可使用单条存取线(例如，存取线241)及单条数据线(例如，数据线221)存取。此种交叉点操作可部分地由于存储器单元(例如，存储器单元210到215)中的每一者的晶体管T1的端子(例如，源极端子)耦合到接地连接而实现。此接地连接允许选定存储器单元的晶体管T1的端子(例如，源极端子)处的电压电平保持不变(例如，保持在0V不切换)，藉此允许交叉点操作。相较于一些常规易失性存储器装置(例如，DRAM装置)，存储器装置200的交叉点操作及结构可提供优选存储器性能。
图5展示存储器装置200，其包含分别相对于存储器单元210及211在Y方向上的额外存储器单元208及209。如图5中所示，存储器单元208及209可与存储器单元210及210共享同一存取线(例如，存取线241)。因此，同一存取线(例如，存取线241)可用于在存储器装置200的操作(例如，读取或写入操作)期间存取存储器单元208、209、210及211。尽管在图5中未展示，但存储器装置200还包含与存储器单元212及213共享存取线242的存储器单元(未展示，但可类似于存储器单元208及209)及与存储器单元212及213共享存取线243的存储器单元(未展示，但可类似于存储器单元208及209)。
图5的存储器装置200的物理结构可包含存储器单元的多个层级(例如，多个叠组)，其中存储器单元的一个层级(例如，一个叠组)可形成于额外存储器单元的另一层级(例如，另一叠组)上方(例如，堆叠于另一层级上)。举例来说，存储器单元208、209、210及211可包含于一个叠组(例如，叠组)中，存储器单元212及213可包含于另一叠组(例如，叠组的下(下方)的叠组二)中，且存储器单元214及215可包含于另一叠组(例如，叠组二的下的叠组三)中。
图5的存储器装置200的结构(例如，多叠组结构)可包含下文参考图6到图18所描述的存储器装置的结构。
图6展示根据本文中所描述的一些实施例的包含多个叠组(存储器单元的叠组)6050、6051、6052及6053的存储器装置600的结构。图6中所展示的X、Y及Z方向可表示对应于存储器装置600的三维(3-D)结构的方向。如图6中所示，存储器装置600可包含衬底699，在所述衬底上可形成叠组6050、6051、6052及6053。衬底699可为半导体衬底(例如，硅基衬底)或其它类型的衬底。Z方向(例如，垂直方向)为垂直于衬底699(例如，从衬底向外)的方向。Z方向也垂直于X方向及Y方向(例如，从X方向及Y方向垂直延伸)。X方向及Y方向彼此垂直。图6展示包含四个叠组6050、6051、6052及6053的存储器装置600作为实例。存储器装置600的叠组的数目可改变。
如图6中所示，存储器装置600可包含相对于Z方向的层级(例如，不同垂直层级)650、651、652及653。叠组6050、6051、6052及6053可分别位于(形成于)层级650、651、652及653中。
存储器装置600可包含彼此电分开(隔离)的数据线(例如，垂直位线)621、622、623及624。图6展示四条数据线621、622、623及624作为实例。存储器装置600的数据线的数目可改变。数据线(例如，位线)621、622、623及624中的每一者可由导电材料(例如，导电掺杂多晶硅、金属或其它导电材料)形成。数据线621、622、623及624中的每一者的导电材料可具有从衬底699垂直延伸的支柱结构。
数据线621、622、623及624中的每一者可具有沿Z方向延伸(例如，垂直延伸)的长度，Z方向为垂直于衬底699(从衬底向外)的方向。数据线621、622、623及624中的每一者的长度可从一个叠组延伸到另一叠组(例如，延伸穿过叠组6050、6051、6052及6053)。数据线621、622、623及624可对应于图5的存储器装置200的数据线221、222、223及224。
如图6中所示，叠组6053可包含存储器单元208'、209'、210'及211'，其可分别对应于存储器单元208、209、210及211。在图6中，数据线221、222、223及224可分别电耦合到存储器单元208'、209'、210'及211'。其它叠组6050、6051及6052还可包含分别沿着叠组6053的长度数据线221、222、223及224定位且位于相应存储器单元208'、209'、210'及211'的下(下方)的存储器单元(未标记)。图6展示叠组6050、6051、6052及6053中的每一者中的四个存储器单元(例如，叠组6053中的四个存储器单元208'、209'、210'及211')作为实例。然而，叠组6053的叠组6050、6051、6052及6053中存储器单元的数目可改变。
在图6中，线X-X及线Y-Y指示图7及图8中分别展示的存储器装置600的一部分的截面(例如，横截面图)的位置。为简单起见，图7及图8的描述集中于叠组6053的元件的细节。存储器装置1300的叠组6052(及其它叠组)可具有类似元件。
图7展示沿着图6的线X-X截取的存储器装置600的一部分的视图(例如，横截面图)。图8展示沿着图6的线Y-Y截取的存储器装置600的一部分的视图(例如，横截面图)。如图7及图8中所示，叠组6053可包含层级(例如，不同材料层)709LL、719L、711L及712L。图9、图10、图11及图12分别展示层级709L、719L、711L及712L的透视图(例如，3-D视图)。在图6到图12中，相同元件给定相同参考编号。
以下描述是关于图7到图12(叠组6053的细节及叠组6052的一些细节)。为简单起见，同一元件的详细描述在图7到图12的描述中并不重复。也为简单起见，从图7到图12及本文中所描述的其它图中所展示的大多数元件省略横截面线(例如，剖面线)。可从图式的特定图省略存储器装置600的一些元件，以免混淆对描述于彼特定图中的元件(或多个元件)的描述。本文中所描述的图式中所展示的元件的尺寸(例如，物理结构)未按比例缩放。
图7展示沿着图6的线X-X截取的叠组6053及6052的横截面图。如图7中所示，数据线621及622中的每一者可沿Z方向延伸且可电耦合到叠组6053的存储器单元210'及211'以及叠组6052的存储器单元212'及213'当中的相应存储器单元的元件中的一些(例如，下文描述的相应晶体管T1及T2的读取及写入沟道区域)。数据线621及622中的每一者可与存储器装置600的存取线(例如，存取线741及742)电分开。
图8展示沿着图6的线Y-Y截取的叠组6053及6052的横截面图。图8中所展示的存储器装置600的一部分与图7中所展示的存储器装置600的一部分相同。举例来说，图7及图8的数据线621及存储器单元210'及212'为相同的。如图8中所示，数据线623可电耦合到叠组6053及6052的相应存储器单元(例如，叠组6053的存储器单元208'及叠组6052的存储器单元206')的元件中的一些(例如，相应晶体管T1及T2的读取及写入沟道区域)。
参考图7到图12的以下描述分别描述图7中所展示的存储器装置1300的层级709L、719L、711L及712L的一些细节(呈3-D视图)。在图9、图10、图11及图12中的每一者中，线X-X及Y-Y分别指示图7及图8的存储器装置1300的层级709L、719L、711L及712L的横截面图的对应位置。图9到图12中的每一者还展示图6的存储器装置600的叠组6053的存储器单元208'、209'、210'及211'的相对位置。
为简单起见，图7到图12的描述集中于叠组6053的元件。叠组6052可具有类似元件(其在图7到图12中未详细展示)。
如图7及图9中所示，存储器装置600可包含存取线741(例如，字线)，其可对应于图5的存储器装置200的存取线241。存取线741可接收信号(例如，字线信号)WL1以控制叠组6053的存储器单元(例如，图6中的存储器单元208'、209'、210'及211')的晶体管T1及T2(例如，接通或断开)。
存取线741可由导电区域(例如，导电板)741T及导电区域(例如，导电板)741B形成。导电区域741T及741B可分别被称作存取线741的顶部及底部导电区域(顶部及底部部分)。导电区域741T及741B中的每一者可包含导电材料(例如，导电掺杂多晶硅、金属或其它导电材料)。存储器装置600可包含将导电区域741T电耦合到导电区域741B的导电连接(未展示)。
存储器装置600可包含电介质725及电介质735。导电区域741T可通过电介质725当中的相应电介质与数据线621及622电分开。导电区域741B通过电介质735当中的相应电介质与数据线621及622电分开。
如图9中所示，导电区域741T可具有包含开口(例如，网状结构)的板状结构(例如，导电板结构)。因此，图7中所展示的导电区域741T可为图12中所展示的导电板的部分。存储器装置600的层级709L在导电区域741T(例如，叠组6053的存取线741的顶部导电区域)处可包含开口(例如，空间)921、922、923及924，其缺乏形成导电区域741T的结构(例如，导电板结构)的材料(导电材料)。电介质725中的每一者可位于开口921、922、923及924当中的相应开口处(例如，适形于相应开口的侧壁)。数据线621、622、623及624可在开口921、922、923及924的位置处穿过相应电介质725。因此，数据线621、622、623及624中的每一者可在开口921、922、923及924当中的相应开口处由电介质725环绕(及接触)。因此，数据线621、622、623及624与导电区域741T电分开(通过相应电介质725)。导电区域741B(例如，叠组6053的存取线741的底部导电区域)及电介质735(图7)可具有类似于图9的导电区域741T及电介质725的结构。
如图7中所示，存储器装置600可包含存取线742(例如，字线)，其可对应于图5的存取线242。存取线742可接收信号(例如，字线信号)WL2以控制叠组6053的存储器单元(例如，图6中的存储器单元208'、209'、210'及211')的晶体管T1及T2(例如，接通或断开)。存取线742可用于控制叠组6052的存储器单元(例如，图7中的存储器单元212'及213'以及图8中的存储器单元206')的晶体管T1及T2(例如，接通或断开)。存取线742可包含导电区域742T及742B，其分别通过电介质745及电介质755与数据线621及622电分开。导电区域742T及电介质745可具有类似于图9的导电区域741T及电介质725的结构。导电区域742B及电介质755可具有类似于图9的导电区域741T及电介质725的结构。
如图7中所示，存储器装置600可包含在Z方向上位于不同层级中的不同电介质以电分开同一叠组内的元件(在Z方向上)并电分开一个叠组与另一叠组。举例来说，如图7中所示，存储器装置600可包含电介质717、718、719、765、775及785。电介质717、718及719可电分开叠组6052内的元件(在Z方向上)。电介质765、775及785可电分开一个叠组与另一叠组(在Z方向上)。
如图10中所示，电介质717可具有包含开口的板状结构(例如，介电板结构)。因此，图7中所展示的电介质717可为图10中所展示的介电板的部分。存储器装置600的层级710L在电介质717处可包含开口(例如，空间)1021、1022、1023及1024，其缺乏形成电介质717的结构(例如，介电板结构)的材料(介电材料)。数据线621、622、623及624在图10的相应开口1021、1022、1023及1024处可穿过(及接触)电介质717。其它电介质718、719、765、775及785(图7)可具有类似于图10的电介质717的结构。两个或多于两个电介质717、718、719、765、775及785可具有相同厚度或不同厚度。电介质717、718、719、765、775及785可具有相同介电材料或不同介电材料。电介质717、718、719、765、775及785的实例材料包含氧化硅、氮化硅、氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)，或其它介电材料。
如图7中所示，存储器单元210'及211'中的每一者可包含晶体管T2，其可包含电荷存储结构702及电耦合到电荷存储结构702的材料720。材料720可在电荷存储结构702与相应数据线(例如，数据线621或622)之间。材料720可形成相应存储器单元(例如，存储器单元210'或211')的晶体管T2的沟道区域(例如，写入沟道区域)的部分。材料720可电耦合到相应数据线(例如，数据线621或622)。存储器装置600可包含电介质715，其可包含使存储器单元210'及211'彼此电分开的部分。
如图11中所示，电介质715可具有包含开口的板状结构(例如，介电板结构)。因此，图7中所展示的电介质715可为图11中所展示的介电板的部分。存储器装置600的层级711L在电介质715处可包含开口1121、1122、1123及1124，其缺乏形成电介质717的结构(例如，介电板结构)的材料(介电材料)。存储器单元208'、209'、210'及211'中的每一者的电荷存储结构702可位于开口1121、1122、1123及1124当中的相应开口处(例如，适形于相应开口的侧壁)。存储器单元208'、209'、210'及211'中的每一者的材料720可位于存储器单元208'、209'、210'及211'当中的相应存储器单元的电荷存储结构702处(例如，适形于电荷存储结构的侧壁)。
数据线621、622、623及624可在开口1121、1122、1123及1124的位置处穿过及接触(例如，可电耦合到)相应材料720(例如，写入沟道区域)。因此，数据线621、622、623及624可电耦合到相应存储器单元208'、209'、210'及211'的沟道区域。
电荷存储结构702(图7及图11)可包含电荷存储材料(或材料的组合)，所述电荷存储材料可包含可捕获电荷的半导体材料(例如，多晶硅)片件(例如，层)、金属片件(例如，层)或材料(或多种材料)片件。电荷存储结构702及存取线741的导电区域741T及741B的材料可相同或可不同。
特定存储器单元(例如，存储器单元210')的材料720(图7及图11)可在所述特定存储器单元(例如，存储器单元210')的晶体管T2的源极与漏极之间形成源极(例如，源极端子)、漏极(例如，漏极端子)或沟道区域(例如，写入沟道区域)。举例来说，如图7及图11中所示，存储器单元210'的晶体管T2的源极、沟道区域及漏极可由相同材料的单一片件(或替代地，材料的相同组合的单一片件)，例如材料720形成。因此，存储器单元210'的晶体管T2的源极、漏极及沟道区域可由相同导电性类型(例如，n型或p型)的相同材料(例如，材料720)形成。
存储器装置600的特定存储器单元(例如，存储器单元210')的材料720(例如，晶体管T2的写入沟道区域)可为所述特定存储器单元的写入路径的部分。举例来说，存储器单元210'的材料720可为可在将信息存储于存储器单元210'中的写入操作期间携载电流(例如，写入电流)的存储器单元210'的写入路径的部分。举例来说，在写入操作期间，为了将信息存储于图7中的存储器单元210'中，存储器单元210'的材料720可在存储器单元210'的数据线621与电荷存储结构702之间传导电流(例如，写入电流)。写入电流的方向可从存储器装置210'的数据线621到电荷存储结构702。在晶体管T2为NFET(例如，NMOS)的实例中，电流(例如，写入电流)可包含电子传导(例如，在从数据线621穿过存储器单元210'的材料720(晶体管T2的沟道区域)到电荷存储结构702的方向上的电子传导)。
材料720可包含半导体材料结构(例如，片件(例如，层))。在晶体管T2为NFET(如上文所描述)的实例中，材料720可包含n型半导体材料(例如，n型硅)。
在另一实例中，形成材料720的半导体材料可包含氧化物材料的片件。用于材料720的氧化物材料的实例包含半导电氧化物材料、透明导电氧化物材料及其它氧化物材料。
作为实例，材料720可包含以下各者中的至少一者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)及磷化镓(GaP)。
在存储器装置700中使用上文所列的材料为存储器装置700提供改进及益处。举例来说，在读取操作期间，为了从选定存储器单元(例如，存储器单元210')读取信息，来自选定存储器单元的电荷存储结构702的电荷可泄漏到选定存储器单元的晶体管T2。将上文所列的材料用于晶体管T2的沟道区域(例如，材料720)可减少或防止此泄漏。此改善从选定存储器单元读取的信息的准确性且改善存储于本文中所描述的存储器装置(例如，存储器装置700)的存储器单元中的信息的保持。
上文所列的材料为材料720的实例。然而，可使用不同于上文所列的材料的其它材料(例如，相对较高带隙材料)。
如图7中所示，存储器单元210'及211'中的每一者可包含晶体管T1，其可包含电耦合到相应数据线(例如，数据线621或622)的部分710。部分710可形成相应存储器单元(例如，存储器单元210'或211')的晶体管T1的沟道区域(例如，读取沟道区域)的部分。
存储器装置600可包含共同导电连接797，其可耦合到存储器装置600的接地连接或可为存储器装置600的存储器装置的接地连接的部分。举例来说，在存储器装置600的操作期间，共同导电连接797可接收可处于接地电位(例如，0V)的信号。共同导电连接797还可电耦合到存储器单元210'及211'中的每一者的晶体管T1的部分710。共同导电连接797可为可对应于图2的存储器装置200的接地连接297的接地连接的部分。
如图12中所示，共同导电连接797可具有包含开口的板状结构(例如，导电板结构)。因此，图7中所展示的导电连接797可为图12中所展示的导电板的部分。存储器装置600的层级712L在共同导电连接797处可包含开口(例如，空间)1221、1222、1223及1224，其缺乏形成共同导电连接797的结构(例如，导电板结构)的材料(导电材料)。存储器单元208'、209'、210'及211'中的每一者的部分710可位于开口1221、1222、1223及1224当中的相应开口处(例如，适形于相应开口的侧壁)。
数据线621、622、623及624可在开口1221、1222、1223及1224的位置处穿过及接触(例如，可电耦合到)相应部分710(例如，读取沟道区域)。因此，数据线621、622、623及624可电耦合到相应存储器单元208'、209'、210'及211'的读取沟道区域。
部分710(图7及图12)可包含半导体材料。部分510的实例材料包含硅、多晶硅(例如，未经掺杂或经掺杂多晶硅)、锗、硅-锗或其它半导体材料，及半导电氧化物材料(氧化物半导体，例如SnO或其它氧化物半导体)。
存储器装置600的特定存储器单元(例如，存储器单元210')的部分710(例如，晶体管T1的读取沟道区域)可为所述特定存储器单元的读取路径的部分。举例来说，存储器单元210'的部分710可为可在从存储器单元210'读取信息的读取操作期间携载电流(例如，读取电流)的存储器单元210'的读取路径的部分。举例来说，在读取操作期间，为了从图7中的存储器单元210'读取信息，存储器单元210'的部分710可在数据线621与共同导电连接797(例如，接地连接)之间传导电流(例如，读取电流)。读取电流的方向可从数据线221穿过部分710到共同导电连接797。在晶体管T1为PFET(例如，PMOS)的实例中，电流(例如，读取电流)可包含电洞传导(例如，在从数据线621穿过存储器单元210'的部分720(晶体管T1的沟道区域)到共同导电连接797的方向上的电洞传导)。
在晶体管T1为PFET且晶体管T2为NFET的实例中，形成部分710的材料可与材料720具有不同导电性类型。举例来说，部分710可包含p型半导体材料(例如，p型硅)区域，且材料720可包含n型半导体材料(例如，n型磷化镓(GaP))区域。
如图7及图8中所示，存取线741的导电区域741T可横跨分别属于叠组6053的存储器单元208'、209'、210'及211'中的每一者的晶体管T2及T1的材料720的部分及部分710的部分(例如，在X方向及Y方向上重叠)。如上文所描述，材料720可形成晶体管T2的写入沟道区域的部分，且部分710且形成晶体管T1的读取沟道区域的部分。因此，导电区域741T可横跨分别属于叠组6053的存储器单元208'、209'、210'及211'中的每一者的晶体管T1及T2的读取及写入沟道区域两者的部分(例如，重叠)。类似地，存取线742的导电区域742T可横跨分别属于叠组6053的存储器单元中的每一者的晶体管T1及T2的读取及写入沟道区域两者的部分(例如，重叠)。
存取线741的导电区域741T横跨晶体管T1及T2的读取及写入沟道区域(例如，重叠)允许存取线741(单一存取线)控制(例如，接通或断开)叠组6053的存储器单元的晶体管T1及T2两者。类似地，存取线742的导电区域742T横跨晶体管T1及T2的读取及写入沟道区域(例如，重叠)允许存取线742(单个存取线)控制(例如，接通或断开)叠组6052的存储器单元的晶体管T1及T2两者。
如上文所提及，关于图7到图12的描述集中于叠组6053的元件的细节。存储器装置600的叠组6052(及其它叠组)可具有类似元件。举例来说，尽管在图7中未展示，但叠组6052在定位有导电区域742T及742B(例如，其为相应导电板的部分)的层级之间可具有不同层级。举例来说，叠组6052可包含层级(类似于层级711L)，其对于存储器单元212'及213'中的每一者可包含电介质715(例如，介电板结构)、电荷存储结构702，及材料720(例如，与数据线621或622接触的写入沟道区域)。在另一实例中，叠组6052可包含层级(类似于层级712L)，其对于存储器单元212'及213'中的每一者可包含共同导电连接797(例如，共同导电板)及部分710(例如，与数据线621或622接触的读取沟道区域)。
上文参考图6到图12的描述展示元件(例如，存储器单元、存取线(导电板))可一个层级在另一存储器装置600上方地布置(例如，形成)于不同层级(例如，层)中。此可允许存储器装置600的多个叠组共同形成。因此，形成存储器装置600的成本(例如，每位的成本)可降低。
图13展示根据本文中所描述的一些实施例的包含多个叠组6050、6051、6052及6053以及垂直共同导电连接1397的存储器装置1300的结构。存储器装置1300可包含类似于或相同于存储器装置600的元件(图6到图12)中的一些的元件。因此，存储器装置600与存储器装置1300之间的类似或相同元件(图13到图18)经给定相同标签且此类元件的详细描述在存储器装置1300的描述中并不重复。
存储器装置600与1300之间的差异包含共同导电连接1397的结构及位置。类似于存储器装置600的共同导电连接797(图7及图8)，共同导电连接1397可电耦合到晶体管T1的读取沟道区域及存储器装置1300的接地连接。然而，不同于共同导电连接797的水平板结构(例如，X-Y平面中的导电材料层)，存储器装置1300的共同导电连接1397可具有支柱结构(例如，导电材料的垂直柱)，其在垂直于衬底699的Z方向上延伸(例如，垂直延伸)。存储器装置600与1300之间的另一差异包含存储器单元(例如，存储器单元208'、209'、210'及211')中的每一者的相对较小大小，如下文更详细地描述。
如图13中所示，共同导电连接1397可相对于由数据线621、622、623及624限定(例如，环绕)的位置位于中间(例如，中心)位置处。共同导电连接1300可耦合到接地连接或可为可对应于图2的存储器装置200的接地连接297的接地连接的部分。在图13中，共同导电连接1300可接收信号PLT，其可处于接地电位(例如，PLT＝0V)。共同导电连接1397的支柱结构可从一个叠组延伸到另一叠组(例如，延伸穿过叠组6050、6051、6052及6053)。共同导电连接1397可由导电材料(例如，导电掺杂多晶硅、金属或其它导电材料)形成。共同导电连接1397的材料可与数据线621、622、623及624中的每一者的材料相同。共同导电连接1397可在形成数据线621、622、623及624时同时形成(例如，在同一工艺步骤中)。
如图13中所示，存储器装置1300可包含电介质1395，其可在Z方向上延伸(例如，垂直延伸)并占据(例如，填充)叠组6050、6051、6052及6053中的每一者的部分(例如，四个拐角)。电介质1395可包含各种氧化物(例如，低K材料或其它氧化物)、多孔氧化物及气隙，或其它介电材料。
如下文更详细地描述(例如，参考图17)，电介质1395可为隔离结构，其使同一叠组中的存储器单元的一些元件(例如，晶体管T2的写入沟道区域)彼此电分开(隔离)。此电分开也使数据线621、622、623及624彼此电分开。
在图14中，线Y-Y指示图14中所展示的存储器装置1300的一部分的截面(例如，横截面图)的位置。为简单起见，图14的描述集中于叠组6053的元件的细节。存储器装置1300的叠组6052(及其它叠组)可具有类似元件。
图14展示沿着图13的线Y-Y截取的存储器装置600的一部分的视图(例如，横截面图)。如图14中所示，叠组6053可包含层级(例如，不同材料层)1409L、1410L、1411L及1412L。图15、图16、图17及图18分别展示层级1409L、1410L、1411L及1412L的透视图(例如，3-D视图)。
如图14中所示，共同导电连接1397可位于数据线621与622之间。共同导电连接1397可电耦合到(例如，可接触)存储器单元210'、211'、212'及213'的部分。举例来说，共同导电连接1397可电耦合到叠组6053的存储器单元210'及的读取沟道区域(例如，部分710)以及叠组6052的存储器单元206及212'的读取沟道区域(例如，未展示)。
共同导电连接1397可分别通过电介质725及735与导电区域741T及741B(存取线741的导电区域，未标记)电分开。共同导电连接1397可分别通过电介质745及755与导电区域742T及742B(存取线742的导电区域，未标记)电分开。
图14中所展示的存储器装置1300的其它元件可类似于或相同于图7及图8中所展示的存储器装置600的那些元件。举例来说，如图14中所示，层级1409L可包含导电区域741T、电介质725及电介质725'。层级1410L可包含相应存储器单元(例如，存储器单元208'或210')的电荷存储结构702、材料720(例如，相应存储器单元(例如，存储器单元208'或210')的写入沟道区域)，及电介质715及715'。层级1412L可包含部分710(例如，相应存储器单元的读取沟道区域)及电介质1415。
参考图15、图16、图17及图18的以下描述分别描述图14中所展示的存储器装置1300的层级1409L、1410L、1411L及1412L的一些细节(呈3-D视图)。在图15、图16、图17及图18中的每一者中，线Y-Y指示图14中所展示的存储器装置1300的层级1409L、1410L、1411L及1412L的横截面图的对应位置。图15到图18中的每一者还展示图13的存储器装置1300的叠组6053的存储器单元208'、209'、210'及211'的相对位置。图15到图18中的每一者还展示图13的存储器装置1300的电介质1395的位置。
如图15中所示，存储器装置1300的层级1409L在导电区域741T(例如，叠组6053的存取线的顶部导电区域)处可包含开口(例如，空间)1521、1522、1523、1524及1597。电介质725及725'可位于相应开口1521、1522、1523及1524处(例如，适形于相应开口的侧壁)。数据线621、622、623、624及共同导电连接1397在相应开口1521、1522、1523、1524及1597的位置处可穿过相应电介质725及725'。因此，数据线621、622、623、624及共同导电连接1397中的每一者在开口1521、1522、1523、1524及1597当中的相应开口处可由电介质(例如，电介质725或725')环绕(且与其接触)。因此，数据线621、622、623、624及共同导电连接1397与导电区域741T电分开(通过相应电介质725及725')。导电区域741B(例如，叠组6053的存取线的底部导电区域)及电介质735(图7)可具有类似于图15的导电区域741T及电介质725的结构。
如图16中所示，存储器装置1300的层级1410L在电介质717处可包含开口(例如，空间)1621、1622、1623、1624及1697，其缺乏形成电介质717的结构(例如，板状结构)的材料(介电材料)。数据线621、622、623及624以及共同导电连接1397在图16的相应开口1621、1622、1623、1624及1697处可穿过(且接触)电介质717。其它电介质717、718、719、765、775及785(图14)可具有类似于图16的电介质717的结构。
如图17中所示，存储器单元208'、209'、210'及211'中的每一者可包含电介质715、材料720(例如，写入沟道区域)，及电荷存储结构702。存储器单元208'、209'、210'及211'的材料720及电荷存储结构702可通过电介质1395彼此电分开。
如图17中所示，存储器装置1300的层级1411L可包含开口(例如，空间)1721、1722、1723及1724。开口1721、1722、1723及1724中的每一者可具有侧壁(未标记)，其由相应存储器单元(存储器单元208'、209'、210'及211'中的一者)的材料720(例如，写入沟道区域)的一部分及电介质715中的一者的一部分形成。数据线621、622、623及624在开口1721、1722、1723及1724的位置处可穿过并接触(例如，可电耦合到)相应材料720(例如，写入沟道区域)。因此，数据线621、622、623及624可电耦合到相应存储器单元208'、209'、210'及211'的沟道区域。
存储器装置1300的层级1411L还可包含开口(例如，空间)1797。开口1797可具有侧壁(未标记)，其由存储器单元208'、209'、210'及211'中的每一者的电荷存储结构702的一部分形成。电介质715'可位于开口1797处(例如，适形于开口的侧壁)。共同导电连接1397在开口1797的位置处可穿过电介质715'且可由电介质715'环绕(并与其接触)。因此，共同导电连接1397与存储器单元208'、209'、210'及211'中的每一者的电荷存储结构702电分开。
形成存储器装置1300的层级1411L(图17)的工艺可包含形成半导体材料(其随后变为写入沟道区域)、形成电荷存储材料(由半导体材料环绕)，及形成电介质715'(由电荷存储材料环绕)。接着，半导体材料、电荷存储材料及电介质715'中的每一者的部分(在随后将形成电介质1395的位置处)可(例如，通过蚀刻)移除。接着，半导体材料、电荷存储材料及电介质715'中的每一者的部分经移除的位置(例如，空的空间)可用介电材料填充。电介质1395可为介电材料的部分。
图17展示一个存储器单元的电荷存储结构702可如何通过相应电介质1395与另一存储器单元的电荷存储结构702电分开。然而，在存储器装置1300的替代结构中，存储器单元208'、209'、210'及211'当中的两个相邻存储器单元或所有四个存储器单元的电荷存储结构702可彼此电耦合。举例来说，图17展示延伸到电介质715'中，由此电分开电荷存储结构702的与开口1797相邻的电介质1395的拐角(四个拐角)。然而，在替代结构中，与开口1797相邻的电介质1395的拐角(四个拐角)可不延伸到电介质715'中且可部分延伸到电荷存储结构702中。因此，在此替代结构中，电介质1395并非使电荷存储结构702完全彼此分开。因此，在存储器装置1300的此替代结构中，电荷存储结构702可彼此电耦合。
如图18中所示，存储器装置1300的层级1412L可包含开口(例如，空间)1821、1822、1823及1824。开口1821、1822、1823及1824中的每一者可具有侧壁(未标记)，其由相应存储器单元(存储器单元208'、209'、210'及211'中的一者)的部分710(例如，读取沟道区域)的部分及电介质1415中的一者的部分形成。数据线621、622、623及624在开口1821、1822、1823及1824的位置处可穿过及接触(例如，可电耦合到)相应部分710(例如，读取沟道区域)。因此，数据线621、622、623及624可电耦合到相应存储器单元208'、209'、210'及211'的读取沟道区域。
存储器装置1300的层级1411L还可包含开口(例如，空间)1897。开口1897可具有侧壁(未标记)，其由存储器单元208'、209'、210'及211'中的每一者的部分710的部分形成。共同导电连接1397在开口1897的位置处可穿过及接触(例如，可电耦合到)部分710。因此，共同导电连接1397可电耦合到相应存储器单元208'、209'、210'及211'的读取沟道区域。
相比于存储器装置600(图6到图12)，存储器装置1300(图13到图18)对于给定区可具有相对较高数目的存储器单元密度。此可归因于存储器单元(例如，存储器单元208'、209'、210'及211')及存储器装置1300的共同导电连接1397的相对位置。
如上文所提及，本文中所描述的图式中所展示的元件的尺寸(例如，物理结构)未按比例缩放。因此，尽管图式中所展示的元件中的一些展示为不同大小(例如，Z方向上的不同厚度及/或不同直径)，但此类元件可具有相同(例如，实质上相同)大小(例如，相同厚度及/或相同直径)。举例来说，如图14、图15及图17中所示，电介质725'(图14及图15)及电介质715'(图14及图17)可具有不同直径，其中电介质715'相较于电介质725'nnn具有较大直径。然而，电介质715'与725'可具有相同直径。作为实例，电介质725'的直径可形成为相对较大(大于图14中所展示的其直径)，使得电介质725'的直径可与电介质715'的直径相同。类似地，与共同导电连接1395相邻的电介质735、745及755(图14)的直径可形成为与电介质715'的直径相同。
设备(例如，存储器装置100、200、600及1300)及方法(例如，存储器装置100及200的操作)的说明意欲提供对各种实施例的结构的一般理解，且并不意欲提供对可利用本文中所描述的结构的设备的所有元件及特征的完整描述。设备在本文中是指例如装置(例如，存储器装置100、200、600及1300中的任一者)或系统(例如，可包含存储器装置100、200、600及1300中的任一者的电子物品)。
上文参考图1到图18所描述的组件中的任一者可以多种方式实施，包含经由软件模拟。因此，设备(例如，存储器装置100、200、600及1300)或上文所描述的这些存储器装置中的每一者的部分可在本文中皆特征界定为“多个模块”(或“模块”)。视需要及/或适于各种实施例的特定实施，此类模块可包含硬件电路系统、单处理器电路及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件，及其组合。举例来说，此类模块可包含于系统操作模拟封装中，例如软件电信号模拟封装、功率使用及范围模拟封装、电容-电感模拟封装、功率/热耗散模拟封装、信号发射-接收模拟封装，及/或用于操作或模拟各种可能实施例的操作的软件与硬件的组合。
本文中所描述的存储器装置(例如，存储器装置100、200、600及1300)可包含于例如以下各者的设备(例如，电子电路系统)中：高速计算机、通信及信号处理电路系统、单处理器或多处理器模块、单个或多个嵌入式处理器、多核心处理器、消息信息交换器及包含多层、多芯片模块的专用模块。此类设备可进一步包含为各种其它设备(例如电子系统)内的子组件，其它设备例如电视机、蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持型计算机、平板计算机等)、工作台、无线电、视频播放器、音频播放器(例如，MP3(动画专家组，音频层3)播放器)、载具、医学装置(例如，心脏监测器、血压监测器等)、机顶盒及其它设备。
上文参考图1到图18所描述的实施例包含设备及方法，其使用衬底、具有垂直于衬底的长度的支柱、第一导电板、第二导电板、位于第一导电板与第二导电板之间且与第一及第二导电板电分开的存储器单元，及导电连接。第一导电板位于设备的第一层级中且通过位于第一层级中的第一电介质与支柱分开。第二导电板位于设备的第二层级中且通过位于第二层级中的第二电介质与支柱分开。所述存储器单元包含位于所述第一层级与所述第二层级之间的所述设备的第三层级中且与所述支柱及所述导电连接接触的第一半导体材料，及位于所述第一层级与所述第二层级之间的所述设备的第四层级中且与所述支柱接触的第二半导体材料。描述了包含额外设备及方法的其它实施例。
在实施方式及权利要求书中，相对于两个或多于两个元件(例如，材料)所使用的术语“在……上(on)”(一者在另一者“上”)意谓元件之间(例如，材料之间)的至少一些接触。术语“在……上方(over)”意谓元件(例如，材料)紧密接近，但可能具有一或多个额外介入元件(例如，材料)使得接触为可能的但并非必需的。除非如此陈述，否则“在……上”及“在……上方”两者皆不暗示如本文中所使用的任何方向性。
在实施方式及权利要求书中，由术语“……中的至少一者”接合的项目的列表可意谓所列项目的任何组合。举例来说，如果列出项目A及B，则片语“A及B中的至少一者”意谓仅A；仅B；或A及B。在另一实例中，如果列出项目A、B及C，则片语“A、B及C中的至少一者”意谓仅A；仅B；仅C；A及B(排除C)；A及C(排除B)；B及C(排除A)；或全部A、B及C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在实施方式及权利要求书中，由术语“……中的一者”接合的项目的列表可意谓所列项目中的仅一者。举例来说，如果列出项目A及B，则片语“A及B中的一者”意谓仅A(排除B)或仅B(排除A)。在另一实例中，如果列出项目A、B及C，则片语“A、B及C中的一者”意谓仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
以上描述及图式说明本发明主题的一些实施例，以使得所属领域的技术人员能够实践本发明主题的实施例。其它实施例可并入有结构性改变、逻辑改变、电改变、工艺改变及其它改变。实例仅代表可能的变型。一些实施例的部分及特征可包含于其它实施例的那些部分及特征中或取代那些部分及特征。所属领域的技术人员在阅读及理解以上描述后将显而易见许多其它实施例。

Claims (30)

1.一种设备，其包括：
衬底：
支柱，其具有垂直于所述衬底的长度；
第一导电板，其位于所述设备的第一层级中，所述第一导电板通过位于所述第一层级中的第一电介质与所述支柱分开；
第二导电板，其位于所述设备的第二层级中，所述第二导电板通过位于所述第二层级中的第二电介质与所述支柱分开；
存储器单元，其位于所述第一导电板与所述第二导电板之间且与所述第一导电板及所述第二导电板电分开，所述存储器单元包含位于所述第一层级与所述第二层级之间的所述设备的第三层级中且与所述支柱接触的第一半导体材料及位于所述第一层级与所述第二层级之间的所述设备的第四层级中且与所述支柱接触的第二半导体材料；以及
导电连接，其与所述第一半导体材料接触。
2.根据权利要求1所述的设备，其中所述导电连接包含位于所述第三层级中的导电板。
3.根据权利要求2所述的设备，其中所述导电板包含环绕所述第一半导体材料且与所述第一半导体材料接触的一部分。
4.根据权利要求1所述的设备，其中所述导电连接将耦合到所述设备的接地连接。
5.根据权利要求1所述的设备，其中所述导电连接包含具有垂直于衬底的长度的额外支柱，且所述额外支柱包含位于所述第一层级中且与所述第一半导体材料接触的一部分。
6.根据权利要求1所述的设备，其中所述第一半导体材料与所述第二半导体材料具有不同导电性类型。
7.根据权利要求1所述的设备，其中所述第一半导体材料包含多晶硅，且所述第二半导体材料包括半导电氧化物材料。
8.根据权利要求1所述的设备，其中所述存储器单元进一步包含位于所述第二层级中且与所述第二半导体材料接触的电荷存储结构，所述第二半导体材料在所述支柱与所述电荷存储结构之间。
9.一种设备，其包括：
第一支柱，其具有垂直于衬底的长度；
第二支柱，其具有垂直于所述衬底的长度；
第一存储器单元，其包含位于所述设备的第一层级中的第一半导体材料，所述第一半导体材料与所述第一支柱接触；
第二存储器单元，其包含位于所述第一层级中的第一额外半导体材料，所述第一额外半导体材料与所述第二支柱接触；以及
第一导电板，其位于所述设备的所述第一层级中，所述导电板与所述第一半导体材料及所述第一额外半导体材料接触；
第二导电板，其位于所述设备的第二层级中，所述第二导电板通过位于所述第二层级中的第一电介质与所述第一支柱分开且通过位于所述第二层级中的第二电介质与所述第二支柱分开。
10.根据权利要求9所述的设备，其中所述第一导电板将耦合到接地连接，且所述第二导电板为所述设备的存取线的部分。
11.根据权利要求9所述的设备，其进一步包括位于所述设备的第三层级中的第三导电板，所述第三导电板通过位于所述第三层级中的第一额外电介质与所述第一支柱分开且通过位于所述第三层级中的第二额外电介质与所述第二支柱分开，其中所述第一存储器单元及所述第二存储器单元在所述第二导电板与所述第三导电板之间。
12.根据权利要求9所述的设备，其中：
所述第一存储器单元包含第一电荷存储结构及位于所述设备的第三层级中的第一额外半导体材料，且所述第一额外半导体材料与所述第一支柱及所述第一电荷存储结构接触；
所述第二存储器单元包含第二电荷存储结构及位于所述设备的所述第三层级中的第二额外半导体材料，且所述第二额外半导体材料与所述第二支柱及所述第二电荷存储结构接触。
13.根据权利要求12所述的设备，其中所述第一额外半导体材料及所述第二额外半导体材料中的每一者包括半导电氧化物材料。
14.一种设备，其包括：
第一支柱，其具有垂直于衬底的长度；
第二支柱，其具有垂直于所述衬底的长度；
第三支柱，其具有垂直于所述衬底的长度；
第一存储器单元，其包含位于所述设备的第一层级中的第一半导体材料，所述第一半导体材料与所述第一支柱及所述第三支柱接触；
第二存储器单元，其包含位于所述第一层级中的第一额外半导体材料，所述第一额外半导体材料与所述第二支柱及所述第三支柱接触；以及
导电板，其位于所述设备的层级中，所述导电板通过第一电介质与所述第一支柱分开、通过第二电介质与所述第二支柱分开，且通过第三电介质与所述第三支柱分开，所述第一电介质、所述第二电介质及所述第三电介质位于第二层级中。
15.根据权利要求14所述的设备，其中所述第一支柱及所述第二支柱中的每一者为所述设备的数据线的部分，所述第三支柱将耦合到接地连接，且所述导电板为所述设备的字线的部分。
16.根据权利要求14所述的设备，其中：
所述第一存储器单元包含第一电荷存储结构及位于所述设备的额外层级中的第一额外半导体材料，且所述第一额外半导体材料与所述第一支柱及所述第一电荷存储结构接触；
所述第二存储器单元包含第二电荷存储结构及位于所述额外层级中的第二额外半导体材料，且所述第二额外半导体材料与第二支柱及所述第二电荷存储结构接触；且
所述第一电荷存储结构及所述第二电荷存储结构中的每一者通过位于所述额外层级中的额外电介质与所述第三支柱分开。
17.根据权利要求14所述的设备，其进一步包括及位于所述设备的第三层级中的额外导电板，所述额外导电板通过第一额外电介质与所述第一支柱分开、通过第二额外电介质与所述第二支柱分开，且通过第三额外电介质与所述第三支柱分开，其中所述第一额外电介质、所述第二额外电介质及所述第三额外电介质位于所述第三层级中。
18.根据权利要求14所述的设备，其中所述第一与半导体材料彼此电耦合。
19.根据权利要求14所述的设备，其中所述导电板包含环绕所述第三电介质且与所述第三电介质接触的一部分。
20.根据权利要求14所述的设备，其中所述第三支柱在所述第一支柱与所述第二支柱之间。
21.一种设备，其包括：
支柱，其具有垂直于衬底的长度；
存储器单元，其包含第一晶体管及第二晶体管，所述第一晶体管包含位于所述设备的第一层级中的第一沟道区域，所述第二晶体管包含位于所述设备的第二层级中的第二沟道区域，所述第一沟道区域及所述第二沟道区域中的每一者与所述支柱接触；
第一导电板，其位于所述设备的第三层级中，所述第一导电板通过位于所述第三层级中的第一电介质与所述支柱分开；
第二导电板，其位于所述设备的第四层级中，所述第二导电板通过位于所述第四层级中的第二电介质与所述支柱分开，其中所述第一层级及所述第二层级在所述第三层级与所述第四层级之间；以及
导电连接，其电耦合到所述第一沟道区域。
22.根据权利要求21所述的设备，其中所述导电连接包含导电板，且所述导电板包含环绕所述第一沟道区域的一部分。
23.根据权利要求21所述的设备，其中所述导电连接包含具有垂直于衬底的长度的支柱，且所述导电连接的所述支柱包含位于所述第一层级中且与所述第一沟道区域接触的一部分。
24.根据权利要求21所述的设备，其中所述第一晶体管与所述第二晶体管具有不同晶体管类型。
25.根据权利要求21所述的设备，其中所述第二沟道包括以下各者中的至少一者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx，In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)及磷化镓(GaP)。
26.一种设备，其包括：
衬底：
第一叠组，其位于所述衬底上方；
第二叠组，其位于所述第一叠组上方；
支柱，其延伸穿过所述第一叠组及所述第二叠组，所述第一叠组及所述第二叠组中的每一者包含存储器单元，所述存储器单元包含：
存储器单元，其包含位于所述第一叠组及所述第二叠组当中的相应叠组的第一层级中的第一半导体材料及位于所述相应叠组的第二层级中的第二半导体材料，所述第一半导体材料及所述第二半导体材料中的每一者与所述支柱接触；
第一导电板，其位于所述相应叠组的第三层级中，所述第一导电板通过位于所述相应叠组的所述第三层级中的第一电介质与所述支柱分开；以及
第二导电板，其位于所述相应叠组的第四层级中，所述第二导电板通过位于所述相应叠组的所述第四层级中的第二电介质与所述支柱分开。
27.根据权利要求26所述的设备，其中；
所述第一叠组进一步包含第一导电板，且所述第一导电板包含环绕所述第一叠组的所述存储器单元的所述第一半导体材料且与所述第一半导体材料接触的一部分；且
所述第二叠组进一步包含第二导电板，且所述第二导电板包含环绕所述第二叠组的所述存储器单元的所述第一半导体材料且与所述第一半导体材料接触的一部分。
28.根据权利要求26所述的设备，其进一步包括具有延伸穿过所述第一叠组及所述第二叠组的长度的额外支柱，且所述额外支柱与所述第一叠组及所述第二叠组中的每一者的所述第一半导体材料接触。
29.根据权利要求26所述的设备，其中所述第一半导体材料包含多晶硅，且所述第二半导体材料包括半导电氧化物材料。
30.根据权利要求26所述的设备，其中所述第一叠组及所述第二叠组中的每一者的所述存储器单元进一步包含位于所述相应叠组的所述第二层级中且与所述相应叠组的所述第二半导体材料接触的电荷存储结构。
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