CN118160424A - 存储器单元及缠绕数据线结构 - Google Patents

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CN118160424A CN202280072911.8A CN202280072911A CN118160424A CN 118160424 A CN118160424 A CN 118160424A CN 202280072911 A CN202280072911 A CN 202280072911A CN 118160424 A CN118160424 A CN 118160424A
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E·S·卡曼
K·萨尔帕特瓦里
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R·E·法肯索尔
刘海涛
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Abstract

一些实施例包含设备及形成所述设备的方法。所述设备中的一者包含：第一晶体管，其包含第一沟道区及与所述第一沟道区分离的电荷存储结构；第二晶体管，其包含形成在所述电荷存储结构上方的第二沟道区；及数据线，其形成在所述第一沟道区及所述第二沟道区上方并接触所述第一沟道区及所述第二沟道区，所述数据线包含邻近所述第一沟道区且通过介电材料与所述第一沟道区分离的部分。

Description

存储器单元及缠绕数据线结构
优先权申请
本申请要求2021年10月29日提交的第17/514,979号美国申请的优先权权益，所述申请的全文以引用的方式并入本文中。
背景技术
存储器装置广泛在计算机及许多其它电子产品中用来存储信息。存储器装置通常被分类成两种类型：易失性存储器装置及非易失性存储器装置。存储器装置通常具有将信息存储在其中的众多存储器单元。在易失性存储器装置中，如果电力供应器与存储器装置断开连接，那么存储在存储器单元中的信息丢失。在非易失性存储器装置中，即使供应电源与存储器装置断开连接，存储在存储器单元中的信息也被保留。
本文中的描述涉及易失性存储器装置。大多数常规易失性存储器装置以电荷的形式将信息存储在存储器单元中包含的电容器结构中。随着对装置存储密度的需求增加，许多常规技术提供用以缩小存储器单元大小以便增加给定装置面积的装置存储密度的方法。然而，如果待将存储器单元大小缩小到某个尺寸，那么物理限制及制造约束可对此类常规技术构成挑战。此外，给定面积的增加的装置存储密度可引起邻近存储器单元的元件之间的过度电容耦合。不同于一些常规存储器装置，本文中所描述的存储器装置包含可克服常规技术所面临的挑战的特征。
附图说明
图1展示根据本文中所描述的一些实施例的呈包含存储器单元的存储器装置的形式的设备的框图。
图2展示根据本文中所描述的一些实施例的包含双晶体管(2T)存储器单元的存储器阵列的存储器装置的一部分的示意图。
图3展示根据本文中所描述的一些实施例的包含在存储器装置的读取操作期间使用的实例电压的图2的存储器装置。
图4展示根据本文中所描述的一些实施例的包含在存储器装置的写入操作期间使用的实例电压的图2的存储器装置。
图5、图6、图7A、图7B及图7C展示根据本文中所描述的一些实施例的包含具有不连续缠绕部分的数据线的图2的存储器装置的结构的不同视图。
图8A、图8B、图8C展示根据本文中所描述的一些实施例的包含具有连续缠绕部分的数据线的存储器装置的结构的不同视图。
图9到图22D展示根据本文中所描述的一些实施例的形成存储器装置的工艺。
图23到图27B展示根据本文中所描述的一些实施例的形成另一存储器装置的工艺。
图28A、图28B及图28C展示根据本文中所描述的一些实施例的包含多个存储器单元层面的存储器装置的结构的不同视图。
具体实施方式
本文中所描述的存储器装置包含易失性存储器单元，其中所述存储器单元中的每一者可包含双晶体管(2T)。双晶体管中的一者具有电荷存储结构，所述电荷存储结构可形成所述存储器单元的存储器元件来存储信息。本文中所描述的存储器装置可具有容许存储器装置的大小(例如，占据面积)相对小于类似常规存储器装置的大小(例如，占据面积)的结构(例如，4F2单元占据面积)。所描述存储器装置可包含用以控制对应存储器单元的双晶体管的单条存取线(例如，字线)。这可导致降低的功耗且改进的处理。所描述存储器装置的存储器单元中的每一者可包含交叉点增益单元结构(及交叉点操作)，使得可在所述存储器装置的操作(例如，读取或写入操作)期间使用单条存取线(例如，字线)及单条数据线(例如，位线)来存取存储器单元。所描述存储器装置可包含具有相应缠绕部分的数据线，所述缠绕部分环绕相应存储器单元的晶体管的沟道区的部分。数据线的缠绕部分可改进存储器装置的操作。在实例中，缠绕部分可减轻或防止可发生在存储器单元中的静态功率(例如，电流泄漏)。下文参考图1到图28C讨论所描述存储器装置及其变型的其它改进及益处。
图1展示根据本文中所描述的一些实施例的呈包含易失性存储器单元的存储器装置100的形式的设备的框图。存储器装置100包含存储器阵列101，存储器阵列101可含有存储器单元102。存储器装置100可包含易失性存储器装置使得存储器单元102可为易失性存储器单元。存储器装置100的实例包含动态随机存取存储器(DRAM)装置。如果供应电源(例如，供应电压Vcc)与存储器装置100断开连接，那么存储在存储器装置100的存储器单元102中的信息可丢失(例如，无效)。在后文中，供应电压Vcc被称为表示一些电压电平；然而，它们不限于存储器装置(例如，存储器装置100)的供应电压(例如，Vcc)。例如，如果存储器装置(例如，存储器装置100)具有基于供应电压Vcc产生内部电压的内部电压产生器(图1中未展示)，那么可使用此内部电压而不是供应电压Vcc。
在存储器装置100的物理结构中，存储器单元102中的每一者可包含竖直形成在存储器装置100的衬底(例如，半导体衬底)上方的不同层级中(例如，堆叠在不同层上)的晶体管(例如，双晶体管)。存储器装置100还可包含存储器单元的多个层级(例如，多个层面)，其中一个层级(例如，一个层面)存储器单元可形成在额外存储器单元的另一层级(例如，另一层面)上方(例如，堆叠在其上)。存储器阵列101(包含存储器单元102)的结构可包含下文参考图2到图28C所描述的存储器阵列及存储器单元的结构。
如图1中所展示，存储器装置100可包含存取线104(例如，“字线”)及数据线(例如，位线)105。存储器装置100可使用存取线104上的信号(例如，字线信号)来存取存储器单元102及数据线105以提供待存储(例如，写入)在存储器单元102中或从存储器单元102读取(例如，感测)的信息(例如，数据)。
存储器装置100可包含用以接收线107(例如，地址线)上的地址信息ADDR(例如，行地址信号及列地址信号)的地址寄存器106。存储器装置100可包含可操作以解码来自地址寄存器106的地址信息ADDR的行存取电路系统108(例如，X解码器)及列存取电路系统109(例如，Y解码器)。基于经解码地址信息，存储器装置100可确定在存储器操作期间待存取哪些存储器单元102。存储器装置100可执行写入操作以将信息存储在存储器单元102中，且执行读取操作以读取(例如，感测)存储器单元102中的信息(例如，先前存储的信息)。存储器装置100还可执行操作(例如，刷新操作)以刷新存储在存储器单元102中的信息的值(例如，保持所述值有效)。存储器单元102中的每一者可经配置以存储可表示至多一个位(例如，具有二进制0(“0”)或二进制1(“1”)的单个位，或多于一个位(例如，具有至少两个二进制位的组合的多个位)的信息。
存储器装置100可接收供应电压，包含分别在线130及132上的供应电压Vcc及Vss。供应电压Vss可在接地电势(例如，具有近似零伏的值)下操作。供应电压Vcc可包含从外部电源(例如电池或交流到直流(AC-DC)转换器电路系统)供应到存储器装置100的外部电压。
如图1中所展示，存储器装置100可包含存储器控制单元118，存储器控制单元118包含基于线(例如，控制线)120上的控制信号控制存储器装置100的存储器操作(例如，读取及写入操作)的电路系统(例如，硬件组件)。线120上的信号的实例包含行存取选通信号RAS*、列存取选通信号CAS*、写入启用信号WE*、芯片选择信号CS*、时钟信号CK及时钟启用信号CKE。这些信号可为提供到DRAM装置的信号的部分。
如图1中所展示，存储器装置100可包含可携载信号DQ0到DQN的线(例如，全局数据线)112。在读取操作中，提供到线112的信息(从存储器单元102读取)(以信号DQ0到DQN的形式)的值(例如，“0”或“1”)可基于数据线105上的信号的值。在写入操作中，提供到数据线105的信息的值(例如“0”或“1”)(待存储在存储器单元102中)可基于线112上的信号DQ0到DQN的值。
存储器装置100可包含感测电路系统103、选择电路系统115及输入/输出(I/O)电路系统116。列存取电路系统109可基于地址信号ADDR选择性地激活线(例如，选择线)上的信号。选择电路系统115可响应于线114上的信号以选择数据线105上的信号。数据线105上的信号可表示(例如，在写入操作期间)待存储在存储器单元102中的信息的值或(例如，在读取操作期间)从存储器单元102读取(例如，感测)的信息的值。
I/O电路系统116可操作以将从存储器单元102读取的信息提供到线112(例如，在读取操作期间)，且将待存储在存储器单元102中的信息(例如，由与外部装置提供)从线112提供到数据线105(例如，在写入操作期间)。线112可包含存储器装置100内的节点或存储器装置100可驻留在其中的封装上的引脚(或焊球)。存储器装置100外部的其它装置(例如，硬件存储器控制器或处理器)可通过线107、112及120与存储器装置100通信。
存储器装置100可包含其它组件，在图1中未展示所述组件以免模糊本文中所描述的实例实施例。存储器装置100的至少一部分(例如，存储器阵列101的一部分)可包含与下文参考图2到图28C所描述的存储器装置中的任一者类似或相同的结构及操作。
图2展示根据本文中所描述的一些实施例的包含存储器阵列201的存储器装置200的一部分的示意图。存储器装置200可对应于图1的存储器装置100。例如，存储器阵列201可形成图1的存储器阵列101的部分。如图2中所展示，存储器装置200可包含存储器单元210到215，存储器单元210到215是易失性存储器单元(例如，DRAM单元)。为简单起见，存储器单元210到215当中的类似或相同的元件被赋予相同标签。
存储器单元210到215中的每一者可包含双晶体管T1及T2。因此，存储器单元210到215中的每一者可被称为2T存储器单元(例如，2T增益单元)。晶体管T1及T2中的每一者可包含场效应晶体管(FET)。作为实例，晶体管T1可为p沟道FET(PFET)，且晶体管T2可为n沟道FET(NFET)。晶体管T1的部分可包含p沟道金属氧化物半导体(PMOS)晶体管的结构。因此，晶体管T1可包含与PMOS晶体管的操作类似的操作。晶体管T2的部分可包含n沟道金属氧化物半导体(NMOS)。因此，晶体管T2可包含与NMOS晶体管的操作类似的操作。
存储器装置200的晶体管T1可包含基于电荷存储的结构(例如，基于浮动栅极)。如图2中所展示，存储器单元210到215中的每一者可包含电荷存储结构202，电荷存储结构202可包含晶体管T1的浮动栅极。电荷存储结构202可形成存储器单元210到215当中的相应存储器单元的存储器元件。电荷存储结构202可存储电荷。存储在存储器单元210到215当中的特定存储器单元中的信息的值(例如，“0”或“1”)可基于那个特定存储器单元的电荷存储结构202中的电荷量。例如，存储在存储器单元210到215当中的特定存储器单元中的信息的值可为“0”或“1”(如果每一存储器单元经配置为单位存储器单元)，或如果每一存储器单元经配置为多位存储器单元，那么可为“00”、“01”、“10”、“11”(或其它多位值)。
如图2中所展示，存储器单元210到215当中的特定存储器单元的晶体管T2(例如，晶体管T2的沟道区)可电耦合到(例如，直接耦合到(接触))那个特定存储器单元的电荷存储结构202。因此，在存储器装置200的操作(例如，写入操作)期间，可在特定存储器单元的晶体管T2与那个特定存储器单元的电荷存储结构202之间直接形成电路路径(例如，电流路径)。在存储器装置200的写入操作期间，可穿过特定存储器单元的晶体管T2(例如，穿过晶体管T2的沟道区)在特定存储器单元的相应数据线(例如，数据线221或222)与电荷存储结构202之间形成电路路径(例如，电流路径)。
存储器单元210到215可布置在存储器单元群组2010及2011中。图2举例展示两个存储器单元群组(例如，2010及2011)。然而，存储器装置200可包含多于两个存储器单元群组。存储器单元群组2010及2011可包含相同数目个存储器单元。例如，存储器单元群组2010可包含存储器单元210、212及214，且存储器单元群组2011可包含存储器单元211、213及215。图2举例展示存储器单元群组2010及2011中的每一者中的三个存储器单元。存储器单元群组2010及2011中的存储器单元的数目可不同于三个。
存储器装置200可执行写入操作以将信息存储在存储器单元210到215中，且执行读取操作以从存储器单元210到215读取(例如，感测)信息。存储器装置200可经配置以作为DRAM装置来操作。然而，与将信息存储在例如电容器的容器的结构中的一些常规DRAM设备不同，存储器装置200可将信息以电荷的形式存储在电荷存储结构202(其可为浮动栅极结构)中。如上文所提及，电荷存储结构202可为晶体管T1的浮动栅极。在存储器装置200的操作(例如，读取或写入操作)期间，存取线(例如，单条存取线)及数据线(例如，单条数据线)可被用来存取选定存储器单元(例如，目标存储器单元)。
如图2中所展示，存储器装置200可包含可携载相应信号(例如，字线信号)WL1、WL2及WLn的存取线(例如，字线)241、242及243。存取线241、242及243可被用来存取存储器单元群组2010及2011两者。在存储器装置200的物理结构中，存取线241、242及243中的每一者可被结构化为至少一条导电线(一条导电线或多条导电线，其中多条导电线可彼此电耦合(例如，短接))(可由其形成)。
存取线241、242及243可在存储器装置200的操作(例如，读取或写入操作)期间被选择性地激活(例如，一次一个地激活)以存取存储器单元210到215当中的选定存储器单元(或若干选定存储器单元)。选定存储器单元可被称为目标存储器单元。在读取操作中，可从选定存储器单元(或若干选定存储器单元)读取信息。在写入操作中，可将信息存储在选定存储器单元(或若干选定存储器单元)中。
在存储器装置200中，单条存取线(例如，单条字线)可被用来在存储器装置200的读取抑或写入操作期间控制(例如，导通或关断)相应存储器单元的晶体管T1及T2。一些常规存储器装置可使用多条(例如，两条单独)存取线来在读取及写入操作期间对相应存储器单元的存取。与此类常规存储器装置(对同一存储器单元使用多条存取线)相比较，存储器装置200使用存储器装置200中的单条存取线(例如，共享存取线)来控制相应存储器单元的晶体管T1及T2两者以存取相应存储器单元。这种技术可节省空间且简化存储器装置200的操作。此外，一些常规存储器装置可使用多条数据线来存取选定存储器单元(例如，在读取操作期间)以从选定存储器单元读取信息。在存储器装置200中，单条数据线(例如，数据线221或222)可被用来存取选定存储器单元(例如，在读取操作期间)以从选定存储器单元读取信息。与使用多条数据线来存取选定存储器单元的常规存储器装置相比较，此还可简化存储器装置200的结构、操作或两者。
在存储器装置200中，晶体管T1及T2中的每一者的栅极(在图2中未标记)可为相应存取线(例如，相应字线)的部分。如图2中所展示，存储器单元210的晶体管T1及T2中的每一者的栅极可为存取线241的部分。存储器单元211的晶体管T1及T2中的每一者的栅极可为存取线241的部分。例如，在存储器装置200的物理结构中，形成存取线241的导电材料的四个不同部分(例如，连续金属或多晶硅块的四个不同部分)可分别形成存储器单元210的晶体管T1及T2的栅极(例如，四个栅极)以及存储器单元211的晶体管T1及T2的栅极。
存储器单元212的晶体管T1及T2中的每一者的栅极可为存取线242的部分。存储器单元213的晶体管T1及T2中的每一者的栅极可为存取线242的部分。例如，在存储器装置200的结构中，形成存取线242的导电材料的四个不同部分(例如，连续金属或多晶硅块的四个不同部分)可分别形成存储器单元212的晶体管T1及T2的栅极(例如，四个栅极)以及存储器单元213的晶体管T1及T2的栅极。
存储器单元214的晶体管T1及T2中的每一者的栅极可为存取线243的部分。存储器单元215的晶体管T1及T2中的每一者的栅极可为存取线243的部分。例如，在存储器装置200的结构中，形成存取线243的导电材料的四个不同部分(例如，连续金属或多晶硅块的四个不同部分)可分别形成存储器单元214的晶体管T1及T2的栅极(例如，四个栅极)以及存储器单元215的晶体管T1及T2的栅极。
在本描述中，材料可包含单种材料或多种材料的组合。导电材料可包含单种导电材料或多种导电材料的组合。
存储器装置200可包含可携载相应信号(例如，位线信号)BL1及BL2的数据线(例如，位线)221及222。在读取操作期间，存储器装置200可使用数据线221来获得从存储器单元群组2010的选定存储器单元读取(例如，感测)的信息，且使用数据线222来从存储器单元群组2011的选定存储器单元读取信息。在写入操作期间，存储器装置200可使用数据线221来提供待存储在存储器单元群组2010的选定存储器单元中的信息，且使用数据线222来提供待存储在存储器单元群组2011的选定存储器单元中的信息。
存储器装置200可包含耦合到存储器单元210到215中的每一者的接地连接(例如，接地板)297。接地连接297可由可耦合到存储器装置200的接地端子的导电板(例如，导电材料层)结构化。
作为实例，接地连接297可为共同导电结构(例如，共同导电板)的部分，所述共同导电结构可形成在位于存储器装置200的存储器单元(例如，存储器单元210到215)下方的存储器装置200的层级上。在这个实例中，存储器装置200的存储器单元(例如，存储器单元210到215)中的每一者的元件(例如，晶体管T1及T2的部分或整个晶体管T1及T2)可形成(例如，竖直形成)在共同导电结构(例如，共同导电板)上方且电耦合到共同导电结构。
在另一实例中，接地连接297可为单独导电结构(例如，单独导电条带)的部分，所述单独导电结构可形成在位于存储器装置200的存储器单元(例如，存储器单元210到215)下方的存储器装置200的层级上。在这个实例中，存储器装置200的存储器单元(例如，存储器单元210到215)中的每一者的元件(例如，晶体管T1及T2的部分)可形成(例如，竖直形成)在单独导电结构(例如，单独导电条带)当中的相应导电结构(例如，相应导电条带)上方，且电耦合到所述相应导电结构。
如图2中所展示，存储器单元210到215当中的特定存储器单元的晶体管T1(例如，晶体管T1的沟道区)可电耦合到(例如，直接耦合到)接地连接297，且电耦合到(例如，直接耦合到)相应数据线(例如，数据线221或222)。因此，在对选定存储器单元执行操作(例如，读取操作)期间，可穿过选定存储器单元的晶体管T1在相应数据线(例如，数据线221或222)与接地连接297之间形成电路路径(例如，电流路径)。
存储器装置200可包含读取路径(例如，电路路径)。在读取操作期间从选定存储器单元读取的信息可通过耦合到选定存储器单元的读取路径获得。在存储器单元群组2010中，特定存储器单元(例如，存储器单元210、212或214)的读取路径可包含穿过那个特定存储器单元的晶体管T1的沟道区、数据线221及接地连接297的电流路径(例如，读取电流路径)。在存储器单元群组2011中，特定存储器单元(例如，存储器单元211、213或215)的读取路径可包含穿过那个特定存储器单元的晶体管T1的沟道区、数据线222及接地连接297的电流路径(例如，读取电流路径)。在其中晶体管T1是PFET(例如，PMOS)的实例中，读取路径中的电流(例如，在读取操作期间)可包含空穴传导(例如，通过晶体管T1的沟道区(例如，p沟道区)的在从数据线221到接地连接297的方向上的空穴传导)。由于晶体管T1可在读取路径中被用来在读取操作期间从相应存储器单元读取信息，因此晶体管T1可被称为读取晶体管，且晶体管T1的沟道区可被称为读取沟道区。
存储器装置200可包含写入路径(例如，电路路径)。在写入操作期间待存储在选定存储器单元中的信息可通过耦合到选定存储器单元的写入路径提供到选定存储器单元。在存储器单元群组2010中，特定存储器单元的写入路径可包含那个特定存储器单元的晶体管T2(例如，可包含穿过晶体管T2的沟道区的写入电流路径)及数据线221。在存储器单元群组2011中，特定存储器单元(例如，存储器单元211、213或215)的写入路径可包含那个特定存储器单元的晶体管T2(例如，可包含穿过晶体管T2的沟道区的写入电流路径)及数据线222。在其中晶体管T2是NFET(例如，NMOS)的实例中，写入路径中的电流(例如，在写入操作期间)可包含通过晶体管T2的沟道区(例如，n沟道区)的电子传导(例如，从数据线221到电荷存储结构202的方向上的电子传导)。由于晶体管T2可在写入路径中被用来在写入操作期间将信息存储在相应存储器单元中，因此晶体管T2可被称为写入晶体管，且晶体管T2的沟道区可被称为写入沟道区。
晶体管T1及T2中的每一者可具有阈值电压(Vt)。晶体管T1具有阈值电压Vt1。晶体管T2具有阈值电压Vt2。阈值电压Vt1及Vt2的值可不同(不等值)。例如，阈值电压Vt2的值可大于阈值电压Vt1的值。阈值电压Vt1与Vt2的值的差容许在读取操作期间读取(例如，感测)存储在读取路径上的晶体管T1中的电荷存储结构202中的信息，而不影响(例如，不导通)写入路径(例如，穿过晶体管T2的路径)上的晶体管T2。这可防止电荷(例如，在读取操作期间)通过写入路径的晶体管T2从电荷存储结构202泄漏。
在存储器装置200的结构中，晶体管T1及T2可经形成(例如，经设计)使得晶体管T1的阈值电压Vt1可小于零伏(例如，Vt1<0V)，而不管存储在晶体管T1的电荷存储结构202中的信息的值(例如，“0”或“1”)，且Vt1<Vt2。当具有值“0”的信息被存储在电荷存储结构202中时，电荷存储结构202可处于状态“0”。当具有值“1”的信息被存储在电荷存储结构202中时，电荷存储结构202可处于状态“1”。因此，在这个结构中，阈值电压Vt1与Vt2的值之间的关系可表达如下：针对状态“0”的Vt1<针对状态“1”的Vt1<0V，且Vt2＝0V(或替代地Vt2>0V)。
在存储器装置200的替代结构中，晶体管T1及T2可经形成(例如，经设计)使得针对状态“0”的Vt1<针对状态“1”的Vt1，其中针对状态“0”的Vt1<0V(或替代地针对状态“0”的Vt1＝0V)，针对状态“1”的Vt1>0V，且Vt1<Vt2。
在另一替代结构中，晶体管T1及T2可经形成(例如，经设计)使得针对状态“0”的Vt1<针对状态“1”的Vt1，其中针对状态“0”的Vt1＝0V(或替代地针对状态“0”的Vt1＞0V)，且Vt1<Vt2。
在存储器装置200的读取操作期间，一次一个地选择同一存储器单元群组的仅一个存储器单元以从选定存储器单元读取信息。例如，可在读取操作期间一次一个地选择存储器单元群组2010的存储器单元210、212及214以从选定存储器单元(例如，在这个实例中是存储器单元210、212及214中的一者)读取信息。在另一实例中，可在读取操作期间一次一个地选择存储器单元群组2011的存储器单元211、213及215以从选定存储器单元(例如，在这个实例中是存储器单元211、213及215中的一者)读取信息。
在读取操作期间，可并发地选择(或替代地可循序地选择)共享同一存取线(例如，存取线241、242或243)的不同存储器单元群组(例如，存储器单元群组2010及2011)的存储器单元。例如，可在读取操作期间并发地选择存储器单元210及211以从存储器单元210及211读取(例如，并发地读取)信息。可在读取操作期间并发地选择存储器单元212及213以从存储器单元212及213读取(例如，并发地读取)信息。可在读取操作期间并发地选择存储器单元214及215以从存储器单元214及215读取(例如，并发地读取)信息。
可基于从包含数据线221、选定存储器单元(例如，存储器单元210、212或214)的晶体管T1及接地连接297的读取路径(如上文所描述)检测(例如，感测)的电流的值确定在读取操作期间从存储器单元群组2010的选定存储器单元读取的信息的值。可基于从包含数据线222、选定存储器单元(例如，存储器单元211、213或215)的晶体管T1及接地连接297的读取路径检测(例如，感测)的电流的值确定在读取操作期间从存储器单元群组2011的选定存储器单元读取的信息的值。
存储器装置200可包含检测电路系统(未展示)，所述检测电路系统可在读取操作期间操作以检测(例如，感测)包含数据线221的读取路径上的电流(例如，电流I1，未展示)，且检测包含数据线222的读取路径上的电流(例如，电流I2，未展示)。经检测电流的值可基于存储在选定存储器单元中的信息的值。例如，取决于存储在存储器单元群组2010的选定存储器单元中的信息的值，数据线221上的经检测电流的值(例如，电流I1的值)可为零或大于零。类似地，取决于存储在存储器单元群组2011的选定存储器单元中的信息的值，数据线222上的经检测电流的值(例如，电流I2的值)可为零或大于零。存储器装置200可包含用以将经检测电流的值转译成存储在选定存储器单元中的信息的值(例如，“0”、“1”，或多位值的组合)的电路系统(未展示)。
在存储器装置200的写入操作期间，一次可选择同一存储器单元群组的仅一个存储器单元以将信息存储在选定存储器单元中。例如，可在写入操作期间一次一个地选择存储器单元群组2010的存储器单元210、212及214以将信息存储在选定存储器单元(例如，在这个实例中是存储器单元210、212及214中的一者)中。在另一实例中，可在写入操作期间一次一个地选择存储器单元群组2011的存储器单元211、213及215以将信息存储在选定存储器单元(例如，在这个实例中是存储器单元211、213及215中的一者)中。
在写入操作期间，可并发地选择共享同一存取线(例如，存取线241、242或243)的不同存储器单元群组(例如，存储器单元群组2010及2011)的存储器单元。例如，可在写入操作期间并发地选择存储器单元210及211以将信息存储(例如，并发地存储)在存储器单元210及211中。可在写入操作期间并发地选择存储器单元212及213以将信息存储(例如，并发地存储)在存储器单元212及213中。可在写入操作期间并发地选择存储器单元214及215以将信息存储(例如，并发地存储)在存储器单元214及215中。
在写入操作期间待存储在存储器单元群组2010的选定存储器单元中的信息可通过包含数据线221及选定存储器单元(例如，存储器单元210、212或214)的晶体管T2的写入路径(上文所描述)来提供。在写入操作期间待存储在存储器单元群组2011的选定存储器单元中的信息可通过包含数据线222及选定存储器单元(例如，存储器单元211、213或215)的晶体管T2的写入路径(上文所描述)来提供。如上文所描述，存储在存储器单元210到215当中的特定存储器单元中的信息的值(例如，二进制值)可基于那个特定存储器单元的电荷存储结构202中的电荷量。
在写入操作中，通过在包含那个特定存储器单元的晶体管T2及耦合到那个特定存储器单元的数据线(例如，数据线221或222)的写入路径上施加电压，可改变选定存储器单元的电荷存储结构202中的电荷量(以反映存储在选定存储器单元中的信息的值)。例如，如果待存储在存储器单元210、212及214当中的选定存储器单元中的信息具有一个值(例如，“0”)，那么可在数据线221上施加具有一个值(例如，0V)的电压(例如，向信号BL1提供0V)。在另一实例中，如果待存储在存储器单元210、212及214当中的选定存储器单元中的信息具有另一值(例如，“1”)，那么可在数据线221上施加具有另一值(例如，正电压)的电压(例如，向信号BL1提供正电压)。因此，通过在特定存储器单元的写入路径(其包含晶体管T2)上提供待存储信息(例如，以电压的形式)，可将信息存储(例如，直接存储)在那个特定存储器单元的电荷存储结构202中。
图3展示根据本文中所描述的一些实施例的包含在存储器装置200的读取操作期间使用的实例电压V1、V2及V3的图2的存储器装置200。图3的实例假设存储器单元210及211是在读取操作期间用以读取(例如，感测)存储(例如，先前存储)在存储器单元210及211中的信息的选定存储器单元(例如，目标存储器单元)。存储器单元212到215被假设为未选定存储器单元。这意味着在图3的实例中，在从存储器单元210及211读取信息的同时不存取存储器单元212到215，且不读取存储在存储器单元212到215中的信息。在这个实例中，存取线241可被称为选定存取线(例如，选定字线)，其是与选定存储器单元(例如，在这个实例中是存储器单元210及211)相关联(例如，耦合)的存取线。在这个实例中，存取线242及243可被称为未选定存取线(例如，未选定字线)，其是与未选定存储器单元(例如，在这个实例中是存储器单元212、213、214及215)相关联(例如，耦合)的存取线。
在图3中，电压V1、V2及V3可表示在存储器装置200的读取操作期间施加到相应存取线241、242及243以及数据线221及222的不同电压。电压V1可被施加到选定存取线(例如，存取线241)。在读取操作中，电压V2可被施加到未选定存取线(例如，存取线242及243)。
电压V1、V2及V3可具有不同值。作为实例，电压V1、V2及V3可分别具有值-1V、0V及0.5V。本描述中所使用的电压的特定值仅是实例值。可使用不同值。例如，电压V1可具有负值范围(例如，电压V1的值可从-3V到-1V)。
在图3中所展示的读取操作中，电压V1可具有用以导通存储器单元210及211(在这个实例中是选定存储器单元)中的每一者的晶体管T1以及关断(或保持截断)存储器单元210及211中每一者的晶体管T2的值(电压值)。这容许从存储器单元210及211读取信息。电压V2可具有一值，使得存储器单元212到215(在这个实例中是未选定存储器单元)中的每一者的晶体管T1及T2被关断(例如，保持截断)。电压V3可具有一值，使得可在包含数据线221及存储器单元210的晶体管T1的读取路径以及包含数据线222及存储器单元212的晶体管T1的读取路径(单独读取路径)上形成电流(例如，读取电流)。这容许检测分别耦合到存储器单元210及211的读取路径上(例如，相应数据线221及222上)的电流。存储器装置200的检测电路系统(未展示)可操作以将经检测电流的值(在从选定存储器单元读取信息期间)转译成从选定存储器单元读取的信息的值(例如，“0”、“1”，或多位值的组合)。在图3的实例中，数据线221及222上的经检测电流的值可分别被转译成从存储器单元210及211读取的信息的值。
在图3中所展示的读取操作中，施加到相应存取线241、242及243的电压可致使除存储器单元210及211(选定存储器单元)中的每一者的晶体管T1之外的存储器单元212到215中的每一者的晶体管T1及T2关断(或保持截断)。取决于存储器单元210的晶体管T1的阈值电压Vt1的值，存储器单元210(选定存储器单元)的晶体管T1可导通或可不导通。取决于存储器单元211的晶体管T1的阈值电压Vt1的值，存储器单元211(选定存储器单元)的晶体管T1可导通或可不导通。例如，如果存储器装置200的存储器单元(例如，210到215)中的每一者的晶体管T1经配置(例如，经结构化)使得晶体管T1的阈值电压小于零(例如，Vt1<-1V)，而不管存储在相应存储器单元210中的信息的值(例如，状态)，那么在这个实例中，存储器单元210的晶体管T1可导通且在数据线221上传导电流(通过存储器单元210的晶体管T1)。在这个实例中，存储器单元211的晶体管T1也可导通且在数据线222上传导电流(通过存储器单元211的晶体管T1)。存储器装置200可分别基于数据线221及222上的电流的值确定存储在存储器单元210及211中的信息的值。如上文所描述，存储器装置200可包含用以在读取操作期间测量数据线221及222上的电流的值的检测电路系统。
图4展示根据本文中所描述的一些实施例的包含在存储器装置200的写入操作期间使用的实例电压V4、V5、V6及V7的图2的存储器装置200。图4的实例假设存储器单元210及211是在写入操作期间用以将信息存储在存储器单元210及211中的选定存储器单元(例如，目标存储器单元)。存储器单元212到215被假设为未选定存储器单元。这意味着在图4的实例中，在信息被存储在存储器单元210及211中的同时不存取存储器单元212到215，且信息不被存储在存储器单元212到215中。
在图4中，电压V4、V5、V6及V7可表示在存储器装置200的写入操作期间施加到相应存取线241、242及243以及数据线221及222的不同电压。在写入操作中，电压V4可被施加到选定存取线(例如，存取线241)。电压V5可被施加到未选定存取线(例如，存取线242及243)。
电压V4、V5、V6及V7可具有不同值。作为实例，电压V4及V5可分别具有3V及0V的值。这些值是实例值。可使用不同值。
电压V6及V7的值可相同或不同，这取决于待存储在存储器单元210及211中的信息的值(例如，“0”或“1”)。例如，如果存储器单元210及211待存储具有相同值的信息，那么电压V6及V7的值可相同(例如，V6＝V7)。作为实例，如果待存储在每一存储器单元210及211中的信息是“0”，那么V6＝V7＝0V。在另一实例中，如果待存储在每一存储器单元210及211中的信息是“1”，那么V6＝V7＝V+(例如，V+是正电压(例如，从1V到3V))。
在另一实例中，如果存储器单元210及211待存储具有不同值的信息，那么电压V6及V7的值可不同(例如，V6≠V7)。作为实例，如果“0”待被存储在存储器单元210中，那么V6＝0V，且如果“1”待被存储在存储器单元211中，那么V7＝V+(例如，V+是正电压(例如，从1V到3V))。作为另一实例，如果“1”待被存储在存储器单元210中，那么V6＝V+(例如，V+是正电压(例如，从1V到3V))，且如果“0”待被存储在存储器单元211中，那么V7＝0V。
在此举例使用1V到3V的电压范围。可使用不同电压范围。此外，不是将0V(例如，V6＝0V或V7＝0V)施加到特定写入数据线(例如，数据线221或222)以供将具有值“0”的信息存储到耦合到那个特定写入数据线的存储器单元(例如，存储器单元210或211)，而是可将正电压(例如，V6>0V或V7>0V)施加到那个特定数据线。
在图4的存储器装置200的写入操作中，电压V5可具有一值(例如，V5＝0V或V5<0V)，使得存储器单元212到215(在这个实例中是未选定存储器单元)中的每一者的晶体管T1及T2被关断(例如，保持截断)。电压V4可具有一值(例如，V4>0V)以导通存储器单元210及211(在这个实例中是选定存储器单元)中的每一者的晶体管T2，且在存储器单元210的电荷存储结构202与数据线221之间形成写入路径并在存储器单元211的电荷存储结构202与数据线222之间形成写入路径。可在存储器单元210(选定存储器单元)的电荷存储结构202与数据线221之间形成电流(例如，写入电流)。这个电流可影响(例如，改变)存储器单元210的电荷存储结构202上的电荷量以反映待存储在存储器单元210中的信息的值。可在存储器单元211(选定存储器单元)的电荷存储结构202与数据线222之间形成电流(例如，另一写入电流)。这个电流可影响(例如，改变)存储器单元211的电荷存储结构202上的电荷量以反映待存储在存储器单元211中的信息的值。
在图4的实例写入操作中，电压V6的值可致使存储器单元210的电荷存储结构202放电或充电，使得存储器单元210的电荷存储结构202上的所得电荷(例如，在放电或充电动作之后剩余的电荷)可反映存储在存储器单元210中的信息的值。类似地，在这个实例中，电压V7的值可致使存储器单元211的电荷存储结构202放电或充电，使得存储器单元211的电荷存储结构202上的所得电荷(例如，在放电或充电动作之后剩余的电荷)可反映存储在存储器单元211中的信息的值。
图5、图6、图7A、图7B及图7C展示根据本文中所描述的一些实施例的图2的存储器装置200的结构相对于X、Y及Z方向的不同视图。为简单起见，在本文中所描述的附图中，从图5、图6、图7A、图7B及图7C以及其它图(例如，图8A到图28C)中所展示的大多元件省略横截面线(例如，阴影线)。可从附图的特定图省略存储器装置200的一些元件(及本文中所描述的其它存储器装置)以免模糊对那个特定附图中描述的元件(或多个元件)的描述。本文中所描述的附图中所展示的元件的尺寸(例如，物理结构)未按比例绘制。
图5及图6展示包含存储器单元210的存储器装置200相对于X、Y及Z方向的不同3维视图(例如，等距视图)。图7A展示包含存储器单元210、211、216及217的存储器装置200相对于沿着图5及图6中的线7A截取的X-Z方向的侧视图(例如，横截面视图)。图7B展示沿着图7A的线7B截取的视图(例如，横截面视图)。图7C展示包含数据线221、222、223及224(及相关联信号BL1、BL2、BL3及BL4)以及存取线241、242及243(相关联信号WL1、WL2、WL3及WL4)的相对位置的图7A的存储器装置200的俯视图(例如，平面视图)。为了简单起见，从图7C省略存储器装置200的其它元件。
下文描述涉及图5、图6、图7A、图7B及图7C。图5及图6展示存储器装置200的一个存储器单元(例如，存储器单元210)的结构。存储器装置200的其它存储器单元(例如，图2中的存储器单元211到215)的结构可与图5到图7C中的存储器单元210的结构类似或相同。在图2到图7C中，相同元件被赋予相同参考数字。从图5到图7C省略存储器装置200的一些部分(例如，栅极氧化物及单元隔离结构)以免模糊本文中所描述的实施例中的存储器装置200的元件。
如图5中所展示，存储器装置200可包含衬底599，存储器单元210(及存储器装置200的其它存储器单元(未展示))可形成在所述衬底599上方。存储器单元210的晶体管T1及T2可相对于衬底599竖直形成。衬底599可为半导体衬底(例如，基于硅衬底)或其它类型的衬底。Z方向(例如，竖直方向)是垂直于衬底599(例如，从衬底599向外)的方向。Z方向还垂直于X方向及Y方向(例如，从X方向及Y方向竖直延伸)。X方向及Y方向彼此垂直。
如图5及图6中所展示，接地连接297可包含位于(形成在)衬底599上方的导电材料(例如，导电区)的结构(例如，块(例如，层))。接地连接297的实例材料包含金属、导电掺杂多晶硅或其它导电材料块。接地连接297可耦合到存储器装置200的接地端子(未展示)。图5及图6举例展示接触(例如，直接耦合到)衬底599的接地连接297。在替代结构中，存储器装置200可包含接地连接297与衬底599之间的电介质(例如，介电材料层，未展示)。
如图5、图6、图7A及图7B中所展示，存储器装置200可包含形成在接地连接297上方的半导体材料596。半导体材料596可包含硅、多晶硅或其它半导体材料的结构(例如，块(例如，层))，且可包含掺杂区(例如，p型掺杂区)或其它导电材料。
图7A展示图2中未展示的存储器单元216及217以及相关联数据线223及224。然而，如图7A及图7C中所展示，存储器单元216及217可与存储器单元210及211共享存取线241。
如图5、图6及图7A中所展示，存取线241可通过(可包含)可相对于Y方向(从Y方向看)彼此相对的部分541F与541B(例如，前与后导电部分)的组合来结构化。部分541F及541B中的每一者可包含可被结构化为具有在X方向上连续延伸的长度的导电线(例如，导电区)的导电材料(或材料的组合)。因此，部分541F及541B可为彼此相对(例如，在Y方向上彼此相对)的导电线的部分。
部分541F及541B中的每一者可包含导电材料(例如，金属、导电掺杂多晶硅或其它导电材料)的结构(例如，块(例如，层))。部分541F及541B中的每一者可在X方向上具有长度(图5中展示)，在Z方向上具有宽度(图5中展示)且在Y方向上具有厚度(图8A中展示)。
部分541F及541B可彼此电耦合。例如，存储器装置200可包含导电材料(例如，未展示)，所述导电材料可接触(例如，电耦合到)部分541F及541B，使得可通过相同信号(例如，信号WL1)并发地施加部分541F及541B(其是单条存取线241的部分)。
在存储器装置200的替代结构中，可省略存储器装置200的存取线中的每一者的两个部分(例如，部分541F及541B)中的一者。例如，省略部分541F抑或部分541B，使得存取线241可仅包含部分541F抑或部分541B。在图5、图6、图7A及图7B中所展示的结构中，在每一存取线中包含两个部分(例如，部分541F及541B)且可帮助在读取操作期间更好地控制存储器装置200的存储器单元中的每一者的晶体管T1(例如，在图2中示意性地展示的晶体管T1)。
存储器装置200的每一存储器单元的电荷存储结构202(图5到图7B)可包含电荷存储材料(或材料的组合)，所述电荷存储材料可包含可捕获电荷的半导体材料(例如，多晶硅)块(例如，层)、金属块(例如，层)或材料块(例如，层)。用于存储器装置200的电荷存储结构202及存取线(例如，存取线241)的部分(例如，图5中的部分541F及541B)的材料可相同或可不同。如图5中所展示，电荷存储结构202可包含比存取线241的部分541F及541B中的每一者的底部部分更靠近(例如，在Z方向上更靠近地延伸到)衬底599的部分(例如，底部部分)。
如图7A中所展示，每一电荷存储结构202可包含边缘(例如，顶部边缘)202’，且存取线241的部分541F及541B可包含相应边缘(例如，底部边缘)541’。图7A展示其中边缘202’与边缘541’处于特定距离(例如，图7A中所展示的距离)的实例。然而，电荷存储结构202的边缘202’与部分541F及541B的边缘541’之间的距离可变动。例如，图7A展示边缘541’相对于Z方向在边缘202’下方，使得部分541F及541B可(在Z方向上)与电荷存储结构202重叠。然而，替代地，边缘541’可相对于Z方向在边缘202’上方，使得部分541F及541B可不(在Z方向上)与电荷存储结构202重叠。
如图5、图6、图7A、图7B中所展示，存储器装置200可包含位于数据线221与电荷存储结构202之间的材料520。材料520可电耦合到(例如，直接耦合到(接触))数据线221。材料520还可电耦合到(例如，直接耦合到(接触))存储器单元210的电荷存储结构202。如上文所描述，存储器单元210的电荷存储结构202可形成存储器单元210的存储器元件。因此，存储器单元210可包含相对于Z方向位于衬底599与材料520之间的存储器元件(其是电荷存储结构202)，且所述存储器元件接触(例如，直接耦合到)材料520。
材料520可形成存储器单元210的晶体管T2的源极(例如，源极端子)、汲极(例如，汲极端子)及源极与汲极之间的沟道区(例如，写入沟道区)。因此，如图5、图6及图7A中所展示，存储器单元210的晶体管T2的源极、沟道区及汲极可由相同材料(例如材料520)的单个块(或替代地，相同材料组合的单个块)形成。因此，存储器单元210的晶体管T2的源极、汲极及沟道区可由相同导电类型(例如，n型抑或p型)的相同材料(例如，材料520)形成。存储器装置200的其它存储器单元还可如同存储器单元210那样包含材料520。
材料520可包含半导体材料的结构(例如，块(例如，层))。在其中晶体管T2是NFET(如上文所描述)的实例中，材料520可包含n型半导体材料(例如，n型硅)。
在另一实例中，形成材料520的半导体材料可包含氧化物材料的结构(例如，块)。用于材料520的氧化物材料的实例包含半导电氧化物材料、透明导电氧化物材料及其它氧化物材料。
作为实例，材料520可包含以下至少一者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)及磷化镓(GaP)。
在存储器装置200中使用上文所列的材料会为存储器装置200提供改进及益处。例如，在读取操作期间，为了从选定存储器单元(例如，存储器单元210)读取信息，来自选定存储器单元的电荷存储结构202的电荷可泄漏到选定存储器单元的晶体管T2。对于晶体管T2的沟道区(例如，材料520)使用上文所列的材料可减少或防止此泄漏。这改进从选定存储器单元读取的信息的准确性且改进存储在本文中所描述的存储器装置(例如，存储器装置200)的存储器单元中的信息的保持。
上文所列的材料是材料520的实例。然而，可使用不同于上文所列材料的其它材料(例如，相对高带隙的材料)。
如图5、图6及图7A中所展示，材料520及存储器单元210的电荷存储结构202可彼此电耦合(例如，直接耦合)，使得材料520可接触存储器单元210的电荷存储结构202，而无需存储器单元210的电荷存储结构202与材料520之间的中间材料(例如，无需导电材料)。在替代结构(未展示)中，材料520可电耦合到存储器单元210的电荷存储结构202，使得材料520不直接耦合到(不接触)存储器单元210的电荷存储结构202，但材料520通过存储器单元210的电荷存储结构202与材料520之间的中间材料(例如，导电材料)耦合到(例如，间接接触)存储器单元210的电荷存储结构202。
如图5、图6及图7A中所展示，存储器单元210可包含材料510，材料510可包含半导体材料的结构(例如，块(例如，层))。材料510的实例材料可包含硅、多晶硅(例如，无掺杂或掺杂多晶硅)、锗、硅锗或其它半导体材料及半导电氧化物材料(氧化物半导体，例如SnO或其它氧化物半导体)。
如上文参考图2所描述，存储器单元210的晶体管T1包含沟道区(例如，读取沟道区)。在图5、图6及图7A中，存储器单元210的晶体管T1的沟道区可包含材料510(例如，可由材料510形成)。材料510可电耦合到(例如，直接耦合到(接触)数据线221。如上文参考图2所描述，存储器单元210可包含读取路径。在图5、图6及图7A中，材料510(例如，存储器单元210的晶体管T1的读取沟道区)可为可在从存储器单元210读取信息的读取操作期间携载电流(例如，读取电流)的存储器单元210的读取路径的部分。例如，在读取操作期间，为了从存储器单元210读取信息，材料510可在数据线221与接地连接297之间(通过半导体材料596的部分)传导电流(例如，读取电流(例如，空穴))。读取电流的方向可为从数据线221到接地连接297(通过材料510及半导体材料596的部分)。在其中晶体管T1是PFET且晶体管T2是NFET的实例中，形成材料510的材料可具有与材料520不同的导电类型。例如，材料510可包含p型半导体材料(例如，p型硅)区，且材料520可包含n型半导体材料(例如，n型磷化镓(GaP))区。
如图5、图6及图7A中所展示，存储器单元210可包含介电材料515A及515B。介电材料515A及515B可为将电荷存储结构202及材料520中的每一者与材料510电分离的栅极氧化物区(例如，晶体管T1的沟道区)。介电材料515A及515B还可将电荷存储结构202与半导体材料596电分离。
用于介电材料515A及515B的实例材料包含二氧化硅、氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)或其它介电材料。在存储器装置200的实例结构中，介电材料515A及515B包含高k介电材料(例如，具有比二氧化硅的介电常数更大的介电常数的介电材料)。使用此高k介电材料(而不是二氧化硅)可改进存储器装置200的性能(例如，减少电流泄漏、增加晶体管T1的驱动能力或两者)。
如图7A中所展示，存储器装置200的存储器单元(例如，存储器单元210、211、216及217)可共享(例如，可电耦合到)半导体材料596。例如，存储器装置200的存储器单元(例如，存储器单元210、211、216及217中的每一者的材料510)的读取沟道区可接触(例如，可电耦合到)半导体材料596。
如图5、图6及图7A中所展示，存储器装置200可包含在存储器装置200的存储器单元(例如，图7A中的存储器单元210、211、216及217)下方的导电区597(例如，共同导电板)。导电区597可包含半导体材料596的材料(例如，掺杂多晶硅)及接地连接297的材料(例如，金属或掺杂多晶硅)中的至少一者。例如，导电区597可包含半导体材料596的材料、接地连接297的材料或半导体材料596与接地连接297的材料的组合。因此，如图7A中所展示，存储器装置200的存储器单元(例如，存储器单元210、211、216及217)可共享导电区597(其可包含半导体材料596与接地连接297的任何组合)。
如图5及图6中所展示，部分541F的部分可邻近材料510的部分及材料520的部分且可跨越(例如，在X方向上重叠)材料510的部分及材料520的部分。如上文所描述，材料510可形成晶体管T1的读取沟道区的部分且材料520可形成晶体管T2的写入沟道区的部分。因此，如图5及图6中所展示，部分541F的部分可分别跨越(例如，重叠)晶体管T1及T2的读取沟道区及写入沟道区两者的部分(例如，在Y方向上的侧(例如，前侧)上)。类似地，部分541B的部分可邻近材料510及材料520的一部分，且可跨越(例如，在X方向上重叠)材料510的部分(例如，在Y方向上的另一侧(例如，与前侧相对的后侧)上)及材料520的一部分。如图7A中所展示，存取线241的部分541F及541B中的每一者还可跨越(例如，在X方向上重叠)存储器装置200的其它存储器单元(例如，存储器单元211、216及217)的材料510的部分(例如，晶体管T1的读取沟道区的一部分)及材料520的部分(例如，晶体管T2的写入沟道区的一部分)。使存取线241跨越(例如，重叠)材料510及材料520容许存取线241(单条存取线)控制(例如，导通或关断)存储器单元210、211、216及217的晶体管T1及T2两者。
如图7A中所展示，存储器装置200可包含可形成结构(例如，电介质)以电分离(例如，隔离)存储器装置200的两个邻近(在X方向上)存储器单元的部分的介电材料(例如，二氧化硅)526。例如，存储器单元210与211之间的介电材料526可将存储器单元210的材料520(例如，晶体管T2的写入沟道区)与存储器单元211的材料520(例如，晶体管T2的写入沟道区)电分离，且将存储器单元210的电荷存储结构202与存储器单元211的电荷存储结构202电分离。
如在图7A中所展示，存储器装置200可包含介电部分555。两个邻近存储器单元(例如，存储器单元211及216)的材料(例如，读取沟道区)510可通过介电部分555中的一者彼此电分离。存储器装置200的存储器单元的一些部分(例如，材料)可邻近介电部分555当中的相应介电部分的侧壁(例如，相对于Z方向的竖直部分)形成(例如，形成在其上)。例如，如图7A中所展示，存储器单元210的材料510(例如，半导体材料部分)可邻近介电部分555的侧壁(未标记)(在存储器单元210的左侧)形成(例如，形成在其上)。在另一实例中，存储器单元211的材料510(例如，半导体材料部分)可邻近存储器单元211与216之间的介电部分555的侧壁(未标记)形成(例如，形成在其上)。
如图7B中所展示，存储器装置200可包含用以将存取线241的部分541F及541B与存储器单元210的其它元件(例如，材料510)、电荷存储结构202及材料520电分离的介电材料518F及518B(例如，栅极氧化物区)。用于介电材料518F及518B的材料(或若干材料)可与介电材料515A及515B的材料(或若干材料)相同(或替代地，不同)。用于介电材料518F及518B的实例材料可包含二氧化硅、氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)或其它介电材料。
如图7B中所展示，部分541F及541B可邻近材料520及存储器单元210的电荷存储结构202的相应侧。例如，部分541F可邻近材料520及电荷存储结构202中的每一者的一部分的侧(例如，在图7B的视图中在X方向上的右侧(或前侧))。在另一实例中，部分541B可邻近材料520及电荷存储结构202中的每一者的一部分的另一侧(例如，在图7B的视图中在X方向上的左侧或后侧(与右侧相对))。
上文描述侧重于存储器单元210的结构。存储器装置200的其它存储器单元(例如，图7A中的存储器单元211、216及217)可包含以与上文所描述的存储器单元210的元件类似或相同的方式结构化的元件。例如，如图7A中所展示，存储器单元211可包含电荷存储结构202、材料(例如，写入沟道区)520、材料510(例如，读取沟道区)以及介电材料525A及525B。用于介电材料525A及525B的材料(或若干材料)可与用于介电材料515A及515B的材料(或若干材料)相同。存储器单元216及217可包含以分别与存储器单元210及211的元件类似或相同的方式结构化的元件。
如上文所描述，图7C展示图2及图7A的存储器装置200的一部分的俯视图(例如，平面视图)。图7C还分别展示数据线221、222、223及224的部分(例如，缠绕部分)221P、222P、223P及224P的相对位置。
上文描述描述了数据线221。存储器装置200的其它数据线(例如，数据线222、223及224)具有与数据线221类似的结构及材料。如图5到图7C中所展示，数据线221(与信号BL1相关联)可在Y方向上具有长度，在X方向上具有宽度且在Z方向上具有厚度。数据线221可包含可被结构化为在Y方向上具有长度的导电线(例如，导电区)的导电材料(或材料的组合)。用于数据线221的实例材料包含金属、导电掺杂多晶硅或其它导电材料。其它数据线222、223及224(分别与信号BL2、BL3及BL4相关联)可具有与数据线221类似或相同的长度、宽度、厚度及材料。
如图5到图7C中所展示，数据线221可具有邻近相应存储器单元212及214(图7C)的相应材料510(例如，读取沟道区)的部分221P。数据线221的部分221P可具有与数据线221的其余部分(例如，作为顶部部分)相同的材料(例如，导电材料)。部分221P可为接合数据线221的顶部部分且与所述顶部部分形成90度的数据线221的部分(例如，侧部分)(例如，部分221P可为垂直于数据线221的顶部部分的数据线221的部分)。
如图7A中所展示，数据线221的部分221P可部分地环绕存储器单元210的材料510(例如，读取沟道区)的部分(例如，顶部部分)的侧(例如，图7A中的左侧)。因此，部分221P可被称为数据线221的缠绕部分。缠绕部分(例如，部分221P)还可被称为突出部分，其突出于材料510(例如，读取沟道区)的部分(例如，顶部部分)的侧(例如，图7A中的左侧)且朝向衬底599延伸。
如图7C中所展示，数据线221可包含接触相应存储器单元210、212及214的材料510(例如，读取沟道区)及材料520(例如，写入沟道区)的连续顶部部分。部分221P是数据线221的不连续(例如，经图案化)部分，使得数据线221的材料的间隙空隙在两个邻近部分221P的竖直侧(平行于Z方向的侧)之间。在存储器装置200的替代结构(图8A、图8B及图8C)中，在邻近部分221P的竖直侧之间不存在间隙(例如，在邻近部分221P的竖直侧之间的数据线221的材料中无空隙)。
如图7A中所展示，材料510包含在X方向上的相对侧，例如邻近部分221P的侧(例如，左侧)及邻近材料520的另一侧(例如，右侧)。数据线221可在界面221i处接触材料510及材料520。部分221P可在Z方向上具有长度L1，且可(朝向衬底599)延伸到比界面221i的层级更低的层级。
部分221P(图7A及图7C)可位于(例如，可形成在)邻近材料510的沟槽(未标记)中。所述沟槽通过介电材料565与材料510分离。部分221P通过介电材料565与材料510分离，使得介电材料565在部分221P与材料510之间并接触部分221P及材料510。
如图7A及图7C中所展示，其它数据线221、223及224可具有邻近其它存储器单元的相应材料510的类似缠绕部分(例如，部分222P、223P及224P)。为简单起见，在此不描述部分222P、223P及224P的细节。
存储器装置200的结构容许其具有相对较小的大小(例如，较小的占据面积)及改进的(例如，降低的)功耗(由于使用单条存取线(例如，字线)来控制对应存储器单元的双晶体管)。此外，存储器装置200的数据线(例如，数据线221、222、223及224)的结构还容许存储器装置200具有改进的操作(例如，改进的写入操作)，这可进一步提供其中可减轻或防止静态功率(在写入操作中)的功率降低，如下文参考图4及图7C所讨论。
如图7A中所展示，部分221P可具有长度L1(在Z方向上)，长度L1可小于存储器单元210的材料510(例如，读取沟道区)的长度(未标记)且小于材料520(例如，写入沟道区)的长度(未标记)。材料510的长度可在Z方向上从界面221i测量到半导体材料596的表面(未标记)。如图7A中所展示，Z方向也是从材料520(例如，写入沟道区)到电荷存储结构202的方向。材料520的长度可在Z方向上从界面221i测量到电荷存储结构202的边缘202’。
可选择部分221P的长度(例如，长度L1)使得可改进(例如，降低)存储器装置200的操作(例如，写入操作)中的功耗，而不会在数据线221与其它元件之间引发太多耦合电容。例如，如图7A中所展示，部分221P可经形成使得长度L1可小于材料510的长度(在Z方向上)且小于材料520的长度(在Z方向上)。如在此所描述及如图7A中所展示的部分221P的长度(例如，长度L1)与材料510及材料520中的每一者的长度之间的关系可提供存储器装置200中的改进，如下文详细地讨论。
在存储器装置200的替代结构中，每一数据线可具有邻近相应存储器单元的写入沟道区(例如，图7A中的邻近材料520)而不是邻近读取沟道区(例如，材料510)形成的替代缠绕部分(例如，X方向上的部分221P的镜)。在存储器装置200的另一替代结构中，每一数据线可具有两个缠绕部分，使得每一数据线可具有邻近写入沟道区(例如，邻近图7A中的材料520)形成的额外缠绕部分(例如，除图7A中所展示的缠绕部分之外)。然而，与图7A中所展示的结构相比较，在此所提及的两种替代结构对于存储器装置200的一些操作期间的一些条件可提供更少的改进及益处，如下文所讨论。
如图4及图7C中所展示，存储器单元210、212及214与不同存取线241、242及243相关联且共享数据线221。在如上文参考图4所描述的写入操作中，可将电压V4(例如，V4>0V)施加到存取线241(选定存取线)以导通存储器单元210(选定存储器单元)的晶体管T2以存取存储器单元210。在这个写入操作中，可将电压V5(例如，V5＝0V或V5<0V)施加到存取线242及243以关断存储器单元212及214(未选定存储器单元)的晶体管T1及T2。然而，静态功率(例如，泄漏电流)可出现在未选定存储器单元中。例如，在图4中，如果施加到数据线221的电压V6(作为将信息(例如，“1”)存储在选定存储器单元210中的部分)大于施加到存取线242及243的电压V5(例如，V6>V5)，那么静态功率(例如，泄漏电流)可出现在未选定存储器单元(存储器单元212或214)的晶体管T1的读取沟道区(例如，在图7A中的材料510中)中。形成部分221P(图5、图7A及图7C)以减轻或防止此静态功率。例如，如图7C中所展示，由于部分221P邻近存储器单元212的材料510(例如，读取沟道区)的侧(在X方向上)，因此部分221P可阻碍静态功率出现在未选定存储器单元中(例如，出现在未选定存储器单元的材料510中)或减轻此静态功率。这可改进存储器装置200的写入操作且降低与写入操作相关联的功耗。
如上文所描述，图7A中的数据线221的部分221P可替代地邻近材料520(而不是邻近材料510)形成。然而，在写入操作期间作为将信息(例如，“0”)存储在选定存储器单元210中的部分而施加在数据线221上的电压V6的某一值(例如，V6＝0V)，数据线221的部分221P(如果邻近存储器单元210的材料520(例如，写入沟道区)形成)可阻碍(通过材料520)提供到选定存储器单元210的电流。与上文参考图4所描述的写入操作相比较，这可降低写入操作的效率。因此，数据线的缠绕部分(例如，部分221P)可邻近材料510(例如，读取沟道区)、邻近材料520(例如，写入沟道区)形成，或两个缠绕部分可分别邻近相应存储器单元的材料510及材料520形成。然而，如图7A中所展示那样形成部分221P可比如上文所讨论那样在替代结构中形成部分221P更有益。因此，在存储器装置200的一些结构中，数据线271不具有水平邻近材料(例如，写入沟道区)520的部分(例如，缠绕部分)。例如，在存储器装置的一些结构中，数据线271不具有邻近在X方向(例如，水平方向)上与部分221P相对的材料520的部分。
图8A、图8B及图8C展示根据本文中所描述的一些实施例的存储器装置800的结构的不同视图。存储器装置800包含与上文所描述的存储器装置200的那些元件类似或相同的元件。存储器装置200与800之间的差别包含存储器装置800的数据线221、222、223及224中的每一者的缠绕部分的连续结构。
如图8A、图8B及图8C中所展示，数据线221包含部分221P’。如同部分221P(图7A及图7C)，部分221P’(图8A及图8B)可在Z方向上低于其中数据线221的顶部部分接触相应存储器单元210、212及214的材料510及材料520的层级(例如，在图7A中的界面221i处)延伸(朝向衬底599)。然而，不同于部分221P(图7A及图7C)，部分221P’(图8A、图8B及图8C)可沿着数据线221的长度在Y方向上连续延伸。在图7A及图7C中，数据线221的材料之间隙空隙在两个邻近部分221P的竖直侧(平行于Z方向的侧)之间。然而，在图8A、图8B及图8C中，部分221P’是沿着数据线221的整个长度的连续部分。
如图8C中所展示，数据线221可包含延伸达数据线221的整个长度的顶部部分及垂直于顶部部分(例如，接合顶部部分并与顶部部分形成90度)也延伸达数据线221的整个长度的另一部分(例如，侧部，其包含部分211P’)。因此，如图8C中所展示，数据线221的顶部部分可从一个存储器单元延伸到下一存储器单元(例如，从存储器单元210延伸到存储器单元212并到存储器单元214)，且另一部分(例如，其包含部分211P’)垂直于顶部部分且还从一个存储器单元延伸到下一存储器单元(例如，从存储器单元210延伸到存储器单元212并到存储器单元214)。
如上文所描述，数据线221的部分221P(图7C)邻近相应存储器单元(例如，存储器单元210)的相应读取沟道(例如，仅邻近一种材料510)。在图8C中，由于部分221P’可沿着数据线221的长度在Y方向上连续延伸，因此部分221P’可邻近耦合到数据线221的相应存储器单元(例如，存储器单元210、212及214)的多个读取沟道区(例如，邻近若干材料510)。类似地，数据线222、223及224(图8C)中的每一者可具有沿着相应数据线的长度在Y方向上连续延伸且邻近多个相应读取沟道区(例如，邻近材料510的多个部分)的缠绕部分(例如，部分222P’、223P’或224P’)。存储器装置800可具有与上文所描述存储器装置700的那些改进及益处类似的改进及益处，例如相对更小的占据面积、降低的功耗及改进的操作(例如，写入操作期间的静态功率减轻或防止)。
图9到图22D展示根据本文中所描述的一些实施例的在形成存储器装置900的工艺期间的元件的不同视图。用来形成存储器装置900的一些或所有工艺可被用来形成上文参考图2到图8所描述的存储器装置200及800。
图9展示在衬底999上方沿Z方向在存储器装置900的相应层级(例如，层)中形成不同层级(例如，层)的材料之后的存储器装置900。不同层级的材料包含介电材料930、半导体材料996及导电材料997。介电材料930、半导体材料996及导电材料997可一个接一个地以循序方式形成在衬底999上方。例如，图9中使用的工艺可包含在衬底999上方形成(例如，沉积)导电材料997，在导电材料997上方形成(例如，沉积)半导体材料996及在半导体材料996上方形成(例如，沉积)介电材料930。
衬底999可与图5的衬底599类似或相同。导电材料997可包含与用于存储器装置200及800(图5到图7C)的接地连接297的材料类似或相同的材料(或若干材料)。例如，导电材料997可包含金属、导电掺杂多晶硅或其它导电材料。
半导体材料996包含与用于存储器装置200及800(图5到图7C)的半导体材料596的材料类似或相同的材料(或若干材料)。例如，半导体材料996可包含硅、多晶硅或其它半导体材料，且可包含掺杂区(例如，p型掺杂区)。如下文在形成存储器装置900的后续工艺中所描述，可结构化半导体材料996以形成用于存储器装置900的相应存储器单元的沟道区(例如，读取沟道区)的部分。
图9的介电材料930可包含氮化物材料(例如，氮化硅(例如，Si3N4))、氧化物材料(例如，SiO2)或其它介电材料。如下文在形成存储器装置900的后续工艺中所描述，可将介电材料930处理成介电部分以形成单元隔离结构的部分以将存储器装置900的一个存储器单元与另一存储器单元电隔离。
图10A展示在形成沟槽(例如，开口)1001及1002之后的存储器装置900。形成沟槽1001及1002可包含在沟槽1001及1002的位置处移除(例如，通过图案化)介电材料930的部分(图9)且留下部分(例如，介电部分)1031、1032及1033(其是介电材料930的剩余部分)，如图10A中所展示。沟槽1001及1002中的每一者可在Y方向上具有长度，在X方向上具有宽度(短于所述长度)且具有搁置在半导体材料996的相应部分上(例如，由其限定)的底部(未标记)。沟槽1001及1002中的每一者可包含由相应部分1031、1032及1033形成的相对侧壁(例如，竖直侧壁)。例如，沟槽1001可包含侧壁1011(由部分1031形成)及侧壁1012(由部分1032形成)。沟槽1002可包含侧壁1013(由部分1032形成)及侧壁1014(由部分1033形成)。
图10B展示分别在沟槽1001及1002的相应侧壁1011、1012、1013及1014(图10A中所标记)上形成(例如，沉积)介电材料1065之后的存储器装置900。介电材料1022包含二氧化硅、氮化硅或其它介电材料。在形成存储器装置900的后续工艺(图18B)中，可移除介电材料1022的一部分(例如，顶部部分)以在相应介电材料1022中形成沟槽(例如，图18B中的沟槽1822)。可在浅沟槽(形成在介电材料1022中)中形成(例如，填充)导电材料(例如，金属)以创建存储器装置900的相应数据线的缠绕部分(例如，图7A中的部分221P、222P、223P及225P)。
图11展示分别在沟槽1001及1002中形成(例如，沉积)材料1110’及材料1110”之后的存储器装置900。如图11中所展示，可在介电材料1065的相应侧壁(未标记)及沟槽1001的底部(例如，在半导体材料996的一部分上)上形成材料1110’。可在介电材料1065的相应侧壁(未标记)及沟槽1002的底部(例如，在半导体材料996的另一部分上)上形成材料1110”。
材料1110’及1110”可为相同材料。材料1110’材料1110”的实例包含半导体材料。材料1110’及1110”可具有与形成图5到图7C的存储器装置200的相应存储器单元的晶体管T1的部分510(例如，读取沟道区)的材料相同的性质。如下文在形成存储器装置900的后续工艺(例如，图19A)中所描述，可结构化材料1110’及1110”以形成存储器装置900的相应存储器单元的晶体管(例如，晶体管T1)的沟道区(例如，读取沟道区)。因此，材料1110’及1110”中的每一者可在存储器装置900的操作(例如，读取操作)期间传导电流(例如，传导空穴)。
形成材料1110’及1110”的工艺可包含掺杂工艺。此掺杂工艺可包含将掺杂剂引入到材料1110’及1110”中以容许存储器装置900的相应存储器单元的晶体管(例如，晶体管T1)包含特定结构。例如，图9中使用的掺杂工艺可包含对于材料1110’及1110”的不同部分引入具有不同掺杂剂浓度的掺杂剂(例如，使用激光退火工艺)，使得包含材料1110’(或材料1110”)的晶体管可具有PFET结构。在此PFET结构中，材料1110’(或材料1110”)的部分可形成沟道区(例如，P型导电性的读取沟道区)以在存储器装置900的操作(例如，读取操作)期间传导电流(例如，空穴)。
图12展示分别在材料1110’及1110”上形成(例如，沉积)介电材料(例如，氧化物材料)1215’及1215”之后的存储器装置900。可沉积介电材料1215’及1215”，使得介电材料1215’及1215”可分别保形于材料1110’及1110”。介电材料1215’及1215”可具有与形成图5到图7C的存储器装置200的介电材料(栅极氧化物区)515A、515B、525A及525B的材料相同的性质。
图13展示在介电材料1215’及1215”的相应侧壁上形成材料(例如，电荷存储材料)1302’、1302”、1302”’及1302””之后的存储器装置900。材料1302’、1302”、1302”’及1302””彼此电分离。如下文在形成存储器装置900的后续工艺(图19A)中所描述，可结构化材料1302’、1302”、1302”’及1302””中的每一者以形成存储器装置900的相应存储器单元的电荷存储结构。材料1302’、1302”、1302”’及1302””可包含与存储器装置200(图5到图7C)的存储器单元(例如，存储器单元210或211)的电荷存储结构202的材料类似或相同的材料(例如，多晶硅)。
图14展示分别在沟槽1001及1002的敞开空间中形成(例如，填充)介电材料1426’及1426”之后的存储器装置900。介电材料1426’及1426”可包含氧化物材料。如下文在形成存储器装置900的后续工艺中所描述，介电材料1426’及1426”可形成可电隔离存储器装置900的两个邻近(在X方向上)存储器单元的部分(例如，电荷存储结构)的隔离结构的部分。
图15展示分别在位置1501及1502处形成介电材料1526’及1526”之后的存储器装置900。形成介电材料1526’及1526”可包含移除(例如，通过使用蚀刻工艺)介电材料1426’及1426”(图14)中的每一者的部分(例如，顶部部分)，使得介电材料1426’及1426”的剩余部分分别是介电材料1526’及1526”(图15)。
图16展示分别在位置1611及1612处形成材料1602’、1602”、1602”’及1602””之后的存储器装置900。形成材料1602’、1602”、1602”’及1602””可包含移除(例如，通过使用蚀刻工艺)材料(例如，电荷存储材料)1302’、1302”、1302”’及1302””(图13)中的每一者的部分(例如，顶部部分)，使得材料1302’、1302”、1302”’及1302””的剩余部分分别是材料1602’、1602”、1602”’及1602””(图16)。
在图15及图16中，在如参考图15及图16所描述的单独工艺(例如，一个接一个的多个步骤)中移除介电材料1426’及1426”的顶部部分(图14中所标记)及材料1302’、1302”、1302”’、1302””的顶部部分(图13中所标记)。然而，从图14，可使用单个工艺(例如，单个步骤)来移除介电材料1426’及1426”的部分以及材料1302’、1302”、1302”’、1302””(图13)的部分。
图17展示在形成材料1720’、1721’、1720”及1721”之后的存储器装置900。形成材料1720’、1721’、1720”及1721”可包含在介电材料1526’及1526”以及材料1602’、1602”、1602”’及1602””上沉积初始材料(或若干材料)。接着，图17中使用的工艺可包含在位置1701及1702处移除(例如，通过使用蚀刻工艺)初始材料的一部分。材料1720’、1721’、1720”及1721”是初始材料的剩余部分。如图17中所展示，材料1720’、1721’、1720”及1721”彼此电分离。然而，材料1720’、1721’、1720”及1721”分别电耦合到(例如，直接耦合到)材料1602’、1602”、1602”’及1602””。
材料1720’、1721’、1720”及1721”可包含与图5A及图6A的存储器装置200的晶体管T2的材料(例如，写入沟道区)520(图5)类似或相同的材料。如下文在形成存储器装置900的后续工艺(图19A)中所描述，材料1720’、1721’、1720”及1721”中的每一者可形成存储器装置900的相应存储器单元的晶体管(例如，晶体管T2)的沟道区(例如，写入沟道区)。因此，材料1720’、1721’、1720”及1721”中的每一者可在存储器装置900的操作(例如，写入操作)期间传导电流(例如，传导电子)。
图18A展示在位置1701及1702处形成(例如，在位置1701及1702中填充)介电材料1826’及1826”之后的存储器装置900。介电材料1826’及1826”可与介电材料1426’及1426”相同。如下文在形成存储器装置900的后续工艺中所描述，介电材料1826’及1826”可形成可电隔离存储器装置900的两个邻近(在X方向上)存储器单元的部分(例如，写入沟道区)的隔离结构的部分。在后续工艺中，将在介电材料1065(其在图10A中形成)中形成浅沟槽。
图18B展示在介电材料1065中形成沟槽(例如，浅沟槽)1822之后的存储器装置900。每一沟槽1822可包含深度D1。如上文所描述及图7A中所展示，部分221P的长度L1可小于存储器单元210的材料510(例如，读取沟道区)的长度且小于材料520(例如，写入沟道区)的长度。部分221P的长度L1(图7A)基于深度D1(图18B)。例如，长度L1与深度D1相同。因此，在图18B中，深度D1可小于存储器单元210的材料510(图7A)的长度且小于存储器单元210的材料520(图7A)的长度。在后续工艺(图22C)中，可在沟槽1822中形成(例如，填充)导电材料(例如，金属)以创建存储器装置900的相应数据线的缠绕部分(例如，图7A中的部分221P、222P、223P及225P)。
图19A展示在跨存储器装置900的材料形成(在X方向上)沟槽1911、1912及1913之后的存储器装置900。沟槽1911、1912及1913中的每一者可在X方向上具有长度，在Y方向上具有宽度(短于所述长度)且具有搁置在半导体材料996的相应部分上(例如，由其限定)的底部(未标记)。在图19A的结构中，存储器装置900可包含形成在存储器装置900的存储器单元下方的存储器装置900的层级上的共同导电结构(例如，共同导电板)。在存储器装置900的替代结构(图19A中未展示)中，沟槽1911、1912及1913中的每一者可具有搁置在导电材料997(而不是半导体材料996)的相应部分上(例如，由其限定)的底部(未标记)。
在图19A中，形成沟槽1911、1912及1913可包含在沟槽1911、1912及1913的位置处移除(例如，通过在Z方向上切割(例如，蚀刻))存储器装置900的材料的部分且留下存储器装置900的结构的部分(例如，切片)，如图19A中所展示。在移除(例如，切割)存储器装置900的部分(在沟槽1911、1912及1913的位置处)之后，剩余部分可形成存储器装置900的存储器单元的部分。例如，如图19A中所展示，存储器装置900可包含沿着X方向成一行的存储器单元210’、211’、210”及211”以及沿着X方向成另一行的存储器单元212’、213’、212”及213”。存储器单元210’、211’、210”及211”可分别对应于图7A的存储器装置200的存储器单元210、211、216及217。
为简单起见，仅标记图19A中的存储器装置900的一些类似元件(例如，部分)。例如，存储器装置900可包含介电部分(例如，单元隔离结构)1931、1932、1933、1934、1935及1936以及介电材料1926A及1926B。介电部分1931及1932可对应于图7A的存储器装置200的两个相应介电部分555。
图19B展示图19A的存储器装置900的经放大部分。如图19B中所展示，存储器单元210’可包含部分1910A及1910B(其可为存储器单元210’的读取沟道区的部分)、介电材料1915A及1915B、材料(例如，写入沟道区)1920以及电荷存储结构1902(在材料1920正下方)。存储器单元211’可包含部分1911A及1911B(其可为存储器单元211’的读取沟道区的部分)、介电材料1925A及1925B、材料(例如，写入沟道区)1921以及电荷存储结构1902(在材料1921正下方)。
如上文参考图9到图19B所描述，存储器装置900的存储器单元中的每一者的部分可由自对准工艺形成，所述自对准工艺可包含在Y方向上形成沟槽1001及1002(图10A)且在X方向上形成沟槽1911、1912及1913(图19A)。自对准工艺可改进(例如，增加)存储器单元密度，改进工艺(例如，提供更高的工艺余量)，或两者。如上文所描述，自对准工艺包含减少数目个临界掩模，这可容许在同一存储器装置中形成存储器单元的多个层面。下文参考图28A到图28C描述多层面存储器装置的实例。
图20展示在形成介电材料2018F、2018B、2018F’及2018B’(例如，栅极氧化物区)之后的存储器装置900。介电材料2018F、2018B、2018F’及2018B’的材料(或若干材料)可与介电材料515A、515B、525A及525B(图7A)的材料(或若干材料)相同(或替代地，不同)。用于介电材料2018F、2018B、2018F’及2018B’的实例材料可包含二氧化硅、氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)或其它介电材料(例如，其它高k介电材料)。
图21展示在形成导电线(例如，导电区)2141F、2141B、2142F及2142B之后的存储器装置900。导电线2141F、2141B、2142F及2142B中的每一者可包含金属、导电掺杂多晶硅或其它导电材料。如图21中所展示，导电线2141F、2141B、2142F及2142B分别通过介电材料2018F、2018B、2018F’及2018B’与存储器装置900的其它元件电分离。
导电线2141F及2141B可形成存取线(例如，字线)2141的部分以控制存储器装置900的相应存储器单元210’、211’、210”及211”(图19A中所标记)的读取及写入晶体管(例如，晶体管T1及T2)。例如，导电线2141F及2141B可分别形成存取线2141的前及后导电部分。导电线2142F及2142B可形成存取线(例如，字线)2142的部分以存取存储器装置900的存储器单元212’、213’、212”及213”(图19A中所标记)。例如，导电线2142F及2142B可分别形成存取线2142的前及后导电部分。存取线2141及2412可分别对应于图2的存储器装置200的存取线241及242。
形成图21中的存储器装置900的工艺可包含形成导电连接2141’(其可包含导电材料(例如，金属))以将导电线2141F及2141B彼此电耦合。这容许导电线2141F及2141B形成单条存取线(例如，存取线2141)的部分。类似地，形成存储器装置900的工艺可包含形成导电连接2142’以将导电线2142F及2142B彼此电耦合。这容许导电线2142F及2142B形成单条存取线(例如，存取线2142)的部分。
图22A展示在形成介电材料2235之后的存储器装置900。介电材料2235可填充存储器装置900的结构，如图22A中所展示。如图22A中所展示，沟槽1822(在图18A中形成)未填充有介电材料2235。存储器单元210’的部分1910A及材料1920(例如，分别是读取沟道区及写入沟道区)被暴露。存储器单元211’的部分1911A及材料1921(例如，分别是读取沟道区及写入沟道区)被暴露。其它存储器单元的读取及写入沟道区(未标记)也被暴露。
图22B展示在形成导电材料2220之后的存储器装置900。可在沟槽1822(图22A)中且在存储器装置900的经暴露部分1910A、材料1920、部分1911A及材料1921(图22A中所标记)及其它元件上方形成(例如，沉积)导电材料2220。
图22C展示在形成数据线2221、2222、2223及2224以及相应部分(例如，缠绕部分)2221P、2222P、2223P及2224P之后的存储器装置900。图22D展示沿着图22C的线22D截取的存储器装置900的侧视图。可并发地形成数据线2221、2222、2223及2224以及相应部分2221P、2222P、2223P及2224P。例如，可执行工艺(例如，图案化工艺)以移除导电材料2200(图22B)的一部分。在图22C中，数据线2221、2222、2223及2224以及相应部分2221P、2222P、2223P及2224P是导电材料2200的剩余部分。
如图22C中所展示，数据线2221、2222、2223及2224彼此电分离。数据线2221、2222、2223及2224中的每一者可在Y方向上具有长度，在X方向上具有宽度且在Z方向上具有厚度。数据线2221、2222、2223及2224可分别对应于图7A的存储器装置200的数据线221、222、223及224。部分2221P、2222P、2223P及2224P可分别对应于图7A的存储器装置200的部分(例如，缠绕部分)221P、222P、223P及224P。
如图22D中所展示，相应数据线2221、2222、2223及2224的部分2221P、2222P、2223P及2224P可邻近相应存储器单元的相应读取沟道区(例如，部分1910A及1911A)。部分2221P、2222P、2223P及2224P还通过相应介电材料1065与相应读取沟道区分离。图22D中所展示的介电材料1065是在图10A中形成且在图18A中蚀刻的介电材料1065的剩余部分。
参考图9到图22D对形成存储器装置900的描述可包含用以形成完整存储器装置的其它工艺。从上文描述省略此类工艺以免模糊本文中所描述的主题。
与一些常规工艺相比较，如上文所描述的形成存储器装置900的工艺可具有相对减少数目个掩模(例如，减少数目个临界掩模)。例如，通过在与图10A相关联的工艺中形成沟槽1001及1002以及在图19A的工艺中形成沟槽1911、1912及1913，可减少用来形成存储器装置900的存储器单元的临界掩模的数目。减少的掩模数目可简化形成存储器装置900的工艺、降低其成本或两者。此外，形成具有相应部分2221P、2222P、2223P及2224P的数据线2221、2222、2223及2224容许存储器装置900具有与存储器装置200(图2到图7C)的那些改进及益处类似的改进及益处(例如，减少泄漏电流及其它改进)。
图23到图28C展示根据本文中所描述的一些实施例的形成包含具有连续缠绕部分的数据线的存储器装置2300的工艺。形成存储器装置2300的工艺可为形成存储器装置900(图9到图22D)的工艺的变型。因此，不重复形成存储器装置900与2300的工艺之间的类似元件(其具有相同标签)。
图23展示可使用用来形成图9到图18A的存储器装置900的元件的类似或相同工艺形成的存储器装置2300的元件。然而，不同于图19A的存储器装置900，在形成存储器装置2300的工艺中可省略(不形成)介电材料1065(在图10A中形成)。因此，在存储器装置2300中，材料1110’及材料1110”可形成(例如，沉积)在沟槽1001及1002(图10A)的侧壁上且在沟槽1001及1002(图10A)中的半导体材料996上。
图24展示在形成介电材料(例如，栅极氧化物区)2018F、2018B、2018F’及2018B’、导电线(例如，导电区)2141F、2141B、2142F及2142B以及导电连接2141’及2142’之后的存储器装置2300。
图25展示在形成介电材料2235之后的存储器装置2300。介电材料2235可填充存储器装置230的结构，如图25中所展示。
图26展示在形成沟槽2622之后的存储器装置2300。形成沟槽2622可包含在沟槽2622的位置处移除(例如，蚀刻)材料。每一沟槽2622可具有与沟槽1822(图18A)的深度(例如，D1)类似或相同的深度(例如，D1)。
图27A展示在形成导电材料2200’之后的存储器装置2300。可在沟槽2622(图22A)中且在其它经暴露部分1910A、材料1920、1911A及材料1921(图26中所展示)上方形成(例如，沉积)导电材料2200’。
图27B展示在形成数据线2221、2222、2223及2224以及相应部分(例如，缠绕部分)2221P’、2222P’、2223P’及2224P’之后的存储器装置2300。可并发地形成数据线2221、2222、2223及2224以及相应部分2221P’、2222P’、2223P’及2224P’。例如，可在沟槽2622(图26)中且在其它经暴露部分1910A、材料1920、部分1911A及材料1921(图26中所展示)上方形成(例如，沉积)初始导电材料。接着，可执行工艺(例如，图案化工艺)以移除初始导电材料的一部分。在图27B中，数据线2221、2222、2223及2224以及相应部分2221P’、2222P’、2223P’及2224P’是初始导电材料的剩余部分。
如图27B中所展示，数据线2221、2222、2223及2224彼此电分离。数据线2221、2222、2223及2224中的每一者可在Y方向上具有长度，在X方向上具有宽度且在Z方向上具有厚度。可并发地形成数据线2221、2222、2223及2224以及相应部分2221P’、2222P’、2223P’及2224P’。例如，可执行工艺(例如，图案化工艺)以移除导电材料2200的一部分(图27A)。在图27B中，数据线2221、2222、2223及2224以及相应部分2221P’、2222P’、2223P’及2224P’是导电材料2200’的剩余部分。
如图27B中所展示，部分2221P’、2222P’、2223P’及2224P’中的每一者可为沿着相应数据线的长度的导电材料的连续结构(例如，连续块)。部分2221P’、2222P’、2223P’及2224P’中的每一者可邻近相应存储器单元的多个读取沟道区。部分2221P’、2222P’、2223P’及2224P’中的每一者可通过沟槽2622(图26)与相应读取沟道区之间的相应介电材料和相应读取沟道区分离。参考图23到图27B对形成存储器装置2300的描述可包含用以形成完整存储器装置的其它工艺。从上文描述省略此类工艺以免模糊本文中所描述的主题。存储器装置2300可包含与存储器装置200、800及900的那些改进及益处类似的改进及益处。
图28A、图28B及图28C展示根据本文中所描述的一些实施例的包含存储器单元的多个层面的存储器装置2800的结构的不同视图。图28A展示存储器装置2800的分解视图(例如，在Z方向上)。图28B展示存储器装置2800在X方向及Z方向上的侧视图(例如，横截面视图)。图28C展示存储器装置2800在Y方向及Z方向上的侧视图(例如，横截面视图)。
如图28A、图28B及图28C中所展示，存储器装置2800可包含在分解视图中被展示为彼此分离以帮助容易地观察存储器装置2800的层面结构的层面(存储器单元的层面)28050、28051、28052及28053。实际上，层面28050、28051、28052及28053可以其中在衬底(例如，半导体(例如，硅)衬底)2899上一个层面可形成(例如，堆叠)在另一层面上方的布置彼此附接。例如，如图28A中所展示，层面28050、28051、28052及28053可形成在垂直于衬底2899的Z方向上(例如，相对于衬底2899竖直形成在Z方向上)。
如图28A、图28B及图28C中所展示，层面28050、28051、28052及28053中的每一者可具有布置在X方向及Y方向上的存储器单元(例如，在X方向上布置成行且在Y方向上布置成列)。例如，层面28050可包含存储器单元28100、28110、28120及28130(例如，布置成行)、存储器单元28200、28210、28220及28230(例如，布置成行)以及存储器单元28300、28310、28320及28330(例如，布置成行)。
层面28051可包含存储器单元28101、28111、28121及28131(例如，布置成行)、存储器单元28201、28211、28221及28231(例如，布置成行)以及存储器单元28301、28311、28321及28331(例如，布置成行)。
层面28052可包含存储器单元28102、28112、28122及28132(例如，布置成行)、存储器单元28202、28212、28222及28232(例如，布置成行)以及存储器单元28302、28312、28322及28332(例如，布置成行)。
层面28053可包含存储器单元28103、28113、28123及28133(例如，布置成行)、存储器单元28203、28213、28223及28233(例如，布置成行)以及存储器单元28303、28313、28323及28333(例如，布置成行)。
如图28A、图28B及图28C中所展示，层面28050、28051、28052及28053可分别位于(例如，沿Z方向竖直形成在)存储器装置2800的层级(例如，部分)2850、2851、2852及2853上。层面28050、28051、28052及28053的布置形成存储器装置2800的存储器单元的3维(3-D)结构，其中存储器装置2800的存储器单元的不同层级可位于(例如，形成在)存储器装置2800的不同层级(例如，不同竖直部分)2850、2851、2852及2853中。
层面28050、28051、28052及28053可一次一个层面地形成。例如，层面28050、28051、28052及28053可以层面28050、28051、28052及28053的次序循序地形成(例如，层面28051首先形成，且层面28053最后形成)。在这个实例中，一个层面(例如，层面28051)的存储器单元可在形成另一层面(例如，层面28050)的存储器单元之后抑或在形成另一层面(例如，层面28052)的存储器单元之前形成。替代地，可并发地(例如，同时)形成层面28050、28051、28052及28053，使得可并发地形成层面28050、28051、28052及28053的存储器单元。例如，可并发地形成存储器装置2800的层级2850、2851、2852及2853中的存储器单元。
结构层面28050、28051、28052及28053可包含上文参考图1到图27B所描述的存储器装置的结构。例如，存储器装置2800可包含数据线(例如，位线)及用以存取层面28050、28051、28052及28053的存储器单元的存取线(例如，字线)。为简单起见，从图28A省略存储器单元的数据线及存取线。然而，存储器装置2800的数据线及存取线可分别与上文参考图1到图27B所描述的存储器装置的数据线及存取线类似。
图28A、图28B及图28C举例展示包含四个层面(例如，28050、28051、28052及28053)的存储器装置2800。然而，层面的数目可不同于四个。例如，图28A展示包含存储器单元的一个层级(例如，层)的层面28050、28051、28052及28053中的每一者。然而，所述层面中的至少一者(例如，层面28050、28051、28052及28053中的一或多者)可具有存储器单元的两个(或更多个)层级。图28A展示其中层面28050、28051、28052及28053中的每一者包含在X方向上包含四个存储器单元(例如，成行)且在Y方向上包含三个存储器单元(例如，成列)的实例。然而，成行、列或两者的存储器单元的数目可变动。由于存储器装置2800可包含存储器装置200、800、900及2300的结构，因此存储器装置2800还可具有如同存储器装置200、800、900、2300及2300的改进及益处。
设备(例如，存储器装置100、200、800、900、2300及2800)及方法(例如，形成存储器装置900及2300的方法)的说明意在提供对各种实施例的结构的一般理解且并不意在提供对可使用本文中所描述结构的设备的所有元件及特征的完整描述。例如，本文中的设备是指装置(例如，存储器装置100、200、800、900、2300及2800中的任一者)抑或系统(例如，可包含存储器装置100、200、800、900、2300及2800中的任一者的电子项目)。
上文参考图1到图28C所描述的组件中的任一者可以数种方式实施，包含经由软件进行模拟。因此，上文所描述的设备(例如，存储器装置100、200、800、900、2300及2800)或这些存储器装置中的每一者的部分在本文中可被表征为“若干模块”(或“模块”)。根据期望及/或依据各种实施例的特定实施方案，此类模块可包含硬件电路系统、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件，以及其组合。例如，此类模块可被包含在系统操作模拟封装中，例如软件电信号封装、功率使用及范围模拟封装、电容-电感模拟封装、功率/散热模拟封装、信号发射-接收模拟封装及/或用来操作或模拟各种潜在实施例的操作的软件与硬件的组合。
本文中所描述的存储器装置(例如，存储器装置100、200、800、900、2300及2800)可被包含在例如高速计算机、通信及信号处理电路系统、单或多处理器模块、单个或多个嵌入式处理器、多核心处理器、消息信息交换机及专用模块(包含多层、多芯片模块)的设备(例如，电子电路系统)中。此类设备可进一步被包含为多种其它设备(例如，电子系统)(例如电视、蜂窝电话、个人计算机(例如，膝上型计算机、台式计算机、手持计算机、平板计算机等)、工作站、收音机、视频播放器、音频播放器(例如，MP3(运动图象专家组，音频层3)播放器)、车辆、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒及其它)内的子组件。
上文参考图1到图28C所描述的实施例包含设备及操作所述设备的方法。所述设备中的一者包含：第一晶体管，其包含第一沟道区及与所述第一沟道区分离的电荷存储结构；第二晶体管，其包含形成在所述电荷存储结构上方的第二沟道区；及数据线，其形成在所述第一沟道区及所述第二沟道区上方并接触所述第一沟道区及所述第二沟道区，所述数据线包含邻近所述第一沟道区且通过介电材料与所述第一沟道区分离的部分。描述包含额外设备及方法的其它实施例。
在具体实施方式及权利要求书中，关于两个或更多个元件(例如，材料)使用的术语“在……上”(一个“在”另一个上)表示所述元件之间(例如，所述材料之间)的至少一些接触。术语“在……上方”表示所述元件(例如，材料)非常接近，但可能与一或多个额外中间元件(例如，材料)接触使得接触是可能的但并非必需的。除非另有陈述，否则“在……上”或“在……上方”不暗示如本文中所使用的任何方向性。
在具体实施方式及权利要求书中，由术语“……中的至少一者”连结的项目列表可表示所列项目的任何组合。例如，如果列出项目A及B，那么短语“A及B中的至少一者”表示仅A；仅B；或A及B。在另一实例中，如果列出项目A、B及C，那么短语“A、B及C中的至少一者”表示仅A；仅B；仅C；A及B(排除C)；A及C(排除B)；B及C(排除A)；或A、B及C全部。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在具体实施方式及权利要求书中，由术语“中的一者”连接的项目列表可表示所列项目中的仅一者。例如，如果列出项目A及B，那么短语“A及B中的一者”表示仅A(排除B)，或仅B(排除A)。在另一实例中，如果列出项目A、B及C，那么短语“A、B及C中的一者”表示仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
上文描述及附图说明本发明主题的一些实施例以使所属领域的技术人员能够实践本发明主题的所述实施例。其它实施例可并入结构变化、逻辑变化、电气变化、工艺变化及其它变化。实例仅仅代表可能变型。一些实施例的部分及特征可被包含在其它实施例的那些部分及特征中，或被置换为其它实施例的那些部分及特征。所属领域的技术人员在阅读及理解上述内容之后将明白许多其它实施例。

Claims (21)

1.一种设备，其包括：
存储器单元，其包含：
第一晶体管，其包含第一沟道区及与所述第一沟道区分离的电荷存储结构；及
第二晶体管，其包含形成在所述电荷存储结构上方的第二沟道区；以及
数据线，其形成在所述第一沟道区及所述第二沟道区上方并接触所述第一沟道区及所述第二沟道区，所述数据线包含邻近所述第一沟道区且通过介电材料与所述第一沟道区分离的部分。
2.根据权利要求1所述的设备，其中所述第一沟道区及所述第二沟道区具有不同导电类型。
3.根据权利要求1所述的设备，其中所述第二沟道区包含半导电氧化物材料。
4.根据权利要求1所述的设备，其中所述第一晶体管及所述第二晶体管具有不同阈值电压。
5.根据权利要求1所述的设备，其进一步包括耦合到所述第一沟道区的接地连接。
6.根据权利要求1所述的设备，其进一步包括与所述第一沟道区及所述第二沟道区电分离的导电线，所述导电线跨越所述第一沟道区及所述第二沟道区的部分且形成所述第一晶体管及所述第二晶体管的栅极。
7.根据权利要求6所述的设备，其进一步包括与所述第一沟道区及所述第二沟道区电分离且与所述导电线相对的额外导电线，使得所述第一沟道区及所述第二沟道区在所述导电线与所述额外导电线之间，其中：
所述额外导电线跨越所述第一沟道区及所述第二沟道区的额外部分且形成所述第一晶体管及所述第二晶体管的所述栅极。
8.根据权利要求7所述的设备，其中所述导电线电耦合到所述额外导电线。
9.根据权利要求1所述的设备，其中所述数据线不具有水平邻近所述第二沟道区的部分。
10.根据权利要求1所述的设备，其中所述第二沟道区包含以下至少一者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)及磷化镓(GaP)。
11.一种设备，其包括：
存储器单元，其包含：
半导体材料，其包含第一侧及与所述第一侧相对的第二侧、位于所述半导体材料的所述第一侧上的电荷存储结构及在所述半导体材料与所述电荷存储结构之间的第一介电材料；及
半导电氧化物材料，其形成在所述电荷存储结构上且位于所述半导体材料的所述第一侧上；
数据线，其位于所述半导体材料及所述半导电氧化物材料上方并接触所述半导体材料及所述半导电氧化物材料，其中所述数据线包含邻近所述半导体材料的所述第二侧的部分；以及
第二介电材料，其在所述数据线的所述部分与所述半导体材料之间并接触所述数据线的所述部分及所述半导体材料。
12.根据权利要求11所述的设备，其中所述数据线在界面处接触所述半导电氧化物材料，且其中：
所述半导电氧化物材料在从所述界面到所述电荷存储结构的方向上具有长度；且
所述数据线的所述部分在从所述界面到所述电荷存储结构的所述方向上具有长度，且其中所述数据线的所述部分的所述长度小于所述半导电氧化物材料的所述长度。
13.根据权利要求11所述的设备，其中所述半导体材料及所述半导电氧化物材料具有不同导电类型。
14.根据权利要求11所述的设备，其中所述半导体材料是p型导电性且半导电氧化物材料是n型导电性。
15.一种设备，其包括：
第一存储器单元，其包含：
第一晶体管，其包含第一沟道区及与所述第一沟道区分离的第一电荷存储结构；及
第二晶体管，其包含形成在所述电荷存储结构上方的第二沟道区；
第二存储器单元，其包含：
第三晶体管，其包含第三沟道区及与所述第三沟道区分离的第二电荷存储结构；及
第四晶体管，其包含形成在所述第二电荷存储结构上方的第四沟道区；以及
数据线，其形成在所述第一、第二、第三及第四沟道区上方并接触所述第一、第二、第三及第四沟道区，所述数据线包含：
第一部分，其邻近所述第一沟道区且通过第一介电材料与所述第一沟道区分离；及
第二部分，其邻近所述第三沟道区且通过第二介电材料与所述第三沟道区分离。
16.根据权利要求15所述的设备，其中所述数据线的所述第一部分的侧与所述数据线的所述第二部分的侧分离达一间隙，且其中所述间隙没有所述数据线的材料。
17.根据权利要求15所述的设备，其中所述数据线包含从所述第一存储器单元延伸到所述第二存储器单元的第一部件、垂直于所述第一部件且从所述第一存储器单元延伸到所述第二存储器单元的第二部件，且其中所述数据线的所述第一部分及所述第二部分被包含在所述数据线的所述第二部件中。
18.一种方法，其包括：
形成存储器单元的第一晶体管及第二晶体管，使得所述第一晶体管包含第一沟道区及通过第一介电材料与所述第一沟道区分离的电荷存储结构，且所述第二晶体管包含形成在所述电荷存储结构上方的第二沟道区；
邻近所述第一沟道区形成沟槽，使得所述沟槽通过第二介电材料与所述第一沟道区分离；及
在所述第一沟道区及所述第二沟道区上方形成数据线，使得所述数据线包含所述沟槽中的一部分。
19.根据权利要求18所述的方法，其中所述沟槽具有小于所述第一沟道区的长度的深度。
20.根据权利要求18所述的方法，其中形成所述沟槽包含：
在形成用于所述第一沟道区的材料之前形成介电材料；及
移除所述介电材料的一部分以在所述介电材料的所述部分的位置处形成所述沟槽。
21.根据权利要求18所述的方法，其中形成所述数据线包含：
在所述沟槽中且在所述第一沟道区及所述第二沟道区上沉积导电材料；及
移除所述导电材料的一部分以由所述导电材料的剩余部分形成所述数据线及所述数据线的所述部分。
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