CN110574114A - 自我选择存储器中的编程加强 - Google Patents

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Abstract

本发明描述用于存储器单元中的编程加强的方法、系统及装置。经不对称塑形的存储器单元可加强特定电极处或附近的离子拥挤，此可经利用以用于精确地读取所述存储器单元的经存储值。编程所述存储器单元可使所述存储器单元内的元件分离，从而引起离子迁移朝向特定电极。所述迁移可取决于所述存储器单元的极性，且可在所述存储器单元内产生高电阻率区及低电阻率区。可通过跨所述存储器单元施加电压来感测所述存储器单元。所得电流可接着遇到所述高电阻率区及低电阻率区，且所述区的定向可表示所述存储器单元的第一逻辑状态或第二逻辑状态。

Description

自我选择存储器中的编程加强
相关申请案的交叉参考
本专利申请案主张2017年4月28日申请的瑞戴利(Redaelli)等人的标题为“自我选择存储器中的编程加强(Programming Enhancement in Self-Selecting Memory)”的美国专利申请案第15/582,329号的优先权及权益，所述案已让与给其受让人，且在此以引用的方式明确地并入本文中。
背景技术
下文大体涉及存储器单元中的编程加强且更具体来说涉及自我选择存储器中的编程加强。
存储器装置广泛用于将信息存储在各种电子装置中，例如计算机、无线通信装置、相机、数字显示器等等。通过编程存储器装置的不同状态而存储信息。例如，二进制装置具有两个状态，其通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为了存储信息，电子装置的组件可将状态写入或编程在存储器装置中。
存在多种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、只读存储器(ROM)、快闪存储器、相变存储器(PCM)等等。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)可甚至在缺乏外部电源的情况下维持其经存储逻辑状态达到延长的时段。易失性存储器装置(例如，DRAM)可随时间丢失其经存储状态，除非其由外部电源周期性地刷新。改进存储器装置可包含增大存储器单元密度、增大读/写速度、增大可靠性、增大数据保持、降低功率消耗或降低制造成本等等。
一些类型的存储器装置可使用跨存储器单元的电阻或电压降的变化来编程及感测不同逻辑状态。例如，自我选择存储器可加强不同经编程状态之间的存储器单元的阈值电压的差。编程存储器单元的方式可能会影响构成存储器单元的各种材料的分布，此可能会影响存储器单元的离子迁移，此又可能会影响存储器单元的阈值电压。阈值电压可与存储器单元的逻辑状态相关或指示存储器单元的逻辑状态。因此，不同逻辑状态之间的阈值电压的较小变化可能会影响可读取存储器单元的精确度。
附图说明
图1绘示根据本发明的实例的支持自我选择存储器中的编程加强的例示性存储器阵列。
图2绘示根据本发明的实例的支持自我选择存储器中的编程加强的例示性存储器阵列。
图3绘示根据本发明的实例的支持编程加强的例示性存储器装置。
图4绘示根据本发明的实例的支持自我选择存储器中的编程加强的例示性存储器阵列；
图5绘示根据本发明的实例的支持自我选择存储器中的编程加强的包含存储器阵列的装置；
图6是根据本发明的实例的绘示用于操作支持编程加强的自我选择存储器装置的方法或若干方法的流程图。
图7及8绘示根据本发明的实例的用于形成支持编程加强的自我选择存储器装置的例示性过程流程。
图9是根据本发明的实例的绘示用于操作支持编程加强的自我选择存储器装置的方法或若干方法的流程图。
具体实施方式
具有不对称几何结构的自我选择存储器单元可加强不同经编程状态之间的存储器单元的阈值电压的差。这些差可能是由于在存储器单元的特定电极处或附近的离子拥挤。此又可加强存储器单元的感测窗，此可引起相较于具有对称几何结构的存储器单元的更精确的感测。
举实例来说，当编程特定自我选择存储器单元时，存储器单元内的元件分离，从而造成离子迁移。离子可迁移朝向特定电极，此取决于给定存储器单元的极性。例如，在自我选择存储器单元中，离子可迁移朝向负电极。接着，可通过跨存储器单元施加电压以感测离子已经迁移朝向哪个电极而读取存储器单元。可使用加强在特定电极处或附近的离子拥挤的不对称几何结构实现增大自我选择存储器装置中的感测可靠性。每一存储器单元可经配置使得在编程时存储器单元内的离子迁移朝向一个电极。由于不对称几何结构，更大密度的离子可在一个电极处或附近积累。此可在存储器单元内产生具有高密度的离子迁移的区及具有低密度的离子迁移的区。取决于存储器单元的极性，此迁移中离子浓度可表示逻辑“1”或逻辑“0”状态。
接着，可通过跨存储器单元施加电压而感测存储器单元。所得电流可首先遇到高电阻率区，接着遇到带隙且接着遇到存储器单元内的低电阻率区。此可能会影响存储器单元的阈值电压，这是因为当激活存储器单元时，流动通过存储器单元的电流可能会遇到高电阻率区及低电阻率区两者。区的定向可表示存储器单元的第一逻辑状态或第二逻辑状态。例如，在第一电极处或附近的高电阻率区可表示逻辑“1”状态且在第一电极处或附近的低电阻率区可表示逻辑“0”状态。例如，高电阻率及低电阻率区的定向可能会影响存储器单元的阈值电压且因此影响存储器单元的逻辑状态。此不对称几何结构容许更精确地感测存储器单元。
可从第一存取线或第二存取线的观点形成具有不对称几何结构的自我选择存储器装置。从第一存取线的观点，可将硫属化物材料设置在第一导电材料上方且可将第二导电材料设置在硫属化物材料上方。接着可蚀刻第一导电材料、第二导电材料及硫属化物材料，从而产生具有不对称形状的存储器单元。可围绕导电材料及硫属化物材料设置介电材料。
从第二存取线的观点，可将硫属化物材料设置在第一导电材料上方。可将第二导电材料设置在硫属化物材料上方。接着可蚀刻硫属化物材料及第二导电材料，从而产生具有对称形状的存储器单元。可围绕硫属化物材料及第二导电材料设置介电材料。
替代地，也可从第一存取线或第二存取线的观点形成具有不对称几何结构的自我选择存储器装置。从第一存取线的观点，可将硫属化物材料设置在第一导电材料上方且可将第二导电材料设置在硫属化物材料上方。接着可蚀刻第一导电材料、第二导电材料及硫属化物材料，从而产生具有不对称形状的存储器单元。可围绕导电材料及硫属化物材料设置介电材料。
从第二存取线的观点，可将硫属化物材料设置在第一导电材料上方。可将第二导电材料设置在硫属化物材料上方。接着可蚀刻硫属化物材料及第二导电材料，从而产生具有不对称形状的硫属化物材料。可围绕硫属化物材料及第二导电材料设置介电材料。
在下文中在存储器阵列的背景内容中进一步描述上文介绍的本发明的特征。在交叉点架构的背景内容中说明及描绘具有不对称几何结构的自我选择存储器单元。本发明的这些及其它特征进一步通过与自我选择存储器中的编程加强相关的设备图、系统图及流程图绘示且参考其加以描述。
图1绘示根据本发明的各种实例的支持存储器单元中的编程加强的例示性存储器阵列100。存储器阵列100也可被称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可经编程以存储表示为逻辑“0”及逻辑“1”的两个状态。在一些情况下，存储器单元105经配置以存储两个以上逻辑状态。
存储器单元105可包含硫属化物材料，其可被称为硫属化物材料存储器组件或存储器存储元件，其具有表示逻辑状态的可变且可配置的阈值电压或电阻或这两者。在一些实例中，存储器单元的阈值电压取决于用于编程存储器单元的极性而改变。例如，经编程具有一个极性的自我选择存储器单元可具有特定电阻性质且因此具有一个阈值电压。且所述自我选择存储器单元可经编程具有不同极性，其可引起存储器单元的不同电阻性质且因此引起不同阈值电压。如上文所论述，当编程自我选择存储器单元时，存储器单元内的元件可分离，从而造成离子迁移。离子可迁移朝向特定电极，此取决于给定存储器单元的极性。例如，在自我选择存储器单元中，离子可迁移朝向负电极。接着，可通过跨存储器单元施加电压以感测离子已经迁移朝向哪个电极而读取存储器单元。
在一些实例中，存储器单元编程可利用结晶结构或原子配置来实现不同逻辑状态。例如，具有结晶原子配置或非晶原子配置的材料可具有不同电阻。结晶状态可具有低电阻且可在一些情况下被称为“设定”状态。非晶状态可具有高电阻且可被称为“复位”状态。因此，施加到存储器单元105的电压可取决于所述材料处于结晶状态还是非晶状态而引起不同电流，且所得电流的量值可用于确定由存储器单元105存储的逻辑状态。
在一些情况下，在非晶或复位状态中的材料可具有与之相关联的阈值电压，即，电流在超过阈值电压后流动。因此，如果所施加的电压低于阈值电压，那么没有电流可在存储器元件处于复位状态中时流动；如果存储器元件处于设定状态中，那么存储器元件可不具有阈值电压(即，阈值电压为零)，且因此，电流可响应于所施加的电压而流动。在其它情况下，存储器单元105可具有可引起中间电阻的结晶及非晶区域的组合，其可对应于不同逻辑状态(即，除逻辑1或逻辑0以外的状态)且可容许存储器单元105存储超过两个不同逻辑状态。如下文所论述，可通过加热(包含熔融)存储器元件而设定存储器单元105的逻辑状态。
存储器阵列100可为三维(3D)存储器阵列，其中二维(2D)存储器阵列叠置形成。此可增大相较于2D阵列可形成于单个裸片或衬底上的存储器单元的数量，此又可降低生产成本或增大存储器阵列的性能，或这两者。根据图1中所描绘的实例，存储器阵列100包含两个层级的存储器单元105，且因此可被视为三维存储器阵列；然而，层级数量不限于两个。每一层级可经对准或定位使得存储器单元105可跨每一层级彼此大致对准，从而形成存储器单元堆叠145。
存储器单元105的每一行连接到存取线110及存取线115。存取线110也可分别被称为字线110及位线115。位线115也可被称为数字线115。对字线及位线或其类似物的参考可在不损失理解或操作的情况下互换。字线110及位线115可大体上彼此垂直以产生阵列。存储器单元堆叠145中的两个存储器单元105可共享例如数字线115的共同导电线。即，数字线115可与上存储器单元105的底部电极及下存储器单元105的顶部电极进行电子连通。其它配置可为可能的；例如，存储器单元105可经不对称塑形，例如参考图3的存储器单元105-c。
一般来说，一个存储器单元105可位于例如字线110及位线115的两个导电线的相交点处。此相交点可被称为存储器单元的地址。目标存储器单元105可为位于通电字线110与位线115的相交点处的存储器单元105；即，字线110及位线115可经通电以便在其相交点处读取或写入存储器单元105。与同一字线110或位线115进行电子连通(例如，连接)的其它存储器单元105可被称为非目标存储器单元105。
如上文所论述，电极可耦合到存储器单元105及字线110或位线115。术语电极可指电导体，且在一些情况下，可用作对存储器单元105的电接触件。电极可包含提供存储器阵列100的元件或组件之间的导电路径的迹线、导线、导电线、导电层等等。
可通过激活或选择字线110及位线115(此可包含施加电压或电流到相应线)对存储器单元105执行例如读取及写入的操作。字线110及位线115可由例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti)等等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金或化合物的导电材料制成。在选择存储器单元105后，例如硒(Se)离子的迁移就可经利用以设定存储器单元的逻辑状态。另外或替代地，除硒(Se)离子以外或代替硒(Se)离子，其它导电材料的离子也可迁移。
例如，可通过提供电脉冲到存储器单元而编程存储器单元，存储器单元可包含存储器存储元件，存储器存储元件包含硒。可经由例如第一存取线(例如，字线110)或第二存取线(例如，位线115)提供脉冲。在提供脉冲后，硒离子就可在存储器存储元件内迁移，此取决于存储器单元的极性。因此，硒相对于存储器存储元件的第一侧或第二侧的浓度是至少部分地基于第一存取线与第二存取线之间的电压的极性。针对经不对称塑形的存储器存储元件，例如本文中所描述者，硒离子可在具有更大面积的元件部分处更拥挤。存储器存储元件的富含硒部分相比于具有相对较少硒的那些元件部分可具有较高的电阻率且因此可引起较高的阈值电压。因此，相较于经对称塑形的存储器存储元件，可加强存储器存储元件的不同部分之间的相对电阻。
为了读取存储器单元，可跨存储器单元105施加电压，且所得电流或电流开始流动时的阈值电压可表示逻辑“1”或逻辑“0”状态。在存储器存储元件的一个端或另一端处的硒离子的拥挤可能会影响电阻率及/或阈值电压，从而引起逻辑状态之间的较大存储器单元响应区分。
可通过行解码器120及列解码器130控制存取存储器单元105。例如，行解码器120可从存储器控制器140接收行地址且基于所接收的行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当位线115。因此，通过激活字线110及位线115，可存取存储器单元105。
在存取后，就可由感测组件125读取或感测存储器单元105。例如，感测组件125可经配置以基于通过存取存储器单元105产生的信号确定存储器单元105的经存储逻辑状态。信号可包含电压或电流，且感测组件125可包含电压感测放大器、电流感测放大器或这两者。例如，可施加电压到存储器单元105(使用对应字线110及位线115)，且所得电流的量值可取决于存储器单元105的电阻。类似地，可施加电流到存储器单元105，且用于产生电流的电压的量值可取决于存储器单元105的电阻。感测组件125可包含各种晶体管或放大器以便检测及放大信号，此可被称为锁存。存储器单元105的经检测逻辑状态接着可经输出作为输出135。在一些情况下，感测组件125可为列解码器130或行解码器120的部分。或，感测组件125可与列解码器130或行解码器120连接或进行电子连通。
可通过类似地激活相关字线110及位线115而编程或写入存储器单元105，即，可将逻辑值存储在存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。在相变存储器或自我选择存储器的情况下，可通过加热存储器存储元件(例如，通过将电流通过存储器存储元件)而写入存储器单元105。取决于写入到存储器单元105的逻辑状态，例如逻辑“1”或逻辑“0”，硒离子可在特定电极处或附近拥挤。例如，取决于存储器单元105的极性，在第一电极处或附近的离子拥挤可引起表示逻辑“1”状态的第一阈值电压，且在第二电极处或附近的离子拥挤可引起表示逻辑“0”状态的不同于第一阈值电压的第二阈值电压。可例如在以预定极性执行的读取操作期间确定第一阈值电压及第二阈值电压。第一阈值电压与第二阈值电压之间的差可在不对称的存储器存储元件(包含参考图3所描述者)中更明显。
在一些存储器架构中，存取存储器单元105可使所存储的逻辑状态降级或损毁所存储的逻辑状态，且可执行重写或刷新操作以将原始逻辑状态返回到存储器单元105。在DRAM中，例如，逻辑存储电容器可在感测操作期间部分地或完全放电，从而损坏所存储的逻辑状态。因此，可在感测操作后重写逻辑状态。另外，激活单个字线110可引起行中的所有存储器单元放电；因此，行中的所有存储器单元105可需要被重写。但在非易失性存储器(例如PCM及/或自我选择存储器)中，存取存储器单元105可能不会损毁逻辑状态，且因此，存储器单元105可不需要在存取后重写。
一些存储器架构(包含DRAM)可随时间丢失其经存储状态，除非其由外部电源周期性地刷新。例如，充电电容器可通过泄漏电流随时间变得放电，从而导致经存储信息的丢失。这些所谓的易失性存储器装置的刷新速率可相对高，例如，对于DRAM，每秒数十次刷新操作，此可导致明显的电力消耗。随着存储器阵列越来越大，尤其对于依靠有限电源(例如电池)的移动装置来说，增大的电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料限制等等)。如下文所论述，非易失性PCM及/或自我选择存储器单元可具有可引起相对于其它存储器架构改进的性能的有益性质。例如，PCM及/或自我选择存储器可提供与DRAM相当的读/写速度，但可为非易失性的且容许增大存储器单元密度。
存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(读取、写入、重写、刷新、放电等等)。在一些情况下，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共同定位。存储器控制器140可产生行及列地址信号以便激活所要字线110及位线115。存储器控制器140还可产生及控制在存储器阵列100的操作期间使用的各种电压或电流。例如，其可在存取一或多个存储器单元105后施加放电电压到字线110或位线115。
一般来说，本文中所论述的经施加电压或电流的振幅、形状或持续时间可经调整或变化，且可针对在操作存储器阵列100时所论述的各种操作而不同。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；例如，在将所有存储器单元105或存储器单元105群组设定到单个逻辑状态的复位操作期间，可同时存取存储器阵列100的多个或所有存储器单元。
图2绘示根据本发明的各种实例的支持读取与写入非易失性存储器单元及存储器单元中的编程加强的例示性存储器阵列200。存储器阵列200可为参考图1的存储器阵列100的实例。
存储器阵列200可包含存储器单元105-a、存储器单元105-b、字线110-a及位线115-a，其可为如参考图1所描述的存储器单元105、字线110及位线115的实例。存储器单元105-a可包含电极205(例如，顶部电极)、电极210(例如，底部电极)及存储器存储元件220，存储器存储元件220可被称为硫属化物玻璃存储器存储元件，且可含有或可为自我选择存储器组件。存储器单元105-a的逻辑状态可基于存储器存储元件220的至少一个特性。类似于存储器单元105-a，存储器单元105-b可包含顶部电极、底部电极及存储器存储元件。电极205可被称为顶部电极，且电极210可被称为底部电极。在一些情况下，可通过将多个存储器阵列200彼此堆叠来形成三维(3D)存储器阵列。在一些实例中，两个堆叠阵列可具有共同导电线，因此，每一层级可共享字线110-a或位线115-a。存储器单元105-a可描绘目标存储器单元，即，感测操作的目标，如本文中在别处所描述。
存储器阵列200的架构可被称为交叉点架构。其也可被称为支柱结构。例如，如图2中所展示，支柱可与第一导电线(例如，例如字线110-a的存取线)及第二导电线(例如，例如位线115-a的存取线)接触。支柱可包括存储器单元105-a，其中存储器单元105-a包含第一电极(例如，顶部电极205)、存储器存储元件220，及第二电极(例如，底部电极210)。存储器存储元件220可为不对称形状(例如，参考图3所描述的存储器存储元件220-a)。此不对称形状可造成顶部电极205或底部电极210处的离子拥挤，此取决于存储器单元105-a的极性。顶部电极205或底部电极210处的离子拥挤可容许更精确地感测存储器单元105-a，如上文所描述。
图2中所描绘的交叉点或支柱架构相较于其它存储器架构可提供相对高密度的数据存储以及较低的生产成本。例如，相较于其它架构，交叉点架构可具有面积减小且因此存储器单元密度增大的存储器单元。例如，所述架构相较于具有6F2存储器单元面积的其它架构(例如具有三端子选择的架构)可具有4F2存储器单元面积，其中F为最小特征大小。例如，DRAM可使用晶体管(其为三端子装置)作为每一存储器单元的选择组件，且相较于支柱架构可具有较大的存储器单元面积。
在一些实例中，可使用正电压源来操作存储器阵列200，且中间电压的量值介于正电压源的量值与虚拟接地之间。在一些实例中，在存储器单元105-a的存取操作前，位线存取电压及字线存取电压两者维持在中间电压。且在存取操作期间，位线存取电压可增大(例如，到正电源轨)，而字线存取电压可同时减小(例如，到虚拟接地)，从而跨存储器单元105-a产生净电压。因跨存储器单元105-a施加电压而使电流开始流动通过存储器单元105-a时的阈值电压可根据离子迁移朝向顶部电极205或底部电极210而变化，其又可随存储器存储元件220.a的形状变化。
在一些情况下，存储器存储元件220可串联连接在第一导电线与第二导电线之间，例如在字线110-a与位线115-a之间。例如，如图2中所描绘，存储器存储元件220可位于顶部电极205与底部电极210之间；因此，存储器存储元件220可串联位于位线115-a与字线110-a之间。其它配置是可能的。如上文所提及，存储器存储元件220可具有阈值电压，使得当满足或超过阈值电压时，电流流动通过存储器存储元件220。阈值电压可取决于存储器单元105-a的编程及存储器存储元件220的形状。
存储器存储元件220可以不对称形状配置以促进在顶部电极205或底部电极210处或附近的离子拥挤。例如，存储器存储元件220可具有梯形棱柱的形状，且存储器存储元件220的横截面可包含梯形。替代地，存储器存储元件220可为锥台。如本文中所使用的锥台包含上部分被移除的圆锥或锥体部分的形状或类似于所述部分，或在顶部下方拦截圆锥或锥体的第一平面与在基底处或上方的第二平面之间的圆锥或锥体部分的形状或类似于所述部分。存储器存储元件220可在第一存取线110-a与第二存取线115-a之间布置成串联配置。存储器存储元件220可包含包括硒的第一硫属化物玻璃。在一些实例中，存储器存储元件220包括硒、砷(As)、碲(Te)、硅(Si)、锗(Ge)或锑(Sb)中的至少一者的组成物。当跨存储器存储元件220施加电压时(或当顶部电极205与底部电极210之间存在电压差时)，离子可迁移朝向一个或另一电极。例如，Te及Se离子可迁移朝向正电极，且Ge及As离子可迁移朝向负电极。存储器存储元件220也可充当选择器装置。此类型的存储器架构可被称为自我选择存储器。
存储器阵列200可通过材料形成及移除的各种组合而制成。例如，可沉积对应于字线110-a、底部电极210、存储器存储元件220及顶部电极205的材料层。可选择性地移除材料以接着产生所要特征，例如图3中所描绘的结构。例如，可使用光刻以图案化光阻剂来界定特征，且接着可通过例如蚀刻的技术移除材料。接着可例如通过沉积材料层且选择性地蚀刻以形成图2中所描绘的线结构而形成位线115-a。在一些情况下，可形成或沉积电绝缘区或层。电绝缘区可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。参考图7及8描述了形成此类阵列的示范性方法。
各种技术可用于形成存储器阵列200的材料或组件。这些技术可包含例如化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、溅镀沉积、原子层沉积(ALD)或分子束外延(MBE)以及其它薄膜生长技术。可使用数种技术来移除材料，所述技术可包含例如化学蚀刻(也被称为“湿蚀刻”)、等离子体蚀刻(也被称为“干蚀刻”)或化学机械平面化。
图3绘示根据本发明的实例的支持存储器单元中的编程加强的例示性存储器单元105-c、105-d及105-e。例如，存储器单元105-c绘示耦合到顶部电极205-a及底部电极210-a的不对称存储器存储元件220-a。存储器单元105-d及105-e绘示类似特征。在一些实例中，顶部电极205-a可被称为底部电极，且底部电极210-a可被称为顶部电极。
存储器存储元件220-a包含第一侧305(例如，第一表面)、第二侧310(例如，第二表面)、第三侧315(例如，第三表面)及第四侧320(例如，第四表面)。第二表面310相比于第一表面305可具有较大的面积。第一侧305可与第二侧310相对，且第三侧315可与第四侧320相对。此外，第一侧305及第三侧315可形成钝角325，且第二侧310及第三侧315可形成锐角330。另外，第一侧305及第四侧320可形成钝角，且第二侧310及第四侧320可形成锐角。存储器存储元件220-b及220-c可经类似地塑形。
存储器存储元件220-a可耦合到顶部电极205-a及底部电极210-a。第一电极(例如，顶部电极205-a)的部分可接触第一侧305，且相比于第二电极(例如，底部电极210-a)的可接触第二侧310的部分具有较小的面积。
可通过提供脉冲到存储器存储元件220-a而编程存储器单元105-c。在提供脉冲前，存储器元件220-a内的离子可处于平衡状态。即，存储器元件220-a内的离子可尚未相对于起始位置迁移朝向顶部电极205-a或底部电极210-a，且原子的净通量可为零。脉冲可使存储器存储元件220-a内的离子(例如，硒离子)迁移且可经由顶部电极205-a及底部电极210-a而施加。存储器存储元件220-a内的此离子迁移可根据所施加的脉冲的极性变化。例如，施加表示逻辑“1”的第一脉冲可使离子迁移朝向底部电极210-a。在一些实例中，施加表示逻辑“0”的第二脉冲可使离子迁移朝向顶部电极205-a。不管离子迁移的方向如何，在存储器存储元件220-a内都产生高电阻率区及低电阻率区。高电阻率区及低电阻率区可分别表示第一阈值电压及第二阈值电压。
可通过跨存储器存储元件220-a施加电压而读取存储器单元105-c。可以预定极性跨存储器存储元件220-a施加电压。存储器存储元件220-a的阈值电压及/或通过220-a的所得电流可取决于由于离子迁移的在存储器存储元件220-a内的高电阻率区及低电阻率区的位置。所述区的电阻率可基于存储器存储元件220-a的组成物。例如，存储器存储元件220-a的含有硒(Se)的高电阻率区可不同于存储器存储元件220-a的含有砷(As)的高电阻率区。高电阻率区及低电阻率区的相对定向可能会影响阈值电压。因此，一些离子(例如，硒离子)可能会影响阈值电压，且因此，此类离子的位置可能会影响存储器单元105-c的读取操作。
另外，用于编程存储器存储元件220-a的极性可能会影响高电阻率区或低电阻率区相对于特定电极的位置。因此，阈值电压可取决于用于编程存储器存储元件220-a的极性而变化。在一些实例中，可在相同方向上施加电压，而不管存储器存储元件220-a的经编程状态(例如，逻辑“1”或逻辑“0”)。例如，可施加电压至负电极(例如，顶部电极205-a)，此可引发雪崩注入。
存储器单元105-d描绘高电阻率区335及低电阻率区340，高电阻率区335及低电阻率区340可分别表示高离子浓度区及低离子浓度区。另外，存储器单元105-e绘示高电阻率区335-a及低电阻率区340-a。为感测存储器存储元件(例如，存储器存储元件220-b)的逻辑状态，可施加电压到顶部电极(例如，顶部电极205-b)。例如，在存储器单元105-d中，可施加电压到顶部电极205-a。所得电流接着可遇到高电阻率区335及低电阻率区340，高电阻率区335及低电阻率区340可分别表示高离子浓度区及低离子浓度区。这些电阻区(在顶部电极205-b处或附近的高电阻率区335及在底部电极210-b处或附近的低电阻率区340)的定向及与每一定向相关联的阈值电压可表示存储器单元105-d的第一经存储逻辑状态(例如，逻辑“1”)。另外，例如，也可通过施加电压到顶部电极205-c而感测存储器单元105-e。所得电流接着可遇到低电阻率区340-a及高电阻率区335-a。这些电阻区(在底部电极210-c处或附近的高电阻率区335-a及在顶部电极210-c处或附近的低电阻率区340-a)的相反定向及与每一定向相关联的阈值电压可表示存储器单元105-e的第一经存储逻辑状态(例如，逻辑“0”)。
在额外实例中，存储器单元105-c、105-d及105-e中的任一者可经配置为存储器阵列中的第二或多个组(deck)。例如，可由两个存储器单元组共享共同存取线(例如，图2的位线115-a)。在此实例中，第一组中的存储器单元的几何结构可与第二组中的存储器单元的几何结构相反。换句话说，例如，第一组中的顶部电极(例如，顶部电极205-a)可与第二组中的相同电极相对。两个电极可共享共同存取线。替代地，每一组可耦合到独立存取线。在此实例中，第一组中的存储器单元的几何结构可与第二组中的存储器单元的几何结构相同。
图4展示根据本发明的实例的支持存储器单元中的编程加强的存储器阵列100-a的例示性框图400。存储器阵列100-a可被称为电子存储器设备，且可为参考图1所描述的存储器控制器140的组件的实例。
存储器阵列100-a可包含一或多个存储器单元105-f、存储器控制器140-a、字线110-b、感测组件125-a、数字线115-b，及锁存器415。这些组件可彼此进行电子连通且可执行本文中所描述的一或多个功能。在一些情况下，存储器控制器140-a可包含偏压组件405及时序组件410。存储器控制器140-a可与字线110-b、数字线115-b及感测组件125-a进行电子连通，其可为参考图1及2所描述的字线110、数字线115及感测组件125的实例。在一些情况下，感测组件125-a及锁存器415可为存储器控制器140-a的组件。
存储器单元105-f可包含具有不对称形状的存储器存储元件。例如，存储器单元105-f可为参考图3所描述的存储器单元105的实例。
在一些实例中，数字线115-b与感测组件125-a及存储器单元105-f进行电子连通。逻辑状态(例如，第一逻辑状态或第二逻辑状态)可写入到存储器单元105-f。字线110-b可与存储器控制器140-a及存储器单元105-f进行电子连通。感测组件125-a可与存储器控制器140-a、数字线115-b及锁存器415进行电子连通。这些组件也可经由其它组件、连接件或总线与除上文未列出的组件以外的其它组件(在存储器阵列100-a内部及外部两者)进行电子连通。
存储器控制器140-a可经配置以通过施加电压到字线110-b或数字线115-b而激活所述各种节点。例如，偏压组件405可经配置以施加电压以操作存储器单元105-f以读取或写入存储器单元105-f，如上文所描述。在一些情况下，存储器控制器140-a可包含行解码器、列解码器或这两者，如参考图1所描述。此可使存储器控制器140-a能够存取一或多个存储器单元105-f。偏压组件405可为感测组件125-a的操作提供电压。
在一些情况下，存储器控制器140-a可使用时序组件410来执行其操作。例如，时序组件410可控制各种字线选择或板极偏压的时序，包含用于切换及电压施加的时序，以执行本文中所论述的存储器功能，例如读取及写入。在一些情况下，时序组件410可控制偏压组件405的操作。
在确定存储器单元105-f的逻辑状态后，感测组件125-a就可将输出存储在锁存器415中，其中所述输出可根据部分为存储器阵列100-a的电子装置的操作而使用。感测组件125-a可包含与锁存器及存储器单元105-f进行电子连通的感测放大器。
在一些实例中，存储器控制器140-a可包含用于增大在硫属化物材料存储器存储组件的第一表面处的化学元素的局部浓度以存储第一逻辑值的构件，及用于增大在硫属化物材料存储器存储组件的第二表面处的元素的浓度以存储不同于第一逻辑值的第二逻辑值的构件，其中第一表面与第二表面相对。
在上文所描述的方法及设备的额外实例中，第二表面可具有大于第一表面的面积的面积。此外，在第一表面处的化学元素的浓度可大于在第二表面处的化学元素的浓度。上文所描述的方法及设备的一些实例可进一步包含用于施加读取脉冲到硫属化物存储器存储组件且至少部分地基于施加读取脉冲而确定是否已经将第一逻辑值或第二逻辑值存储在硫属化物材料存储器组件处的过程、特征、构件或指令。另外，化学元素可为阳离子，且可使用负极性来施加脉冲。上文所描述的方法及设备的一些实例可进一步包含用于至少部分地基于增大在第一表面处的化学品的浓度而增大在存储器存储组件的第二表面处的不同化学元素的局部浓度的过程、特征、构件或指令。
可在硬件、由处理器执行的软件、固件或其任何组合中实施存储器控制器140-a或其各种子组件中的至少一些。如果在由处理器执行的软件中实施，那么可由经设计以执行本发明中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合执行存储器控制器140-a及/或其各种子组件中的至少一些的功能。
存储器控制器140-a及/或其各种子组件中的至少一些可物理上位于各种位置处，包含经分布使得由一或多个物理装置在不同物理位置处实施功能的部分。在一些实例中，存储器控制器140-a及/或其各种子组件中的至少一些可为根据本发明的各种实例的单独且不同的组件。在其它实例中，存储器控制器140-a及/或其各种子组件中的至少一些可与一或多个其它硬件组件组合，所述硬件组件包含但不限于接收器、发射器、收发器、本发明中所描述的一或多个其它组件，或根据本发明的各种实例的其组合。
图5展示根据本发明的各种实例的包含支持存储器单元中的编程加强的装置505的系统500的例示性图。装置505可为如上文参考图1所描述的存储器控制器140的组件的实例，或可包含如上文参考图1所描述的存储器控制器140的组件。装置505可包含用于双向语音及数据通信的组件，包含用于发射及接收通信的组件，包含存储器阵列100-b，存储器阵列100-b包含存储器控制器140-b及存储器单元105-g、基本输入/输出系统(BIOS)组件515、处理器510、I/O控制器525及外围组件520。这些组件可经由一或多个总线(例如，总线530)进行电子连通。
存储器单元105-g可存储如本文中所描述的信息(即，呈逻辑状态的形式)。存储器单元105-g可为例如具有如参考图3所描述的存储器存储元件的自我选择存储器单元。
BIOS组件515可为包含经操作为固件的BIOS的软件组件，其可初始化及运行各种硬件组件。BIOS组件515也可管理处理器与各种其它组件(例如，外围组件、输入/输出控制组件等)之间的数据流。BIOS组件515可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器510可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情况下，处理器510可经配置以使用存储器控制器操作存储器阵列。在其它情况下，存储器控制器可集成到处理器510中。处理器510可经配置以执行存储在存储器中的计算机可读指令以执行各种功能(例如，支持自我选择存储器中的编程加强的功能或任务)。
I/O控制器525可管理装置505的输入信号及输出信号。I/O控制器525也可管理未集成到装置505中的外围设备。在一些情况下，I/O控制器525可表示到外部外围设备的物理连接件或端口。在一些情况下，I/O控制器525可利用例如 或另一已知操作系统的操作系统。
外围组件520可包含任何输入或输出装置，或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入535可表示在装置505外部的装置或信号，所述装置或信号提供输入到装置505或其组件。此可包含用户接口或与其它装置介接或在其它装置之间的接口。在一些情况下，输入535可由I/O控制器525管理，且可经由外围组件520与装置505交互。
输出540也可表示在装置505外部的装置或信号，所述装置或信号经配置以从装置505或其组件中的任何者接收输出。输出540的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况下，输出540可为经由(若干)外围组件520与装置505介接的外围元件。在一些情况下，输出540可由I/O控制器525管理。
装置505的组件可包含经设计以实行其功能的电路。此可包含经配置以实行本文中所描述的功能的各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。装置505可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴电子装置、个人电子装置等等。或，装置505可为此类装置的部分或组件。
图6展示根据本发明的实例的绘示形成支持存储器单元中的编程加强的存储器装置的方法600的流程图。形成方法可包含参考图7及8所描述的方法。例如，可通过材料沉积及移除的各种组合形成材料或组件。在一些情况下，材料形成或移除可包含未明确表示的一或多个光刻或蚀刻步骤。
在框605处，方法可包含形成包含第一导电材料、第二导电材料及在第一导电材料与第二导电材料之间的硫属化物材料(例如，硫属化物玻璃)的堆叠，如参考图7所描述。在一些实例中，硫属化物玻璃可包含硒、砷、碲、硅或锗中的至少一者。
在框610处，方法可包含在第一方向上进行材料的第一移除以在硫属化物玻璃中形成多个存储器组件。多个存储器组件中的每一存储器组件可包括第一侧、第二侧、第三侧及第四侧。第一侧及第三侧可形成钝角，且第二侧及第三侧可形成锐角，如参考图7所描述。在一些实例中，材料的第一移除可包含开始于第一导电材料处的蚀刻。在另一实例中，材料的第一移除可包含开始于第二导电材料处的蚀刻。
在框615处，方法可包含围绕第一导电材料、第二导电材料及多个硫属化物玻璃存储器组件形成介电材料，如参考图7所描述。在一些实例中，材料的第一移除可引起第一导电材料在平行于第一侧的平面中具有第一尺寸且引起第二导电材料在平行于第二侧的平面中具有第二尺寸。第一尺寸可小于第二尺寸。在另一实例中，第一导电材料的第一尺寸可等于第一侧的第一尺寸，且第二侧的第二尺寸可等于第二侧的第一尺寸。在另一实例中，介电材料可包括氮化硅、氧化硅、氧化铝或氧化铪中的至少一者。
在其它实例中，方法也可包含形成至第一导电材料的第一存取线，及形成至第二导电材料的第二存取线。第一导电材料可不同于第二导电材料。在另一实例中，方法可包含在第二方向上进行材料的第二移除。材料的第二移除可产生具有第五侧、第六侧、第七侧及第八侧的多个存储器组件。第五侧及第七侧可形成钝角，且第六侧及第七侧可形成锐角。材料的第二移除可引起第一导电材料在平行于第五侧的平面中具有第二尺寸。另外，材料的第二移除可引起第二导电材料在平行于第五侧的平面中具有第三尺寸。第三尺寸可大于第二尺寸。
图7绘示根据本发明的实例的用于形成支持编程加强的自我选择存储器装置的例示性过程流程，其可包含步骤700-a、700-b及700-c。所得存储器装置可为包含参考图1到3所描述的存储器单元105的存储器单元及架构的实例。
(若干)处理步骤700-a包含第一导电材料705、第二导电材料710、硫属化物材料715及第三导电材料720的形成。各种技术可用于形成处理步骤700-a中所展示的材料或组件。这些技术可包含例如化学气相沉积(CVD)、金属有机气相沉积(MOCVD)、物理气相沉积(PVD)、溅镀沉积、原子层沉积(ALD)或分子束外延(MBE)以及其它薄膜生长技术。框605处的方法可为(若干)处理步骤700-a的实例。
在(若干)处理步骤700-a处，可将第二导电材料710沉积在第一导电材料705上方。接着可将硫属化物材料715沉积在第二导电材料710上方。接着可将第三导电材料720沉积在硫属化物材料715上方，使得硫属化物材料715位于第二导电材料710与第三导电材料720之间。第一导电材料705可包含钨(W)，第二导电材料710及第三导电材料720可包含碳(C)，且硫属化物材料715可包含硒、砷、碲、硅或锗中的至少一者的组成物。在一些实例中，可将额外界面材料沉积在第一导电材料705与第二导电材料710之间，及第二导电材料710与第三导电材料720之间。
在处理步骤700-b及700-c处，可发生第一导电材料705、第二导电材料710、硫属化物材料715及第三导电材料720的移除。材料移除可产生具有不对称形状的多个存储器单元(例如，参考图3所描述的存储器单元105-c)。此类材料移除可引起存储器单元仅在第一方向上具有不对称形状。例如，材料移除可引起存储器单元在第一方向上具有不对称形状，如在处理步骤700-b中所绘示，且在第二方向上具有对称形状，如在处理步骤700-c中所绘示。框610及框615处的方法可为(若干)处理步骤700-b及700-(c)的实例。
例如，处理步骤700-b可描绘从第一方向观看的多个存储器单元，且处理步骤700-c可描绘从第二方向观看的多个存储器单元。第二方向可正交于第一方向。可使用数种技术来移除在处理步骤700-b及700-c处移除的材料，所述技术可包含例如化学蚀刻(也被称为“湿蚀刻”)、等离子体蚀刻(也被称为“干蚀刻”)或化学机械平面化。蚀刻可开始于第一导电材料705或第三导电材料720处，且可使用点图案化掩模来执行。另外，蚀刻可引起硫属化物材料715具有第一定向或第二定向。第二定向可与第一定向相反(例如，翻转)。在移除材料后，可围绕多个存储器单元沉积介电材料730。介电材料可包含氮化硅、氧化硅、氧化铝或氧化铪中的至少一者。最后，可将第四导电材料725沉积在第三导电材料720上方。第四导电材料可表示位线(例如，图2的位线115-a)。可采用一或多个蚀刻步骤。所属领域的技术人员将认识到，在一些实例中，可使用单独蚀刻步骤执行经描述为具有单个曝光及/或蚀刻步骤的过程的步骤，且反之亦然。
图8绘示根据本发明的实例的用于形成支持编程加强的自我选择存储器装置的例示性过程流程，其可包含步骤800-a、800-b及800-c。所得存储器装置可为参考图2的存储器单元105-c及参考图1的存储器阵列100中的存储器单元架构的实例。
处理步骤800-a包含第一导电材料805、第二导电材料810、硫属化物材料815及第三导电材料820的形成。各种技术可用于形成处理步骤800-a中所展示的材料或组件。这些技术可包含例如化学气相沉积(CVD)、金属有机气相沉积(MOCVD)、物理气相沉积(PVD)、溅镀沉积、原子层沉积(ALD)或分子束外延(MBE)以及其它薄膜生长技术。
在处理步骤800-a处，可将第二导电材料810沉积在第一导电材料805上方。接着可将硫属化物材料815沉积在第二导电材料810上方。接着可将第三导电材料820沉积在硫属化物材料815上方，使得硫属化物材料815位于第二导电材料810与第三导电材料820之间。第一导电材料805可包含W，第二导电材料810及第三导电材料820可包含C，且硫属化物材料815可包含硒、砷、碲、硅或锗中的至少一者的组成物。在一些实例中，可将额外界面材料沉积在第一导电材料805与第二导电材料810之间，及第二导电材料810与第三导电材料820之间。
在处理步骤800-b及800-c处，可发生第一导电材料805、第二导电材料810、硫属化物材料815及第三导电材料820的移除。材料移除可产生具有不对称形状的多个存储器单元(例如，参考图3所描述的存储器单元105-c)。此类材料移除可引起存储器单元在第一方向及第二方向上具有不对称形状。例如，处理步骤800-b可描绘从第一方向观看的多个存储器单元，且处理步骤800-c可描绘从第二方向观看的多个存储器单元。第二方向可正交于第一方向。
可使用数种技术来移除在处理步骤800-b及800-c处移除的材料，所述技术可包含例如化学蚀刻(也被称为“湿蚀刻”)、等离子体蚀刻(也被称为“干蚀刻”)或化学机械平面化。蚀刻可开始于第一导电材料805或第三导电材料820处。另外，蚀刻可引起硫属化物材料815具有第一定向或第二定向。第二定向可与第一定向相反(例如，翻转)。在移除材料后，可围绕多个存储器单元沉积介电材料830。介电材料可包含氮化硅、氧化硅、氧化铝或氧化铪中的至少一者。最后，可将第四导电材料825沉积在第三导电材料820上方。第四导电材料可表示位线(例如，图2的位线115-a)。可采用一或多个蚀刻步骤。所属领域的技术人员将认识到，在一些实例中，可使用单独蚀刻步骤执行经描述为具有单个曝光及/或蚀刻步骤的过程的步骤，且反之亦然。
图9展示根据本发明的实施例绘示用于自我选择存储器中的编程加强的方法900的流程图。可由如本文中所描述的存储器控制器(例如，参考图4的存储器控制器140-a)或其组件实施方法900的操作。在一些实例中，存储器控制器可执行一组代码来控制装置的功能元件以执行下文所描述的功能。另外或替代地，存储器控制器可使用专用硬件来执行下文所描述的功能的方面。
在框905处，存储器控制器可增大在硫属化物材料存储器存储组件的第一表面处的化学元素的局部浓度以存储第一逻辑值。可根据参考图1到图5所描述的方法执行框905的操作。
在框910处，存储器控制器可增大在硫属化物材料存储器存储组件的第二表面处的元素的浓度以存储不同于第一逻辑值的第二逻辑值，其中第一表面与第二表面相对。可根据参考图1到图5所描述的方法执行框910的操作。
描述一种设备。设备可包含：用于形成包括第一导电材料、第二导电材料及在第一导电材料与第二导电材料之间的硫属化物材料的堆叠的构件；用于在第一方向上进行材料的第一移除以在硫属化物材料中形成多个存储器组件的构件，其中多个存储器组件中的每一硫属化物材料存储器组件包括第一侧、第二侧、第三侧及第四侧，其中第一侧及第三侧形成钝角，且第二侧及第三侧形成锐角；及用于围绕第一导电材料、第二导电材料及多个硫属化物材料存储器组件沉积介电材料的构件。
在一些实例中，用于材料的第一移除的构件引起第一导电材料在平行于第一侧的平面中具有第一尺寸且引起第二导电材料在平行于第二侧的平面中具有第二尺寸，且其中第一尺寸可小于第二尺寸。在一些实例中，第一导电材料的第一尺寸可等于第一侧的第一尺寸，且第二侧的第二尺寸可等于第二侧的第一尺寸。在一些实例中，设备可包含用于在第二方向上进行材料的第二移除的构件，其中多个存储器组件包括第五侧、第六侧、第七侧及第八侧，其中第五侧及第七侧形成钝角，且第六侧及第七侧形成锐角。
在一些实例中，用于材料的第二移除的构件引起第一导电材料在平行于第五侧的平面中具有第三尺寸。在一些实例中，用于材料的第二移除的构件引起第二导电材料在平行于第五侧的平面中具有第四尺寸，且其中第三尺寸可大于第二尺寸。一些实例可进一步包含用于形成耦合到第一导电材料的第一存取线的构件。一些实例可进一步包含用于形成耦合到第二导电材料的第二存取线的构件。在一些实例中，第一导电材料可不同于第二导电材料。
在一些实例中，硫属化物材料包括硒、砷、锗、硅或碲中的至少一者。在一些实例中，用于材料的第一移除的构件包括开始于第一导电材料处的蚀刻。在一些实例中，用于材料的第一移除的构件包括开始于第二导电材料处的蚀刻。在一些实例中，介电材料包括氮化硅、氧化硅、氧化铝或氧化铪中的至少一者。
描述一种设备。设备可包含用于增大在硫属化物材料存储器存储组件的第一表面处的化学元素的浓度以存储第一逻辑值的构件，及用于增大在硫属化物材料存储器存储组件的第二表面处的化学元素的浓度以存储不同于第一逻辑值的第二逻辑值的构件，其中第一表面与第二表面相对。在一些实例中，第二表面可具有大于第一表面的面积的面积。
在一些实例中，在第一表面处的化学元素的浓度可大于在第二表面处的化学元素的浓度。一些实例可进一步包含施加读取脉冲到硫属化物材料存储器存储组件。一些实例可进一步包含用于至少部分地基于施加读取脉冲而确定是否已经将第一逻辑值或第二逻辑值存储在硫属化物材料存储器存储组件处的构件。
在一些实例中，化学元素可为阳离子，且可使用负极性来施加脉冲。一些实例可进一步包含用于至少部分地基于增大在第一表面处的化学元素的浓度而增大在存储器存储组件的第二表面处的不同化学元素的浓度的构件。在一些实例中，化学元素可为阳离子，且可使用负极性来施加脉冲。一些实例可进一步包含至少部分地基于增大在第一表面处的化学元素的浓度而增大在存储器存储组件的第二表面处的不同化学元素的浓度。
应注意，上文所描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式经修改，且其它实施方案是可能的。此外，可组合来自所述方法的两个或两个以上的特征或步骤。
可使用各种不同科技及技术中的任何者来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述所引用的数据、指令、命令、信息、信号、位、符号及码片(chip)。一些图式可将信号绘示为单个信号；然而，所属领域的技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽。
如本文中所使用，术语“虚拟接地”是指保持在约零伏特(0V)的电压但不与接地直接连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态返回到约0V。可使用各种电子电路元件来实施虚拟接地，例如由运算放大器及电阻器组成的分压器。其它实施方案也是可能的。“虚拟接地”或“经虚拟接地”意味着连接到约0V。
术语“电子连通”及“耦合”是指组件之间的关系，其支持组件之间的电子流动。此可包含组件之间的直接连接或可包含中间组件。彼此进行电子连通或耦合的组件可为主动交换的电子或信号(例如，在通电电路中)或可不为主动交换的电子或信号(例如，在断电电路中)，但可经配置及可操作以在使电路通电后就交换电子或信号。举实例来说，经由开关(例如，晶体管)物理上连接的两个组件进行电子连通或可耦合，而不管开关的状态(即，断开或闭合)。
术语“隔离”是指组件之间的关系，其中电子当前无法在所述组件之间流动；如果组件之间存在开路，那么组件彼此隔离。例如，由开关物理上连接的两个组件可在开关断开时彼此隔离。
如本文中所使用，术语“短接(shorting)”是指组件之间的关系，其中经由激活所讨论的两个组件之间的单个中间组件在组件之间建立导电路径。例如，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为实现进行电子连通的组件(或线)之间的电荷流动的动态操作。
本文中所论述的装置(包含存储器阵列100)可形成在半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况下，衬底为半导体衬底。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)掺杂而控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂手段在衬底的初始形成或生长期间执行掺杂。
硫属化物材料可为包含元素硫(S)、硒(Se)及碲(Te)中的至少一者的材料或合金。本文中所论述的相变材料可为硫属化物材料。硫属化物材料及合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用的用连字符连接的化学组成物表示法指示包含在特定化合物或合金中的元素且希望表示涉及所指示元素的所有理想配比。例如，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或包含两个或两个以上金属(例如，过渡金属、碱土金属及/或稀土金属)的混合价氧化物。实施例不限于特定可变电阻材料或与存储器单元的存储器组件相关联的材料。例如，可变电阻材料的其它实例可用于形成存储器组件，且可尤其包含硫属化物材料、巨磁阻材料或基于聚合物的材料。
本文中所论述的晶体管或若干晶体管可表示场效应晶体管(FET)且包括包含源极、漏极与栅极的三个端子装置。端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区。可由轻度掺杂半导体区或沟道分离源极及漏极。如果沟道为n型(即，多数载子为电子)，那么FET可被称为n型FET。如果沟道为p型(即，多数载子为空穴)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物封端。可通过施加电压到栅极而控制沟道导电率。例如，分别施加正电压或负电压到n型FET或p型FET可引起沟道变得导电。当施加大于或等于晶体管的阈值电压的电压到晶体管栅极时，可“开启”或“激活”所述晶体管。当施加小于晶体管的阈值电压的电压到晶体管栅极时，可“关闭”或“撤销激活”所述晶体管。
本文中所陈述的描述以及附图描述例示性配置且不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“充当实例、例子或说明”，而非“优选的”或“优于其它实例”。具体实施方式出于提供对所描述技术的理解的目的而包含具体细节。然而，可在不具有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示熟知的结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。如果仅在说明书中使用第一参考标签，那么描述可适用于具有相同第一参考标签的类似组件中的任何者，而无关于第二参考标签。
可使用各种不同科技及技术中的任何者来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述所引用的数据、指令、命令、信息、信号、位、符号及码片。
可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合而实施或执行结合本文中的揭示内容所描述的各种阐释性框及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何常规的处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(DSP)及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中所描述的功能。如果实施于由处理器执行的软件中，那么所述功能可作为一或多个指令或代码存储在计算机可读媒体上或经由所述计算机可读媒体进行发射。其它实例及实施方案在本发明及随附权利要求书的范围内。例如，由于软件的性质，可使用由处理器实行的软件、硬件、固件、硬连线或这些中的任何者的组合来实施上文所描述的功能。实施功能的特征也可物理上位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中所使用(包含在权利要求书中)，如在项目列表(例如，以例如“…中的至少一者”或“…中的一或多者”词组开始的项目列表)中所使用的“或”指示包含列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，词组“基于”将不被解释为对闭合条件组的参考。例如，描述为“基于条件A”的示范性步骤可在不脱离本发明的范围的情况下基于条件A及条件B两者。换句话说，如本文中所使用，词组“基于”将以与词组“至少部分地基于”相同的方式进行解释。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。举实例来说而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电子可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储、磁盘存储或其它磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所需程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接被适当地称为计算机可读媒体。例如，如果使用同轴电缆、光缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源发射软件，那么同轴电缆、光缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中所使用的磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光光学地重现数据。上文的组合也包含于计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够实现或使用本发明。所属领域的技术人员可容易地明白对本发明的各种修改，且在不背离本发明的范围的情况下，在本文中所定义的一般原理可适用于其它变体。因此，本发明不限于在本文中所描述的实例及设计，而应符合与本文中所揭示的原则及新颖特征一致的最广范围。

Claims (50)

1.一种存储器装置，其包括：
硫属化物材料存储器存储元件，其具有第一表面及与所述第一表面相对的第二表面，所述第二表面相比于所述第一表面具有较大的面积；
第一电极，其与所述第一表面耦合；及
第二电极，其与所述第二表面耦合，且经由所述硫属化物材料存储器存储元件与所述第一电极进行电子连通。
2.根据权利要求1所述的存储器装置，其中所述硫属化物材料存储器存储元件包括硒。
3.根据权利要求2所述的存储器装置，其中所述硒相对于所述第一表面或所述第二表面的浓度是至少部分地基于在所述第一电极与所述第二电极之间跨所述硫属化物材料存储器存储元件的电压的极性。
4.根据权利要求3所述的存储器装置，其中所述存储器装置的逻辑状态是至少部分地基于使用所述电压的所述极性来编程所述硫属化物材料存储器存储元件。
5.根据权利要求1所述的存储器装置，其中所述硫属化物材料存储器存储元件的横截面包括梯形。
6.根据权利要求1所述的存储器装置，其中所述硫属化物材料存储器存储元件包括梯形棱柱。
7.根据权利要求1所述的存储器装置，其中所述硫属化物材料存储器存储元件包括锥台。
8.一种存储器装置，其包括：
硫属化物材料存储器存储元件，其具有第一侧、与所述第一侧相对的第二侧、与所述第一侧相邻且与所述第二侧相邻的第三侧及与所述第三侧相对的第四侧，其中所述第一侧及所述第三侧形成钝角，且所述第二侧及所述第三侧形成锐角；
第一电极，其耦合在所述硫属化物材料存储器存储元件的所述第一侧与第一存取线之间；及
第二电极，其耦合在所述硫属化物材料存储器存储元件的所述第二侧与第二存取线之间。
9.根据权利要求8所述的存储器装置，其中所述第一侧及所述第四侧形成钝角，且所述第二侧及所述第四侧形成锐角。
10.根据权利要求9所述的存储器装置，其中所述第一电极的接触所述第一侧的部分相比于所述第二电极的接触所述第二侧的部分具有较小的面积。
11.根据权利要求8所述的存储器装置，其中所述硫属化物材料存储器存储元件包括自我选择存储器组件。
12.根据权利要求8所述的存储器装置，其中所述硫属化物材料存储器存储元件包括硒、砷、碲、硅或锗中的至少一者的组成物。
13.根据权利要求12所述的存储器装置，其中在所述硫属化物材料存储器存储元件的编程操作期间，硒相对于所述硫属化物材料存储器存储元件的所述第一侧或所述第二侧的浓度是至少部分地基于所述第一存取线与所述第二存取线之间的电压的极性。
14.根据权利要求8所述的存储器装置，其中所述存储器装置的逻辑状态是至少部分地基于接触所述第一电极的所述硫属化物材料存储器存储元件的阈值电压。
15.一种形成存储器装置的方法，其包括：
形成包括第一导电材料、第二导电材料及在所述第一导电材料与所述第二导电材料之间的硫属化物材料的堆叠；
在第一方向上进行材料的第一移除以在所述硫属化物材料中形成多个存储器组件，其中所述多个存储器组件中的每一硫属化物材料存储器组件包括第一侧、第二侧、第三侧及第四侧，其中所述第一侧及所述第三侧形成钝角，且所述第二侧及所述第三侧形成锐角；及
围绕所述第一导电材料、所述第二导电材料及所述多个硫属化物材料存储器组件沉积介电材料。
16.根据权利要求15所述的方法，其中材料的所述第一移除引起所述第一导电材料在平行于所述第一侧的平面中具有第一尺寸且引起所述第二导电材料在平行于所述第二侧的平面中具有第二尺寸，且其中所述第一尺寸小于所述第二尺寸。
17.根据权利要求16所述的方法，其中所述第一导电材料的所述第一尺寸等于所述第一侧的第一尺寸，且所述第二侧的第二尺寸等于所述第二侧的第一尺寸。
18.根据权利要求15所述的方法，其包括：
形成耦合到所述第一导电材料的第一存取线；及
形成耦合到所述第二导电材料的第二存取线。
19.根据权利要求18所述的方法，其中所述第一导电材料不同于所述第二导电材料。
20.根据权利要求19所述的方法，其中所述硫属化物材料包括硒、砷、锗、硅或碲中的至少一者。
21.根据权利要求15所述的方法，其中材料的所述第一移除包括开始于所述第一导电材料处的蚀刻。
22.根据权利要求15所述的方法，其中材料的所述第一移除包括开始于所述第二导电材料处的蚀刻。
23.根据权利要求15所述的方法，其中所述介电材料包括氮化硅、氧化硅、氧化铝或氧化铪中的至少一者。
24.根据权利要求16所述的方法，其进一步包括：
在第二方向上进行材料的第二移除，其中所述多个存储器组件包括第五侧、第六侧、第七侧及第八侧，其中所述第五侧及所述第七侧形成钝角，且所述第六侧及所述第七侧形成锐角。
25.根据权利要求24所述的方法，其中材料的所述第二移除引起所述第一导电材料在平行于所述第五侧的平面中具有第三尺寸。
26.根据权利要求25所述的方法，其中材料的所述第二移除引起所述第二导电材料在平行于所述第五侧的平面中具有第四尺寸，且其中所述第三尺寸大于所述第二尺寸。
27.一种方法，其包括：
增大在硫属化物材料存储器存储组件的第一表面处的化学元素的浓度以存储第一逻辑值；及
增大在所述硫属化物材料存储器存储组件的第二表面处的所述化学元素的浓度以存储不同于所述第一逻辑值的第二逻辑值，其中所述第一表面与所述第二表面相对。
28.根据权利要求27所述的方法，其中所述第二表面具有大于所述第一表面的面积的面积。
29.根据权利要求27所述的方法，其中在所述第一表面处的所述化学元素的所述浓度大于在所述第二表面处的所述化学元素的所述浓度。
30.根据权利要求27所述的方法，其进一步包括：
施加读取脉冲到所述硫属化物材料存储器存储组件；及
至少部分地基于施加所述读取脉冲来确定是否已经将所述第一逻辑值或所述第二逻辑值存储在所述硫属化物材料存储器存储组件处。
31.根据权利要求30所述的方法，其中所述化学元素为阳离子，且使用负极性来施加所述脉冲。
32.根据权利要求27所述的方法，其进一步包括：
至少部分地基于增大所述第一表面处的所述化学元素的所述浓度来增大在所述存储器存储组件的所述第二表面处的不同化学元素的浓度。
33.一种设备，其包括：
用于形成包括第一导电材料、第二导电材料及在所述第一导电材料与所述第二导电材料之间的硫属化物材料的堆叠的构件；
用于在第一方向上进行材料的第一移除以在所述硫属化物材料中形成多个存储器组件的构件，其中所述多个存储器组件中的每一硫属化物材料存储器组件包括第一侧、第二侧、第三侧及第四侧，其中所述第一侧及所述第三侧形成钝角，且所述第二侧及所述第三侧形成锐角；及
用于围绕所述第一导电材料、所述第二导电材料及所述多个硫属化物材料存储器组件沉积介电材料的构件。
34.根据权利要求33所述的设备，其中材料的所述第一移除引起所述第一导电材料在平行于所述第一侧的平面中具有第一尺寸且引起所述第二导电材料在平行于所述第二侧的平面中具有第二尺寸，且其中所述第一尺寸小于所述第二尺寸。
35.根据权利要求34所述的设备，其中所述第一导电材料的所述第一尺寸等于所述第一侧的第一尺寸，且所述第二侧的第二尺寸等于所述第二侧的第一尺寸。
36.根据权利要求33所述的设备，其包括：
用于形成耦合到所述第一导电材料的第一存取线的构件；及
用于形成耦合到所述第二导电材料的第二存取线的构件。
37.根据权利要求36所述的设备，其中所述第一导电材料不同于所述第二导电材料。
38.根据权利要求37所述的设备，其中所述硫属化物材料包括硒、砷、锗、硅或碲中的至少一者。
39.根据权利要求33所述的设备，其中所述用于材料的所述第一移除的构件包括开始于所述第一导电材料处的蚀刻。
40.根据权利要求33所述的设备，其中所述用于材料的所述第一移除的构件包括开始于所述第二导电材料处的蚀刻。
41.根据权利要求33所述的设备，其中所述介电材料包括氮化硅、氧化硅、氧化铝或氧化铪中的至少一者。
42.根据权利要求34所述的设备，其进一步包括：
用于在第二方向上进行材料的第二移除的构件，其中所述多个存储器组件包括第五侧、第六侧、第七侧及第八侧，其中所述第五侧及所述第七侧形成钝角，且所述第六侧及所述第七侧形成锐角。
43.根据权利要求42所述的设备，其中所述用于材料的所述第二移除的构件引起所述第一导电材料在平行于所述第五侧的平面中具有第三尺寸。
44.根据权利要求43所述的设备，其中所述用于材料的所述第二移除的构件引起所述第二导电材料在平行于所述第五侧的平面中具有第四尺寸，且其中所述第三尺寸大于所述第二尺寸。
45.一种设备，其包括：
用于增大在硫属化物材料存储器存储组件的第一表面处的化学元素的浓度以存储第一逻辑值的构件；及
用于增大在所述硫属化物材料存储器存储组件的第二表面处的所述化学元素的浓度以存储不同于所述第一逻辑值的第二逻辑值的构件，其中所述第一表面与所述第二表面相对。
46.根据权利要求45所述的设备，其中所述第二表面具有大于所述第一表面的面积的面积。
47.根据权利要求45所述的设备，其中在所述第一表面处的所述化学元素的所述浓度大于在所述第二表面处的所述化学元素的所述浓度。
48.根据权利要求45所述的设备，其进一步包括：
用于施加读取脉冲到所述硫属化物材料存储器存储组件的构件；及
用于至少部分地基于施加所述读取脉冲来确定是否已经将所述第一逻辑值或所述第二逻辑值存储在所述硫属化物材料存储器存储组件处的构件。
49.根据权利要求48所述的设备，其中所述化学元素为阳离子，且使用负极性来施加所述脉冲。
50.根据权利要求49所述的设备，其进一步包括：
用于至少部分地基于增大所述第一表面处的所述化学元素的所述浓度来增大在所述存储器存储组件的所述第二表面处的不同化学元素的浓度的构件。
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