KR20210092838A - 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들 - Google Patents

다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들 Download PDF

Info

Publication number
KR20210092838A
KR20210092838A KR1020217021926A KR20217021926A KR20210092838A KR 20210092838 A KR20210092838 A KR 20210092838A KR 1020217021926 A KR1020217021926 A KR 1020217021926A KR 20217021926 A KR20217021926 A KR 20217021926A KR 20210092838 A KR20210092838 A KR 20210092838A
Authority
KR
South Korea
Prior art keywords
memory cell
memory
polarity
programming
pulse
Prior art date
Application number
KR1020217021926A
Other languages
English (en)
Inventor
페데리코 피오
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20210092838A publication Critical patent/KR20210092838A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0088—Write with the simultaneous writing of a plurality of cells

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 타일의 두 개의 메모리 셀들에 동시에 액세스하는 기술들이 제공된다. 메모리 타일은 행 디코더 및 열 디코더를 사용하여 어드레스 가능한 복수의 자기 선택 메모리 셀들을 포함할 수 있다. 메모리 컨트롤러는 제1 자기 선택 메모리 셀에 제1 극성을 갖는 제1 펄스를 사용하여 메모리 타일의 제1 자기 선택 메모리 셀에 액세스할 수 있다. 메모리 컨트롤러는 또한 제1 극성과 상이한 제2 극성을 갖는 제2 펄스를 사용하여 제1 자기 선택 메모리 셀에 액세스하는 것과 동시에 메모리 타일의 제2 자기 선택 메모리 셀에 액세스할 수 있다. 메모리 컨트롤러는 메모리 타일의 선택되지 않은 자기 선택 메모리 셀들의 방해를 완화시키기 위해 펄스들의 특성들을 결정할 수 있다.

Description

다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들
상호 참조
본 특허 출원은 Pio에 의해 2019년 12월 12일자로 출원된 "다수의 메모리 셀들을 동시에 액세스하는 시스템 및 기술"이라는 명칭의 미국 특허 출원 번호 제16/712,682호, 및 Pio에 의해 2018년 12월 19일자로 출원된 "다수의 메모리 셀들을 동시에 액세스하는 시스템 및 기술"이라는 명칭의 미국 임시 특허 출원 제62/782,015호에 대한 우선권을 주장하며, 그 각각은 양수인에게 양도된다.
다음은 일반적으로 메모리 셀들의 프로그래밍 향상에 관한 것이며, 보다 구체적으로는 자기 선택 메모리의 프로그래밍 향상에 관한 것이다.
메모리 장치들은 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치들에서 정보를 저장하는데 폭넓게 사용된다. 정보는 메모리 장치의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진(binary) 장치들은 종종 논리 '1 '또는 논리 '0'에 의해 표시되는 두 개의 상태들을 갖는다. 다른 시스템들에서, 둘 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스 하기 위해, 전자 장치의 컴포넌트는, 메모리 디바이스에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 컴포넌트는 메모리 디바이스에 상태를 기입 또는 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 읽기 전용 메모리(ROM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여 다양한 유형의 메모리 장치들이 존재한다. 메모리 장치들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없는 경우에도 저장된 논리 상태를 장기간 유지할 수 있다. 휘발성 메모리 장치들, 예를 들어, DRAM은 이들이 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다. 메모리 장치들을 개선하는 것에는, 다른 메트릭들 중에서도, 메모리 셀 밀도 증가, 읽기/쓰기 속도 증가, 신뢰성 증가, 데이터 보존성 증가, 전력 소모 감소 또는 제조 비용 절감을 포함할 수 있다.
일부 메모리 장치들은 메모리 셀 어레이를 포함하는 복수의 메모리 타일들을 포함할 수 있다. 각 메모리 타일은 단일 행 디코더 및 단일 열 디코더를 포함할 수 있으며, 이는 메모리 타일의 메모리 셀들에 액세스하는 데 사용될 수 있다. 일부 메모리 타일들에서, 액세스 동작 동안 단일 메모리 셀만 액세스될 수 있다.
도 1은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 예시적인 메모리 어레이를 예시한다.
도 2는 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 예시적인 메모리 어레이를 예시한다.
도 3은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 다이어그램들의 예들을 예시한다.
도 4는 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 타일의 일 예를 예시한다.
도 5는 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 다이어그램들의 예들을 예시한다.
도 6은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 타일의 일 예를 예시한다.
도 7은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 다이어그램의 일 예를 예시한다.
도 8은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 다이어그램의 일 예를 예시한다.
도 9는 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 회로의 일 예를 예시한다.
도 10은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 타일들의 예들을 예시한다.
도 11은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 장치들의 예들을 예시한다.
도 12 내지 17은 본 개시의 실시예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 위한 방법들을 예시한다.
일부 메모리 셀들은 전압이 인가될 때 이온들이 칼코게나이드 물질의 일 측으로 이동하거나 군집되게 하는 칼코게나이드 물질로 형성될 수 있다. 때때로 자기 선택 메모리 셀들이라고도 하는 이러한 메모리 셀들은 이온 이동 또는 군집화를 활용하여 메모리 셀에 논리 상태(예를 들어, 논리 '0' 또는 논리 '1')를 저장할 수 있다. 칼코게나이드 물질의 특성으로 인해, 자기 선택 메모리 셀들은 서로 다른 극성들의 프로그래밍 펄스들을 사용하여 프로그래밍될 수 있으며, 자기 선택 메모리 셀들은 서로 다른 극성들의 판독 펄스들을 사용하여 판독될 수 있다. 많은 메모리 타일들에서, 한 번에 단일의 메모리 셀만 어드레스 가능하며, 이는 단점과 한계로 이어진다. 액세스 펄스들에서 서로 다른 극성들의 사용은 자기 선택 메모리 셀들을 포함하는 메모리 장치의 기능에 몇 가지 이점들을 제공할 수 있다.
메모리 타일의 다수의 메모리 셀들에 동시에 액세스하는 기술들이 제공된다. 메모리 타일은 행 디코더 및 열 디코더를 사용하여 어드레스 가능한 복수의 자기 선택 메모리 셀들을 포함할 수 있다. 메모리 타일의 제1 자기 선택 메모리 셀에 액세스하기 위해, 메모리 컨트롤러는 제1 자기 선택 메모리 셀에 제1 극성을 갖는 제1 펄스를 인가할 수 있다. 메모리 컨트롤러는 또한 제1 극성과 상이한 제2 극성을 갖는 제2 펄스를 사용하여 제1 자기 선택 메모리 셀에 액세스하는 것과 동시에 메모리 타일의 제2 자기 선택 메모리 셀에 액세스할 수 있다. 메모리 컨트롤러는 메모리 타일의 선택되지 않은 자기 선택 메모리 셀들의 방해를 완화시키기 위해 제1 펄스 및 제2 펄스의 특성들을 결정할 수 있다. 이러한 메모리 타일들에서, 두 개의 자기 선택 메모리 셀들이 동시에 판독될 수 있거나 두 개의 자기 선택 메모리 셀들이 동시에 프로그래밍될 수 있거나 또는 자기 선택 메모리 셀이 판독될 수 있고 다른 자기 선택 메모리 셀이 동시에 프로그래밍될 수 있다.
도 1은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 타일(100)의 일 예를 예시한다. 메모리 장치는 복수의 메모리 타일들(100)을 포함할 수 있다. 메모리 타일(100)은 다른 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 각 메모리 셀(105)은 논리 '0' 및 논리 '1'로 표시되는, 두 가지 상태들을 저장하도록 프로그래밍될 수 있다. 일부 경우에, 메모리 셀(105)은 두 가지 이상의 논리 상태들을 저장하도록 구성된다.
메모리 타일(100)은 액세스 동작 동안 어드레스 가능한 메모리 셀 블록을 나타낼 수 있다. 메모리 타일(100)은 액세스 동작 동안 메모리 타일(100)의 선택된 메모리 셀을 어드레싱하기 위한 행 디코더(120) 및 열 디코더(130)를 포함할 수 있다. 일부 메모리 기술들에서, 한 번에 메모리 타일(100)의 단일 메모리 셀(105)만이 액세스 가능하다. 이는 복수의 액세스 라인들(예를 들어, 워드 라인들(110) 및/또는 디지트 라인들(115))이 동일한 액세스 동작 동안 바이어스되는 경우에 발생할 수 있는 선택되지 않은 메모리 셀들에 대한 방해 때문이다. 동일한 액세스 동작 기간 동안 동시에 동일한 메모리 타일(100)의 2개 이상의 메모리 셀들(105)에 액세스하기 위한 시스템들 및 기술들이 본원에 제공된다.
메모리 타일(100)은 3차원(3D) 메모리 어레이일 수 있으며, 여기서 2차원(2D) 메모리 어레이들이 서로의 위에 형성된다. 이는 2D 어레이들과 비교하여 단일 다이 또는 기판에 형성될 수 있는 다수의 메모리 셀들을 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나, 메모리 어레이의 성능을 증가시키거나, 또는 둘 다를 할 수 있다. 도 1에 도시된 예에 따르면, 메모리 타일(100)은 두 가지 레벨들의 메모리 셀들(105)을 포함할 수 있으며, 따라서 3D 메모리 어레이로 간주될 수 있다; 그러나, 레벨들의 수는 둘로 제한되지 않는다. 각 레벨은 메모리 셀들(105)이 각 레벨에 걸쳐 서로 대략 정렬되어, 메모리 셀 스택(145)을 형성할 수 있도록 정렬되거나 배치될 수 있다.
메모리 셀들(105)의 각 행은 액세스 라인(110) 및 액세스 라인(115)에 연결된다. 액세스 라인들(110)은 또한 각각 워드 라인들(110) 및 디지트 라인들(115)로 알려져 있을 수 있다. 디지트 라인들(115)은 또한 디지트 라인들(115)로 알려져 있을 수 있다. 워드 라인들과 비트 라인들 또는 그 유사체들에 대한 참조들은 이해나 동작의 손실 없이 상호 교환 가능하다. 워드 라인들(110) 및 디지트 라인들(115)은 어레이를 생성하도록 실질적으로 서로 수직일 수 있다. 메모리 셀 스택(145)에 있는 두 메모리 셀들(105)은 디지트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 디지트 라인(115)은 상부 메모리 셀(105)의 하부 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 다른 구성들이 가능할 수 있다. 예를 들어, 메모리 셀(105)은 도 3을 참조하여 메모리 셀(105-c)과 같이 비대칭 형상일 수 있다.
일반적으로, 하나의 메모리 셀(105)은 액세스 라인(110) 및 디지트 라인(115)과 같은 두 전도성 라인들의 교차점에 위치될 수 있다. 이 교차점은 메모리 셀의 어드레스로 지칭될 수 있다. 타겟 메모리 셀(105)(즉, 선택된 메모리 셀)은 통전된 워드 라인(110)과 디지트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있다; 즉, 워드 라인(110)과 디지트 라인(115)은 그 교차점에서 메모리 셀(105)을 판독 또는 기입하기 위해 통전될 수 있다. 동일한 워드 라인(110) 또는 디지트 라인(115)과 전자 통신하는 다른 메모리 셀들(105)은 타겟되지 않은 메모리 셀들(105)로 지칭될 수 있다. 일부 메모리 타일들에서, 단일 메모리 셀(105)만이 메모리 타일(100)의 다른 타겟팅된 메모리 셀들(105)에서 발생할 수 있는 방해들로 인해 액세스 동작 동안 타겟팅될 수 있다. 본 개시에서, 단일 액세스 동작 기간 동안 메모리 타일(100)의 둘 이상의 메모리 셀들을 대상으로 하는 시스템들 및 기술들이 논의된다.
상기에 논의된 바와 같이, 전극들은 메모리 셀(105)과 워드 라인(110) 또는 디지트 라인(115)에 결합될 수 있다. 전극이라는 용어는 전기적 도전체를 지칭할 수 있으며, 일부 경우들에서는 메모리 셀(105)에 대한 전기 콘택(electrical contact)으로 사용될 수 있다. 전극은 메모리 타일(100)의 요소들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
판독 및 기입과 같은 동작들은 각자의 라인에 전압 또는 전류(예를 들어, 판독 펄스)를 인가하는 것을 포함할 수 있는 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀들(105)에 대해 수행될 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 금속들(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금들, 카본, 전도성으로 도핑된 반도체들 또는 기타 전도성 재료들, 합금들, 화합물들 등과 같은 전도성 재료들로 만들어질 수 있다. 메모리 셀(105)을 선택할 때, 예를 들어, 셀레늄(Se) 이온들의 이동이 셀의 논리 상태를 설정하기 위해 활용될 수 있다. 추가로 또는 대안으로, 다른 전도성 물질들의 이온들은 셀레늄(Se) 이온들 외에 또는 그 대신에 이동할 수 있다.
예를 들어, 메모리 셀은 셀레늄을 포함하는 메모리 저장 소자를 포함할 수 있는 메모리 셀(105)에 전기 펄스(예를 들어, 프로그래밍 펄스)를 제공함으로써 프로그래밍될 수 있다. 프로그래밍 펄스는 예를 들어 제1 액세스 라인(예를 들어, 워드 라인(110)) 또는 제2 액세스 라인(예를 들어, 디지트 라인(115))을 통해 제공될 수 있다. 프로그래밍 펄스를 제공할 때, 이온들은 프로그래밍 펄스의 극성 및/또는 메모리 셀(105)의 현재 상태에 따라 메모리 저장 소자 내에서 이동할 수 있다. 따라서, 메모리 저장 소자의 제1 면 또는 제2 면에 대한 이온들 및/또는 셀레늄의 농도는 제1 액세스 라인 및 제2 액세스 라인에 의해 메모리 저장 소자에 인가되는 전압의 극성 및/또는 크기에 적어도 부분적으로 기초할 수 있다. 일부 경우, 메모리 저장 소자는 비대칭 형성을 가질 수 있다. 이러한 비대칭 형상은 이온들이 메모리 저장 소자의 다른 부분에 걸쳐 메모리 저장 소자의 한 부분에서 더 군집되게 할 수 있다.
셀을 판독하기 위해, 전압(예를 들어, 판독 펄스)이 메모리 셀(105)에 인가될 수 있으며, 결과적인 전류 또는 전류가 흐르기 시작하는 임계 전압은 논리 '1' 또는 논리 '0' 상태를 나타낼 수 있다. 메모리 저장 소자의 일 단 또는 타 단에서의 셀레늄 이온들의 군집화는 비저항 및/또는 임계 전압에 영향을 주어, 논리 상태들 간의 셀 응답에서 더 큰 차이를 가져올 수 있다.
메모리 셀들(105)에 액세스하는 것은 행(row) 디코더(120)와 열(column) 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 컨트롤러(140)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 마찬가지로, 열 디코더(130)는 메모리 컨트롤러(140)로부터 열 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킬 수 있다. 따라서, 워드 라인(110) 및 비트 라인(115)을 활성화시킴으로써, 메모리 셀(105)이 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 감지 컴포넌트(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 감지 컴포넌트(125)는 메모리 셀(105)에 액세스함으로써 생성된 신호에 기초하여 메모리 셀(105)의 저장된 논리 상태를 결정하도록 구성될 수 있다. 신호는 전압 또는 전류를 포함할 수 있고, 감지 컴포넌트(125)는 전압 감지 증폭기들, 전류 감지 증폭기들 또는 둘 다를 포함할 수 있다. 예를 들어, 전압이 (대응되는 워드 라인(110) 및 비트 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있으며, 결과적인 전류의 크기는 메모리 셀(105)의 전기 저항에 따라 달라질 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있으며, 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항에 따라 달라질 수 있다. 감지 컴포넌트(125)는, 래칭으로 지칭될 수 있는, 신호를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 그런 다음, 메모리 셀(105)의 검출된 논리 상태는 /출력(135)으로서 출력될 수 있다. 일부 경우에, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(102)에 연결되거나 그와 전자 통신될 수 있다.
메모리 셀(105)은 관련 워드 라인(110)과 디지트 라인(115)을 유사하게 활성화시킴으로써 프로그래밍되거나 기입될 수 있다 - 즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀들(105)에 기입될 데이터, 예를 들어, 입력/출력(135)을 받아들일 수 있다. 자기 선택 메모리의 경우, 메모리 셀(105)은 메모리 저장 소자를 통해 전류를 통과시킴으로써 기입(또는 프로그래밍)될 수 있다. 메모리 셀(105)에 기입된 논리 상태(예를 들어, 논리 '1' 또는 논리 '0')에 따라, 셀레늄 이온들은 메모리 저장 소자와 접촉하는 특정 전극에서 또는 그 근처에서 군집될 수 있다. 예를 들어, 메모리 셀(105)에 기초하여, 제1 전극에서 또는 그 근처에서의 이온 군집화는 논리 '1' 상태를 나타내는 제1 임계 전압을 초래할 수 있고, 제2 전극에서 또는 그 근처에서의 이온 군집화는 제1 임계 전압과 다른, 논리 '0' 상태를 나타내는 제2 임계 전압을 초래할 수 있다. 제1 및 제 2 임계 전압들 사이의 차이는 도 3을 참조하여 설명된 것들을 포함하여, 비대칭인 메모리 저장 소자에서 더 두드러질 수 있다.
일부 메모리 아키텍처들에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있으며, 메모리 셀(105)에 대한 원래의 논리 상태로 되돌리도록 재기입(re-write) 또는 새로 고침(refresh) 동작들이 수행될 수 있다. DRAM에서, 예를 들어, 논리 저장 캐패시터는 감지 동작 동안 부분적으로 또는 완전히 방전될 수 있어, 저장된 논리 상태를 손상시킬 수 있다. 그래서 논리 상태는 감지 동작 후 다시 기입될 수 있다. 추가로, 단일 워드 라인(110)을 활성화시키는 것은 행의 모든 메모리 셀들(105)이 방전될 수 있다; 따라서, 행의 모든 메모리 셀들(105)은 재기입될 필요가 있을 수 있다. 그러나, PCM 및/또는 자기 선택 메모리와 같은 비휘발성 메모리에서, 메모리 셀(105)을 액세스하는 것은 논리 상태를 파괴하지 않을 수 있으며, 따라서 메모리 셀(105)은 액세스한 후 재기입을 필요로 하지 않을 수 있다.
DRAM을 포함하는 일부 메모리 아키텍처들은 이들이 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어, 저장된 정보가 상실될 수 있다. 이러한 소위 휘발성 메모리 장치들의 리프레시 비율은 상대적으로 높을 수 있으며, 예를 들어 DRAM의 경우 초당 수십 번의 리프레시 동작들로 인해 상당한 전력 소비가 발생할 수 있다. 메모리 어레이들이 점점 커짐에 따라, 증가된 전력 소모는 특히 배터리와 같은 유한 전원에 의존하는 모바일 장치의들 경우, 메모리 어레이들(예를 들어, 전원 공급 장치들, 열 생성, 재료 제한 등)의 배치 또는 동작을 저지할 수 있다. 하기에 논의된 바와 같이, 비휘발성 PCM 및/또는 자기 선택 메모리 셀들은 다른 메모리 아키텍처들에 비해 향상된 성능을 초래할 수 있는 유익한 특성들을 가질 수 있다. 예를 들어, PCM 및/또는 자기 선택 메모리는 DRAM과 필적할 만한 판독/기입 속도를 제공할 수 있지만 비휘발성일 수 있으며, 셀 밀도를 높일 수 있다.
메모리 컨트롤러(140)는 다양한 컴포넌트들, 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)를 통해 메모리 셀들(105)의 동작(판독, 기입, 재기입, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125) 중 하나 이상은 메모리 컨트롤러(140)와 같은 장소에 배치될 수 있다. 메모리 컨트롤러(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 메모리 컨트롤러(140)는 또한 메모리 타일(100)의 동작 동안 사용된 다양한 전압들 또는 전류들을 생성 및 제어할 수 있다. 예를 들어, 이는 하나 이상의 메모리 셀들(105)에 액세스한 후 워드 라인(110) 또는 디지트 라인(115)에 방전 전압들을 인가할 수 있다.
일반적으로, 본원에 논의된 인가된 전압 또는 전류의 크기, 형태, 극성 또는 지속시간은 조정되거나 변경될 수 있으며, 메모리 타일(100)을 동작시킬 시 논의된 다양한 동작들마다 상이할 수 있다. 또한, 메모리 타일(100) 내에서 하나, 다수 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있다; 예를 들어, 메모리 타일(100)의 다수 또는 모든 셀들은 모든 메모리 셀들(105) 또는 메모리 셀(105) 그룹이 단일 논리 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다.
도 2는 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 예시적인 메모리 어레이(200)를 예시한다. 메모리 어레이(200)는 도 1을 참조하여 설명된 메모리 타일(100)의 일 예일 수 있다.
메모리 어레이(200)는 복수의 메모리 셀들(105-a, 105-b 등), 복수의 워드 라인들(110-a, 110-b) 및 복수의 디지트 라인들(115-a, 115-b)을 포함할 수 있으며, 이는 도 1을 참조하여 설명된 메모리 셀(105), 워드 라인(110) 및 디지트 라인(115)의 예들일 수 있다. 메모리 셀(105-a)은 칼코게나이드 메모리 컴포넌트로 지칭될 수 있는 상부 전극(210), 하부 전극(215) 및 메모리 저장 소자(205)를 포함할 수 있다. 일부 경우에, 메모리 셀(105-a)은 자기 선택 메모리 셀의 일 예일 수 있다.
메모리 어레이(200)의 아키텍처는 교차(cross-point) 아키텍처로 지칭될 수 있다. 이는 필라(pillar) 구조로 지칭될 수도 있다. 예를 들어, 도 2에 도시된 바와 같이, 필라는 제1 전도성 라인(예를 들어, 워드 라인(110-a)과 같은 액세스 라인) 및 제2 전도성 라인(예를 들어, 디지트 라인(115-a)과 같은 액세스 라인)과 접촉할 수 있다. 필러는 메모리 셀(105-a)을 포함할 수 있으며, 여기서 메모리 셀(105-a)은 제1 전극(예를 들어, 상부 전극(210)), 메모리 저장 소자(205) 및 제2 전극(예를 들어, 하부 전극(215))을 포함한다. 메모리 저장 소자(205)는 비대칭 형상일 수 있다. 이 비대칭 형상은 메모리 셀(105-a)의 극성에 따라 상부 전극(210) 또는 하부 전극(215)에서 이온 군집화를 야기할 수 있다. 상부 전극(210) 또는 하부 전극(215)에서의 이온 군집화는 상기에 설명된 바와 같이, 메모리 셀(105-a)의 보다 정확한 감지를 허용할 수 있다.
도 2에 도시된 교차점 또는 필라 구조는 다른 메모리 아키텍처들에 비해 낮은 생산 비용으로 상대적으로 고밀도 데이터 저장 장치를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 감소된 면적과, 이에 따라 다른 아키텍처들에 비해 증가된 메모리 셀 밀도를 갖는 메모리 셀들을 가질 수 있다. 예를 들어, 아키텍처는 4F2 메모리 셀 영역을 가질 수 있으며, 여기서 F는 3-단자 선택이 있는 것과 같은, 6F2 메모리 셀 영역이 있는 다른 아키텍처들에 비해 가장 작은 형상 크기이다. 예를 들어, DRAM은 3단자 장치인 트랜지스터를 각 메모리 셀에 대한 선택기 컴포넌트로 사용할 수 있으며, 필라 아키텍처에 비해 더 큰 메모리 셀 영역을 가질 수 있다.
메모리 저장 소자(205)는, 일부 경우들에서, 제1 전도성 라인과 제2 전도성 라인 사이에, 예를 들어 워드 라인(110-a)과 디지트 라인(115-a) 사이에 직렬로 연결될 수 있다. 메모리 저장 소자(205)는 상부 전극(210)과 하부 전극(215) 사이에 위치될 수 있다; 따라서, 메모리 저장 소자(205)는 디지트 라인(115-a)와 워드 라인(110-a) 사이에 직렬로 위치될 수 있다. 다른 구성들이 가능하다.
메모리 저장 소자(205)는 칼코게나이드 메모리 컴포넌트로 지칭될 수 있는 칼코게나이드 물질을 포함할 수 있다. 칼코게나이드 메모리 컴포넌트는 메모리 셀(105-a)에 저장된 논리 상태를 나타내기 위해 이온들의 불균일한 분포를 사용하도록 구성될 수 있다. 칼코게나이드 메모리 컴포넌트의 임계 전압은 메모리 셀(105-a)을 프로그래밍하는데 사용되는 펄스의 극성에 기초하여 가변적일 수 있다. 예를 들어, 제1 극성 펄스(예를 들어, 양극)로 프로그래밍된 자기 선택 메모리 셀은 특정 저항성 및/또는 전기적 특성들과 이에 따른 제1 임계 전압을 가질 수 있는 반면, 제2 극성 펄스(예를 들어, 음극)로 프로그래밍된 자기 선택 메모리 셀은 서로 다른 저항성 및/또는 전기적 특성들과 이에 따른 제2 임계 전압을 가질 수 있다. 칼코게나이드 물질의 이러한 전기적 특징들은 프로그래밍 펄스의 극성, 크기 및/또는 모양을 포함하는, 프로그래밍 펄스의 특성들에 기반하여 발생하는 이온 이동의 차이로 인해 야기될 수 있다.
예를 들어, 이온들은 주어진 메모리 셀에 적용된 프로그래밍 펄스의 극성에 따라 특정 전극으로 이동할 수 있다. 메모리 셀에 저장된 논리 상태는 칼코게나이드 메모리 컴포넌트의 이온들의 분포에 기초할 수 있다.
셀 프로그래밍은 칼코게나이드 메모리 컴포넌트의 결정 구조 또는 원자 구성을 활용하여 다른 논리 상태들을 달성할 수 있다. 예를 들어, 결정질 또는 비정질 원자 구성을 가진 재료는 재료에 인가된 프로그래밍 펄스들의 차이에 기초하여 서로 다른 전기적 특성들을 나타낼 수 있다. 칼코게나이드 메모리 컴포넌트는 적어도 두 가지 상태들을 가질 수 있다.
일부 경우들에서, 칼코게나이드 메모리 컴포넌트는 세트 상태 및 리셋 상태일 수 있다. 세트 상태는 저 전기 저항을 나타낼 수 있으며, 일부 경우들에서, 결정질 상태로 지칭될 수 있다. 리셋 상태는 고 전기 저항을 나타낼 수 있으며, 비정질 상태로 지칭될 수 있다. 따라서, 메모리 셀(105-a)에 인가된 전압(예를 들어, 프로그래밍 펄스)은 메모리 저장 소자(205)가 특정 상태(예를 들어, 세트 상태 또는 리셋 상태)에 들어가거나 유지하도록 할 수 있다. 인가된 전압(예를 들어, 프로그래밍 펄스)의 크기 및 극성은 이온들의 분포에 영향을 미칠 수 있으며, 따라서 칼코게나이드 물질을 사용하여 형성된 메모리 저장 소자(205)를 포함하는 메모리 셀(105-a)에 저장된 논리 상태에 영향을 미칠 수 있다.
메모리 저장 소자(205)의 각 상태는 그와 관련된 임계 전압을 가질 수 있다 - 즉, 임계 전압이 초과된 후에 전류가 흐른다. 따라서, 인가된 전압이 임계 전압 미만이면, 전류는 메모리 저장 소자(205)를 통해 흐르지 않을 수 있다. 일부 경우들에서, 메모리 저장 소자(205)의 상태들 중 하나는 임계 전압(즉, 임계 전압 0)을 갖지 않을 수 있으며, 따라서 인가된 전압에 응답하여 전류가 흐를 수 있다. 일부 경우들에서, 메모리 저장 소자(205)는 복수의 서로 다른 저항들 및 복수의 임계 전압들을 초래할 수 있는 두 가지 이상의 상태들을 가질 수 있다. 이러한 경우들에서, 메모리 셀(105-a)은 세 가지 이상의 상태들을 갖도록 구성될 수 있으며, 1 비트 이상의 디지트 논리 데이터를 저장하도록 구성될 수 있다.
일부 경우들에서, 메모리 저장 소자(205)는 상부 전극(210) 또는 하부 전극(215)에서 또는 그 근처에서의 이온 군집화를 용이하게 하도록 비대칭 형상으로 구성될 수 있다. 예를 들어, 메모리 저장 소자(205)는 사다리꼴 프리즘의 형상일 수 있으며, 메모리 저장 소자(205)의 단면은 사다리꼴을 포함할 수 있다. 대안으로, 메모리 저장 소자(205)는 절두체일 수 있다. 본원에 사용된 절두체는 상부 부분이 제거된 원뿔 또는 피라미드의 일부의 형상 또는 이를 닮은 형상, 또는 상부 아래의 원뿔 또는 피라미드를 인터셉트하는 제1 평면과 베이스에 또는 그 위에 있는 제2 평면 사이의 원뿔 또는 피라미드의 일부의 형상 또는 이를 닮은 형상을 포함한다. 메모리 저장 소자(205)는 제1 액세스 라인(110-a)과 제2 액세스 라인(115-a) 사이에 직렬 구성으로 배열될 수 있다. 메모리 저장 소자(205)는 셀레늄으로 이루어진 제1 칼코게나이드 유리를 포함할 수 있다. 일부 예들에서, 메모리 저장 소자(205)는 셀레늄, 비소(As), 텔루륨(Te), 실리콘(Si), 게르마늄(Ge) 또는 안티몬(Sb) 중 적어도 하나의 조성을 포함한다. 메모리 저장 소자(205)에 전압이 인가될 때 (또는 상부 전극(210)과 하부 전극(215) 사이에 전압 차이가 있을 때, 이온들은 하나 또는 다른 전극을 향해 이동할 수 있다. 예를 들어, Te 및 Se 이온들은 양극으로 이동하고 Ge 및 As 이온은 음극으로 이동할 수 있다. 메모리 저장 소자(205)는 또한 선택기 장치 역할을 할 수 있다. 이 유형의 메모리 아키텍처는 자기 선택 메모리 기술의 일 예일 수 있다.
도 3은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 다이어그램들(300)의 예들을 예시한다. 다이어그램(300)은 칼코게나이드 물질을 포함하는 메모리 셀(105-e)에 대한 서로 다른 극성의 프로그래밍 펄스들 및 서로 다른 극성의 판독 펄스들의 효과들을 예시할 수 있다. 메모리 셀(105-e)은 메모리 저장 소자(205-a), 상부 전극(210-a), 하부 전극(215-a)을 포함할 수 있다. 메모리 셀(105-e)은 워드 라인들(110-e) 및 디지트 라인(115-e)과 결합될 수 있다.
다이어그램(300-a)은 메모리 셀(105-e)에서 상이한 극성들을 갖는 프로그래밍 펄스들의 효과들을 예시한다. 양극(예를 들어, 메모리 셀(105-e) 양단의 총 전압이 0보다 큼)을 갖는 제1 프로그래밍 펄스(305)가 메모리 셀(105-e)에 인가되면, 메모리 저장 소자(205-a)의 이온들이 메모리 저장 소자(205-a) 및 상부 전극(210-a)의 인터페이스 근처에 군집할 수 있다. 제1 프로그래밍 펄스(305)는 원소 농도가 상부 전극(210-a)에 근접해 있는 메모리 저장 소자(205-a)에서 원소(예를 들어, 이온들 또는 셀레늄 또는 셀레늄 이온들)의 불균일한 분포를 생성할 수 있다. 양극을 갖는 제1 프로그래밍 펄스(305)를 생성하기 위해, 제1 전압이 디지트 라인(115-e)에 인가될 수 있으며, 제1 전압 미만의 제2 전압이 워드 라인(110-e)에 인가될 수 있다.
음극(예를 들어, 메모리 셀(105-e) 양단의 총 전압이 0 미만임)을 갖는 제2 프로그래밍 펄스(310)가 메모리 셀(105-e)에 인가되면, 메모리 저장 소자(205-a)의 이온들은 거의 메모리 저장 소자(205-a) 및 하부 전극(215-a)의 인터페이스 근처에 군집할 수 있다. 제2 프로그래밍 펄스(310)는 원소 농도가 하부 전극(215-a)에 근접해 있는 메모리 저장 소자(205-a)에서 원소(예를 들어, 이온들 또는 셀레늄 또는 셀레늄 이온들)의 불균일한 분포를 생성할 수 있다. 음극을 갖는 제2 프로그래밍 펄스(310)를 생성하기 위해, 제1 전압이 워드 라인(110-e)에 인가될 수 있으며, 제1 전압 미만의 제2 전압이 디지트 라인(115-e)에 인가될 수 있다.
다이어그램(300-b)은 메모리 셀(105-e)에서 상이한 극성들을 갖는 판독 펄스들의 효과들을 예시한다. 메모리 셀(105-e)을 판독 시, 메모리 셀(105-e)에 저장되는 것으로 메모리 컨트롤러에 의해 식별된 논리 상태는 메모리 저장 소자(205-a)의 원소의 분포 및 판독 동작 동안 인가되는 판독 펄스의 극성을 기반으로 할 수 있다.
예를 들어, 메모리 컨트롤러는 판독 동작의 일부로서 양극(예를 들어, 메모리 셀(105-e) 양단의 총 전압이 0보다 큼)을 갖는 제1 판독 펄스(315)를 메모리 셀(105-e)에 인가할 수 있다. 메모리 셀(105-e)에 저장되는 것으로 메모리 컨트롤러에 의해 식별되는 논리 상태는 메모리 셀의 이온들의 분포에 기초할 수 있다. 메모리 셀(105-e)이 양극 프로그래밍 펄스(예를 들어, 제1 프로그래밍 펄스(305))로 프로그래밍된 경우, 메모리 컨트롤러는 논리 '1'이 메모리 셀(105-e)에 저장되어 있다고 결정할 수 있다. 그러나, 메모리 셀(105-e)이 음극 프로그래밍 펄스(예를 들어, 제2 프로그래밍 펄스(310))로 프로그래밍된 경우, 메모리 컨트롤러는 논리 '0'이 메모리 셀(105-e)에 저장되어 있다고 결정할 수 있다.
이러한 현상은 메모리 저장 소자(205-a) 내의 이온들 분포가 인가된 펄스들과 상호 작용하는 방식 때문에 발생할 수 있다. 판독 펄스의 양의 전압이 이온들의 농도에 가장 가까운 전극(예를 들어, 상부 전극(210) 또는 하부 전극(215))에 인가되면, 메모리 컨트롤러는 다량의 전하 또는 높은 비저항을 검출할 수 있다. 메모리 컨트롤러는 높은 전하량을 논리 '1'로 식별할 수 있다. 판독 펄스의 양의 전압이 이온들의 농도로부터 가장 먼 전극(예를 들어, 상부 전극(210) 또는 하부 전극(215))에 인가되면, 메모리 컨트롤러는 소량의 전하 또는 낮은 비저항을 검출할 수 있다. 메모리 컨트롤러는 소량의 전하를 논리 상태 '0'으로 식별할 수 있다.
음극(예를 들어, 메모리 셀(105-e) 양단의 총 전압이 0 미만임)을 갖는 제2 판독 펄스(320)가 판독 동작의 일부로서 메모리 셀(105-e)에 인가될 때 동일한 원리들이 적용될 수 있다. 메모리 셀(105-e)에 저장되는 것으로 메모리 컨트롤러에 의해 식별되는 논리 상태는 메모리 셀의 이온들의 분포에 기초할 수 있다. 메모리 셀(105-e)이 양극 프로그래밍 펄스(예를 들어, 제1 프로그래밍 펄스(305))로 프로그래밍된 경우, 메모리 컨트롤러는 논리 '0'이 메모리 셀(105-e)에 저장되어 있다고 결정할 수 있다. 그러나, 메모리 셀(105-e)이 음극 프로그래밍 펄스(예를 들어, 제2 프로그래밍 펄스(310))로 프로그래밍된 경우, 메모리 컨트롤러는 논리 '1'이 메모리 셀(105-e)에 저장되어 있다고 결정할 수 있다.
일부 경우들에서, 메모리 컨트롤러는 데이터가 호스트 장치로 출력되기 전에 이를 반전하도록 구성될 수 있다. 자기 선택 메모리 셀에 저장된 논리 상태를 정확하게 식별하기 위해, 메모리 컨트롤러는 메모리 저장 소자의 이온들 분포를 알아야 할 수 있다. 이온들의 분포를 식별하는 한 가지 방법은 자기 선택 메모리 셀을 프로그래밍하는 데 사용되는 프로그래밍 펄스의 극성을 아는 것이다. 일부 예들에서, 메모리 컨트롤러는 자기 선택 메모리 셀을 프로그래밍하는 데 사용되는 프로그래밍 펄스 및 자기 선택 메모리 셀을 판독하기 위한 판독 펄스의 극성을 식별할 수 있다. 메모리 컨트롤러는 프로그래밍 펄스의 극성과 판독 펄스의 극성 둘 다에 기초하여 자기 선택 메모리 셀에 저장된 논리 상태를 식별할 수 있다. 일부 예들에서, 메모리 타일의 특정 메모리 셀에 인가되는 펄스들의 극성은 정적으로 또는 반정적으로 구성될 수 있다. 특정 메모리 셀에 대한 펄스들의 극성이 동적으로 구성되면, 메모리 컨트롤러는 극성들을 식별하기 위한 추가 동작들을 수행할 수 있다.
메모리 컨트롤러는 동시에 동일한 메모리 타일 상의 메모리 셀들에 동시에 액세스하기 위해 다수의 극성들의 펄스들을 사용하여 액세스될 자기 선택 메모리 셀의 능력을 활용하도록 구성될 수 있다. 단일 액세스 동작 기간 동안 각 메모리 셀 액세스에 대한 액세스 라인들에 인가되는 전압들은 메모리 타일의 선택되지 않은 메모리 셀들에 인가되는 전압이 프로그래밍 임계치, 판독 임계치 또는 선택되지 않은 메모리 셀들의 기타 방해 임계치를 초과하지 않도록 구성될 수 있다. 사실상, 액세스 동작 동안 상이한 액세스 라인들에 인가되는 전압들은 선택되지 않은 셀들에 대해서는 각각 부정적으로 간섭하지만 메모리 타일 상의 선택된 메모리 셀들에 대해서는 각각 건설적으로 간섭하도록 구성될 수 있다.
도 4는 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 타일(400)의 일 예를 예시한다. 구체적으로, 도 4는 동일한 액세스 동작 기간 동안 동일한 유형의 액세스 동작을 사용하여 동시에 액세스되는 메모리 타일(400) 상의 두 개의 메모리 셀들을 예시한다. 예를 들어, 메모리 타일(400) 내의 임의의 두 개의 메모리 셀들이 동시에 판독될 수 있거나 메모리 타일(400) 내의 임의의 두 개의 메모리 셀들이 동시에 프로그래밍될 수 있다.
메모리 타일(400)은 복수의 메모리 셀들(405, 410), 복수의 워드 라인들(110-f) 및 복수의 디지트 라인들(115-f)을 포함한다. 메모리 타일(400)은 제1 극성을 갖는 제1 펄스를 사용하여 제1 선택된 메모리 셀(405-a)이 액세스(예를 들어, 판독 또는 기입)되고 제1 극성과 다른 제2 극성을 갖는 제2 펄스를 사용하여 제2 선택된 메모리 셀(405-b)이 액세스(예를 들어, 판독 또는 기입)되는 방식을 예시하며, 여기서 선택된 메모리 셀(405)은 동시에 액세스(예를 들어, 판독 또는 기입)된다. 메모리 타일(400)은 또한 복수의 선택되지 않은 메모리 셀들(410)을 포함할 수 있다. 메모리 셀들(405, 410)은 도 1 내지 3을 참조하여 설명된 메모리 셀들(105)의 예들일 수 있다.
메모리 타일(400)과 연관된 메모리 컨트롤러(도시되지 않음)는 단일 액세스 동작 기간 동안 판독 동작 또는 기입 동작을 사용하여 동시에 액세스할 제1 선택된 메모리 셀(405-a) 및 제2 선택된 메모리 셀(405-b)을 식별할 수 있다. 많은 메모리 아키텍처들에서, 단일 액세스 동작 기간 동안 단일 메모리 셀만이 액세스될 수 있다.
메모리 컨트롤러는 선택된 메모리 셀들(405)에 인가하기 위해 인가될 펄스들(예를 들어, 두 개의 판독 펄스들 또는 두 개의 프로그래밍 펄스들)의 극성을 선택할 수 있다. 각 선택된 메모리 셀에 대한 펄스들의 특정 극성은 선택된 메모리 셀들(405)의 위치, 선택된 메모리 셀들(405)의 이온들의 분포, 선택된 메모리 셀들(405, 405-b)을 프로그래밍하는 데 사용된 프로그래밍 펄스의 특성들(예를 들어, 극성 및 기타 특성들) 또는 그 조합을 포함할 수 있는 다양한 인자들에 기초하여 선택될 수 있다. 메모리 컨트롤러는 각 선택된 메모리 셀(405, 405-b)이 상이한 극성의 펄스를 사용하여 액세스(예를 들어, 판독 또는 기입)될 것이라고 결정할 수 있다. 예를 들어, 제1 선택된 메모리 셀(405-a)이 양극 판독 펄스로 판독되어야 하는 경우, 메모리 컨트롤러는 제2 선택된 메모리 셀(405-b)이 음극 판독 펄스로 판독되어야 한다고 결정할 수 있다. 다른 예에서, 제1 선택된 메모리 셀(405-a)이 양극 프로그래밍 펄스로 프로그래밍되어야 하는 경우, 메모리 컨트롤러는 제2 선택된 메모리 셀(405-b)이 음극 프로그래밍 펄스로 프로그래밍되어야 한다고 결정할 수 있다.
메모리 컨트롤러는 선택된 극성 및 크기를 갖는 펄스들을 달성하기 위해 워드 라인들(110-f)의 바이어싱 및 디지트 라인들(115-f)의 바이어싱을 제어할 수 있다. 예를 들어, 양의 펄스는 +Va(예를 들어, 판독 펄스의 경우 +Vr 또는 프로그래밍 펄스의 경우 +Vp, 여기서 Vr은 Vp와 다름)의 크기와 극성을 가질 수 있으며, 음의 펄스는 -Va(예를 들어, 판독 펄스의 경우 -Vr 또는 프로그래밍 펄스의 경우 -Vp, 여기서 Vr은 Vp와 다름)의 크기와 극성을 가질 수 있다. Va는 액세스 동작(예를 들어, 판독 동작 또는 기입 동작) 동안 선택된 메모리 셀 양단의 총 전압 차이를 나타낼 수 있다. 메모리 컨트롤러는 선택된 메모리 셀 양단의 전압 차이가 원하는 극성 및/또는 크기가 되도록 각각의 워드 라인들(110-f) 및 디지트 라인들(115-f) 상의 전압들을 제어할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 제1 선택된 메모리 셀(405)의 액세스 라인들 중 하나를 0 볼트로 유지할 수 있으며, 다른 액세스 라인을 Va의 전체 크기로 바이어스할 수 있다. 이러한 동작은 선택된 메모리 셀(405)이 액세스(예를 들어, 판독 또는 기입)되도록 할 수 있지만, Va로 바이어스된 액세스 라인과 결합된 선택되지 않은 메모리 셀들(410)을 방해할 수도 있다. 선택되지 않은 메모리 셀(410)은 메모리 셀 양단의 전압 차이가 프로그래밍 임계치, 판독 임계치, 또는 선택되지 않은 메모리 셀(410)과 관련된 다른 방해 임계치를 초과할 때 방해받을 수 있다.
메모리 컨트롤러는 펄스(예를 들어, Va)를 제1 액세스 라인에 인가되는 제1 전압(예를 들어, +Va/2)과 제2 액세스 라인에 인가되는 제2 전압(예를 들어, -Va/2)으로 분할할 수 있다. 제1 전압과 전압의 조합은 선택된 메모리 셀(405)에 인가되는 Va의 전체 전압 차이를 초래할 것이다. 메모리 컨트롤러는 선택된 메모리 셀(405) 양단의 전체 전압 차이를 달성하기 위해 제1 전압 및 제2 전압의 크기, 극성, 모양 또는 이들의 조합을 식별할 수 있다.
메모리 컨트롤러는 선택된 메모리 셀(405)에 인가되는 펄스의 극성에 기초하여 각 전압의 극성을 결정할 수 있다. 예를 들어, 펄스(예를 들어, 판독 펄스 또는 프로그래밍 펄스)가 양극 펄스인 경우, 메모리 컨트롤러는 + Va/2의 양극 전압을 선택된 메모리 셀(405)의 디지트 라인(115-f)에 인가하고 -Va/2의 음극 전압을 선택된 메모리 셀(405)의 워드 라인(110-f)에 인가할 수 있다.
일부 경우들에서, 메모리 컨트롤러는 두 액세스 라인들 사이에서 펄스의 크기(Va)를 균등하게 분할할 수 있다 (예를 들어, Va/2가 두 액세스 라인들에 적용되는 경우 50%-50% 분할). 다른 경우들에서, 메모리 컨트롤러는 두 액세스 라인들 간에 펄스를 불균등하게 분할할 수 있다(예를 들어, 51%-49% 분할, 60%-40% 분할, 66%-33% 분할, 75%-25% 분할). 본원에 표시된 비율 분할은 예시 목적일 뿐이며, 본 개시에 국한되는 것은 아니다.
펄스를 제1 전압 및 제2 전압으로 분할하는 것은 선택되지 않은 메모리 셀(410) 양단의 전압 차이가 선택되지 않은 메모리 셀(410)의 프로그래밍 임계치, 판독 임계치 또는 일부 다른 방해 임계치를 초과할 가능성을 감소시킬 수 있다. 이런 방식으로, 메모리 컨트롤러는 메모리 타일(400) 내의 선택되지 않은 메모리 셀들(410)이 방해받을 가능성을 감소시킬 수 있다. 예를 들어, 메모리 타일(400)은 선택된 메모리 셀(405)에 액세스(예를 들어, 판독 또는 기입)하기 위해 일부 액세스 라인들을 바이어싱하는 것에 기초하여 각 메모리 셀(405, 410) 양단의 전압 차이를 보이는 방법을 예시한다.
메모리 타일(400)에서 도시된 바와 같이, 액세스 라인들에 인가되는 전압들은 선택된 메모리 셀들(405)에서 서로 건설적으로 간섭하도록 구성될 수 있다. 이와 같이, 제1 선택된 메모리 셀(405-a)은 액세스 동작 기간 동안 양극 펄스를 보며, 제2 선택된 메모리 셀(405-b)은 액세스 동작 동안 음극 펄스를 본다. 액세스 라인들에 인가되는 전압들은 함께 협력하여 제1 선택된 메모리 셀 (405-a) 및 제2 선택된 메모리 셀(405-b)에 동시에 액세스하도록 구성된다.
메모리 타일(400)에 도시된 바와 같이, 액세스 라인들에 인가되는 전압들은 선택되지 않은 메모리 셀들(410) 중 일부에서 서로 파괴적으로 간섭하도록 구성될 수도 있다. 예를 들어, 선택되지 않은 메모리 셀들(410) 중 일부는 선택되지 않은 메모리 셀의 액세스 라인들이 액세스 동작(예를 들어, 판독 동작 또는 기입 동작)을 위해 어떤 값으로 바이어스되는 경우에도 0 볼트의 전압 차이를 볼 수 있다. 서로 건설적으로 및/또는 파괴적으로 간섭하는 방식으로 전압들(예를 들어, 제1 전압 및 제2 전압)을 구성함으로써, 선택된 메모리 셀들(405)과 액세스 라인들을 공유하는 선택되지 않은 메모리 셀들(410)이 액세스 동작에 의해 방해받을 가능성이 줄어든다.
액세스 라인들에 인가되는 전압들은 또한 건설적 또는 파괴적 간섭이 메모리 타일에서 발생하지 않는 경우, 선택되지 않은 메모리 셀(410) 양단의 전압 차이가 방해 임계치(예를 들어, 프로그래밍 임계치 또는 판독 임계치)을 충족하지 않도록 구성될 수 있다.
일부 경우들에서, 메모리 타일(400)의 선택된 메모리 셀들(405) 모두가 동일한 극성의 펄스를 사용하여 액세스되는 경우, 선택되지 않은 메모리 셀들(410) 중 일부는 또한 실수로 액세스될 수 있다. 예를 들어, 양의 펄스가 제1 선택된 메모리 셀(405-a) 및 제2 선택된 메모리 셀(405-b) 둘 다에 액세스하는 데 사용되는 경우, 선택되지 않은 메모리 셀들(410-a, 410-b)도 실수로 액세스될 수 있다. 이러한 경우들에서, 액세스 라인들에 인가된 전압들은 선택된 두 개의 메모리 셀들 대신 네 개의 메모리 셀들에서 서로 건설적으로 간섭할 수 있다.
일부 경우들에서, 동시에 액세스되도록 구성된 선택된 메모리 셀들(405)은 공통 액세스 라인을 공유할 수 없다. 제1 선택된 메모리 셀(405-a)은 제2 선택된 메모리 셀(405-b)과 동일한 디지트 라인(115-f) 또는 워드 라인(110-f)과 결합될 수 없음을 의미한다. 이러한 조건은 액세스 동작 동안 하나 이상의 선택되지 않은 메모리 셀들(410)이 방해받을 가능성을 증가시킬 수 있다.
메모리 컨트롤러는 메모리 셀의 위치, 선택된 메모리 셀들(405)의 액세스 라인들, 또는 선택된 메모리 셀들(405)이 액세스 라인을 공유하는지 여부에 적어도 부분적으로 기초하여 동시 액세스 동작을 위해 선택된 메모리 셀(405)을 식별하도록 구성될 수 있다. 일부 경우들에서, 메모리 컨트롤러는 메모리 셀들이 선택된 후 선택된 메모리 셀들(405)이 공통 액세스 라인을 공유하는지 여부를 결정하도록 구성될 수 있다. 메모리 컨트롤러가 선택된 메모리 셀들(405)이 공통 액세스 라인을 공유한다고 결정하면, 메모리 컨트롤러는 선택된 메모리 셀들(405) 중 하나에 대한 액세스 동작을 취소할 수 있다. 이런 경우들에서, 단일 액세스 동작 기간 동안 수행된 액세스 동작은 단일 메모리 셀에만 액세스하는 데 사용될 수 있다.
일부 경우들에서, 메모리 셀들의 임의의 조합이 동시에 액세스될 수 있다. 이런 경우들에서, 메모리 컨트롤러는 호스트 장치로부터 수신된 명령들에 기초하여 단일 액세스 동작 기간 동안 액세스될 메모리 셀들을 동적으로 선택하도록 구성될 수 있다. 호스트 장치로부터 수신된 판독 명령 또는 기입 명령을 수행하기 위한 레이턴시를 감소시키기 위해, 메모리 장치는 동일한 메모리 타일(400)에서 동시에 둘 이상의 메모리 셀들(405)에 액세스할 수 있다. 일부 경우들에서, 이러한 동시 액세싱은 메모리 장치가 명령을 수신한 후 호스트 장치에 대한 판독 명령 또는 기입 명령을 실행하는 데 걸리는 총 시간을 줄일 수 있다.
동일한 유형의 액세스 동작(예를 들어, 두 번의 판독 동작들 또는 두 번의 기입 동작들)을 사용하여 메모리 타일(400)의 두 개의 메모리 셀들에 동시에 액세스하는 것과 관련하여 설명된 원리들은 또한 보다 일반적으로 임의의 액세스 동작들의 조합에 적용된다. 예를 들어, 메모리 컨트롤러는 제1 메모리 셀에 기입하고 도 4에 설명된 유사한 원리들을 사용하여 동시에 동일한 타일 상의 제2 메모리 셀로부터 판독하도록 구성될 수 있다.
도 5는 본 개시의 다양한 예에 따라 다수의 메모리 셀들에 동시에 액세스하기 위한 시스템들 및 기술들을 지원하는 메모리 타일의 선택되지 않은 메모리 셀에서 보이는 액세스 펄스들의 다이어그램들(500)의 예들을 예시한다. 일부 상황들에서, 메모리 컨트롤러는 선택되지 않은 메모리 셀들을 방해하는 두 개의 액세스 펄스들을 사용하여 메모리 타일의 두 개의 메모리 셀들에 액세스하기를 원할 수 있다. 단일 액세스 동작 기간 동안 두 개의 선택된 메모리 셀들에 여전히 액세스하는 동안 선택되지 않은 메모리 셀들을 방해하는 것을 방지하기 위해, 메모리 컨트롤러는 액세스 펄스들 중 하나를 지연시킬 수 있다.
다이어그램들(500)의 특징들은 도 4를 참조하여 설명된 메모리 타일(400)에서 구현될 수 있다. 다이어그램들(500)을 참조하여 설명된 액세스 펄스들은 두 개의 판독 펄스들 또는 두 개의 프로그래밍 펄스들의 예들일 수 있다.
다이어그램(500-a)은 액세스 동작 동안 메모리 타일의 선택되지 않은 메모리 셀(예를 들어, 메모리 타일(400)의 선택되지 않은 메모리 셀(410))에 의해 보이는 전압들(505-a, 510-a)을 예시한다. 다이어그램(500-a)에서, 전압들(505-a, 510-a)은 선택되지 않은 메모리 셀이 방해받는 것을 방지하기 위해 서로 "파괴적으로" 간섭할 수 있다. 예를 들어, 제1 전압(505-a)은 제1 극성 및 제1 크기(예를 들어, +Va/2)를 가질 수 있으며, 전압(510)은 동일한 극성 및 일부 경우들에서는 동일한 크기(예를 들어, +Va/2)를 가질 수 있다. 이들 두 개의 전압들(505-a, 510-a)의 조합은 선택되지 않은 메모리 셀의 방해 임계치(예를 들어, 프로그래밍 임계치 또는 판독 임계치 또는 일부 기타 임계치)을 충족하지 못하는 전압 차이(515)를 초래할 수 있다. 일부 경우들에서, 두 전압들(505-a, 510-a)의 크기들 및/또는 극성들은 다를 수 있지만, 결과적인 전압 차이는 여전히 방해 임계치를 충족하지 못할 수 있다.
다이어그램(500-b)은 액세스 동작 동안 메모리 타일의 선택되지 않은 메모리 셀(예를 들어, 메모리 타일(400)의 선택되지 않은 메모리 셀(410))에 의해 보이는 전압들(505-b, 510-b)을 예시한다. 다이어그램(500-b)에서, 전압들(505-b, 510-b)은 서로 "건설적으로" 간섭하여 선택되지 않은 메모리 셀이 액세스 동작(예를 들어, 판독 동작 또는 기입 동작) 동안 방해받도록 할 수 있다. 예를 들어, 제1 전압(505-b)은 제1 극성 및 제1 크기(예를 들어, +Va/2)를 가질 수 있으며, 전압(510-b)은 다른 극성 및 일부 경우들에서는 동일한 크기(예를 들어, -Va/2)를 가질 수 있다. 이들 두 개의 전압들(505-b, 510-b)의 조합은 선택되지 않은 메모리 셀의 방해 임계치(예를 들어, 프로그래밍 임계치 또는 판독 임계치 또는 일부 기타 임계치)을 충족하는 전압 차이(520)를 초래할 수 있다. 일부 경우들에서, 두 전압들(505, 510)의 크기들 및/또는 극성들은 다를 수 있지만, 결과적인 전압 차이는 여전히 방해 임계치를 충족할 수 있다.
메모리 컨트롤러는 메모리 타일의 두 개의 선택된 메모리 셀들에 대한 두 개의 액세스 펄스들(예를 들어, 판독-판독 펄스들, 프로그래밍-프로그래밍 펄스들 또는 프로그래밍-판독 펄스들)이 하나 이상의 선택되지 않은 메모리 셀들을 방해할 수 있는 시기를 식별할 수 있다. 메모리 컨트롤러는 다양한 수단을 사용하여 이 상태를 식별할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 액세스 펄스들의 전압들을 금지된 전압 조합들의 미리 정의된 리스트와 비교할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 메모리 셀 위치들, 크기 및/또는 액세스 펄스들의 극성들을 금지된 조합의 미리 정의된 리스트와 비교할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 선택되지 않은 메모리 셀이 방해받을 수 있는지를 식별하기 위해 각 메모리 셀에 대한 상호 작용을 동적으로 결정할 수 있다.
메모리 컨트롤러는 선택되지 않은 메모리 셀이 방해받을 수 있는 가능성에 기초하여 메모리 타일의 선택된 메모리 셀들 중 하나에 대한 액세스 펄스들 중 하나를 지연시키도록 구성될 수 있다. 다이어그램(500-c)은 메모리 컨트롤러가 제1 전압(505-c) 이후 언젠가 발생하도록 제2 전압(510-c)을 지연시키는 예를 예시한다. 다이어그램(500-d)은 메모리 컨트롤러가 제2 전압(510-d) 이후 언젠가 발생하도록 제1 전압(505-d)을 지연시키는 예를 예시한다. 이러한 방식으로 액세스 펄스들을 엇갈리게 함으로써, 메모리 컨트롤러는 선택되지 않은 메모리 셀 양단에 보이는 전압 차이(520)가 방해 임계치를 충족하는 것을 방지하도록 구성될 수 있다.
일부 경우들에서, 지연된 펄스는 초기 펄스가 완료된 후에 발생할 수 있다. 일부 경우들에서, 초기 펄스 및 지연된 펄스는 적어도 부분적으로 오버랩될 수 있다. 메모리 컨트롤러는 메모리 셀 위치, 펄스들의 극성, 펄스들의 크기, 펄스들의 모양 또는 이들의 조합에 기초하여 어떤 펄스가 지연되는지 선택할 수 있다. 예를 들어, 그들 각각의 크기들 및/또는 모양들에 기초하여, 제1 유형의 펄스들의 중첩은 제2 유형의 펄스들의 중첩보다 선택되지 않은 메모리 셀의 방해를 야기할 가능성이 적을 수 있다.
일부 경우들에서, 프로그래밍 동작은 사전 판독 동작이 수반될 수 있다. 이런 경우들에서, 두 개의 셀들이 동시에 프로그래밍되는 경우, 프로그래밍 동작 및 사전 판독 동작의 일부만 지연될 수 있다. 예를 들어, 사전 판독 동작이 현재 발생할 수 있지만, 프로그래밍 펄스들 중 하나가 지연될 수 있다.
도 6은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 타일(600)의 일 예를 예시한다. 구체적으로, 도 6은 동일한 액세스 동작 기간 동안 상이한 유형의 액세스 동작들(예를 들어, 판독 동작 및 기입 동작)을 사용하여 동시에 액세스되는 메모리 타일(600) 상의 두 개의 메모리 셀들을 예시한다. 예를 들어, 제1 선택된 메모리 셀(605-a)은 액세스 동작 기간 동안 프로그래밍될 수 있고, 제2 선택된 메모리 셀(605-b)은 액세스 동작 기간 동안 판독될 수 있으며, 또는 그 반대도 가능하다.
메모리 타일(600)은 복수의 메모리 셀들(605, 610), 복수의 워드 라인들(110-g) 및 복수의 디지트 라인들(115-g)을 포함한다. 메모리 타일(600)은 제1 극성을 갖는 프로그래밍 펄스를 사용하여 제1 선택된 메모리 셀(605-a)이 프로그래밍되는 방식과 제1 극성과 다른 제 2 극성을 갖는 판독 펄스를 사용하여 제2 선택된 메모리 셀(605-b)이 판독되는 방식을 예시하는 것으로, 여기서, 선택된 메모리 셀들(605)은 동시에 액세스된다. 메모리 타일(600)은 두 개의 상이한 유형의 펄스들이 동시에 사용되는 원리들을 예시한다. 메모리 타일(600)은 또한 복수의 선택되지 않은 메모리 셀들(610)을 포함할 수 있다. 메모리 타일(600)은 도 1 내지도 4를 참조하여 설명된 메모리 타일들(100, 400)의 일 예일 수 있다. 메모리 셀들(605, 610)은 도 1 내지 4를 참조하여 설명된 메모리 셀들(105, 405, 410)의 예들일 수 있다.
메모리 타일(600)과 관련된 메모리 컨트롤러(도시되지 않음)는 메모리 타일(400)에 대한 메모리 컨트롤러와 유사하게 동작할 수 있다. 예를 들어, 메모리 컨트롤러는 액세스될 메모리 셀들(예를 들어, 선택된 메모리 셀들(605))을 선택할 수 있고, 선택된 메모리 셀들(605)에 인가될 펄스들의 특성들(예를 들어, 크기, 극성 또는 모양)을 선택할 수 있으며, 식별된 펄스들에 기초한 액세스 라인들에 인가한 전압들을 결정할 수 있고, 선택되지 않은 메모리 셀들(610)이 방해받지 않도록 보장하는 동작들을 수행할 수 있으며, 다른 동작들 및 기능들 또는 이들의 조합을 수행할 수 있다.
동일한 액세스 기간 동안 동일한 메모리 타일에서 서로 다른 액세스 동작들이 수행될 때, 서로 다른 유형의 펄스들 사이의 차이들은 선택되지 않은 메모리 셀들(610)에 방해들을 방해 일으킬 수 있다. 예를 들어, 프로그래밍 펄스는 판독 펄스의 하나 이상의 특성들과 다른 하나 이상의 특성들을 가질 수 있다. 일부 경우들에서, 프로그래밍 펄스의 크기는 판독 펄스의 크기보다 클 수 있다. 또한, 프로그래밍 펄스와 판독 펄스의 모양들의 차이들은 기입 동작과 판독 동작 둘 다 동일한 메모리 타일(600)의 다른 메모리 셀들 상에서 수행되는 액세스 동작 기간의 적어도 일부 동안 선택되지 않은 메모리 셀(610)을 방해할 가능성을 증가시킬 수 있다.
메모리 컨트롤러는 선택되지 않은 메모리 셀(610)을 방해할 가능성을 감소시키는 방식으로 펄스들의 특성을 선택하고 펄스들을 액세스 라인들에 대한 전압들로 분할하도록 구성될 수 있다. 다이어그램들(700 및 800)은 메모리 타일의 프로그래밍 펄스들과 판독 펄스들 사이의 상호 작용과 관련된 문제들 및 솔루션들을 예시한다.
도 7은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들에 동시에 액세스하기 위한 시스템들 및 기술들을 지원하는 메모리 타일의 선택되지 않은 메모리 셀에서 보이는 액세스 펄스들의 다이어그램(700)의 일 예를 예시한다. 일부 상황들에서, 메모리 컨트롤러는 동일한 메모리 타일의 제2 메모리 셀을 판독하는 동시에 메모리 타일의 제1 메모리 셀에 액세스하여 프로그래밍하기를 원할 수 있다. 일부 경우들에서, 두 동작들을 동시에 수행하는 것은 메모리 타일의 선택되지 않은 메모리 셀을 방해할 수 있다. 단일 액세스 동작 기간 동안 두 개의 선택된 메모리 셀들에 여전히 액세스하는 동안 선택되지 않은 메모리 셀들을 방해하는 것을 방지하기 위해, 메모리 컨트롤러는 다양한 완화 동작들을 수행할 수 있다.
다이어그램들(700)의 특징들은 도 6을 참조하여 설명된 메모리 타일(600)에서 구현될 수 있다. 다이어그램(700)을 참조하여 설명된 액세스 펄스들은 판독 펄스 및 프로그래밍 펄스의 예들일 수 있다.
다이어그램(700)은 복수의 액세스 동작 기간(715) 동안 액세스 라인들에 인가되는 선택되지 않은 메모리 셀(예를 들어, 선택되지 않은 메모리 셀(610))에 의해 보이는 복수의 전압들(705, 710)을 예시한다. 전압들(705, 710)은 프로그래밍 펄스 및 판독 펄스의 일부들일 수 있다. 예를 들어, 제1 액세스 동작 기간(715-a) 동안, 제1 프로그래밍 전압(705-a)이 메모리 타일의 선택되지 않은 메모리 셀과 결합된 제1 액세스 라인(예를 들어, 워드 라인(110-g) 또는 디지트 라인(115-g))에 인가될 수 있으며, 제1 판독 전압(710-a)은 메모리 타일의 선택되지 않은 메모리 셀과 결합된 제2 액세스 라인(예를 들어, 워드 라인(110-g) 또는 디지트 라인(115-g))에 인가될 수 있다. 제1 판독 전압(710-a)은 제1 액세스 동작 기간(715-a) 동안 제1 프로그래밍 전압(705-a)과 동시에 인가될 수 있다.
제1 액세스 동작 기간(715-a) 동안, 선택되지 않은 메모리 셀에 의해 보이는 전압 차이(720)는 선택되지 않은 메모리 셀의 방해 임계치(예를 들어, 프로그래밍 임계치, 판독 임계치 또는 다른 임계치)를 충족하지 못할 수 있다. 사실상, 제1 프로그래밍 전압(705-a)과 제1 판독 전압(710-a)은 서로 "파괴적으로" 간섭할 수 있으며, 선택되지 않은 메모리 셀이 방해되는 것을 방지할 수 있다.
대조적인 예에서, 제3 액세스 동작 기간(715-c) 동안, 선택되지 않은 메모리 셀에 의해 보이는 전압 차이(725)는 선택되지 않은 메모리 셀의 방해 임계치(예를 들어, 프로그래밍 임계치, 판독 임계치 또는 기타 임계치)를 충족할 수 있다. 제3 프로그래밍 전압(705-c)은 방해 임계치를 충족하는 전압 차이(725)를 생성하기 위해 제2 극성(제 1 극성과 다름) 및 제3 판독 전압(710-c)의 제2 크기와 협력하는 제1 극성 및 제1 크기를 가질 수 있다. 사실상, 제3 프로그래밍 전압(705-c)과 제3 판독 전압(710-c)은 서로 "건설적으로" 간섭하여 선택되지 않은 메모리 셀이 방해받도록 할 수 있다.
메모리 컨트롤러는 제3 액세스 동작 기간(715-c)에 예시된 것과 같은 시나리오들에서 선택되지 않은 메모리 셀이 방해받는 것을 방지하기 위해 하나 이상의 완화 동작들을 수행할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 선택되지 않은 메모리 셀이 방해받을 수 있는 액세스 동작 기간 동안 프로그래밍 동작 또는 판독 동작을 취소할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 프로그래밍 펄스를 선택되지 않은 메모리 셀들의 방해 가능성을 감소시키거나 방지할 전압들로 분할할 수 있다. 프로그래밍 펄스와 판독 펄스가 서로 다른 크기들 및/또는 모양들을 가질 수 있기 때문에, 메모리 컨트롤러는 선택되지 않은 메모리 셀의 방해의 위험이 완화되는 방식으로 이러한 두 펄스들의 크기들을 분할할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 도 5를 참조하여 설명된 것과 유사한 전압들 중 하나를 지연시킬 수 있다.
일부 경우들에서, 메모리 컨트롤러는 펄스들을 동일하지 않은 파티션들로 분할할 수 있다(예를 들어, 50/50 분할이 아님). 일부 경우들에서, 각 펄스 및/또는 전압은 특정 모양을 가질 수 있다. 예를 들어, 제3 프로그래밍 전압(705-c)은 계단 모양 또는 램프 모양을 가질 수 있으며, 제3 판독 전압(710-c)은 계단 모양 또는 램프 모양을 가질 수 있다. 이러한 예들에서, 메모리 컨트롤러는 선택되지 않은 메모리 셀에서 보이는 전압 차이가 방해 임계치를 충족하지 않도록 램프 또는 단계가 일치하도록 할 수 있다. 예를 들어, 제3 프로그래밍 전압(705-c)은 제3 액세스 동작 기간(715-c) 동안 증가하는 램프 모양일 수 있으며, 제3 판독 전압(710-c)은 감소하는 램프 모양일 수 있다.
일부 경우들에서, 메모리 컨트롤러는 선택되지 않은 메모리 셀들에 대한 방해를 완화하기 위해 프로그래밍 펄스, 판독 펄스, 및/또는 이러한 펄스들로부터 발생하는 분할된 전압들의 극성들을 선택할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 선택되지 않은 메모리 셀에 인가된 두 전압들의 극성들이 서로 다른 극성들(예를 들어, 하나의 음과 하나의 양)이 되도록 할 수 있다.
도 8은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들에 동시에 액세스하기 위한 시스템들 및 기술들을 지원하는 메모리 타일의 선택되지 않은 메모리 셀에서 보이는 액세스 펄스들의 다이어그램(800)의 일 예를 예시한다. 다이어그램은 제1 선택된 메모리 셀이 동일한 메모리 타일에서 판독되는 제2 선택된 메모리 셀과 동시에 프로그래밍될 때 선택되지 않은 메모리 셀들에 대한 방해를 완화하기 위한 메모리 컨트롤러에 의한 프로세스를 예시한다. 다이어그램(800)의 특징들은 도 6을 참조하여 설명된 메모리 타일(600)에서 구현될 수 있다. 다이어그램(800)을 참조하여 설명된 액세스 펄스들은 판독 펄스 및 프로그래밍 펄스의 예들일 수 있다
다이어그램은 메모리 컨트롤러가 프로그래밍 펄스의 극성을 기반으로 메모리 타일의 액세스 라인들에 인가되는 판독 펄스의 극성(및 확장에 의해 판독 전압들)을 선택하는 일 예를 예시한다. 프로그래밍 펄스의 극성에 기초하여 판독 펄스의 극성을 선택함으로써, 메모리 컨트롤러는 메모리 타일의 선택되지 않은 메모리 셀들에 대한 방해 가능성을 완화할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 판독 펄스의 극성에 기초하여 프로그래밍 펄스의 극성을 선택할 수 있다.
메모리 컨트롤러는 선택된 메모리 셀에 대한 프로그래밍 펄스의 극성을 식별할 수 있다. 메모리 컨트롤러는 선택된 메모리 셀의 현재 상태(예를 들어, 선택된 메모리 셀의 현재 이온 분포)에 기초하여 이 식별을 할 수 있다. 그런 다음, 메모리 컨트롤러는 메모리 타일의 선택되지 않은 메모리 셀이 메모리 타일 상의 두 메모리 셀들의 동시 기입 및 판독에 의해 방해받을 가능성을 최소화하기 위해 프로그래밍 펄스의 극성과 반대되는 판독 펄스의 극성을 선택할 수 있다.
예를 들어, 다이어그램(800)은 복수의 액세스 동작 기간(815) 동안 액세스 라인들에 인가되는 선택되지 않은 메모리 셀(예를 들어, 선택되지 않은 메모리 셀(610))에 의해 보이는 복수의 전압들(805, 810)을 예시한다. 전압들(805, 810)은 프로그래밍 펄스 및 판독 펄스의 일부들일 수 있다. 각각의 액세스 동작 기간(815) 동안, 메모리 컨트롤러는 메모리 타일의 선택되지 않은 메모리 셀과 결합된 제1 액세스 라인(예를 들어, 워드 라인(110-g) 또는 디지트 라인(115-g))에 인가된 프로그래밍 전압(805)의 극성을 식별할 수 있다. 메모리 컨트롤러는 또한 식별된 프로그래밍 펄스의 극성에 기초하여 판독 전암(810)의 극성을 선택할 수 있다.
예를 들어, 메모리 컨트롤러는 제1 액세스 동작 기간(815-a) 동안 제1 프로그래밍 전압(805-a)이 양극을 가지고 있음을 식별할 수 있다. 메모리 컨트롤러는 양극을 갖는 프로그래밍 펄스에 기초하여 음극을 갖도록 제1 판독 전압(810-a)을 선택할 수 있다. 실제로, 메모리 컨트롤러는 선택된 메모리 셀에 새로운 데이터를 프로그래밍하는데 사용되는 프로그래밍 펄스의 극성에 기초하여 판독 펄스의 극성을 토글할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 판독 펄스의 극성에 기초하여 프로그래밍 펄스의 극성을 토글하도록 구성될 수 있다.
도 9는 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 회로(900)의 일 예를 예시한다. 회로(900)는 액세스 동작 동안 프로그래밍 펄스들 및/또는 판독 펄스들의 극성을 동적으로 수정하는 데 사용되는 컴포넌트들을 예시한다.
회로(900)는 메모리 셀(905), 워드 라인(110-h) 및 디지트 라인(115-h)을 포함할 수 있다. 양극 전압 소스(910) 및 음극 전압 소스(915)는 액세스 라인들(예를 들어, 워드 라인(110-h) 또는 디지트 라인(115-h))에 선택적으로 결합될 수 있다. 스위칭 컴포넌트(920)는 다양한 전압 소스들(910, 915) 중 하나 이상을 각각의 액세스 라인에 선택적으로 결합하도록 구성될 수 있다. 메모리 셀(905)은 도 1 내지 8을 참조하여 설명된 메모리 셀들(105, 405, 605)의 일 예일 수 있다.
전압 소스들(910, 915)은 각각의 액세스 라인들을 전압 소스와 관련된 전압 크기들로 바이어스하도록 구성될 수 있다. 일부 경우들에서, 각 전압 소스(910, 915)는 복수의 전압 크기들을 출력하도록 구성된다. 예를 들어, 양극 전압 소스(910)는 프로그래밍 펄스와 관련된 제1 전압 크기, 판독 펄스와 관련된 제2 전압 크기, 및/또는 상이한 형상 펄스들과 관련된 복수의 전압 크기들을 출력하도록 구성될 수 있다. 일부 경우들에서, 각 전압 소스(910, 915)는 단일 극성을 갖는 단일 전압 크기를 출력하도록 구성된다. 이러한 경우들에서, 액세스 라인들(예를 들어, 워드 라인(110-h) 및 디지트 라인(115-h))은 스위칭 컴포넌트(920)를 사용하여 둘 이상의 전압 소스들(910, 915)과 선택적으로 결합될 수 있다.
예를 들어, 워드 라인(110-h)은 프로그래밍 펄스에 대한 양극 전압 소스, 판독 펄스에 대한 양극 전압 소스, 프로그래밍 펄스에 대한 음극 전압 소스, 판독 펄스에 대한 음극 전압 소스 또는 이들의 조합에 결합되도록 구성될 수 있다. 일부 경우들에서, 단일 전압 소스는 메모리 셀(905)에 액세스하는 데 사용되는 모든 펄스들(예를 들어, 크기들, 극성들 및 모양들)을 생성하도록 구성될 수 있다. 이러한 경우들에서, 회로(900)는 스위칭 컴포넌트(920)를 포함하지 않을 수 있다. 메모리 컨트롤러는 또한 액세스 동작 동안 액세스 라인들로부터 전압 소스들(910, 915)을 분리/결합 해제하도록 구성될 수 있다.
스위칭 컴포넌트들(920)은 전압 소스들(910, 915)과 그들 각각의 액세스 라인들 사이에 위치되는 하나 이상의 트랜지스터들일 수 있다. 메모리 컨트롤러는 트랜지스터들의 게이트 전압들을 제어함으로써 다양한 전압 소스들(910, 915)을 선택하도록 구성될 수 있다. 일부 경우들에서, 스위칭 컴포넌트들(920)은 하나의 전압 소스를 위한 p형 트랜지스터 및 다른 전압 소스를 위한 n형 트랜지스터를 포함할 수 있다. 이러한 경우들에서, 트랜지스터들의 게이트들은 한 번에 하나의 전압 소스만 액세스 라인에 결합되도록 연결될 수 있다. 일부 경우들에서, 두 트랜지스터들 둘 다 동일한 유형일 수 있으며, 게이트들은 함께 묶일 수 있지만, 게이트들 중 하나는 인버터를 포함할 수도 있다. 일부 경우들에서, 스위칭 컴포넌트들(920)은 상이한 컴포넌트들 사이를 토글하도록 구성될 수 있다. 예를 들어, 스위칭 컴포넌트(920)는 양극 전압 소스(910) 또는 음극 전압 소스(915) 중 하나와 액세스를 결합할 수 있다.
회로(900)는 또한 스위칭 컴포넌트(935)를 사용하여 디지트 라인(115-h)과 선택적으로 결합된 제1 감지 컴포넌트(925) 및 제2 감지 컴포넌트(930)를 포함할 수 있다(때때로 감지 컴포넌트들은 감지 증폭기들로도 지칭됨). 제1 감지 컴포넌트(925)는 액세스 동작 동안 양극 판독 펄스가 사용될 때 메모리 셀(905)의 상태를 감지하도록 구성될 수 있다. 제2 감지 컴포넌트(930)는 액세스 동작 동안 음극 판독 펄스가 사용될 때 메모리 셀(905)의 상태를 감지하도록 구성될 수 있다.
메모리 컨트롤러는 메모리 셀(905)에 인가되는 판독 펄스의 극성에 기초하여 디지트 라인(115-h)을 감지 컴포넌트들(925, 930) 중 하나에 선택적으로 결합하도록 구성될 수 있다. 메모리 컨트롤러는 또한 액세스 동작 동안 감지 컴포넌트들(925, 930) 중 하나로부터 디지트 라인을 분리/결합 해제하도록 구성될 수 있다. 일부 경우들에서, 단일 감지 검포넌트는 양극 및 음극 판독 펄스들 둘 다를 사용하여 감지하도록 구성될 수 있다. 이러한 경우들에서, 회로(900)는 스위칭 컴포넌트(935)를 포함하지 않을 수 있다. 감지 컴포넌트들은 도 1을 참조하여 설명된 감지 컴포넌트(125)의 예들일 수 있다.
스위칭 컴포넌트(935)는 감지 컴포넌트들(925, 930)과 그 디지트 액세스 라인들(115-h) 사이에 위치된 하나 이상의 트랜지스터들일 수 있다. 메모리 컨트롤러는 트랜지스터들의 게이트 전압들을 제어함으로써 다양한 감지 컴포넌트들(925, 930)을 선택하도록 구성될 수 있다.
일부 경우들에서, 스위칭 컴포넌트들(935)은 감지 컴포넌트를 위한 p형 트랜지스터 및 다른 감지 컴포넌트를 위한 n형 트랜지스터를 포함할 수 있다. 이러한 경우들에서, 트랜지스터들의 게이트들은 한 번에 하나의 감지 컴포넌트만 액세스 라인에 결합되도록 연결될 수 있다. 일부 경우들에서, 두 트랜지스터들 둘 다 동일한 유형일 수 있으며, 게이트들은 함께 묶일 수 있지만, 게이트들 중 하나는 인버터를 포함할 수도 있다. 일부 경우들에서, 스위칭 컴포넌트들(935)은 상이한 컴포넌트들 사이를 토글하도록 구성될 수 있다. 예를 들어, 스위칭 컴포넌트(935)는 감지 컴포넌트들(925, 930) 중 어느 하나와 액세스를 결합할 수 있다.
일 실시예에서, 메모리 장치는 메모리 셀(905), 메모리 셀(905)과 결합된 디지트 라인(115-h), 디지트 라인(115-h)과 결합된 제1 감지 컴포넌트(925)를 포함할 수 있고, 제1 감지 컴포넌트(925)는 제1 극성을 갖는 제1 판독 펄스 및 디지트 라인(115-h)과 결합된 제2 감지 컴포넌트(930)에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 식별하도록 구성될 수 있으며, 제2 감지 컴포넌트(930)는 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 식별하도록 구성될 수 있다.
상기 설명된 메모리 장치의 일부 예들에서, 디지트 라인(115-h)과 결합된 제1 전압 소스(910)로서, 제1 전압 소스(910)는 제1 극성을 갖는 제1 판독 펄스의 적어도 일부를 공급하도록 구성된다. 상기에 설명된 장치 또는 시스템의 일부 예들에서, 디지트 라인(115-h)과 결합된 제2 전압 소스(915)로서, 제2 전압 소스(915)는 제2 극성을 갖는 제2 판독 펄스의 적어도 일부를 공급하도록 구성된다.
상기 설명된 메모리 장치의 일부 예들에서, 스위칭 컴포넌트(920)는 액세스 동작 동안 디지트 라인(115-h)을 제1 전압 소스(910) 또는 제2 전압 소스(915)와 선택적으로 결합하도록 구성된다.
상기 설명된 메모리 장치의 일부 예들에서, 스위칭 컴포넌트(935)는 판독 동작 동안 메모리 셀(905)에 인가된 판독 펄스의 유형에 적어도 부분적으로 기초하여 선택적으로 제1 감지 컴포넌트(925) 또는 제2 감지 컴포넌트(930)로부터의 신호를 출력하도록 구성된다.
상기 설명된 메모리 장치의 일부 예들에서, 메모리 셀(905)은 논리 상태를 나타내기 위해 이온의 불균일한 분포를 사용하도록 구성된 칼코게나이드 물질을 포함한다. 상기 설명된 메모리 장치의 일부 예들에서, 메모리 셀(905)은 자기 선택 메모리 셀일 수 있다.
도 10은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 타일들(1000)의 예들을 예시한다. 메모리 타일(1000)은 정적으로 또는 세미-정적으로 구성된 세미 타일들(1005, 1010)을 포함할 수 있다. 세미 타일들(1005, 1010)은 메모리 타일(1000)의 두 개의 메모리 셀들에 동시에 액세스하는 기술들을 구현하는 데 사용될 수 있다. 메모리 타일(1000)은 도 1, 4 및 6을 참조하여 설명된 메모리 타일들(100, 400, 600)의 일 예일 수 있다.
복수의 자기 선택 메모리 셀들을 포함하는 메모리 타일들은 거의 임의의 메모리 셀 쌍을 동시에 액세스하도록 구성될 수 있다. 그러나, 다양한 조합들의 펄스들을 사용하여 다양한 조합들의 메모리 셀들에 동적으로 액세스하는 것은 메모리 컨트롤러의 처리 부하를 증가시킬수 있다. 동일한 메모리 타일 내의 두 메모리 셀들에 대한 동시 액세스 동작들을 수행하는 데 필요한 처리를 줄이기 위해, 메모리 타일(1000)은 제1 세미 타일(1005) 및 제2 세미 타일(1010)을 포함할 수 있다.
제1 세미 타일(1005)은 양극 판독 펄스를 이용하여 판독되도록 구성된 복수의 메모리 셀들(1015)을 포함할 수 있다. 제2 세미 타일(1010)은 음극 판독 펄스를 이용하여 판독하도록 구성된 복수의 메모리 셀들(1020)을 포함할 수 있다. 메모리 타일은 복수의 워드 라인들(110-i) 및 복수의 디지트 라인들(115-i)을 포함할 수 있다. 이러한 구성은 주어진 세미 타일에 대해 매번 동일한 판독 펄스가 사용되기 때문에 판독 동작을 수행하는 데 필요한 처리를 줄일 수 있다. 추가로, 이러한 구성은 메모리 타일(1000)을 동작시키는 데 필요한 컴포넌트들의 양을 감소시킬 수 있다(예를 들어, 감지 컴포넌트들, 스위칭 컴포넌트들, 전압 소스들 또는 이들의 조합의 수를 감소시킬 수 있음).
메모리 타일(1000)은 임의의 방식으로 서로 다른 세미 타일들로 분할될 수 있다. 일부 경우들에서, 메모리 타일(1000-a)은 워드 라인들(110-i)에 의해 그룹화된 세미 타일들을 포함할 수 있다. 제1 세미 타일(1005-a)이 제1 워드 라인 세트(110-i)과 전자 통신하는 메모리 셀들(1015-a)을 포함하고, 제2 세미 타일(1010-a)이 제1 세트와 다른 제2 워드 라인 세트(110-i)와 전자 통신하는 메모리 셀들(1020-a)을 포함하는 경우. 일부 경우들에서, 메모리 타일(1000-b)은 디지트 라인들(115-i)에 의해 그룹화된 세미 타일들을 포함할 수 있다. 제1 세미 타일(1005-b)이 제1 디지트 라인 세트(115-i)와 전자 통신하는 메모리 셀들(1015-b)을 포함하고, 제2 세미 타일(1010-b)이 제1 세트와 다른 제2 디지트 라인 세트(115-i)와 전자 통신하는 메모리 셀들(1020-b)을 포함하는 경우.
메모리 타일(1000)의 메모리 셀들(1015, 1020)이 특정 극성의 판독 펄스에 의해 판독되도록 구성되더라도, 메모리 셀의 모든 메모리 셀(1015, 1020)은 양극 프로그래밍 펄스와 음극 프로그래밍 펄스들에 의해 프로그래밍되도록 구성될 수 있다. 이러한 성능은 임의의 주어진 메모리 셀에서 이온들의 분포를 변경하는 데 필요할 수 있다.
제1 메모리 셀의 판독 동작 및 제2 메모리 셀의 판독 동작을 포함하는 액세스 동작 기간은 도 4 및 5를 참조하여 설명된 바와 같이 수행될 수 있다. 메모리 컨트롤러는 단일 액세스 동작 기간 동안 판독될 제1 세미 타일(1005)의 메모리 셀(1015)과 제2 세미 타일(1010)의 메모리 셀(1020)을 선택할 수 있다. 세미 타일 구성에서, 세미 타일들이 구성되는 방식으로 인해 동일한 액세스 라인에 결합되는 두 개의 메모리 셀들을 판독하는 것이 가능하지 않을 수 있다.
예를 들어, 메모리 타일(1000-a)에서, 제1 세미 타일(1005-a)에 대한 워드 라인(110-i)은 판독 동작 동안 음극 전압을 갖도록 구성될 수 있으며, 제2 세미 타일(1010-a)에 대한 워드 라인(110-i)은 판독 동작 동안 음극 전압을 갖도록 구성될 수 있다. 메모리 셀을 판독하기 위해, 이는 각 세미 타일(1005-a, 1010-a)에 대한 해당 디지트 라인(115-i)이 연관된 워드 라인(110-i)과 반대 극성을 갖는 전압으로 바이어스될 수 있음을 의미한다. 단일 디지트 라인(115-i)은 양극 전압과 음극 전압 둘 다로 동시에 바이어스될 수 없기 때문에, 세미 타일 구성들의 두 메모리 셀들이 동일한 액세스 동작 기간 동안 판독될 경우, 이들은 공통 디지트 라인(115-i) 또는 공통 워드 라인(110-i)을 공유할 수 없다. 일부 경우들에서, 메모리 타일(1000)의 임의의 두 개의 메모리 셀들은 두 개의 메모리 셀이 공통 액세스 라인(공통 워드 라인 또는 공통 디지트 라인)을 공유하지 않는 한 동시에 판독될 수 있다.
메모리 타일(1000)의 세미 타일 구성들에서, 판독 펄스들의 극성은 각 세미 타일에 대해 정적으로 구성된다. 예를 들어, 제1 세미 타일(1005)의 메모리 셀들(1015)은 양극 판독 펄스를 사용하여 판독될 수 있고, 제2 세미 타일(1010)의 메모리 셀들(1020)은 음극 판독 펄스를 사용하여 판독될 수 있으며, 그 반대의 경우도 가능하다. 판독 펄스들의 이러한 정적 구성으로 인해, 메모리 컨트롤러는 메모리 셀이 어느 세미 타일에 있는지, 메모리 셀의 원하는 논리 상태, 메모리 셀의 현재 상태, 또는 메모리 셀을 판독하는 데 사용될 판독 펄스의 극성, 또는 이들의 조합을 기반으로 프로그래밍 펄스의 극성을 선택하도록 구성될 수 있다.
예를 들어, 메모리 셀들(1015)이 양극 판독 펄스를 사용하여 판독되는 제1 세미 타일(1005)에서, 양극 프로그래밍 펄스가 메모리 셀(1015)에 인가되면, 이온들의 제1 분포가 메모리 셀(1015)에서 발생할 수 있으며, 이는 양극 판독 펄스가 논리 '1'로 해석될 수 있다. 마찬가지로, 메모리 셀(1015)에 음극 프로그래밍 펄스가 인가되면, 제1 분포와 다른 이온들의 제2 분포가 메모리 셀(1015)에 발생할 수 있으며, 이는 양극 판독 펄스가 논리 '0'으로 해석될 수 있다.
반대로, 메모리 셀들(1020)이 음극 판독 펄스를 사용하여 판독되는 제2 세미 타일(1010)에서, 양극 프로그래밍 펄스가 메모리 셀(1020)에 인가되면, 이온들의 제1 분포가 메모리 셀(1020)에서 발생할 수 있으며, 이는 음극 판독 펄스가 논리 '0'로 해석될 수 있다. 마찬가지로, 음극 프로그래밍 펄스가 메모리 셀(1020)에 인가되면, 이온들의 제2 분포가 메모리 셀(1020)에 발생할 수 있으며, 이는 음극 판독 펄스는 논리 1'로 해석될 수 있다. 이런 경우들에서, 논리 '1'은 서로 다른 극성 프로그래밍 펄스들을 사용하여 서로 다른 세미 타일들의 메모리 셀들에 기입된다. 예를 들어, 논리 '1'은 양극 프로그래밍 펄스를 사용하여 제1 세미 타일(1005)에 저장되고, 논리 '1'은 음극 프로그래밍 펄스를 사용하여 제2 세미 타일(1010)에 저장된다. 일부 경우들에서, 메모리 컨트롤러는 감지된 논리 상태가 출력되기 전에 이를 반전하도록 구성될 수 있다. 이러한 경우들에서, 논리 '1'은 프로그래밍 펄스의 동일한 극성을 사용하여 두 세미 타일들에 저장될 수 있다.
일부 경우들에서, 메모리 컨트롤러는 기입 동작 동안 프로그래밍 펄스를 적용하지 않을 수 있다. 예를 들어, 메모리 셀에 이미 저장된 로직 '1'이 저장되어 있고 기입 명령이 다음 원하는 논리 상태가 논리 '1'임을 나타내는 경우, 메모리 컨트롤러는 기입 동작 동안 아무 조치도 취하지 않고 원하는 값이 메모리 셀에 기입되었음을 나타낼 수 있다.
메모리 타일(1000)의 세미 타일 구성들에서, 프로그래밍 펄스들, 판독 펄스들, 비트 전환들, 또는 이들의 조합들의 다양한 조합들은 메모리 타일(1000)의 선택되지 않은 메모리 셀들을 방해할 수 있다. 이는 판독 펄스들의 정적 구성이 액세스 동작들의 유연성을 일부 감소시키기 때문에 발생할 수 있다. 메모리 컨트롤러는 세미 타일들(1005, 1010)을 갖는 메모리 타일(1000)에서 동시에 발생할 수 있는 액세스 동작들의 "금지된" 조합을 식별하도록 구성될 수 있다. 액세스 동작들의 금지된 조합들은 메모리 타일(1000)의 선택되지 않은 메모리 셀이 방해 임계치(예를 들어, 프로그래밍 임계치 또는 판독 임계치)를 충족하는 전압 차이를 볼 때 발생할 수 있다.
표 1은 메모리 타일(1000)의 두 개의 메모리 셀들이 동시에 프로그래밍될 때 메모리 타일(1000)의 선택되지 않은 메모리 셀에 걸쳐 발생할 수 있는 전압 차이들 예시한다(예를 들어, 제1 세미 타일(1005)의 제1 메모리 셀(1015)은 제2 세미 타일(1010)의 제2 메모리 셀(1020)을 프로그래밍하는 것과 동시에 프로그래밍됨). 표 1은 어떤 프로그래밍 비트 전환들이 방해 임계치를 충족하는 전압 차이를 나타내는 메모리 타일(1000)의 선택되지 않은 메모리 셀을 초래할 수 있는지를 나타낸다.
Figure pct00001
세미 타일 구성에서, 메모리 컨트롤러는 메모리 타일 내의 선택되지 않은 메모리 셀이 세미 타일 레벨에서 방해받을 수 있는지 여부를 결정하도록 구성될 수 있다. 그러한 구성은 동시 기입 동작들을 수행하기 위한 처리를 감소시켜 전력 소비를 감소시키고, 처리 시간(예를 들어, 레이턴시)을 감소시키거나, 이들의 조합을 감소시킬 수 있다. 일부 예들에서, 메모리 컨트롤러는 동시 액세스 동작 동안 각 세미 타일에 대한 비트 전환을 식별할 수 있으며, 비트 전환들에 기초하여 메모리 타일의 선택되지 않은 메모리 셀이 방해받을 것인지 여부를 결정할 수 있다. 이러한 예들에서, 메모리 컨트롤러는 메모리 셀 단위로 메모리 셀에서 기입 동작들의 조합이 허용되는지 체크할 필요가 없으며, 오히려 세미 타일 단위로 체크할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 메모리에 저장된 룩업 테이블을 사용하여 비트 전환들을 비교할 수 있다.
하나 이상의 선택되지 않은 메모리 셀이 세미 타일을 갖는 동일한 메모리 타일에서 두 개의 기입 동작들을 동시에 수행함으로써 방해받을 수 있다고 결정 시, 메모리 컨트롤러는 하나 이상의 방해 완화 동작들을 수행할 수 있다. 예를 들어, 메모리 컨트롤러는 기입 동작들 중 하나를 취소하고 현재 기간이 아닌 이후의 액세스 동작 기간 동안 이를 수행할 수 있다. 일부 예들에서, 메모리 컨트롤러는 동일한 액세스 동작 기간 내에서 프로그래밍 펄스들 중 하나를 지연시킬 수 있다. 일부 경우들에서, 메모리 컨트롤러는 두 개의 동시 기입 동작들 동안 메모리 셀들에 인가되는 하나 이상의 전압들의 모양을 수정할 수 있다.
표 2는 메모리 타일(1000)의 제1 메모리 셀이 메모리 타일(1000)의 제2 메모리 셀을 판독하는 것과 동시에 프로그래밍될 때 메모리 타일(1000)의 선택되지 않은 메모리 셀에 걸쳐 발생할 수 있는 전압 차이들 예시한다(예를 들어, 제1 세미 타일(1005)의 제1 메모리 셀(1015)은 제2 세미 타일(1010)의 제2 메모리 셀(1020)을 판독하는 것과 동시에 프로그래밍됨). 표 2는 판독 펄스 극성들과 조합하는 어떤 프로그래밍 펄스 극성들이 방해 임계치를 충족하는 전압 차이를 나타내는 메모리 타일(1000)의 선택되지 않은 메모리 셀을 초래할 수 있는지를 나타낸다.
Figure pct00002
표 2에서, 단일 극성의 판독 펄스만 티치 세미 타일과 연관되기 때문에 양극 판독 펄스만 세미 타일(1005)에 대해 표시되고 음극 판독 펄스만 세미 타일(1010)에 표시된다. 일부 경우들에서, 각 세미 타일에 할당된 판독 펄스들의 극성들은 반전될 수 있다.
세미 타일 구성에서, 메모리 컨트롤러는 메모리 타일 내의 선택되지 않은 메모리 셀이 동일한 메모리 타일(1000)에서 판독 동작 및 기입 동작을 동시에 수행함으로써 세미 타일 레벨에서 방해받을 수 있는지 여부를 결정하도록 구성될 수 있다. 이러한 세미 타일 구성은 동시 기입 동작 및 판독 동작을 수행하기 위한 처리를 감소시켜 전력 소비를 감소시키고, 처리 시간(예를 들어, 레이턴시)을 감소시키거나, 이들의 조합을 감소시킬 수 있다. 일부 예들에서, 메모리 컨트롤러는 동시 액세스 동작 동안 각 세미 타일에 대한 펄스 극성들 및/또는 비트 전환을 식별할 수 있으며, 펄스 극성들 및/또는 비트 전환들에 기초하여 메모리 타일의 선택되지 않은 메모리 셀이 방해받을 것인지 여부를 결정할 수 있다.
이러한 예들에서, 메모리 컨트롤러는 메모리 셀 단위로 메모리 셀에서 기입 동작 및 판독 동작의 조합이 허용되는지 체크할 필요가 없으며, 오히려 세미 타일 단위로 체크할 수 있다. 일부 경우들에서, 메모리 컨트롤러는 메모리에 저장된 룩업 테이블을 사용하여 펄스 극성들 및/또는 비트 전환들을 비교할 수 있다.
하나 이상의 선택되지 않은 메모리 셀이 세미 타일을 갖는 동일한 메모리 타일에서 두 개의 기입 동작들을 동시에 수행함으로써 방해받을 수 있다고 결정 시, 메모리 컨트롤러는 하나 이상의 방해 완화 동작들을 수행할 수 있다. 예를 들어, 메모리 컨트롤러는 액세스 동작들(판독 동작 또는 기입 동작) 중 하나를 취소하고 현재 기간이 아닌 이후의 액세스 동작 기간 동안 이를 수행할 수 있다. 일부 예들에서, 메모리 컨트롤러는 동일한 액세스 동작 기간 내에 펄스들 중 하나(판독 펄스 또는 프로그래밍 펄스)를 지연시킬 수 있다. 일부 경우들에서, 메모리 컨트롤러는 두 개의 동시 액세스 동작들 동안 메모리 셀들에 인가되는 하나 이상의 전압들의 모양을 수정할 수 있다.
일 실시예에서, 메모리 장치는 제1 메모리 셀 섹션(예를 들어, 제1 세미 타일(1005)) 및 제2 메모리 셀 섹션(예를 들어, 제2 세미 타일(1010))을 갖는 메모리 타일(1000)을 포함할 수 있으며, 여기서 제1 섹션의 메모리 셀들(1015)은 제1 극성을 갖는 제1 판독 펄스의 인가에 응답하여 판독되도록 구성되고, 제2 섹션의 메모리 셀들(1020)은 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스의 인가에 응답하여 판독되도록 구성되며, 제1 감지 컴포넌트(예를 들어, 감지 컴포넌트(1120 또는 1155))는 메모리 타일(1000)의 제1 메모리 셀 섹션과 결합되고 제1 극성을 갖는 제1 판독 펄스에 적어도 부분적으로 기초하여 제1 메모리 셀 섹션의 하나의 메모리 셀의 논리 상태를 식별하도록 구성되고, 제2 감지 컴포넌트(예를 들어, 감지 컴포넌트(1120 또는 1155))는 메모리 타일의 제2 메모리 셀 섹션과 결합되고 제2 극성을 갖는 제2 판독 펄스에 적어도 부분적으로 기초하여 제2 메모리 셀 섹션의 하나의 메모리 셀의 논리 상태를 식별하도록 구성된다.
상기에 설명된 메모리 장치의 일부 예들에서, 제1 부분의 디지트 라인들(115)과 결합된 제1 전압 소스(예를 들어, 전압 소스들(910, 915))로서, 제1 전압 소스들(예를 들어, 전압 소스들(910, 915))은 제1 극성을 갖는 제1 판독 펄스의 적어도 일부를 공급하도록 구성된다. 상기 설명된 장치 또는 시스템의 일부 예들에서, 제2 부분의 디지트 라인들과 결합된 제2 전압 소스(예를 들어, 전압 소스들(910, 915))로서, 제2 전압 소스들(예를 들어, 전압 소스들(910, 915))은 제2 극성을 갖는 제2 판독 펄스의 적어도 일부를 공급하도록 구성된다.
상기 설명된 메모리 장치의 일부 예들에서, 메모리 타일(1000)의 메모리 셀(1015, 1020)은 논리 상태를 나타내기 위해 이온들의 불균일한 분포를 사용하도록 구성된 칼코게나이드 물질로 형성될 수 있다. 상기에 설명된 메모리 장치의 일부 예들에서, 메모리 셀들의 제1 부분에 대한 하나 이상의 트림 파라미터들은 메모리 셀들의 제2 부분에 대한 하나 이상의 트림 파라미터들과 독립적일 수 있다.
상기 설명된 메모리 장치의 일부 예들에서, 제1 감지 컴포넌트(예를 들어, 감지 컴포넌트(1120)) 및 제2 감지 컴포넌트(예를 들어, 감지 컴포넌트(1120))는 메모리 타일(1000)의 풋프린트(예를 들어, 풋프린트(1170)) 아래에 위치될 수 있다. 상기에 설명된 메모리 장치의 일부 예들에서, 메모리 타일(1000)은 하나 이상의 메모리 셀 데크를 포함한다.
도 11은 본 개시의 다양한 예들에 따라 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들을 지원하는 메모리 장치들(1100)의 예들을 예시한다. 메모리 장치들(1100)는 복수의 메모리 타일들을 포함할 수 있다. 메모리 장치들의 각 메모리 타일은 두 개 이상의 세미 타일들로 분할될 수 있다. 메모리 장치들(1100)은 메모리 타일의 적어도 두 개의 메모리 셀들에 대해 동시에 액세스 동작들을 수행하도록 구성된 컴포넌트들을 예시한다.
제1 메모리 장치(1100-a)는 복수의 메모리 타일들(1105)을 포함할 수 있으며, 각 메모리 타일(1105)은 양극 판독 펄스에 의해 판독되도록 구성된 제1 세미 타일(1110) 및 음극 판독 펄스에 의해 판독되도록 구성된 제2 메모리 타일(1115)로 분할된다. 메모리 타일(1105)은 각 세미 타일(1110, 1115)과 결합된 감지 컴포넌트(1120)를 포함할 수 있다. 감지 컴포넌트들(1120)은 해당 세미 타일과 연관된 판독 펄스의 극성에 기초하여 메모리 셀의 논리 상태를 식별하도록 구성될 수 있다.
메모리 타일(1105)에서, 감지 컴포넌트들(1120)은 메모리 셀 어레이의 풋프린트(1135) 외부에 위치될 수 있다. 메모리 타일(1105)은 세미 타일들(1110, 1115) 모두의 메모리 셀들을 어드레싱하도록 구성된 행 디코더(1125) 및 열 디코더(1130)를 포함할 수 있다. 메모리 타일(1105)에서, 행 디코더(1125) 또는 열 디코더(1130) 중 적어도 하나 또는 둘 다는 메모리 셀 어레이의 풋프린트(1135) 외부에 위치될 수 있다. 일부 경우들에서, 행 디코더(1125) 또는 열 디코더(1130) 중 적어도 하나 또는 둘 다는 메모리 셀 어레이 아래 및/또는 메모리 셀 어레이의 풋프린트(1135) 내에 위치될 수 있다.
제2 메모리 장치(1100-b)는 복수의 메모리 타일들(1140)을 포함할 수 있으며, 각 메모리 타일(1140)은 양극 판독 펄스에 의해 판독되도록 구성된 제1 세미 타일(1145) 및 음극 판독 펄스에 의해 판독되도록 구성된 제2 메모리 타일(1150)로 분할된다. 메모리 타일(1140)은 각 세미 타일(1145, 1150)과 결합된 감지 컴포넌트(1155)를 포함할 수 있다. 감지 컴포넌트들(1155)은 해당 세미 타일과 연관된 판독 펄스의 극성에 기초하여 메모리 셀의 논리 상태를 식별하도록 구성될 수 있다. 메모리 타일(1140)에서, 감지 컴포넌트들(1155)은 메모리 셀 어레이의 풋프린트(1170)에 위치될 수 있다.
이러한 구성들에서, 감지 컴포넌트들(1155)은 어레이 아래의 CMOS에 위치될 수 있다. 메모리 타일(1140)은 세미 타일들(1145, 1150) 모두의 메모리 셀들을 어드레싱하도록 구성된 행 디코더(1160) 및 열 디코더(1165)를 포함할 수 있다. 메모리 타일(1140)에서, 행 디코더(1160) 또는 열 디코더(130) 중 적어도 하나 또는 둘 다는 메모리 셀 어레이 아래 및/또는 메모리 셀 어레이의 풋프린트(1170) 내에 위치될 수 있다. 이러한 구성들에서, 행 디코더(1160) 또는 열 디코더(130) 중 적어도 하나 또는 둘 모두는 어레이 아래의 CMOS에 위치될 수 있다. 일부 경우들에서, 행 디코더(1160) 또는 열 디코더(1165) 중 적어도 하나 또는 둘 다는 메모리 셀 어레이의 풋프린트(1170) 외부에 위치될 수 있다.
메모리 장치들(1100)의 메모리 타일들(1105, 1140)은 도시되지 않은 컴포넌트들을 포함할 수 있다. 일부 경우들에서, 메모리 타일들(1105, 1140)은 하나 이상의 전압 소스들 및/또는 하나 이상의 전압 소스들을 그들 각각의 액세스 라인들에 선택적으로 결합하도록 구성된 하나 이상의 스위칭 컴포넌트들을 포함할 수 있다. 예를 들어, 메모리 타일들(1105, 1140)은 도 9를 참조하여 설명된 컴포넌트들의 일부 또는 전부를 포함할 수 있다. 감지 컴포넌트들이 전체 세미 타일들과 연관되는 일부 경우들에서, 메모리 타일둘(1105, 1140)은 디지트 라인에 상이한 감지 컴포넌트들을 선택적으로 결합하도록 구성된 스위칭 컴포넌트들을 포함하지 않을 수 있다.
도 12는 본 개시의 실시예들에 따른 다수의 메모리 셀들을 동시에 액세스하는 시스템 및 기술들을 위한 방법(1200)을 예시하는 흐름도를 도시한다. 방법(1200)의 동작들은 본원에 설명된 바와 같이 메모리 컨트롤러(140) 또는 그 컴포넌트들에 의해 구현될 수 있다. 일부 예들에서, 메모리 컨트롤러(140)는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러(140)는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
블록(1205)에서, 메모리 컨트롤러(140)는 판독할 메모리 타일의 제1 메모리 셀을 식별할 수 있다. 1205의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1210)에서, 메모리 컨트롤러(140)는 판독할 메모리 타일의 제2 메모리 셀을 식별할 수 있다. 1210의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1215)에서, 메모리 컨트롤러(140)는 제1 메모리 셀을 판독하기 위한 제1 판독 펄스의 제1 극성 및 제2 메모리 셀을 판독하기 위한 제2 판독 펄스의 제2 극성을 선택할 수 있다. 1215의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1220)에서, 메모리 컨트롤러(140)는 제1 판독 펄스를 사용하여 제1 메모리 셀을 판독할 수 있다. 1220의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1225)에서, 메모리 컨트롤러(140)는 제1 극성 및 제2 극성을 선택하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀을 판독하는 것과 동시에 제2 판독 펄스를 사용하여 제2 메모리 셀을 판독할 수 있다. 1225의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
방법(1200)을 수행하기 위한 장치가 설명된다. 장치는 판독할 메모리 타일의 제1 메모리 셀을 식별하기 위한 수단, 판독할 메모리 타일의 제2 메모리 셀을 식별하기 위한 수단, 제1 메모리 셀을 판독하기 위한 제1 판독 펄스의 제1 극성 및 제2 메모리 셀을 판독하기 위한 제2 판독 펄스의 제2 극성을 선택하기 위한 수단, 제1 판독 펄스를 사용하여 제1 메모리 셀을 판독하기 위한 수단, 및 제1 극성 및 제2 극성을 선택하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀을 판독하는 것과 동시에 제2 판독 펄스를 이용하여 제2 메모리 셀을 판독하기 위한 수단을 포함할 수 있다.
상기에 설명된 방법(1200) 및 장치의 일부 예들에서, 제1 판독 펄스의 제1 극성은 제2 판독 펄스의 제2 극성과 반대일 수 있다. 상기 설명된 방법(1200) 및 장치의 일부 예들은 제1 극성 및 제2 극성을 선택하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀 및 제2 메모리 셀과 동시에 결합된 액세스 라인들에 전압들을 인가하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함하며, 제1 메모리 셀과 동시에 제2 메모리 셀을 판독하는 것은 액세스 라인들에 전압들을 인가하는 것에 적어도 부분적으로 기초할 수 있다.
상기 설명된 방법(1200) 및 장치의 일부 예들은 제1 전압을 제1 액세스 라인에 인가하고 제2 전압을 제2 액세스 라인에 인가하기 위해 제1 판독 펄스를 제1 전압으로 분할하기 위한 것으로, 제1 액세스 라인 및 제2 액세스 라인은 제1 메모리 셀과 결합되는, 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기 설명된 방법(1200) 및 장치의 일부 예들은 제1 판독 펄스의 제1 극성에 적어도 부분적으로 기초하여 제1 전압의 크기 및 극성을 식별하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기 설명된 방법(1200) 및 장치의 일부 예들은 제1 판독 펄스 및 제1 전압의 제1 극성에 적어도 부분적으로 기초하여, 제1 전압의 크기와 다른 제2 전압의 크기 및 제1 전압의 극성과 다른 제2 전압의 극성을 식별하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 전압들을 인가하는 것은 분할하는 것 및 식별하는 것에 적어도 부분적으로 기초할 수 있다.
상기 설명된 방법(1200) 및 장치의 일부 예들은 제1 메모리 셀을 판독하는 것과 동시에 제2 메모리 셀을 판독하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀에 저장된 제1 논리 상태 및 제2 메모리 셀에 저장된 제2 논리 상태를 식별하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기 설명된 방법(1200) 및 장치의 일부 예들은 제1 극성을 갖는 제1 판독 펄스에 적어도 부분적으로 기초하여 제1 메모리 셀을 제1 유형의 감지 컴포넌트에 결합시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(1200) 및 장치의 일부 예들은 제2 극성을 갖는 제2 펄스에 적어도 부분적으로 기초하여 제2 메모리 셀을 제1 유형과 다른 제2 유형의 감지 컴포넌트에 결합시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1200) 및 장치의 일부 예들에서, 제1 극성 및 제2 극성은 메모리 타일의 제3 메모리 셀에서 제1 판독 펄스 또는 제2 판독 펄스에 의해 야기된 전압 차이가 제3 메모리 셀의 프로그래밍 임계치를 충족하지 않도록 선택될 수 있다.
상기 설명된 방법(1200) 및 장치의 일부 예들은 제1 메모리 셀 및 제2 메모리 셀이 공통 액세스 라인과 결합될 수 있다고 결정하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 제1 극성 및 제2 극성은 제1 메모리 셀 및 제2 메모리 셀이 공통 액세스 라인에 결합될 수 있다고 결정하는 것에 적어도 부분적으로 기초하여 동일할 수 있다.
도 13은 본 개시의 실시예들에 따른 다수의 메모리 셀들을 동시에 액세스하는 시스템 및 기술들을 위한 방법(1300)을 예시하는 흐름도를 도시한다. 방법(1300)의 동작들은 본원에 설명된 바와 같이 메모리 컨트롤러(140) 또는 그 컴포넌트들에 의해 구현될 수 있다. 일부 예들에서, 메모리 컨트롤러(140)는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러(140)는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
블록(1305)에서, 메모리 컨트롤러(140)는 판독할 메모리 타일의 제1 메모리 셀을 식별할 수 있다. 1305의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1310)에서, 메모리 컨트롤러(140)는 판독할 메모리 타일의 제2 메모리 셀을 식별할 수 있다. 1310의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1315)에서, 메모리 컨트롤러(140)는 제1 메모리 셀을 판독하기 위한 제1 판독 펄스의 제1 극성 및 제2 메모리 셀을 판독하기 위한 제2 판독 펄스의 제2 극성을 선택할 수 있다. 1315의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1320)에서, 메모리 컨트롤러(140)는 제1 극성 및 제2 극성을 선택하는 것에 적어도 부분적으로 기초하여 동시에 제1 메모리 셀 및 제2 메모리 셀과 결합된 액세스 라인들에 전압들을 인가할 수 있다. 1320의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1325)에서, 메모리 컨트롤러(140)는 제1 판독 펄스를 사용하여 제1 메모리 셀을 판독할 수 있다. 1325의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1330)에서, 메모리 컨트롤러(140)는 제1 극성 및 제2 극성을 선택하는 것 및 액세스 라인들에 전압들을 인가하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀을 판독하는 것과 동시에 제2 판독 펄스를 사용하여 제2 메모리 셀을 판독할 수 있다. 1330의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
도 14는 본 개시의 실시예들에 따른 다수의 메모리 셀들을 동시에 액세스하는 시스템 및 기술들을 위한 방법(1400)을 예시하는 흐름도를 도시한다. 방법(1400)의 동작들은 본원에 설명된 바와 같이 메모리 컨트롤러(140) 또는 그 컴포넌트들에 의해 구현될 수 있다. 일부 예들에서, 메모리 컨트롤러(140)는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러(140)는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
블록(1405)에서, 메모리 컨트롤러(140)는 판독할 메모리 타일의 제1 메모리 셀을 식별할 수 있다. 1405의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1410)에서, 메모리 컨트롤러(140)는 기입 동작 또는 판독 동작을 사용하여 액세스할 메모리 타일의 제2 메모리 셀을 식별할 수 있다. 1410의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1415)에서, 메모리 컨트롤러(140)는 액세스 동작 기간 동안 메모리 타일 상에 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용된다고 결정할 수 있다. 1415의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1420)에서, 메모리 컨트롤러(140)는 액세스 동작 기간 동안 메모리 타일의 제1 메모리 셀을 프로그래밍할 수 있다. 1420의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1425)에서, 메모리 컨트롤러(140)는 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용된다고 결정하는 것에 적어도 부분적으로 기초하여 액세스 동작 기간 동안 제1 메모리 셀을 프로그래밍하는 것과 동시에 메모리 타일의 제2 메모리 셀에 액세스할 수 있다. 1425의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
방법(1400)을 수행하기 위한 장치가 설명된다. 장치는 기입 동작을 사용하여 프로그래밍할 메모리 타일의 제1 메모리 셀을 식별하기 위한 수단, 기입 동작 또는 판독 동작을 사용하여 액세스할 메모리 타일의 제2 메모리 셀을 식별하기 위한 수단, 액세스 동작 기간 동안 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀을 액세스하는 것이 허용된다고 결정하기 위한 수단, 액세스 동작 기간 동안 메모리 타일의 제1 메모리 셀을 프로그래밍하기 위한 수단 및 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀을 액세스하는 것이 허용된다고 결정하는 것에 적어도 부분적으로 기초하여 액세스 동작 기간 동안 제1 메모리 셀을 프로그래밍하는 것과 동시에 메모리 타일의 제2 메모리 셀을 액세스하기 위한 수단을 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들에서, 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀을 액세스하는 것은 액세스 동작 기간 동안 제1 프로그래밍 펄스를 사용하여 제1 메모리를 프로그래밍하고 제1 메모리 셀을 프로그래밍하는 것과 동시에 액세스 동작 기간 동안 제2 프로그래밍 펄스를 사용하여 제2 메모리 셀을 프로그래밍하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 액세스 동작 기간 동안 메모리 타일에 대한 프로그래밍 임계치를 초과하는 선택되지 않은 메모리 셀에 인가된 전압에 적어도 부분적으로 기초하여 액세스 동작 기간 동안 제1 프로그래밍 펄스 또는 제2 프로그래밍 펄스의 인가를 지연시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 기입 동작 동안 제1 메모리 셀의 제1 비트 전환 및 기입 동작 동안 제2 메모리 셀의 제2 비트 전환을 식별하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(1400) 및 장치의 일부 예들은 제1 비트 전환 및 제2 비트 전환의 조합이 단일 액세스 동작 기간 동안 메모리 타일에 대한 프로그래밍 임계치를 초과하는 선택되지 않은 메모리 셀에 인가된 전압을 초래할 수 있다고 결정하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 제1 프로그래밍 펄스 또는 제2 프로그래밍 펄스의 인가를 지연시키는 것은 제1 비트 전환 및 제2 비트 전화의 조합이 프로그래밍 임계치를 초과하는 선택되지 않은 메모리 셀에 인가된 전압을 초래할 것이라고 결정하는 것에 적어도 부분적으로 기초할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 선택되지 않은 메모리 셀의 프로그래밍 임계치를 초과하는 상기 선택되지 않은 메모리 셀에 전압을 인가하는 제1 프로그래밍 펄스 및 제 2 프로그래밍 펄스의 조합에 적어도 부분적으로 기초하여 액세스 동작 기간 동안 제1 프로그래밍 펄스 또는 제2 프로그래밍 펄스를 인가하는 것을 억제하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 제1 메모리 셀은 제2 메모리 셀과 다른 액세스 라인들에 결합된다고 결정하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 액세스 동작 기간 동안 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것은 제1 메모리 셀이 상기 제2 메모리 셀과 다른 액세스 라인들과 결합될 수 있다고 결정하는 것에 적어도 부분적으로 기초할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들에서, 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀을 액세스하는 것은 액세스 동작 기간 동안 프로그래밍 펄스를 사용하여 제1 메모리를 프로그래밍하고 제1 메모리 셀을 프로그래밍하는 것과 동시에 액세스 동작 기간 동안 판독 펄스를 사용하여 제2 메모리 셀을 판독하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 액세스 동작 기간 동안 제1 메모리 셀에 인가되는 상기 프로그래밍 펄스의 특성에 적어도 부분적으로 기초하여 액세스 동작 기간 동안 제2 메모리 셀에 인가되는 판독 펄스의 극성을 선택하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들에서, 프로그래밍 펄스의 특성은 프로그래밍 펄스의 극성, 프로그래밍 펄스가 인가될 수 있는 위치, 프로그래밍 펄스와 연관된 비트 전환 또는 이들의 조합일 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 음극을 갖는 판독 펄스에 적어도 부분적으로 기초하여 제2 메모리 셀로부터 판독된 데이터를 반전하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(1400) 및 장치의 일부 예들은 반전된 데이터를 출력하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 액세스 동작 기간 동안 메모리 타일에 대한 프로그래밍 임계치를 초과하는 선택되지 않은 메모리 셀에 인가된 전압에 적어도 부분적으로 기초하여 액세스 동작 기간 동안 프로그래밍 펄스 또는 판독 펄스의 인가를 지연시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 액세스 동작 기간 동안 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것은 프로그래밍 펄스 또는 판독 펄스를 지연시키는 것에 적어도 부분적으로 기초할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 프로그래밍 펄스 및 판독 펄스의 조합이 액세스 동작 기간 동안 메모리 타일에 대한 상기 프로그래밍 임계치를 초과하는 상기 선택되지 않은 메모리 셀에 인가된 상기 전압을 초래할 것이라고 결정하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 프로그래밍 펄스 또는 판독 펄스의 인가를 지연시키는 것은 프로그래밍 펄스 및 판독 펄스의 조합이 프로그래밍 임계치를 초과하는 선택되지 않은 메모리 셀에 인가된 전압을 초래할 것이라고 결정하는 것에 적어도 부분적으로 기초할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 선택되지 않은 메모리 셀의 프로그래밍 임계치를 초과하는 선택되지 않은 메모리 셀에 전압을 인가하는 프로그래밍 펄스 및 판독 펄스의 조합에 적어도 부분적으로 기초하여 액세스 동작 기간 동안 프로그래밍 펄스 또는 판독 펄스를 인가하는 것을 억제하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용될 수 있다고 결정하는 것은 전압들이 프로그래밍 임계치를 충족하지 않는다고 식별하는 것에 적어도 부분적으로 기초할 수 있도록 하는 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용될 수 있다고 결정하는 것은 전압들이 프로그래밍 펄스를 충족하지 않는다고 식별하는 것에 적어도 부분적으로 기초할 수 있도록 하는 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1400) 및 장치의 일부 예들은 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용될 수 있다고 결정하는 것은 조합과 세트를 비교하는 것에 적어도 부분적으로 기초할 수 있도록 하는 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
도 15는 본 개시의 실시예들에 따른 다수의 메모리 셀들을 동시에 액세스하는 시스템 및 기술들을 위한 방법(1500)을 예시하는 흐름도를 도시한다. 방법(1500)의 동작들은 본원에 설명된 바와 같이 메모리 컨트롤러(140) 또는 그 컴포넌트들에 의해 구현될 수 있다. 일부 예들에서, 메모리 컨트롤러(140)는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러(140)는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
블록(1505)에서, 메모리 컨트롤러(140)는 판독할 메모리 타일의 제1 메모리 셀을 식별할 수 있다. 1505의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1510)에서, 메모리 컨트롤러(140)는 기입 동작 또는 판독 동작을 사용하여 액세스할 메모리 타일의 제2 메모리 셀을 식별할 수 있다. 1510의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1515)에서, 메모리 컨트롤러(140)는 액세스 동작 기간 동안 메모리 타일 상에 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용된다고 결정할 수 있다. 1515의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1520)에서, 메모리 컨트롤러(140)는 액세스 동작 기간 동안 제1 프로그래밍 펄스를 사용하여 메모리 타일의 제1 메모리 셀을 프로그래밍할 수 있다. 1520의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1525)에서, 메모리 컨트롤러(140)는 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용된다고 결정하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀을 프로그래밍하는 것과 동시에 액세스 동작 기간 동안 제2 프로그래밍 펄스를 사용하여 메모리 타일의 제2 메모리 셀을 프로그래밍할 수 있다. 1525의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
도 16은 본 개시의 실시예들에 따른 다수의 메모리 셀들을 동시에 액세스하는 시스템 및 기술들을 위한 방법(1600)을 예시하는 흐름도를 도시한다. 방법(1600)의 동작들은 본원에 설명된 바와 같이 메모리 컨트롤러(140) 또는 그 컴포넌트들에 의해 구현될 수 있다. 일부 예들에서, 메모리 컨트롤러(140)는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러(140)는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
블록(1605)에서, 메모리 컨트롤러(140)는 판독할 메모리 타일의 제1 메모리 셀을 식별할 수 있다. 1605의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1610)에서, 메모리 컨트롤러(140)는 기입 동작 또는 판독 동작을 사용하여 액세스할 메모리 타일의 제2 메모리 셀을 식별할 수 있다. 1610의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1615)에서, 메모리 컨트롤러(140)는 액세스 동작 기간 동안 메모리 타일 상에 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용된다고 결정할 수 있다. 1615의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1620)에서, 메모리 컨트롤러(140)는 액세스 동작 기간 동안 제1 프로그래밍 펄스를 사용하여 메모리 타일의 제1 메모리 셀을 프로그래밍할 수 있다. 1620의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1625)에서, 메모리 컨트롤러(140)는 액세스 동작 기간 동안 제1 메모리 셀에 인가되는 프로그래밍 펄스의 특성에 적어도 부분적으로 기초하여 액세스 동작 기간 동안 제2 메모리 셀에 인가되는 판독 펄스의 극성을 선택할 수 있다. 1625의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1630)에서, 메모리 컨트롤러(140)는 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 액세스하는 것이 허용된다고 결정하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀을 프로그래밍하는 것과 동시에 액세스 동작 기간 동안 판독 펄스를 사용하여 메모리 타일의 제2 메모리 셀을 판독할 수 있다. 1630의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
도 17은 본 개시의 실시예들에 따른 다수의 메모리 셀들을 동시에 액세스하는 시스템 및 기술들을 위한 방법(1700)을 예시하는 흐름도를 도시한다. 방법(1700)의 동작들은 본원에 설명된 바와 같이 메모리 컨트롤러(140) 또는 그 컴포넌트들에 의해 구현될 수 있다. 일부 예들에서, 메모리 컨트롤러(140)는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러(140)는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
블록(1705)에서, 메모리 컨트롤러(140)는 판독될 메모리 타일의 제1 섹션의 제1 메모리 셀을 식별할 수 있으며, 여기서 메모리 타일의 제1 섹션에 있는 메모리 셀들은 제1 극성을 갖는 제1 판독 펄스의 인가에 응답하여 판독되도록 구성된다. 1705의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1710)에서, 메모리 컨트롤러(140)는 판독할 메모리 타일의 제2 섹션의 제2 메모리 셀을 식별할 수 있으며, 여기서 메모리 타일의 제2 섹션에 있는 메모리 셀들은 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스의 인가에 응답하여 판독되도록 구성된다. 1710의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1715)에서, 메모리 컨트롤러(140)는 제1 메모리 셀을 판독할 수 있다. 1715의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
블록(1720)에서, 메모리 컨트롤러(140)는 제1 섹션의 제1 메모리 셀 및 제2 섹션의 제2 메모리 셀을 식별하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀을 판독하는 것과 동시에 제2 메모리 셀을 판독할 수 있다. 1720의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다.
방법(1700)을 수행하기 위한 장치가 설명된다. 장치는 판독될 메모리 타일의 제1 섹션의 제1 메모리 셀들을 식별하기 위한 수단으로서, 메모리 타일의 제1 섹션의 메모리 셀들은 제1 극성을 갖는 제1 판독 펄스의 인가에 응답하여 판독되도록 구성되는, 상기 수단, 판독할 메모리 타일의 제2 섹션의 제2 메모리 셀을 식별하기 위한 수단으로서, 메모리 타일의 제2 섹션의 메모리 셀들은 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스의 인가에 응답하여 판독되도록 구성된, 상기 수단, 제1 메모리 셀을 판독하기 위한 수단, 및 제1 섹션의 제1 메모리 셀 및 제2 섹션의 제2 메모리 셀을 식별하는 것에 적어도 부분적으로 기초하여 제1 메모리 셀을 판독하는 것과 동시에 제2 메모리 셀을 판독하기 위한 수단을 포함할 수 있다.
상기에 설명된 방법(1700) 및 장치의 일부 예들은 제1 메모리 셀은 제2 메모리 셀과 다른 액세스 라인들에 결합된다고 결정하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 제1 메모리 셀을 프로그래밍하는 것과 동시에 제2 메모리 셀에 판독하는 것은 제1 메모리 셀이 제2 메모리 셀과 다른 액세스 라인들과 결합될 수 있다고 결정하는 것에 적어도 부분적으로 기초할 수 있다.
상기에 설명된 방법(1700) 및 장치의 일부 예들은 제1 극성을 갖는 제1 판독 펄스에 적어도 부분적으로 기초하여 제1 메모리 셀과 결합된 제1 디지트 라인에 제1 극성을 갖는 제1 전압을 인가하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(1700) 및 장치의 일부 예들은 제2 극성을 갖는 제2 판독 펄스에 적어도 부분적으로 기초하여 제2 메모리 셀과 결합된 제2 디지트 라인에 제2 극성을 갖는 제2 전압을 인가하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1700) 및 장치의 일부 예들은 제1 극성을 갖는 제1 판독 펄스에 적어도 부분적으로 기초하여 제1 메모리 셀과 결합된 제1 디지트 라인에 제2 극성을 갖는 제1 전압을 인가하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(1700) 및 장치의 일부 예들은 제2 극성을 갖는 제2 판독 펄스에 적어도 부분적으로 기초하여 제2 메모리 셀과 결합된 제2 디지트 라인에 제1 극성을 갖는 제2 전압을 인가하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(1700) 및 장치의 일부 예들에서, 제1 극성은 상기 제1 메모리 셀의 섹션이 양극 판독 펄스로 판독되도록 구성될 수 있고 제2 메모리 셀들의 섹션이 음극 판독 펄스로 판독하도록 구성될 수 있도록 제2 극성에 반대될 수 있다.
전자 메모리 장치가 설명된다. 장치는 메모리 셀, 메모리 셀과 결합된 디지트 라인, 디지트 라인과 결합된 제1 감지 컴포넌트를 포함할 수 있으며, 제1 감지 컴포넌트는 제1 극성을 갖는 제1 판독 펄스 및 디지트 라인과 결합된 제2 감지 컴포넌트에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 식별하도록 구성되고, 제2 감지 컴포넌트는 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 식별하도록 구성된다.
일부 예들에서, 장치는 디지트 라인과 결합된 제1 전압 소스로서, 제1 전압 소소는 제1 극성을 갖는 제1 판독 펄스의 적어도 일부를 공급하도록 구성된, 상기 제1 전압 소스 및 디지트 라인에 결합된 제2 전압 소스로서, 제2 전압 소소는 제2 극성을 갖는 제2 판독 펄스의 적어도 일부를 공급하도록 구성된, 상기 제2 전압 소스를 포함할 수 있다. 일부 예들에서, 장치는 액세스 동작 동안 디지트 라인을 제1 전압 소스 또는 제2 전압 소스와 선택적으로 결합시키도록 구성된 스위칭 컴포넌트를 포함할 수 있다.
일부 예들에서, 장치는 판독 동작 동안 메모리 셀에 인가된 판독 펄스의 유형에 적어도 부분적으로 기초하여 제1 감지 컴포넌트 또는 제2 감지 컴포넌트로부터 신호를 선택적으로 출력하도록 구성된 스위칭 컴포넌트를 포함할 수 있다. 일부 예들에서, 메모리 셀은 논리 상태를 나타내기 위해 이온들의 불균일한 분포를 사용하도록 구성된 칼코게나이드 물질을 포함한다. 일부 예들에서, 메모리 셀은 자기 선택 메모리 셀이다.
전자 메모리 장치가 설명된다. 일부 예들에서, 장치는 제1 메모리 셀 섹션 및 제2 메모리 셀 섹션을 갖는 메모리 타일을 포함할 수 있으며, 여기서 제1 메모리 셀 섹션은 제1 극성을 갖는 제1 판독 펄스의 인가에 응답하여 판독되도록 구성되고, 제2 메모리 셀 섹션은 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스의 인가에 응답하여 판독되도록 구성되며, 제1 감지 컴포넌트는 메모리 타일의 제1 메모리 셀 섹션과 결합되고 제1 극성을 갖는 제1 판독 펄스에 적어도 부분적으로 기초하여 제1 메모리 셀 섹션의 하나의 메모리 셀의 논리 상태를 식별하도록 구성되고, 제2 감지 컴포넌트는 메모리 타일의 제2 메모리 셀 섹션과 결합되고 제2 극성을 갖는 제2 판독 펄스에 적어도 부분적으로 기초하여 제2 메모리 셀 섹션의 하나의 메모리 셀의 논리 상태를 식별하도록 구성된다.
일부 예들에서, 장치는 제1 섹션의 디지트 라인들과 결합된 제1 전압 소스로서, 제1 전압 소소는 제1 극성을 갖는 제1 판독 펄스의 적어도 일부를 공급하도록 구성된, 상기 제1 전압 소스 및 제2 섹션의 디지트 라인들과 결합된 제2 전압 소스로서, 제2 전압 소소는 제2 극성을 갖는 제2 판독 펄스의 적어도 일부를 공급하도록 구성된, 상기 제2 전압 소스를 포함할 수 있다. 일부 예들에서, 메모리 타일의 메모리 셀은 논리 상태를 나타내기 위해 이온들의 불균일한 분포를 사용하도록 구성된 칼코게나이드 물질로 형성된다.
일부 예들에서, 메모리 셀들의 제1 섹션에 대한 하나 이상의 트림 파라미터들은 메모리 셀들의 제2 섹션에 대한 하나 이상의 트림 파라미터들과 독립적이다. 일부 예들에서, 제1 감지 컴포넌트 및 제2 감지 컴포넌트는 메모리 타일의 풋프린트 아래에 위치된다. 일부 예들에서, 메모리 타일은 하나 이상의 메모리 셀 데크를 포함한다.
상기 설명된 방법들은 가능한 구현들을 설명하고, 동작들 및 단계들은 재배열되거나 또는 그 외 수정될 수 있으며, 다른 구현들이 가능하다는 것에 주의해야 한다. 더욱이, 방법들 중 둘 이상으로부터의 실시예들은 조합될 수 있다.
본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그의 임의의 조합에 의해 표현될 수 있다. 일부 도면들은 신호들을 단일 신호로서 예시할 수 있지만; 그러나, 신호는 신호들의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이 기술분야에서의 통상의 숙련자에 의해 이해될 것이다.
"전자 통신(electronic communication)" 및 "결합된(copuled)"이라는 용어는 컴포넌트들 사이의 전자 흐름을 지원하는 컴포넌트들 간의 관계를 지칭한다. 이는 컴포넌트들 간의 직접 연결을 포함하거나 중간 컴포넌트들(intermediate components)을 포함할 수 있다. 서로 전자 통신하거나 결합된 컴포넌트들은 (예를 들어, 통전 회로에서의) 전자들 또는 신호들을 능동적으로 교환하거나, (예를 들어, 무전압 회로(de-energized circuit)에서의) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만, 회로가 통전될 시 전자들 또는 신호들을 교환하도록 구성되어 동작할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 컴포넌트들은 전자 통신되거나 스위치의 상태(즉, 개방 또는 폐쇄)와 관계없이 결합될 수 있다.
"절연된(isolated)"이라는 용어는 전자들이 현재 그들 사이에 흐를 수 없는 컴포넌트들 사이의 관계를 지칭하며; 컴포넌트들은 컴포넌트들 간에 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 스위칭에 의해 물리적으로 연결된 2 개의 컴포넌트들은 스위치가 개방될 때 서로 절연될 수 있다.
본원에 사용된 바와 같이, "단락(shorting)"이라는 용어는 문제의 두 컴포넌트들 사이에서 단일 중개자 컴포넌트의 활성화를 통해 컴포넌트들 사이에 전도성 경로가 확립되는 컴포넌트들 사이의 관계를 지칭한다. 예를 들어, 제2 컴포넌트에 대해 단락된 제1 컴포넌트는 2개의 컴포넌트들 사이의 스위치가 닫힐 때 제2 컴포넌트와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신 중에 있는 컴포넌트들(또는 라인들) 사이의 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 타일(100)을 포함하는 본원에 논의된 장치들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-유리(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브-영역들의 도전성은 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한, 다양한 화학적 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온-주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
칼코게나이드 물질들은 황(S), 셀레늄(Se) 및 텔루륨(Te) 원소들 중 적어도 하나를 포함하는 물질들 또는 합금들일 수 있다. 본원에서 논의된 상 변화 물질들은 칼코게나이드 물질들일 수 있다. 칼코게나이드 물질들 및 합금들은, 이에 제한되는 것은 아니나, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, or Ge-Te-Sn-Pt를 포함할 수 있다. 하이픈 화학 조성물 표기법은, 본원에 사용된 바와 같이, 특정 화합물 또는 합금에 포함된 원소들을 나타내며, 표시된 원소들을 포함하는 모든 화학량론(stoichiometries)을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 물질들의 다른 예들로는 이종 금속 산화물 물질들 또는 둘 이상의 금속들, 예를 들어 전이 금속들, 알칼리 토류 금속 및/또는 희토류 금속들을 포함하는 혼합 원자가 산화물(mixed valence oxide)을 포함할 수 있다. 실시예들은 특정 가변 저항 물질 또는 메모리 셀들의 메모리 엘리먼트들과 관련된 물질들로 제한되지 않는다. 예를 들어, 가변 저항 물질들의 다른 예들은 메모리 요소들을 형성하는데 사용될 수 있으며, 그중에서도 칼코게나이드 물질들, 거대 자기 저항(colossal magnetoresistive) 물질들 또는 폴리머계 물질들을 포함할 수 있다.
본원에 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있으며, 소스, 드레인 및 게이트를 포함하는 3 단자 장치를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 소자들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어 축퇴(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수의 캐리어들이 전자들인 경우), FET는 n형 FET로 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수의 캐리어들이 홀(hole)들인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될(capped) 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화(activated)"될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 "오프(off)" 또는 "비활성화(deactivated)"될 수 있다.
첨부된 도면들과 관련하여 본원에 명시된 설명은 예시적인 구성들을 설명하며, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예들을 나타내지는 않는다. 본원에 사용된 "예시적인(exemplary)" 이라는 용어는 "예, 실례 또는 예시로서 제공되는(serving as an example, instance, or illustration)"을 의미하며, "바람직한(preferred)" 또는 "다른 예보다 유리한(advantageous over other examples)"을 의미하는 것은 아니다. 상세한 설명은 설명된 기술들의 이해를 제공하기 위한 특정 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이들 특정 세부 사항들 없이도 실시될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 기준 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 유사한 컴포넌트들 사이를 구별하는 대시(dash) 및 제2 라벨에 의해 기준 라벨을 따라 구별될 수 있다. 명세서에서 제1 기준 라벨만 사용되는 경우, 설명은 제2 기준 라벨에 상관없이 동일한 제1 기준 라벨을 갖는 유사한 컴포넌트들 중 어느 하나에 적용될 수 있다.
본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그의 임의의 조합에 의해 표현될 수 있다.
본원에서 본 개시와 관련하여 설명된 다양한 예시 블록들과 모듈들은 범용 프로세서, 디지트 신호 프로세서(DSP), 주문형 반도체(ASIC), 필드 프로그래밍 가능한 게이트 어레이(FPGA) 또는 기타 프로그래밍 가능한 로직 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본원에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합을 사용하여 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로 컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, DSP 및 마이크로 프로세서, 다중 마이크로 프로세서들, DSP 코어와 관련된 하나 이상의 마이크로 프로세서들, 또는 임의의 다른 구성)의 조합으로 구현될 수 있다.
본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 인스트럭션들 또는 코드로 저장되거나 전송될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 위에 설명된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현한 특징들은 또한, 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본원에 사용된 바와 같이, 항목들의 목록에 사용된 바와 같은 "또는(or)"(예를 들어, "~ 중 적어도 하나(at least one of)" 또는 "~ 중 하나 이상(one or more of)"과 같은 문구로 시작되는 항목들의 목록)은 예를 들어, A, B 또는 C 중 적어도 하나가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC를 의미하는 포괄적인 리스트(즉, A 및 B 및 C)를 나타낸다. 또한, 본 출원에서 사용된 바와 같이, 구절 "~에 기초한"은 조건들의 폐쇄된 세트에 대한 참조로서 해석되지 않을 것이다. 예를 들어, "조건 A에 기초한"으로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 출원에서 사용된 바와 같이, 구절 "~에 기초한"은 구절 "~에 적어도 부분적으로 기초한"과 동일한 방식으로 해석될 것이다.
컴퓨터 판독 가능 매체는 비일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 제한하는 것은 아니나, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치들, 또는 인스트럭션들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반 또는 저장하는데 사용될 수 있으며 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 어떠한 연결도 적절히 컴퓨터 판독 가능 매체라고 한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 라디오, 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본원에 사용된 바와 같은, 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크들(disks)은 일반적으로 자기적으로 데이터를 재생하는 반면, 디스크들(discs)는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본원의 설명은 당업자가 본 개시를 실시하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본원에 설명된 예들 및 설계들에 제한되지 않으며, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (41)

  1. 방법에 있어서,
    판독할 메모리 타일의 제1 메모리 셀을 식별하는 단계;
    판독할 상기 메모리 타일의 제2 메모리 셀을 식별하는 단계;
    상기 제1 메모리 셀을 판독하기 위한 제1 판독 펄스의 제1 극성 및 상기 제2 메모리 셀을 판독하기 위한 제2 판독 펄스의 제2 극성을 선택하는 단계;
    상기 제1 판독 펄스를 사용하여 상기 제1 메모리 셀을 판독하는 단계; 및
    상기 제1 극성 및 상기 제2 극성을 선택하는 것에 적어도 부분적으로 기초하여 상기 제1 메모리 셀을 판독하는 것과 동시에 상기 제2 판독 펄스를 사용하여 상기 제2 메모리 셀을 판독하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 판독 펄스의 상기 제1 극성은 상기 제2 판독 펄스의 상기 제2 극성과 반대인, 방법.
  3. 제1항에 있어서,
    상기 제1 극성 및 상기 제2 극성을 선택하는 것에 적어도 부분적으로 기초하여 상기 제1 메모리 셀 및 상기 제2 메모리 셀과 동시에 결합된 액세스 라인들에 전압들을 인가하는 단계를 더 포함하며, 상기 제1 메모리 셀과 동시에 상기 제2 메모리 셀을 판독하는 것은 상기 액세스 라인들에 상기 전압들을 인가하는 것에 적어도 부분적으로 기초하는, 방법.
  4. 제3항에 있어서,
    상기 제1 판독 펄스를 제1 전압으로 분할하여 제1 액세스 라인에 인가하고 제2 전압으로 분할하여 제2 액세스 라인에 인가하는 단계로서, 상기 제1 액세스 라인 및 상기 제2 액세스 라인은 상기 제1 메모리 셀에 결합되는, 상기 분할하여 인가하는 단계;
    상기 제1 판독 펄스의 상기 제1 극성에 적어도 부분적으로 기초하여 상기 제1 전압의 크기 및 극성을 식별하는 단계; 및
    상기 제1 판독 펄스 및 상기 제1 전압의 상기 제1 극성에 적어도 부분적으로 기초하여, 상기 제1 전압의 상기 크기와 다른 상기 제2 전압의 크기 및 상기 제1 전압의 상기 극성과 다른 상기 제2 전압의 극성을 식별하는 단계로서, 상기 전압들은 상기 분할하는 것과 상기 식별하는 것에 적어도 부분적으로 기초하는, 상기 식별하는 단계를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 제1 메모리 셀을 판독하는 것과 동시에 상기 제2 메모리 셀을 판독하는 것에 적어도 부분적으로 기초하여 상기 제1 메모리 셀에 저장된 제1 논리 상태 및 상기 제2 메모리 셀에 저장된 제2 논리 상태를 식별하는 단계를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 제1 극성을 갖는 상기 제1 판독 펄스에 적어도 부분적으로 기초하여 상기 제1 메모리 셀을 제1 유형의 감지 컴포넌트에 결합시키는 단계; 및
    상기 제2 극성을 갖는 상기 제2 판독 펄스에 적어도 부분적으로 기초하여 상기 제2 메모리 셀을 상기 제1 유형과 다른 제2 유형의 감지 컴포넌트에 결합시키는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서, 상기 제1 극성 및 상기 제2 극성은 상기 메모리 타일의 제3 메모리 셀에서의 상기 제1 판독 펄스 또는 상기 제2 판독 펄스에 의해 야기된 전압 차이가 상기 제3 메모리 셀의 프로그래밍 임계치를 충족하지 않도록 선택되는, 방법.
  8. 제1항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀은 공통 액세스 라인과 결합된다고 결정하는 단계로서, 상기 제1 극성 및 상기 제2 극성은 상기 제1 메모리 셀 및 상기 제2 메모리 셀이 상기 공통 액세스 라인과 결합된다고 결정하는 것에 적어도 부분적으로 기초하여 동일한, 상기 결정하는 단계를 더 포함하는, 방법.
  9. 방법에 있어서,
    기입 동작을 사용하여 프로그래밍할 메모리 타일의 제1 메모리 셀을 식별하는 단계;
    기입 동작 또는 판독 동작을 사용하여 액세스할 상기 메모리 타일의 제2 메모리 셀을 식별하는 단계;
    상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스하는 것은 액세스 동작 동안 상기 메모리 타일에서 허용된다고 결정하는 단계;
    상기 액세스 동작 기간 동안 상기 메모리 타일의 상기 제1 메모리 셀을 프로그래밍하는 단계; 및
    상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스하는 것이 허용된다고 결정하는 것에 적어도 부분적으로 기초하여 상기 액세스 동작 기간 동안 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 메모리 타일의 상기 제2 메모리 셀에 액세스하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스하는 단계는 상기 액세스 동작 기간 동안 제1 프로그래밍 펄스를 사용하여 상기 제1 메모리 셀을 프로그래밍하는 단계 및 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 액세스 동작 기간 동안 제2 프로그래밍 펄스를 사용하여 상기 제2 메모리 셀을 프로그래밍하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 액세스 동작 기간 동안 상기 메모리 타일에 대한 프로그래밍 임계치를 초과하는 선택되지 않은 메모리 셀에 인가된 전압에 적어도 부분적으로 기초하여 상기 액세스 동작 기간 동안 상기 제1 프로그래밍 펄스 또는 상기 제2 프로그래밍 펄스의 인가를 지연시키는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서,
    상기 기입 동작 동안 상기 제1 메모리 셀의 제1 비트 전환 및 상기 기입 동작 동안 상기 제2 메모리 셀의 제2 비트 전환을 식별하는 단계; 및
    상기 제1 비트 전환 및 상기 제2 비트 전화의 조합은 상기 액세스 동작 기간 동안 상기 메모리 타일에 대한 상기 프로그래밍 임계치를 초과하는 상기 선택되지 않은 메모리 셀에 인가된 상기 전압을 초래할 것이라고 결정하는 단계로서, 상기 제1 프로그래밍 펄스 또는 상기 제2 프로그래밍 펄스의 상기 인가를 지연시키는 단계는 상기 제1 비트 전환 및 상기 제2 비트 전화의 상기 조합이 상기 프로그래밍 임계치를 초과하는 상기 선택되지 않은 메모리 셀에 인가된 상기 전압을 초래할 것이라고 결정하는 것에 적어도 부분적으로 기초하는, 상기 결정하는 단계를 더 포함하는, 방법.
  13. 제10항에 있어서,
    선택되지 않은 메모리 셀의 프로그래밍 임계치를 초과하는 상기 선택되지 않은 메모리 셀에 전압을 인가하는 상기 제1 프로그래밍 펄스 및 상기 제 2 프로그래밍 펄스의 조합에 적어도 부분적으로 기초하여 상기 액세스 동작 기간 동안 상기 제1 프로그래밍 펄스 또는 상기 제2 프로그래밍 펄스를 인가하는 것을 억제하는 단계를 더 포함하는, 방법.
  14. 제9항에 있어서,
    상기 제1 메모리 셀은 상기 제2 메모리 셀과 다른 액세스 라인들에 결합된다고 결정하는 단계로서, 상기 액세스 동작 기간 동안 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스하는 단계는 상기 제1 메모리 셀이 상기 제2 메모리 셀과 다른 액세스 라인들과 결합된다고 결정하는 것에 적어도 부분적으로 기초하는, 상기 결정하는 단계를 더 포함하는, 방법.
  15. 제9항에 있어서, 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스하는 단계는 상기 액세스 동작 기간 동안 프로그래밍 펄스를 사용하여 상기 제1 메모리 셀을 프로그래밍하는 단계 및 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 액세스 동작 기간 동안 판독 펄스를 사용하여 상기 제2 메모리 셀을 판독하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 액세스 동작 기간 동안 상기 제1 메모리 셀에 인가되는 상기 프로그래밍 펄스의 특성에 적어도 부분적으로 기초하여 상기 액세스 동작 기간 동안 상기 제2 메모리 셀에 인가되는 상기 판독 펄스의 극성을 선택하는 단계를 더 포함하는, 방법.
  17. 제16항에 있어서, 상기 프로그래밍 펄스의 상기 특성은 상기 프로그래밍 펄스의 극성, 상기 프로그래밍 펄스가 인가되는 위치, 상기 프로그래밍 펄스와 연관된 비트 전환 또는 이들의 조합인, 방법.
  18. 제15항에 있어서,
    음극을 갖는 상기 판독 펄스에 적어도 부분적으로 기초하여 상기 제2 메모리 셀로부터 판독된 데이터를 반전시키는 단계; 및
    반전된 데이터를 출력하는 단계를 더 포함하는, 방법.
  19. 제15항에 있어서,
    상기 액세스 동작 기간 동안 상기 메모리 타일에 대한 프로그래밍 임계치를 초과하는 선택되지 않은 메모리 셀에 인가된 전압에 적어도 부분적으로 기초하여 상기 액세스 동작 기간 동안 상기 프로그래밍 펄스 또는 상기 판독 펄스의 인가를 지연시키는 단계로서, 상기 액세스 동작 기간 동안 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스하는 단계는 상기 프로그래밍 펄스 또는 상기 판독 펄스를 지연시키는 것에 적어도 부분적으로 기초하는, 상기 지연시키는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서,
    상기 프로그래밍 펄스 및 상기 판독 펄스의 조합은 상기 액세스 동작 기간 동안 상기 메모리 타일에 대한 상기 프로그래밍 임계치를 초과하는 상기 선택되지 않은 메모리 셀에 인가된 상기 전압을 초래할 것이라고 결정하는 단계로서, 상기 프로그래밍 펄스 또는 상기 판독 펄스의 상기 인가를 지연시키는 단계는 상기 프로그래밍 펄스 및 상기 판독 펄스의 상기 조합이 상기 프로그래밍 임계치를 초과하는 상기 선택되지 않은 메모리 셀에 인가된 상기 전압을 초래할 것이라고 결정하는 것에 적어도 부분적으로 기초하는, 상기 결정하는 단계를 더 포함하는, 방법.
  21. 제15항에 있어서,
    선택되지 않은 메모리 셀의 프로그래밍 임계치를 초과하는 상기 선택되지 않은 메모리 셀에 전압을 인가하는 상기 프로그래밍 펄스 및 상기 판독 펄스의 조합에 적어도 부분적으로 기초하여 상기 액세스 동작 기간 동안 상기 프로그래밍 펄스 또는 상기 판독 펄스를 인가하는 것을 억제하는 단계를 더 포함하는, 방법.
  22. 제9항에 있어서,
    프로그래밍 펄스 및 판독 펄스의 조합은 상기 액세스 동작 기간 동안 프로그래밍 임계치를 충족하지 않는 선택되지 않는 메모리 셀에 인가된 전압을 초래할 것이라고 식별하는 단계로서, 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스 하는 것이 허용된다고 결정하는 단계는 상기 전압들이 상기 프로그래밍 임계치를 충족하지 않는다는 상기 식별에 적어도 부분적으로 기초하는, 상기 식별하는 단계를 더 포함하는, 방법.
  23. 제9항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀의 쌍에 동시에 액세스하는 것은 상기 액세스 동작 기간 동안 프로그래밍 임계치를 충족하지 않는 선택되지 않은 메모리 셀에 인가된 전압을 초래할 것이라고 식별하는 단계로서, 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스하는 것이 허용된다고 결정하는 단계는 상기 전압들이 상기 프로그래밍 임계치를 충족하지 않는다는 상기 식별에 적어도 부분적으로 기초하는, 상기 식별하는 단계를 더 포함하는, 방법.
  24. 제9항에 있어서,
    프로그래밍 펄스 및 판독 펄스의 조합을 미리 구성된 허용 가능한 조합 세트와 비교하는 단계로서, 상기 제1 메모리 셀을 프로그래밍하는 것과 동시에 상기 제2 메모리 셀에 액세스하는 것이 허용된다고 결정하는 단계는 상기 조합과 상기 세트와의 상기 비교에 적어도 부분적으로 기초하는, 상기 비교하는 단계를 더 포함하는, 방법.
  25. 전자 메모리 장치에 있어서,
    메모리 셀;
    상기 메모리 셀과 결합된 디지트 라인;
    상기 디지트 라인과 결합된 제1 감지 컴포넌트로서, 상기 제1 감지 컴포넌트는 제1 극성을 갖는 제1 판독 펄스에 적어도 부분적으로 기초하여 상기 메모리 셀에 저장된 논리 상태를 식별하도록 구성된, 상기 제1 감지 컴포넌트; 및
    상기 디지트 라인과 결합된 제2 감지 컴포넌트로서, 상기 제2 감지 컴포넌트는 상기 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스에 적어도 부분적으로 기초하여 상기 메모리 셀에 저장된 상기 논리 상태를 식별하도록 구성된, 상기 제2 감지 컴포넌트를 포함하는, 전자 메모리 장치.
  26. 제25항에 있어서,
    상기 디지트 라인과 결합된 제1 전압 소스로서, 상기 제1 전압 소소는 상기 제1 극성을 갖는 상기 제1 판독 펄스의 적어도 일부를 공급하도록 구성된, 상기 제1 전압 소스; 및
    상기 디지트 라인과 결합된 제2 전압 소스로서, 상기 제2 전압 소스는 상기 제2 극성을 갖는 상기 제2 판독 펄스의 적어도 일부를 공급하도록 구성된, 상기 제2 전압 소스를 더 포함하는, 전자 메모리 장치.
  27. 제26항에 있어서,
    액세스 동작 동안 상기 디지트 라인을 상기 제1 전압 소스 또는 상기 제2 전압 소스와 선택적으로 결합시키도록 구성된 스위칭 컴포넌트를 더 포함하는, 전자 메모리 장치.
  28. 제25항에 있어서,
    판독 동작 동안 상기 메모리 셀에 인가된 판독 펄스의 유형에 적어도 부분적으로 기초하여 상기 제1 감지 컴포넌트 또는 상기 제2 감지 컴포넌트로부터 신호를 선택적으로 출력하도록 구성된 스위칭 컴포넌트를 더 포함하는, 방법.
  29. 제25항에 있어서, 상기 메모리 셀은 상기 논리 상태를 나타내기 위해 이온들의 불균일한 분포를 사용하도록 구성된 칼코게나이드 물질을 포함하는, 전자 메모리 장치.
  30. 제25항에 있어서, 상기 메모리 셀은 자기 선택 메모리 셀인, 전자 메모리 장치.
  31. 방법에 있어서,
    판독될 메모리 타일의 제1 섹션의 제1 메모리 셀을 식별하는 단계로서, 상기 메모리 타일의 상기 제1 섹션의 메모리 셀들은 제1 극성을 갖는 제1 판독 펄스의 인가에 응답하여 판독되도록 구성되는, 상기 식별하는 단계;
    판독할 상기 메모리 타일의 제2 섹션의 제2 메모리 셀을 식별하는 단계로서, 상기 메모리 타일의 상기 제2 섹션의 메모리 셀들은 상기 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스의 인가에 응답하여 판독되도록 구성되는, 상기 식별하는 단계;
    상기 제1 메모리 셀을 판독하는 단계; 및
    상기 제1 섹션의 상기 제1 메모리 셀 및 상기 제2 섹션의 상기 제2 메모리 셀을 식별하는 것에 적어도 부분적으로 기초하여 상기 제1 메모리 셀을 판독하는 것과 동시에 상기 제2 메모리 셀을 판독하는 단계를 포함하는, 방법.
  32. 제31항에 있어서,
    상기 제1 메모리 셀은 상기 제2 메모리 셀과 다른 액세스 라인들과 결합된다고 결정하는 단계로서, 상기 제1 메모리 셀을 판독하는 것과 동시에 상기 제2 메모리 셀을 판독하는 단계는 상기 제1 메모리 셀이 상기 제2 메모리 셀과 다른 액세스 라인들과 결합된다고 결정하는 것에 적어도 부분적으로 기초하는, 상기 결정하는 단계를 더 포함하는, 방법.
  33. 제31항에 있어서,
    상기 제1 극성을 갖는 상기 제1 판독 펄스에 적어도 부분적으로 기초하여 상기 제1 극성을 갖는 제1 전압을 상기 제1 메모리 셀과 결합된 제1 디지트 라인에 인가하는 단계;
    상기 제2 극성을 갖는 상기 제2 판독 펄스에 적어도 부분적으로 기초하여 상기 제2 극성을 갖는 제2 전압을 상기 제2 메모리 셀과 결합된 제2 디지트 라인에 인가하는 단계를 더 포함하는, 방법.
  34. 제31항에 있어서,
    상기 제1 극성을 갖는 상기 제1 판독 펄스에 적어도 부분적으로 기초하여 상기 제2 극성을 갖는 제1 전압을 상기 제1 메모리 셀과 결합된 제1 디지트 라인에 인가하는 단계;
    상기 제2 극성을 갖는 상기 제2 판독 펄스에 적어도 부분적으로 기초하여 상기 제1 극성을 갖는 제2 전압을 상기 제2 메모리 셀과 결합된 제2 디지트 라인에 인가하는 단계를 더 포함하는, 방법.
  35. 제31항에 있어서, 상기 제1 극성은 상기 제1 메모리 셀의 섹션은 양극 판독 펄스로 판독되도록 구성되고 상기 제2 메모리 셀들의 섹션이 음극 판독 펄스로 판독하도록 구성되도록 상기 제2 극성에 반대되는, 방법.
  36. 전자 메모리 장치에 있어서,
    제1 메모리 셀 섹션 및 제2 메모리 셀 섹션을 갖는 메모리 타일로서, 상기 제1 섹션의 상기 메모리 셀들은 제1 극성을 갖는 제1 판독 펄스의 인가에 응답하여 판독되도록 구성되고, 상기 제2 섹션의 상기 메모리 셀들은 상기 제1 극성과 다른 제2 극성을 갖는 제2 판독 펄스의 인가에 응답하여 판독되도록 구성되는, 상기 메모리 타일;
    상기 메모리 타일의 상기 제1 메모리 셀 섹션과 결합되고 상기 제1 극성을 갖는 상기 제1 판독 펄스에 적어도 부분적으로 기초하여 상기 제1 메모리 셀 섹션의 하나의 메모리 셀의 논리 상태를 식별하도록 구성되는 제1 감지 컴포넌트; 및
    상기 메모리 타일의 상기 제2 메모리 셀 섹션과 결합되고 상기 제2 극성을 갖는 상기 제2 판독 펄스에 적어도 부분적으로 기초하여 상기 제2 메모리 셀 섹션의 하나의 메모리 셀의 논리 상태를 식별하도록 구성되는 제2 감지 컴포넌트를 포함하는, 전자 메모리 장치.
  37. 제36항에 있어서,
    상기 제1 섹션의 디지트 라인들과 결합된 제1 전압 소스로서, 상기 제1 전압 소스는 상기 제1 극성을 갖는 상기 제1 판독 펄스의 적어도 일부를 공급하도록 구성되는, 상기 제1 전압 소스; 및
    상기 제2 섹션의 디지트 라인들과 결합된 제2 전압 소스로서, 상기 제2 전압 소스는 상기 제2 극성을 갖는 상기 제2 판독 펄스의 적어도 일부를 공급하도록 구성된, 상기 제2 전압 소스를 더 포함하는, 전자 메모리 장치.
  38. 제36항에 있어서, 상기 메모리 타일의 메모리 셀은 상기 논리 상태를 나타내기 위해 이온들의 불균일한 분포를 사용하도록 구성된 칼코게나이드 물질로 형성되는, 전자 메모리 장치.
  39. 제36항에 있어서, 상기 제1 메모리 셀 섹션에 대한 하나 이상의 트림 파라미터들은 상기 제2 메모리 셀 섹션에 대한 하나 이상의 트림 파라미터들과 독립적인, 전자 메모리 장치.
  40. 제36항에 있어서, 상기 제1 감지 컴포넌트 및 상기 제2 감지 컴포넌트는 상기 메모리 타일의 풋프린트 아래에 위치되는, 전자 메모리 장치.
  41. 제36항에 있어서, 상기 메모리 타일은 하나 이상의 메모리 셀 데크를 포함하는, 전자 메모리 장치.
KR1020217021926A 2018-12-19 2019-12-13 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들 KR20210092838A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862782015P 2018-12-19 2018-12-19
US62/782,015 2018-12-19
US16/712,682 US11335402B2 (en) 2018-12-19 2019-12-12 Systems and techniques for accessing multiple memory cells concurrently
US16/712,682 2019-12-12
PCT/US2019/066202 WO2020131613A1 (en) 2018-12-19 2019-12-13 Systems and techniques for accessing multiple memory cells concurrently

Publications (1)

Publication Number Publication Date
KR20210092838A true KR20210092838A (ko) 2021-07-26

Family

ID=71096931

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217021926A KR20210092838A (ko) 2018-12-19 2019-12-13 다수의 메모리 셀들을 동시에 액세스하는 시스템들 및 기술들

Country Status (6)

Country Link
US (3) US11335402B2 (ko)
EP (1) EP3899947A4 (ko)
JP (1) JP7164723B2 (ko)
KR (1) KR20210092838A (ko)
CN (1) CN113196398A (ko)
WO (1) WO2020131613A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10985212B2 (en) * 2019-04-16 2021-04-20 Micron Technology, Inc. Multi-component cell architectures for a memory device
US11355209B2 (en) * 2020-07-10 2022-06-07 Micron Technology, Inc. Accessing a multi-level memory cell
US11417398B2 (en) 2020-12-01 2022-08-16 Micron Technology, Inc. Memory cells for storing operational data
US11475970B1 (en) 2021-06-03 2022-10-18 Micron Technology, Inc. Bipolar read retry
US20230266909A1 (en) * 2022-02-24 2023-08-24 Micron Technology, Inc. Operating memory die based on temperature data

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
ITRM20010524A1 (it) * 2001-08-30 2003-02-28 Micron Technology Inc Struttura a schiera di memoria flash.
US7778062B2 (en) * 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
US7123521B1 (en) * 2005-04-27 2006-10-17 Micron Technology, Inc. Random cache read
KR101360812B1 (ko) 2008-06-05 2014-02-11 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
JP5100554B2 (ja) * 2008-07-30 2012-12-19 株式会社東芝 半導体記憶装置
US8482955B2 (en) 2011-02-25 2013-07-09 Micron Technology, Inc. Resistive memory sensing methods and devices
JP2013114644A (ja) * 2011-12-01 2013-06-10 Fujitsu Ltd メモリモジュールおよび半導体記憶装置
US9406362B2 (en) * 2013-06-17 2016-08-02 Micron Technology, Inc. Memory tile access and selection patterns
US9484089B2 (en) * 2014-10-20 2016-11-01 Sandisk Technologies Llc Dual polarity read operation
US9704572B2 (en) 2015-03-20 2017-07-11 Sandisk Technologies Llc Sense amplifier with integrating capacitor and methods of operation
US10134470B2 (en) * 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) * 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US9799381B1 (en) 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10157670B2 (en) * 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
CN110088837B (zh) 2016-12-26 2023-04-25 索尼半导体解决方案公司 存储装置和控制方法
US20180277208A1 (en) 2017-03-27 2018-09-27 Sandisk Technologies Llc Methods and apparatus for programming barrier modulated memory cells
US10157667B2 (en) * 2017-04-28 2018-12-18 Micron Technology, Inc. Mixed cross point memory
US10269442B1 (en) * 2017-12-28 2019-04-23 Micron Technology, Inc. Drift mitigation with embedded refresh

Also Published As

Publication number Publication date
EP3899947A1 (en) 2021-10-27
JP7164723B2 (ja) 2022-11-01
US11335402B2 (en) 2022-05-17
US11705194B2 (en) 2023-07-18
JP2022512436A (ja) 2022-02-03
CN113196398A (zh) 2021-07-30
US20200202928A1 (en) 2020-06-25
EP3899947A4 (en) 2022-08-24
US20220336013A1 (en) 2022-10-20
US20240013833A1 (en) 2024-01-11
WO2020131613A1 (en) 2020-06-25

Similar Documents

Publication Publication Date Title
KR102219285B1 (ko) 임베디드 리프레시에 의한 드리프트 완화
KR102464273B1 (ko) 멀티-레벨 자가-선택 메모리 셀 프로그래밍 기술
US10803934B2 (en) Mixed cross point memory
EP3616202B1 (en) Programming enhancement in self-selecting memory
US10803939B2 (en) Techniques for programming a memory cell
JP7164723B2 (ja) 複数のメモリセルに同時にアクセスするためのシステムおよび技法
US11545625B2 (en) Tapered memory cell profiles
TWI775484B (zh) 用於支援存取多位階記憶體單元之方法及設備，以及非暫時性電腦可讀媒體
WO2019133325A1 (en) Polarity-conditioned memory cell write operations
KR102436908B1 (ko) 비대칭 전극 인터페이스를 구비한 메모리 셀
TW202203230A (zh) 讀取多位階記憶體單元
JP2023504167A (ja) メモリシステムに対する書き込み動作技術
CN114651308A (zh) 恢复存储器单元阈值电压
TWI847196B (zh) 用於程式化多位階自選擇記憶體單元之技術

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application