JP7164723B2 - 複数のメモリセルに同時にアクセスするためのシステムおよび技法 - Google Patents

Description

クロスリファレンス
本特許出願は、２０１９年１２月１３日に提出された、Ｐｉｏによる「ＳＹＳＴＥＭＳ ＡＮＤ ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＡＣＣＥＳＳＩＮＧ ＭＵＬＴＩＰＬＥ ＭＥＭＯＲＹ ＣＥＬＬＳ ＣＯＮＣＵＲＲＥＮＴＬＹ」という表題のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０６６２０２に対する優先権を主張するものであり、それは、２０１９年１２月１２日に提出された、Ｐｉｏによる「ＳＹＳＴＥＭＳ ＡＮＤ ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＡＣＣＥＳＳＩＮＧ ＭＵＬＴＩＰＬＥ ＭＥＭＯＲＹ ＣＥＬＬＳ ＣＯＮＣＵＲＲＥＮＴＬＹ」という表題の米国特許出願第１６／７１２，６８２号、および２０１８年１２月１９日に提出された、Ｐｉｏによる「ＳＹＳＴＥＭＳ ＡＮＤ ＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＡＣＣＥＳＳＩＮＧ ＭＵＬＴＩＰＬＥ ＭＥＭＯＲＹ ＣＥＬＬＳ ＣＯＮＣＵＲＲＥＮＴＬＹ」という表題の米国仮特許出願第６２／７８２，０１５号に対する優先権を主張するものであり、これらの各々が、本出願の譲受人に委譲されかつ全体が参照により明白に本明細書に組み込まれている。

以下は、概して、メモリセルにおけるプログラミング強化、およびより詳細には、自己選択メモリにおけるプログラミング強化に関する。

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイ、および同様のものなど、様々な電子デバイスに情報を格納するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって格納される。例えば、バイナリデバイスは、論理‘１’または論理‘０’によってしばしば表される２つの状態を有する。他のシステムでは、３つ以上の状態が格納される場合がある。格納された情報にアクセスするため、電子デバイスの構成要素は、メモリデバイス内の格納された状態を読み出す、または感知することができる。情報を格納するため、電子デバイスの構成要素は、メモリデバイス内の状態を書き込む、またはプログラムすることができる。

磁気ハードディスク、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、およびその他を含む、複数のタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、たとえ外部電源がなくても、それらの格納された論理状態を長期間にわたって維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、それらが外部電源によって定期的にリフレッシュされない限り、それらの格納された状態を経時的に失い得る。メモリデバイスを改善することは、いくつかある尺度の中でも、メモリセル密度を増大させること、読み出し／書き込み速度を増大させること、信頼性を増大させること、データ保持を増大させること、電力消費を低減すること、または製造費用を低減することを含み得る。

一部のメモリデバイスは、メモリセルのアレイを含む複数のメモリタイルを含み得る。各メモリタイルは、メモリタイルのメモリセルにアクセスするために使用され得る単一の行デコーダおよび単一の列デコーダを含み得る。一部のメモリタイルにおいては、単一のメモリセルのみが、アクセス動作中にアクセスされ得る。

本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする例となるメモリアレイを例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする例となるメモリアレイを例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする略図の例を例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリタイルの例を例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする略図の例を例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリタイルの例を例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする略図の例を例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする略図の例を例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする回路の例を例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリタイルの例を例証する図である。 本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリデバイスの例を例証する図である。 本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法を例証する図である。 本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法を例証する図である。 本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法を例証する図である。 本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法を例証する図である。 本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法を例証する図である。 本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法を例証する図である。

一部のメモリセルは、カルコゲナイド材料で形成され得、このカルコゲナイド材料は、電圧が印加されるとき、イオンをカルコゲナイド材料の片面の方へ移動させるか、または密集させる。時に自己選択メモリセルと称されるこれらのメモリセルは、論理状態（例えば、論理‘０’または論理‘１’）をメモリセルに格納するために、イオン移動または密集を利用し得る。カルコゲナイド材料の性質に起因して、自己選択メモリセルは、異なる極性のプログラミングパルスを使用してプログラムされ得、自己選択メモリセルは、異なる極性の読み出しパルスを使用して読み出され得る。多くのメモリタイルにおいて、単一のメモリセルのみが一度にアドレス指定可能であり、このことが欠点および制限をもたらす。アクセスパルスにおける異なる極性の使用は、自己選択メモリセルを含むメモリデバイスの機能においていくつかの利点を提供し得る。

メモリタイルの複数のメモリセルに同時にアクセスするための技法が提供される。メモリタイルは、行デコーダおよび列デコーダを使用してアドレス指定可能な複数の自己選択メモリセルを含み得る。メモリタイルの第１の自己選択メモリセルにアクセスするため、メモリコントローラは、第１の極性を有する第１のパルスを第１の自己選択メモリセルに印加し得る。メモリコントローラはまた、第１の極性とは異なる第２の極性を有する第２のパルスを使用して、第１の自己選択メモリセルにアクセスすることと同時にメモリタイルの第２の自己選択メモリセルにアクセスし得る。メモリコントローラは、メモリタイルの非選択の自己選択メモリセルのディスターバンスを緩和するために第１のパルスおよび第２のパルスの特性を決定し得る。そのようなメモリタイルにおいて、２つの自己選択メモリセルが同時に読み出され得るか、または２つの自己選択メモリセルが同時にプログラムされ得、あるいは、ある自己選択メモリセルが読み出され得、別の自己選択メモリセルが同時にプログラムされ得る。

図１は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリタイル１００の例を例証する。メモリデバイスは、複数のメモリタイル１００を含み得る。メモリタイル１００は、異なる状態を格納するようにプログラム可能であるメモリセル１０５を含む。各メモリセル１０５は、論理‘０’および論理‘１’で表される２つの状態を格納するようにプログラム可能であり得る。場合によっては、メモリセル１０５は、３つ以上の論理状態を格納するように構成される。

メモリタイル１００は、アクセス動作中にアドレス指定可能であるメモリセルのブロックを表し得る。メモリタイル１００は、アクセス動作中にメモリタイル１００の選択メモリセルをアドレス指定するための行デコーダ１２０および列デコーダ１３０を含み得る。一部のメモリ技術において、メモリタイル１００の単一のメモリセル１０５のみが一度にアクセス可能である。これは、複数のアクセス線（例えば、ワード線１１０および／またはディジット線１１５）が同じアクセス動作中にバイアスされる場合に発生し得る非選択のメモリセルに対するディスターバンスに起因する。同じアクセス動作持続期間中に同じメモリタイル１００の２つ以上のメモリセル１０５に同時にアクセスするためのシステムおよび技法が本明細書に提供される。

メモリタイル１００は、２次元（２Ｄ）メモリアレイが互いの上に形成される３次元（３Ｄ）メモリアレイであり得る。これは、２Ｄアレイと比較して単一のダイまたは基板に形成され得るメモリセルの数を増大させ得、ひいてはこれが、生産費用を低減させ得るか、またはメモリアレイの性能を増大させ得るか、またはその両方であり得る。図１に描写される例によると、メモリタイル１００は、２段のメモリセル１０５を含み、故に、３次元メモリアレイと見なされ得るが、段の数は２に限定されない。各段は、メモリセル１０５が各段にわたって互いとほぼ整列され得るように整列または位置付けられ得、メモリセルスタック１４５を形成する。

メモリセル１０５の各行は、アクセス線１１０およびアクセス線１１５に接続される。アクセス線１１０は、それぞれワード線１１０およびディジット線１１５としても知られ得る。ディジット線１１５は、ディジット線１１５としても知られ得る。ワード線およびディジット線、またはそれらの類似物への言及は、理解または動作を失うことなく置き換え可能である。ワード線１１０およびディジット線１１５は、アレイを作成するために、互いに対して実質的に垂直であり得る。メモリセルスタック１４５内の２つのメモリセル１０５は、ディジット線１１５などの共通の導電線を共有し得る。すなわち、ディジット線１１５は、上方メモリセル１０５の下部電極および下方メモリセル１０５の上部電極と電子通信状態にあり得る。他の構成が可能であり得、例えば、メモリセル１０５は、図３に関連したメモリセル１０５－ｃなど、非対称形状であり得る。

一般に、１つのメモリセル１０５は、ワード線１１０およびディジット線１１５などの２つの導電線の交差点に位置し得る。この交差点は、メモリセルのアドレスと称され得る。標的メモリセル１０５（すなわち、選択メモリセル）は、励起されたワード線１１０およびディジット線１１５の交差点に位置するメモリセル１０５であり得、すなわち、ワード線１１０およびディジット線１１５は、それらの交差点におけるメモリセル１０５を読み出す、またはこれに書き込むために、励起され得る。同じワード線１１０またはディジット線１１５と電子通信状態にある（例えば、接続される）他のメモリセル１０５は、非標的メモリセル１０５と称され得る。いくつかのメモリタイルにおいて、メモリタイル１００の他の非標的メモリセル１０５に対して発生し得るディスターバンスに起因して、単一のメモリセル１０５のみが、アクセス動作中に標的にされ得る。本開示において、単一のアクセス動作持続期間中にメモリタイル１００の２つ以上のメモリセルを標的とするためのシステムおよび技法が論じられる。

上で論じられるように、電極は、メモリセル１０５およびワード線１１０またはディジット線１１５に結合され得る。電極という用語は、導電体を指し得、また場合によっては、メモリセル１０５への電気接点として用いられ得る。電極は、メモリタイル１００の素子または構成要素間の導電経路を提供する、トレース、ワイヤ、導電線、導電層、または同様のものを含み得る。

読み出しおよび書き込みなどの動作は、ワード線１１０およびディジット線１１５を活性化または選択することによって、メモリセル１０５に対して実施され得、これは、電圧または電流をそれぞれの線に印加すること（例えば、読み出しパルス）を含み得る。ワード線１１０およびディジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、もしくは化合物など、導電材料で作製され得る。メモリセル１０５を選択する際、例えば、セレン（Ｓｅ）イオンの移動が、セルの論理状態を設定するために利用され得る。追加的または代替的に、他の導電材料のイオンが、セレン（Ｓｅ）イオンに加えて、またはその代わりに、移動し得る。

例えば、メモリセルは、セレンを含むメモリストレージ素子を含み得るメモリセル１０５に電気パルス（例えば、プログラミングパルス）を提供することによってプログラムされ得る。プログラミングパルスは、例えば、第１のアクセス線（例えば、ワード線１１０）または第２のアクセス線（例えば、ディジット線１１５）を介して提供され得る。プログラミングパルスを提供する際、イオンは、プログラミングパルスの極性および／またはメモリセル１０５の電流状態に応じて、メモリストレージ素子内を移動し得る。故に、メモリストレージ素子の第１の側面または第２の側面に対するイオンおよび／またはセレンの集中は、第１のアクセス線および第２のアクセス線によってメモリストレージ素子に印加される電圧の極性および／または大きさに少なくとも部分的に基づき得る。場合によっては、メモリストレージ素子は、非対称形状を有し得る。そのような非対称形状は、イオンを、メモリストレージ素子の１つの部分に、メモリストレージ素子の別の部分よりも密集させ得る。

セルを読み出すため、電圧（例えば、読み出しパルス）が、メモリセル１０５に印加され得、結果として生じる電流または電流が流れ始める閾値電圧は、論理‘１’または論理‘０’状態を表し得る。メモリストレージ素子の一方の端または他方の端におけるセレンイオンの密集は、抵抗率および／または閾値電圧に影響を及ぼし得、結果として、論理状態間のセル応答により大きい違いをもたらす。

メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なディジット線１１５を活性化する。故に、ワード線１１０およびディジット線１１５を活性化することによって、メモリセル１０５はアクセスされ得る。

アクセスの際、メモリセル１０５は、感知構成要素１２５によって読み出され得るか、または感知され得る。例えば、感知構成要素１２５は、メモリセル１０５にアクセスすることによって生成される信号に基づいて、メモリセル１０５の格納された論理状態を決定するように構成され得る。信号は、電圧または電流を含み得、感知構成要素１２５は、電圧センス増幅器、電流センス増幅器、または両方を含み得る。例えば、電圧が、（対応するワード線１１０およびディジット線１１５を使用して）メモリセル１０５に印加され得、結果として生じる電流の大きさは、メモリセル１０５の電気抵抗に依存し得る。同様に、電流が、メモリセル１０５に印加され得、電流を作成するための電圧の大きさは、メモリセル１０５の電気抵抗に依存し得る。感知構成要素１２５は、信号を検出および増幅するために様々なトランジスタまたは増幅器を含み得、これは、ラッチングと称され得る。メモリセル１０５の検出された論理状態は、次いで、入力／出力１３５として出力され得る。場合によっては、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の部分であり得る。または、感知構成要素１２５は、列デコーダ１３０もしくは行デコーダ１２０に接続され得るか、またはこれと電子通信状態にあり得る。

メモリセル１０５は、関連ワード線１１０およびディジット線１１５を同様に活性化することによって、プログラムされ得、または書き込まれ得、すなわち、論理値が、メモリセル１０５に格納され得る。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれるべきデータ、例えば、入力／出力１３５を受容し得る。自己選択メモリの場合、メモリセル１０５は、メモリストレージ素子に電流を流すことによって、書き込まれ得る（またはプログラムされ得る）。メモリセル１０５に書き込まれた論理状態（例えば、論理‘１’または論理‘０’）に応じて、セレンイオンは、メモリストレージ素子と接触している特定の電極において、またはその近くに密集し得る。例えば、メモリセル１０５の極性に基づいて、第１の電極における、またはその近くでのイオン密集は、論理‘１’状態を表す第１の閾値電圧を結果としてもたらし得、第２の電極における、またはその近くでのイオン密集は、論理‘０’状態を表す、第１の閾値電圧とは異なる第２の閾値電圧を結果としてもたらし得る。第１の閾値電圧と第２の閾値電圧との差は、図３を参照して説明されるものを含む、非対称であるメモリストレージ素子においてより顕著であり得る。

いくつかのメモリアーキテクチャにおいて、メモリセル１０５にアクセスすることは、格納された論理状態を劣化させる、または破壊し得、再書き込みまたはリフレッシュ動作が、元の論理状態をメモリセル１０５へ戻すために実施され得る。ＤＲＡＭにおいては、例えば、論理格納キャパシタは、感知動作中、部分的または完全に放電され得、格納された論理状態を破損させる。そのため、論理状態は、感知動作後に再書き込みされ得る。追加的に、単一のワード線１１０を活性化することは、行内のすべてのメモリセルの放電を結果としてもたらし得、故に、行内のすべてのメモリセル１０５が再書き込みされる必要があり得る。しかしながら、ＰＣＭおよび／または自己選択メモリなどの不揮発性メモリにおいては、メモリセル１０５にアクセスすることは、論理状態を破壊しないことがあり、故に、メモリセル１０５は、アクセス後に再書き込みを必要としない場合がある。

ＤＲＡＭを含むいくつかのメモリアーキテクチャは、それらが外部電源によって定期的にリフレッシュされない限り、それらの格納された状態を経時的に失い得る。例えば、荷電キャパシタは、漏れ電流により次第に放電されるようになり得、結果として、格納された情報の損失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高く、例えば、ＤＲＡＭでは１秒あたり数十回のリフレッシュ動作であり得、これは、著しい電力消費を結果としてもたらし得る。メモリアレイが大きくなればなるほど、増大した電力消費が、特に、バッテリなどの有限の電源に依存するモバイルデバイスでは、メモリアレイの展開または動作（例えば、電力供給、熱生成、材料制限など）を抑制し得る。以下に論じられるように、不揮発性ＰＣＭおよび／または自己選択メモリセルは、他のメモリアーキテクチャに対して改善した性能を結果としてもたらし得る有益な性質を有し得る。例えば、ＰＣＭおよび／または自己選択メモリは、ＤＲＡＭに匹敵する読み出し／書き込み速度をもたらし得るが、不揮発性であり、増大したセル密度を可能にし得る。

メモリコントローラ１４０は、様々な構成要素、例えば、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５を通じて、メモリセル１０５の動作（読み出し、書き込み、再書き込み、リフレッシュ、放電など）を制御し得る。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５のうちの１つまたは複数は、メモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行および列アドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリタイル１００の動作中に使用される様々な電圧または電流を生成および制御し得る。例えば、それは、１つまたは複数のメモリセル１０５にアクセスした後、ワード線１１０またはディジット線１１５に放電電圧を印加し得る。

一般に、本明細書内で論じられる印加された電圧または電流の振幅、形状、極性、または持続期間は、調整され得るか、または様々であり得、メモリタイル１００を動作することにおいて論じられる様々な動作によって異なり得る。さらには、メモリタイル１００内の１つ、複数、またはすべてのメモリセル１０５は、同時にアクセスされ得、例えば、メモリタイル１００の複数またはすべてのセルは、すべてのメモリセル１０５、またはメモリセル１０５の群が単一の論理状態に設定されるリセット動作中、同時にアクセスされ得る。

図２は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする例となるメモリアレイ２００を例証する。メモリアレイ２００は、図１を参照して説明されるメモリタイル１００の例であり得る。

メモリアレイ２００は、複数のメモリセル１０５－ａ、１０５－ｂなど、複数のワード線１１０－ａ、１１０－ｂ、および複数のディジット線１１５－ａ、１１５－ｂを含み得、これらは、図１を参照して説明されるメモリセル１０５、ワード線１１０、およびディジット線１１５の例であり得る。メモリセル１０５－ａは、上部電極２１０、下部電極２１５、および、カルコゲナイドメモリ構成要素と称され得るメモリストレージ素子２０５を含み得る。場合によっては、メモリセル１０５－ａは、自己選択メモリセルの例であり得る。

メモリアレイ２００のアーキテクチャは、交差点アーキテクチャと称され得る。それは、ピラー構造とも称され得る。例えば、図２に示されるように、ピラーは、第１の導電線（例えば、ワード線１１０－ａなどのアクセス線）および第２の導電線（例えば、ディジット線１１５－ａなどのアクセス線）と接触状態にあり得る。ピラーは、メモリセル１０５－ａを含み得、メモリセル１０５－ａは、第１の電極（例えば、上部電極２１０）、メモリストレージ素子２０５、および第２の電極（例えば、下部電極２１５）を含む。メモリストレージ素子２０５は、非対称形状であり得る。この非対称形状は、メモリセル１０５－ａの極性に応じてイオンを上部電極２１０または下部電極２１５に密集させ得る。上部電極２１０または下部電極２１５におけるイオン密集は、上に説明されるように、メモリセル１０５－ａのより正確な感知を可能にし得る。

図２に描写される交差点またはピラーアーキテクチャは、他のメモリアーキテクチャと比較して生産費用がより低い、比較的高密度のデータストレージを提供し得る。例えば、交差点アーキテクチャは、他のアーキテクチャと比較して、低減した面積、および故に増大したメモリセル密度を伴う、メモリセルを有し得る。例えば、このアーキテクチャは、４Ｆ^２メモリセル面積を有し得、Ｆは、３端子選択を伴うものなど、６Ｆ^２メモリセル面積を有する他のアーキテクチャと比較して、最小特徴サイズである。例えば、ＤＲＡＭは、各メモリセルのための選択構成要素として、３端子デバイスであるトランジスタを使用し得、ピラーアーキテクチャと比較してより大きいメモリセル面積を有し得る。

メモリストレージ素子２０５は、場合によっては、第１の導電線と第２の導電線との間、例えば、ワード線１１０－ａとディジット線１１５－ａとの間に、直列で接続され得る。メモリストレージ素子２０５は、上部電極２１０と下部電極２１５との間に位置し得、故に、メモリストレージ素子２０５は、ディジット線１１５－ａとワード線１１０－ａとの間に直列で位置し得る。他の構成が可能である。

メモリストレージ素子２０５は、カルコゲナイドメモリ構成要素と称され得るカルコゲナイド材料を含み得る。カルコゲナイドメモリ構成要素は、メモリセル１０５－ａに格納される論理状態を示すために、イオンの非均一分布を使用するように構成され得る。カルコゲナイドメモリ構成要素の閾値電圧は、メモリセル１０５－ａをプログラムするために使用されるパルスの極性に基づいて可変であり得る。例えば、第１の極性パルス（例えば、正極性）でプログラムされる自己選択メモリセルは、特定の抵抗および／または電気的性質、故に第１の閾値電圧を有し得る一方、第２の極性パルス（例えば、負極性）でプログラムされる自己選択メモリセルは、異なる抵抗および／または電気的性質、故に第２の閾値電圧を有し得る。カルコゲナイド材料のこれらの電気的特徴は、プログラミングパルスの極性、大きさ、および／または形状を含むプログラミングパルスの特性に基づいて発生するイオン移動における差によって引き起こされ得る。

例えば、イオンは、所与のメモリセルに印加されるプログラミングパルスの極性に応じて、特定の電極の方へ移動し得る。メモリセルに格納される論理状態は、カルコゲナイドメモリ構成要素内のイオンの分布に基づき得る。

セルプログラミングは、異なる論理状態を達成するために、カルコゲナイドメモリ構成要素の結晶構造または原子配位を利用し得る。例えば、結晶または非晶質原子配位を有する材料は、材料に印加されるプログラミングパルスにおける差に基づいて、異なる電気的性質を呈し得る。カルコゲナイドメモリ構成要素は、少なくとも２つの状態を有し得る。

場合によっては、カルコゲナイドメモリ構成要素は、セット状態およびリセット状態であり得る。セット状態は、低い電気抵抗を呈し得、場合によっては、結晶状態と称され得る。リセット状態は、高い電気抵抗を呈し得、非晶質状態と称され得る。メモリセル１０５－ａに印加される電圧（例えば、プログラミングパルス）は、故に、メモリストレージ素子２０５が特定の状態（例えば、セット状態またはリセット状態）に入ること、またはこれを維持することを引き起こし得る。印加された電圧（例えば、プログラミングパルス）の大きさおよび極性は、イオンの分布に影響を及ぼし得、故に、カルコゲナイド材料を使用して形成されるメモリストレージ素子２０５を含むメモリセル１０５－ａに格納される論理状態に影響を及ぼし得る。

メモリストレージ素子２０５の各々の状態は、それと関連付けられた閾値電圧を有し得、すなわち、電流は、閾値電圧が超過された後に流れる。故に、印加された電圧が閾値電圧未満である場合、電流は、メモリストレージ素子２０５を通って流れない場合がある。場合によっては、メモリストレージ素子２０５の状態のうちの１つは、閾値電圧を有さなくてもよく（すなわち、ゼロの閾値電圧）、故に、電流は、印加された電圧に応答して流れ得る。場合によっては、メモリストレージ素子２０５は、複数の異なる抵抗および複数の閾値電圧を結果としてもたらし得る３つ以上の状態を有し得る。そのような場合、メモリセル１０５－ａは、４つ以上の状態を有するように構成され得、また１ビット超のディジット論理データを格納するように構成され得る。

場合によっては、メモリストレージ素子２０５は、上部電極２１０または下部電極２１５における、またはその近くでのイオン密集を促進するために、非対称形状で構成され得る。例えば、メモリストレージ素子２０５は、台形プリズムの形状にあり得、メモリストレージ素子２０５の断面は、台形を含み得る。代替的に、メモリストレージ素子２０５は、錐台であり得る。錐台は、本明細書で使用される場合、上方部分が除去された円錐もしくはピラミッドの形状、またはその部分に類似した形状、あるいは、頂点より下の円錐もしくはピラミッドを遮断する第１の平面と、底部における、もしくは底部より上の第２の平面との間の円錐もしくはピラミッドの形状、またはその部分に類似した形状を含む。メモリストレージ素子２０５は、第１のアクセス線１１０－ａと第２のアクセス線１１５－ａとの間に直列構成で配置され得る。メモリストレージ素子２０５は、セレンを含む第１のカルコゲナイドガラスを含み得る。いくつかの例では、メモリストレージ素子２０５は、セレン、ヒ素（Ａｓ）、テルル（Ｔｅ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはアンチモン（Ｓｂ）のうちの少なくとも１つの組成物を含む。電圧がメモリストレージ素子２０５に印加されるとき、または、上部電極２１０と下部電極２１５との間に電圧差があるとき、イオンは、一方または他方の電極の方へ移動し得る。例えば、ＴｅおよびＳｅイオンは、正電極の方へ移動し得、ＧｅおよびＡｓイオンは、負電極の方へ移動し得る。メモリストレージ素子２０５は、セレクタデバイスとしての役割も果たし得る。このタイプのメモリアーキテクチャは、自己選択メモリ技術の例であり得る。

図３は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする略図３００の例を例証する。略図３００は、カルコゲナイド材料を含むメモリセル１０５－ｅに対する、プログラミングパルスの異なる極性および読み出しパルスの異なる極性の効果を例証し得る。メモリセル１０５－ｅは、メモリストレージ素子２０５－ａ、上部電極２１０－ａ、下部電極２１５－ａを含み得る。メモリセル１０５－ｅは、ワード線１１０－ｅおよびディジット線１１５－ｅと結合され得る。

略図３００－ａは、メモリセル１０５－ｅに対する異なる極性を有するプログラミングパルスの効果を例証する。正極性を有する（例えば、メモリセル１０５－ｅにわたる総電圧がゼロよりも大きい）第１のプログラミングパルス３０５がメモリセル１０５－ｅに印加される場合、メモリストレージ素子２０５－ａ内のイオンは、メモリストレージ素子２０５－ａおよび上部電極２１０－ａの界面近くに密集し得る。第１のプログラミングパルス３０５は、元素集中が上部電極２１０－ａの近位にある状態で、メモリストレージ素子２０５－ａ内の元素（例えば、イオンまたはセレンまたはセレンイオン）の非均一分布を生成し得る。正極性を有する第１のプログラミングパルス３０５を生成するため、第１の電圧がディジット線１１５－ｅに印加され得、第１の電圧よりも小さい第２の電圧が、ワード線１１０－ｅに印加され得る。

負極性を有する（例えば、メモリセル１０５－ｅにわたる総電圧がゼロよりも小さい）第２のプログラミングパルス３１０がメモリセル１０５－ｅに印加される場合、メモリストレージ素子２０５－ａ内のイオンは、メモリストレージ素子２０５－ａおよび下部電極２１５－ａの界面近くに密集し得る。第２のプログラミングパルス３１０は、元素集中が下部電極２１５－ａの近位にある状態で、メモリストレージ素子２０５－ａ内の元素（例えば、イオンまたはセレンまたはセレンイオン）の非均一分布を生成し得る。負極性を有する第２のプログラミングパルス３１０を生成するため、第１の電圧がワード線１１０－ｅに印加され得、第１の電圧よりも小さい第２の電圧が、ディジット線１１５－ｅに印加され得る。

略図３００－ｂは、メモリセル１０５－ｅに対する異なる極性を有する読み出しパルスの効果を例証する。メモリセル１０５－ｅを読み出すとき、メモリセル１０５－ｅに格納されているものとしてメモリコントローラによって識別される論理状態は、メモリストレージ素子２０５－ａ内の元素の分布、および読み出し動作中に印加されている読み出しパルスの極性に基づき得る。

例えば、メモリコントローラは、読み出し動作の部分として、正極性（例えば、メモリセル１０５－ｅにわたる総電圧がゼロよりも大きい）を有する第１の読み出しパルス３１５をメモリセル１０５－ｅに印加し得る。メモリセル１０５－ｅに格納されているものとしてメモリコントローラによって識別される論理状態は、メモリセル内のイオンの分布に基づき得る。メモリセル１０５－ｅが正極性プログラミングパルス（例えば、第１のプログラミングパルス３０５）によりプログラムされていた場合、メモリコントローラは、論理‘１’がメモリセル１０５－ｅに格納されていることを決定し得る。しかしながら、メモリセル１０５－ｅが負極性プログラミングパルス（例えば、第２のプログラミングパルス３１０）によりプログラムされていた場合、メモリコントローラは、論理‘０’がメモリセル１０５－ｅに格納されていることを決定し得る。

そのような現象は、メモリストレージ素子２０５－ａ内のイオンの分布がどのようにして印加されたパルスと相互作用するかが理由で発生し得る。読み出しパルスの正電圧が、イオンの集中の最も近くの電極（例えば、上部電極２１０または下部電極２１５）に印加される場合、メモリコントローラは、大量の電荷または高抵抗率を感知し得る。メモリコントローラは、大量の電荷を論理‘１’と識別し得る。読み出しパルスの正電圧が、イオンの集中から最も離れたところの電極（例えば、上部電極２１０または下部電極２１５）に印加される場合、メモリコントローラは、少量の電荷または低抵抗率を感知し得る。メモリコントローラは、少量の電荷を論理状態‘０’と識別し得る。

同じ原理が、負極性（例えば、メモリセル１０５－ｅにわたる総電圧がゼロよりも小さい）を有する第２の読み出しパルス３２０が、読み出し動作の部分として、メモリセル１０５－ｅに印加されるときに当てはまり得る。メモリセル１０５－ｅに格納されているものとしてメモリコントローラによって識別される論理状態は、メモリセル内のイオンの分布に基づき得る。メモリセル１０５－ｅが正極性プログラミングパルス（例えば、第１のプログラミングパルス３０５）によりプログラムされていた場合、メモリコントローラは、論理‘０’がメモリセル１０５－ｅに格納されていることを決定し得る。しかしながら、メモリセル１０５－ｅが負極性プログラミングパルス（例えば、第２のプログラミングパルス３１０）によりプログラムされていた場合、メモリコントローラは、論理‘１’がメモリセル１０５－ｅに格納されていることを決定し得る。

場合によっては、メモリコントローラは、データを、それがホストデバイスに出力される前に、反転させるように構成され得る。自己選択メモリセルに格納される論理状態を正しく識別するため、メモリコントローラは、メモリストレージ素子内のイオンの分布を知る必要があり得る。イオンの分布を識別するための１つのやり方は、自己選択メモリセルをプログラムするために使用されるプログラミングパルスの極性を知ることである。いくつかの場合において、メモリコントローラは、自己選択メモリセルをプログラムするために使用されるプログラミングパルスの極性、および自己選択メモリセルを読み出すための読み出しパルスの極性を識別し得る。メモリコントローラは、プログラミングパルスの極性および読み出しパルスの極性の両方に基づいて、自己選択メモリセルに格納される論理状態を識別し得る。いくつかの場合において、メモリタイルの特定のメモリセルに印加されるパルスの極性は、静的または準静的に構成され得る。特定のメモリセルへのパルスの極性が動的に構成される場合、メモリコントローラは、極性を識別するために追加の動作を実施し得る。

メモリコントローラは、同じ時に同じメモリタイル上のメモリセルに同時にアクセスするために、複数の極性のパルスを使用してアクセスされるという自己選択メモリセルの能力を利用するように構成され得る。単一のアクセス動作持続期間中に各メモリセルアクセスのためのアクセス線に印加される電圧は、メモリタイルの非選択のメモリセルに印加される電圧が、非選択のメモリセルのプログラミング閾値、読み出し閾値、または何らかの他のディスターバンス閾値を超越しないように構成され得る。実際には、アクセス動作中に異なるアクセス線に印加される電圧は、非選択のセルの場合は各々と負に干渉するが、メモリタイル上の選択メモリセルの場合は各々と建設的に干渉するように構成され得る。

図４は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリタイル４００の例を例証する。具体的には、図４は、メモリタイル４００上の２つのメモリセルが、同じアクセス動作持続期間中に同じタイプのアクセス動作を使用して同時にアクセスされることを例証する。例えば、メモリタイル４００内の任意の２つのメモリセルは、同時に読み出され得るか、またはメモリタイル４００内の任意の２つのメモリセルは、同時にプログラムされ得る。

メモリタイル４００は、複数のメモリセル４０５、４１０、複数のワード線１１０－ｆ、および複数のディジット線１１５－ｆを含む。メモリタイル４００は、どのようにして、第１の選択メモリセル４０５－ａが、第１の極性を有する第１のパルスを使用してアクセス（例えば、読み出しまたは書き込み）され得、また第２の選択メモリセル４０５－ｂが、第１の極性とは異なる第２の極性を有する第２のパルスを使用してアクセス（例えば、読み出しまたは書き込み）され得るかを例証し、選択メモリセル４０５は、同時にアクセス（例えば、読み出しまたは書き込み）される。メモリタイル４００はまた、複数の非選択のメモリセル４１０を含み得る。メモリセル４０５、４１０は、図１～図３を参照して説明されるメモリセル１０５の例であり得る。

メモリタイル４００と関連付けられたメモリコントローラ（図示せず）は、単一のアクセス動作持続期間中に読み出し動作または書き込み動作を使用して同時にアクセスするために第１の選択メモリセル４０５－ａおよび第２の選択メモリセル４０５－ｂを識別し得る。多くのメモリアーキテクチャにおいては、単一のメモリセルのみが、単一のアクセス動作持続期間中にアクセスされ得る。

メモリコントローラは、選択メモリセル４０５に印加するために、印加されるべきパルス（例えば、２つの読み出しパルスまたは２つのプログラミングパルス）の極性を選択し得る。各々の選択メモリセルのためのパルスの特定の極性は、選択メモリセル４０５の場所、選択メモリセル４０５のイオンの分布、選択メモリセル４０５、４０５－ｂをプログラムするために使用されるプログラミングパルスの特性（例えば、極性および他の特性）、またはそれらの組み合わせを含み得る様々な因子に基づいて選択され得る。メモリコントローラは、各々の選択メモリセル４０５、４０５－ｂがパルスの異なる極性を使用してアクセス（例えば、読み出しまたは書き込み）されることになることを決定し得る。例えば、第１の選択メモリセル４０５－ａが、正極性読み出しパルスで読み出されることになる場合、メモリコントローラは、第２の選択メモリセル４０５－ｂが、負極性読み出しパルスで読み出されることになることを決定し得る。別の例において、第１の選択メモリセル４０５－ａが、正極性プログラミングパルスでプログラムされることになる場合、メモリコントローラは、第２の選択メモリセル４０５－ｂが、負極性プログラミングパルスでプログラムされることになることを決定し得る。

メモリコントローラは、選択された極性および大きさを有するパルスを達成するように、ワード線１１０－ｆのバイアスおよびディジット線１１５－ｆのバイアスを制御し得る。例えば、正パルスは、＋Ｖａ（例えば、読み出しパルスの場合は＋Ｖｒ、またはプログラミングパルスの場合は＋Ｖｐであり、Ｖｒは、Ｖｐとは異なる）の大きさおよび極性を有し得、負パルスは、－Ｖａ（例えば、読み出しパルスの場合は－Ｖｒ、またはプログラミングパルスの場合は－Ｖｐであり、Ｖｒは、Ｖｐとは異なる）の大きさおよび極性を有し得る。Ｖａは、アクセス動作（例えば、読み出し動作または書き込み動作）中の選択メモリセルにわたる総電圧差を表し得る。メモリコントローラは、選択メモリセルにわたる電圧差が所望の極性および／または大きさであるように、それぞれのワード線１１０－ｆおよびディジット線１１５－ｆに対する電圧を制御し得る。場合によっては、メモリコントローラは、第１の選択メモリセル４０５のアクセス線のうちの１つをゼロボルトに保持し得、他のアクセス線をＶａの最大の大きさへバイアスし得る。そのような動作は、選択メモリセル４０５がアクセス（例えば、読み出しまたは書き込み）されることを引き起こすが、それはまた、Ｖａにバイアスされるアクセス線と結合される非選択のメモリセル４１０をディスターブし得る。非選択のメモリセル４１０は、メモリセルにわたる電圧差が、非選択のメモリセル４１０と関連付けられたプログラミング閾値、読み出し閾値、または何らかの他のディスターバンス閾値を超過するときにディスターブされ得る。

メモリコントローラは、パルス（例えば、Ｖａ）を、第１のアクセス線に印加される第１の電圧（例えば、＋Ｖａ／２）、および第２のアクセス線に印加される第２の電圧（例えば、－Ｖａ／２）に分割し得る。第１の電圧および電圧の組み合わせは、Ｖａの最大電圧差が選択メモリセル４０５に印加されることを結果としてもたらすことになる。メモリコントローラは、選択メモリセル４０５にわたって最大電圧差を達成するために、第１の電圧および第２の電圧の大きさ、極性、形状、またはそれらの組み合わせを識別し得る。

メモリコントローラは、選択メモリセル４０５に印加されているパルスの極性に基づいて各電圧の極性を決定し得る。例えば、パルス（例えば、読み出しパルスまたはプログラミングパルス）が正極性パルスである場合、メモリコントローラは、＋Ｖａ／２の正極性電圧を選択メモリセル４０５のディジット線１１５－ｆに、－Ｖａ／２の負極性電圧を選択メモリセル４０５のワード線１１０－ｆに印加し得る。

場合によっては、メモリコントローラは、パルス（Ｖａ）の大きさを２つのアクセス線の間で等しく分割し得る（例えば、Ｖａ／２が両方のアクセス線に印加される５０％－５０％分割）。他の場合において、メモリコントローラは、パルスを２つのアクセス線の間で不均等に分割し得る（例えば、５１％－４９％分割、６０％－４０％分割、６６％－３３％分割、７５％－２５％分割）。ここで示されるパーセンテージ分割は、例証の目的のためにすぎず、本開示を限定するものではない。

パルスを第１の電圧および第２の電圧に分割することは、非選択のメモリセル４１０にわたる電圧差が、非選択のメモリセル４１０のプログラミング閾値、読み出し閾値、または何らかの他のディスターブ閾値を超過する可能性を低減し得る。この様式では、メモリコントローラは、メモリタイル４００内の非選択のメモリセル４１０がディスターブされる可能性を低減し得る。例えば、メモリタイル４００は、各メモリセル４０５、４１０にわたって見られ得る電圧差がどのように、選択メモリセル４０５にアクセスする（例えば、読み出しまたは書き込み）ためにいくつかのアクセス線をバイアスすることに基づくかを例証する。

メモリタイル４００に示されるように、アクセス線に印加される電圧は、選択メモリセル４０５において互いと建設的に干渉するように構成され得る。そのようなものとして、第１の選択メモリセル４０５－ａは、アクセス動作持続期間中に正極性パルスを目にし、第２の選択メモリセル４０５－ｂは、アクセス動作中に負極性パルスを目にする。アクセス線に印加される電圧は、第１の選択メモリセル４０５－ａおよび第２の選択メモリセル４０５－ｂに同時にアクセスするために共に協力するように構成される。

メモリタイル４００に示されるように、アクセス線に印加される電圧はまた、非選択のメモリセル４１０のうちのいくつかにおいて互いと破壊的に干渉するように構成され得る。例えば、非選択のメモリセル４１０のうちのいくつかは、その非選択のメモリセルのアクセス線がアクセス動作（例えば、読み出し動作または書き込み動作）のために何らかの値へバイアスされるとしても、ゼロボルトの電圧差を目にし得る。電圧（例えば、第１の電圧および第２の電圧）を、互いと建設的および／または破壊的に干渉するようなやり方で構成することにより、選択メモリセル４０５とアクセス線を共有する非選択のメモリセル４１０がアクセス動作によってディスターブされる可能性は低減される。

アクセス線に印加される電圧はまた、メモリタイル内に建設的または破壊的干渉が発生しない場合、非選択のメモリセル４１０にわたって見られる電圧差がディスターブ閾値（例えば、プログラミング閾値または読み出し閾値）を満足しないように構成され得る。

場合によっては、メモリタイル４００の選択メモリセル４０５の両方が同じ極性のパルスを使用してアクセスされる場合、非選択のメモリセル４１０のうちのいくつかもまた、意図せずしてアクセスされ得る。例えば、正パルスが第１の選択メモリセル４０５－ａおよび第２の選択メモリセル４０５－ｂの両方にアクセスするために使用される場合、非選択のメモリセル４１０－ａ、４１０－ｂもまた、意図せずしてアクセスされ得る。そのような場合、アクセス線に印加される電圧は、選択された２つのメモリセルの代わりに４つのメモリセルにおいて互いに建設的に干渉し得る。

場合によっては、同時にアクセスされるように構成される選択メモリセル４０５は、共通のアクセス線を共有することができない。第１の選択メモリセル４０５－ａは、第２の選択メモリセル４０５－ｂと同じディジット線１１５－ｆまたはワード線１１０－ｆと結合されることができないことを意味する。そのような条件は、１つまたは複数の非選択のメモリセル４１０がアクセス動作中にディスターブされる可能性を増大させ得る。

メモリコントローラは、メモリセルの場所、選択メモリセル４０５のアクセス線、または選択メモリセル４０５がアクセス線を共有するかどうかに少なくとも部分的に基づいて、同時アクセス動作のための選択メモリセル４０５を識別するように構成され得る。場合によっては、メモリコントローラは、メモリセルが選択された後に選択メモリセル４０５が共通アクセス線を共有するかどうかを決定するように構成され得る。メモリコントローラが、選択メモリセル４０５が共通アクセス線を共有することを決定する場合、メモリコントローラは、選択メモリセル４０５のうちの１つのためのアクセス動作をキャンセルし得る。そのような場合、単一のアクセス動作持続期間中に実施されるアクセス動作は、単一のメモリセルのみにアクセスするために使用され得る。

場合によっては、メモリセルの任意の組み合わせが、同時にアクセスされ得る。そのような場合、メモリコントローラは、ホストデバイスから受信したコマンドに基づいて、単一のアクセス動作持続期間中にアクセスされるべきメモリセルを動的に選択するように構成され得る。ホストデバイスから受信される読み出しコマンドまたは書き込みコマンドを実施するためのレイテンシを減少させるため、メモリデバイスは、同じメモリタイル４００内で同時に２つ以上のメモリセル４０５にアクセスし得る。場合によっては、そのような同時アクセスは、コマンドを受信した後にホストデバイスに対して読み出しコマンドまたは書き込みコマンドを実行するためにメモリデバイスによって必要とされる合計時間を低減し得る。

同じタイプのアクセス動作（例えば、２つの読み出し動作または２つの書き込み動作）を使用してメモリタイル４００の２つのメモリセルに同時にアクセスすることに関して説明される原理は、より一般的には、アクセス動作の任意の組み合わせにも当てはまる。例えば、メモリコントローラは、図４に説明されるような同様の原理を使用して、同じタイル上で同時に、第１のメモリセルに書き込み、第２のメモリセルから読み出すように構成され得る。

図５は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする、メモリタイル内の非選択のメモリセルにおいて見られるアクセスパルスの略図５００の例を例証する。いくつかの状況において、メモリコントローラは、非選択のメモリセルをディスターブする２つのアクセスパルスを使用して、メモリタイルの２つのメモリセルにアクセスすることを望み得る。非選択のメモリセルをディスターブすることを防ぎながら、依然として、単一のアクセス動作持続期間中に２つの選択メモリセルにアクセスするため、メモリコントローラは、アクセスパルスのうちの１つを遅延させ得る。

略図５００の特徴は、図４を参照して説明されるメモリタイル４００に組み込まれ得る。略図５００を参照して説明されるアクセスパルスは、２つの読み出しパルスまたは２つのプログラミングパルスの例であり得る。

略図５００－ａは、アクセス動作中にメモリタイルの非選択のメモリセル（例えば、メモリタイル４００の非選択のメモリセル４１０）によって見られる電圧５０５－ａ、５１０－ａを例証する。略図５００－ａにおいて、電圧５０５－ａ、５１０－ａは、非選択のメモリセルがディスターブされることを防ぐために、互いと「破壊的に」干渉し得る。例えば、第１の電圧５０５－ａは、第１の極性および第１の大きさ（例えば、＋Ｖａ／２）を有し得、電圧５１０は、同じ極性、および場合によっては、同じ大きさ（例えば、＋Ｖａ／２）を有し得る。これら２つの電圧５０５－ａ、５１０－ａの組み合わせは、非選択のメモリセルのディスターブ閾値（例えば、プログラミング閾値または読み出し閾値または何らかの他の閾値）を満足することができない電圧差５１５を結果としてもたらし得る。場合によっては、２つの電圧５０５－ａ、５１０－ａの大きさおよび／または極性は、異なってもよいが、結果として生じる電圧差は、依然としてディスターブ閾値を満足することができない。

略図５００－ｂは、アクセス動作中にメモリタイルの非選択のメモリセル（例えば、メモリタイル４００の非選択のメモリセル４１０）によって見られる電圧５０５－ｂ、５１０－ｂを例証する。略図５００－ｂにおいて、電圧５０５－ｂ、５１０－ｂは、アクセス動作（例えば、読み出し動作または書き込み動作）中に非選択のメモリセルがディスターブされるようにするために、互いと「建設的に」干渉し得る。例えば、第１の電圧５０５－ｂは、第１の極性および第１の大きさ（例えば、＋Ｖａ／２）を有し得、電圧５１０－ｂは、異なる極性、および場合によっては、同じ大きさ（例えば、－Ｖａ／２）を有し得る。これら２つの電圧５０５－ｂ、５１０－ｂの組み合わせは、非選択のメモリセルのディスターブ閾値（例えば、プログラミング閾値または読み出し閾値または何らかの他の閾値）を満足する電圧差５２０を結果としてもたらし得る。場合によっては、２つの電圧５０５、５１０の大きさおよび／または極性は、異なってもよいが、結果として生じる電圧差は、依然としてディスターブ閾値を満足し得る。

メモリコントローラは、メモリタイルの２つの選択メモリセルのための２つのアクセスパルス（例えば、読み出し－読み出しパルス、プログラミング－プログラミングパルス、またはプログラミング－読み出しパルス）が１つまたは複数の非選択のメモリセルをディスターブし得るときを識別し得る。メモリコントローラは、様々な手段を使用してこの状況を識別し得る。場合によっては、メモリコントローラは、アクセスパルスの電圧を禁止された電圧組み合わせの既定のリストと比較し得る。場合によっては、メモリコントローラは、メモリセル場所、大きさ、および／またはアクセスパルスの極性を禁止された組み合わせの既定のリストと比較し得る。場合によっては、メモリコントローラは、非選択のメモリセルがディスターブされ得るかどうかを識別するために、各メモリセルについての相互作用を動的に決定し得る。

メモリコントローラは、非選択のメモリセルがディスターブされ得る可能性に基づいて、メモリタイルの選択メモリセルのうちの１つのためのアクセスパルスのうちの１つを遅延するように構成され得る。略図５００－ｃは、メモリコントローラが、第１の電圧５０５－ｃの後しばらくしてから発生するように第２の電圧５１０－ｃを遅延させる例を例証する。略図５００－ｄは、メモリコントローラが、第２の電圧５１０－ｄの後しばらくしてから発生するように第１の電圧５０５－ｄを遅延させる例を例証する。そのような様式でアクセスパルスをスタガすることによって、メモリコントローラは、非選択のメモリセルにわたって見られる電圧差５２０がディスターバンス閾値を満足することを防ぐように構成され得る。

場合によっては、遅延パルスは、初期パルスが完了した後に発生し得る。場合によっては、初期パルスおよび遅延パルスは、少なくとも部分的に重複し得る。メモリコントローラは、メモリセル場所、パルスの極性、パルスの大きさ、パルスの形状、またはそれらの組み合わせに基づいて、どのパルスが遅延されるかを選択し得る。例えば、それらのそれぞれの大きさおよび／または形状に基づいて、パルスの重複の第１のタイプは、パルスの重複の第２のタイプよりも、非選択のメモリセルのディスターバンスを結果として生じる可能性が低い場合がある。

場合によっては、プログラミング動作は、事前読み出し動作を伴い得る。そのような場合、２つのセルが同時にプログラムされる場合、プログラミング動作および事前読み出し動作の部分のみが遅延され得る。例えば、事前読み出し動作は、同時に発生し得るが、プログラミングパルスのうちの１つは遅延され得る。

図６は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリタイル６００の例を例証する。具体的には、図６は、メモリタイル６００上の２つのメモリセルが、同じアクセス動作持続期間中に異なるタイプのアクセス動作（例えば、読み出し動作および書き込み動作）を使用して同時にアクセスされることを例証する。例えば、第１の選択メモリセル６０５－ａが、アクセス動作持続期間中にプログラムされ得、第２の選択メモリセル６０５－ｂが、アクセス動作持続期間中に読み出され得るか、またはその逆も然りである。

メモリタイル６００は、複数のメモリセル６０５、６１０、複数のワード線１１０－ｇ、および複数のディジット線１１５－ｇを含む。メモリタイル６００は、どのようにして、第１の選択メモリセル６０５－ａが、第１の極性を有するプログラミングパルスを使用してプログラムされ得、また第２の選択メモリセル６０５－ｂが、第１の極性とは異なる第２の極性を有する読み出しパルスを使用して読み出され得るかを例証し、選択メモリセル６０５は、同時にアクセスされる。メモリタイル６００は、２つの異なるタイプのパルスが同時に使用されるという原理を例証する。メモリタイル６００はまた、複数の非選択のメモリセル６１０を含み得る。メモリタイル６００は、図１および図４を参照して説明されるメモリタイル１００および４００の例であり得る。メモリセル６０５、６１０は、図１～図４を参照して説明されるメモリセル１０５、４０５、４１０の例であり得る。

メモリタイル６００と関連付けられたメモリコントローラ（図示せず）は、メモリタイル４００のためのメモリコントローラと同様に動作し得る。例えば、メモリコントローラは、アクセスされるべきメモリセル（例えば、選択メモリセル６０５）を選択し得、選択メモリセル６０５に印加されるべきパルスの特性（例えば、大きさ、極性、または形状）を選択し得、識別されたパルスに基づいてアクセス線に印加するための電圧を決定し得、非選択のメモリセル６１０がディスターブされないことを確実にするための動作を実施し得、他の動作および機能を実施し得るか、またはそれらの組み合わせであり得る。

異なるアクセス動作が、同じアクセス持続期間中に同じメモリタイルに対して実施されるとき、異なるタイプのパルス間の差は、非選択のメモリセル６１０にディスターバンスを引き起こし得る。例えば、プログラミングパルスは、１つまたは複数の特性読み出しパルスとは異なる１つまたは複数の特性を有し得る。場合によっては、プログラミングパルスの大きさは、読み出しパルスの大きさよりも大きくてもよい。さらに、プログラミングパルスおよび読み出しパルスの形状における差は、書き込み動作および読み出し動作の両方が同じメモリタイル６００の異なるメモリセルに対して実施されるアクセス動作持続期間の少なくとも一部分の間、非選択のメモリセル６１０をディスターブする可能性を増大させ得る。

メモリコントローラは、パルスの特性を選択し、非選択のメモリセル６１０をディスターブする可能性を低減する様式で、アクセス線のための電圧へパルスを分割するように構成され得る。略図７００および８００は、メモリタイル内のプログラミングパルスと読み出しパルスとの間の相互作用に関連した問題およびソリューションを例証する。

図７は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする、メモリタイル内の非選択のメモリセルにおいて見られるアクセスパルスの略図７００の例を例証する。いくつかの状況において、メモリコントローラは、メモリタイルの第１のメモリセルを、同じメモリタイルの第２のメモリセルを読み出すことと同時に、アクセスプログラムすることを希望し得る。場合によっては、両方の動作を同時に実施することは、メモリタイルの非選択のメモリセルをディスターブし得る。非選択のメモリセルをディスターブすることを防ぎながら、依然として、単一のアクセス動作持続期間中に２つの選択メモリセルにアクセスするため、メモリコントローラは、様々な緩和動作を実施し得る。

略図７００の特徴は、図６を参照して説明されるメモリタイル６００に組み込まれ得る。略図７００を参照して説明されるアクセスパルスは、読み出しパルスおよびプログラミングパルスの例であり得る。

略図７００は、複数のアクセス動作持続期間７１５中にアクセス線に印加される、非選択のメモリセル（例えば、非選択のメモリセル６１０）によって見られる複数の電圧７０５、７１０を例証する。電圧７０５、７１０は、プログラミングパルスおよび読み出しパルスの部分であり得る。例えば、第１のアクセス動作持続期間７１５－ａ中、第１のプログラミング電圧７０５－ａは、メモリタイルの非選択のメモリセルと結合される第１のアクセス線（例えば、ワード線１１０－ｇまたはディジット線１１５－ｇ）に印加され得、第１の読み出し電圧７１０－ａは、メモリタイルの非選択のメモリセルと結合される第２のアクセス線（例えば、ワード線１１０－ｇまたはディジット線１１５－ｇ）に印加され得る。第１の読み出し電圧７１０－ａは、第１のアクセス動作持続期間７１５－ａ中に第１のプログラミング電圧７０５－ａと同時に印加され得る。

第１のアクセス動作持続期間７１５－ａ中、非選択のメモリセルによって見られる電圧差７２０は、非選択のメモリセルのディスターバンス閾値（例えば、プログラミング閾値、読み出し閾値、または他の閾値）を満足することができない場合がある。実際、第１のプログラミング電圧７０５－ａおよび第１の読み出し電圧７１０－ａは、互いと「破壊的に」干渉し、非選択のメモリセルがディスターブされることを防ぎ得る。

対照的な例において、第３のアクセス動作持続期間７１５－ｃ中、非選択のメモリセルによって見られる電圧差７２５は、非選択のメモリセルのディスターバンス閾値（例えば、プログラミング閾値、読み出し閾値、または他の閾値）を満足し得る。第３のプログラミング電圧７０５－ｃは、ディスターバンス閾値を満足する電圧差７２５を生み出すために、第３の読み出し電圧７１０－ｃの第２の極性（第１の極性とは異なる）および第２の大きさと連携する第１の極性および第１の大きさを有し得る。実際、第３のプログラミング電圧７０５－ｃおよび第３の読み出し電圧７１０－ｃは、互いと「建設的に」干渉し、非選択のメモリセルがディスターブされることを引き起こし得る。

メモリコントローラは、第３のアクセス動作持続期間７１５－ｃに例証されるもののようなシナリオにおいて、非選択のメモリセルがディスターブされることを防ぐために１つまたは複数の緩和動作を実施し得る。場合によっては、メモリコントローラは、非選択のメモリセルがディスターブされ得るアクセス動作持続期間中にプログラミング動作または読み出し動作のいずれかをキャンセルし得る。場合によっては、メモリコントローラは、非選択のメモリセルのディスターバンスの可能性を低減するか、またはこれを防ぐ電圧へとプログラミングパルスを分割し得る。プログラミングパルスおよび読み出しパルスは、異なる大きさおよび／または形状を有し得るため、メモリコントローラは、非選択のメモリセルのディスターバンスのリスクが緩和されるようなやり方で、そのような２つのパルスに大きさを分割し得る。場合によっては、メモリコントローラは、図５を参照して説明されるものと同様に、電圧のうちの１つを遅延させ得る。

場合によっては、メモリコントローラは、パルスを、不等分割（例えば、５０／５０分割ではない）に分割し得る。場合によっては、各パルスおよび／または電圧は、特定の形状を有し得る。例えば、第３のプログラミング電圧７０５－ｃは、階段形状または傾斜形状を有し得、第３の読み出し電圧７１０－ｃは、階段形状または傾斜形状を有し得る。そのような場合、メモリコントローラは、非選択のメモリセルにおいて見られる電圧差がディスターバンス閾値を満足しないように、傾斜または階段を一致させ得る。例えば、第３のプログラミング電圧７０５－ｃは、増大する傾斜形状であり得、第３の読み出し電圧７１０－ｃは、第３のアクセス動作持続期間７１５－ｃ中、減少する傾斜形状であり得る。

場合によっては、メモリコントローラは、非選択のメモリセルに対するディスターバンスを緩和するために、プログラミングパルス、読み出しパルス、および／またはそれらのパルスから生じる分割された電圧、の極性を選択し得る。場合によっては、メモリコントローラは、非選択のメモリセルに印加される２つの電圧の極性を異なる極性（例えば、一方は負、および一方は正）にさせ得る。

図８は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする、メモリタイル内の非選択のメモリセルにおいて見られるアクセスパルスの略図８００の例を例証する。略図は、第１の選択メモリセルが、第２の選択メモリセルが同じメモリタイル上で読み出されているのと同時にプログラムされるとき、非選択のメモリセルに対するディスターバンスを緩和するためのメモリコントローラによるプロセスを例証する。略図８００の特徴は、図６を参照して説明されるメモリタイル６００に組み込まれ得る。略図８００を参照して説明されるアクセスパルスは、読み出しパルスおよびプログラミングパルスの例であり得る。

略図は、メモリコントローラが、プログラミングパルスの極性に基づいて、メモリタイルのアクセス線に印加される読み出しパルス（およびこれから転じて、読み出し電圧）の極性を選択する例を例証する。プログラミングパルスの極性に基づいて読み出しパルスの極性を選択することによって、メモリコントローラは、メモリタイルの非選択のメモリセルに対するディスターバンスの可能性を緩和し得る。場合によっては、メモリコントローラは、読み出しパルスの極性に基づいて、プログラミングパルスの極性を選択し得る。

メモリコントローラは、選択メモリセルのためのプログラミングパルスの極性を識別し得る。メモリコントローラは、選択メモリセルの電流状態（例えば、選択メモリセルの電流イオン分布）に基づいてこの識別を行い得る。メモリコントローラは次いで、メモリタイル上の２つのメモリセルの同時書き込みおよび読み出しによってメモリタイルの非選択のメモリセルがディスターブされる可能性を最小限にするために、読み出しパルスの極性をプログラミングパルスの極性の反対であるように選択し得る。

例えば、略図８００は、複数のアクセス動作持続期間８１５中にアクセス線に印加される、非選択のメモリセル（例えば、非選択のメモリセル６１０）によって見られる複数の電圧８０５、８１０を例証する。電圧８０５、８１０は、プログラミングパルスおよび読み出しパルスの部分であり得る。各アクセス動作持続期間８１５中、メモリコントローラは、メモリタイルの非選択のメモリセルと結合される第１のアクセス線（例えば、ワード線１１０－ｇまたはディジット線１１５－ｇ）に印加されるプログラミング電圧８０５の極性を識別し得る。メモリコントローラはまた、プログラミングパルスの識別された極性に基づいて読み出し電圧８１０の極性を選択し得る。

例えば、メモリコントローラは、第１のアクセス動作持続期間８１５－ａ中に第１のプログラミング電圧８０５－ａが正極性を有することを識別し得る。メモリコントローラは、正極性を有するプログラミングパルスに基づいて、第１の読み出し電圧８１０－ａを、負極性を有するように選択し得る。実際、メモリコントローラは、選択メモリセルに対して新規データをプログラムするために使用されるプログラミングパルスの極性に基づいて、読み出しパルスの極性をトグルし得る。場合によっては、メモリコントローラは、読み出しパルスの極性に基づいて、プログラミングパルスの極性をトグルするように構成され得る。

図９は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートする回路９００の例を例証する。回路９００は、アクセス動作中のプログラミングパルスおよび／または読み出しパルスの極性を動的に修正するために使用される構成要素を例証する。

回路９００は、メモリセル９０５、ワード線１１０－ｈ、およびディジット線１１５－ｈを含み得る。正極性電圧源９１０および負極性電圧源９１５は、アクセス線（例えば、ワード線１１０－ｈまたはディジット線１１５－ｈ）に選択的に結合され得る。スイッチング構成要素９２０は、様々な電圧源９１０、９１５のうちの１つまたは複数をそれぞれのアクセス線に選択的に結合するように構成され得る。メモリセル９０５は、図１～図８を参照して説明されるメモリセル１０５、４０５、６０５の例であり得る。

電圧源９１０、９１５は、それらのそれぞれのアクセス線を電圧源と関連付けられた電圧振幅へバイアスするように構成され得る。場合によっては、各電圧源９１０、９１５は、複数の電圧振幅を出力するように構成される。例えば、正極性電圧源９１０は、プログラミングパルスと関連付けられた第１の電圧振幅、読み出しパルスと関連付けられた第２の電圧振幅、および／または異なる形状のパルスと関連付けられた複数の電圧振幅を出力するように構成され得る。場合によっては、各電圧源９１０、９１５は、単一の極性を有する単一の電圧振幅を出力するように構成される。そのような場合、アクセス線（例えば、ワード線１１０－ｈおよびディジット線１１５－ｈ）は、スイッチング構成要素９２０を使用して、２つの電圧源９１０、９１５よりも多くの電圧源と選択的に結合され得る。

例えば、ワード線１１０－ｈは、プログラミングパルスのための正極性電圧源、読み出しパルスのための正極性電圧源、プログラミングパルスのための負極性電圧源、読み出しパルスのための負極性電圧源、またはそれらの組み合わせに、結合するように構成され得る。場合によっては、単一の電圧源が、メモリセル９０５にアクセスするために使用されるパルスのすべて（例えば、大きさ、極性、および形状）を生成するように構成され得る。そのような場合、回路９００は、スイッチング構成要素９２０を含まなくてもよい。メモリコントローラはまた、アクセス動作中に電圧源９１０、９１５をアクセス線から隔離／分離するように構成され得る。

スイッチング構成要素９２０は、電圧源９１０、９１５とそれらのそれぞれのアクセス線との間に位置付けられる１つまたは複数のトランジスタであり得る。メモリコントローラは、トランジスタのゲート電圧を制御することによって様々な電圧源９１０、９１５を選択するように構成され得る。場合によっては、スイッチング構成要素９２０は、１つの電圧源のためのｐ型トランジスタおよび別の電圧源のためのｎ型トランジスタを含み得る。そのような場合、トランジスタのゲートは、１つの電圧源のみがアクセス線に一度に結合され得るように結びつけられ得る。場合によっては、両方のトランジスタが同じ型であってもよく、ゲートは一緒に結びつけられ得るが、ゲートのうちの一方は、インバータも含み得る。場合によっては、スイッチング構成要素９２０は、異なる構成要素間でトグルするように構成され得る。例えば、スイッチング構成要素９２０は、アクセスを正極性電圧源９１０または負極性電圧源９１５のいずれかと結合し得る。

回路９００はまた、スイッチング構成要素９３５を使用してディジット線１１５－ｈと選択的に結合される第１の感知構成要素９２５および第２の感知構成要素９３０を含み得る（時に、感知構成要素は、センス増幅器と称される）。第１の感知構成要素９２５は、正極性読み出しパルスがアクセス動作中に使用されるとき、メモリセル９０５の状態を感知するように構成され得る。第２の感知構成要素９３０は、負極性読み出しパルスがアクセス動作中に使用されるとき、メモリセル９０５の状態を感知するように構成され得る。

メモリコントローラは、メモリセル９０５に印加されている読み出しパルスの極性に基づいて、ディジット線１１５－ｈを感知構成要素９２５、９３０のうちの一方に選択的に結合するように構成され得る。メモリコントローラはまた、アクセス動作中に感知構成要素９２５、９３０のうちの一方からディジット線を隔離／分離するように構成され得る。場合によっては、単一の感知構成要素が、正極性および負極性読み出しパルスの両方を使用して感知するように構成され得る。そのような場合、回路９００は、スイッチング構成要素９３５を含まなくてもよい。感知構成要素は、図１を参照して説明される感知構成要素１２５の例であり得る。

スイッチング構成要素９３５は、感知構成要素９２５、９３０とそれらのディジットアクセス線１１５－ｈとの間に位置付けられる１つまたは複数のトランジスタであり得る。メモリコントローラは、トランジスタのゲート電圧を制御することによって様々な感知構成要素９２５、９３０を選択するように構成され得る。

場合によっては、スイッチング構成要素９３５は、感知構成要素のためのｐ型トランジスタおよび別の感知構成要素のためのｎ型トランジスタを含み得る。そのような場合、トランジスタのゲートは、１つの感知構成要素のみがアクセス線に一度に結合され得るように結びつけられ得る。場合によっては、両方のトランジスタが同じ型であってもよく、ゲートは一緒に結びつけられ得るが、ゲートのうちの一方は、インバータも含み得る。場合によっては、スイッチング構成要素９３５は、異なる構成要素間でトグルするように構成され得る。例えば、スイッチング構成要素９３５は、アクセスを感知構成要素９２５、９３０のいずれかと結合し得る。

１つの実施形態において、メモリデバイスは、メモリセル９０５、メモリセル９０５と結合されるディジット線１１５－ｈ、ディジット線１１５－ｈと結合される第１の感知構成要素９２５であって、第１の極性を有する第１の読み出しパルスに少なくとも部分的に基づいて、メモリセルに格納された論理状態を識別するように構成され得る、第１の感知構成要素９２５、およびディジット線１１５－ｈに結合される第２の感知構成要素９３０であって、第１の極性とは異なる第２の極性を有する第２の読み出しパルスに少なくとも部分的に基づいて、メモリセルに格納された論理状態を識別するように構成される、第２の感知構成要素９３０を含み得る。

上に説明されるメモリデバイスのいくつかの例において、ディジット線１１５－ｈと結合された第１の電圧源９１０、第１の極性を有する第１の読み出しパルスの少なくとも一部を供給するように構成された第１の電圧源９１０。上に説明されるデバイスまたはシステムのいくつかの例において、ディジット線９１５と結合された第２の電圧源９１５、第２の極性を有する第２の読み出しパルスの少なくとも一部を給するように構成された第２の電圧源９１５。

上に説明されるメモリデバイスのいくつかの例において、アクセス動作中、ディジット線１１５－ｈを第１の電圧源９１０または第２の電圧源９１５と選択的に結合するように構成されたスイッチング構成要素９２０。

上に説明されるメモリデバイスのいくつかの例において、読み出し動作中にメモリセル９０５に印加される読み出しパルスのタイプに少なくとも部分的に基づいて、第１の感知構成要素９２５または第２の感知構成要素９３０からの信号を選択的に出力するように構成されたスイッチング構成要素９３５。

上に説明されるメモリデバイスのいくつかの例において、メモリセル９０５は、論理状態を示すためにイオンの非均一分布を使用するように構成されるカルコゲナイド材料を含む。上に説明されるメモリデバイスのいくつかの例において、メモリセル９０５は、自己選択メモリセルであり得る。

図１０は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリタイル１０００の例を例証する。メモリタイル１０００は、静的または準静的に構成されるセミタイル１００５、１０１０を含み得る。セミタイル１００５、１０１０は、メモリタイル１０００の２つのメモリセルに同時にアクセスする技法を実装するために使用され得る。メモリタイル１０００は、図１、図４および図６を参照して説明されるメモリタイル１００、４００、６００の例であり得る。

複数の自己選択メモリセルを含むメモリタイルは、メモリセルのほぼどんなペアリングも同時にアクセスするように構成され得る。しかしながら、パルスの様々な組み合わせを使用してメモリセルの様々な組み合わせに動的にアクセスすることは、メモリコントローラの処理負荷を増大させ得る。同じメモリタイル内の２つのメモリセルに対して同時にアクセス動作を実施することが必要とされる処理を低減するため、メモリタイル１０００は、第１のセミタイル１００５および第２のセミタイル１０１０を含み得る。

第１のセミタイル１００５は、正極性読み出しパルスを使用して読み出されるように構成される複数のメモリセル１０１５を含み得る。第２のセミタイル１０１０は、負極性読み出しパルスを使用して読み出すように構成される複数のメモリセル１０２０を含み得る。メモリタイルは、複数のワード線１１０－ｉおよび複数のディジット線１１５－ｉを含み得る。そのような構成は、同じ読み出しパルスが所与のセミタイルのために毎回使用されることから、読み出し動作を実施することが必要とされる処理を低減し得る。加えて、そのような構成は、メモリタイル１０００を動作させるために必要とされる構成要素の量を減少させ得る（例えば、感知構成要素、スイッチング構成要素、電圧源、またはそれらの組み合わせの数を減少させ得る）。

メモリタイル１０００は、任意の様式で異なるセミタイルへ分けられ得る。場合によっては、メモリタイル１０００－ａは、ワード線１１０－ｉによってグループ化されるセミタイルを含み得る。第１のセミタイル１００５－ａが、ワード線１１０－ｉの第１のセットと電子通信状態にあるメモリセル１０１５－ａを含み、第２のセミタイル１０１０－ａが、第１のセットとは異なるワード線１１０－ｉの第２のセットと電子通信状態にあるメモリセル１０２０－ａを含む。場合によっては、メモリタイル１０００－ｂは、ディジット線１１５－ｉによってグループ化されるセミタイルを含み得る。第１のセミタイル１００５－ｂが、ディジット線１１５－ｉの第１のセットと電子通信状態にあるメモリセル１０１５－ｂを含み、第２のセミタイル１０１０－ｂが、第１のセットとは異なるディジット線１１５－ｉの第２のセットと電子通信状態にあるメモリセル１０２０－ｂを含む。

メモリタイル１０００のメモリセル１０１５、１０２０が読み出しパルスの特定の極性によって読み出されるように構成されるとしても、メモリセルの全メモリセル１０１５、１０２０は、正極性プログラミングパルスおよび負極性プログラミングパルスによってプログラムされるように構成され得る。そのような能力は、任意の所与のメモリセルにおけるイオンの分布を変化させるために必要とされ得る。

第１のメモリセルの読み出し動作および第２のメモリセルの読み出し動作を含むアクセス動作持続期間は、図４および図５を参照して説明されるように実施され得る。メモリコントローラは、単一のアクセス動作持続期間中に読み出されるべき第１のセミタイル１００５内のメモリセル１０１５および第２のセミタイル１０１０内のメモリセル１０２０を選択し得る。セミタイル構成において、同じアクセス線に結合される２つのメモリセルを読み出すことは、セミタイルが構成される方法が理由で、不可能な場合がある。

例えば、メモリタイル１０００－ａにおいて、第１のセミタイル１００５－ａのためのワード線１１０－ｉは、読み出し動作中に負極性電圧を有するように構成され得、第２のセミタイル１０１０－ａのためのワード線１１０－ｉは、読み出し動作中に負極性電圧を有するように構成され得る。メモリセルを読み出すため、それは、各セミタイル１００５－ａ、１０１０－ａのための対応するディジット線１１５－ｉが、その関連したワード線１１０－ｉと反対の極性を有する電圧へバイアスされ得ることを意味する。単一のディジット線１１５－ｉを、正極性電圧および負極性電圧の両方に同時にバイアスすることはできないため、セミタイル構成にある２つのメモリセルが同じアクセス動作持続期間中に読み出されることになる場合、それらは、共通のディジット線１１５－ｉまたは共通のワード線１１０－ｉを共有することはできない。場合によっては、メモリタイル１０００の任意の２つのメモリセルは、２つのメモリセルが共通のアクセス線（共通のワード線または共通のディジット線のいずれか）を共有しない限り、同時に読み出され得る。

メモリタイル１０００のセミタイル構成において、読み出しパルスの極性は、各セミタイルについて静的に構成される。例えば、第１のセミタイル１００５のメモリセル１０１５が、正極性読み出しパルスを使用して読み出され得、第２のセミタイル１０１０のメモリセル１０２０が、負極性読み出しパルスを使用して読み出され得るか、またはその逆も然りである。読み出しパルスのこのような静的構成が理由で、メモリコントローラは、メモリセルがどのセミタイル内にあるか、メモリセルの所望の論理状態、メモリセルの電流状態、またはメモリセルを読み出すために使用されることになる読み出しパルスの極性、またはそれらの組み合わせに基づいて、プログラミングパルスの極性を選択するように構成され得る。

例えば、メモリセル１０１５が正極性読み出しパルスを使用して読み出される第１のセミタイル１００５において、正極性プログラミングパルスがメモリセル１０１５に印加される場合、イオンの第１の分布が、メモリセル１０１５で発生し得、これは、正極性読み出しパルスが論理‘１’と解釈し得る。同様に、負極性プログラミングパルスがメモリセル１０１５に印加される場合、第１の分布とは異なるイオンの第２の分布が、メモリセル１０１５で発生し得、これは、正極性読み出しパルスが論理‘０’と解釈し得る。

逆に、メモリセル１０２０が負極性読み出しパルスを使用して読み出される第２のセミタイル１０１０において、正極性プログラミングパルスがメモリセル１０２０に印加される場合、イオンの第１の分布が、メモリセル１０２０で発生し得、これは、負極性読み出しパルスが論理‘０’と解釈し得る。同様に、負極性プログラミングパルスがメモリセル１０２０に印加される場合、イオンの第２の分布が、メモリセル１０２０で発生し得、これは、負極性読み出しパルスが論理‘１’と解釈し得る。そのような場合、論理‘１’は、異なる極性プログラミングパルスを使用して、異なるセミタイルのメモリセルに書き込まれる。例えば、論理‘１’は、正極性プログラミングパルスを使用して第１のセミタイル１００５に格納され、論理‘１’は、負極性プログラミングパルスを使用して第２のセミタイル１０１０に格納される。場合によっては、メモリコントローラは、感知された論理状態を、それが出力される前に反転させるように構成され得る。そのような場合、論理‘１’は、プログラミングパルスの同じ極性を使用して両方のセミタイルに格納され得る。

場合によっては、メモリコントローラは、書き込み動作中にプログラミングパルスを印加しなくてもよい。例えば、メモリセルがそこに格納される論理‘１’をすでに格納しており、書き込みコマンドが、次の所望の論理状態が論理‘１’であることを示す場合、メモリコントローラは、書き込み動作中に何の行動も起こさず、所望の値がメモリセルに書き込まれることを示し得る。

メモリタイル１０００のセミタイル構成において、プログラミングパルス、読み出しパルス、ビット遷移、またはそれらの組み合わせの様々な組み合わせが、メモリタイル１０００の非選択のメモリセルをディスターブし得る。これは、読み出しパルスの静的構成がアクセス動作の柔軟性のいくらかを低減することが理由で発生し得る。メモリコントローラは、セミタイル１００５、１０１０を有するメモリタイル１０００内で同時に発生し得るアクセス動作の「禁止された」組み合わせを識別するように構成され得る。アクセス動作の禁止された組み合わせは、メモリタイル１０００の非選択のメモリセルが、ディスターブ閾値（例えば、プログラミング閾値または読み出し閾値）を満足する電圧差を見るときに発生し得る。

表１は、メモリタイル１０００内の２つのメモリセルが同時にプログラムされる（例えば、第１のセミタイル１００５内の第１のメモリセル１０１５が、第２のセミタイル１０１０内の第２のメモリセル１０２０をプログラムすることと同時にプログラムされる）とき、メモリタイル１０００の非選択のメモリセルにわたって発生し得る電圧差を例証する。表１は、どのプログラミングビット遷移が、ディスターブ閾値を満足する電圧差を見るメモリタイル１０００の非選択のメモリセルを結果としてもたらし得るかを示す。

セミタイル構成において、メモリコントローラは、メモリタイル内の非選択のメモリセルがセミタイルレベルでディスターブされ得るかどうかを決定するように構成され得る。そのような構成は、同時書き込み動作を実施するための処理を低減し、それにより、電力消費を低減し、処理時間（例えば、レイテンシ）を低減し、またはそれらの組み合わせであり得る。いくつかの例において、メモリコントローラは、同時アクセス動作中に各セミタイルについてビット遷移を識別し得、また、メモリタイル内の非選択のメモリセルがビット遷移に基づいてディスターブされることになるかどうかを決定し得る。そのような例において、メモリコントローラは、書き込み動作の組み合わせが、メモリセルベースでメモリセルにおいて許容可能であるかどうかを確認する必要がない場合があるが、むしろ、セミタイルベースでセミタイルに対して確認し得る。場合によっては、メモリコントローラは、メモリ内に格納されたルックアップテーブルを使用してビット遷移を比較し得る。

１つまたは複数の非選択のメモリセルが、セミタイルを有する同じメモリタイル内で２つの書き込み動作を同時に実施することによってディスターブされ得ることを決定する際、メモリコントローラは、１つまたは複数のディスターバンス緩和動作を実施し得る。例えば、メモリコントローラは、書き込み動作のうちの一方をキャンセルし、現在の持続期間以外の後のアクセス動作持続期間中にそれを実施し得る。いくつかの例において、メモリコントローラは、同じアクセス動作持続期間内のプログラミングパルスのうちの１つを遅延させ得る。場合によっては、メモリコントローラは、２つの同時書き込み動作中にメモリセルに印加される１つまたは複数の電圧の形状を修正し得る。

表２は、メモリタイル１０００の第１のメモリセルが、メモリタイル１０００の第２のメモリセルを読み出すことと同時にプログラムされる（例えば、第１のセミタイル１００５内の第１のメモリセル１０１５が、第２のセミタイル１０１０内の第２のメモリセル１０２０を読み出すことと同時にプログラムされる）とき、メモリタイル１０００の非選択のメモリセルにわたって発生し得る電圧差を例証する。表２は、読み出しパルス極性と組み合わせてどのプログラミングパルス極性が、ディスターブ閾値を満足する電圧差を見るメモリタイル１０００の非選択のメモリセルを結果としてもたらし得るかを示す。

表２では、定義上は読み出しパルスの単一の極性のみが各セミタイルと関連付けられることが理由で、正極性読み出しパルスのみがセミタイル１００５について示され、負極性読み出しパルスのみがセミタイル１０１０について示される。場合によっては、各セミタイルに割り当てられる読み出しパルスの極性は、逆にされ得る。

セミタイル構成において、メモリコントローラは、同じメモリタイル１０００に対して読み出し動作および書き込み動作を同時に実施することによってメモリタイル内の非選択のメモリセルがセミタイルレベルでディスターブされ得るかどうかを決定するように構成され得る。そのようなセミタイル構成は、同時書き込み動作および読み出し動作を実施するための処理を低減し、それにより、電力消費を低減し、処理時間（例えば、レイテンシ）を低減し、またはそれらの組み合わせであり得る。いくつかの例において、メモリコントローラは、同時アクセス動作中に各セミタイルについてパルス極性および／またはビット遷移を識別し得、また、メモリタイル内の非選択のメモリセルがパルス極性および／またはビット遷移に基づいてディスターブされることになるかどうかを決定し得る。

そのような例において、メモリコントローラは、書き込み動作および読み出し動作の組み合わせが、メモリセルベースでメモリセルにおいて許容可能であるかどうかを確認する必要がない場合があるが、むしろ、セミタイルベースでセミタイルに対して確認し得る。場合によっては、メモリコントローラは、メモリ内に格納されたルックアップテーブルを使用してパルス極性および／またはパルス極性を比較し得る。

１つまたは複数の非選択のメモリセルが、セミタイルを有する同じメモリタイル内で２つの書き込み動作を同時に実施することによってディスターブされ得ることを決定する際、メモリコントローラは、１つまたは複数のディスターバンス緩和動作を実施し得る。例えば、メモリコントローラは、アクセス動作（読み出し動作または書き込み動作のいずれか）のうちの一方をキャンセルし、現在の持続期間以外の後のアクセス動作持続期間中にそれを実施し得る。いくつかの例において、メモリコントローラは、同じアクセス動作持続期間内のパルス（読み出しパルスまたはプログラミングパルスのいずれか）のうちの１つを遅延させ得る。場合によっては、メモリコントローラは、２つの同時アクセス動作中にメモリセルに印加される１つまたは複数の電圧の形状を修正し得る。

１つの実施形態において、メモリデバイスは、メモリセルの第１の区域（例えば、第１のセミタイル１００５）およびメモリセルの第２の区域（例えば、第２のセミタイル１０１０）を有するメモリタイル１０００であって、第１の区域のメモリセル１０１５が、第１の極性を有する第１の読み出しパルスの印加に応答して読み出されるように構成され、第２の区域のメモリセル１０２０が、第１の極性とは異なる第２の極性を有する第２の読み出しパルスの印加に応答して読み出されるように構成される、メモリタイル１０００と、メモリタイル１０００のメモリセルの第１の区域と結合され、第１の極性を有する第１の読み出しパルスに少なくとも部分的に基づいてメモリセルの第１の区域の１つのメモリセルの論理状態を識別するように構成される第１の感知構成要素（例えば、感知構成要素１１２０または１１５５）と、メモリタイルのメモリセルの第２の区域と結合され、第２の極性を有する第２の読み出しパルスに少なくとも部分的に基づいてメモリセルの第２の区域の１つのメモリセルの論理状態を識別するように構成される第２の感知構成要素（例えば、感知構成要素１１２０または１１５５）と、を含み得る。

上に説明されるメモリデバイスのいくつかの例において、第１の部分のディジット線１１５と結合された第１の電圧源（例えば、電圧源９１０、９１５）、第１の極性を有する第１の読み出しパルスの少なくとも一部分を供給するように構成された第１の電圧源（例えば、電圧源９１０、９１５）。上に説明されるデバイスまたはシステムのいくつかの例において、第２の部分のディジット線と結合された第２の電圧源（例えば、電圧源９１０、９１５）、第２の極性を有する第２の読み出しパルスの少なくとも一部分を供給するように構成された第２の電圧源（例えば、電圧源９１０、９１５）。

上に説明されるメモリデバイスのいくつかの例において、メモリタイル１０００のメモリセル１０１５、１０２０は、論理状態を示すためにイオンの非均一分布を使用するように構成されるカルコゲナイド材料で形成され得る。上に説明されるメモリデバイスのいくつかの例において、メモリセルの第１の部分のための１つまたは複数のトリムパラメータは、メモリセルの第２の部分のための１つまたは複数のトリムパラメータから独立していてもよい。

上に説明されるメモリデバイスのいくつかの例において、第１の感知構成要素（例えば、感知構成要素１１２０）および第２の感知構成要素（例えば、感知構成要素１１２０）は、メモリタイル１０００のフットプリント（例えば、フットプリント１１７０）の下に位置し得る。上に説明されるメモリデバイスのいくつかの例において、メモリタイル１０００は、メモリセルの２つ以上のデッキを含む。

図１１は、本開示の様々な例に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法をサポートするメモリデバイス１１００の例を例証する。メモリデバイス１１００は、複数のメモリタイルを含み得る。メモリデバイスの各メモリタイルは、２つ以上のセミタイルに分けられ得る。メモリデバイス１１００は、メモリタイルの少なくとも２つのメモリセルに対して同時にアクセス動作を実施するように構成される構成要素を例証する。

第１のメモリデバイス１１００－ａは、複数のメモリタイル１１０５を含み得、各メモリタイル１１０５は、正極性読み出しパルスによって読み出されるように構成される第１のセミタイル１１１０、および負極性読み出しパルスによって読み出されるように構成される第２のメモリタイル１１１５に分けられる。メモリタイル１１０５は、各セミタイル１１１０、１１１５と結合される感知構成要素１１２０を含み得る。感知構成要素１１２０は、そのセミタイルと関連付けられた読み出しパルスの極性に基づいてメモリセルの論理状態を識別するように構成され得る。

メモリタイル１１０５において、感知構成要素１１２０は、メモリセルのアレイのフットプリント１１３５の外側に位置付けられ得る。メモリタイル１１０５は、セミタイル１１１０、１１１５の両方のメモリセルをアドレス指定するように構成される行デコーダ１１２５および列デコーダ１１３０を含み得る。メモリタイル１１０５において、行デコーダ１１２５もしくは列デコーダ１１３０の少なくとも一方、または両方が、メモリセルのアレイのフットプリント１１３５の外側に位置付けられ得る。場合によっては、行デコーダ１１２５もしくは列デコーダ１１３０の少なくとも一方、または両方が、メモリセルのアレイの下、および／またはメモリセルのアレイのフットプリント１１３５内に位置付けられ得る。

第２のメモリデバイス１１００－ｂは、複数のメモリタイル１１４０を含み得、各メモリタイル１１４０は、正極性読み出しパルスによって読み出されるように構成される第１のセミタイル１１４５、および負極性読み出しパルスによって読み出されるように構成される第２のメモリタイル１１５０に分けられる。メモリタイル１１４０は、各セミタイル１１４５、１１５０と結合される感知構成要素１１５５を含み得る。感知構成要素１１５５は、そのセミタイルと関連付けられた読み出しパルスの極性に基づいてメモリセルの論理状態を識別するように構成され得る。メモリタイル１１４０において、感知構成要素１１５５は、メモリセルのアレイのフットプリント１１７０に位置付けられ得る。

そのような構成において、感知構成要素１１５５は、アレイの下の相補型金属酸化膜半導体（ＣＭＯＳ）に位置付けられ得る。メモリタイル１１４０は、セミタイル１１４５、１１５０の両方のメモリセルをアドレス指定するように構成される行デコーダ１１６０および列デコーダ１１６５を含み得る。メモリタイル１１４０において、行デコーダ１１６０もしくは列デコーダ１３０の少なくとも一方、または両方が、メモリセルのアレイの下、および／またはメモリセルのアレイのフットプリント１１７０内に位置付けられ得る。そのような構成において、行デコーダ１１６０もしくは列デコーダ１３０の少なくとも一方、または両方が、アレイの下のＣＭＯＳに位置付けられ得る。場合によっては、行デコーダ１１６０もしくは列デコーダ１１６５の少なくとも一方、または両方が、メモリセルのアレイのフットプリント１１７０の外側に位置付けられ得る。

メモリデバイス１１００のメモリタイル１１０５、１１４０は、図示されない構成要素を含み得る。場合によっては、メモリタイル１１０５、１１４０は、１つもしくは複数の電圧源、および／または、１つもしくは複数の電圧源をそれらのそれぞれのアクセス線に選択的に結合するように構成される１つもしくは複数のスイッチング構成要素を含み得る。例えば、メモリタイル１１０５、１１４０は、図９を参照して説明される構成要素のうちのいくつかまたはすべてを含み得る。感知構成要素がセミタイル全体と関連付けられるいくつかの場合において、メモリタイル１１０５、１１４０は、異なる感知構成要素をディジット線に選択的に結合するように構成されるスイッチング構成要素を含まなくてもよい。

図１２は、本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法１２００を例証するフローチャートを示す。方法１２００の動作は、メモリコントローラ１４０または本明細書に説明されるようなその構成要素によって実施され得る。いくつかの例において、メモリコントローラ１４０は、以下に説明される機能を実施するようにメモリデバイスの機能要素を制御するためにコードのセットを実行し得る。追加的または代替的に、メモリコントローラ１４０は、特殊目的ハードウェアを使用して以下に説明される機能の部分を実施し得る。

ブロック１２０５において、メモリコントローラ１４０は、読み出すメモリタイルの第１のメモリセルを識別し得る。１２０５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１２１０において、メモリコントローラ１４０は、読み出すメモリタイルの第２のメモリセルを識別し得る。１２１０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１２１５において、メモリコントローラ１４０は、第１のメモリセルを読み出すために第１の読み出しパルスの第１の極性、および第２のメモリセルを読み出すために第２の読み出しパルスの第２の極性を選択し得る。１２１５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１２２０において、メモリコントローラ１４０は、第１の読み出しパルスを使用して第１のメモリセルを読み出し得る。１２２０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１２２５において、メモリコントローラ１４０は、第１の極性および第２の極性を選択することに少なくとも部分的に基づいて、第１のメモリセルを読み出すことと同時に、第２の読み出しパルスを使用して第２のメモリセルを読み出し得る。１２２５の動作は、本明細書に説明される方法に従って実施され得る。

方法１２００を実施するための装置が説明される。本装置は、読み出すメモリタイルの第１のメモリセルを識別するための手段と、読み出すメモリタイルの第２のメモリセルを識別するための手段と、第１のメモリセルを読み出すために第１の読み出しパルスの第１の極性、および第２のメモリセルを読み出すために第２の読み出しパルスの第２の極性を選択するための手段と、第１の読み出しパルスを使用して第１のメモリセルを読み出すための手段と、第１の極性および第２の極性を選択することに少なくとも部分的に基づいて、第１のメモリセルを読み出すことと同時に、第２の読み出しパルスを使用して第２のメモリセルを読み出すための手段と、を含み得る。

上に説明される方法１２００および装置のいくつかの例において、第１の読み出しパルスの第１の極性は、第２の読み出しパルスの第２の極性の反対であり得る。上に説明される方法１２００および装置のいくつかの例は、第１の極性および第２の極性を選択することに少なくとも部分的に基づいて、第１のメモリセルおよび第２のメモリセルと結合されるアクセス線に同時に電圧を印加するためのプロセス、特徴、手段、または命令をさらに含み得、第１のメモリセルと同時に第２のメモリセルを読み出すことは、アクセス線に電圧を印加することに少なくとも部分的に基づき得る。

上に説明される方法１２００および装置のいくつかの例は、第１の読み出しパルスを、第１のアクセス線に印加するための第１の電圧および第２のアクセス線に印加するための第２の電圧に分割するためのプロセス、特徴、手段、または命令をさらに含み得、第１のアクセス線および第２のアクセス線が第１のメモリセルと結合される。上に説明される方法１２００および装置のいくつかの例は、第１の読み出しパルスの第１の極性に少なくとも部分的に基づいて第１の電圧の大きさおよび極性を識別するためのプロセス、特徴、手段、または命令をさらに含み得る。上に説明される方法１２００および装置のいくつかの例は、第１の読み出しパルスの第１の極性および第１の電圧に少なくとも部分的に基づいて、第１の電圧の大きさとは異なる第２の電圧の大きさ、および第１の電圧の極性とは異なる第２の電圧の極性を識別するためのプロセス、特徴、手段、または命令をさらに含み得、電圧を印加することは、分割することおよび識別することに少なくとも部分的に基づき得る。

上に説明される方法１２００および装置のいくつかの例は、第１のメモリセルを読み出すことと同時に第２のメモリセルを読み出すことに少なくとも部分的に基づいて、第１のメモリセルに格納される第１の論理状態および第２のメモリセルに格納される第２の論理状態を識別するためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１２００および装置のいくつかの例は、第１の極性を有する第１の読み出しパルスに少なくとも部分的に基づいて、第１のメモリセルを第１のタイプの感知構成要素に結合するためのプロセス、特徴、手段、または命令をさらに含み得る。上に説明される方法１２００および装置のいくつかの例は、第２の極性を有する第２のパルスに少なくとも部分的に基づいて、第２のメモリセルを、第１のタイプとは異なる第２のタイプの感知構成要素に結合するためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１２００および装置のいくつかの例において、第１の極性および第２の極性は、メモリタイルの第３のメモリセルにおいて第１の読み出しパルスまたは第２の読み出しパルスによって引き起こされる電圧差が、第３のメモリセルのプログラミング閾値を満足しないように選択され得る。

上に説明される方法１２００および装置のいくつかの例は、第１のメモリセルおよび第２のメモリセルが共通のアクセス線と結合され得ることを決定するためのプロセス、特徴、手段、または命令をさらに含み得、第１の極性および第２の極性は、第１のメモリセルおよび第２のメモリセルが共通のアクセス線と結合され得ることを決定することに少なくとも部分的に基づいて、同じであってもよい。

図１３は、本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法１３００を例証するフローチャートを示す。方法１３００の動作は、メモリコントローラ１４０または本明細書に説明されるようなその構成要素によって実施され得る。いくつかの例において、メモリコントローラ１４０は、以下に説明される機能を実施するようにメモリデバイスの機能要素を制御するためにコードのセットを実行し得る。追加的または代替的に、メモリコントローラ１４０は、特殊目的ハードウェアを使用して以下に説明される機能の部分を実施し得る。

ブロック１３０５において、メモリコントローラ１４０は、読み出すメモリタイルの第１のメモリセルを識別し得る。１３０５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１３１０において、メモリコントローラ１４０は、読み出すメモリタイルの第２のメモリセルを識別し得る。１３１０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１３１５において、メモリコントローラ１４０は、第１のメモリセルを読み出すために第１の読み出しパルスの第１の極性、および第２のメモリセルを読み出すために第２の読み出しパルスの第２の極性を選択し得る。１３１５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１３２０において、メモリコントローラ１４０は、第１の極性および第２の極性を選択することに少なくとも部分的に基づいて、第１のメモリセルおよび第２のメモリセルと結合されるアクセス線に同時に電圧を印加し得る。１３２０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１３２５において、メモリコントローラ１４０は、第１の読み出しパルスを使用して第１のメモリセルを読み出し得る。１３２５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１３３０において、メモリコントローラ１４０は、第１の極性および第２の極性を選択すること、およびアクセス線に電圧を印加することに少なくとも部分的に基づいて、第１のメモリセルを読み出すことと同時に、第２の読み出しパルスを使用して第２のメモリセルを読み出し得る。１３３０の動作は、本明細書に説明される方法に従って実施され得る。

図１４は、本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法１４００を例証するフローチャートを示す。方法１４００の動作は、メモリコントローラ１４０または本明細書に説明されるようなその構成要素によって実施され得る。いくつかの例において、メモリコントローラ１４０は、以下に説明される機能を実施するようにメモリデバイスの機能要素を制御するためにコードのセットを実行し得る。追加的または代替的に、メモリコントローラ１４０は、特殊目的ハードウェアを使用して以下に説明される機能の部分を実施し得る。

ブロック１４０５において、メモリコントローラ１４０は、書き込み動作を使用してプログラムするためにメモリタイルの第１のメモリセルを識別し得る。１４０５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１４１０において、メモリコントローラ１４０は、書き込み動作または読み出し動作を使用してアクセスするためにメモリタイルの第２のメモリセルを識別し得る。１４１０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１４１５において、メモリコントローラ１４０は、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが、アクセス動作持続期間中にメモリタイルにおいて許可されることを決定し得る。１４１５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１４２０において、メモリコントローラ１４０は、アクセス動作持続期間中にメモリタイルの第１のメモリセルをプログラムし得る。１４２０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１４２５において、メモリコントローラ１４０は、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが許可されることを決定することに少なくとも部分的に基づいて、アクセス動作持続期間中に第１のメモリセルをプログラムすることと同時にメモリタイルの第２のメモリセルにアクセスし得る。１４２５の動作は、本明細書に説明される方法に従って実施され得る。

方法１４００を実施するための装置が説明される。本装置は、書き込み動作を使用してプログラムするためにメモリタイルの第１のメモリセルを識別するための手段と、書き込み動作または読み出し動作を使用してアクセスするためにメモリタイルの第２のメモリセルを識別するための手段と、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが、アクセス動作持続期間中にメモリタイルにおいて許可されることを決定するための手段と、アクセス動作持続期間中にメモリタイルの第１のメモリセルをプログラムするための手段と、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが許可されることを決定することに少なくとも部分的に基づいて、アクセス動作持続期間中に第１のメモリセルをプログラムすることと同時にメモリタイルの第２のメモリセルにアクセスするための手段とを含み得る。

上に説明される方法１４００および装置のいくつかの例において、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることは、アクセス動作持続期間中に第１のプログラミングパルスを使用して第１のメモリセルをプログラムし、第１のメモリセルをプログラムすることと同時に、アクセス動作持続期間中に第２のプログラミングパルスを使用して第２のメモリセルをプログラムするためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１４００および装置のいくつかの例は、アクセス動作持続期間中にメモリタイルにおけるプログラミング閾値を超過する非選択のメモリセルに印加される電圧に少なくとも部分的に基づいて、アクセス動作持続期間中に第１のプログラミングパルスまたは第２のプログラミングパルスの印加を遅延するためのプロセス、特徴、手段、または命令をさらに含み得、アクセス動作持続期間中に第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることは、第１のプログラミングパルスを遅延することに少なくとも部分的に基づき得る。

上に説明される方法１４００および装置のいくつかの例は、書き込み動作中の第１のメモリセルの第１のビット遷移、および書き込み動作中の第２のメモリセルの第２のビット遷移を識別するためのプロセス、特徴、手段、または命令をさらに含み得る。上に説明される方法１４００および装置のいくつかの例は、第１のビット遷移および第２のビット遷移の組み合わせが、単一のアクセス動作持続期間中のメモリタイルにおけるプログラミング閾値を超過する非選択のメモリセルに印加される電圧を結果としてもたらすことを決定するためのプロセス、特徴、手段、または命令をさらに含み得、第１のプログラミングパルスまたは第２のプログラミングパルスの印加を遅延することは、第１のビット遷移および第２のビット遷移の組み合わせがプログラミング閾値を超過する非選択のメモリセルに印加される電圧を結果としてもたらすことを決定することに少なくとも部分的に基づき得る。

上に説明される方法１４００および装置のいくつかの例は、非選択のメモリセルに非選択のメモリセルのプログラミング閾値を超過する電圧を印加する第１のプログラミングパルスおよび第２のプログラミングパルスの組み合わせに少なくとも部分的に基づいて、単一のアクセス動作持続期間中に第１のプログラミングパルスまたは第２のプログラミングパルスを印加しないようにするためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１４００および装置のいくつかの例は、第１のメモリセルが第２のメモリセルとは異なるアクセス線と結合され得ることを決定するためのプロセス、特徴、手段、または命令をさらに含み得、アクセス動作持続期間中に第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることは、第１のメモリセルが第２のメモリセルとは異なるアクセス線と結合され得ることを決定することに少なくとも部分的に基づき得る。

上に説明される方法１４００および装置のいくつかの例において、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることは、アクセス動作持続期間中にプログラミングパルスを使用して第１のメモリセルをプログラムし、第１のメモリセルをプログラムすることと同時に、アクセス動作持続期間中に読み出しパルスを使用して第２のメモリセルを読み出すためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１４００および装置のいくつかの例は、アクセス動作持続期間中に第１のメモリセルに印加されるプログラミングパルスの特性に少なくとも部分的に基づいて、アクセス動作持続期間中に第２のメモリセルに印加される読み出しパルスの極性を選択するためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１４００および装置のいくつかの例において、プログラミングパルスの特性は、プログラミングパルスの極性、プログラミングパルスが印加され得る場所、プログラミングパルスと関連付けられるビット遷移、またはそれらの組み合わせであり得る。

上に説明される方法１４００および装置のいくつかの例は、負極性を有する読み出しパルスに少なくとも部分的に基づいて、第２のメモリセルから読み出されるデータを反転させるためのプロセス、特徴、手段、または命令をさらに含み得る。上に説明される方法１４００および装置のいくつかの例は、反転されたデータを出力するためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１４００および装置のいくつかの例は、アクセス動作持続期間中にメモリタイルにおけるプログラミング閾値を超過する非選択のメモリセルに印加される電圧に少なくとも部分的に基づいて、アクセス動作持続期間中にプログラミングパルスまたは読み出しパルスの印加を遅延するためのプロセス、特徴、手段、または命令をさらに含み得、アクセス動作持続期間中に第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることは、プログラミングパルスまたは読み出しパルスを遅延することに少なくとも部分的に基づき得る。

上に説明される方法１４００および装置のいくつかの例は、プログラミングパルスおよび読み出しパルスの組み合わせが、アクセス動作持続期間中のメモリタイルにおけるプログラミング閾値を超過する非選択のメモリセルに印加される電圧を結果としてもたらすことを決定するためのプロセス、特徴、手段、または命令をさらに含み得、プログラミングパルスまたは読み出しパルスを遅延することは、プログラミングパルスおよび読み出しパルスの組み合わせがプログラミング閾値を超過する非選択のメモリセルに印加される電圧を結果としてもたらすことを決定することに少なくとも部分的に基づき得る。

上に説明される方法１４００および装置のいくつかの例は、非選択のメモリセルに非選択のメモリセルのプログラミング閾値を超過する電圧を印加するプログラミングパルスおよび読み出しパルスの組み合わせに少なくとも部分的に基づいて、アクセス動作持続期間中にプログラミングパルスまたは読み出しパルスを印加しないようにするためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１４００および装置のいくつかの例は、電圧がプログラミング閾値を満足しないことを識別することに少なくとも部分的に基づき得る、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが許可され得ることを決定するためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１４００および装置のいくつかの例は、電圧がプログラミング閾値を満足しないことを識別することに少なくとも部分的に基づき得る、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが許可され得ることを決定するためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１４００および装置のいくつかの例は、組み合わせをセットと比較することに少なくとも部分的に基づき得る、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが許可され得ることを決定するためのプロセス、特徴、手段、または命令をさらに含み得る。

図１５は、本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法１５００を例証するフローチャートを示す。方法１５００の動作は、メモリコントローラ１４０または本明細書に説明されるようなその構成要素によって実施され得る。いくつかの例において、メモリコントローラ１４０は、以下に説明される機能を実施するようにメモリデバイスの機能要素を制御するためにコードのセットを実行し得る。追加的または代替的に、メモリコントローラ１４０は、特殊目的ハードウェアを使用して以下に説明される機能の部分を実施し得る。

ブロック１５０５において、メモリコントローラ１４０は、書き込み動作を使用してプログラムするためにメモリタイルの第１のメモリセルを識別し得る。１５０５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１５１０において、メモリコントローラ１４０は、書き込み動作または読み出し動作を使用してアクセスするためにメモリタイルの第２のメモリセルを識別し得る。１５１０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１５１５において、メモリコントローラ１４０は、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが、アクセス動作持続期間中にメモリタイルにおいて許可されることを決定し得る。１５１５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１５２０において、メモリコントローラ１４０は、アクセス動作持続期間中に第１のプログラミングパルスを使用してメモリタイルの第１のメモリセルをプログラムし得る。１５２０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１５２５において、メモリコントローラ１４０は、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが許可されることを決定することに少なくとも部分的に基づいて、第１のメモリセルをプログラムすることと同時に、アクセス動作持続期間中に第２のプログラミングパルスを使用してメモリタイルの第２のメモリセルをプログラムし得る。１５２５の動作は、本明細書に説明される方法に従って実施され得る。

図１６は、本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法１６００を例証するフローチャートを示す。方法１６００の動作は、メモリコントローラ１４０または本明細書に説明されるようなその構成要素によって実施され得る。いくつかの例において、メモリコントローラ１４０は、以下に説明される機能を実施するようにメモリデバイスの機能要素を制御するためにコードのセットを実行し得る。追加的または代替的に、メモリコントローラ１４０は、特殊目的ハードウェアを使用して以下に説明される機能の部分を実施し得る。

ブロック１６０５において、メモリコントローラ１４０は、書き込み動作を使用してプログラムするためにメモリタイルの第１のメモリセルを識別し得る。１６０５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１６１０において、メモリコントローラ１４０は、書き込み動作または読み出し動作を使用してアクセスするためにメモリタイルの第２のメモリセルを識別し得る。１６１０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１６１５において、メモリコントローラ１４０は、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが、アクセス動作持続期間中にメモリタイルにおいて許可されることを決定し得る。１６１５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１６２０において、メモリコントローラ１４０は、アクセス動作持続期間中にプログラミングパルスを使用してメモリタイルの第１のメモリセルをプログラムし得る。１６２０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１６２５において、メモリコントローラ１４０は、アクセス動作持続期間中に第１のメモリセルに印加されるプログラミングパルスの特性に少なくとも部分的に基づいて、アクセス動作持続期間中に第２のメモリセルに印加される読み出しパルスの極性を選択し得る。１６２５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１６３０において、メモリコントローラ１４０は、第１のメモリセルをプログラムすることと同時に第２のメモリセルにアクセスすることが許可されることを決定することに少なくとも部分的に基づいて、第１のメモリセルをプログラムすることと同時に、アクセス動作持続期間中に読み出しパルスを使用してメモリタイルの第２のメモリセルを読み出し得る。１６３０の動作は、本明細書に説明される方法に従って実施され得る。

図１７は、本開示の実施形態に従う、複数のメモリセルに同時にアクセスするためのシステムおよび技法のための方法１７００を例証するフローチャートを示す。方法１７００の動作は、メモリコントローラ１４０または本明細書に説明されるようなその構成要素によって実施され得る。いくつかの例において、メモリコントローラ１４０は、以下に説明される機能を実施するようにメモリデバイスの機能要素を制御するためにコードのセットを実行し得る。追加的または代替的に、メモリコントローラ１４０は、特殊目的ハードウェアを使用して以下に説明される機能の部分を実施し得る。

ブロック１７０５において、メモリコントローラ１４０は、読み出されるべきメモリタイルの第１の区域の第１のメモリセルを識別し得、メモリタイルの第１の区域内のメモリセルは、第１の極性を有する第１の読み出しパルスの印加に応答して読み出されるように構成される。１７０５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１７１０において、メモリコントローラ１４０は、読み出すメモリタイルの第２の区域の第２のメモリセルを識別し得、メモリタイルの第２の区域内のメモリセルは、第１の極性とは異なる第２の極性を有する第２の読み出しパルスの印加に応答して読み出されるように構成される。１７１０の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１７１５において、メモリコントローラ１４０は、第１のメモリセルを読み出し得る。１７１５の動作は、本明細書に説明される方法に従って実施され得る。

ブロック１７２０において、メモリコントローラ１４０は、第１の区域の第１のメモリセルおよび第２の区域の第２のメモリセルを識別することに少なくとも部分的に基づいて、第１のメモリセルを読み出すことと同時に第２のメモリセルを読み出し得る。１７２０の動作は、本明細書に説明される方法に従って実施され得る。

方法１７００を実施するための装置が説明される。本装置は、読み出されるべきメモリタイルの第１の区域の第１のメモリセルを識別するための手段であって、メモリタイルの第１の区域内のメモリセルが、第１の極性を有する第１の読み出しパルスの印加に応答して読み出されるように構成される、手段と、読み出すメモリタイルの第２の区域の第２のメモリセルを識別するための手段であって、メモリタイルの第２の区域内のメモリセルが、第１の極性とは異なる第２の極性を有する第２の読み出しパルスの印加に応答して読み出されるように構成される、手段と、第１のメモリセルを読み出すための手段と、第１の区域の第１のメモリセルおよび第２の区域の第２のメモリセルを識別することに少なくとも部分的に基づいて、第１のメモリセルを読み出すことと同時に第２のメモリセルを読み出すための手段とを含み得る。

上に説明される方法１７００および装置のいくつかの例は、第１のメモリセルが第２のメモリセルとは異なるアクセス線と結合され得ることを決定するためのプロセス、特徴、手段、または命令をさらに含み得、第１のメモリセルを読み出すことと同時に第２のメモリセルを読み出すことは、第１のメモリセルが第２のメモリセルとは異なるアクセス線と結合され得ることを決定することに少なくとも部分的に基づき得る。

上に説明される方法１７００および装置のいくつかの例は、第１の極性を有する第１の読み出しパルスに少なくとも部分的に基づいて、第１の極性を有する第１の電圧を第１のメモリセルと結合される第１のディジット線に印加するためのプロセス、特徴、手段、または命令をさらに含み得る。上に説明される方法１７００および装置のいくつかの例は、第２の極性を有する第２の読み出しパルスに少なくとも部分的に基づいて、第２の極性を有する第２の電圧を第２のメモリセルと結合される第２のディジット線に印加するためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１７００および装置のいくつかの例は、第１の極性を有する第１の読み出しパルスに少なくとも部分的に基づいて、第２の極性を有する第１の電圧を第１のメモリセルと結合される第１のディジット線に印加するためのプロセス、特徴、手段、または命令をさらに含み得る。上に説明される方法１７００および装置のいくつかの例は、第２の極性を有する第２の読み出しパルスに少なくとも部分的に基づいて、第１の極性を有する第２の電圧を第２のメモリセルと結合される第２のディジット線に印加するためのプロセス、特徴、手段、または命令をさらに含み得る。

上に説明される方法１７００および装置のいくつかの例において、第１の極性は、メモリセルの第１の区域が、正極性読み出しパルスで読み出されるように構成され得、メモリセルの第２の区域が、負極性読み出しパルスで読み出されるように構成され得るように、第２の極性と反対であり得る。

電子メモリ装置が説明される。本装置は、メモリセル、メモリセルと結合されるディジット線、ディジット線と結合される第１の感知構成要素であって、第１の極性を有する第１の読み出しパルスに少なくとも部分的に基づいて、メモリセルに格納された論理状態を識別するように構成され得る、第１の感知構成要素、およびディジット線と結合される第２の感知構成要素であって、第１の極性とは異なる第２の極性を有する第２の読み出しパルスに少なくとも部分的に基づいて、メモリセルに格納された論理状態を識別するように構成される、第２の感知構成要素を含み得る。

いくつかの例において、本装置は、ディジット線と結合される第１の電圧源であって、第１の極性を有する第１の読み出しパルスの少なくとも一部を供給するように構成される、第１の電圧源と、ディジット線と結合される第２の電圧源であって、第２の極性を有する第２の読み出しパルスの少なくとも一部を供給するように構成される、第２の電圧源とを含み得る。いくつかの例において、本装置は、アクセス動作中、ディジット線を第１の電圧源または第２の電圧源と選択的に結合するように構成されるスイッチング構成要素を含み得る。

いくつかの例において、本装置は、読み出し動作中にメモリセルに印加される読み出しパルスのタイプに少なくとも部分的に基づいて、第１の感知構成要素または第２の感知構成要素からの信号を選択的に出力するように構成されるスイッチング構成要素を含み得る。いくつかの例において、メモリセルは、論理状態を示すためにイオンの非均一分布を使用するように構成されるカルコゲナイド材料を含む。いくつかの例において、メモリセルは、自己選択メモリセルである。

電子メモリ装置が説明される。いくつかの例において、本装置は、メモリセルの第１の区域およびメモリセルの第２の区域を有するメモリタイルであって、第１の区域のメモリセルが、第１の極性を有する第１の読み出しパルスの印加に応答して読み出されるように構成され、第２の区域のメモリセルが、第１の極性とは異なる第２の極性を有する第２の読み出しパルスの印加に応答して読み出されるように構成される、メモリタイルと、メモリタイルのメモリセルの第１の区域と結合され、第１の極性を有する第１の読み出しパルスに少なくとも部分的に基づいてメモリセルの第１の区域の１つのメモリセルの論理状態を識別するように構成される第１の感知構成要素と、メモリタイルのメモリセルの第２の区域と結合され、第２の極性を有する第２の読み出しパルスに少なくとも部分的に基づいてメモリセルの第２の区域の１つのメモリセルの論理状態を識別するように構成される第２の感知構成要素と、を含み得る。

いくつかの例において、本装置は、第１の区域のディジット線と結合される第１の電圧源であって、第１の極性を有する第１の読み出しパルスの少なくとも一部分を供給するように構成される、第１の電圧源と、第２の区域のディジット線と結合される第２の電圧源であって、第２の極性を有する第２の読み出しパルスの少なくとも一部分を供給するように構成される、第２の電圧源とを含み得る。いくつかの例において、メモリタイルのメモリセルは、論理状態を示すためにイオンの非均一分布を使用するように構成されるカルコゲナイド材料で形成される。

いくつかの例において、メモリセルの第１の区域のための１つまたは複数のトリムパラメータは、メモリセルの第２の区域のための１つまたは複数のトリムパラメータから独立している。いくつかの例において、第１の感知構成要素および第２の感知構成要素は、メモリタイルのフットプリントの下に位置付けられる。いくつかの例において、メモリタイルは、メモリセルの２つ以上のデッキを含む。

上に説明される方法は、可能な実装形態を説明するものであり、動作およびステップは、再配置され得るか、または別途修正され得、また他の実装形態が可能であるということに留意されたい。さらには、本方法のうちの２つ以上からの実施形態が組み合わされ得る。

本明細書に説明される情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表され得る。例えば、上の説明全体を通して言及され得るデータ、命令、コマンド、情報、信号、ビット、符号、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光粒子、またはそれらの組み合わせによって表され得る。いくつかの図面は、信号を単一の信号として例証し得るが、信号は信号のバスを表し得、この場合、バスは、様々なビット幅を有し得るということは、当業者によって理解されるものとする。

「電子通信」および「結合」という用語は、構成要素間の電子流をサポートする構成要素同士の関係を指す。これは、構成要素同士の直接接続を含み得るか、または中間構成要素を含み得る。電子通信状態にあるか、または互いに結合される構成要素は、電子もしくは信号を積極的に交換していてもよく（例えば、励起された回路内）、または、電子もしくは信号を積極的に交換していなくてもよいが（例えば、励起されていない回路）、回路が励起される際に電子もしくは信号を交換するように構成され、またそのように動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続される２つの構成要素は、電子通信状態にあるか、または、スイッチの状態（すなわち、開または閉）に関係なく結合され得る。

「隔離」という用語は、電子が現在、構成要素間を流れることができない構成要素同士の関係を指し、構成要素は、それらの間に開回路が存在する場合に互いから隔離される。例えば、スイッチによって物理的に接続される２つの構成要素は、スイッチが開であるときに互いから隔離され得る。

本明細書で使用される場合、「短絡」という用語は、問題の２つの構成要素間の単一の中間構成要素の活性化により導電経路が構成要素間に確立されている、構成要素同士の関係を指す。例えば、第２の構成要素へ短絡される第１の構成要素は、２つの構成要素間のスイッチが閉であるとき、第２の構成要素と電子を交換し得る。したがって、短絡は、電子通信状態にある構成要素（または線）間の電荷の流れを可能にする動的な動作であり得る。

メモリタイル１００を含む、本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成され得る。場合によっては、基板は、半導体ウェハである。他の場合において、基板は、シリコン・オン・グラス（ＳＯＧ）、もしくはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であり得る。基板、または基板の小領域の導電性は、リン、ボロン、またはヒ素を含むがこれに限定されない、様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中に実施され得る。

カルコゲナイド材料は、硫黄（Ｓ）、セレン（Ｓｅ）、およびテルル（Ｔｅ）のうちの少なくとも１つの元素を含む材料または合金であり得る。本明細書で論じられる相変化材料は、カルコゲナイド材料であり得る。カルコゲナイド材料および合金は、Ｇｅ－Ｔｅ、Ｉｎ－Ｓｅ、Ｓｂ－Ｔｅ、Ｇａ－Ｓｂ、Ｉｎ－Ｓｂ、Ａｓ－Ｔｅ、Ａｌ－Ｔｅ、Ｇｅ－Ｓｂ－Ｔｅ、Ｔｅ－Ｇｅ－Ａｓ、Ｉｎ－Ｓｂ－Ｔｅ、Ｔｅ－Ｓｎ－Ｓｅ、Ｇｅ－Ｓｅ－Ｇａ、Ｂｉ－Ｓｅ－Ｓｂ、Ｇａ－Ｓｅ－Ｔｅ、Ｓｎ－Ｓｂ－Ｔｅ、Ｉｎ－Ｓｂ－Ｇｅ、Ｔｅ－Ｇｅ－Ｓｂ－Ｓ、Ｔｅ－Ｇｅ－Ｓｎ－Ｏ、Ｔｅ－Ｇｅ－Ｓｎ－Ａｕ、Ｐｄ－Ｔｅ－Ｇｅ－Ｓｎ、Ｉｎ－Ｓｅ－Ｔｉ－Ｃｏ、Ｇｅ－Ｓｂ－Ｔｅ－Ｐｄ、Ｇｅ－Ｓｂ－Ｔｅ－Ｃｏ、Ｓｂ－Ｔｅ－Ｂｉ－Ｓｅ、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｓｂ－Ｓｅ－Ｔｅ、Ｇｅ－Ｓｎ－Ｓｂ－Ｔｅ、Ｇｅ－Ｔｅ－Ｓｎ－Ｎｉ、Ｇｅ－Ｔｅ－Ｓｎ－Ｐｄ、またはＧｅ－Ｔｅ－Ｓｎ－Ｐｔを含み得るがこれらに限定されない。ハイフンでつながれた化学組成表記は、本明細書で使用される場合、特定の化合物または合金に含まれる元素を示し、示された元素に関与するすべての化学量論を表すことが意図される。例えば、Ｇｅ－Ｔｅは、Ｇｅ_ｘＴｅ_ｙを含み得、ｘおよびｙは、任意の正の整数であり得る。可変抵抗材料の他の例は、２つ以上の金属、例えば、遷移金属、アルカリ土類金属、および／または希土類金属を含む、二元金属酸化物材料または混合価電子酸化物を含み得る。実施形態は、メモリセルのメモリ素子と関連付けられた特定の可変抵抗材料に限定されない。例えば、可変抵抗材料の他の例は、メモリ素子を形成するために使用され得、数ある中でも、カルコゲナイド材料、巨大磁気抵抗材料、または高分子ベースの材料を含み得る。

本明細書で論じられるトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソース、ドレイン、およびゲートを含む三端子デバイスを含み得る。端子は、導電材料、例えば、金属を通じて他の電子素子に接続され得る。ソースおよびドレインは、導電性であり得、高濃度ドープされた、例えば、縮退した、半導体領域を含み得る。ソースおよびドレインは、軽濃度ドープされた半導体領域またはチャネルによって分離され得る。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと称され得る。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によってキャップされ得る。チャネル導電性は、電圧をゲートに印加することによって制御され得る。例えば、正電圧または負電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することは、チャネルが導電性になることを結果としてもたらし得る。トランジスタは、トランジスタの閾値電圧よりも大きいか、またはそれと等しい電圧がトランジスタゲートに印加されるとき、「オン」であり得るか、または「活性化」され得る。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」であり得るか、または「非活性化」され得る。

本明細書に明記される説明は、添付の図面と関連して、例となる構成を説明するものであり、実施され得るすべての例または特許請求の範囲内であるすべての例を表すものではない。本明細書で使用される「例示的」という用語は、「例、例示、または例証としての役割を果たすこと」を意味し、「好ましい」または「他の例よりも有利である」ことは意味しない。詳細な説明は、説明された技法の理解を提供する目的のために特定の詳細事項を含む。しかしながら、これらの技法は、これらの特定の詳細事項なしに実践され得る。いくつかの場合において、周知の構造体およびデバイスは、説明される例の概念を不明瞭にすることを回避するために、ブロック略図形式で示される。

添付の図において、同様の構成要素または特徴は、同じ参照ラベルを有し得る。さらに、同じタイプの様々な構成要素は、破線による参照ラベルおよび同様の構成要素の中から区別する第２のラベルに従うことによって区別され得る。第１の参照ラベルだけが明細書において使用される場合、説明は、第２の参照ラベルにかかわりなく同じ第１の参照ラベルを有する同様の構成要素のうちの任意の１つに適用可能である。

本明細書に説明される情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表され得る。例えば、上の説明全体を通して言及され得るデータ、命令、コマンド、情報、信号、ビット、符号、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光粒子、またはそれらの組み合わせによって表され得る。

本明細書内の開示に関連して説明される様々な例証的なブロックおよびモジュールは、本明細書に説明される機能を実施するように設計された、汎用プロセッサ、ディジット信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、離散ゲートもしくはトランジスタ論理、離散ハードウェア構成要素、またはそれらの任意の組み合わせを用いて実装または実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替案では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装され得る。

本明細書に説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実装され得る。プロセッサによって実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つもしくは複数の命令またはコードとして格納され得る、またはそれを通じて伝送され得る。他の例および実装形態は、本開示の範囲および添付の特許請求の範囲内である。例えば、ソフトウェアの性質に起因して、上に説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、配線、またはこれらのうちのいずれかの組み合わせを使用して実施され得る。機能を実施する特徴はまた、機能の部分が異なる物理的場所において実施されるように分散されることを含め、物理的に様々な位置に位置し得る。また、特許請求項を含む本明細書で使用される場合、項目のリスト（例えば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの表現を述べた項目のリスト）において使用される「または」は、例えば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するように、包含的リストを示す。また、本明細書で使用される場合、「基づく」という表現は、条件の閉集合への言及と解釈されるべきではない。例えば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づき得る。言い換えると、本明細書で使用される場合、「基づく」という表現は、「少なくとも部分的に基づく」という表現と同じ様式で解釈されるべきである。

コンピュータ可読媒体は、非一時的なコンピュータ記憶媒体、および１つの場所から別の場所へのコンピュータプログラムの転送を促進する任意の媒体を含む通信媒体の両方を含む。非一時的な記憶媒体は、汎用または特殊用途コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは他の光学ディスクストレージ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、または、命令もしくはデータ構造の形態で所望のプログラムコード手段を保有もしくは格納するために使用され得、汎用もしくは特殊用途コンピュータ、あるいは汎用もしくは特殊用途プロセッサによってアクセスされ得る、任意の他の非一時的な媒体を含み得る。また、任意の接続が、正しくはコンピュータ可読媒体と呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋおよびｄｉｓｃ）は、本明細書で使用される場合、ＣＤ、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびブルーレイディスクを含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再現するが、ディスク（ｄｉｓｃ）は、データをレーザにより光学的に再現する。上の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれる。

本明細書内の説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対する様々な修正は、当業者にとって容易に明白であるものとし、本明細書に規定される一般原理は、本開示の範囲から逸脱することなく他の変異形に適用され得る。故に、本開示は、本明細書に説明される例および設計に限定されず、本明細書に開示される原理および新規特徴と一致する広範な範囲とされるべきである。

Claims (41)

1. 読み出すメモリタイルの第１のメモリセルを識別することと、
   読み出す前記メモリタイルの第２のメモリセルを識別することと、
   前記第１のメモリセルを読み出すために第１の読み出しパルスの第１の極性、および前記第２のメモリセルを読み出すために第２の読み出しパルスの第２の極性を選択することと、
   前記第１の読み出しパルスを使用して前記第１のメモリセルを読み出すことと、
   前記第１の極性および前記第２の極性を選択することに少なくとも部分的に基づいて、前記第１のメモリセルを読み出すことと同時に、前記第２の読み出しパルスを使用して前記第２のメモリセルを読み出すことと、を含む、方法。
2. 前記第１の読み出しパルスの前記第１の極性は、前記第２の読み出しパルスの前記第２の極性の反対である、請求項１に記載の方法。
3. 前記第１の極性および前記第２の極性を選択することに少なくとも部分的に基づいて、前記第１のメモリセルおよび前記第２のメモリセルと結合されるアクセス線に同時に電圧を印加することであって、前記第１のメモリセルと同時に前記第２のメモリセルを読み出すことが、前記アクセス線に前記電圧を印加することに少なくとも部分的に基づく、印加することをさらに含む、請求項１に記載の方法。
4. 前記第１の読み出しパルスを、第１のアクセス線に印加するための第１の電圧、および第２のアクセス線に印加するための第２の電圧に分割することであって、前記第１のアクセス線および前記第２のアクセス線が前記第１のメモリセルに結合される、分割することと、
   前記第１の読み出しパルスの前記第１の極性に少なくとも部分的に基づいて、前記第１の電圧の大きさおよび極性を識別することと、
   前記第１の読み出しパルスの前記第１の極性および前記第１の電圧に少なくとも部分的に基づいて、前記第１の電圧の前記大きさとは異なる前記第２の電圧の大きさ、および前記第１の電圧の前記極性とは異なる前記第２の電圧の極性を識別することであって、前記電圧を印加することが、前記分割することおよび前記識別することに少なくとも部分的に基づく、識別することと、をさらに含む、請求項３に記載の方法。
5. 前記第１のメモリセルを読み出すことと同時に前記第２のメモリセルを読み出すことに少なくとも部分的に基づいて、前記第１のメモリセルに格納される第１の論理状態および前記第２のメモリセルに格納される第２の論理状態を識別することをさらに含む、請求項１に記載の方法。
6. 前記第１の極性を有する前記第１の読み出しパルスに少なくとも部分的に基づいて、前記第１のメモリセルを第１のタイプの感知構成要素に結合することと、
   前記第２の極性を有する前記第２の読み出しパルスに少なくとも部分的に基づいて、前記第２のメモリセルを前記第１のタイプとは異なる第２のタイプの感知構成要素に結合することと、をさらに含む、請求項１に記載の方法。
7. 前記第１の極性および前記第２の極性は、前記メモリタイルの第３のメモリセルにおいて前記第１の読み出しパルスまたは前記第２の読み出しパルスによって引き起こされる電圧差が、前記第３のメモリセルのプログラミング閾値を満足しないように選択される、請求項１に記載の方法。
8. 前記第１のメモリセルおよび前記第２のメモリセルが共通のアクセス線と結合されることを決定することであって、前記第１の極性および前記第２の極性が、前記第１のメモリセルおよび前記第２のメモリセルが前記共通のアクセス線と結合されることを決定することに少なくとも部分的に基づいて同じである、決定することをさらに含む、請求項１に記載の方法。
9. 書き込み動作を使用してプログラムするためにメモリタイルの第１のメモリセルを識別することと、
   書き込み動作または読み出し動作を使用してアクセスするために前記メモリタイルの第２のメモリセルを識別することであって、前記第１のメモリセルが前記第２のメモリセルとは異なるワード線および異なるディジット線に結合される、識別することと、
   前記第１のメモリセルをプログラムすることと同時に前記第２のメモリセルにアクセスすることが、アクセス動作持続期間中に前記メモリタイルにおいて許可されることを決定することと、
   前記アクセス動作持続期間中に前記メモリタイルの前記第１のメモリセルをプログラムすることと、
   前記第１のメモリセルをプログラムすることと同時に前記第２のメモリセルにアクセスすることが許可されることを決定することに少なくとも部分的に基づいて、前記アクセス動作持続期間中に前記第１のメモリセルをプログラムすることと同時に前記メモリタイルの前記第２のメモリセルにアクセスすることと、を含む、方法。
10. 前記第１のメモリセルをプログラムすることと同時に前記第２のメモリセルにアクセスすることは、前記アクセス動作持続期間中に第１のプログラミングパルスを使用して前記第１のメモリセルをプログラムすること、および前記第１のメモリセルをプログラムすることと同時に、前記アクセス動作持続期間中に第２のプログラミングパルスを使用して前記第２のメモリセルをプログラムすることを含む、請求項９に記載の方法。
11. 前記アクセス動作持続期間中に前記メモリタイルにおけるプログラミング閾値を超過する非選択のメモリセルに印加される電圧に少なくとも部分的に基づいて、前記アクセス動作持続期間中に前記第１のプログラミングパルスまたは前記第２のプログラミングパルスの印加を遅延することであって、前記アクセス動作持続期間中に前記第１のメモリセルをプログラムすることと同時に前記第２のメモリセルにアクセスすることが、前記第１のプログラミングパルスを遅延することに少なくとも部分的に基づく、遅延することをさらに含む、請求項１０に記載の方法。
12. 前記書き込み動作中の前記第１のメモリセルの第１のビット遷移、および前記書き込み動作中の前記第２のメモリセルの第２のビット遷移を識別することと、
    前記第１のビット遷移および前記第２のビット遷移の組み合わせが、前記アクセス動作持続期間中の前記メモリタイルにおける前記プログラミング閾値を超過する前記非選択のメモリセルに印加される前記電圧を結果としてもたらすことを決定することであって、前記第１のプログラミングパルスまたは前記第２のプログラミングパルスの印加を遅延することは、前記第１のビット遷移および前記第２のビット遷移の組み合わせが前記プログラミング閾値を超過する前記非選択のメモリセルに印加される前記電圧を結果としてもたらすことを決定することに少なくとも部分的に基づく、決定することと、をさらに含む、請求項１１に記載の方法。
13. 非選択のメモリセルに前記非選択のメモリセルのプログラミング閾値を超過する電圧を印加する前記第１のプログラミングパルスおよび前記第２のプログラミングパルスの組み合わせに少なくとも部分的に基づいて、前記アクセス動作持続期間中に前記第１のプログラミングパルスまたは前記第２のプログラミングパルスを印加しないようにすることをさらに含む、請求項１０に記載の方法。
14. 前記第１のメモリセルが前記第２のメモリセルとは異なる前記ワード線および異なる前記ディジット線に結合されることを決定することであって、前記アクセス動作持続期間中に前記第１のメモリセルをプログラムすることと同時に前記第２のメモリセルにアクセスすることは、前記第１のメモリセルが前記第２のメモリセルとは異なる前記ワード線および異なる前記ディジット線と結合されることを決定することに少なくとも部分的に基づく、決定することをさらに含む、請求項９に記載の方法。
15. 前記第１のメモリセルをプログラムすることと同時に前記第２のメモリセルにアクセスすることは、前記アクセス動作持続期間中にプログラミングパルスを使用して前記第１のメモリセルをプログラムすること、および前記第１のメモリセルをプログラムすることと同時に、前記アクセス動作持続期間中に読み出しパルスを使用して前記第２のメモリセルを読み出すことを含む、請求項９に記載の方法。
16. 前記アクセス動作持続期間中に前記第１のメモリセルに印加される前記プログラミングパルスの特性に少なくとも部分的に基づいて、前記アクセス動作持続期間中に前記第２のメモリセルに印加される前記読み出しパルスの極性を選択することをさらに含む、請求項１５に記載の方法。
17. 前記プログラミングパルスの前記特性は、前記プログラミングパルスの極性、前記プログラミングパルスが印加されている場所、前記プログラミングパルスと関連付けられるビット遷移、またはそれらの組み合わせである、請求項１６に記載の方法。
18. 負極性を有する読み出しパルスに少なくとも部分的に基づいて、前記第２のメモリセルから読み出されるデータを反転させることと、
    反転された前記データを出力することと、をさらに含む、請求項１５に記載の方法。
19. 前記アクセス動作持続期間中に前記メモリタイルにおけるプログラミング閾値を超過する非選択のメモリセルに印加される電圧に少なくとも部分的に基づいて、前記アクセス動作持続期間中に前記プログラミングパルスまたは前記読み出しパルスの印加を遅延することであって、前記アクセス動作持続期間中に前記第１のメモリセルをプログラムすることと同時に前記第２のメモリセルにアクセスすることは、前記プログラミングパルスまたは前記読み出しパルスを遅延することに少なくとも部分的に基づく、遅延することをさらに含む、請求項１５に記載の方法。
20. 前記プログラミングパルスおよび前記読み出しパルスの組み合わせが、前記アクセス動作持続期間中の前記メモリタイルにおける前記プログラミング閾値を超過する前記非選択のメモリセルに印加される前記電圧を結果としてもたらすことを決定することであって、前記プログラミングパルスまたは前記読み出しパルスを遅延することは、前記プログラミングパルスおよび前記読み出しパルスの組み合わせが前記プログラミング閾値を超過する前記非選択のメモリセルに印加される前記電圧を結果としてもたらすことを決定することに少なくとも部分的に基づく、決定することをさらに含む、請求項１９に記載の方法。
21. 非選択のメモリセルに前記非選択のメモリセルのプログラミング閾値を超過する電圧を印加する前記プログラミングパルスおよび前記読み出しパルスの組み合わせに少なくとも部分的に基づいて、前記アクセス動作持続期間中に前記プログラミングパルスまたは前記読み出しパルスを印加しないようにすることをさらに含む、請求項１５に記載の方法。
22. プログラミングパルスおよび読み出しパルスの組み合わせが、前記アクセス動作持続期間中にプログラミング閾値を満足しない非選択のメモリセルに印加される電圧を結果としてもたらすことを識別することであって、前記第１のメモリセルをプログラミングすることと同時に前記第２のメモリセルにアクセスすることが許可されることを決定することは、前記電圧が前記プログラミング閾値を満足しないことを識別することに少なくとも部分的に基づく、識別することをさらに含む、請求項９に記載の方法。
23. 前記第１のメモリセルおよび前記第２のメモリセルのペアリングに同時にアクセスすることが、前記アクセス動作持続期間中にプログラミング閾値を満足しない非選択のメモリセルに印加される電圧を結果としてもたらすことを識別することであって、前記第１のメモリセルをプログラミングすることと同時に前記第２のメモリセルにアクセスすることが許可されることを決定することは、前記電圧が前記プログラミング閾値を満足しないことを識別することに少なくとも部分的に基づく、識別することをさらに含む、請求項９に記載の方法。
24. プログラミングパルスおよび読み出しパルスの組み合わせを事前構成された許容可能な組み合わせのセットと比較することであって、前記第１のメモリセルをプログラムすることと同時に前記第２のメモリセルにアクセスすることが許可されることを決定することが、前記組み合わせを前記セットと比較することに少なくとも部分的に基づく、比較することをさらに含む、請求項９に記載の方法。
25. メモリセルと、
    前記メモリセルと結合されるディジット線と、
    前記ディジット線と結合される第１の感知構成要素であって、第１の極性を有する第１の読み出しパルスに少なくとも部分的に基づいて、前記メモリセルに格納される論理状態を識別するように構成される、第１の感知構成要素と、
    前記ディジット線と結合される第２の感知構成要素であって、前記第１の極性とは異なる第２の極性を有する第２の読み出しパルスに少なくとも部分的に基づいて、前記メモリセルに格納される前記論理状態を識別するように構成される、第２の感知構成要素と、を含む、電子メモリ装置。
26. 前記ディジット線と結合される第１の電圧源であって、前記第１の極性を有する前記第１の読み出しパルスの少なくとも一部を供給するように構成される、第１の電圧源と、
    前記ディジット線と結合される第２の電圧源であって、前記第２の極性を有する前記第２の読み出しパルスの少なくとも一部を供給するように構成される、第２の電圧源と、をさらに含む、請求項２５に記載の電子メモリ装置。
27. アクセス動作中、前記ディジット線を前記第１の電圧源または前記第２の電圧源と選択的に結合するように構成されるスイッチング構成要素をさらに含む、請求項２６に記載の電子メモリ装置。
28. 読み出し動作中に前記メモリセルに印加される読み出しパルスのタイプに少なくとも部分的に基づいて、前記第１の感知構成要素または前記第２の感知構成要素からの信号を選択的に出力するように構成されるスイッチング構成要素をさらに含む、請求項２５に記載の電子メモリ装置。
29. 前記メモリセルは、前記論理状態を示すためにイオンの非均一分布を使用するように構成されるカルコゲナイド材料を含む、請求項２５に記載の電子メモリ装置。
30. 前記メモリセルは、自己選択メモリセルである、請求項２５に記載の電子メモリ装置。
31. 読み出されるべきメモリタイルの第１の区域の第１のメモリセルを識別することであって、前記メモリタイルの前記第１の区域内のメモリセルが、第１の極性を有する第１の読み出しパルスの印加に応答して読み出されるように構成される、識別することと、
    読み出す前記メモリタイルの第２の区域の第２のメモリセルを識別することであって、前記メモリタイルの前記第２の区域内のメモリセルが、前記第１の極性とは異なる第２の極性を有する第２の読み出しパルスの印加に応答して読み出されるように構成される、識別することと、
    前記第１のメモリセルを読み出すことと、
    前記第１の区域の前記第１のメモリセルおよび前記第２の区域の前記第２のメモリセルを識別することに少なくとも部分的に基づいて、前記第１のメモリセルを読み出すことと同時に前記第２のメモリセルを読み出すことと、を含む、方法。
32. 前記第１のメモリセルが前記第２のメモリセルとは異なるアクセス線と結合されることを決定することであって、前記第１のメモリセルを読み出すことと同時に前記第２のメモリセルを読み出すことは、前記第１のメモリセルが前記第２のメモリセルとは異なるアクセス線と結合されることを決定することに少なくとも部分的に基づく、決定することをさらに含む、請求項３１に記載の方法。
33. 前記第１の極性を有する前記第１の読み出しパルスに少なくとも部分的に基づいて、前記第１の極性を有する第１の電圧を前記第１のメモリセルと結合される第１のディジット線に印加することと、
    前記第２の極性を有する前記第２の読み出しパルスに少なくとも部分的に基づいて、前記第２の極性を有する第２の電圧を前記第２のメモリセルと結合される第２のディジット線に印加することと、をさらに含む、請求項３１に記載の方法。
34. 前記第１の極性を有する前記第１の読み出しパルスに少なくとも部分的に基づいて、前記第２の極性を有する第１の電圧を前記第１のメモリセルと結合される第１のディジット線に印加することと、
    前記第２の極性を有する前記第２の読み出しパルスに少なくとも部分的に基づいて、前記第１の極性を有する第２の電圧を前記第２のメモリセルと結合される第２のディジット線に印加することと、をさらに含む、請求項３１に記載の方法。
35. 前記第１の極性は、前記メモリセルの第１の区域が、正極性読み出しパルスで読み出されるように構成され、前記メモリセルの第２の区域が、負極性読み出しパルスで読み出されるように構成されるように、前記第２の極性と反対である、請求項３１に記載の方法。
36. メモリセルの第１の区域およびメモリセルの第２の区域を有するメモリタイルであって、前記第１の区域の前記メモリセルが、第１の極性を有する第１の読み出しパルスの印加に応答して読み出されるように構成され、前記第２の区域の前記メモリセルが、前記第１の極性とは異なる第２の極性を有する第２の読み出しパルスの印加に応答して読み出されるように構成される、メモリタイルと、
    前記メモリタイルの前記メモリセルの第１の区域と結合され、前記第１の極性を有する前記第１の読み出しパルスに少なくとも部分的に基づいて前記メモリセルの第１の区域の１つのメモリセルの論理状態を識別するように構成される、第１の感知構成要素と、
    前記メモリタイルの前記メモリセルの第２の区域と結合され、前記第２の極性を有する前記第２の読み出しパルスに少なくとも部分的に基づいて前記メモリセルの第２の区域の１つのメモリセルの前記論理状態を識別するように構成される、第２の感知構成要素と、を含む、電子メモリ装置。
37. 前記第１の区域のディジット線と結合される第１の電圧源であって、前記第１の極性を有する前記第１の読み出しパルスの少なくとも一部分を供給するように構成される、第１の電圧源と、
    前記第２の区域のディジット線と結合される第２の電圧源であって、前記第２の極性を有する前記第２の読み出しパルスの少なくとも一部分を供給するように構成される、第２の電圧源と、をさらに含む、請求項３６に記載の電子メモリ装置。
38. 前記メモリタイルのメモリセルは、前記論理状態を示すためにイオンの非均一分布を使用するように構成されるカルコゲナイド材料で形成される、請求項３６に記載の電子メモリ装置。
39. 前記メモリセルの第１の区域のための１つまたは複数のトリムパラメータは、前記メモリセルの第２の区域のための１つまたは複数のトリムパラメータから独立している、請求項３６に記載の電子メモリ装置。
40. 前記第１の感知構成要素および前記第２の感知構成要素は、前記メモリタイルのフットプリントの下に位置付けられる、請求項３６に記載の電子メモリ装置。
41. 前記メモリタイルは、メモリセルの２つ以上のデッキを含む、請求項３６に記載の電子メモリ装置。

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