KR102630096B1 - 데이터 저장 장치, 이를 위한 내부전압 트리밍 회로 및 트리밍 방법 - Google Patents

데이터 저장 장치, 이를 위한 내부전압 트리밍 회로 및 트리밍 방법 Download PDF

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Abstract

본 기술의 일 실시예에 의한 데이터 저장 장치는 저장부 및, 내부전압 트리밍 회로를 구비하고 호스트의 요청에 따라 저장부를 제어하는 컨트롤러를 포함하는 데이터 저장 장치로서, 내부전압 트리밍 회로는, 테스트 대상 디바이스(DUT)로부터 출력되는 테스트 전압과 기준전압 간의 차이를 적분하여 적분 신호를 생성하는 적분회로, 적분 신호와 기준전압을 비교하여 비교 신호를 생성하는 비교 회로, 비교 신호의 레벨이 천이됨에 따라 검출 신호를 출력하는 천이 검출 회로, 초기 트리밍 코드를 제공받으며, 검출 신호에 응답하여 초기 트리밍 코드를 증가 또는 감소시켜 예비 트리밍 코드를 생성하는 카운터 및 예비 트리밍 코드를 일정 시간 동안 평균하여 최종 트리밍 코드를 생성하고 저장부로 제공하는 평균 회로를 포함하도록 구성될 수 있다.

Description

데이터 저장 장치, 이를 위한 내부전압 트리밍 회로 및 트리밍 방법{Data Storage Apparatus, Trimming Circuit and Method of Internal Voltage Therefor}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치, 이를 위한 내부전압 트리밍 회로 및 트리밍 방법에 관한 것이다.
반도체 장치는 외부 전압을 공급받아 생성한 내부 전압에 의해 동작하며, 안정적인 동작을 위해서 정확한 내부 전압을 생성할 필요가 있다. 내부 전압은 예를 들어 트리밍(Trimming)을 통해 목표하는 레벨로 생성될 수 있다.
전압 트리밍을 위해 반도체 장치 외부의 테스트 장비를 이용할 수 있으나 외부 장비를 이용한 테스트 시간은 테스트 비용과 직결되므로 빌트인 셀프 테스트(built-in self-test; BIST) 장치로 지칭되는 임베디드 테스트 장치가 도입되었다.
BIST는 반도체 장치 내부 회로를 통해서 목표 레벨로 전압을 트리밍하는 방식으로, 테스트에 소요되는 시간과 비용을 감축할 수 있다.
트리밍 코드의 변동이 잦은 상황에서도 정확한 트리밍 코드를 생성하는 것은 반도체 장치의 동작 신뢰성을 좌우하는 요인이 된다.
본 기술의 실시예는 본 기술의 실시예는 트리밍 코드를 고속으로 생성할 수 있는 데이터 저장 장치, 이를 위한 내부전압 트리밍 회로와 트리밍 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 저장부; 및, 내부전압 트리밍 회로를 구비하고 호스트의 요청에 따라 상기 저장부를 제어하는 컨트롤러;를 포함하는 데이터 저장 장치로서, 상기 내부전압 트리밍 회로는, 테스트 대상 디바이스(DUT)로부터 출력되는 테스트 전압과 기준전압 간의 차이를 적분하여 적분 신호를 생성하는 적분회로; 상기 적분 신호와 상기 기준전압을 비교하여 비교 신호를 생성하는 비교 회로; 상기 비교 신호의 레벨이 천이됨에 따라 검출 신호를 출력하는 천이 검출 회로; 초기 트리밍 코드를 제공받으며, 상기 검출 신호에 응답하여 상기 초기 트리밍 코드를 증가 또는 감소시켜 예비 트리밍 코드를 생성하는 카운터; 및 상기 예비 트리밍 코드를 일정 시간 동안 평균하여 최종 트리밍 코드를 생성하고 상기 저장부로 제공하는 평균 회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 내부전압 트리밍 회로는 반도체 장치의 내부 전압을 생성하기 위한 트리밍 코드를 제공하는 내부전압 트리밍 회로로서, 테스트 대상 디바이스(DUT)로부터 출력되는 테스트 전압과 기준전압 간의 차이를 적분하는 적분회로; 상기 적분 신호와 상기 기준전압을 비교하여 비교 신호를 생성하는 비교 회로; 상기 비교 신호의 레벨이 천이됨에 따라 검출 신호를 출력하는 천이 검출 회로; 초기 트리밍 코드를 제공받으며, 상기 검출 신호에 응답하여 상기 초기 트리밍 코드를 증가 또는 감소시켜 예비 트리밍 코드를 생성하는 카운터; 및 상기 예비 트리밍 코드를 일정 시간 동안 평균하여 최종 트리밍 코드를 생성하고 상기 반도체 장치로 제공하는 평균 회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 내부전압 트리밍 방법은 반도체 장치의 내부 전압을 생성하기 위한 내부전압 트리밍 회로의 트리밍 방법으로서, 테스트 대상 디바이스(DUT)로부터 출력되는 테스트 전압과 기준전압 간의 차이를 적분하여 적분 신호를 생성하는 단계; 상기 적분 신호와 상기 기준전압을 비교하여 비교 신호를 생성하는 단계; 상기 비교 신호의 레벨이 천이됨에 따라 검출 신호를 출력하는 단계; 상기 검출 신호에 응답하여 초기 트리밍 코드를 증가 또는 감소시켜 예비 트리밍 코드를 생성하는 단계; 및 상기 예비 트리밍 코드를 일정 시간 동안 평균하여 최종 트리밍 코드를 생성하고 상기 반도체 장치로 제공하는 단계;를 포함하도록 구성될 수 있다.
본 기술에 의하면, 전압 트리밍 코드를 정확히 검출할 수 있고, 이를 이용하여 내부 전압을 안정적으로 생성할 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 3은 일 실시예에 의한 내부전압 트리밍 회로의 구성도이다.
도 4는 일 실시예에 의한 적분 회로의 구성도이다.
도 5는 일 실시예에 의한 평균 회로의 구성도이다.
도 6 내지 도 8은 실시예들에 의한 트리밍 코드 생성 방법을 설명하기 위한 파형도이다.
도 9는 일 실시예에 의한 트리밍 코드 생성 방법을 설명하기 위한 도면이다.
도 10 내지 도 12는 실시예들에 의한 트리밍 코드 생성 방법을 설명하기 위한 파형도이다.
도 13은 일 실시예에 의한 적분 회로의 구성도이다.
도 14는 일 실시예에 의한 적분 회로의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함하여, 호스트 장치의 제어에 따라 동작할 수 있다.
컨트롤러(110)는 호스트 장치(미도시)의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 라이트 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 비휘발성 메모리 장치(NVM, 121, 122, 123, …)를 포함할 수 있다. 비휘발성 메모리 장치(NVM)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 동작할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 프로그램, 소거, 또는 리드 동작을 수행하기 위해 컨트롤러(110)로부터 내부전압 트리밍 코드(CODE_TRIM)를 제공받아 내부전압을 생성할 수 있다.
컨트롤러(110)는 내부전압 트리밍 회로(20)를 구비할 수 있다.
내부전압 트리밍 회로(20)는 오프칩 테스트 장치(30), 다른 관점에서는 외부 테스터와 접속되며, 오프칩 테스트 장치(30)의 테스트 커맨드(CMD)에 응답하여 내부전압 트리밍 코드(CODE_TRIM)를 생성하는 등 테스트 동작을 수행하고, 테스트 결과(RSLT)를 오프칩 테스트 장치(30)로 제공할 수 있다.
일 실시예에서, 내부전압 트리밍 회로(20)는 BIST 장치의 형태로 구현되어 컨트롤러(110) 내에 임베디드될 수 있다. 따라서, 내부전압 트리밍 동작을 포함하는 다양한 테스트들이 온-칩에서 수행될 수 있다. 내부전압 트리밍 회로(20)는 트리밍 동작을 완료한 후의 테스트 결과(RSLT)를 오프칩 테스트 장치(30)로 제공할 수 있다.
내부전압 트리밍 회로(20)에 의해 결정된 내부전압 트리밍 코드(CODE_TRIM)는 저장부(120)의 제어 로직에 저장되어 프로그램, 소거, 리드 등과 같은 저장부(120)의 내부 동작에 이용될 수 있다.
도 2는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 2를 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 일 면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
컨트롤러(110)로부터 제공되는 트리밍 코드(CODE_TRIM)는 제어 로직(360) 내의 ROM에 저장될 수 있고, 전압 발생기(350)는 트리밍 코드(CODE_TRIM)에 기초하여 내부전압을 생성할 수 있다.
일 실시예에서, 내부전압 트리밍 회로(20)는 테스트 대상 디바이스(DUT)의 출력 전압과 기준전압과의 차이를 적분하고, 적분 결과를 기준전압과 비교하여 비교 결과에 따라 트리밍 코드를 증가 또는 감소시킬 수 있다. 그리고, 일정 시간 동안 출력되는 트리밍 코드를 평균하여 최종 트리밍 코드를 생성할 수 있다.
일 실시예에서, 내부전압 트리밍 회로(20)는 외부로부터 유입되는 노이즈 및 공정 변수변동에 의한 영향을 배제하기 위해 오프셋 제거형 적분 회로(Offset cancelled integrator)를 이용할 수 있다. 나아가, 적분 회로에 극점 또는 영점을 추가하여 적분 회로의 응답 특성이 기준전압 레벨 근처로 수렴하도록 하여 트리밍 코드의 변동률을 최소화할 수 있다.
도 3은 일 실시예에 의한 내부전압 트리밍 회로의 구성도이다.
도 3을 참조하면, 일 실시예에 의한 내부전압 트리밍 회로(20)는 DUT(210), 적분회로(220), 비교회로(230), 천이 검출 회로(240), 카운터(250) 및 평균회로(260)를 포함할 수 있다.
DUT(210)는 트리밍 코드(CODE_TRIM)에 응답하여 테스트 전압(DOUT)을 출력하도록 구성될 수 있다.
적분회로(220)는 DUT(210)로부터 출력되는 테스트 전압(DOUT)과 기준전압(VREF) 간의 차이를 적분하도록 구성될 수 있다.
일 실시예에서, 적분회로(220)는 테스트 전압(DOUT)으로부터 생성된 차동 입력 신호를 제공받아 차동 적분 신호(INTOUTP, INTOUTN)를 생성하도록 구성될 수 있으나 이에 한정되는 것은 아니다.
비교회로(230)는 적분회로(220)로부터 제공되는 차동 적분 신호(INTOUTP, INTOUTN)를 제공받아 기준전압(VREF)과 비교하여 비교신호(COMP)를 생성하도록 구성될 수 있다.
천이 검출 회로(240)는 비교신호(COMP)를 제공받아 비교신호(COMP)의 레벨이 천이될 때 검출 신호(DET)를 출력하도록 구성될 수 있다.
카운터(250)는 내부전압 트리밍 회로(20) 내에 미리 저장된 초기 트리밍 코드(CODE_DFT)를 입력받으며 검출 신호(DET)에 응답하여 초기 트리밍 코드(CODE_DFT)를 증가 또는 감소시켜 카운트 신호(CNT), 다른 관점에서는 예비 트리밍 코드를 출력하도록 구성될 수 있다.
평균회로(260)는 일정 시간 동안 출력되는 카운트 신호(CNT)를 평균하여 최종 트리밍 코드(CODE_TRIM)를 생성하도록 구성될 수 있다.
본 기술에 의하면 카운터(250)가 매 클럭 신호에 응답하여 트리밍 코드(CODE_TRIM)를 증가 또는 감소시키는 것이 아니라, 비교 회로(230)의 출력이 천이될 때 트리밍 코드(CODE_TRIM)를 증가 또는 감소시키므로, 트리밍 코드(CODE_TRIM)의 잦은 변동을 방지할 수 있다.
이에 따라, 트리밍 코드(CODE_TRIM)가 일정 시간 동안 특정 레벨을 유지하므로 짧은 시간 동안 트리밍 코드(CODE_TRIM)를 수집하여 평균하여도 에러 없는 트리밍 코드(CODE_TRIM)를 생성할 수 있다.
일 실시예에서, 적분회로(220)는 DUT(210)의 출력 전압(DOUT)과 기준전압(VREF)을 비교하는 데 있어서, 외부로부터 유입되는 노이즈 및 공정 변수변동에 의한 영향을 배제하기 위해 오프셋 제거형 적분 회로를 이용할 수 있으며, 예를 들어 도 4와 같이 구성될 수 있다.
도 4는 일 실시예에 의한 적분 회로의 구성도이다.
도 4를 참조하면, 적분 회로(220)는 샘플링부(221) 및 증폭 적분부(223)를 포함할 수 있다.
샘플링부(221)는 정(+)입력 신호(DOUTP), 부(-)입력 신호(DOUTN) 및 기준전압(VREF)을 입력받으며, 제 1 제어 신호(φ1) 및 제 2 제어 신호(φ2)에 응답하여 정(+)입력 신호(DOUTP) 및 부(-)입력 신호(DOUTN)를 샘플링하고 증폭 적분부(223)로 출력하도록 구성될 수 있다.
증폭 적분부(223)는 샘플링부(221)로부터 출력되는 샘플링 신호를 적분하여 정(+)출력 단자(INTOUTN) 및 부(-)출력 단자(INTOUTP)로 출력하도록 구성될 수 있다.
도 4를 참조하면, 샘플링부(221)는 정(+)입력단자에 접속되어 제 1 제어 신호(φ1)에 따라 구동되는 제 1 샘플링 스위치(S11), 제 1 샘플링 스위치(S11)와 기준전압(VREF) 입력단 간에 접속되고 제 2 제어신호(φ2)에 의해 구동되는 제 1 출력 스위치(S12), 일단이 제 1 샘플링 스위치(S11)에 접속되는 제 1 샘플링 커패시터(CS1), 제 1 샘플링 커패시터(CS1)의 타단과 기준전압(VREF) 입력단 간에 접속되고 제 1 제어신호(φ1)에 따라 구동되는 제 2 샘플링 스위치(S13) 및 제 1 샘플링 커패시터(CS1)의 타단에 접속되고 제 2 제어신호(φ2)에 따라 구동되는 제 2 출력 스위치(S14)를 포함할 수 있다. 제 1 샘플링 스위치(S11), 구동되는 제 1 출력 스위치(S12), 제 1 샘플링 커패시터(CS1), 제 2 샘플링 스위치(S13) 및 제 2 출력 스위치(S14)는 제 1 샘플링부(2211)를 구성할 수 있다.
샘플링부(221)는 또한, 부(-)입력단자에 접속되어 제 1 제어 신호(φ1)에 따라 구동되는 제 3 샘플링 스위치(S21), 제 3 샘플링 스위치(S21)와 기준전압(VREF) 입력단 간에 접속되고 제 2 제어신호(φ2)에 의해 구동되는 제 3 출력 스위치(S22), 일단이 제 3 샘플링 스위치(S21)에 접속되는 제 2 샘플링 커패시터(CS2), 제 2 샘플링 커패시터(CS2)의 타단과 기준전압(VREF) 입력단 간에 접속되고 제 1 제어신호(φ1)에 따라 구동되는 제 4 샘플링 스위치(S23) 및 제 2 샘플링 커패시터(CS2)의 타단에 접속되고 제 2 제어신호(φ2)에 따라 구동되는 제 4 출력 스위치(S24)를 포함할 수 있다. 제 3 샘플링 스위치(S21), 제 3 출력 스위치(S22), 제 2 샘플링 커패시터(CS2), 제 4 샘플링 스위치(S23) 및 제 4 출력 스위치(S24)는 제 2 샘플링부(2213)를 구성할 수 있다.
제 1 제어 신호(φ1) 및 제 2 제어 신호(φ2)는 하이 레벨 구간이 서로 중첩되지 않게 교대로 반복 출력되는 클럭 위상을 갖는 신호일 수 있다.
따라서, 제 1 제어 신호(φ1)가 하이 레벨인 구간 동안 입력 신호(DOUTP, DOUPN)와 기준전압(VREF) 간의 차이가 제 1 및 제 2 샘플링 커패시터(CS1, CS2)에 샘플링될 수 있다. 그리고 제 2 제어 신호(φ2)가 하이 레벨인 구간 동안 제 1 및 제 2 샘플링 커패시터(CS1, CS2)에 샘플링된 전압이 증폭 적분부(223)로 전달되어 적분될 수 있다.
증폭 적분부(223)는 제 1 오프셋 제거부(2231), 제 2 오프셋 제거부(2233), 제 1 적분부(2235), 제 2 적분부(2237) 및 증폭부(2239)를 포함할 수 있다.
제 1 적분부(2235)는 제 1 샘플링부(2211)의 출력단에 접속되고 제 2 제어신호 (φ2)에 응답하여 구동되는 제 5 출력 스위치(S15), 제 5 출력 스위치(S15)와 증폭부(2239)의 부(-)출력 단자(INTOUTP) 간에 접속되는 제 1 적분 커패시터(CINT1), 증폭부(2239)의 정(+)입력단과 제 1 적분 캐패시터(CINT1) 간에 접속되고 제 1 제어 신호(φ1)에 따라 구동되는 제 5 샘플링 스위치(S16)를 포함할 수 있다.
제 1 오프셋 제거부(2231)는 일단이 제 1 샘플링부(2211)의 출력단에 접속되고 타단이 증폭부(2239)의 정(+)입력단에 접속되는 제 1 오프셋 제거 커패시터(COC1)를 포함할 수 있다.
제 2 적분부(2237)는 제 2 샘플링부(2213)의 출력단에 접속되고 제 2 제어신호 (φ2)에 응답하여 구동되는 제 6 출력 스위치(S25), 제 6 출력 스위치(S25)와 증폭부(2239)의 부(-)출력 단자(INTOUTP) 간에 접속되는 제 2 적분 커패시터(CINT2), 증폭부(2239)의 부(-)입력단과 제 2 적분 캐패시터(CINT2) 간에 접속되고 제 1 제어 신호(φ1)에 따라 구동되는 제 6 샘플링 스위치(S26)를 포함할 수 있다.
제 2 오프셋 제거부(2233)는 일단이 제 2 샘플링부(2213)의 출력단에 접속되고 타단이 증폭부(2239)의 부(-)입력단에 접속되는 제 2 오프셋 제거 커패시터(COC2)를 포함할 수 있다.
증폭부(2239)는 반전 출력 신호(INTOUTP) 및 비반전 출력 신호(INTOUTN)를 포함하는 차동 출력을 갖는다. 차동 출력에 노이즈가 비례하여 발생하므로 외부 노이즈에 의한 영향을 배제할 수 있다.
또한, 증폭부(2239)의 입력단에 배치된 제 1 및 제 2 오프셋 제거 커패시터(COC1, COC2)에 의해 공정 변수 변동에 의한 오동작 현상을 보상할 수 있다.
도 5는 일 실시예에 의한 평균 회로의 구성도이다.
도 5를 참조하면, 일 실시예에 의한 평균 회로(260)는 감산기(261), 제 1 가산기(263), 제 1 레지스터(265), 제 2 가산기(267) 및 제 2 레지스터(269)를 포함할 수 있다.
감산기(261)는 초기 트리밍 코드(CODE_DFT) 및 카운트 신호(CNT) 간의 차이를 검출할 수 있다.
제 1 가산기(263)는 감산기(261)의 출력 신호를 기 설정된 시간 동안 합산하도록 구성될 수 있다.
제 1 레지스터(265)는 제 1 가산기(263)의 출력 신호를 저장할 수 있다.
제 2 가산기(267)는 제 1 레지스터(265)의 출력 신호와 초기 트리밍 코드(CODE_DFT)를 합산하도록 구성될 수 있다.
제 2 레지스터(269)는 제 2 가산기(267)의 출력 신호인 최종 트리밍 코드(CODE_TRIM)를 저장 후 DUT(210) 및 저장부(120)로 전송할 수 있다.
도 6 내지 도 8은 실시예들에 의한 트리밍 코드 생성 방법을 설명하기 위한 파형도이다.
도 6 내지 도 8을 참조하면, 트리밍이 개시되면 초기 트리밍 코드(CODE_DFT)에 따라 DUT(210)로부터 테스트 전압(DOUT)이 출력되고, 적분회로(220)는 테스트 전압(DOUT)과 기준전압(VREF)을 제공받아 적분하여 적분 신호(INTOUT)를 출력할 수 있다.
비교회로(230)는 적분회로(220)의 출력 신호와 기준전압(VREF)을 비교하여, 테스트 전압(DOUT)이 기준전압(VREF)보다 낮아 적분회로(220)의 출력이 하강하면 논리 하이 레벨의 비교신호(COMP)를 출력하고, 테스트 전압(DOUT)이 기준전압(VREF)보다 높아 적분회로(220)의 출력이 상승하면 로우 레벨의 비교신호(COMP)를 출력할 수 있다.
카운터(250)가 매 클럭 신호에 응답하여 트리밍 코드(CODE_TRIM)에 비교신호(COMP)를 반영하는 경우에는 로우 레벨의 비교신호(COMP)에 응답하여 트리밍 코드(CODE_TRIM)를 1코드 하강시키고, 하이 레벨의 비교 신호(COMP)에 응답하여 트리밍 코드(CODE_TRIM)를 1코드 상승시키게 된다.
그리고, 평균 회로(260)는 카운터(250)로부터 출력되는 예비 트리밍 코드(CNT)를 일정 시간 동안 평균하여 최종 트리밍 코드(CODE_TRIM)를 생성할 수 있다.
매 클럭 신호에 응답하여 트리밍 코드(CODE_TRIM)를 변화시키는 경우 도 6 내지 도 7과 같이 코드 변동이 빈번하기 때문에 짧은 구간 동안 코드를 평균하는 경우 에러가 발생할 수 있다. 이를 해소하기 위해 긴 구간 동안 코드를 평균하게 되면 트리밍 코드 생성에 긴 시간이 소요되고 회로 사이즈가 증가할 수 있다.
예를 들어 도 6에 도시한 것과 같이 구간A의 긴 시간 동안 예비 트리밍 코드를 수집하여 평균하여야 하므로 트리밍 코드 생성에 소모되는 시간 및 비용이 증가한다.
도 7에 도시한 것과 같이 구간B의 시간 동안 예비 트리밍 코드를 수집하고 평균하는 경우 시간 및 비요 증가 문제와 더불어, 반올림이 필요한 결과가 도출될 경우 코드 에러를 유발할 수 있다.
도 9는 일 실시예에 의한 트리밍 코드 생성 방법을 설명하기 위한 도면이다.
본 기술에서는 매 클럭 신호마다 트리밍 코드(CODE_TRIM)를 증감시키지 않고, 비교 회로의 출력 신호가 천이되는 것에 응답하여 트리밍 코드(CODE_TRIM)를 변화시킨다.
도 9를 참조하면, 테스트 전압(DOUT)이 기준전압(VREF)보다 낮아 적분회로(220)의 출력(INTOUT)이 특정 레벨 이하로 하강하면 비교 회로(230)로부터 논리 하이 레벨의 비교신호(COMP)가 출력되고, 테스트 전압(DOUT)이 기준전압(VREF)보다 높아져 적분회로(220)의 출력이 상승하면 비교 회로(230)의 출력 신호는 로우 레벨로 천이할 수 있다.
천이 검출 회로(240)는 비교 회로(230)의 출력 천이를 검출하고, 카운터(250)는 비교 회로(230)의 출력 신호가 검출될 때 트리밍 코드(CODE_TRIM)를 상승 또는 하강시킨다. 그리고 평균회로(260)는 일정 구간 동안의 트리밍 코드(CODE_TRIM)를 평균하여 최종 트리밍 코드(CODE_TRIM)를 생성할 수 있다.
도 10 내지 도 12는 실시예들에 의한 트리밍 코드 생성 방법을 설명하기 위한 파형도이다.
도 10을 참조하면, 비교신호(COMP)의 천이가 검출된 후의 구간A 동안 트리밍 코드(CODE_TRIM)를 평균하여 평균 0 코드가 산출될 수 있다.
도 11 및 도 12를 참조하면, 각각 구간B 및 구간 C에서 트리밍 코드(CODE_TRIM)를 평균하여 각각 -0.2코드가 산출되었음을 알 수 있다. 코드 평균시 -0.5 코드 이하는 반올림하지 않고 무시되므로 코드 에러를 유발하지 않는다.
결과적으로, 짧은 구간 동안 코드를 평균하여도 신뢰성 있는 트리밍 코드를 획득할 수 있고, 연산을 단순화하여 회로 사이즈를 최소화할 수 있다.
도 13은 일 실시예에 의한 적분 회로의 구성도이다.
도 13을 참조하면, 일 실시예에 의한 적분 회로(220-1)는 제 1 샘플링부(2211)와 증폭부(2239)의 부(-)출력 단자(INTOUTP) 간에 접속되는 제 1 극점 추가부(225) 및 제 2 샘플링부(2213)와 증폭부(2239)의 정(+)출력 단자(INTOUTN) 간에 접속되는 제 2 극점 추가부(227)를 더 포함할 수 있다.
제 1 극점 추가부(225)는 제 1 샘플링부(2211)에 접속되어 제 1 제어신호(φ1)에 따라 구동되는 제 1 극점 스위치(S17), 제 1 극점 스위치(S17)와 접지단자 간에 접속되고 제 2 제어신호(φ2)에 따라 구동되는 제 2 극점 스위치(S18), 제 2 극점 스위치(S18)에 일단이 접속되는 제 1 극점 커패시터(CP1), 제 1 극점 커패시터(CP1)의 타단에 접속되고 제 2 제어신호(φ2)에 따라 구동되는 제 3 극점 스위치(S19) 및 제 1 극점 커패시터(CP1)의 타단과 증폭부(2239)의 부출력 단자(INTOUTP) 간에 접속되는 제 4 극점 스위치(S20)를 포함할 수 있다.
제 2 극점 추가부(227)는 제 2 샘플링부(2213)에 접속되어 제 1 제어신호(φ1)에 따라 구동되는 제 5 극점 스위치(S27), 제 5 극점 스위치(S27)와 접지단자 간에 접속되고 제 2 제어신호(φ2)에 따라 구동되는 제 6 극점 스위치(S28), 제 2 극점 스위치(S28)에 일단이 접속되는 제 2 극점 커패시터(CP2), 제 2 극점 커패시터(CP2)의 타단에 접속되고 제 2 제어신호(φ2)에 따라 구동되는 제 7 극점 스위치(S29) 및 제 2 극점 커패시터(CP)의 타단과 증폭부(2239)의 정출력 단자(INTOUTP) 간에 접속되는 제 8 극점 스위치(S30)를 포함할 수 있다.
도 10에 도시한 적분 회로(220-1)는 출력 신호에 극점을 추가하여, 입력단으로 피드백함으로써 적분 회로)220-1)의 출력 신호 레벨이 공통모드 전압인 기준전압(VREF) 레벨 근처에 형성되게 하고, 이에 따라 트리밍 코드의 변동을 최소화할 수 있다.
극점 커패시터(CP1, CP2)의 캐패시턴스는 필요로 하는 극점을 충족하는 값으로 선택할 수 있다.
도 14는 일 실시예에 의한 적분 회로의 구성도이다.
도 14를 참조하면, 일 실시예에 의한 적분 회로(220-2)는 도 4에 도시한 적분 회로(220)에 더하여 제 1 영점 추가부(228) 및 제 2 영점 추가부(229)를 더 포함할 수 있다.
제 1 영점 추가부(228)는 제 1 샘플링부(2211)의 입력단과 제 1 적분부(2235) 간에 접속되는 제 1 영점 커패시터(CZ1)를 포함할 수 있다.
제 2 영점 추가부(229)는 제 2 샘플링부(2213)의 입력단과 제 2 적분부(2237) 간에 접속되는 제 2 영점 커패시터(CZ2)를 포함할 수 있다.
제 1 및 제 2 영점 추가부(228, 229)에 의해 제 1 제어 신호(φ1)의 위상이 하이 레벨인 구간에서, 적분 회로(220-2)의 응답 특성이 기준전압(VREF) 레벨 근처로 수렴하도록 하여 트리밍 코드(CODE_TRIM)의 변동률을 최소화할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
20 : 내부전압 트리밍 회로
30 : 오프칩 테스트 장치

Claims (15)

  1. 저장부; 및, 내부전압 트리밍 회로를 구비하고 호스트의 요청에 따라 상기 저장부를 제어하는 컨트롤러;를 포함하는 데이터 저장 장치로서,
    상기 내부전압 트리밍 회로는,
    테스트 대상 디바이스(DUT)로부터 출력되는 테스트 전압과 기준전압 간의 차이를 적분하여 적분 신호를 생성하는 적분회로;
    상기 적분 신호와 상기 기준전압을 비교하여 비교 신호를 생성하는 비교 회로;
    상기 비교 신호의 레벨이 천이됨에 따라 검출 신호를 출력하는 천이 검출 회로;
    상기 내부전압 트리밍 회로에 미리 저장된 초기 트리밍 코드를 제공받으며, 상기 검출 신호에 응답하여 상기 초기 트리밍 코드를 증가 또는 감소시켜 예비 트리밍 코드를 생성하는 카운터; 및
    상기 초기 트리밍 코드와 상기 예비 트리밍 코드를 제공받으며, 상기 예비 트리밍 코드를 일정 시간 동안 평균하여 최종 트리밍 코드를 생성하고 상기 저장부로 제공하는 평균 회로;
    를 포함하도록 구성되는 데이터 저장 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 적분회로는, 상기 테스트 전압과 기준전압 간의 차이를 샘플링하고, 상기 샘플링한 신호를 적분하여 적분 신호를 생성하되, 상기 샘플링 신호로부터 오프셋을 제거하는 오프셋 제거부를 포함하는 데이터 저장 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 적분 회로는, 상기 샘플링 주기 동안 상기 적분 신호의 출력 레벨이 상기 기준 전압 레벨로 수렴하도록 하는 극점 추가부를 더 포함하도록 구성되는 데이터 저장 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 적분 회로는, 상기 샘플링 주기 동안 상기 적분 신호의 출력 레벨이 상기 기준 전압 레벨로 수렴하도록 하는 영점 추가부를 더 포함하도록 구성되는 데이터 저장 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 적분 회로는, 상기 테스트 전압으로부터 생성되는 제 1 입력 신호를 제공받으며, 하이 레벨 구간이 서로 중첩되지 않게 교대로 반복 출력되는 위상을 갖는 제 1 제어 신호 및 제 2 제어 신호에 응답하여, 상기 제 1 입력 신호와 상기 기준전압 간의 차이를 샘플링하는 제 1 샘플링부;
    상기 제 1 샘플링부의 출력단에 접속되는 상기 제 1 오프셋 제거부;
    상기 테스트 전압으로부터 생성되고 상기 제 1 입력 신호의 차동 신호인 제 2 입력 신호를 제공받으며, 상기 제 1 제어 신호 및 상기 제 2 제어 신호에 응답하여, 상기 제 2 입력 신호와 상기 기준전압 간의 차이를 샘플링하는 제 2 샘플링부;
    상기 제 2 샘플링부의 출력단에 접속되는 상기 제 2 오프셋 제거부;
    상기 제 1 오프셋 제거부의 출력 신호를 입력받아 증폭하여 제 1 적분 신호를 출력하고, 상기 제 2 오프셋 제거부의 출력 신호를 입력받아 증폭하여 제 2 적분 신호를 출력하는 증폭부;
    상기 제 1 샘플링부의 출력단과 상기 제 1 적분 신호 출력단 간에 접속되는 제 1 적분부; 및
    상기 제 2 샘플링부의 출력단과 상기 제 2 적분 신호 출력단 간에 접속되는 제 2 적분부;
    를 포함하도록 구성되는 데이터 저장 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 샘플링부의 출력단과 상기 제 1 적분 신호 출력단 간에 접속되는 제 1 극점 추가부; 및
    상기 제 2 샘플링부의 출력단과 상기 제 2 적분 신호 출력단 간에 접속되는 제 2 극점 추가부;
    를 더 포함하도록 구성되는 데이터 저장 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 샘플링부의 입력단과 상기 제 1 적분부 간에 접속되는 제 1 영점 추가부; 및
    상기 제 2 샘플링부의 입력단과 상기 제 2 적분부 간에 접속되는 제 2 영점 추가부;
    를 더 포함하도록 구성되는 데이터 저장 장치.
  8. 반도체 장치의 내부 전압을 생성하기 위한 트리밍 코드를 제공하는 내부전압 트리밍 회로로서,
    테스트 대상 디바이스(DUT)로부터 출력되는 테스트 전압과 기준전압 간의 차이를 적분하는 적분회로;
    상기 적분 신호와 상기 기준전압을 비교하여 비교 신호를 생성하는 비교 회로;
    상기 비교 신호의 레벨이 천이됨에 따라 검출 신호를 출력하는 천이 검출 회로;
    상기 내부전압 트리밍 회로에 미리 저장된 초기 트리밍 코드를 제공받으며, 상기 검출 신호에 응답하여 상기 초기 트리밍 코드를 증가 또는 감소시켜 예비 트리밍 코드를 생성하는 카운터; 및
    상기 초기 트리밍 코드와 상기 예비 트리밍 코드를 제공받으며, 상기 예비 트리밍 코드를 일정 시간 동안 평균하여 최종 트리밍 코드를 생성하고 상기 반도체 장치로 제공하는 평균 회로;
    를 포함하도록 구성되는 내부 전압 트리밍 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 적분회로는 상기 테스트 전압과 기준전압 간의 차이를 샘플링하고, 상기 샘플링한 신호를 적분하여 적분 신호를 생성하되, 상기 샘플링 신호로부터 오프셋을 제거하는 오프셋 제거부를 포함하도록 구성되는 내부 전압 트리밍 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 적분 회로는, 상기 샘플링 주기 동안 상기 적분 신호의 출력 레벨이 상기 기준 전압 레벨로 수렴하도록 하는 극점 추가부를 더 포함하도록 구성되는 내부 전압 트리밍 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 적분 회로는, 상기 샘플링 주기 동안 상기 적분 신호의 출력 레벨이 상기 기준 전압 레벨로 수렴하도록 하는 영점 추가부를 더 포함하도록 구성되는 내부 전압 트리밍 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 반도체 장치는 컨트롤러의 제어에 따라 데이터를 입출력하는 스토리지 장치이고, 상기 내부 전압 트리밍 회로는, 상기 컨트롤러 내에 빌트인 셀프 테스트(built-in self-test; BIST) 장치로 임베디드되는 내부 전압 트리밍 회로.
  13. 반도체 장치의 내부 전압을 생성하기 위한 내부전압 트리밍 회로의 트리밍 방법으로서,
    테스트 대상 디바이스(DUT)로부터 출력되는 테스트 전압과 기준전압 간의 차이를 적분하여 적분 신호를 생성하는 단계;
    상기 적분 신호와 상기 기준전압을 비교하여 비교 신호를 생성하는 단계;
    상기 비교 신호의 레벨이 천이됨에 따라 검출 신호를 출력하는 단계;
    상기 검출 신호에 응답하여 상기 내부전압 트리밍 회로에 미리 저장된 초기 트리밍 코드를 증가 또는 감소시켜 예비 트리밍 코드를 생성하는 단계; 및
    상기 초기 트리밍 코드와 상기 예비 트리밍 코드를 제공받아, 상기 예비 트리밍 코드를 일정 시간 동안 평균하여 최종 트리밍 코드를 생성하고 상기 반도체 장치로 제공하는 단계;
    를 포함하도록 구성되는 내부 전압 트리밍 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 적분하는 단계는, 상기 테스트 전압과 기준전압 간의 차이를 샘플링하는 단계;
    상기 샘플링 신호로부터 오프셋을 제거하는 단계; 및
    상기 오프셋이 제거된 샘플링 신호를 적분하여 상기 적분 신호를 생성하는 단계;
    를 더 포함하도록 구성되는 내부 전압 트리밍 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 샘플링 주기 동안 상기 적분 신호의 출력 레벨을 상기 기준 전압 레벨로 수렴시키는 단계를 더 포함하도록 구성되는 내부 전압 트리밍 방법.
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