JPH04252499A - 不揮発性ｄｒａｍ記憶装置におけるｅｅｐｒｏｍ閾値電圧測定のための方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は概括的には集積された記
憶装置に関し、より具体的には、不揮発性ＤＲＡＭ（Ｎ
ＶＤＲＡＭ）メモリセルのＥＥＰＲＯＭ部と関連した閾
値電圧を測定するための方法と装置に関するものである
。

【０００２】

【従来の技術】ＮＶＤＲＡＭセルは以下の文献に記載さ
れている。（１）「Ａ　　Ｎｅｗ　Ａｒｃｈｉｔｅｃｔ
ｕｒｅ　　ｆｏｒ　　ｔｈｅ　　ＮＶＤＲＡＭ−−Ａｎ
　　ＥＥＰＲＯＭＢａｃｋｅｄ−ｕｐ　　Ｄｙｎａｍｉ
ｃ　　ＲＡＭ」、ＩＥＥＥ　　Ｊｏｕｒｎａｌｏｆ　　
Ｓｏｌｉｄ　　Ｓｔａｔｅ　　Ｃｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２３、Ｎｏ．１、１９８８年２月発行。（２）チャ
ン（Ｃｈｕａｎｇ）らの米国特許第４，６１１，３０９
号。（３）１９８９　　Ｉｎｔｅｒｎａｔｉｏｎａｌ　
　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅｓ　　Ｍｅｅｔｉ
ｎｇ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔにおける
ヤマウチ（Ｙａｍａｕｃｈｉ）らの「Ａ　　Ｖｅｒｓａ
ｔｉｌｅＳｔａｃｋｅｄ　　Ｓｔｏｒａｇｅ　　Ｃａｐ
ａｃｉｔｏｒ　　ｏｎ　　Ｆｌｏｔｏｘ　　Ｃｅｌｌｆ
ｏｒ　　Ｍｅｇａｂｉｔ　　ＮＶＤＲＡＭ　　Ａｐｐｌ
ｉｃａｔｉｏｎｓ」、ＩＥＤＭ　　８９、第５９５〜５
９８頁。これらの文献をここに援用する。

【０００３】本発明の構成に関連した構成は、フクモト
（Ｆｕｋｕｍｏｔｏ）らの「Ａ　　２５６ーｂｉｔ　　
Ｎｏｎ−Ｖｏｌａｔｉｌｅ　　Ｄｙｎａｍｉｃ　　ＲＡ
ＭＷｉｔｈＥＣＣ　　ａｎｄ　　Ｒｅｄｕｎｄａｎｃｙ
」と題された論文に記載されている。この文献をここに
援用する。

【０００４】ＮＶＤＲＡＭセルは、ＤＲＡＭセルとＥＥ
ＰＲＯＭセルを有する。ＤＲＡＭセルは、通常は、スト
レージキャパシタと直列のＭＯＳトランジスタからなり
、揮発性である。一方、ＥＥＰＲＯＭセルは、フローテ
ィングゲートＭＯＳトランジスタのフローティングゲー
トに電荷の形でデータを記憶するものであり、不揮発性
である。ＮＶＤＲＡＭの利点は、通常の動作時にはデー
タを迅速にＤＲＡＭから読み出し、ＤＲＡＭに書き込む
ことができ、しかもパワーダウンの間は不揮発性ＥＥＰ
ＲＯＭに記憶させ得ることである。しかし、ＮＶＤＲＡ
ＭのＥＥＰＲＯＭデータを直接アクセスすることはでき
ず、読み出しの前にＤＲＡＭに転送しなければならない
。

【０００５】ＮＶＤＲＡＭ記憶装置は、複数のＮＶＤＲ
ＡＭメモリセルを備え、少なくとも以下の３つのモード
を有する。（１）ＮＶＤＲＡＭが通常のＤＲＡＭと同様
に動作するＤＲＡＭ読出し／書込みモード、（２）ＤＲ
ＡＭデータがＥＥＰＲＯＭに転送されて記憶される記憶
モード、および（３）ＥＥＰＲＯＭデータがＤＲＡＭに
転送されてアクセスされるリコールモード。

【０００６】ＮＶＤＲＡＭセルのＤＲＡＭ読出し／書込
み動作モードでは、ＥＥＰＲＯＭトランジスタがオフに
され、通常の方法でＤＲＡＭセルに対するデータの書込
み、読出しが行われる。すなわち、ＤＲＡＭストレージ
キャパシタに対してデータの記憶または読出しを行うと
きに、ＤＲＡＭトランジスタがオンにされ、その他の場
合はオフにされる。

【０００７】ＤＲＡＭデータをＥＥＰＲＯＭに記憶させ
る必要がある時、ＤＲＡＭデータをＥＥＰＲＯＭに転送
する記憶動作が行われる。そこで、データはＥＥＰＲＯ
Ｍトランジスタのフローティングゲートに電荷として記
憶される。ＥＥＰＲＯＭデータをＤＲＡＭにリコールす
る必要がある時、リコール動作が行われる。この動作は
、ＥＥＰＲＯＭの論理状態をセンスし、それに応じて、
完全な論理状態１または論理状態０の電圧レベルをＤＲ
ＡＭストレージキャパシタに与えることからなる。

【０００８】集積記憶装置において、メモリトランジス
タの閾値電圧は装置の性能と信頼性の重要な指標となる
。トランジスタの閾値電圧は、トランジスタが非導通状
態であった後、電流の導通を開始する電圧である。トラ
ンジスタの導通および非導通状態は、それぞれ論理状態
０および１に関連しており、論理状態０と論理状態１の
閾値の差をトランジスタの「ウインドウ」と呼ぶ。より
小さい「ウインドウ」を有するトランジスタは、ランダ
ムな電圧の変動の結果、例えばノイズによって誤りを生
じやすくなり、意図しない論理の変動が生じることにな
る。従って、このウインドウの大きさは、一方の論理状
態に対応する信号と他方の論理状態に対応する信号とを
区別する時のメモリトランジスタの信頼性の尺度となる
。

【０００９】フローティングゲートＥＥＰＲＯＭトラン
ジスタにおいて、種々の量の電荷をフローティングゲー
トに注入することによって、閾値電圧を種々の値に「プ
ログラム化」することができる。このようにして、ＥＥ
ＰＲＯＭトランジスタのフローティングゲート上の、１
の論理状態に対応する電子の超過によって、そのトラン
ジスタをオンにするのに必要なゲート−ソース電圧の上
昇が生じる。逆に、フローティングゲート上の、０の論
理状態に対応する電子の不足によって、フローティング
ゲート上でより高い正の電位が生じ、そのトランジスタ
をオンにするのに必要なゲート−ソース電圧の減少が生
じる。

【００１０】トランジスタのウインドウは経時的に変化
し得る。フローティングゲートＥＥＰＲＯＭトランジス
タにおいて、電荷がトランジスタの酸化物領域において
通常の動作で経時的に増加し、ウインドウが減少する。 従って、論理状態０と論理状態１の閾値電圧を定期的に
測定することによって、ＥＥＰＲＯＭメモリトランジス
タの性能と信頼性を経時的に追跡できる。

【００１１】

【発明が解決しようとする課題】トランジスタは通常は
、或る通常の動作点にバイアスされている。この動作点
が論理状態０か論理状態１かのいずれかの閾値電圧に近
過ぎると、トランジスタの偶発的なオフまたはオン動作
によって誤りが生じ得る。

【００１２】さらに、通常の動作において、ＥＥＰＲＯ
Ｍ電圧が、定常状態の閾値に達する前にセンスされて、
その論理状態が判断される。これは、論理状態０である
とセンスされた場合の実際のＥＥＰＲＯＭ電圧と論理状
態１であるとセンスされた場合のそれとの差であるトラ
ンジスタの通常の動作ウインドウが、論理状態０のＤＣ
閾値から論理状態１のＤＣ閾値まで測定された全体のウ
インドウよりも実際には小さいことを意味する。従って
、通常のバイアス条件でゲート−ソース電圧を測定する
ことによって、トランジスタの動作マージンについての
情報が得られる。マージンが小さくなると、或る論理状
態に対応すると推測されるＥＥＰＲＯＭ電圧が通常の動
作で反対の状態としてセンスされる可能性が高くなる。

【００１３】従って、充分な動作マージンを与え、かつ
、装置の性能と信頼性を経時的にモニタするために、記
憶装置におけるメモリトランジスタの閾値電圧を知るこ
とが望ましい。

【００１４】従来のＥＥＰＲＯＭ回路では（即ち、ＮＶ
ＤＲＡＭにおいてではない）、ＥＥＰＲＯＭの閾値電圧
は容易に測定される。なぜならば、ＥＥＰＲＯＭを通る
電流をセンスするセンス回路とは独立してＥＥＰＲＯＭ
トランジスタの制御ゲートを操作できるからである。ま
ず、ＥＥＰＲＯＭが論理状態０または１のどちらかにプ
ログラム化される。次に、ＥＥＰＲＯＭトランジスタを
介して電流を流すために、ＥＥＰＲＯＭトランジスタの
１つのノードが高レベルに充電される。次いで、ＥＥＰ
ＲＯＭを通る電流をモニタしながら、制御ゲート電圧を
調整する。電流のオフまたはオンの点での制御ゲート電
圧が、フローティングゲート上の電荷によってプログラ
ム化された閾値電圧である。

【００１５】しかし、ＮＶＤＲＡＭセルでは、ＥＥＰＲ
ＯＭセルの制御ゲートはＤＲＡＭトランジスタのソース
に接続されている。センス回路の動作ではＤＲＡＭトラ
ンジスタのソースの電圧が或るレベルに維持されること
が必要であり、ＥＥＰＲＯＭトランジスタの制御ゲート
がこのレベルに電気的に接続されるので、センス回路を
能動化する間に同時に制御ゲート電圧を独立して制御す
ることはできない。従って、ＥＥＰＲＯＭの閾値電圧を
従来の方法で測定することはできない。

【００１６】従って、本発明の目的は、ＮＶＤＲＡＭメ
モリセルにおいてＥＥＰＲＯＭフローティングゲートト
ランジスタに印加されたゲート−ソース電圧を測定する
ための方法と装置を提供することである。

【００１７】本発明の他の目的は、ＮＶＤＲＡＭにおい
て、論理状態０と１に相当するＥＥＰＲＯＭの閾値電圧
を決定して、トランジスタの閾値電圧ウインドウの大き
さを決定し経時的に追跡して検査できるようにするため
の方法と装置を提供することである。

【００１８】本発明の更に他の目的は、通常の動作条件
でのＥＥＰＲＯＭの動作電圧マージンとタイミングマー
ジンを決定して、トランジスタの信頼性と性能を確認し
経時的に追跡して検査できるようにするための方法と装
置を提供することである。

【００１９】

【課題を解決するための手段】本発明の方法は、ＤＲＡ
ＭセルとＥＥＰＲＯＭセルとを備え、ＤＲＡＭトランジ
スタのソースがＥＥＰＲＯＭフローティングゲートトラ
ンジスタのゲートに電気的に接続されているＮＶＤＲＡ
Ｍセルにおいて、ＥＥＰＲＯＭセルに対するゲート−ソ
ース電圧を測定するための方法であって、（ａ）基準線
を基準電圧にプリチャージするステップ、（ｂ）該ＤＲ
ＡＭセルを高電圧にプリチャージするステップ、（ｃ）
該ＥＥＰＲＯＭをオンにし、ＤＲＡＭ電圧を該ＥＥＰＲ
ＯＭを介してグランド方向に放電させ、該ＥＥＰＲＯＭ
トランジスタがオフにされるＥＥＰＲＯＭゲート−ソー
ス電圧の値に近づけるようにするステップ、並びに（ｄ
）所定の時点で、基準電圧及びＤＲＡＭ電圧のどちらが
より高いかを判断するステップを包含しており、そのこ
とにより上記目的が達成される。

【００２０】上記方法に於いて、前記ステップ（ａ）〜
（ｄ）を繰り返して、前記基準電圧が前記ＤＲＡＭ電圧
をクロスするまで、各繰り返し毎に該基準電圧を該ＤＲ
ＡＭ電圧の方向に調整するステップ（ｅ）を更に包含す
ることもできる。

【００２１】上記方法に於いて、前記ステップ（ｅ）を
繰り返して、各繰り返し毎に前記ステップ（ｄ）が行わ
れる所定の時点を変化させるステップ（ｆ）を更に包含
するようにしてもよい。

【００２２】前記ステップ（ｄ）の所定の時点を前記Ｄ
ＲＡＭ電圧が定常状態の値に達した後の時点に設定する
ことによって、前記ＥＥＰＲＯＭのＤＣ閾値電圧が測定
されるようにしてもよい。

【００２３】上記方法が、前記ステップ（ｄ）の所定の
時点をＤＲＡＭ電圧が基準電圧の半分の値に降下する以
前の時点になるように選択する、前記ＮＶＤＲＡＭセル
に対する時間マージンを決定する方法を更に構成するこ
ともできる。

【００２４】上記方法が、前記ステップ（ｄ）が行われ
る所定の時点をＤＲＡＭ電圧が定常状態の値に達した後
の時点に設定する、前記ＥＥＰＲＯＭに対し全体のウイ
ンドウを決定する方法を更に構成し、（ｇ）ＥＥＰＲＯ
Ｍゲートに対して、第１の論理状態と第２の論理状態の
各々に対して前記ステップ（ａ）〜（ｄ）を行って、前
記第１の論理状態に対応する第１の閾値電圧、及び前記
第２の論理状態に対応する第２の閾値電圧を決定するス
テップ、並びに（ｈ）該第１の閾値電圧と第２の閾値電
圧の差を決定するステップを更に包含することもできる
。

【００２５】本発明の他の方法は、ＤＲＡＭセルとＥＥ
ＰＲＯＭセルとを備え、ＤＲＡＭトランジスタのソース
がＥＥＰＲＯＭフローティングゲートトランジスタのゲ
ートに電気的に接続されているＮＶＤＲＡＭセルの閾値
電圧マージンを決定する方法であって、（ａ）ＥＥＰＲ
ＯＭゲートを第１の論理状態に設定するステップ、（ｂ
）基準線を基準電圧にプリチャージするステップ、（ｃ
）該ＤＲＡＭセルを高電圧にプリチャージするステップ
、（ｄ）該ＥＥＰＲＯＭをオンにして、ＤＲＡＭ電圧を
該ＥＥＰＲＯＭを介してグランド方向に放電させ、該Ｅ
ＥＰＲＯＭトランジスタがオフにされるＥＥＰＲＯＭゲ
ート−ソース電圧の値に近づけるようにするステップ、
（ｅ）所定の時点で、基準電圧及びＤＲＡＭ電圧のどち
らがより高いかを判断するステップ、（ｆ）前記ステッ
プ（ｂ）〜（ｅ）を繰り返して、各繰り返しにおいて、
基準線を前回のものとは異なる基準電圧に充電すること
によって前記ステップ（ｂ）を行うステップ、（ｇ）該
基準電圧が該ＤＲＡＭ電圧をクロスする時を決定するこ
とによって、第１の論理状態に対する第１の閾値電圧を
決定するステップ、（ｈ）ＥＥＰＲＯＭゲートを第２の
論理状態に設定するステップ、（ｉ）第２の論理状態に
対して前記ステップ（ｂ）から（ｇ）を繰り返して、第
２の論理状態に対する第２の閾値電圧を決定するステッ
プ、並びに（ｊ）前記第１と第２の閾値電圧の差を決定
するステップを包含している。

【００２６】本発明の装置は、ＤＲＡＭセルとＥＥＰＲ
ＯＭセルとを備え、ＤＲＡＭトランジスタのソースがＥ
ＥＰＲＯＭフローティングゲートトランジスタのゲート
に電気的に接続されているＮＶＤＲＡＭセルの閾値電圧
を決定するための装置であって、ＥＥＰＲＯＭゲートを
第１の論理状態に設定する手段、基準電圧に充電された
基準線、該ＤＲＡＭセルを高電圧にプリチャージする手
段、該ＤＲＡＭセルの電圧を放電する手段、該基準線と
該ＤＲＡＭセルとに接続され、該ＤＲＡＭ電圧が該基準
電圧をクロスしたか否かを所定の時点で判断し、第１の
閾値電圧を決定するためのセンス増幅器を備えている。

【００２７】前記設定手段が前記ＥＥＰＲＯＭゲートの
第２の論理状態への設定をも行い、前記センス増幅器が
前記所定の時点で前記ＤＲＡＭ電圧と前記基準電圧との
クロスを判断することによる第２の閾値電圧の決定をも
行い、更に、前記第１の閾値電圧と第２の閾値電圧との
差を判断して閾値電圧マージンを決定する手段を備えて
いてもよい。

【００２８】

【作用】本発明は、ＮＶＤＲＡＭメモリセルにおいてＥ
ＥＰＲＯＭトランジスタに印加されたゲート−ソース電
圧を測定するための方法と回路に関する。この方法は、
メモリセルアレイの基準ビット線を基準電圧にプリチャ
ージし、ＮＶＤＲＡＭのＤＲＡＭセルを高電位にプリチ
ャージし、ＤＲＡＭ電位をＥＥＰＲＯＭフローティング
ゲートトランジスタを介してグランド方向に放電させ、
ＤＲＡＭ電圧が或る時点で基準電圧よりも高いか、低い
かをセンスすることを包含する。ＮＶＤＲＡＭのＤＲＡ
Ｍ電圧はＥＥＰＲＯＭのゲート−ソース電圧に等しい。

【００２９】各論理状態に対応するＥＥＰＲＯＭ閾値電
圧はフローティングゲートに記憶された電荷量に依存す
るので、ＤＲＡＭ電圧は、どちらの閾値電圧がＥＥＰＲ
ＯＭ上に「プログラム化」されていようとその閾値電圧
の方に漸近的に減少する。ＤＲＡＭ電圧は、この放電の
間の所望の時点でセンス動作を能動化することによって
基準電圧と比較される。このセンスのステップによって
、ＤＲＡＭ電圧が基準電圧よりも高いか、低いかが明ら
かになる。

【００３０】この充電、放電、およびセンスのサイクル
を数回繰り返して基準電圧を変化させて、ＤＲＡＭ電圧
の方向に基準電圧を調整する毎に、本発明の方法によっ
て、測定中のＤＲＡＭ電圧とクロスする点での基準電圧
の値が決定される。このクロス点は、センスステップに
よって、基準電圧がＤＲＡＭ電圧よりも前回までは高か
った場合に、ＤＲＡＭ電圧よりも低くなったことが明ら
かになった点である。または、逆に、センスステップに
よって、基準電圧がＤＲＡＭ電圧よりも前回までは低か
った場合に、ＤＲＡＭ電圧よりも高くなったことが明ら
かとなった点である。クロス点での基準電圧の値はＤＲ
ＡＭ電圧に近づく。反復間での基準電圧の調整が小さく
なる程、測定の精度が高くなる。

【００３１】ＥＥＰＲＯＭ電圧の全体の放電経路は、上
記の反復的な方法を用いてＥＥＰＲＯＭ電圧放電経路に
沿って種々のセンス時点でＥＥＰＲＯＭ電圧を測定する
ことによって、ＤＣ閾値限界にプロット（ｐｌｏｔ）さ
れる。

【００３２】本発明の方法は、ＮＶＤＲＡＭ装置の第４
のモード（通常のＤＲＡＭ読出し／書込みモード、記憶
モード、およびリコールモードに加えられる）、即ち、
テストモードにおいて実現される。

【００３３】

【実施例】本発明を実施例について以下に説明する。

【００３４】図７は、テストされるメモリセル２００の
アレイ（図２に関して後述する）を有し、マイクロコン
ピュータまたは他の従来の制御及びタイミング装置であ
る外部のテスト装置７１０に接続されたＮＶＤＲＡＭ記
憶装置７００を示す。テスト装置７１０は、記憶装置７
００に制御信号７２０を与えることによって記憶装置７
００の動作モード（そのうちの１つのモードは本発明の
テストモードである）を制御する。

【００３５】図１は、センス増幅器（ＳＡｉ）２０の一
端に達するビット線（Ｂｉ）１０に接続されたＮＶＤＲ
ＡＭメモリセル（ＭＣｉ，ｊ）５を示す。メモリセル５
は、図２に関して後述するように、ビット線ｉとワード
線ｊの交点にあるので、ＭＣｉ，ｊと示されている。セ
ンス増幅器２０の他方の端部にはビット線（Ｂｉバー）
３０が接続されている。Ｂｉバーは、図２に関して後述
するように、Ｂｉに対する相補的なビット線である。

【００３６】ビット線１０はＤＲＡＭトランジスタ４０
のドレインに接続され、このトランジスタ４０のゲート
はワード線（ＷＬｊ）５０に接続されている。ＤＲＡＭ
ノード６０として示されたＤＲＡＭトランジスタ４０の
ソースはリコールトランジスタ７０のドレインに接続さ
れ、トランジスタ７０のゲートはリコール線（ＲＬｊ）
８０に接続されている。ＤＲＡＭノード６０はＥＥＰＲ
ＯＭトランジスタ９０の制御ゲート６５にも接続されて
いる。

【００３７】リコールトランジスタ７０のソースはＥＥ
ＰＲＯＭトランジスタ９０に接続されている。フローテ
ィングゲートＭＯＳトランジスタであるトランジスタ９
０は、酸化物層を有するゲート部１００、フローティン
グゲート１１０、及びフローティングゲート１１０とＥ
ＥＰＲＯＭ制御ゲート６５との間のキャパシタ１２０を
有する。ＥＥＰＲＯＭフローティングゲートトランジス
タ９０のソースはソース１３０として示されている。

【００３８】ＤＲＡＭノード６０に接続されたＥＥＰＲ
ＯＭゲート６５はＤＲＡＭストレージキャパシタ１４０
の一方の電極としても用いられる。キャパシタゲート１
５０はＤＲＡＭキャパシタ１４０の他方の電極として用
いられる。

【００３９】ＮＶＤＲＡＭメモリセル５のＤＲＡＭ部（
図１の一点鎖線で囲まれた部分）１６０は、ＤＲＡＭス
トレージキャパシタ１４０と直列になったＤＲＡＭトラ
ンジスタ４０を具備する。ＮＶＤＲＡＭメモリセル５の
ＥＥＰＲＯＭ部（図１の破線円内の部分）１７０はＥＥ
ＰＲＯＭフローティングゲートトランジスタ９０を具備
する。ＥＥＰＲＯＭデータはフローティングゲート１１
０上に電荷として記憶される。

【００４０】図２は、本発明のＮＶＤＲＡＭ記憶装置７
００の一実施例における（メモリセル５と等しい）全て
のメモリセル２００の論理的接続を示す。記憶装置７０
０において、図２に詳細に示すように、２ｍ本のビット
線２２０（Ｂ１〜Ｂｍ及びＢ１バー〜Ｂｍバー）と２ｎ
本のワード線２４０（ＷＬ１〜ＷＬｎ＋ｎ）が設けられ
ている。 各ビット線はセンス増幅器の一端に接続され、センス増
幅器の他端は対応の反転ビット線に接続されている。例
えば、ビット線（Ｂｉ）１０はセンス増幅器ＳＡｉ２０
の一端に接続され、ＳＡｉ２０の他端はビット線（Ｂｉ
バー）３０に接続されている。

【００４１】１本のビット線と１本のワード線を選択す
ることによって、これらの２本の線の交点のメモリセル
２００が選択される。例えば、図１より、ビット線Ｂｉ
とワード線ＷＬｊを選択すると、メモリセル（ＭＣｉ，
ｊ）５が選択される。ビット線Ｂｉとワード線ＷＬｎを
選択すると、図２に示すメモリセル（ＭＣｉ，ｎ）２１
０が選択される。

【００４２】図３は、図２のメモリアレイにおけるビッ
ト線（Ｂｉ）１０及びビット線（Ｂｉバー）３０に接続
されたメモリセル３００（ＭＣｉ，１〜ＭＣｉ，ｎ＋ｎ
）の詳細図である。ビット線１０と３０は、トランジス
タ３１０を介して、またセンス増幅器ＳＡｉ２０（図１
に示すセンス増幅器２０と同じもの）を介し互いに接続
されている。トランジスタ３１０は、ビット線１０と３
０上の電荷を均一にするため、リコールおよびテスト動
作に於ける基準のプリチャージの間のみオンにされる。 電圧φ１によってオンにされるトランジスタ３２０と、
電圧φＰＲによってオンにされるトランジスタ３３０と
はビット線１０に接続され、それぞれ、＋Ｖｄｄ又は基
準電圧３４０に充電するために用いられる。同様に、電
圧φ２とφＰＲによって制御されるトランジスタ３５０
と３６０はそれぞれ、＋Ｖｄｄ又は基準電圧３４０のど
ちらかに充電するために用いられる。通常の動作におい
て、基準電圧３４０は＋１／２（Ｖｄｄ）である。しか
し、所定値の範囲内で外部から基準電圧３４０を制御で
きる。

【００４３】図１のＮＶＤＲＡＭメモリセル５は４つの
動作モードを有する。すなわち、（１）ＤＲＡＭ読出し
／書込みモード、（２）記憶モード、（３）リコールモ
ード、及び（４）テストモードである。外部テスト装置
７１０から記憶装置７００に種々の制御信号７２０（図
７参照）を与えることによってこれらのモードが選択さ
れる。これらのモードを以下に順に説明する。

【００４４】１．ＤＲＡＭ読出し／書込みモード通常の
ＤＲＡＭ読出し／書込み動作において、図１に示すリコ
ールトランジスタ７０はリコール線８０を低レベルにす
ることによってオフし、ＥＥＰＲＯＭトランジスタ９０
をＤＲＡＭ回路１６０から電気的に分離する。キャパシ
タゲート１５０は接地される。

【００４５】ワード線５０を高レベルにすることによっ
てメモリセル５を選択すると、ＤＲＡＭトランジスタ４
０がオンになり、以下の２つのうちのいずれかが起こる
。ビット線１０上のデータがＤＲＡＭストレージキャパ
シタ１４０に記憶される、または、キャパシタ１４０に
前もって記憶されたデータがビット線１０に読み出され
る。メモリセル５におけるＤＲＡＭ読出し／書込みは標
準的なＤＲＡＭセルに対する従来の方法で行われる。 ＤＲＡＭストレージキャパシタ１４０の充電状態および
非充電状態はそれぞれ論理状態１および０に対応する。

【００４６】２．記憶モード 図６に示すように、記憶動作によって、ＤＲＡＭのデー
タがＥＥＰＲＯＭに転送される。図６のケース１から４
は、ＤＲＡＭセル１６０とＥＥＰＲＯＭセル１７０に対
する全ての可能な最初の論理状態を示している。ＥＥＰ
ＲＯＭトランジスタ９０において、論理状態０はフロー
ティングゲート１１０上の電子の不足として現れる。従
って、フローティングゲート１１０は、ソース１３０が
接地されているならばＥＥＰＲＯＭトランジスタ９０を
オンにするのに充分な正の電位にある。逆に、論理状態
１はフローティングゲート１１０上の電子の過剰として
現れる。この場合、フローティングゲート１１０は、よ
り低い、非導通電位にある。

【００４７】ＤＲＡＭの論理状態０はＤＲＡＭキャパシ
タ１４０が低電位状態、ＤＲＡＭの論理状態１はＤＲＡ
Ｍキャパシタ１４０が高電位状態として規定される。一
般に、ＤＲＡＭの論理状態はキャパシタ１４０（または
ゲート６５）上の電荷に対応する。

【００４８】記憶動作の終了時に、ＥＥＰＲＯＭセル１
７０の論理状態６１０はＤＲＡＭセル１６０の論理状態
６２０と整合する。従って、記憶動作の前にキャパシタ
１４０が充電されていない場合、記憶動作の後、フロー
ティングゲート１１０に電子の不足が生じる。キャパシ
タ１４０が記憶動作の前に充電されているならば、フロ
ーティングゲート１１０には記憶動作の後、電子の過剰
が起こる。

【００４９】２つのステップを含む記憶動作の間、リコ
ール線８０は低レベルに保たれる。先ず、キャパシタゲ
ート１５０が接地され、ソース１３０に０ボルトから＋
Ｖｐｐ（本実施例では、約＋１３Ｖ）のパルスが印加さ
れる。次に、ソース１３０が接地され、キャパシタゲー
ト１５０に０ボルトから＋Ｖｐｐのパルスが印加される
。ＤＲＡＭセル１６０とＥＥＰＲＯＭセル１７０の種々
の初期論理状態に於けるこの動作の効果は以下の通りで
ある。

【００５０】（ケース１）　　ＤＲＡＭセル１６０とＥ
ＥＰＲＯＭセル１７０が共に論理状態０の場合、フロー
ティングゲート１１０が電子の不足のためより高い電位
にあるので、第１のステップにおけるソース１３０のパ
ルス（すなわち、キャパシタ１５０の接地とソース１３
０へのパルス印加）によっては、ソース１３０からフロ
ーティングゲート１１０に充分に大きい電圧差が生じな
いので、酸化膜１００を通るトンネル効果が起こらない
。 従って、フローティングゲート１１０上の電荷は第１の
ステップの後も変わらない。

【００５１】第２のステップにおけるキャパシタゲート
パルス（すなわち、ソース１３０の接地とキャパシタゲ
ート１５０へのパルス印加）によって、少しだけより高
い電圧がキャパシタ１４０と１２０を介してフローティ
ングゲート１１０に与えられる。しかし、その結果生じ
たフローティングゲート１１０からソース１３０に印加
される電圧は、酸化膜１００を通るトンネル効果を生じ
させるには不十分である。何故ならば、ＤＲＡＭノード
６０が最初に接地されていたからである。従って、ＥＥ
ＰＲＯＭセル１７０は記憶動作後も論理状態０のままで
ある。

【００５２】（ケース２）　　ＤＲＡＭセル１６０が論
理状態０でＥＥＰＲＯＭセル１７０が論理状態１の場合
、フローティングゲート１１０がより低い電位にあるの
で、第１のステップのソースパルスが酸化膜１００に対
し充分な電圧を与え、フローティングゲート１１０から
ソース１３０への電子のトンネル効果を生じさせる。従
って、前の論理状態１を示すフローティングゲート１１
０上の過剰な電子は排出され、ＥＥＰＲＯＭセル１７０
が（その結果生じたフローティングゲート１１０上の電
子の不足に相当する）論理状態０を示す。

【００５３】しかし、第２のステップのキャパシタゲー
トパルスは酸化膜１００にトンネル効果を生じさせるに
は不十分である。ＤＲＡＭノード６０が低い電位にある
からである。フローティングゲート１１０は第１ステッ
プの前よりも高い電位にあるが、電位の上昇はトンネル
効果を生じさせるのには充分ではない。従って、ＥＥＰ
ＲＯＭセル１７０は第２のステップの後も論理状態０の
ままであり、その結果、ＥＥＰＲＯＭセル１７０は記憶
動作前の論理状態１から記憶動作後の論理状態０に変化
する。

【００５４】（ケース３）　　ＤＲＡＭセル１６０が論
理状態１でＥＥＰＲＯＭセル１７０が論理状態０である
場合、ケース１と同様に、第１ステップのソースパルス
はトンネル効果を生じさせるには不充分である。

【００５５】しかし、フローティングゲート１１０とＤ
ＲＡＭノード６０が共に高電位であるので、第２のステ
ップのキャパシタゲートパルスによって、ソース１３０
からフローティングゲート１１０への電子のトンネル効
果を生じさせるのに充分な電圧を（キャパシタ１４０と
１２０を介して）フローティングゲート１１０に与える
。従って、記憶動作の後、ＥＥＰＲＯＭは論理状態１（
すなわち、電子の過剰状態）を含む。

【００５６】（ケース４）　　ＤＲＡＭセル１６０とＥ
ＥＰＲＯＭセル１７０が共に論理状態１にある場合、Ｄ
ＲＡＭノード６０が高電位にあるので、第１ステップの
ソースパルスはフローティングゲート１１０からソース
１３０に電子のトンネル効果を生じさせるには不充分で
あり、フローティングゲート１１０上の電荷に対するソ
ース１３０でのパルスの効果が相殺される。従って、フ
ローティングゲート１１０上の電荷は第１のステップ後
も変わらない。

【００５７】第２のステップにおけるキャパシタゲート
１５０のパルスによって、より高い電位がキャパシタ１
４０と１２０を介してフローティングゲート１１０に与
えられる。しかし、フローティングゲート１１０が第１
のステップ後も低電位にあったため、キャパシタ１５０
のパルスによってフローティングゲート１１０に与えら
れた高電位は酸化膜１００に対してトンネル効果を生じ
させるには不充分である。従って、フローティングゲー
ト１１０上の電荷は第２のステップ後も変化しない。フ
ローティングゲート１１０は、論理状態１に相当する過
剰電子で充電されたままである。

【００５８】３．リコールモード リコール動作において、ＥＥＰＲＯＭセル１７０に記憶
されたデータがＤＲＡＭセル１６０に転送され、データ
へのアクセスが可能となる。図４はＤＲＡＭノード６０
の電圧を時間との関係で示した図である。リコール動作
全体において、ワード線５０が選択され（すなわち、ト
ランジスタ４０をオンにするように高電圧に設定され）
、ソース１３０と制御ゲート１５０が接地される。

【００５９】図４の時刻ｔ０から時刻ｔ１で、ビット線
１０と３０はそれぞれトランジスタ３３０と３６０を介
して基準電圧＋１／２（Ｖｄｄ）（例えば、＋２．５Ｖ
）に予め充電される（図３を参照）。時刻ｔ１で、トラ
ンジスタ３３０と３６０はオフにされる。トランジスタ
３２０は時刻ｔ１から時刻ｔ２の間オンにされ、ビット
線１０とＤＲＡＭノード６０を＋Ｖｄｄ（例えば、＋５
Ｖ）に予め充電する。時刻ｔ２で、トランジスタ３２０
がオフにされ、（リコール線８０を高レベルにすること
によって）リコールトランジスタ７０がオンにされる。

【００６０】ＤＲＡＭノード６０からソース１３０への
経路が存在することになり、その結果、電流がＥＥＰＲ
ＯＭトランジスタ９０を介して流れ始め、ＤＲＡＭノー
ド６０の電圧が降下し始める。

【００６１】ＤＲＡＭノード６０がＥＥＰＲＯＭトラン
ジスタ９０のゲート６５としても機能するので、回路が
そのままであるならば、或る時点で、ＤＲＡＭノード６
０の電圧が充分に降下し、ＥＥＰＲＯＭトランジスタ９
０がオフになり、電流を遮断し、ＤＲＡＭノード６０の
電圧をその時の値に固定する。フローティングゲート１
１０上の電荷量によって、この現象が起こるＤＲＡＭノ
ード６０の電圧が決定される。

【００６２】フローティングゲート１１０上に（高電位
を生じさせ、論理状態０に相当する）電子の不足がある
と、フローティングゲート１１０に電子の過剰がある場
合よりもＤＲＡＭノード６０の電圧がさらに降下し、電
流の遮断を生じる。フローティングゲート１１０の最初
の電位が高いほど、フローティングゲート１１０とソー
ス１３０の間の電圧を、ＥＥＰＲＯＭトランジスタ９０
をオンにするのに要求される電圧よりも低くするために
、ＤＲＡＭノード６０の電圧を低くしなければならない
。

【００６３】従って、時刻ｔ２以後のＤＲＡＭノード６
０の電圧は、いずれのＤＣ閾値電圧がフローティングゲ
ート１１０上にプログラム化されていてもその電圧の方
に漸近的に減少する。フローティングゲート１１０は、
上記のように、異なった量の電荷を注入することによっ
て論理状態０の閾値または論理状態１の閾値のどちらか
にプログラム化される。時刻ｔ３で、論理状態０に対し
て、ＤＲＡＭノード６０の電圧が基準電圧＋１／２（Ｖ
ｄｄ）よりも降下する。ＤＲＡＭノード電圧がプログラ
ム化されたＤＣ閾値電圧レベルに達する前に、時刻ｔ４
で、ＤＲＡＭノード６０の電圧のセンスが可能となる。 センス増幅器２０は、ＤＲＡＭノード６０の電圧が＋１
／２（Ｖｄｄ）の基準電圧よりも高いか、低いかをセン
スする。高い場合は、センス増幅器２０は完全な＋Ｖｄ
ｄレベルをＤＲＡＭノード６０に対してリストアする。 低い場合は、センス増幅器２０はＤＲＡＭノード６０を
接地させる。このレールからレールへ（ｒａｉｌ−ｔｏ
−ｒａｉｌ）の（即ち、０から＋Ｖｄｄへの）リストア
は、ＤＲＡＭノード６０の電圧の劣化を相殺するのに必
要である。

【００６４】４．テストモード テストモードでは、図４の時刻ｔ４（時刻ｔ４は自由に
調節可能）でＤＲＡＭノード６０の電圧を測定すること
が含まれる。リコール動作の場合のようにＤＲＡＭノー
ド６０の電圧を＋１／２（Ｖｄｄ）の基準電圧と１回比
較する代わりに、テスト手順では、リコールサイクルを
数回繰り返して、基準電圧を調節する。各リコールサイ
クルで、新しい基準電圧が所定の時刻ｔ４でＤＲＡＭノ
ード６０の電圧と比較される。基準電圧が最終的にＤＲ
ＡＭノード６０の電圧とクロスすると、センス増幅器２
０は前の繰り返しとは逆の極性の信号を出力する。この
クロス時の基準電圧の値がその時刻ｔ４のＤＲＡＭノー
ド６０の電圧の値となる。

【００６５】図５はこの繰り返して行われる処理を示す
フロー図である。図５の時間（即ち、時刻ｔ１、時刻ｔ
２等）は図４の同様に番号付けされた時間に対応する。 リコール動作における場合と同様に、ビット線１０と基
準ビット線３０は時刻ｔ０で＋１／２（Ｖｄｄ）に予め
充電される（ステップ５１）。時刻ｔ１で（ステップ５
２）、リコールプリチャージの開始で、ＤＲＡＭノード
６０は＋Ｖｄｄに予め充電される。次に、リコールトラ
ンジスタ７０は時刻ｔ２でオンにされる（ステップ５３
）。センス増幅器２０は時刻ｔ４で能動化される（ステ
ップ５４）。

【００６６】センス後、ステップ５５で、テスト装置７
１０はＢｉ出力３７０からセンス増幅器２０の出力を読
み出し、これを前回の繰り返しの出力と比較する。クロ
ス（即ち、逆の極性）がセンスされると、この特定のメ
モリセルのテストが終了する。それ以外の場合は、テス
ト装置７１０が基準電圧をＤＲＡＭノード６０の電圧に
（所定量だけ）近づけるように調整し、ステップ５６で
この新しい基準電圧を基準電圧入力３４０に送り、ステ
ップ５２に戻り、さらに反復動作を行う。

【００６７】上記の代わりに、時刻ｔ４でＤＲＡＭノー
ド６０の電圧を正確に測定しようとしないで、合格／不
合格の限界を確定し、これらの限界に対してＥＥＰＲＯ
Ｍトランジスタ９０をテストするようにしてもよい。例
えば、ＥＥＰＲＯＭトランジスタ９０を論理状態１にプ
ログラム化し、基準電圧を＋３．５Ｖ（＋１／２（Ｖｄ
ｄ）を１ボルト上まわる値）に設定する。この場合、時
刻ｔ４でのＤＲＡＭノード６０の電圧が基準電圧よりも
高いならば、センス増幅器２０は１の論理状態をセンス
し、トランジスタは合格する。しかし、時刻ｔ４でのＤ
ＲＡＭノード６０の電圧が基準電圧よりも低い場合（例
えば、＋３Ｖ）、センス増幅器は０の論理状態をセンス
し、トランジスタは不合格となる。トランジスタの論理
状態０の閾値は同様に検査される。

【００６８】他の種類の測定を行ってもよい。通常の動
作条件でのメモリセル５の「時間マージン」（すなわち
、通常動作時の図４の時刻ｔ３と時刻ｔ４の差）を決定
するために、フローティングゲート１１０を論理状態０
にプログラム化し、（ＤＲＡＭノード６０の電圧が論理
状態０に対して＋１／２（Ｖｄｄ）、すなわち通常の動
作の基準電圧とクロスする時である）時刻ｔ３よりも前
にセンスが可能となる。実際、時刻ｔ４は時刻ｔ３より
も前に到来する。センス増幅器２０は、種々の時刻ｔ４
で測定を行って時刻ｔ３の値を与えることによって、Ｄ
ＲＡＭノード６０の電圧が＋１／２（Ｖｄｄ）とクロス
する時をセンスする。通常の動作の時刻ｔ４から時刻ｔ
３を減算することによって、メモリセル５に対する通常
の動作時の時間マージンが得られる。時間マージンが小
さすぎると、論理状態０信号のセンスが時刻ｔ３の前に
誤って行われる恐れがあり、センス増幅器２０が所望の
極性とは逆の極性の完全な電圧をセンスしてリストアさ
せる恐れを生じる。

【００６９】他の例では、時刻ｔ４でＥＥＰＲＯＭ９０
の両方の論理状態に対してＤＲＡＭノード６０の電圧レ
ベルをセンスするために、時刻ｔ４を通常の動作点に維
持して基準電圧を上記のように反復して調整する。これ
らの電圧レベルと＋１／２（Ｖｄｄ）との差は、通常動
作時における（すなわち、通常動作センス時ｔ４での）
各論理状態に対する閾値電圧マージンである。大きいマ
ージンは不正確な論理状態の偶発的なセンスを防止する
のに役立つが、基準値とのクロス（時刻ｔ３）とセンス
の能動化（時刻ｔ４）との間の時間が増加すると、メモ
リ回路の動作が遅くなる。従って、信頼性と速度との間
に最適のバランスを確立するように、マージンの情報に
よって時刻ｔ４を選択し、通常のバイアス条件（通常の
基準電圧を＋１／２（Ｖｄｄ）から変化させることを含
み得る）を変化させることを可能とする。

【００７０】さらに、時刻ｔ４を連続した反復動作毎に
時間的に進ませて、ＤＲＡＭノード６０の電圧の実際の
減衰関数（ｄｅｃａｙ　　ｆｕｎｃｔｉｏｎ）が、定常
状態のＤＣ閾値電圧レベルに近づくに従ってプロットさ
れるようにしてもよい。減衰関数が実質的に水平状態に
なる時点を時刻ｔ４が越える（すなわち、図４の右端を
越える）と、論理状態０と１に対応するＥＥＰＲＯＭト
ランジスタ９０のＤＣ閾値電圧を決定することができる
。 これらの２つのＤＣ閾値の差は、その減少を経時的に測
定できるＥＥＰＲＯＭの全「ウインドウ」である。ウイ
ンドウが大きくなると、１の論理状態と０の論理状態と
の区別がより容易になる。

【００７１】図３に関するテスト動作の例として、リコ
ールすべきメモリセルをビット線１０が含むと仮定する
。このセルは、対応のワード線を高レベルにすることに
よって、選択される。従って、メモリセル３００からメ
モリセルＭＣｉ，ｎを選択するには、ワード線ＷＬｎを
高レベルに設定する。図４の時刻ｔ０から時刻ｔ１への
基準のプリチャージの間、ビット線１０と３０はトラン
ジスタ３３０と３６０を介して＋１／２（Ｖｄｄ）に予
め充電される。トランジスタ３１０はこのプリチャージ
の間オンにされ、ビット線１０と３０上の電圧を均等に
し、その後時刻ｔ１でオフにされる。

【００７２】時刻ｔ１から、ビット線１０は＋１／２（
Ｖｄｄ）から＋Ｖｄｄに充電される。この間、基準ビッ
ト線であるビット線（Ｂｉバー）３０は＋１／２（Ｖｄ
ｄ）のままである。時刻ｔ２で、リコール線ＲＬｎが選
択される。メモリセルＭＣｉ，ｎにおける（図１のＤＲ
ＡＭノード６０のような）ＤＲＡＭノードがその対応の
ＥＥＰＲＯＭトランジスタ（図１のＥＥＰＲＯＭトラン
ジスタ９０を参照）を介して放電を開始する。時刻ｔ４
で、センス増幅器２０は、センス増幅器開始信号を入力
３９０に与えることによって能動化される。メモリセル
ＭＣｉ，ｎのＤＲＡＭノード電圧が、ビット線３０上の
基準電圧と比較され、リストア信号を回復入力３８０に
与えることによって、＋Ｖｄｄかグランドかのどちらか
かにレールされる（ｒａｉｌｅｄ）。

【００７３】フルレール（ｆｕｌｌ　　ｒａｉｌ）電圧
はＢｉ出力３７０にも現れる。相補されたフルレール電
圧はＢｉバー出力４００に現れる。Ｂｉ出力３７０の電
圧は緩衝をうけてデータ出力７３０（図７参照）を生じ
る。 この出力は、その電圧と前回の結果とを比較するメモリ
テスト装置７１０の部分に送られる（図５のステップ５
５）。メモリテスト装置７１０はまた、次回に使用する
ために新しい基準電圧値を設定する。この新しい基準電
圧値は基準電圧入力３４０に入力される（ステップ５６
）。

【００７４】従って、メモリテスト装置７１０はＮＶＤ
ＲＡＭ記憶装置７００のメモリセル２００をテストして
、セル２００が充分な電圧およびタイミングマージンで
動作することを保障し、記憶装置７００に起因する論理
誤差を防止する。さらに、セル２００を周期的にテスト
することによって、信頼性と性能を経時的に検査できる
。

【００７５】

【発明の効果】このように、本発明によれば、ＮＶＤＲ
ＡＭメモリセルにおいてＥＥＰＲＯＭフローティングゲ
ートトランジスタに印加されたゲート−ソース電圧を測
定することができる。また、ＮＶＤＲＡＭにおいて、論
理状態０と１に相当するＥＥＰＲＯＭの閾値電圧を決定
して、トランジスタの閾値電圧ウインドウの大きさを決
定し経時的に追跡して検査できる。更には、通常の動作
条件でのＥＥＰＲＯＭの動作電圧マージンとタイミング
マージンを決定して、トランジスタの信頼性と性能を確
認し経時的に追跡して検査できる。

【図面の簡単な説明】

【図１】本発明のＮＶＤＲＡＭメモリセルの回路図であ
る。

【図２】本発明によるＮＶＤＲＡＭ記憶装置におけるＮ
ＶＤＲＡＭメモリセルの論理配列を示す図である。

【図３】ビット線に接続された個々のＮＶＤＲＡＭセル
を示すブロック図である。

【図４】リコールまたはテスト動作の間のＤＲＡＭノー
ド電圧と時間の関係を示す図である。

【図５】記憶動作のフロー図である。

【図６】記憶動作時のＤＲＡＭ部とＥＥＰＲＯＭ部の電
圧の関係を示す図である。

【図７】外部テスト装置に接続されたＮＶＤＲＡＭ記憶
装置の主要部を示すブロック図である。

【符号の説明】

５、２００　　メモリセル １０、３０、２２０　　ビット線 ２０　　センス増幅器 ４０　　ＤＲＡＭトランジスタ ５０、２４０　　ワード線 ６０　　ＤＲＡＭノード ６５　　ＥＥＰＲＯＭゲート ７０　　リコールトランジスタ ８０　　リコール線 ９０　　ＥＥＰＲＯＭフローティングゲートトランジス
タ１００　　酸化物層を有するゲート部 １１０　　フローティングゲート １２０　　キャパシタ １３０　　ソース １４０　　ＤＲＡＭストレージキャパシタ１５０　　キ
ャパシタゲート １６０　　ＤＲＡＭ部 １７０　　ＥＥＰＲＯＭ部 ３４０　　基準電圧 ７００　　ＮＶＤＲＡＭ記憶装置 ７１０　　外部テスト装置 ７３０　　データ出力

Claims (9)

【特許請求の範囲】
1. 【請求項１】ＤＲＡＭセルとＥＥＰＲＯＭセルとを備え
   、ＤＲＡＭトランジスタのソースがＥＥＰＲＯＭフロー
   ティングゲートトランジスタのゲートに電気的に接続さ
   れているＮＶＤＲＡＭセルにおいて、ＥＥＰＲＯＭセル
   に対するゲート−ソース電圧を測定するための方法であ
   って、（ａ）基準線を基準電圧にプリチャージするステ
   ップ、（ｂ）該ＤＲＡＭセルを高電圧にプリチャージす
   るステップ、（ｃ）該ＥＥＰＲＯＭをオンにし、ＤＲＡ
   Ｍ電圧を該ＥＥＰＲＯＭを介してグランド方向に放電さ
   せ、該ＥＥＰＲＯＭトランジスタがオフにされるＥＥＰ
   ＲＯＭゲート−ソース電圧の値に近づけるようにするス
   テップ、並びに（ｄ）所定の時点で、基準電圧及びＤＲ
   ＡＭ電圧のどちらがより高いかを判断するステップを包
   含する方法。
2. 【請求項２】前記ステップ（ａ）〜（ｄ）を繰り返して
   、前記基準電圧が前記ＤＲＡＭ電圧をクロスするまで、
   各繰り返し毎に該基準電圧を該ＤＲＡＭ電圧の方向に調
   整するステップ（ｅ）を更に包含する請求項１に記載の
   方法。
3. 【請求項３】前記ステップ（ｅ）を繰り返して、各繰り
   返し毎に前記ステップ（ｄ）が行われる所定の時点を変
   化させるステップ（ｆ）を更に包含する請求項２に記載
   の方法。
4. 【請求項４】前記ステップ（ｄ）の所定の時点を前記Ｄ
   ＲＡＭ電圧が定常状態の値に達した後の時点に設定する
   ことによって、前記ＥＥＰＲＯＭのＤＣ閾値電圧が測定
   される、請求項２に記載の方法。
5. 【請求項５】前記方法が、前記ステップ（ｄ）の所定の
   時点をＤＲＡＭ電圧が基準電圧の半分の値に降下する以
   前の時点になるように選択する、前記ＮＶＤＲＡＭセル
   に対する時間マージンを決定する方法を更に構成する、
   請求項１に記載の方法。
6. 【請求項６】前記方法が、前記ステップ（ｄ）が行われ
   る所定の時点をＤＲＡＭ電圧が定常状態の値に達した後
   の時点に設定する、前記ＥＥＰＲＯＭに対し全体のウイ
   ンドウを決定する方法を更に構成し、（ｇ）ＥＥＰＲＯ
   Ｍゲートに対して、第１の論理状態と第２の論理状態の
   各々に対して前記ステップ（ａ）〜（ｄ）を行って、前
   記第１の論理状態に対応する第１の閾値電圧、及び前記
   第２の論理状態に対応する第２の閾値電圧を決定するス
   テップ、並びに（ｈ）該第１の閾値電圧と第２の閾値電
   圧の差を決定するステップを更に包含する請求項１に記
   載の方法。
7. 【請求項７】ＤＲＡＭセルとＥＥＰＲＯＭセルとを備え
   、ＤＲＡＭトランジスタのソースがＥＥＰＲＯＭフロー
   ティングゲートトランジスタのゲートに電気的に接続さ
   れているＮＶＤＲＡＭセルの閾値電圧マージンを決定す
   る方法であって、（ａ）ＥＥＰＲＯＭゲートを第１の論
   理状態に設定するステップ、（ｂ）基準線を基準電圧に
   プリチャージするステップ、（ｃ）該ＤＲＡＭセルを高
   電圧にプリチャージするステップ、（ｄ）該ＥＥＰＲＯ
   Ｍをオンにして、ＤＲＡＭ電圧を該ＥＥＰＲＯＭを介し
   てグランド方向に放電させ、該ＥＥＰＲＯＭトランジス
   タがオフにされるＥＥＰＲＯＭゲート−ソース電圧の値
   に近づけるようにするステップ、（ｅ）所定の時点で、
   基準電圧及びＤＲＡＭ電圧のどちらがより高いかを判断
   するステップ、（ｆ）前記ステップ（ｂ）〜（ｅ）を繰
   り返して、各繰り返しにおいて、基準線を前回のものと
   は異なる基準電圧に充電することによって前記ステップ
   （ｂ）を行うステップ、（ｇ）該基準電圧が該ＤＲＡＭ
   電圧をクロスする時を決定することによって、第１の論
   理状態に対する第１の閾値電圧を決定するステップ、（
   ｈ）ＥＥＰＲＯＭゲートを第２の論理状態に設定するス
   テップ、（ｉ）第２の論理状態に対して前記ステップ（
   ｂ）から（ｇ）を繰り返して、第２の論理状態に対する
   第２の閾値電圧を決定するステップ、並びに（ｊ）前記
   第１と第２の閾値電圧の差を決定するステップを包含す
   る方法。
8. 【請求項８】ＤＲＡＭセルとＥＥＰＲＯＭセルとを備え
   、ＤＲＡＭトランジスタのソースがＥＥＰＲＯＭフロー
   ティングゲートトランジスタのゲートに電気的に接続さ
   れているＮＶＤＲＡＭセルの閾値電圧を決定するための
   装置であって、ＥＥＰＲＯＭゲートを第１の論理状態に
   設定する手段、基準電圧に充電された基準線、該ＤＲＡ
   Ｍセルを高電圧にプリチャージする手段、該ＤＲＡＭセ
   ルの電圧を放電する手段、該基準線と該ＤＲＡＭセルと
   に接続され、該ＤＲＡＭ電圧が該基準電圧をクロスした
   か否かを所定の時点で判断し、第１の閾値電圧を決定す
   るためのセンス増幅器を備えている装置。
9. 【請求項９】前記設定手段が前記ＥＥＰＲＯＭゲートの
   第２の論理状態への設定をも行い、前記センス増幅器が
   前記所定の時点で前記ＤＲＡＭ電圧と前記基準電圧との
   クロスを判断することによる第２の閾値電圧の決定をも
   行い、更に、前記第１の閾値電圧と第２の閾値電圧との
   差を判断して閾値電圧マージンを決定する手段を備えて
   いる請求項８に記載の装置。