JP2005316734A - 集積回路のモード設定方法及び装置 - Google Patents

Abstract

【課題】 LSIの内部モードの設定状態を確定させることができ、また、セキュリティー管理上重要なデータに対するアクセスができないようにする。
【解決手段】 本発明の集積回路のモード設定装置は、LSI１の動作モードの設定データを記憶したEEPROM２と、EEPROM２からの動作モードの設定データを保持するモードレジスタ４と、CPU５に対してLSI１のリセット状態を伝えると共に、EEPROM２及びモードレジスタ４を初期化し、EEPROM２から動作モードの設定データを読み出してモードレジスタ４に書き込んで動作モードが確定した後に、CPU５に対してLSI１のリセット解除状態を伝えるリセットシーケンサ３とを備えたものである。
【選択図】 図１

Description

本発明は、集積回路の動作モードを設定する集積回路のモード設定方法及び装置に関する。

従来は、LSI（Large Scale Integration）の内部モードを切り替えるためには、入力ピンを使用して電圧レベルを切替えることにより設定の切り替えをするか、又はLSIを外部から制御するCPU（Central Processing Unit）がROM（Read Only Memory）に記憶されているソフトウェアプログラムにより内部レジスタに設定データの書き込みを行わなければならなかった。

これらの入力ピンの切り替え又は内部レジスタへの設定データの書き込みをすることにより、CPUはLSIの内部モードを認識して、設定された内部モードに対応する制御を行うようにしていた。

また、内蔵する周辺機能ユニットで実行する動作が決定しているとき、予め所定の制御データを内蔵記憶装置に格納し、この制御データに基づいて周辺機能ユニットの制御を行う１チップマイクロコンピュータが開示されている（特許文献１参照）。
特公平7-122872号公報

しかし、上述した従来のLSIの内部モードの設定方法では、使用者が入力ピンを切り替えたり、CPU からLSIにリセットをかけるともう一度設定しなくてはいけないため、内部モードの設定状態が不安定であり、内部モードの設定のための操作性がよくなかった。また、LSIの内部解析などにより、セキュリティー管理上重要なデータを読み出される可能性が高かった。

そこで、本発明は、LSIの内部モードの設定状態を確定させることができ、また、セキュリティー管理上重要なデータに対するアクセスができないようにすることができる集積回路のモード設定方法及び装置を提供することを目的とするものである。

上記課題を解決し、本発明の目的を達成するため、本発明の集積回路のモード設定装置は、集積回路の動作モードの設定データを記憶したモード設定記憶手段と、モード設定記憶手段からの動作モードの設定データを保持するモード設定保持手段と、制御手段に対して集積回路のリセット状態を伝えると共に、モード設定記憶手段及びモード設定保持手段を初期化し、モード設定記憶手段から動作モードの設定データを読み出してモード設定保持手段に書き込んで動作モードが確定した後に、制御手段に対して集積回路のリセット解除状態を伝える初期化モード設定手段とを備えたものである。

これにより、初期化モード設定手段は、制御手段に対して集積回路のリセット状態を伝えた後、集積回路内部をモード設定動作可能とし、集積回路内部のモード設定記憶手段から動作モードの設定データを読み出し、モード設定保持手段に保存する。初期化モード設定手段は、このモード設定保持手段に保存された動作モードの設定データにより、内部モードを決定し、制御手段に対して集積回路のリセット解除状態を伝えて、集積回路を制御手段からの制御可能に立ち上げる。

また、本発明の集積回路のモード設定方法は、集積回路の動作モードの設定データをモード設定記憶手段に記憶するステップと、制御手段に対して初期化モード設定手段から集積回路のリセット状態を伝えると共に、モード設定記憶手段及びモード設定保持手段を初期化するステップと、初期化モード設定手段によりモード設定記憶手段から動作モードの設定データを読み出してモード設定保持手段に書き込むステップと、初期化モード設定手段によりモード設定記憶手段からの動作モードの設定データをモード設定保持手段に保持するステップと、初期化モード設定手段によりモード設定保持手段に保持された設定データに基づく動作モードを確定するステップと、初期化モード設定手段から制御手段に対して集積回路のリセット解除状態を伝えるステップとを備えたものである。

これにより、予め集積回路内部のモード設定記憶手段に動作モードの設定データを書き込んでおくことで、制御手段に対する集積回路のリセット解除後の内部モードを確定させておくことができる。これにより、集積回路のテストができないモードなどを設定することができ、不正使用・解析などが防げるため、集積回路のセキュリティー管理の度合いを向上させることができる。さらに、セキュリティー管理用の集積回路でも、簡単にテストできるデバッグ用モードに設定すれば、通常の集積回路と同じにテストをすることができる。

本発明によれば、予め集積回路内部のモード設定記憶手段に動作モードの設定データを書き込んでおくことにより、制御手段に対する集積回路のリセット解除後の内部モードを確定させて、集積回路の内部モードの設定状態を安定にすることができる。これにより、集積回路のテストができないモードを設定して、セキュリティー管理上重要なデータに対するアクセスができないようにすることにより不正使用・解析を防ぎ、集積回路のセキュリティー管理の度合いを向上させることができる。

以下に、本発明の実施の形態について、適宜、図面を参照しながら説明する。
図１は、本発明によるＬＳＩモード設定装置の構成を示す図である。
この集積回路のモード設定装置は、集積回路であるLSI１の制御手段としてのCPU５,ROM６,RAM（Random Access Memory）７に対する動作モードをLSI１の内部の動作に基づいて設定するものである。

ここで、この集積回路のモード設定装置は、LSI１の動作モードの設定データを記憶したモード設定記憶手段としてのEEPROM（Electrically Erasable Programmable ROM）２と、このEEPROM２からの動作モードの設定データを保持するモード設定保持手段としてのモードレジスタ4とを備えている。

また、この集積回路のモード設定装置は、CPU５,ROM６,RAM７に対してLSI１のリセット状態を伝えると共に、EEPROM２及びモードレジスタ4を初期化し、EEPROM２から動作モードの設定データを読み出してモードレジスタ4に書き込んで動作モードが確定した後に、CPU５,ROM６,RAM７に対してLSI１のリセット解除状態を伝える初期化モード設定手段としてのリセットシーケンサ３とを備えている。

このように集積回路のモード設定装置は、動作モードのうちテストモードとノーマルモードとを切替可能とする設定データを、LSI１内部の不揮発性メモリのEEPROM２内に記憶している。

ここでは、リセットシーケンサ３は、CPU５,ROM６,RAM７に対してLSI１のリセット状態を伝えることによりCPU５,ROM６,RAM７のLSI１に対する制御動作を停止させる。これと同時に、リセットシーケンサ３は、EEPROM２及びモードレジスタ4を初期化することによりEEPROM２及びモードレジスタ4のLSI１の内部における動作を可能にする。

そこで、リセットシーケンサ３は、EEPROM２から動作モードの設定データを読み出してモードレジスタ4に書き込んでセットする。これにより、LSI１の内部における動作モードが確定する。その後、リセットシーケンサ３は、CPU５,ROM６,RAM７とその他CPU５,ROM６,RAM７と共にモジュールを構成することができるプログラムを格納したメモリ８に対してLSI１のリセット解除状態を伝えることにより上述したリセット動作による制御動作の停止を解除し、LSI１はCPU５,ROM６,RAM７の制御による通常動作を行う。

また、集積回路のモード設定装置は、LSI１の動作モードがテストモード中のみ、CPU５,ROM６,RAM７によりLSI１に対するテストが可能となるように構成される。
また、集積回路のモード設定装置は、LSI１の動作モードがノーマルモードでは、CPU５,ROM６,RAM７によるLSI１に対するテストが不可能となると共に、EEPROM２及びモードレジスタ4のモード設定用領域には書き込み又は読み出しができないように構成される。
また、集積回路のモード設定装置は、LSI１上記集積回路の動作モードがテストモードのとき、CPU５,ROM６,RAM７によりテストモードからノーマルモードには移行させられるが、LSI１の動作モードがノーマルモードのとき、CPU５,ROM６,RAM７によりノーマルモードからテストモードには移行させられないように構成される。

以下に、このように構成された集積回路のモード設定装置の動作をフローチャートを参照しながら説明する。
図２は、ＣＰＵリセットにおけるＬＳＩ内部モード設定の動作を示すフローチャートである。図２は、リセットシーケンサ３によるLSI１のリセット後からCPU５に対してリセット解除するまでのフローフローチャートである。

まず、LSI自体をリセットして、集積回路のモード設定装置の電源をオンにする（ステップＳ1）。ここでは、リセットシーケンサ３は、CPU５,ROM６,RAM７に対してLSI１のリセット状態を伝えることによりCPU５,ROM６,RAM７のLSI１に対する制御動作を停止させる。

このとき、リセットシーケンサ３は、自身を初期化すると共に、不揮発性メモリのEEPROM２の初期化を行う（ステップＳ２）。リセットシーケンサ３は、自身の動作を開始可能とすると共に、EEPROM２及びモードレジスタ4を初期化することによりEEPROM２及びモードレジスタ4のLSI１の内部における動作を可能にする。

そして、リセットシーケンサ３は、EEPROM２から動作モードの設定データを読み出してモードレジスタ4に書き込んでセットする（ステップＳ３）。
これにより、LSI１の内部における動作モードが確定する（ステップＳ４）。

その後、リセットシーケンサ３は、CPU５,ROM６,RAM７とその他モジュールとなるプログラムを格納したメモリ８に対してLSI１のリセット解除状態を伝えることにより上述したリセット動作による制御動作の停止を解除し、LSI１はCPU５,ROM６,RAM７の制御による動作可能状態となる（ステップＳ５）。

図３は、各モードにおける制限を示すフローチャートである。図３は、図２のステップＳ４に示したリセットシーケンサ３の内部動作モード確定による制限の内容を示すものである。
まず、内部動作モード確定（ステップＳ１１）による動作モードがノーマルモードであるか否かを判断する（ステップＳ１２）。
ステップＳ１２においてノーマルモードであると判断されたときは、第１のリセットシーケンサ３による制限の内容として、各種テスト（分離テスト・デバッグ動作等）不可とする（ステップＳ１３）。

次に、第２のリセットシーケンサ３による制限の内容として、セキュリティーデータを扱うモードレジスタ４や不揮発性メモリのEEPROM２、ROM６,RAM７、メモリ８の書き込みを禁止する（ステップＳ１４）。

また、第３のリセットシーケンサ３による制限の内容として、不揮発性メモリのEEPROM２のモードデータが書き込まれているアドレスへの書き込みを禁止する（ステップＳ１５）。

さらに、第４のリセットシーケンサ３による制限の内容として、セキュリティーデータを扱うモードレジスタ４や不揮発性メモリのEEPROM２、ROM６,RAM７、メモリ８の読み出しを禁止する（ステップＳ１６）。

次に、内部動作モード確定（ステップＳ１１）による動作モードがテストモードであるか否かを判断する（ステップＳ１７）。
ステップＳ１７においてテストモードであると判断されたときは、第１のリセットシーケンサ３による制限を解除して、各種テスト（分離テスト・デバッグ動作等）可能とする（ステップＳ１８）。

次に、第２，３，４のリセットシーケンサ３による制限を解除して、セキュリティーデータを扱うモードレジスタ４や不揮発性メモリのEEPROM２、ROM６,RAM７、メモリ８へのアクセス制限を解除する（ステップＳ１９）。

なお、ステップＳ１２においてノーマルモードでないと判断されたときは、ステップＳ１７へ移行し、ステップＳ１７においてテストモードでないと判断されたときは、ステップＳ１２へ移行する。

図４は、モード遷移を示すフローチャートである。図４は、図２のステップＳ４に示したリセットシーケンサ３の内部動作モード確定による動作モード間のモード遷移を示すものである。
まず、内部動作モード確定（ステップＳ２１）による動作モードがノーマルモードであるか否かを判断する（ステップＳ２２）。

ステップＳ２２においてノーマルモードであると判断されたときは、リセットシーケンサ３によるモード遷移の制限の内容として、不揮発性メモリのEEPROM２からモードレジスタ４へテストモードへのモードデータの書き込みを不可とする（ステップＳ２３）。

これにより、リセットシーケンサ３は、内部動作モードがノーマルモードのとき、テストモードへのモード遷移を禁止する（ステップＳ２４）。

次に、内部動作モード確定（ステップＳ２１）による動作モードがテストモードであるか否かを判断する（ステップＳ２５）。

ステップＳ２５においてテストモードであると判断されたときは、リセットシーケンサ３によるモード遷移の制限解除の内容として、不揮発性メモリのEEPROM２からモードレジスタ４へノーマルモードへのモードデータの書き込みを可能とする（ステップＳ２６）。

これにより、リセットシーケンサ３は、内部動作モードがテストモードのとき、ノーマルモードへのモード遷移を許可する（ステップＳ２７）。

なお、ステップＳ２２においてノーマルモードでないと判断されたときは、ステップＳ２５へ移行し、ステップＳ２５においてテストモードでないと判断されたときは、ステップＳ２２へ移行する。

このように、モードレジスタ４に書き込まれて保持されるモードデータの値は、セキュリティー管理が厳しくなる方向には書き込みができるようにする。

具体的には、モードレジスタ４のモードデータの値が「１：テストモード」、「０：ノーマルモード」を示す場合は、モードレジスタ４に書き込まれて保持されるモードデータの値が「1」の時、モードレジスタ４への「0」の書き込みは可能となる。この場合、モードレジスタ４への「0」の書き込みは、リセットシーケンサ３により値をクリアすればよい。

しかし、モードレジスタ４に書き込まれて保持されるモードデータの値が「0」の時、モードレジスタ４への「1」の書き込みは不可となる。

このようにすることで、わざわざ不揮発性メモリからモードレジスタ４に書き込みをしなくてもリセットシーケンサ３によるモード遷移の制限解除により内部モードをノーマルモードにすることができ、テストモードに戻したい時はリセットをかけるだけで戻すことができる。

図５は、ＬＳＩ内部モード設定を示すタイミングチャートであり、図５ＡはＣＰＵリセット信号、図５ＢはＬＳＩリセット信号、図５Ｃはロード信号、図５ＤはモードＡ信号、図５ＥはモードＢ信号である。
Ｔ１時点で、図５Ｂに示すＬＳＩリセット信号により、LSI自体をリセットする。ここでは、図１に示したリセットシーケンサ３は、CPU５,ROM６,RAM７のLSI１に対する制御動作を停止させる。このとき、リセットシーケンサ３は、初期化することによりEEPROM２及びモードレジスタ4のLSI１の内部における動作を可能にする。

そして、Ｔ２時点で、図５Ｃに示すロード信号により、リセットシーケンサ３は、EEPROM２から動作モードの例えばテストモードの設定データを読み出してモードレジスタ4に書き込んでセットする。これにより、図５Ｄに示すモードＡ信号により、LSI１の内部におけるテストモードの動作モードが確定する。

また、これとは異なるタイミングのＴ３時点で、図５Ｃに示すロード信号により、リセットシーケンサ３は、EEPROM２から動作モードの例えばノーマルモードの設定データを読み出してモードレジスタ4に書き込んでセットする。これにより、図５Ｅに示すモードＢ信号により、リセットシーケンサ３は、EEPROM２から動作モードのノーマルモードの設定データを読み出してモードレジスタ4に書き込んでセットする。このとき、Ｔ２時点のテストモードからノーマルモードへのモード遷移が行われる。

その後、Ｔ４時点で、図５Ａに示すＣＰＵリセット信号により、リセットシーケンサ３は、CPU５,ROM６,RAM７とその他モジュールとなるプログラムを格納したメモリ８に対してLSI１のリセット解除状態を伝えることにより上述したリセット動作による制御動作の停止を解除し、これ移行、LSI１はCPU５,ROM６,RAM７の制御による動作可能状態となる。

図６は、内部モードによる設定事項を示す図である。
図６において、内部モードによる設定事項６１は、LSI１の内部におけるテストの際のデバッグ可／不可６２、モードデータやセキュリティーデータを扱うモードレジスタ４や不揮発性メモリのEEPROM２、ROM６,RAM７、メモリ８への特定エリアへのアクセス可／不可６３、使用するモジュールの部分又はエリアの限定６４などがある。

さらに、LSI１の製造段階で、LSI１が配置して構成されるウェハーができたばかりの状態では、LSI内部の不揮発性メモリの状態がわからないので初期化する必要がある。
この場合、LSI内部の不揮発メモリの初期化は、LSI入力ポートの設定により、できるようにしておく。

第１の例として、ノーマルモード・テストモードのどちらのモードでも、LSI入力ポートの設定により、LSI内部の不揮発性メモリの全消去だけは可能にする。
第２の例として、ウェハー時のみ使用できるLSI入力ポートを用いて、不揮発性メモリのテストモードには入れるようにして、全消去できるようにする。組み立て時にLSI入力ポートが使用できないようにして（配線カットなど）、組み立て後は不揮発性メモリのテストモードを不可能にする。

また、LSI内部の不揮発性メモリが初期化された状態ではテストモードになるようにしておく。このように、テストモードに戻すにはLSI内部の不揮発性メモリを全消去するしか方法がないようにしておくと、LSI内部不揮発メモリ上にセキュリティーデータを記憶しておいておいても消えてしまうため、第３者に読まれることはない。

また、不揮発性メモリにモードデータをあらかじめ書き込んでおくことで、CPUがセットしなくてもLSI内部モードが確定している。
また、内部モードを不揮発性メモリに持つことで、悪意を持った第３者が、LSIをテストモードにしてセキュリティーデータの読み出しや成りすましをすることなどを難しくすることができる。

また、LSIの出荷まではLSIをテストモードで動作させて容易にデバッグを行うことができる。
また、LSIの出荷時は不揮発性メモリのモードデータに通常モードになるようなデータを書き込んで、セキュリティー管理の度合いを高めて出荷することができる。

例えば、セキュリティー管理用LSIにこの方法を用いると、デバッグ時には、内部のモードレジスタの内容が全て確認でき、また、内部セルの単体試験を行うことができる。この場合、ノーマルモードの試験がモードレジスタに書き込みをするだけで行えるようになる。このように、比較的簡単にテストをすることができる。
また、LSIの出荷後は、鍵情報や課金情報など、知られては困るデータは見られないようにしたりすることで、セキュリティー管理の度合いを高い状態にできる。

図７は、リセットシーケンサの具体的動作を示す図である。
図８は、リセットシーケンサの動作を示すタイミングチャートであり、図８Ａはパワーオンリセット信号、図８Ｂは内部リセット１信号、図８Ｃはアドレス信号、図８Ｄはリード信号、図８Ｅはデータ信号、図８Ｆはロード１信号、図８Ｇはロード２信号、図８Ｈはモード信号、図８Ｉはレジスタ１信号、図８ＪはCPUリセット２信号である。

まず、図８Ａに示すCPU５からのパワーオンリセット信号により、LSI１自体をリセットして、集積回路のモード設定装置の電源をオンにする。次に、リセットシーケンサ３は、図８Ｂに示す内部リセット１信号により、自身を初期化すると共に、不揮発性メモリのEEPROM２の初期化を行う。

図８Ｃに示すアドレス信号及び図８Ｄに示すリード信号により、リセットシーケンサ３は、EEPROM２から対応するアドレスに記憶されているモードデータの読み出しを行う。図８Ｅに示すデータ信号により、EEPROM２からValidデータ１，２が出力されている時に、リセットシーケンサ３は、データをセットするモードレジスタ４やその他のモジュールＡ７１に対して図８Ｆに示すロード１信号及び図８Ｇに示すロード２信号などのLoad信号を出力して供給する。

リセットシーケンサ３は、図８Ｆに示すロード１信号及び図８Ｇに示すロード２信号などのLoad信号により、EEPROM２からの図８Ｅに示すデータ信号のDataをモードレジスタ４やその他のモジュールＡ７１に書き込む。これにより、モードレジスタ４はCPU５に対して図８Ｈに示すモード信号を出力し、図８Ｉに示すレジスタ１信号により内部モードが確定する。

リセットシーケンサ３は、モードレジスタ４やその他のモジュールＡ７１に対する初期データのセットが終了したら、図８Ｊに示すCPUリセット２信号をCPU５に供給して、LSI全体のリセットを解除する。

これにより、CPU５からのプログラムに関係なくEEPROM２に書き込まれたモードデータにより、LSI内部状態を変えることができる。
また、EEPROM２内のモードデータにより、モードレジスタ４やその他のモジュールＡ７１の初期値を変えることができる。

図９は、セキュリティーデータを保持するレジスタの書込み禁止/読み出し禁止する構成例を示す図である。ここでは、レジスタＡ９５がセキュリティーデータを保持する場合の書込み禁止/読み出し禁止例を示している。

図９において、EEPROMからのデータをリセット２信号によるリセットシーケンス中にゲート９１を介してロード１信号によりオア回路９４を介してロードした後は、ModeがLowの時はアンド回路９３においてCPUからの書込み禁止信号により書込み禁止される。また、読み出されてはよくないデータの場合は、アンド回路９３においてModeがLowの時は読み出し禁止（読み出すと０が出力される。）にする。

また、ダイナミックに変わる内部状態によってアクセス可・不可を変える場合は、図中のModeの代わりに、Modeと、内部状態を示す信号とをオア回路の入力とすればよい。

このようにして、レジスタの書込みを禁止することで、なりすましの防止を行い、読み出し禁止にすることで、セキュリティーデータの漏洩を防ぐことができる。

本発明によるＬＳＩモード設定装置の構成を示す図である。 ＣＰＵリセットにおけるＬＳＩ内部モード設定の動作を示すフローチャートである。 各モードにおける制限を示すフローチャートである。 モード遷移を示すフローチャートである。 ＬＳＩ内部モード設定を示すタイミングチャートであり、図５ＡはＣＰＵリセット信号、図５ＢはＬＳＩリセット信号、図５Ｃはロード信号、図５ＤはモードＡ信号、図５ＥはモードＢ信号である。 内部モードによる設定事項を示す図である。 リセットシーケンサの具体的動作を示す図である。 リセットシーケンサの動作を示すタイミングチャートであり、図８Ａはパワーオンリセット信号、図８Ｂはリセット１信号、図８Ｃはアドレス信号、図８Ｄはリード信号、図８Ｅはデータ信号、図８Ｆはロード１信号、図８Ｇはロード２信号、図８Ｈはモード信号、図８Ｉはレジスタ１信号、図８Ｊはリセット２信号である。 セキュリティーデータを保持するレジスタの書込み禁止/読み出し禁止する構成例を示す図である。

符号の説明

１…LSI、２…EEPROM、３…リセットシーケンサ、４…モードレジスタ、５…CPU、６…ROM、７…RAM、８…メモリ、６１…内部モードによる設定事項、６２…デバッグ可／不可、６３…特定エリアへのアクセス可／不可、６４…使用するモジュールの限定、７１…モジュールＡ、９５…モジュールＡ、

Claims (8)

1. 集積回路の制御手段に対する動作モードを上記集積回路の内部の動作に基づいて設定する集積回路のモード設定装置において、
   上記集積回路の動作モードの設定データを記憶したモード設定記憶手段と、
   上記モード設定記憶手段からの上記動作モードの設定データを保持するモード設定保持手段と、
   上記制御手段に対して上記集積回路のリセット状態を伝えると共に、上記モード設定記憶手段及び上記モード設定保持手段を初期化し、上記モード設定記憶手段から上記動作モードの設定データを読み出して上記モード設定保持手段に書き込んで上記動作モードが確定した後に、上記制御手段に対して上記集積回路のリセット解除状態を伝える初期化モード設定手段と、
   を備えたことを特徴とする集積回路のモード設定装置。
2. 請求項１記載の集積回路のモード設定装置において、
   上記集積回路の動作モードがテストモード中のみ、上記制御手段により上記集積回路に対するテストが可能となるようにすることを特徴とする集積回路のモード設定装置。
3. 請求項１記載の集積回路のモード設定装置において、
   上記集積回路の動作モードが通常モードでは、上記制御手段による上記集積回路に対するテストが不可能となると共に、上記モード設定記憶手段及び上記モード設定保持手段のモード設定用領域には書き込み又は読み出しができないようにすることを特徴とする集積回路のモード設定装置。
4. 請求項１記載の集積回路のモード設定装置において、
   上記集積回路の動作モードがテストモードのとき、上記制御手段により上記テストモードから通常モードには移行させられるが、上記集積回路の動作モードが通常モードのとき、上記制御手段により上記通常モードからテストモードには移行させられないようにすることを特徴とする集積回路のモード設定装置。
5. 集積回路の制御手段に対する動作モードを上記集積回路の内部の動作に基づいて設定する集積回路のモード設定方法において、
   上記集積回路の動作モードの設定データをモード設定記憶手段に記憶するステップと、
   上記制御手段に対して初期化モード設定手段から上記集積回路のリセット状態を伝えると共に、上記モード設定記憶手段及びモード設定保持手段を初期化するステップと、
   上記初期化モード設定手段により上記モード設定記憶手段から上記動作モードの設定データを読み出して上記モード設定保持手段に書き込むステップと、
   上記初期化モード設定手段により上記モード設定記憶手段からの上記動作モードの設定データを上記モード設定保持手段に保持するステップと、
   上記初期化モード設定手段により上記モード設定保持手段に保持された上記設定データに基づく動作モードを確定するステップと、
   上記初期化モード設定手段から上記制御手段に対して上記集積回路のリセット解除状態を伝えるステップと、
   を備えたことを特徴とする集積回路のモード設定方法。
6. 請求項５記載の集積回路のモード設定方法において、
   上記集積回路の動作モードがテストモード中のみ、上記制御手段により上記集積回路に対するテストが可能となるようにすることを特徴とする集積回路のモード設定方法。
7. 請求項５記載の集積回路のモード設定方法において、
   上記集積回路の動作モードが通常モードでは、上記制御手段による上記集積回路に対するテストが不可能となると共に、上記モード設定記憶手段及び上記モード設定保持手段のモード設定用領域には書き込み又は読み出しができないようにすることを特徴とする集積回路のモード設定方法。
8. 請求項５記載の集積回路のモード設定方法において、
   上記集積回路の動作モードがテストモードのとき、上記制御手段により上記テストモードから通常モードには移行させられるが、上記集積回路の動作モードが通常モードのとき、上記制御手段により上記通常モードからテストモードには移行させられないようにすることを特徴とする集積回路のモード設定方法。

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