KR100634356B1 - 메인 데이터를 안전하게 로딩하는 메모리 시스템 및 그것의 데이터 로딩 방법 - Google Patents

메인 데이터를 안전하게 로딩하는 메모리 시스템 및 그것의 데이터 로딩 방법 Download PDF

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Abstract

본 발명은 파워 업 시 메인 데이터(예를 들면, 부트 코드)를 안정적으로 로딩하기 위한 메모리 시스템 및 메인 데이터 로딩 방법에 관한 것이다. 본 발명에 따른 메모리 시스템은 메인 데이터 및 더미 데이터를 저장하는 메모리와 파워-업 시 더미 데이터를 반복적으로 로딩한 후에 더미 데이터가 미리 설정된 기준 데이터와 일치할 때 메인 데이터를 로딩하는 컨트롤러를 포함한다. 본 발명에 의하면, 파워 업 시 메인 데이터의 로딩 페일을 방지할 수 있다.

Description

메인 데이터를 안전하게 로딩하는 메모리 시스템 및 그것의 데이터 로딩 방법{MEMORY SYSTEM SAFELY LOADING MAIN DATA AND DATA LOADING METHOD THEREOF}
도 1은 본 발명에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 본 발명에 따른 메모리 시스템의 제 1 실시예를 보여주는 블록도이다.
도 3은 도 2에서 전원 전압이 풀-스윙 되는 동안에 더미 데이터의 반복적인 로딩 동작을 보여주는 개념도이다.
도 4는 도 2에 도시된 메모리 시스템의 메인 데이터 로딩 동작을 보여주는 순서도이다.
도 5는 본 발명에 따른 메모리 시스템의 제 2 실시예를 보여주는 블록도이다.
도 6은 도 5에서 전원 전압이 입력되고 파워-업 시부터 일정 시간이 지연된 후에 더미 데이터가 반복적으로 로딩되는 동작을 보여주는 순서도이다.
도 7은 도 5에 도시된 메모리 시스템의 메인 데이터 로딩 동작을 보여주는 순서도이다.
도 8은 본 발명에 따른 메모리 시스템의 제 3 실시예를 보여주는 블록도이 다.
도 9는 도 8에 도시된 메모리 시스템의 부팅 동작을 보여주는 순서도이다.
도 10는 본 발명에 따른 메모리 시스템의 제 4 실시예를 보여주는 블록도이다.
도 11은 도 10에 도시된 메모리 시스템의 부팅 동작을 보여주는 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 메모리 2 : 컨트롤러
10, 20, 30, 40 : 메모리 시스템 100 : 불휘발성 메모리
110 : 낸드 플래시 메모리 120 : 메모리 셀 어레이
121 : 부트 블록 122 : OTP 블록
200 : 기준 데이터 저장장치 210 : 레지스터
300 : 제어장치 310 : 메모리 컨트롤러
320 : 부트 램 330 : POR 회로
340 : 오실레이터 400 : 딜레이 회로
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 전원 전압 인가시 안정적으로 메인 데이터(예를 들면, 부트 코드)를 로딩하기 위한 메모리 시스템 및 메인 데이터 로딩 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 PROM, EPROM, EEPROM, FRAM 등과 같은 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃어 버리지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존한다. 따라서, 불휘발성 메모리 장치(특히, 플래시 메모리 장치)는 전원 공급이 차단될 가능성이 많은 여러 응용분야들(예를 들면, 컴퓨터 시스템 등)에서 기록 저장 매체로서 광범위하게 사용되고 있다. 또한 플래시 메모리 장치는 높은 프로그래밍 속도, 낮은 전력 소비 등의 장점을 가지므로, 컴퓨터 시스템 등에서 BIOS(Basic Input/Output System), 부트 코드(Boot code) 등의 저장 매체로 사용되고 있다.
플래시 메모리 장치는 BIOS 코드 데이터, 부트 코드, 또는 패스워드(Password)와 같은 특정 정보를 저장하기 위한 부트 블록을 구비한다. 부트 블록은 시스템이 켜질 때 호스트에 의해 가장 먼저 액세스되는 영역이다. 이러한 부트 블록의 소거 및 프로그램 동작은 보통의 데이터 블록들에 비해 더 자주 수행된다. 시스템에 전원 전압(Vcc)이 인가 될 때, 호스트는 시스템의 초기화에 필요한 부트 코드를 액세스한다.
그러나 전원 전압(Vcc)이 시스템에 인가될 때, 전원 전압은 보통 수백 μsec에 걸쳐 풀-스윙(full-swing)된다. 따라서 전원 전압이 풀-스윙 되는 도중 또는 전원 전압(Vcc)의 최소 마진(margin)이하에서 부트 코드가 플래시 메모리로부터 독출될 가능성이 있다. 이때 부트 코드의 독출 동작에 필요한 전압이 공급되지 못하여 부팅 동작에 에러가 발생될 수 있다. 시스템의 초기화에 필요한 부트 코드에 페일 이 발생되면 시스템 자체의 동작도 불가능하게 된다.
이러한 문제점을 해결하기 위해 플래시 메모리 장치의 내부에 오실레이터(Oscillator) 등을 두어 일정한 시간(예를 들면, 약 300μsec)이 경과된 후에 부트 코드를 로딩하도록 하고 있다. 그러나 시스템 전원을 켤 때마다 전원 전압의 풀-스윙 시간은 가변적이기 때문에 오실레이터 등과 같은 소자를 두더라도 부트 코드와 같은 중요한 데이터를 안정적으로 로딩할 없는 문제는 여전히 존재한다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 시스템에 전원 전압이 인가될 때 부트 코드와 같은 메인 데이터를 안정적으로 로딩할 수 있는 메모리 시스템 및 메인 데이터 로딩 방법을 제공하는데 있다.
본 발명의 다른 목적은 낸드 플래시 메모리를 포함하는 메모리 시스템에 있어서 부팅 동작을 안전하게 수행할 수 있는 메모리 시스템 및 부팅 방법을 제공하는데 있다.
본 발명에 따른 메모리 시스템의 일면은, 메인 데이터 및 더미 데이터를 저장하는 메모리와; 그리고 상기 더미 데이터와 동일한 데이터를 저장하며, 파워-업 시 상기 메모리로부터 상기 더미 데이터를 로딩하는 컨트롤러를 포함한다. 여기서, 상기 컨트롤러는 상기 로딩된 더미 데이터가 내부에 저장된 데이터와 일치할 때 상기 메인 데이터를 로딩하는 것을 특징으로 한다.
실시예로서, 상기 메인 데이터는 부트 코드인 것을 특징으로 한다.
본 발명에 따른 메모리 시스템의 다른 일면은, 메인 데이터를 저장하는 제 1 영역 및 더미 데이터를 저장하는 제 2 영역을 구비하는 불휘발성 메모리와; 그리고 파워-업 시 상기 제 2 영역으로부터 더미 데이터를 반복적으로 로딩한 후에,상기 더미 데이터가 미리 설정된 기준 데이터와 일치할 때, 상기 제 1 영역으로부터 메인 데이터를 로딩하는 컨트롤러를 포함한다.
실시예로서, 상기 불휘발성 메모리는 낸드 플래시 메모리인 것을 특징으로 한다. 여기서, 상기 제 1 영역은 부트 코드를 저장하는 블록이고, 상기 제 2 영역은 OTP 블록이다.
본 발명에 따른 메모리 시스템의 또 다른 일면은, 부트 코드를 저장하는 제 1 영역 및 더미 데이터를 저장하는 제 2 영역을 갖는 불휘발성 메모리와; 상기 더미 데이터와 대응되는 기준 데이터를 저장하는 기준 데이터 저장장치와; 그리고 파워-업 시, 상기 제 2 영역으로부터 더미 데이터를 반복적으로 로딩하여, 상기 더미 데이터와 상기 기준 데이터가 일치할 때 상기 제 1 영역으로부터 상기 부트 코드를 로딩하는 메모리 컨트롤러를 포함한다.
실시예로서, 상기 불휘발성 메모리는 낸드 플래시 메모리인 것을 특징으로 한다. 여기서, 상기 제 2 영역은 OTP 블록이다.
본 발명에 따른 부팅 동작을 수행하는 메모리 시스템은, 부트 코드를 저장하는 제 1 영역 및 더미 데이터를 저장하는 제 2 영역을 갖는 불휘발성 메모리와; 상기 불휘발성 메모리로부터 액세스되는 상기 부트 코드를 저장하는 부트 램과; 상기 더미 데이터와 대응되는 기준 데이터를 저장하는 레지스터와; 파워-업 시, 소정의 시간 동안 부팅 동작을 지연시키는 딜레이 회로와; 그리고 상기 소정의 시간이 지연된 후부터 상기 제 2 영역으로부터 더미 데이터를 반복적으로 로딩하는, 상기 더미 데이터와 상기 기준 데이터가 일치할 때 상기 제 1 영역으로부터 상기 부트 코드를 로딩하는, 그리고 상기 로딩된 부트 코드를 상기 부트 램에 전달하는 메모리 컨트롤러를 포함한다.
실시예로서, 상기 불휘발성 메모리는 낸드 플래시 메모리인 것을 특징으로 한다. 여기서, 상기 제 2 영역은 OTP 블록이다.
이 실시예에 있어서, 상기 낸드 플래시 메모리, 부트 램, 레지스터, 딜레이 그리고 메모리 컨트롤러는 하나의 단일 칩에 집적되는 것을 특징으로 한다.
본 발명에 따른 메인 데이터 및 더미 데이터를 저장하는 메모리와; 상기 더미 데이터와 동일한 데이터를 저장하는 컨트롤러를 포함하는 메모리 시스템의 메인 데이터 로딩 방법은, a) 파워-업 시 상기 메모리로부터 상기 더미 데이터를 로딩하는 단계와; 그리고 b) 상기 로딩된 더미 데이터가 상기 컨트롤러에 저장된 데이터와 일치할 때 상기 메인 데이터를 로딩하는 단계를 포함한다. 실시예로서, 상기 메인 데이터는 부트 코드인 것을 특징으로 한다.
본 발명에 따른 메인 데이터를 저장하는 제 1 영역 및 더미 데이터를 저장하는 제 2 영역을 구비하는 불휘발성 메모리로부터 메인 데이터를 안정적으로 로딩하기 위한 방법의 다른 일면은, a) 파워-업 시 상기 제 2 영역으로부터 더미 데이터를 로딩하는 단계와; b) 상기 로딩되는 더미 데이터와 기준 데이터가 일치할 때까지 더미 데이터를 반복적으로 로딩하는 단계와; c) 더미 데이터와 상기 기준 데이 터가 일치할 때 상기 제 1 영역으로부터 메인 데이터를 로딩하는 단계를 포함한다. 여기서, 메인 데이터는 부트 코드인 것을 특징으로 한다.
실시예로서, 더미 데이터를 로딩하기 전에, 소정의 시간 동안 더미 데이터의 로딩 동작을 지연시키는 단계를 더 포함한다.
이 실시예에 있어서, d) 상기 로딩된 부트 코드를 부트 램에 전달하는 단계를 더 포함한다.
이 실시예에 있어서, e) 상기 부트 램에 저장된 부트 코드에 의해 부팅 동작을 수행하는 단계를 더 포함한다.
실시예로서, 상기 불휘발성 메모리는 낸드 플래시 메모리인 것을 특징으로 한다. 여기서, 상기 제 2 영역은 OTP 블록이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 메모리 시스템은 메모리(1)와 컨트롤러(2)를 포함한다. 상기 메모리(1)는 메인 데이터 및 더미 데이터를 저장한다. 여기서, 상기 메인 데이터는 부트 코드와 같은 중요한 데이터이고, 상기 더미 데이터는 상기 메인 데이터를 안정적으로 로딩하기 위해 저장되어 있는 데이터이다. 상기 컨트롤러(2)는 상기 메모리(1)에 저장되어 있는 더미 데이터와 동일한 데이터를 저장한다. 그리고 상기 컨트롤러(2)는 파워-업 시 상기 메모리(1)로부터 더미 데이터를 로딩하여, 로딩된 더 미 데이터가 내부에 저장된 데이터와 일치할 때 상기 메모리(1)로부터 메인 데이터를 로딩한다.
도 2는 본 발명에 따른 메모리 시스템의 제 1 실시예를 보여주는 블록도이다. 메모리 시스템(10)은 전원 전압(Vcc) 인가될 때 메인 영역(101)에 있는 메인 데이터를 안정적으로 로딩하기 위한 것이다. 이를 위해, 상기 메모리 시스템(10)은 불휘발성 메모리(100), 기준 데이터 저장장치(200), 그리고 제어장치(300)를 포함한다.
도 2를 참조하면, 상기 불휘발성 메모리(100)는 메인 데이터(main data)를 저장하는 메인 영역(101) 및 더미 데이터(dummy data)를 저장하는 더미 영역(102)을 구비한다. 여기서, 메인 데이터는 부트 코드(Boot Code), 시스템 OS(Operating System) 프로그램, 바이오스(Basic Input/Output System; BIOS) 프로그램 등 전원 전압(Vcc)이 인가될 때 실행되는 데이터를 의미한다. 메인 데이터를 실행함으로써 많은 초기화 기능들이 수행된다. 예를 들면, 부트로딩 기능, 레지스터들을 초기화하는 기능, 주변 장치들에 대한 파워-온 셀프 테스트(Power-On Self Test; POST)를 하는 기능, 시스템 설정을 표시하는 기능 등이 수행된다. 통상적으로 이러한 메인 데이터는 ROM, EPROM, NOR 플래시 메모리, 그리고 NAND 플래시 메모리 등 불휘발성 메모리에 저장된다. 한편, 더미 데이터는 메인 데이터를 안정으로 액세스하기 위해 저장되는 부가 데이터를 의미한다. 상기 더미 데이터에 대한 상세한 설명은 후술된다.
상기 기준 데이터 저장장치(200)는 상기 더미 데이터와 대응되는 기준 데이 터(reference data)를 저장한다. 상기 기준 데이터 저장장치(200)는 레지스터, RAM, ROM 등 다양한 형태로 구현 가능함은 당업자에게 자명한 사실이다.
그리고 상기 제어장치(300)는 상기 불휘발성 메모리(100)로부터 데이터를 로딩하기 위반 제반 동작을 제어한다. 상기 제어장치(300)는 전원 전압(Vcc) 인가시 메인 데이터를 로딩하기 전에 상기 더미 영역(102)으로부터 더미 데이터를 반복적으로 로딩한다. 그리고 상기 로딩되는 더미 데이터와 상기 기준 데이터 저장장치(200)에 저장되어 있는 기준 데이터를 비교하여 더미 데이터와 기준 데이터가 일치할 때 상기 메인 영역(101)으로부터 메인 데이터를 로딩한다.
도 3은 전원 전압이 풀-스윙 되는 동안에 더미 데이터의 반복적인 로딩 동작을 보여주는 개념도이다. 도 3에서는 전원 전압이 입력된 후 시스템의 파워-업 시부터 더미 데이터와 기준 데이터가 일치할 때까지 더미 데이터가 반복적으로 로딩되는 동작을 보여준다. 메인 데이터의 로딩 동작은 더미 데이터와 기준 데이터가 일치할 때부터 시작된다. 여기서, 파워-업이란 메모리 시스템(10) 내에 설치되어 있는 POR(Power On Reset) 회로(도시되지 않음) 등과 같은 시스템 초기화 회로에서 리셋 신호가 발생된 때를 의미한다. 일반적으로 메모리 시스템은 안정된 동작을 위하여 초기 상태에서 해당 메모리 시스템에 리셋 신호를 인가하고, 이 리셋 신호가 인가된 이후부터 정상적인 동작을 할 수 있도록 설계되어 있다. 특히 메모리 시스템이 필터 또는 플립플롭 등과 같은 소자를 포함하고 있는 경우에는 초기 상태를 예측할 수 없기 때문에, 메모리 시스템을 리셋하지 않고 그대로 운용한다면 에러(error)가 발생하여 사용자가 원하는 동작을 실행시키기 어렵다. 이러한 리셋 신호는 외부에서 입력시켜 줄 수 있도록 별도의 핀(pin)을 만들어서 전원 전압이 인가된 후 일정 시간이 지난 후에 발생시킬 수 있다. 또한 POR 회로와 같은 시스템 초기화 회로를 메모리 시스템에 내장하여 전원이 인가될 경우 자동적으로 리셋 신호를 발생시킬 수도 있다.
다시 도 3을 참조하면, 파워-업 시부터 더미 데이터가 반복적인 로딩된 후에, 더미 데이터와 기준 데이터가 일치할 때, 메인 데이터의 로딩 동작이 시작된다. 도 3에서 참조부호 1a, 2a, 3a는 메인 데이터가 로딩이 시작되는 시점, 즉 더미 데이터와 기준 데이터가 일치되는 시점을 의미한다. 도 3에서는 예로서 전원 전압이 풀-스윙 되는 시점(1a)에서 메인 데이터가 로딩되기 시작하는 것을 보여준다. 그러나 반드시 이에 한정되는 것은 아니며, 전원 전압이 풀-스윙 되기 전(3a) 또는 풀-스윙 된 후(2a)라도 더미 데이터와 기준 데이터가 일치되면, 메인 데이터를 로딩하기 시작한다.
도 4는 도 2에 도시된 메모리 시스템의 메인 데이터 로딩 동작을 보여주는 순서도이다. 도 4를 참조하여, 본 발명에 따른 메모리 시스템(10)의 메인 데이터 로딩 동작을 설명하면 다음과 같다.
메모리 시스템(10)에 전원 전압(Vcc)이 입력되고(S100) 시스템 초기화 회로(예를 들면, POR 회로)에 의해 시스템이 파워-업 되면(S110), 제어장치(300)는 더미 영역(102)에서 더미 데이터를 로딩한다(S200). 그리고 상기 제어장치(300)는 더미 데이터와 기준 데이터 저장장치(200)에 저장되어 있는 기준 데이터가 일치하는지 여부를 조사한다(S300). 만약, 더미 데이터와 기준 데이터가 일치하지 않으면 더미 영역(102)에서 더미 데이터를 다시 로딩한다. 더미 데이터가 반복적으로 로딩되는 동안에 전원 전압은 풀-스윙에 가까워진다. 전원 전압이 풀-스윙 구간 또는 최소 전원 전압 마진 구간에 도달되어 더미 데이터와 기준 데이터가 일치하게 되면, 상기 제어장치(300)는 메인 영역(101)에서 메인 데이터를 로딩하기 시작한다(S400).
상기 메모리 시스템(10)은 전원 전압이 인가될 때 메인 데이터를 안정적으로 로딩하기 위해 메인 데이터를 로딩하기 전에 더미 데이터를 반복적으로 로딩한다. 이렇게 하는 이유는 전원 전압(Vcc)이 풀-스윙 되기 전에, 더 정확하게는 전원 전압의 최소 마진에 도달하기 전에, 메인 데이터의 로딩 동작이 진행되는 것을 방지하기 위함이다. 전원 전압이 풀-스윙 되기 전에 메인 데이터가 로딩되면 페일(FAIL)이 발생될 가능성이 높기 때문이다. 중요한 정보를 담고 있는 메인 데이터를 로딩하기 이전에 더미 데이터를 반복적으로 로딩하고 더미 데이터의 로딩 동작에 페일 없을 때 메인 데이터를 로딩함으로써 안정적으로 메인 데이터를 로딩하기 위함이다.
도 5는 본 발명에 따른 메모리 시스템의 제 2 실시예를 보여주는 블록도이다. 여기서, 앞서 도시된 도 2와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다. 도 5를 참조하면, 메모리 시스템(20)은 딜레이 회로(400)를 더 포함한다. 상기 딜레이 회로(400)는 파워-업 시부터 일정 시간 동안 데이터의 로딩 동작을 지연시킨다. 상기 딜레이 회로(400)는 예를 들면, 오실레이터 또는 타이머 등에 구현될 수 있다. 오실레이터 또는 타이머 등과 같은 딜레이 회로에 의해 일정 시간 동안 데이터 로딩 동작이 시작되는 것을 지연시킬 수 있다는 것은 당업자에게 자명한 사실이다.
상기 딜레이 회로(400)에 의해 파워-업 시부터 소정의 시간 동안 자동적으로 로딩 동작을 지연시키는 이유는 전원 전압이 인가되고 풀-스윙 되기까지 보통 수백 μsec 정도의 시간이 소요되기 때문이다. 즉, 상기 딜레이 회로(400)를 통해 로딩 동작을 지연시킴으로서 정상적인 로딩 동작이 수행되는데 필요한 최소한의 전원 전압의 마진을 확보하기 위함이다. 또한, 더미 데이터의 반복적인 로딩 동작으로 이한 시간 지연을 방지하기 위함이다.
도 6은 전원 전압이 입력되고 파워-업 시부터 일정 시간이 지연된 후에 더미 데이터가 반복적으로 로딩되는 동작을 보여준다. 도 6을 참조하면, 파워-업 시부터 일정 시간이 지연된 후에 더미 데이터가 반복적으로 로딩된다. 그리고 더미 데이터와 기준 데이터가 일치 할 때, 메인 데이터의 로딩 동작이 시작된다. 도 6에서 참조부호 1b, 2b, 3b에 대해서는 도 3에서 설명한 바와 같다.
도 7은 도 5에 도시된 메모리 시스템의 메인 데이터 로딩 동작을 보여주는 순서도이다. 상기 메모리 시스템(20)에서 데이터 로딩 동작의 순서 및 방법은 도 4에서 설명한 바와 동일하다. 다만, 도 7에서는 파워-업 단계(S110)와 더미 데이터 로딩 단계(S200) 사이에 더미 데이터가 로딩되는 시점을 지연시키는 단계(S120)가 더 포함되어 있다.
도 8은 본 발명에 따른 메모리 시스템의 제 3 실시예를 보여주는 블록도이다. 메모리 시스템(30)은 전원 전압(Vcc) 인가되고 시스템이 파워-업 될 때 부트 블록(121)에 있는 부트 코드를 안정적으로 로딩하기 위한 것이다. 이를 위해, 상기 메모리 시스템(30)은 낸드 플래시 메모리(110), 레지스터(210), 메모리 컨트롤러(310), 부트 램(320), 그리고 POR 회로(330)를 포함한다.
상기 낸드 플래시 메모리(110)는 복수개의 블록들(Boot_Block, Block1~Blockn, OTP_Block)을 가지는 메모리 셀 어레이(120)를 포함한다. 상기 메모리 셀 어레이(120)는 부트 코드를 저장하는 부트 블록(121) 및 OTP 데이터를 저장하는 OTP 블록(122)을 구비한다.
여기서, 상기 부트 블록(Boot_Block)(121)은 부팅 동작을 수행하기 위한 부트 코드를 저장하고 있다. 그리고 OTP 블록(One-Time Programmable Block)(122)은 부팅 동작시 상기 부트 블록(121)에 저장된 부트 코드를 안정적으로 로딩하기 위해서, 부트 코드가 로딩하기 전에, 반복적으로 로딩되는 데이터(이하, OTP 데이터라 한다)를 저장한다. 여기서, OTP 블록은 단지 한번만 프로그램 가능한 데이터를 저장하기 위한 블록이다. 정보처리 시스템이 복잡해지면서, 사용자(user)는 사용하고자 하는 플래시 메모리의 ID, 즉, 제조업체의 시리얼 번호, 제조일, 보안이 필요한 데이터 등을 플래시 메모리 내에 저장하기 원한다. 이와 같은 보안 데이터를 저장하기 위한 영역이 OTP 블록이다. OTP 블록에는 본래의 목적에 따라 보안 데이터가 단지 한번만 프로그램 되고, 한번 프로그램된 데이터는 외부의 어떠한 조작에도 안전하게 보호될 수 있다. 따라서 OTP 블록(122)에 저장된 OTP 데이터는 안전하게 보전된다.
상기 레지스터(210)는 상기 OTP 블록(122)에 저장되어 있는 OTP 데이터에 대응되는 기준 데이터(reference data)를 저장한다. 상기 메모리 컨트롤러(310)는 부 팅 동작시 메모리 시스템의 제반 동작을 제어한다. 상기 메모리 컨트롤러(310)는 전원 전압(Vcc)이 인가되고 POR 회로(330)에 의해 상기 메모리 시스템(30)이 파워-업 된 후에 부트 코드의 안정적인 로딩을 위해 부트 코드를 로딩하기 전에 OTP 데이터를 반복적으로 로딩한다. 그리고 상기 OTP 데이터와 상기 레지스터(210)에 저장되어 있는 기준 데이터를 비교한다. OTP 데이터와 기준 데이터가 일치하면, 상기 메모리 컨트롤러(310)는 상기 부트 블록(121)에서 부트 코드를 로딩하고 부트 램(320)에 전달한다.
상기 부트 램(320)은 상기 낸드 플래시 메모리(110)로부터 전달된 부트 코드를 저장한다. 부팅 동작은 호스트에 의해 상기 부트 램(320)에 저장된 부트 코드를 액세스하는 동작을 통해 이루어진다.
한편, 상기 낸드 플래시 메모리, 부트 램, 레지스터, 그리고 메모리 컨트롤러는 하나의 단일 칩에 집적될 수 있다. 또한 상기 부트 램, 레지스터, 그리고 메모리 컨트롤러도 하나의 단일 칩으로 집적될 수 있다.
도 9는 도 8에 도시된 메모리 시스템의 부팅 동작을 보여주는 순서도이다. 도 9를 참조하여, 상기 메모리 시스템(30)의 부팅 동작을 설명하면 다음과 같다.
메모리 시스템(30)에 전원 전압(Vcc)이 입력되고(S100), POR 회로(330)에 의해 시스템이 파워-업 되면(S110), 메모리 컨트롤러(310)는 OTP 블록(122)에서 OTP 데이터를 로딩한다(S210). 그리고 상기 메모리 컨트롤러(310)는 OTP 데이터와 레지스터(210)에 저장되어 있는 기준 데이터가 일치하는지 여부를 조사한다(S310). 만약, OTP 데이터와 기준 데이터가 일치하지 않으면 OTP 블록(122)에서 OTP 데이터를 다시 로딩한다. OTP 데이터가 반복적으로 로딩되는 동안에 전원 전압은 거의 풀-스윙 된다. 전원 전압이 풀-스윙 되어 OTP 데이터와 기준 데이터가 일치하게 되면, 상기 메모리 컨트롤러(310)는 부트 블록(121)에서 부트 코드를 로딩한다(S410). 메모리 컨트롤러(310)에 로딩된 부트 코드는 부트 램(320)에 전달된다(S510). 그리고 호스트에 의해 부트 램(320)에 저장된 부트 코트를 액세스하여 부팅 동작을 수행한다(S610).
도 10은 본 발명에 따른 메모리 시스템의 제 4 실시예를 보여주는 블록도이다. 여기서, 앞서 도시된 도 8과 동일한 참조부호는 동일한 기능을 수행하는 동일한 부재를 가리킨다. 도 10을 참조하면, 메모리 시스템(40)은 오실레이터(340)를 더 포함한다. 상기 오실레이터(340)는 파워-업 시부터 일정 시간 동안 OTP 데이터가 로딩되는 시점을 지연시킨다.
한편, 상기 낸드 플래시 메모리, 부트 램, 레지스터, 오실레이터, 그리고 메모리 컨트롤러는 하나의 단일 칩에 집적될 수 있다. 또한 상기 부트 램, 레지스터, 오실레이터, 그리고 메모리 컨트롤러도 하나의 단일 칩으로 집적될 수 있다.
도 11은 도 10에 도시된 메모리 시스템의 부팅 동작을 보여주는 순서도이다. 메모리 시스템(40)에서 부트 코드를 로딩하는 동작 및 호스트에 의한 부팅 동작은 도 8에서 설명한 바와 동일하다. 다만, 도 11에서는 파워-업 단계(S110)와 OTP 데이터 로딩 단계(S200) 사이에 OTP 데이터가 로딩되는 시점을 지연시키는 단계(S120)가 더 포함되어 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으 나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 메모리 시스템에 의하면, 전원 전압이 풀-스윙 되기 전 또는 전원 전압이 최소 마진에 도달하기 전에 부트 코드와 같은 메인 데이터가 로딩되는 것을 방지할 수 있다. 이를 통해 전원 전압이 풀-스윙 되는 시간의 변화에 관계없이 메인 데이터를 안전하게 로딩할 수 있다.

Claims (27)

  1. 메인 데이터 및 더미 데이터를 저장하는 메모리; 및
    상기 더미 데이터와 동일한 데이터를 저장하며, 파워-업 시 상기 메모리로부터 상기 더미 데이터를 로딩하는 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 메모리로부터 상기 더미 데이터를 반복적으로 로딩하다가, 상기 로딩된 더미 데이터가 내부에 저장된 데이터와 일치할 때, 상기 메모리로부터 상기 메인 데이터를 로딩하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 메인 데이터는 부트 코드인 것을 특징으로 하는 메모리 시스템.
  3. 메인 데이터를 저장하는 제 1 영역 및 더미 데이터를 저장하는 제 2 영역을 구비하는 불휘발성 메모리; 및
    파워-업 시 상기 제 2 영역으로부터 더미 데이터를 반복적으로 로딩한 후에, 상기 더미 데이터가 미리 설정된 기준 데이터와 일치할 때, 상기 제 1 영역으로부터 메인 데이터를 로딩하는 컨트롤러를 포함하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 컨트롤러는 상기 기준 데이터를 저장하는 저장장치를 포함하는 메모리 시스템.
  5. 제 3 항에 있어서,
    상기 불휘발성 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 제 1 영역은 부트 코드를 저장하는 부트 블록인 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 제 2 영역은 OTP 블록인 것을 특징으로 하는 메모리 시스템.
  8. 부트 코드를 저장하는 제 1 영역 및 더미 데이터를 저장하는 제 2 영역을 갖는 불휘발성 메모리;
    상기 더미 데이터와 대응되는 기준 데이터를 저장하는 기준 데이터 저장 장치; 및
    파워-업 시 상기 제 2 영역으로부터 더미 데이터를 반복적으로 로딩한 후에, 상기 더미 데이터와 상기 기준 데이터가 일치할 때 상기 제 1 영역으로부터 상기 부트 코드를 로딩하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 불휘발성 메모리, 기준 데이터 저장장치, 그리고 메모리 컨트롤러는 하나의 단일 칩에 집적되는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 불휘발성 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 제 2 영역은 OTP 블록인 것을 특징으로 하는 메모리 시스템.
  12. 부트 코드를 저장하는 제 1 영역 및 더미 데이터를 저장하는 제 2 영역을 갖는 불휘발성 메모리;
    상기 불휘발성 메모리로부터 액세스되는 부트 코드를 저장하는 부트 램;
    상기 더미 데이터와 대응되는 기준 데이터를 저장하는 레지스터;
    파워-업 시, 소정의 시간 동안 부팅 동작을 지연시키는 딜레이 회로; 및
    상기 소정의 시간이 지연된 후부터 상기 제 2 영역으로부터 더미 데이터를 반복적으로 로딩한 후에, 상기 더미 데이터와 상기 기준 데이터가 일치할 때 상기 제 1 영역으로부터 상기 부트 코드를 로딩하고 상기 로딩된 부트 코드를 상기 부트 램에 전달하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 딜레이 회로는 오실레이터인 것을 특징으로 하는 메모리 시스템.
  14. 제 12 항에 있어서,
    상기 소정의 시간은 200μsec ~ 300μsec인 것을 특징으로 하는 메모리 시스템.
  15. 제 12 항에 있어서,
    상기 불휘발성 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 제 2 영역은 OTP 블록인 것을 특징으로 하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 낸드 플래시 메모리, 부트 램, 레지스터, 딜레이 회로, 그리고 메모리 컨트롤러는 하나의 단일 칩에 집적되는 것을 특징으로 하는 메모리 시스템.
  18. 메모리 시스템의 데이터 로딩 방법에 있어서:
    상기 메모리 시스템은
    메인 데이터 및 더미 데이터를 저장하는 메모리; 및
    상기 더미 데이터와 동일한 데이터를 저장하는 컨트롤러를 포함하고,
    상기 메모리 시스템의 데이터 로딩 방법은
    a) 파워-업 시에 상기 메모리로부터 상기 더미 데이터를 반복적으로 로딩하는 단계; 및
    b) 상기 메모리로부터 로딩된 더미 데이터가 상기 컨트롤러에 저장된 데이터와 일치할 때, 상기 메모리로부터 메인 데이터를 로딩하는 단계를 포함하는 데이터 로딩 방법.
  19. 제 18 항에 있어서,
    상기 메인 데이터는 부트 코드인 것을 특징으로 하는 데이터 로딩 방법.
  20. 메인 데이터를 저장하는 제 1 영역 및 더미 데이터를 저장하는 제 2 영역을 구비하는 불휘발성 메모리로부터 메인 데이터를 안정적으로 로딩하기 위한 방법에 있어서:
    a) 파워-업 시 상기 제 2 영역으로부터 더미 데이터를 로딩하는 단계;
    b) 상기 로딩되는 더미 데이터와 기준 데이터가 일치할 때까지 더미 데이터를 반복적으로 로딩하는 단계; 및
    c) 상기 로딩된 더미 데이터가 상기 기준 데이터와 일치할 때, 상기 제 1 영역으로부터 메인 데이터를 로딩하는 단계를 포함하는 데이터 로딩 방법.
  21. 제 20 항에 있어서,
    상기 메인 데이터는 부트 코드인 것을 특징으로 하는 데이터 로딩 방법
  22. 제 20 항에 있어서,
    상기 더미 데이터를 로딩하기 전에, 소정의 시간 동안 상기 더미 데이터의 로딩 동작을 지연시키는 단계를 더 포함하는 데이터 로딩 방법.
  23. 제 22 항에 있어서,
    상기 소정의 시간은 200μsec ~ 300μsec인 것을 특징으로 하는 데이터 로딩 방법.
  24. 제 21 항에 있어서,
    d) 상기 로딩된 부트 코드를 부트 램에 전달하는 단계를 더 포함하는 데이터 로딩 방법.
  25. 제 24 항에 있어서,
    e) 상기 부트 램에 저장된 부트 코드에 의해 부팅 동작을 수행하는 단계를 더 포함하는 데이터 로딩 방법.
  26. 제 20 항에 있어서,
    상기 불휘발성 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 데이터 로딩 방법.
  27. 제 26 항에 있어서,
    상기 제 2 영역은 OTP 블록인 것을 특징으로 하는 데이터 로딩 방법.
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