JP2004185670A - 不揮発性半導体記憶装置及び半導体装置 - Google Patents

Abstract

【課題】不良製品の調査を迅速に行う。
【解決手段】不揮発性半導体記憶装置において、ユーザが使用可能な第１の記憶部と、試験モードが入力された場合のみ選択可能となる、製造情報が格納された第２の記憶部４とを有することを特徴とし、試験モード信号が入力された場合のみ選択される記憶部４を、問題が発生した調査時には、試験モード信号を入力して製造情報を読み出す。これにより、顧客への迅速なサポートを展開する事が可能となる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性の半導体記憶装置及び、不揮発性の記憶領域を有した半導体装置に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置、特にフラッシュメモリの市場が非常に大きくなっている。このような状況下では、設計開発の期間短縮などによる市場への製品のタイムリーな投入のみならず、投入後の顧客サポートも重要になっている。
【０００３】
図１４は、従来のフラッシュメモリの概略の構成図である。
フラッシュメモリ６０は、各部を制御する制御部６１と、図示しない外部アドレス入力パッドからの外部アドレス信号Ａ（０）〜Ａ（２０）を受けて内部アドレス信号を生成するアドレスシーケンサ６２と、図示しない入出力パッドを介して外部とのデータＩ／Ｏ（０）〜Ｉ／Ｏ（７）の入出力を行うためのデータ入出力バッファ６３と、制御部６１の制御のもと高電圧を生成する高電圧制御部６４とを有する。
【０００４】
制御部６１は、コントロールパッドＰ１、Ｐ２、Ｐ３、…、Ｐｎの制御のもと、データ入出力バッファ６３を介して外部から入力されたコマンドをデコードして、各部を制御する制御信号ＣＳを生成する。また、コマンドを格納するコマンドレジスタ、コマンドに応じて、書き込みまたは消去動作中であるなどの状態を外部へ通知するためのステート信号ＳＳを生成するステートコントローラなどの機能を有している。
【０００５】
アドレスシーケンサ６２は、制御信号ＣＳの制御のもと、外部アドレス信号Ａ（０）〜Ａ（２１）を受けて内部アドレス信号を生成し、Ｘデコーダ６６、Ｙデコーダ６７に送出する。
【０００６】
データ入出力バッファ６３は、制御信号ＣＳの制御のもと入出力されるデータＩ／Ｏ（０）〜Ｉ／Ｏ（７）のバッファを行う。
高電圧制御部６４は、制御信号ＣＳの制御のもと、書き込みまたは消去のための高電圧を発生させる。なお、図２において破線で示している高電圧信号は、Ｘデコーダ６６へ入力するように示しているが、基板領域（セクタ単位）またはＹデコーダ６７に入力するようにしてもよい。
【０００７】
メモリセルアレイ６５は、行列状に配列される複数の不揮発性メモリセル（以下メモリセルと略す）からなる。
Ｘデコーダ６６は、アドレスシーケンサ６２が生成する内部アドレス信号のうちＸアドレスに従ってメモリセルアレイ６５のワード線を選択する。
【０００８】
Ｙデコーダ６７は、アドレスシーケンサ６２が生成する内部アドレス信号のうちＹアドレスに従ってメモリセルアレイ６５のビット線を選択する。
Ｙゲートユニット６８は、Ｙデコーダ６７によりデコードされ選択された行のビット線を、読み出しのためのセンスアンプや書き込みのためのライトアンプ（図示を省略）を介して、データ入出力バッファ６３と接続させる。
【０００９】
以下、フラッシュメモリ６０の動作を説明する。
図示しない入出力パッドよりコマンドが入力されると、データ入出力バッファ６３を介して制御部６１に入力され、制御部６１はこれをデコードして制御信号ＣＳを生成する。一方、外部より入力された外部アドレス信号Ａ（０）〜Ａ（２１）に応じてアドレスシーケンサ６２は、内部アドレス信号を生成し、Ｘデコーダ６６及びＹデコーダ６７によりメモリセルアレイ６５内の所望のメモリセルを選択する。
【００１０】
読み出しの場合、選択されたメモリセルから、Ｙゲートユニット６８を介してセンスアンプによりデータが読み出される。読み出されたデータは、データ入出力バッファ６３により、外部に出力される。
【００１１】
図示しない入出力パッドより、書き込みまたは消去を行う旨のコマンドが入力されると、高電圧制御部６４は、制御信号ＣＳを受け、書き込み、または、消去などの動作に応じて所定の高電圧を生成し、Ｘデコーダ６６、Ｙデコーダ６７に供給する。消去の場合は、選択されたメモリセルのデータが消去され、書き込みの場合は、データ入出力バッファ６３を介して入力されたデータがライトアンプ（図示せず）とＹゲートユニット６８を介して、選択されたメモリセルへ書き込まれる。
【００１２】
このような、フラッシュメモリにおいて、様々な改良がなされており、例えば、不正コピーを防止するための特殊コードを格納するユーザ非公開の隠し記憶領域を、主記憶領域と別に設けて不正コピーを防止するようにしたものなどがある（例えば特許文献１）。
【００１３】
一方、このような、フラッシュメモリにおいて、従来、市場で不良が発生した場合、その原因を探るために、顧客から返却された機器を直接試験により調査するばかりではなく、返却された機器の捺印番号などから遡ってロット履歴を検索し、そのロットのウェハプロセス工程中に異常がなかったか、出荷試験に使用されたテストプログラムのバージョンは問題のものであるかなどを調査していた。
【００１４】
【特許文献１】
特開２００１−３５１６９号公報（段落番号〔００２１〕〜〔００２７〕，第２図）
【００１５】
【発明が解決しようとする課題】
しかし、近年のように市場規模が大きくなると、顧客からの不良製品返却の数量も増大していくことが予想され、従来のように返却製品の履歴調査作業に要する時間も増大していく可能性が大きい。このような状況下でも、顧客への迅速なサポートを展開するための効果的な調査補助機能が必要であるという問題があった。
【００１６】
本発明はこのような点に鑑みてなされたものであり、製造工程におけるプロセス情報などの製造情報を迅速に調査可能な不揮発性半導体記憶装置を提供することを目的とする。
【００１７】
また、本発明の他の目的は、製造工程におけるプロセス情報などの製造情報を迅速に調査可能な、不揮発性の半導体記憶部を有した半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような不揮発性半導体記憶装置において、第１の記憶部と、試験モード信号が入力された場合のみ選択可能となる、製造情報が格納された第２の記憶部と、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【００１９】
上記構成によれば、試験モード信号が入力された場合のみ選択される記憶部４を、ユーザが使用可能な記憶部３と別に設け、これに製造情報を格納するので、調査時には、試験モード信号を入力して製造情報を読み出す。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は本発明の不揮発性半導体記憶装置の原理を示す概略の構成図である。
【００２１】
不揮発性半導体記憶装置１は、各部を制御する制御部２と、２つの記憶部３、４を有する。
制御部２は外部からアクセス許可信号が入力されると試験モード信号を生成し、記憶部３、４に送出する。
【００２２】
記憶部３は、ユーザ（以下顧客と呼ぶこともある）からのアクセスが可能な記憶領域である。
記憶部４は、この不揮発性半導体記憶装置１の製造情報が格納されており、試験モード信号が入力された場合のみ選択することができる。
【００２３】
製造情報は、製造工程におけるプロセス情報、マスク情報または、出荷試験に使用されたテストプログラムのバージョンなどの試験情報、などである。
本発明の不揮発性半導体記憶装置１において、アクセス許可信号は、詳細は後述するが、顧客が入力できないような信号であり、不良発生時に返品された製品において、メーカーなどが製造情報を調査したい場合に入力される信号である。
【００２４】
アクセス許可信号が制御部２に入力されると、制御部２は製造情報の調査を行うための試験モード信号を生成する。試験モード信号は、通常使用可能な記憶部３及び、製造情報が格納された記憶部４に入力される。記憶部３に試験モード信号が入力されると、記憶部３の選択が不可能となり、記憶部４のみ選択可能な状態となる。これにより、外部からのアドレス指定により、記憶部４において指定されたアドレスからの製造情報の読み出しを行うことが可能になる。
【００２５】
このように、試験モード信号が入力された場合のみ選択される記憶部４を、ユーザが使用可能な記憶部３と別に設け、これに製造情報を格納するので、調査時には、試験モード信号を入力して製造情報を読み出すことができる。これにより、顧客への迅速なサポートを展開することが可能となる。また、アクセス許可信号を顧客が入力できないような信号にすることで、製造情報を顧客が書き換えてしまうことを防止することができる。
【００２６】
次に、３２Ｍｂｉｔ ＮＯＲ型フラッシュメモリを例に本発明の実施の形態の不揮発性半導体記憶装置を説明する。
図２は、本発明の第１の実施の形態のフラッシュメモリの構成図である。
【００２７】
本発明の第１の実施の形態のフラッシュメモリ１０は、各部を制御する制御部１１と、図示しない外部アドレス入力パッドからの外部アドレス信号Ａ（０）〜Ａ（２１）を受けて内部アドレス信号を生成するアドレスシーケンサ１２と、図示しない入出力パッドを介して外部とのデータＩ／Ｏ（０）〜Ｉ／Ｏ（７）の入出力を行うためのデータ入出力バッファ１３と、制御部１１の制御のもと高電圧を生成する高電圧制御部１４とを有する。
【００２８】
さらに、本発明の第１の実施の形態のフラッシュメモリ１０は、図１で示し顧客が使用可能な記憶部３に対応する部分として、３２Ｍビットのメモリセルアレイ１５、Ｘデコーダ１６、Ｙデコーダ１７、ビット線を選択するＹゲートユニット１８とを有し、図１で示した製造情報が格納された顧客がアクセス不可能な記憶部４に対応する部分として、メモリセルアレイ１９、Ｘデコーダ２０、Ｙデコーダ２１、Ｙゲートユニット２２とを有する。
【００２９】
制御部１１は、コントロールパッドＰ１、Ｐ２、Ｐ３、…、Ｐｎの制御のもと、データ入出力バッファ１３を介して外部から入力されたコマンドをデコードして、各部を制御する制御信号ＣＳを生成する。また、コマンドを格納するコマンドレジスタや、コマンドに応じて書き込みまたは消去動作中であるなどの状態を外部へ通知するためのステート信号ＳＳを生成するステートコントローラなどの機能を有している。
【００３０】
さらに、制御部１１は、コントロールパッドＰ１、Ｐ２、Ｐ３、…、Ｐｎに、顧客では使用を禁止されているレベルの高電圧の信号（図１のアクセス許可信号に相当する）が入力されたときに、試験モード信号ＣＩＤを生成する。
【００３１】
アドレスシーケンサ１２は、制御信号ＣＳの制御のもと、外部アドレス信号Ａ（０）〜Ａ（２１）を受けて内部アドレス信号を生成し、各記憶部のデコーダ（Ｘデコーダ１６、２０、Ｙデコーダ１７、２１）に送出する。また、制御信号ＣＳの制御で、例えば、ワード線を順次選択して一括消去を行うために、内部アドレス信号を順次変更するなどの機能を有する。なお、点線で示したように、試験モード信号ＣＩＤを受けた場合、内部アドレス信号を製造情報が格納された記憶部のデコーダ（Ｘデコーダ２０、Ｙデコーダ２１）のみに送出するようにしてもよい。
【００３２】
データ入出力バッファ１３は、制御信号ＣＳの制御のもと入出力されるデータＩ／Ｏ（０）〜Ｉ／Ｏ（７）のバッファを行う。
高電圧制御部１４は、制御信号ＣＳの制御のもと、書き込みまたは消去のための高電圧を発生させる。なお、図２において破線で示している高電圧信号は、Ｘデコーダ１６、２０へ入力するように示しているが、メモリセルアレイ１５、１９の基板領域（セクタ単位）またはＹデコーダ１７、２１に入力するようにしてもよい。
【００３３】
メモリセルアレイ１５、１９は、行列状に配列される複数のメモリセルからなる。メモリセルは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）セルなどである。本発明の実施の形態において、ユーザが使用するメモリセルアレイ１５は３２Ｍビットで、製造情報が格納されるメモリセルアレイ１９は、例えば、１Ｋバイト、５１２バイトなどと小さい。
【００３４】
Ｘデコーダ１６、２０は、アドレスシーケンサ１２が生成する内部アドレス信号のうちＸアドレスに従ってメモリセルアレイ１５、１９のワード線を選択する。
【００３５】
Ｙデコーダ１７、２１は、アドレスシーケンサ１２が生成する内部アドレス信号のうちＹアドレスに従ってメモリセルアレイ１５、１９のビット線を選択する。
【００３６】
ここで、Ｘデコーダ２０及びＹデコーダ２１は、制御部１１で生成される試験モード信号ＣＩＤが入力されたときのみ動作する。つまり試験モード時のみ、メモリセルアレイ１９へのアクセスが可能である。
【００３７】
一方、Ｘデコーダ１６及びＹデコーダ１７は、試験モード信号ＣＩＤが入力されると、デコード動作を停止する。つまり、試験モード時には、メモリセルアレイ１５へのアクセスが不可能となる。
【００３８】
Ｙゲートユニット１８、２２は、Ｙデコーダ１７、２１によりデコードされ選択された行のビット線を、読み出しのためのセンスアンプや書き込みのためのライトアンプ（図示を省略）を介して、データ入出力バッファと接続させる。
【００３９】
以下、フラッシュメモリ１０の動作を説明する。
まず、試験モード信号ＣＩＤがＬｏｗレベル（以下Ｌレベルと呼ぶ）の場合、つまり、顧客が使用するモードの場合について説明する。
【００４０】
図示しない入出力パッドよりコマンドが入力されると、データ入出力バッファ１３を介して制御部１１に入力され、制御部１１はこれをデコードして制御信号ＣＳを生成する。一方、外部より入力された外部アドレス信号Ａ（０）〜Ａ（２１）に応じてアドレスシーケンサ１２は、内部アドレス信号を生成し、Ｘデコーダ１６及びＹデコーダ１７によりメモリセルアレイ１５内の所望のメモリセルを選択する。一方、Ｘデコーダ２０及びＹデコーダ２１は、試験モード信号ＣＩＤがＬレベルの場合は、動作せずメモリセルアレイ１９内のメモリセルの選択は行わない。
【００４１】
読み出しの場合、メモリセルアレイ１５の選択されたメモリセルから、Ｙゲートユニット１８を介してセンスアンプによりデータが読み出される。読み出されたデータは、データ入出力バッファ１３により、外部に出力される。
【００４２】
図示しない入出力パッドより、書き込みまたは消去を行う旨のコマンドが入力されると、高電圧制御部１４は、制御信号ＣＳを受け、書き込み、または、消去などの動作に応じて所定の高電圧を生成し、Ｘデコーダ１６、Ｙデコーダ１７に供給する。消去の場合は、選択されたメモリセルのデータが消去され、書き込みの場合は、データ入出力バッファ１３を介して入力されたデータがライトアンプ（図示せず）とＹゲートユニット１８を介して、選択されたメモリセルへ書き込まれる。
【００４３】
このようにして、入出力パッドに顧客はコマンドを入力することで、メモリセルアレイ１５へのアクセスが可能となる。
次に、試験モード信号ＣＩＤがＨｉｇｈレベル（以下Ｈレベルと呼ぶ）の場合、つまり、試験モードの場合について説明する。
【００４４】
コントロールパッドＰ１、Ｐ２、Ｐ３、…、Ｐｎに顧客では使用を禁止されているレベルの高電圧の信号が入力された場合、制御部１１は、試験モード信号ＣＩＤを生成（Ｈレベルに）する。
【００４５】
試験モードでの調査において、図示しない入出力パッドに試験モードコマンドが入力されると、制御部１１はこれをデコードして制御信号ＣＳを生成する。一方、外部より入力された外部アドレスＡ（０）〜Ａ（２１）に応じてアドレスシーケンサ１２は、内部アドレス信号を生成し、Ｘデコーダ２０及びＹデコーダ２１によりメモリセルアレイ１９内の所望のメモリセルを選択する。一方、Ｘデコーダ１６及びＹデコーダ１７は、試験モード信号がＨレベルの場合は、動作せずメモリセルアレイ１５内のメモリセルの選択は行わない。
【００４６】
読み出し、書き込み及び消去動作は、試験モード信号ＣＩＤがＬレベルの場合に、メモリセルアレイ１９、Ｘデコーダ２０、Ｙデコーダ２１、Ｙゲートユニット２２で行われた動作と同様に行われる。
【００４７】
読み出しの場合、選択されたメモリセルから、フラッシュメモリ１０の製造情報がＹゲートユニット１８を介してセンスアンプにより読み出される。読み出されたデータは、データ入出力バッファ１３により、外部に出力される。
【００４８】
製造情報は、前述のように、製造工程におけるプロセス情報、マスク情報または、出荷試験に使用されたテストプログラムのバージョンなどの試験情報、などである。
【００４９】
図示しない入出力パッドより、製造情報の書き込みまたは消去を行う旨のコマンドが入力されると、高電圧制御部１４は、制御信号ＣＳを受け、書き込み、または、消去などの動作に応じて所定の高電圧を生成し、Ｘデコーダ１６、Ｙデコーダ１７に供給する。消去の場合は、選択されたメモリセルのデータが消去され、書き込みの場合は、データ入出力バッファ１３を介して入力された製造情報がライトアンプ（図示せず）とＹゲートユニット１８を介して、選択されたメモリセルへ書き込まれる。
【００５０】
このように、顧客が使用できないレベルの高電圧の信号を入力した場合のみ試験モード信号ＣＩＤを生成し、メモリセルアレイ１９に格納されたフラッシュメモリ１０の製造情報へのアクセスを可能としたので、顧客が偶然、試験モードに入って製造情報を書き換えや、消去をしてしまう恐れがない。
【００５１】
次に、試験モード信号ＣＩＤを生成する制御部１１の一部であるテストモードコマンドデコーダの例について説明する。
図３は、テストモードコマンドデコーダの回路図である。
【００５２】
テストモードコマンドデコーダ１００は、コントロールパッドＰ１、Ｐ２に高電圧の信号が入力された場合に、試験モード信号ＣＩＤを生成する。
コントロールパッドＰ１、Ｐ２から入力される信号Ｐ１ＩＮ、Ｐ２ＩＮはそれぞれ高電圧検出回路１１０ａ、１１０ｂに入力される。高電圧検出回路１１０ａ、１１０ｂの出力の信号ＨＰ１、ＨＰ２は、ＮＡＮＤ回路１１１に入力され、ＮＯＲ回路１１２には、ＮＡＮＤ回路１１１の出力と、コントロールパッドＰ３から入力される信号Ｐ３ＩＮが入力される。ＮＯＲ回路１１２の出力の信号ＣＬＫは、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタＱ１のゲートに入力される。ＮＡＮＤ回路１１３は、データ入出力バッファ１３を介して入力されるコマンドを受け、信号ＩＮ（０）〜ＩＮ（７）を入力する。ＮＡＮＤ回路１１３の出力は、ＭＩＳ電界効果トランジスタＱ１のドレインに入力され、ソース側は、ラッチ回路を構成するインバータＩＶ１、ＩＶ２、ＮＯＲ回路１１４のうち、インバータＩＶ１に入力される。ラッチ回路は、インバータＩＶ１の出力がインバータＩＶ２及びＮＯＲ回路１１４に入力され、ＮＯＲ回路１１４の出力がインバータＩＶ１に入力される構成であり、ＮＯＲ回路１１４の一方の入力端子にはリセット信号ＲＥＳＥＴが入力される。ラッチ回路の出力であるインバータＩＶ２の出力はインバータＩＶ３に入力され、インバータＩＶ３の出力は、試験モード信号ＣＩＤとして、テストモードコマンドデコーダ１００から出力される。
【００５３】
テストモードコマンドデコーダ１００の動作を説明する。
図４は、テストモードコマンドデコーダの動作を説明するタイミングチャートである。
【００５４】
コントロールパッドＰ１、Ｐ２の両方に、顧客では使用を禁止されているレベルの高電圧の信号Ｐ１ＩＮ、Ｐ２ＩＮが入力されると、高電圧検出回路１１０ａ、１１０ｂは、電源電圧、１１０ｂは、電源電圧Ｖｃｃと比較して十分高電圧（図ではＶＨと示している）であれば、出力の信号ＨＰ１、ＨＰ２がＨレベルとなる。信号ＨＰ１、ＨＰ２がともにＨレベルとなった場合、コントロールパッドＰ３の信号Ｐ３ＩＮがＬレベルとなると、信号ＣＬＫがＨレベルとなり、ＭＩＳ電界効果トランジスタＱ１がオン状態となる。このとき入出力パッド（図ではＩ／Ｏ（７：０）と示している）に入力されるコマンドをもとに、データ入出力バッファ１３で生成される信号ＩＮ（０）〜ＩＮ（７）（図ではＩＮ（７：０）と示している）が、全てＨレベルのとき、ＮＡＮＤ回路１１３の出力の信号ＣＩＤＢ０がＬレベルとなる。ラッチ回路はこれを記憶し、試験モード信号ＣＩＤはＨレベルとなる。その後、コントロールパッドＰ１、Ｐ２に印加していた高電圧を通常使用するレベルに戻すことで、図２に示した、製造情報が格納されたメモリセルアレイ１９へのエントリーが完了する。
【００５５】
なお、図４のタイムチャートでは図示を省略したが、上記の動作ではラッチ回路において、リセット信号ＲＥＳＥＴはＨレベルである。リセット信号ＲＥＳＥＴがＬレベルとなると、試験モード信号ＣＩＤがＬレベルとなり、通常、顧客が使用するモードとなり、メモリセルアレイ１９へのアクセスが不可能な状態となる。
【００５６】
図５は、高電圧検出回路の回路図である。
ここでは、図３のコントロールパッドＰ１に接続された高電圧検出回路１１０ａの例を示した。なお、高電圧検出回路１１０ｂは、これと同様の構成である。
【００５７】
高電圧検出回路１１０ａは、ｎチャネルのＭＩＳ電界効果トランジスタＱ２、Ｑ３、Ｑ５と、ｐチャネルのＭＩＳ電界トランジスタＱ４と、インバータ２１０、２１１とから構成される。詳細は省略するが、信号Ｐ１ＩＮが、電源電圧Ｖｃｃより十分高電圧であれば、出力の信号ＨＰ１がＨレベルとなる。
【００５８】
このように、顧客が使用するメモリセルアレイ１５のほかに、製造情報を格納したメモリセルアレイ１９を設けたため、不良製品として返却された場合、直ちに、製造情報を参照して、製造工程におけるプロセス、マスクまたは、出荷試験に使用されたテストプログラムなどに異常がなかったかを調査でき、顧客への迅速なサポートを展開できる。また、コントロールパッドＰ１、Ｐ２に、顧客では使用を禁止されているレベルの高電圧の信号が入力されたときのみ、試験モードにエントリーし、製品情報が格納されたメモリセルアレイ１９にアクセスするようにしたので、顧客が、製品情報が格納されたメモリセルアレイ１９にアクセスすることを防止することができる。
【００５９】
次に本発明の第２の実施の形態のフラッシュメモリを説明する。
図６は、本発明の第２の実施の形態のフラッシュメモリの構成図である。
本発明の第２の実施の形態のフラッシュメモリ３０は、第１の実施の形態のフラッシュメモリ１０と、ビット線を選択するＹデコーダ３１及びＹゲートユニット３２を、２つのメモリセルアレイ１５、１９で共用していることが異なる。他の構成は、第１の実施の形態のフラッシュメモリ１０と同じであるので、同一の符号として説明を省略する。
【００６０】
製造情報が格納されたメモリセルアレイ１９にアクセスするためには、まず、第１の実施の形態と同様に、コントロールパッドＰ１、Ｐ２、Ｐ３、…、Ｐｎに顧客では使用を禁止されているレベルの高電圧を印加することで、試験モード信号ＣＩＤを生成する。試験モード信号ＣＩＤは、Ｘデコーダ１６、２０に入力され、製造情報が格納されたメモリセルアレイ１９のワード線を選択するＸデコーダ２０が動作可能な状態になり、顧客が通常使用するメモリセルアレイ１５のワード線を選択するＸデコーダ１６は動作不可能な状態になり、メモリセルアレイ１９のみへのアクセスが可能になる。
【００６１】
このようにすることで、第１の実施の形態のフラッシュメモリ１０と異なり、Ｙデコーダ３１及びＹゲートユニット３２を共有できるので、高集積化が可能になる。
【００６２】
なお、図６では、ビット線を選択するＹデコーダ３１及びＹゲートユニット３２は、メモリセルアレイ１５、１９の全てのビット線を共有しているように図示されているが、一部のみ共用するようにしてもよい。
【００６３】
前述した第１の実施の形態のフラッシュメモリ１０及び、第２の実施の形態のフラッシュメモリ３０では、顧客がアクセス可能なメモリセルアレイと、製造情報が格納された顧客がアクセス不可能なメモリセルアレイと、２つのメモリセルアレイを設けたが、１つのメモリセルアレイの中に顧客がアクセス可能な記憶領域と、製造情報が格納された顧客がアクセス不可能な記憶領域を設けてもよい。
【００６４】
以下、近年フラッシュメモリに搭載されることがあるＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）領域に顧客がアクセス不可能な記憶領域を設ける場合を例にして、本発明の第３の実施の形態のフラッシュメモリを説明する。
【００６５】
図７は、本発明の第３の実施の形態のフラッシュメモリの構成図である。
本発明の第３の実施の形態のフラッシュメモリ４０は、第１、第２の実施の形態と同様に顧客が通常使用するメモリセルアレイ１５の他に、顧客などの入力により制御部４１で生成される各種のモード信号によりアクセス可能な、ＯＴＰ領域４９を有する。
【００６６】
さらに、本発明の第３の実施の形態のフラッシュメモリ４０におけるＯＴＰ領域４９では、顧客がアクセス不可能な記憶領域を有する。具体的には、ワード線のうち、顧客が選択不可能なワード線を設定し、そこに製造情報を格納する。
【００６７】
ＯＴＰ領域４９内のメモリセルは、Ｘデコーダ５０、Ｙデコーダ５１により選択され、Ｙゲートユニット５２を介してデータの入出力が行われる。他の構成要素については、第１及び第２の実施の形態のフラッシュメモリ１０、３０と共通であるので同符号を用い説明を省略する。
【００６８】
制御部４１は、試験モード信号ＣＩＤのほかに、ＯＴＰ領域４９を選択する（ＯＴＰモードにエントリーする）ための信号ＯＴＰ、消去信号ＭＥＲＳ、書き込み信号ＭＰＧＭを生成する。
【００６９】
ＯＴＰ領域４９は、顧客がアクセス可能な記憶領域であるが、書き込み及び読み出しは可能で、消去はできない領域である。ＯＴＰ領域４９の選択は、顧客によるコマンド入力などによって、信号ＯＴＰがＨレベルになったときのみ可能である。この場合、メモリセルアレイ１５を選択するＸデコーダ１６、Ｙデコーダ１７は、デコードを行わない。つまり、メモリセルアレイ１５は非選択状態となる。
【００７０】
消去信号ＭＥＲＳ及び、書き込み信号ＭＰＧＭは、ＯＴＰ領域４９への、製造情報が格納される顧客がアクセス不可能な領域を含めた書き込み及び消去を行う信号である。消去信号ＭＥＲＳ及び、書き込み信号ＭＰＧＭは、顧客による書き換えなどを防止するため、出荷後は、不活性化（ともにＬレベル）される。
【００７１】
図８は、ＯＴＰ領域における記憶領域の割り当ての例を示した図である。
ここで、ＯＴＰ領域４９は、ダミーワード線を除いて４本のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３で構成されているものとしている。ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３の選択は、Ｘデコーダ５０の一部であるアドレス変換回路で、入力された外部アドレス信号Ａ（６）、Ａ（７）と、各種のモード信号をもとにアドレス変換された信号Ａ（６）＿ＯＴＰ、Ａ７＿ＯＴＰにより行われる。顧客が使用できる領域は、ワード線ＷＬ０、ＷＬ１、ＷＬ２であり、製造情報が格納され、顧客が使用できない記憶領域はワード線ＷＬ３となる。
【００７２】
図９は、ＯＴＰ領域へアクセスするＸデコーダが有するアドレス変換回路の回路図である。
アドレス変換回路３００は、消去信号ＭＥＲＳと書き込み信号ＭＰＧＭ及び試験モード信号を入力するＮＯＲ回路３０１と、外部アドレス信号Ａ（６）、Ａ（７）及びＮＯＲ回路３０１の出力を入力するＮＡＮＤ回路３０２と、ＮＡＮＤ回路３０２の出力である信号ＴＥＳＴＭを入力するインバータ３０３と、試験モード信号ＣＩＤ、外部アドレス信号Ａ（６）とインバータ３０３の出力を入力するＮＯＲ回路３０４と、ＮＯＲ回路３０４の出力の信号である信号ＡＢ（６）＿ＯＴＰと、インバータ３０３の出力を入力するＮＯＲ回路３０５を有する。さらに、ＯＴＰ信号を入力するインバータ３０６と、インバータ３０６の出力と、試験モード信号ＣＩＤ及び外部アドレス信号Ａ（７）を入力するＮＯＲ回路３０７と、ＮＯＲ回路３０７の出力の信号ＡＢ（７）＿ＯＴＰと、インバータ３０６の出力を入力するＮＯＲ回路３０８とから構成される。
【００７３】
まず、試験モード信号ＣＩＤがＬレベルの場合についてアドレス変換回路３００の動作を説明する。
出荷前に、消去信号ＭＥＲＳまたは書き込み信号ＭＰＧＭのいずれかをＨレベルにすることにより、信号ＴＥＳＴＭはＨレベルとなる。よって、出力の信号Ａ（６）＿ＯＴＰは、外部アドレス信号Ａ（６）の状態に従う。また、信号ＯＴＰはＨレベルであるので、信号Ａ（７）＿ＯＴＰも、外部アドレス信号Ａ（７）の状態に従う。これにより、図８で示したＯＴＰ領域４９の全てのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３を選択できることになり、消去及び書き込みを、外部アドレス信号Ａ（６）、Ａ（７）で指定されたメモリセルに対して実行することができる。
【００７４】
出荷後には、消去信号ＭＥＲＳ及び書き込み信号ＭＰＧＭがともにＬレベルとなるが、この場合は、信号ＴＥＳＴＭがＬレベルとなる。このとき出力の信号Ａ（６）＿ＯＴＰ、Ａ（７）＿ＯＴＰがともにＨレベルとなることはなく、ワード線ＷＬ３は選択されない。つまり、製造情報を格納した記憶領域への書き込み及び消去が不可能な状態となる。
【００７５】
試験モード信号ＣＩＤがＨレベルの場合は、外部アドレス信号Ａ（６）、Ａ（７）の状態によらず、出力の信号Ａ（６）＿ＯＴＰ、Ａ（７）＿ＯＴＰはＨレベルとなる。これにより、ワード線ＷＬ３を選択でき、製造情報の読み出しを行うことができる。
【００７６】
以下、本発明の第３の実施の形態のフラッシュメモリ４０の動作を、特に、ＯＴＰ領域４９へアクセスする場合について説明する。顧客が、通常使用する、メモリセルアレイ１５へのアクセスの際の動作については、第１の実施の形態のフラッシュメモリ１０の動作と同様であるので説明を省略する。
【００７７】
まず、本発明の第３の実施の形態のフラッシュメモリ４０の出荷前に行う、製造情報が格納される記憶領域を含めたＯＴＰ領域４９への、書き込み及び消去について説明する。
【００７８】
図１０は、顧客非公開モードでＯＴＰ領域への書き込み及び消去方法を示すフローチャートである。
Ｓ１：ＯＴＰモードへのエントリー
データ入出力バッファ１３に、ＯＴＰモードへのエントリーを行う旨のコマンドが入力されると、コントロールパッドＰ１、Ｐ２、Ｐ３、…、Ｐｎの制御のもと制御部４１では、信号ＯＴＰをＨレベルにする。これにより、ＯＴＰ領域４９が選択状態となる。一方、メモリセルアレイ１５は非選択状態となる。
【００７９】
Ｓ２：コマンド入力
外部から読み出しまたは消去を行う旨のコマンドが入力されると、制御部４１は、消去信号ＭＥＲＳまたは書き込み信号ＭＰＧＭをＨレベルにする。
【００８０】
Ｓ３：アドレス入力
消去信号ＭＥＲＳまたは書き込み信号ＭＰＧＭがＨレベルになると、外部アドレス信号Ａ（６）、Ａ（７）で指定されたアドレスのメモリセルが、消去または書き込み可能な状態になる。
【００８１】
Ｓ４：実行
ステップＳ３で指定されたアドレスのメモリセルにおいて、制御信号ＣＳの制御のもと、高電圧制御部１４により、ＯＴＰ領域４９のワード線に高電圧を印加し、消去またはデータ入出力バッファ１３を介して入力されたデータの書き込みを行う。
【００８２】
次に、本発明の第３の実施の形態のフラッシュメモリ４０の出荷後に行う、ＯＴＰ領域４９のうち、製造情報が格納される記憶領域の読み出しについて説明する。
【００８３】
図１１は、顧客非公開モードでＯＴＰ領域のうち、顧客がアクセス不可能な記憶領域の読み出しを示すフローチャートである。
Ｓ１０：ＯＴＰモードへのエントリー
データ入出力バッファ１３に、ＯＴＰモードへのエントリーを行う旨のコマンドが入力されると、コントロールパッドＰ１、Ｐ２、Ｐ３、…、Ｐｎの制御のもと制御部４１では、信号ＯＴＰをＨレベルにする。これにより、ＯＴＰ領域４９が選択状態となる。一方、メモリセルアレイ１５は非選択状態となる。
【００８４】
Ｓ１１：ＣＩＤ入力
第１の実施の形態のフラッシュメモリ１０で説明したように、コントロールパッドＰ１、Ｐ２、Ｐ３、…、Ｐｎに顧客では使用を禁止されているレベルの高電圧を印加することで、制御部４１は、試験モード信号ＣＩＤをＨレベルにする。
【００８５】
Ｓ１２：アドレス入力
次に、外部アドレス信号Ａ（６）、Ａ（７）を入力するが、図９を用いて説明したように、試験モード信号ＣＩＤがＨレベルであるので、アドレス変換回路３００の出力の信号Ａ（６）＿ＯＴＰ、Ａ（７）＿ＯＴＰは、Ｈレベルとなり、顧客のアクセスが不可能な、製造情報が格納されるメモリセルに接続されたワード線ＷＬ３のみ選択可能な状態となる。
【００８６】
Ｓ１３：読み出し
ここで、制御信号ＣＳの制御のもと、ＯＴＰ領域４９の選択されたワード線ＷＬ３に接続されるメモリセルに格納された情報が、Ｙゲートユニット５２を介して読み出され、データ入出力バッファ１３を介して、外部に出力される。
【００８７】
出荷後は、顧客によるＯＴＰ領域４９の読み出しや書き込みが、ワード線ＷＬ０、ＷＬ１、ＷＬ２で選択されるメモリセル（顧客使用記憶領域）について、行うことが可能である。
【００８８】
以下に、出荷前と出荷後に分けてＯＴＰ領域４９内の可能な動作をまとめる。
図１２は、出荷前のＯＴＰ領域内の可能な動作についてまとめた図である。
顧客非公開モードでは、試験モード信号がＬレベルのとき顧客が使用する記憶領域のワード線ＷＬ０、ＷＬ１、ＷＬ２のほか、製造情報を記憶する領域のワード線ＷＬ３を含めたＯＴＰ領域４９への書き込み消去が、書き込み信号ＭＰＧＭ及び消去信号ＭＥＲＳで行うことができる。これは外部アドレス信号Ａ（６）、Ａ（７）で指定される。Ｈレベルの試験モード信号ＣＩＤを入力した場合は、前述したように、顧客が使用する記憶領域のワード線ＷＬ０、ＷＬ１、ＷＬ２の選択は不可能になり、製造情報の記憶領域であるワード線ＷＬ３のみ選択可能で、製造情報を読み出すことが可能である。
【００８９】
顧客公開されるモードでは、顧客が使用する記憶領域のワード線ＷＬ０、ＷＬ１、ＷＬ２は選択可能であるので、読み出し、書き込みが可能である。製造情報を記憶する領域のワード線ＷＬ３は、選択不可能であるので、読み出し及び書き込みが不可能である。ただし消去については、品種により消去可能するものもある。
【００９０】
図１３は、出荷後のＯＴＰ領域内の可能な動作についてまとめた図である。
顧客非公開モードでは、出荷後は、試験モード信号ＣＩＤがＬレベルのとき書き込み信号ＭＰＧＭ及び消去信号ＭＥＲＳが不活性となるので、これらを用いての書き込み消去は不可能になる。製造情報の記憶領域のワード線ＷＬ３の選択は、Ｈレベルの試験モード信号ＣＩＤが入力されたときのみ可能であり、読み出しが可能である。
【００９１】
顧客に公開されるモードでは、顧客が使用する記憶領域のワード線ＷＬ０、ＷＬ１、ＷＬ２は選択可能であるので、読み出し、書き込みが可能である。しかし消去は不可能である。製造情報を記憶する領域のワード線ＷＬ３は、選択不可能であるので、読み出し及び書き込みが不可能である。ただし、顧客で書き込みも禁止した場合は、書き込みも不可能となる。
【００９２】
なお、前述した第１、第２及び第３の実施の形態のフラッシュメモリ１０、３０、４０のいずれにおいても、製造情報を格納するメモリセルは、顧客が使用可能なメモリセルと同タイプであることがプロセス設計の面からも望ましい。
【００９３】
また、以上の説明では、フラッシュメモリを例にとって説明してきたが、本発明の適用範囲がフラッシュメモリだけに限定されることを示唆するものではない。例えば、半導体記憶装置ではない半導体装置の場合であっても本発明を適用することは可能である。例えば、フラッシュメモリ搭載マイコンのように、すでに不揮発性半導体記憶装置を搭載しているものへの適用は容易に考えられるし、また不揮発性半導体記憶装置を持っていないものであっても、プロセスが許すならば特殊用途用の小容量の不揮発性半導体記憶領域を設けることは可能である。その場合、不揮発性半導体記憶セルの書き込みや消去に必要な高電圧を発生させるための回路が必要になるが、その代わりにこの記憶領域のための専用パッドを設け、そこから試験時のみ高電圧を供給する構造にすれば、余計な回路の搭載も必要ではなく、また、専用パッドを使用するので、製品で使用されるパッドへのストレスの不安もなくてすむ。
【００９４】
【発明の効果】
以上説明したように本発明では、試験モード信号が入力された場合のみ選択される記憶部を、ユーザが使用可能な記憶部と別に設け、これに製造情報を格納するので、回収された不良品の調査時には、試験モード信号を入力して製造情報を読み出すことができる。これにより、顧客への迅速なサポートを展開することが可能となる。また、アクセス許可信号を顧客が入力できないような信号にすることで、製造情報を顧客が書き換えてしまうことを防止することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の原理を示す概略の構成図である。
【図２】本発明の第１の実施の形態のフラッシュメモリの構成図である。
【図３】テストモードコマンドデコーダの回路図である。
【図４】テストモードコマンドデコーダの動作を説明するタイミングチャートである。
【図５】高電圧検出回路の回路図である。
【図６】本発明の第２の実施の形態のフラッシュメモリの構成図である。
【図７】本発明の第３の実施の形態のフラッシュメモリの構成図である。
【図８】ＯＴＰ領域における記憶領域の割り当ての例を示した図である。
【図９】ＯＴＰ領域へアクセスするＸデコーダが有するアドレス変換回路の回路図である。
【図１０】顧客非公開モードでＯＴＰ領域への書き込み及び消去方法を示すフローチャートである。
【図１１】顧客非公開モードでＯＴＰ領域のうち、顧客がアクセス不可能な記憶領域の読み出しを示すフローチャートである。
【図１２】出荷前のＯＴＰ領域内の可能な動作についてまとめた図である。
【図１３】出荷後のＯＴＰ領域内の可能な動作についてまとめた図である。
【図１４】従来のフラッシュメモリの概略の構成図である。
【符号の説明】
１ 不揮発性半導体記憶装置
２ 制御部
３、４ 記憶部

Claims (10)

1. 不揮発性半導体記憶装置において、
   第１の記憶部と、
   試験モード信号が入力された場合のみ選択可能となる、製造情報が格納された第２の記憶部と、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 前記第１の記憶部は、前記試験モード信号が入力されると、非選択状態となることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. アクセス許可信号が入力されると前記試験モード信号を生成する制御部を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記アクセス許可信号は、ユーザでは使用を禁止されているレベルの高電圧であることを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記第２の記憶部で使用されるビット線選択部は、前記第１の記憶部のビット線選択部とは独立に設置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記第２の記憶部で使用されるビット線選択部は、前記第１の記憶部のビット線選択部と一部または全てを共用することを特徴とする請求項１記載の不揮発性半導体記憶装置。
7. 前記製造情報は、製造工程におけるプロセス情報、マスク情報または試験情報であることを特徴とする請求項１記載の半導体記憶装置。
8. 不揮発性半導体記憶装置において、
   読み出し時、試験モード信号が入力された場合のみ選択可能な、製造情報が格納された不揮発メモリセルが接続されたワード線を有した記憶部、
   を有することを特徴とする不揮発性半導体記憶装置。
9. 半導体装置において、
   第１の記憶部と、
   試験モード信号が入力された場合のみ選択可能となる、製造情報が格納された第２の記憶部と、
   を有することを特徴とする半導体装置。
10. 前記第１または第２の記憶部を構成する不揮発性半導体記憶セルの、書き込み及びまたは消去のために試験専用のパッドを有することを特徴とする請求項９記載の半導体装置。

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