KR20060074319A - 반도체 메모리 장치 - Google Patents

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KR20060074319A
KR20060074319A KR1020040113034A KR20040113034A KR20060074319A KR 20060074319 A KR20060074319 A KR 20060074319A KR 1020040113034 A KR1020040113034 A KR 1020040113034A KR 20040113034 A KR20040113034 A KR 20040113034A KR 20060074319 A KR20060074319 A KR 20060074319A
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고태영
고승범
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삼성전자주식회사
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Abstract

효율적으로 리던던시 메모리 셀이 액세스되는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 외부로부터 수신한 어드레스의 전압 레벨을 변환시켜 내부 어드레스로 출력하는 입력 버퍼와, 내부 어드레스를 수신하여 어드레스가 불량 메모리 셀의 어드레스인지를 비교하고, 비교 결과를 리던던시 인에이블 신호로 출력하는 퓨즈 회로 및 리던던시 인에이블 신호를 수신하고 내부 클럭에 동기화시켜 출력하는 클럭 동기부를 포함한다.
반도체 메모리 장치, 리던던시 메모리 셀, 리페어 정보 저장부

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명의 일 실시에에 따른 반도체 메모리 장치의 퓨즈 회로의 회로도이다.
도 2는 도 1의 퓨즈 회로의 동작 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블럭도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 메모리 장치 110: 입력 버퍼
120: 신호 처리부 122: 제1 클럭 동기부
124: 디코더 140: 드라이버
150: 퓨즈 회로 160: 제2 클럭 동기부
170: 메모리 셀 어레이
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 효율적인 리던던시 메모리 셀 구동이 가능한 반도체 메모리 장치에 관한 것이다.
일반적으로 DRAM 등의 반도체 메모리 장치는 정상적인 동작을 할 것으로 신 뢰하고 형성시킨 메모리 셀(memory cell)과, 메모리 셀 중 기판의 불량 및 이물질 등에 의해 발생하는 불량 메모리 셀을 대체 할 수 있는 리던던시 메모리 셀(redundancy memory cell)을 구비하고 있다.
또한 DRAM 등의 반도체 메모리 장치는 메모리 셀의 불량이 발생함에 따라 불량 메모리 셀로의 신호 경로를 디스에이블(diable) 상태로 만들고 리던던시 메모리 셀로의 신호 경로를 에이블(able) 상태로 만들어 리던던시 메모리 셀이 액세스될 수 있도록 할 수 있다. 이를 위해 반도체 메모리 장치는 메모리 셀 및 리던던시 메모리 셀을 포함하는 메모리 셀 어레이, 입력 버퍼, 디코더, 클럭 동기부, 드라이버, 퓨즈 회로 등을 포함한다.
이와 관련하여 리던던시 메모리 셀이 에이블되는 동작을 간단히 살펴보기로 한다. 먼저, 외부에서 들어온 외부 어드레스가 입력 버퍼를 거쳐 내부 어드레스로서 클럭 동기부로 들어온다. 클럭 동기부로 들어온 내부 어드레스는 반도체 메모리 장치의 내부 클럭 신호에 동기화되고 디코딩된다. 이와 같이 디코딩된 내부 어드레스는 퓨즈 회로로 전송되어, 퓨즈 회로 내에 미리 저장되어 있는 불량 메모리 셀의 어드레스 정보와 비교된다.
비교 결과, 디코딩된 내부 어드레스 정보가 불량 메모리 셀의 어드레스임이 판명되면 퓨즈 회로는 리던던시 인에이블 신호를 제1 전압 레벨, 가령 논리 하이로 출력하고, 그렇지 않으면 제1 전압 레벨과 다른 전압 레벨, 가령, 논리 로우로 출력하여 드라이버로 전송한다. 특히, 드라이버는 리던던시 인에이블 신호를 제1 전압 레벨로 수신한 경우, 리던던시 메모리 셀이 액세스되도록 한다.
그런데 디코딩된 내부 어드레스가 퓨즈 회로를 거쳐 비교되어 출력된 리던던시 인에이블 신호는 퓨즈 회로를 거치는 동안 소정 시간 지연되어 내부 클럭에 비동기되어 출력되고, 이는 드라이버 회로에서 출력되는 신호를 지연시킨다. 이러한 지연은 결과적으로 반도체 메모리 장치의 동작 속도를 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 리던던시 메모리 셀이 효율적으로 구동될 수 있는 반도체 메모리 장치를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 반도체 메모리 장치는 외부로부터 수신한 어드레스의 전압 레벨을 변환시켜 내부 어드레스로 출력하는 입력 버퍼와, 내부 어드레스를 수신하여 어드레스가 불량 메모리 셀의 어드레스인지를 비교하고, 비교 결과를 리던던시 인에이블 신호로 출력하는 퓨즈 회로 및 리던던시 인에이블 신호를 수신하고 내부 클럭에 동기화시켜 출력하는 클럭 동기부를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
이하 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 퓨즈 회로에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시에에 따른 반도체 메모리 장치의 퓨즈 회로의 회로도이고, 도 2는 도 1의 퓨즈 회로의 동작 흐름도이다.
먼저 도 1에서와 같이, 퓨즈 회로(150)는 메모리 셀 중 결함이 발생한 불량 메모리 셀들의 어드레스(address)가 입력될 때 이들을 인식하고, 불량 메모리 셀들을 대체하기 위한 소위 리던던시 메모리 셀들을 구동하기 위한 리던던시 인에이블 신호를 발생시키기 위한 회로이다. 퓨즈 회로(150)는 방전부(151), 프리 차지부(153) 및 버퍼부(155)를 포함한다.
방전부(151)는 각각의 일단이 출력 노드(ND1)에 접속되는 복수개의 퓨즈들(F0, F0B, ..., Fi, FiB)과, 각각의 드레인에 퓨즈의 타단이 접속되고 각각의 게이트에 입력 어드레스의 각 비트(A0, A0B, A1, A1B, ..., Ai, AiB)가 접속되며 각각의 소오스에 접지 전압(VSS)이 인가되는 복수개의 NMOS 트랜지스터들(N0, N0B, ..., Ni, NiB)을 포함한다.
이와 같이 구성된 방전부(151)는 소정 레벨로 전압이 변환된 내부 어드레스(A0, A0B, A1, A1B, ..., Ai, AiB)에 응답하여 출력 노드(ND1)를 방전시킨다. 방전부(151)는 불량 메모리 셀의 어드레스를 미리 저장하는 어드레스 저장 블락, 즉 리던던시 퓨즈 박스로서, 내부 어드레스(A0, A0B, A1, A1B, ..., Ai, AiB)를 미리 저장된 불량 메모리 셀의 어드레스와 비교하기 위한 것이다.
여기서 불량 메모리 셀의 어드레스는 정상적인 동작을 할 것으로 신뢰하여 형성된 메모리 셀들 중 결함이 있는 불량 메모리 셀의 어드레스를 의미한다. 또, A0, A1, ..., Ai는 내부 어드레스의 각 비트를 나타내고, A0B, A1B, ..., AiB는 입력 어드레스에 대한 상보 어드레스의 각 비트를 나타낸다.
프리 차지부(153)는 소오스에 전원 공급전압(VDD)가 인가되고 게이트에 제어 신호(PCLKD)가 인가되며 드레인이 출력노드(ND1)에 접속되는 PMOS 트랜지스터(P1)와, 출력 노드(ND1)의 전압을 반전시키는 인버터(I1) 및 소오스에 전원 공급 전압(VDD)이 인가되고 게이트에 인버터(I1)의 출력 신호가 인가되며 드레인이 출력 노드(ND1)에 접속되는 PMOS 트랜지스터(P2)를 포함한다.
이와 같이 구성된 프리 차지부(153)는 제어 신호(PCLKD)에 응답하여 출력 노드(ND1)를 프리차지(precharge)시킨다.
버퍼부(155)는 직렬 연결되는 짝수개의 인버터(I2, I3)를 포함하여 구성된다.
이와 같이 구성된 버퍼부(155)는 출력 노드(ND1)으로부터 출력되는 신호를 버퍼링하여 리던던시 인에이블 신호(RENi)를 발생한다. 이러한 리던던시 인에이블 신호(RENi)는 제1 전압 레벨, 가령 논리 하이 신호, 또는 제1 전압 레벨의 신호와 전압 레벨이 다른 제2 전압 레벨, 가령 논리 로우 신호로 발생된다.
도 2를 참조하여, 불량 메모리 셀의 어드레스 저장 블락인 방전부(151)를 중심으로 퓨즈 회로(150)의 동작을 살펴보면 다음과 같다.
먼저, 미리 복수개의 퓨즈들(F0, F0B, ..., Fi, FiB) 중 해당되는 퓨즈를 절단하여 불량 메모리 셀의 어드레스를 기록한다. 이에 따라 방전부(151)는 순차적으로 계속 입력되는 내부 어드레스(A0, A0B, A1, A1B, ..., Ai, AiB)를 미리 저장된 불량 메모리 셀의 어드레스와 비교하여 불량 메모리 셀의 어드레스와 동일한지 아닌지를 판단한다.
다시 말해, 내부 어드레스가 불량 메모리 셀의 어드레스와 동일하지 않을 경우에는, 복수개의 NMOS 트랜지스터들(N0, N0B, ..., Ni, NiB) 중 적어도 어느 하나가 턴온(turn-on)되고, 그 결과 출력 노드(ND1)의 전압 레벨이 방전되어 제2 전압 레벨, 가령 논리 로우 상태가 된다. 이에 따라 리던던시 인에이블 신호(RENi)는 제2 전압 레벨, 가령 논리 로우의 신호가 되어 리던던시 메모리 셀들이 엑세스(access)되지 않는다.
반면에 내부 어드레스가 불량 메모리 셀의 어드레스와 동일할 경우에는, 절단된 퓨즈에 의해 출력 노드(ND1)의 전압 레벨은 방전되지 못하여 제1 전압 레벨, 가령 논리 하이 상태를 유지하게 된다. 이에 따라 리던던시 인에이블 신호(RENi)는 제1 전압 레벨, 가령 논리 하이가 되어 리던던시 메모리 셀들이 엑세스되게 된다. 즉 결함이 있는 메모리셀 대신에 리던던시 메모리 셀이 사용되게 된다.
이하 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치 및 그 동작에 대해 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
반도체 메모리 장치(100)는 입력 버퍼(110), 신호 처리부(120), 드라이버(140), 퓨즈 회로(150), 제2 클럭 동기부(160), 메모리 셀 어레이(170)를 포함한다.
메모리 셀 어레이(170)는 기억 소자로서 정상적인 동작을 할 것으로 신뢰하고 형성시킨 다수개의 메모리 셀과 메모리 셀 중에서 결함이 있는 불량 메모리 셀을 대체하기 위한 다수개의 리던던시 메모리 셀을 포함한다. 메모리 셀 어레이(170)는 소정의 정보를 저장 및 독출하는 곳으로 이용된다.
입력 버퍼(102)는 외부에서 들어오는 TTL 레벨의 전압을 CMOS 레벨의 전압으로 변환시기 위한 소자로서, 외부에서 인가되는 어드레스를 버퍼링하여 내부 어드레스로 변환시킨다. 이러한 내부 어드레스는 신호 처리부(120)로 전송된다.
참고로, 입력 버퍼 회로(110)는 CMOS 인버터 방식의 입력 버퍼는 트랜지스터의 문턱 전압을 이용하여 DRAM 외부에서 입력되는 신호의 레벨이 하이 또는 로우인지를 인식하는 CMOS 인버터 방식 입력 버퍼와 내부에서 만들어지는 기준 전압을 기준으로 하여 하이 또는 로우인지를 인식하는 방식인 차동 타입의 입력 버퍼 등이 사용되고 있다.
신호 처리부(120)는 내부 어드레스를 내부 클럭에 동기화시키고 디코딩하는 역할을 한다. 이를 위해 신호 처리부(120)는 제1 클럭 동기부(122) 및 디코더(124) 를 포함한다.
제1 클럭 동기부(122)는 입력 버퍼(110)로부터의 내부 어드레스가 반도체 메모리 장치(100) 내에서 사용되는 내부 클럭 신호에 동기화되도록 하기 위한 소자이다. 동기화된 내부 어드레스는 내부 동기 어드레스로서 사용되며, 내부 동기 어드레스 신호는 디코더(124)로 전송된다.
디코더(124)는 내부 동기 어드레스 신호를 수신하고, 이 신호를 컬럼 어드레스(column address)와 로우 어드레스(row address)로 구분하며 각각의 신호를 디코딩하여 메모리 셀의 위치를 지정한다.
보다 구체적으로 설명하면, 일반적으로 CPU에서 메모리에 데이터 버스를 통해 데이터를 보내고, 어드레스 버스를 통해서는 데이터를 보관할 위치 또는 보관된 데이터를 읽을 위치, 즉 어드레스를 보내며, 제어 버스를 통해서는 판독(read) 및 기록(write) 신호를 보내게 된다. 이때, 디코더(124)는 어드레스 버스와 연결이 되어 있다. 그리고 2차원 배열로 이루어진 메모리 셀 어레이(170)의 컬럼 어드레스와 로우 어드레스를 지정하는 신호가 들어오면 디코더(124) 내에 포함된 컬럼 및 로우 어드레스 디코더를 통하여 신호를 디코딩한다. 이와 같이 디코더(124)에 의해 디코딩된 내부 동기 어드레스 신호는 드라이버(140)로 전송된다.
퓨즈 회로(150)는 결함이 발생한 불량 메모리 셀들의 어드레스가 외부에서 입력될 때 이들을 인식하고, 리던던시 메모리 셀들을 구동하기 위한 리던던시 인에이블 신호를 발생시키기 위한 회로이다. 이때 발생된 리던던시 인에이블 신호는 제1 전압 레벨, 가령 논리 하이 신호 또는 제2 전압 레벨, 가령 논리 로우 신호로 출 력되어 드라이버(140)로 전송된다. 퓨즈 회로(150)에 대한 설명은 앞에서 하였으므로, 여기서는 구체적인 설명을 생략하기로 한다.
제2 클럭 동기부(160)는 퓨즈 회로(150)로부터의 리던던시 인에이블 신호를 반도체 메모리 장치(100) 내에서 사용되는 내부 클럭 신호에 동기되도록 하기 위한 소자이다. 퓨즈 회로(150)로부터의 제어 신호는 제2 클럭 동기부(160)에 의해 동기되어 출력된다.
드라이버(140)는 디코더(124)에 의해 디코딩된 내부 동기 어드레스 신호를 수신하여 메모리 셀 어레이(170)를 구동한다. 즉, 디코딩된 내부 동기 어드레스가 지정하는 메모리 셀에 데이터가 저장되거나 그 셀로부터 데이터가 독출될 수 있도록 한다. 이때 드라이버(140)는 퓨즈 회로(150)로부터 생성된 리던던시 인에이블 신호에 따라 메모리 셀 및 리던던시 메모리 셀을 선택적으로 구동할 수 있다.
부연하면, 내부 어드레스 신호가 불량 메모리 셀의 어드레스인 경우, 리던던시 인에이블 신호는 제1 전압 레벨, 가령 논리 하이로 출력되어 드라이버(140)에 전송되고, 이에 따라 드라이버(140)는 리던던시 메모리 셀이 액세스 가능하도록 한다. 이와 달리, 내부 어드레스 신호가 불량 메모리 셀의 어드레스가 아닌 경우, 리던던시 인에이블 신호는 제2 전압 레벨, 가령 논리 로우로 출력되어 드라이버(140)에 전송되고, 이에 따라 드라이버(140)는 통상의 메모리 셀이 액세스 가능하도록 한다.
계속하여, 도 3을 참조하여 반도체 메모리 장치(100)의 동작을 살펴보기로 한다.
먼저, 외부 어드레스가 입력 버퍼(110)로 들어오면, 입력 버퍼(110)에서는 외부 어드레스를 반도체 메모리 장치(100) 내에서 사용가능한 전압 레벨로 변환하여 내부 어드레스로서 출력한다. 이와 같이 출력된 내부 어드레스는 각각 신호 처리부(120) 및 퓨즈 회로(150)로 전송된다. 내부 어드레스를 수신한 퓨즈 회로(150)는 내부 어드레스가 불량 메모리 셀의 어드레스인지 아닌지를 미리 저장된 불량 메모리 어드레스 정보와 비교하고 리던던시 인에이블 신호를 출력한다.
이때 리던던시 인에이블 신호는 내부 어드레스가 불량 메모리 셀 어드레스인 경우, 제1 전압 레벨, 가령 논리 하이로 출력되고, 메모리 셀 어드레스인 경우, 제2 전압 레벨, 가령 논리 로우로 출력된다. 이와 같이 출력된 리던던시 인에이블 신호는 제2 클럭 동기부(160)에서 내부 클럭 신호에 동기되어 드라이버(140)로 전송된다.
즉, 드라이버(150)가 제1 전압 레벨, 가령 하이 리던던시 인에이블 신호를 수신한 경우, 드라이버(150)로 들어온 내부 어드레스는 불량 메모리 셀의 어드레스를 나타내는 것이므로, 드라이버(150)는 내부 어드레스에 해당하는 메모리 셀로의 경로를 디스에이블 상태로 만들고 리던던시 메모리 셀이 액세스될 수 있도록 한다.
반면에, 드라이버(150)가 제2 전압 레벨, 가령 로우 리던던시 인에이블 신호를 수신한 경우, 드라이버(150)로 들어온 내부 어드레스는 불량 메모리 셀의 어드레스를 나타내는 것이 아니므로, 드라이버(150)는 내부 어드레스에 해당하는 메모리 셀로의 경로를 에이블 상태로 만들고 그 메모리 셀이 액세스될 수 있도록 한다.
이상과 같이 본 발명에 따른 반도체 메모리 장치를 예시된 도면을 참조로 설 명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않으며 그 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 본 발명의 반도체 메모리 장치를 사용하면, 입력된 어드레스가 불량 메모리 셀의 어드레스인지를 비교하는 과정이 내부 클럭 신호 동기화 전에 수행되고 그 결과 리던던시 인에이블 신호가 내부 클럭에 동기회되어 드라이버로 전송된다. 따라서, 드라이버에 불량 메모리 셀의 어드레스가 들어오더라도 신속하게 그 경로를 디스에이블 상태로 만들 수 있으며 리던던시 메모리 셀 사용이 필요한 경우 반도체 메모리 장치의 동작이 지연되는 것을 방지할 수 있다.

Claims (4)

  1. 외부로부터 수신한 어드레스의 전압 레벨을 변환시켜 내부 어드레스로 출력하는 입력 버퍼;
    상기 내부 어드레스를 수신하여 상기 어드레스가 불량 메모리 셀의 어드레스인지를 비교하고, 상기 비교 결과를 리던던시 인에이블 신호로 출력하는 퓨즈 회로; 및
    상기 리던던시 인에이블 신호를 수신하고 내부 클럭에 동기화시켜 출력하는 클럭 동기부를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    메모리 셀 및 상기 메모리 셀 중 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 내부 어드레스를 수신하여 내부 클럭에 동기화 시키고 디코딩하여 출력하는 신호 처리부;
    상기 리던던시 인에이블 신호를 수신하고, 상기 신호 처리부로부터의 내부 어드레스가 수신되는 경우, 상기 리던던시 인에이블 신호에 따라 상기 신호 처리부로부터의 내부 어드레스가 상기 메모리 셀 또는 상기 리던던시 메모리 셀로 할당되도록 하는 드라이버를 더 포함하는 반도체 메모리 장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 리던던시 인에이블 신호는 제1 전압 레벨 또는 상기 제1 전압 레벨과 다른 제2 전압 레벨인 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 드라이버는, 상기 리던던시 인에이블 신호를 제1 전압 레벨의 리던던시 인에이블 신호로 수신한 경우, 상기 리던던시 메모리 셀이 액세스 되도록 하고, 상기 리던던시 인에이블 신호를 상기 제2 전압 레벨의 리던던시 인에이블 신호로 수신한 경우, 상기 메모리 셀이 액세스 되도록 하는 반도체 메모리 장치.
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