KR20100119336A - 퓨즈 회로 및 그를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 퓨즈인에이블신호에 응답하여 퓨즈를 포함하는 전류 경로를 통해 출력단을 구동하기 위한 퓨즈부, 및 활성화신호에 응답하여 활성화되며, 예정된 레벨의 기준전압과 상기 출력단의 레벨을 비교하여 퓨즈상태신호를 생성하기 위한 비교부를 구비하는 퓨즈 회로를 제공한다.
Figure P1020090038412
퓨즈 회로, 리던던시 회로, 반도체 장치.

Description

퓨즈 회로 및 그를 포함하는 반도체 장치{FUSE CIRCUIT AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 퓨즈(fuse)를 사용하여 다양한 회로 동작을 수행하기 위한 퓨즈 회로와 그를 포함하는 반도체 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다. 이러한 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 장치는 원하는 동작을 수행하지 못하게 된다. 하지만, 반도체 장치의 공정 기술이 발전함에 따라 확률적으로 소량의 메모리 셀에만 불량이 발생하며, 이와 같이 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 이를 보완하기 위하여 반도체 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대체하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대체되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
여기서, 리페어 대상 메모리 셀에 대응하는 어드레스 정보는 리던던시 회로에서 제공되며, 리던던시 회로는 리페어 대상 메모리 셀의 어드레스 정보를 프로그래밍하기 위한 다수의 퓨즈(fuse)를 구비한다. 그래서, 리던던시 회로는 퓨즈에 프로그래밍된 어드레스 정보 즉, 리페어 정보신호를 생성한다. 반도체 장치는 리페어 정보신호와 읽기 및 쓰기 동작시 인가되는 어드레스 정보를 비교하여 만약, 리페어 대상 메모리 셀이 액세스(access)되는 경우 리페어 대상 메모리 셀 대신 리던던시 메모리 셀이 액세스 되도록 동작을 수행한다.
참고로, 리던던시 회로에 구비되는 다수의 퓨즈를 프로그래밍하는 데에는 전기 컷팅 방식 또는 레이저 컷팅 방식 등이 있다. 여기서, 전기 컷팅 방식은 컷팅 대상 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이고, 레이저 컷팅 방식은 레이저 빔을 이용하여 컷팅 대상 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다. 일반적으로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단하기 때문에 전기 컷팅 방식보다 널리 사용되고 있다.
한편, 퓨즈는 위에서 설명한 리던던시 회로뿐 아니라 반도체 장치에 있어서 여러 가지 동작을 수행하는데 사용된다. 예컨대, 퓨즈는 공정(process)에 대하여 민감하게 동작하는 정전압 발생회로에서 전압을 튜닝(tuning)하는데 사용되기도 하며, 테스트를 위한 제어 회로나 다양한 모드 선택을 위한 제어 회로 등에서 다양하게 사용된다. 이하, 설명의 편의를 위하여 리던던시 회로를 일례로 설명하기로 한다.
도 1 은 기존의 리던던시 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 리던던시 회로는 퓨즈부(110)와, 래칭부(130)와, 프리차징부(150), 및 리페어 정보 출력부(170)를 구비한다.
퓨즈부(110)는 퓨즈 인에이블신호(EN_ADD<0:n>, 여기서, n 은 자연수)에 응답하여 퓨즈를 포함하는 전류 경로를 통해 출력단인 공통노드(COM)를 구동하기 위한 것으로, 다수의 퓨즈(112), 및 다수의 활성화부(114)를 구비한다.
다수의 퓨즈(112)는 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 것으로, 제0 내지 제n 퓨즈(F0, F1, F2, … , Fn)를 구비한다. 그리고, 다수의 활성화부(114)는 퓨즈 인에이블신호(EN_ADD<0:n>) 각각을 입력받아 해당 퓨즈를 포함하는 풀 다운 전류 경로를 형성하기 위한 것으로, 제0 내지 제n NMOS 트랜지스터(NM0, NM1, NM2, … , NMn)을 구비한다. 여기서, 퓨즈 인에이블신호(EN_ADD<0:n>)는 외부에서 인가되는 어드레스를 디코딩(decording)한 신호로서, 반도체 장치의 읽기 및 쓰기 동작시 선택되는 메모리 셀 매트(memory cell mat)에 대응하여 활성화된다. 참고로, 메모리 셀 매트는 다수의 메모리 셀 중 그룹핑된 메모리 셀들의 집합을 의미하며, 제0 내지 제n 퓨즈 인에이블신호(EN_ADD<0:n>)는 액세스하고자 하는 메모리 셀을 포함하고 있는 메모리 셀 매트에 대응하여 활성화된 다.
래칭부(130)는 제0 내지 제n 퓨즈 인에이블신호(EN_ADD<0:n>)에 응답하여 구동되는 공통노드(COM)에 따라 논리 레벨 값을 래칭하기 위한 것으로, 제0 및 제1 인버터(INV0, INV1)를 구비한다.
프리차징부(150)는 래칭부(130)에 초기 논리 레벨 값을 설정해 주기 위한 것으로, 외부 전원전압(VDD)단과 공통노드(COM) 사이에 소오스-드레인 경로가 형성되고 프리차징신호(PCGB)를 게이트로 입력받는 제0 PMOS 트랜지스터(PM0)를 구비한다. 여기서, 프리차징신호(PCGB)는 액티브(active) 동작, 읽기(read) 동작, 또는 쓰기(write) 동작시 논리'로우(low)'에서 논리'하이(high)'로 천이하는 신호이다.
리페어 정보 출력부(170)는 래칭부(130)의 출력신호를 입력받아 리페어 정보신호(FOUT)를 출력하기 위한 것으로, 제2 인버터(INV2)를 구비한다. 여기서, 리페어 정보신호(FOUT)는 다수의 퓨즈(112)에 프로그래밍된 리페어 대상 메모리 셀의 어드레스 정보를 포함하고 있으며, 반도체 장치는 리페어 정보신호(FOUT)에 응답하여 액세스하고자 하는 메모리 셀이 리페어 대상 메모리 셀인지를 판단하게 된다.
도 2 와 도 3 은 도 1 의 리던던시 회로의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 제0 퓨즈(F0)가 컷팅된 경우와, 컷팅되지 않은 경우에서 제0 퓨즈 인에이블신호(EN_ADD<0>)가 활성화됨에 따른 리던던시 회로의 동작을 살펴보기로 한다.
도 1 과 도 2 를 참조하면, 우선 공통노드(COM)가 논리'로우'의 프리차징신호(PCGB)에 응답하여 프리차징 되기 때문에, 래칭부(130)는 논리'하이'를 래칭한 다. 이후, 액티브 동작, 읽기 동작 또는 쓰기 동작시 프리차징신호(PCGB)가 논리'로우'에서 논리'하이'로 천이하고, 제0 퓨즈 인에이블신호(EN_ADD<0>)가 논리'하이'로 활성화된다. 이어서, 제0 NMOS 트랜지스터(NM0)는 제0 퓨즈 인에이블신호(EN_ADD<0>)에 응답하여 턴 온(turn on)된다.
이때, 제0 퓨즈(F0)가 컷팅되지 않은 경우 공통노드(COM)와 접지 전원전압(VSS)단 사이에 풀다운 전류 경로가 형성되기 때문에 공통노드(COM)의 전압레벨은 제0 인버터(INV0)의 문턱 전압 값보다 낮아지게 되어 리페어 정보신호(FOUT)는 논리'로우'가 된다. 이어서, 제0 퓨즈(F0)가 컷팅된 경우 공통노드(COM)는 래칭부(130)에 의하여 논리'하이'를 유지하게 된다. 즉, 제1 인버터(INV1)에 의한 풀업 전류 경로가 형성되기 때문에 공통노드(COM)는 논리'하이'를 유지하게 되어 리페어 정보신호(FOUT)는 논리'하이'가 된다. 반도체 장치는 논리'하이' 또는 논리'로우'의 리페어 정보신호(FOUT)를 이용하여 리페어 대상 메모리 셀의 어드레스 정보를 제공받는다.
도 3 은 도 1 의 기존의 리던던시 회로 동작에 있어서 문제가 발생하는 부분을 설명하기 타이밍도이다. 퓨즈가 컷팅 유무에 따라 고저항 상태와 저저항 상태를 가지는 것은 이상적인 상황이며, 이에 대응하는 동작 타이밍은 도 2 와 같다. 즉, 실질적으로 퓨즈를 컷팅하였다 하더라도 안정적인 고저항 상태를 유지하지 않을 수 있으며, 퓨즈를 컷팅하지 않았다 하더라도 크랙(crack)과 같은 이상 현상이 발생하여 안정적인 저저항 상태를 유지하지 않을 수 있다. 즉, 퓨즈의 저항 상태가 모호해질 수 있다.
도 3 에서 볼 수 있듯이, 제0 퓨즈(F0)에 모호한 저항 상태가 발생하면 제0 퓨즈 인에이블신호(EN_ADD<0>)에 따라 제0 NMOS 트랜지스터(NM0)가 턴 온 되더라도 공통노드(COM)가 예정된 시간 내에 원하는 논리'로우' 또는 논리'하이'가 되지 못하게 된다. 여기서, 공통노드(COM)의 전압 레벨과 제0 인버터(INV0)의 문턱전압(VLT)은 리페어 정보신호(FOUT)의 논리 레벨을 결정하는데 있어서 밀접한 관계를 갖는다. 때문에, 제0 퓨즈(F0)의 모호한 저항 상태는 리페어 정보신호(FOUT)의 활성화 시점을 불확실하게 하는 문제점을 야기한다.
그리고, 제0 인버터(INV0)의 문턱전압(VLT)은 반도체 장치의 주위 환경에 따라 가변 될 여지가 있으며, 이는 제0 퓨즈(F0)의 컷팅 여부에 따른 리페어 정보신호(FOUT)를 정확하게 판단하는데 있어서 매우 곤란한 요소로 작용된다. 다시 말하면, 제0 퓨즈(F0)를 컷팅하지 않은 경우에 리페어 정보신호(FOUT)를 논리'하이'로 잘못 출력하거나, 제0 퓨즈(F0)를 컷팅한 경우에 리페어 정보신호(FOUT)를 논리'로우'로 잘못 출력하는 문제점이 발생한다. 즉, 리페어 정보신호(FOUT)의 신뢰성을 떨어뜨리게 되며, 이는 반도체 장치의 리페어 동작에 있어서 오동작을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 퓨즈를 포함하는 전류 경로로 구동되는 출력단을 예정된 전압레벨과 비교할 수 있는 퓨즈 회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 퓨즈의 저항 값을 측정할 수 있는 반도체 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 퓨즈 회로는, 퓨즈인에이블신호에 응답하여 퓨즈를 포함하는 전류 경로를 통해 출력단을 구동하기 위한 퓨즈부; 및 활성화신호에 응답하여 활성화되며, 예정된 레벨의 기준전압과 상기 출력단의 레벨을 비교하여 퓨즈상태신호를 생성하기 위한 비교부를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는, 퓨즈인에이블신호에 응답하여 퓨즈를 포함하는 전류 경로를 통해 구동된 출력단과 측정기준전압을 비교하여 퓨즈상태신호를 생성하기 위한 퓨즈 회로; 및 상기 퓨즈의 측정 저항 값에 대응하는 레벨의 상기 측정기준전압을 생성하기 위한 퓨즈 복제모델링수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는, 바이어스전압과 비교기준전압을 생성하기 위한 기준전압 생성수단; 모드선택신호에 응답하여 프리차징신호 또는 상기 바이어스전압을 출력하기 위한 제1 다중화수단; 상기 바이어스전압을 인가받으며, 저항값 선택신호에 응답하여 측정 저항 값에 대응하는 레벨의 측정기준전압을 생성하기 위한 퓨즈 복제모델링수단; 상기 모드선택신호에 응답하여 상기 비교기준전압 또는 상기 측정기준전압을 출력하기 위한 제2 다중화수단; 및 상기 제1 다중화수단의 출력신호를 입력받으며, 퓨즈인에이블신호에 응답하여 퓨즈를 포함하는 전류 경로를 통해 구동된 출력단과 상기 제2 다중화수단의 출력신호를 비교하여 퓨즈상태신호를 생성하기 위한 퓨즈 회로를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치의 구동 방법은, 노말 모드에서 원하는 정보가 프로그래밍된 퓨즈를 포함하는 전류 경로를 통해 구동된 출력단과 예정된 비교기준전압을 비교하여 상기 퓨즈의 컷팅 유무에 대응하는 결과를 출력하는 단계; 및 측정 모드에서 상기 출력단을 바이어싱 구동하여 상기 퓨즈의 저항 값에 대응하는 결과를 출력하는 단계를 포함한다.
본 발명은 퓨즈를 포함하는 전류 경로로 구동되는 출력단을 예정된 기준전압과 비교할 수 있으며, 예정된 시점에 퓨즈의 컷팅 여부를 정확하게 검출하는 것이 가능하다. 이렇게 검출된 결과는 퓨즈를 보완하거나 기준전압을 변경함으로써, 프로그래밍된 퓨즈의 컷팅 여부에 대응하는 정확한 출력 결과를 보장해 줄 수 있다. 또한, 퓨즈의 저항 값을 정확하게 측정할 수 있음으로써, 이에 따른 빠른 회로 해석을 가능하게 해줄 수 있다.
본 발명은 프로그래밍된 퓨즈의 컷팅 여부에 대응하는 정확한 출력 결과를 보장해 줌으로써, 이를 활용하는 반도체 장치의 동작에 있어서 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
또한, 퓨즈의 저항 값을 정확하게 측정하여 회로 해석을 가능하게 해줌으로써, 제품 개발 기간을 단축할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명에 따른 리던던시 회로를 설명하기 위한 회로도이다.
도 4 를 참조하면, 리던던시 회로는 퓨즈부(410)와, 프리차징부(430), 및 비교부(450)를 구비한다.
퓨즈부(410)는 퓨즈 인에이블신호(EN_ADD<0:n>)에 응답하여 퓨즈를 포함하는 전류 경로를 통해 퓨즈부(410)의 출력단인 공통노드(COM)를 구동하기 위한 것으로, 다수의 퓨즈(412), 및 다수의 활성화부(414)를 구비한다.
다수의 퓨즈(412)는 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 것으로, 제0 내지 제n 퓨즈(F0, F1, F2, … , Fn)를 구비한다. 설명의 편의를 위하여 도 4 에서는 리던던시 회로를 일례로 하였기 때문에, 퓨즈 에는 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍되지만, 다른 회로 동작에 사용되는 퓨즈의 경우 그에 맞는 다른 정보가 프로그래밍되는 것이 바람직하다. 또한, 다수의 퓨즈(412)를 구성하는 퓨즈의 개수에 있어서도 설계에 따라 달라질 수 있다.
다수의 활성화부(414)는 제0 내지 제n 퓨즈(F0, F1, F2, … , Fn) 각각에 대응되어 접속되어, 퓨즈 인에이블신호(EN_ADD<0:n>)에 응답하여 제0 내지 제n 퓨즈(F0, F1, F2, … , Fn)를 활성화시키기 위한 것으로, 제0 내지 제n NMOS 트랜지스터(NM0, NM1, NM2, … , NMn)을 구비한다.
한편, 프리차징부(430)는 프리차징신호(PCGB)에 응답하여 공통노드(COM)를 프리차징시켜 주기 위한 것으로, 외부 전원전압(VDD)단과 공통노드(COM) 사이에 소오스-드레인 경로가 형성되고 프리차징신호(PCGB)를 게이트로 입력받는 제0 PMOS 트랜지스터(PM0)를 구비한다.
비교부(450)는 활성화신호(SA_EN)에 응답하여 활성화되며, 예정된 기준전압(VREF)과 공통노드(COM)의 전압레벨을 비교하여 리페어 정보신호(FOUT)를 생성한다. 여기서, 비교부(450)는 래치 타입의 차동 감지 증폭기(latched differential sense amplifier)로 구성될 수 있으며, 이에 입력되는 예정된 기준전압(VREF)은 사용자가 원하는 전압 레벨로 반도체 장치 외부 또는 내부에서 생성되어 인가될 수 있다. 그리고, 리페어 정보신호(FOUT)는 퓨즈의 상태에 대응하는 전압레벨을 가지는 퓨즈상태신호로서, 도 4 의 예에서는 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 가진다. 반도체 장치는 리페어 정보신호(FOUT)에 응답하여 액세스하고자 하는 메모리 셀이 리페어 대상 메모리 셀인지를 판단하게 된다.
도 5 는 도 4 의 리던던시 회로의 동작 파형을 설명하기 위한 파형도이다. 설명의 편의를 위하여 제0 퓨즈(F0)를 대표로 회로 동작을 설명하기로 한다. 제0 퓨즈(F0)는 위에서 설명하였듯이 퓨즈 컷팅 상태에 따라 다양한 저항 값을 가진다.
도 4 와 도 5 를 참조하면, 우선 공통노드(COM)는 논리'로우'의 프리차징신호(PCGB)에 응답하여 프리차징 되기 때문에 논리'하이'를 유지한다. 이후, 액티브 동작, 읽기 동작 또는 쓰기 동작시 프리차징신호(PCGB)가 논리'로우'에서 논리'하이'로 천이하여 비활성화되고, 제0 퓨즈 인에이블신호(EN_ADD<0>)가 논리'하이'로 활성화된다. 이어서, 제0 NMOS 트랜지스터(NM0)는 제0 퓨즈 인에이블신호(EN_ADD<0>)에 응답하여 턴 온 된다.
여기서, 만약 제0 퓨즈(F0)가 컷팅되지 않아 정상적인 저저항 상태를 갖는 경우 공통노드(COM)는 ① 과 빠르게 논리'로우'로 천이하게 되고, 제0 퓨즈(F0)가 컷팅되어 정상적인 고저항 상태를 갖는 경우 공통노드(COM)는 ⑧ 과 같이 논리'하이'를 유지한다. 이어서, 도면에서 볼 수 있듯이 제0 퓨즈(F0)의 저항 상태가 저저항 에서 고저항을 가지는 경우 공통노드(COM)는 ② → ③ → ④ → ⑤ → ⑥ → ⑦ 같은 기울기로 전압레벨이 낮아지게 된다.
한편, 활성화신호(SA_EN)가 논리'로우'인 구간에서 리페어 정보신호(FOUT)는 논리'하이'를 유지한다. 그리고, 활성화신호(SA_EN)가 논리'하이'로 활성화되면 비교부(450)는 공통노드(COM)의 전압레벨과 기준전압(VREF)의 레벨을 비교하여 리페어 정보신호(FOUT)를 출력한다. 이때, 활성화신호(SA_EN)는 비교부(450)의 원활한 동작을 위하여 제0 퓨즈 인에이블신호(EN_ADD<0>)가 활성화된 이후 tD 이후에 활성화되는 것이 바람직하며, 본 발명에서는 활성화신호(SA_EN)가 활성화되는 시점에 제0 퓨즈(F0)의 상태를 리페어 정보신호(FOUT)로 출력한다.
다시 말하면, 활성화신호(SA_EN)가 활성화되는 시점에 비교부(450)는 공통노드(COM)의 전압레벨과 기준전압(VREF)의 레벨을 비교하여 리페어 정보신호(FOUT)를 출력한다. 즉, 공통노드(COM)는 서로 다른 기울기로 그 전압레벨이 낮아지지만 활성화신호(SA_EN)가 활성화되는 시점에 기준전압(VREF)을 기준으로 공통노드(COM)의 전압레벨을 검출할 수 있다. 그래서, ①, ②, ③, ④ 의 경우 리페어 정보신호(FOUT)는 논리'로우'가 되고 ⑤, ⑥, ⑦, ⑧ 의 경우 리페어 정보신호(FOUT)는 논리'하이'가 된다. 본 발명에 따른 리던던시 회로는 활성화신호(SA_EN)의 활성화 시점과 기준전압(VREF)을 조절하여 퓨즈 상태에 따른 출력 결과를 얻는 것이 가능하다.
도 6 과 도 7 은 본 발명에 따른 리던던시 회로의 다른 실시예를 설명하기 위한 회로도이다. 도 6 과 도 7 은 도 4 와 비교하여 보조레벨유지부(610, 710)가 추가로 더 구비되었다.
도 6 을 참조하면, 보조레벨유지부(610)는 공통노드(COM)를 예정된 레벨로 유지시켜 주기 위한 것으로, 제1 PMOS 트랜지스터(PM1)와 제3 인버터(INV3)를 구비한다. 그래서, 제1 PMOS 트랜지스터(PM1)는 공통노드(COM)를 예정된 구동 전류로 구동한다.
다시 말하면, 보조레벨유지부(610)는 프리차징신호(PCGB)가 논리'하이'가 되 어 공통노드(COM)가 플로팅(floating)되거나, 예컨대 제0 퓨즈(F0)가 고저항 상태를 가져 공통노드(COM)가 논리'하이'를 유지하여야 하는 상황을 보완해 주기 위한 구성이다. 여기서, 보조레벨유지부(610)는 컷팅되지 않은 퓨즈에 대하여 풀다운 동작이 원활하게 이루어질 수 있을 정도로 공통노드(COM)를 적당한 레벨로 유지시켜 주기 위한 사이즈로 설계되는 것이 바람직하다. 이하, 도 7 을 통해 보조레벨유지부(710)의 다른 예를 살펴보기로 한다.
도 7 을 참조하면, 보조레벨유지부(710) 역시 공통노드(COM)를 예정된 레벨로 유지시켜 주기 위한 것으로, 공통노드(COM)와 접지 전원전압(VSS)단 사이에 연결된 커패시터(C)를 구비한다. 커패시터(C)는 프리차징신호(PCGB)가 논리'로우'로 활성화되는 구간에서 공통노드(COM)에 프리차징되는 전하를 충전하고, 프리차징신호(PCGB)가 논리'로우'로 비활성화되는 구간에서 공통노드(COM)를 커패시터(C)에 충전된 전하로 유지시켜준다.
도 8 은 도 4 의 리던던시 회로를 이용한 반도체 장치의 일부 구성을 설명하기 위한 블록도이다. 본 발명에 따른 리던던시 회로는 목적에 따라 다른 회로에도 적용될 수 있으며, 도 8 에서 설명될 반도체 장치는 퓨즈의 저항 값을 측정할 수 있는 회로이다. 따라서, 도 4 에서 설명한 리던던시 회로의 명칭을 '퓨즈 회로'로 바꾸어 설명하기로 하며, '890' 이라는 도면 부호를 부여하기로 한다.
도 8 을 참조하면, 반도체 장치는 기준전압 생성부(810)와, 제1 다중화부(830)와, 퓨즈 복제모델링부(850)와, 제2 다중화부(870), 및 퓨즈 회로(890)를 구비한다. 본 발명에 따른 반도체 장치는 노말 모드와 측정 모드를 가지고 있으며, 여기서 노말 모드는 퓨즈 회로(890)가 도 4 와 같은 동작을 수행하는 모드이며, 측정 모드는 퓨즈 회로(890)에 구비되는 퓨즈의 저항 값을 측정하기 위한 모드이다.
이하, 각각의 구성 요소에 대하여 설명하기로 한다.
기준전압 생성부(810)는 바이어스 전압(V_BIAS)과 비교 기준전압(V_COMP)을 생성한다. 여기서, 바이어스 전압(V_BIAS)과 비교 기준전압(V_COMP)은 예정된 전압레벨을 가지며, 이후 설명하겠지만 바이어스 전압(V_BIAS)은 측정 모드에서 사용되고 비교 기준전압(V_COMP)은 노말 모드에서 사용된다.
제1 다중화부(830)는 모드선택신호(SEL_MOD)에 응답하여 프리차징신호(PCGB) 또는 바이어스 전압(V_BIAS)을 출력한다. 여기서, 모드선택신호(SEL_MOD)는 노말 모드와 측정 모드에 따라 예정된 논리 레벨을 가질 수 있으며, 제1 다중화부(830)는 노말 모드에서 프리차징신호(PCGB)을 제1 출력신호(OUT1)로서 출력하고 측정 모드에서 바이어스 전압(V_BIAS)을 제1 출력신호(OUT1)로서 출력한다.
퓨즈 복제모델링부(850)는 바이어스 전압(V_BIAS)을 인가받으며, 저항값 선택신호(TM_CODE<0:m>, 여기서, m 은 자연수)에 응답하여 다수의 측정 저항 값에 대응하는 전압 레벨의 측정 기준전압(V_MEAS)을 생성한다.
도 9 는 도 8 의 퓨즈 복제모델링부(850)를 설명하기 위한 회로도이다.
도 9 를 참조하면, 퓨즈 복제모델링부(850)는 복제 저항부(910)와, 복제 바이어싱부(930)를 구비한다.
복제 저항부(910)는 저항값 선택신호(TM_CODE<0:m>)에 응답하여 활성화된 복제 저항을 포함하는 전류 경로를 통해 복제 출력단인 복제 공통노드(RE_COM)를 구 동하기 위한 것으로, 다수의 복제저항(912), 및 다수의 복제활성화부(914)를 구비한다.
다수의 복제저항(912)은 측정 저항 값에 대응하는 제0 내지 제m 복제저항(R0, R1, … , Rm)를 구비한다. 여기서, 복제저항의 개수와 각각의 저항 값은 원하는 저항 값에 대응하는 측정 기준전압(V_MEAS)을 생성하기 위한 설계 변경이 가능하다.
다수의 복제활성화부(914)는 제0 내지 제m 복제저항(R0, R1, … , Rm) 각각에 대응되어 접속되며, 저항값 선택신호(TM_CODE<0:m>)에 응답하여 제0 내지 제m 저항(R0, R1, … , Rm)을 활성화시키기 위한 것으로, 제0 내지 제m 복제 NMOS 트랜지스터(NM0, NM1, … , NMm)를 구비한다. 제0 내지 제m 복제 NMOS 트랜지스터(NM0, NM1, … , NMm)의 개수는 제0 내지 제m 복제저항(R0, R1, … , Rm)과 동일하게 설계하는 것이 바람직하며, 원하는 저항 값에 대응하는 측정 기준전압(V_MEAS)을 생성하기 위하여 설계 변경이 가능하다.
한편, 복제 바이어싱부(930)는 바이어스 전압(V_BIAS)에 응답하여 복제 공통노드(RE_COM)에 바이어싱 동작을 수행하기 위한 것으로, 외부 전원전압(VDD)단과 복제 공통노드(RE_COM) 사이에 소오스-드레인 경로가 형성되고 바이어스 전압(V_BIAS)을 게이트로 입력받는 제0 복제 PMOS 트랜지스터(PM0)를 구비한다.
본 발명에 따른 퓨즈 복제모델링부(850)의 자세한 동작은 이후에 설명하기로 한다.
다시 도 8 을 참조하면, 제2 다중화부(870)는 모드선택신호(SEL_MOD)에 응답 하여 비교 기준전압(V_COMP) 또는 측정 기준전압(V_MEAS)을 출력한다. 즉, 제2 다중화부(870)는 노말 모드에서 비교 기준전압(V_COMP)을 제2 출력신호(OUT2)로서 출력하고 측정 모드에서 측정 기준전압(V_MEAS)을 제2 출력신호(OUT2)로서 출력한다.
퓨즈 회로(890)는 제1 다중화부(830)의 제1 출력신호(OUT1)를 입력받으며, 퓨즈 인에이블신호(EN_ADD<0:n>)에 응답하여 퓨즈를 포함하는 전류 경로를 통해 구동된 출력단과 제2 다중화부(870)의 제2 출력신호(OUT2)를 비교하여 퓨즈상태신호(FOUT)를 출력한다.
이후에 다시 설명하겠지만, 본 발명에 따르면 퓨즈 회로(890)에서 출력되는 퓨즈상태신호(FOUT)는 측정 모드에서 측정하고자 하는 퓨즈의 저항 값에 대응하는 정보를 가지고 있다. 또한, 퓨즈 회로(890)에서 출력되는 퓨즈상태신호(FOUT)는 노말 모드에서 퓨즈 컷팅 여부에 대응하는 정보를 가지고 있으며, 만약 퓨즈 회로(890)가 리던던시 회로로 사용되는 경우 리페어 대상 메모리 셀의 어드레스 정보를 가지게 된다.
도 10 은 도 8 의 퓨즈 회로(890)를 설명하기 위한 회로도이다. 도 10 의 퓨즈 회로(890)는 도 4 의 구성과 동일한 구성을 가지며, 설명의 편의를 위하여 도시된 도면이다. 즉, 도 4 의 프리차징신호(PCGB) 대신 제1 출력신호(OUT1)를 입력받으며, 도 4 의 기준전압(VREF) 대신 제2 출력신호(OUT2)를 입력받는다. 여기서, 도 4 의 프리차징부(430)의 명칭은 도 10 에서 출력단구동부(430)로 바꾸기로 한다. 여기서, 출력단구동부(430)은 제1 다중화부(830, 도 8 참조)의 제1 출력신호(OUT1)에 따라 공통노드(COM)에 프리차징 동작을 수행하거나 바이어싱 동작을 수행한다. 즉, 출력단구동부(430)는 제1 출력신호(OUT1)가 프리차징신호(PCGB)이면 공통노드(COM)에 프리차징 동작을 수행하고, 제1 출력신호(OUT1)가 바이어스 전압(V_BIAS)이면 공통노드(COM)에 바이어싱 동작을 수행한다.
이하, 도 8 내지 도 10 을 참조하여, 도 8 의 반도체 장치의 동작을 설명하기로 한다.
우선, 노말 모드에서는 도 8 에서 설명하였듯이 제1 출력신호(OUT1)가 프리차징신호(PCGB)가 되고, 제2 출력신호(OUT2)는 비교 기준전압(V_COMP)이 된다. 여기서, 비교 기준전압(V_COMP)은 도 4 의 기준전압(VREF)과 동일한 특성을 가진다. 때문에, 본 발명에 따른 반도체 장치는 노말 모드시 도 4 및 도 5 에서 설명한 동작을 수행할 수 있다. 이때, 출력되는 퓨즈상태신호(FOUT)는 해당 퓨즈의 컷팅 여부에 대응하는 정보를 가지게 되며, 이는 리페어 대상 메모리 셀의 어드레스 정보가 될 수 있다.
이어서, 측정 모드에서는 제1 출력신호(OUT1)가 바이어스 전압(V_BIAS)이 되고, 제2 출력신호(OUT2)가 측정 기준전압(V_MEAS)이 된다. 여기서, 측정 기준전압(V_MEAS)은 도 9 의 퓨즈 복제모델링부(850)에서 생성되며, 설명의 편의를 위하여 이에 대한 설명을 먼저 하기로 한다.
다시 도 9 를 참조하면, 제0 내지 제m 복제저항(R0, R1, … , Rm)은 도 10 의 퓨즈의 저항 값을 측정하고자 할 때 측정 대상이 되는 저항 값인 측정 저항 값을 가지고 있다. 예컨대, 제0 내지 제m 복제저항(R0, R1, … , Rm)은 각각 서로 다른 측정 저항 값을 가질 수 있으며, 이 측정 저항 값을 통해 컷팅 되거나 컷팅되지 않은 퓨즈의 저항 값을 확인하는 것이 가능하다.
다시 말하면, 저항값 선택신호(TM_CODE<0:m>)에 따라 해당하는 제0 내지 제m 복제저항(R0, R1, … , Rm)이 활성화되고, 풀업/풀다운 전류 경로를 통해 복제 공통노드(RE_COM)가 구동되며, 복제 공통노드(RE_COM)는 활성화된 복제저항에 대응하는 전압 레벨을 가지게 된다. 즉, 측정 기준전압(V_MEAS)은 제0 내지 제m 복제저항(R0, R1, … , Rm) 중 활성화된 복제저항에 대응하는 전압 레벨을 가진다. 여기서, 풀업 전류 경로는 복제 바이어싱부(930)의 제0 복제 PMOS 트랜지스터(PM0)에 의한 전류 경로를 의미하며, 풀다운 전류 경로는 활성화된 복제 NMOS 트랜지스터와 그와 연결된 복제저항에 의한 전류 경로를 의미한다.
여기서, 복제 바이어싱부(930)의 제0 복제 PMOS 트랜지스터(PM0)와 도 10 의 출력단구동부(430)의 PMOS 트랜지스터는 동일한 특성으로 설계되는 것이 바람직하며, 다수의 복제활성화부(914)와 도 10 의 다수의 활성화부(414) 역시 동일한 특성으로 설계되는 것이 바람직하다.
한편, 도 10 의 공통노드(COM)는 측정 모드에서 바이어싱 동작을 수행한다. 즉, 퓨즈 인에이블신호(EN_ADD<0:n>)에 응답하여 제0 내지 제n 퓨즈(F0, F1, F2, … , Fn) 중 어느 하나가 활성화되면, 활성화된 퓨즈에 대응하는 풀업/풀다운 전류 경로를 통해 공통노드(COM)가 구동되고, 공통노드(COM)는 활성화된 퓨즈에 대응하는 전압 레벨을 가지게 된다. 여기서, 풀업 전류 경로는 제0 PMOS 트랜지스터(PM0)에 의한 전류 경로를 의미하며, 풀다운 전류 경로는 퓨즈 인에이블신호(EN_ADD<0:n>)에 의하여 활성화된 NMOS 트랜지스터와 그와 연결된 퓨즈에 의한 전류 경로를 의미한다.
위와 같은 동작을 통해 생성된 공통노드(COM)의 전압 레벨과 측정 기준전압(V_MEAS)은 활성화신호(SA_EN)에 응답하여 동작하는 비교부(450)에서 비교되어 퓨즈상태신호(FOUT)를 출력한다. 여기서, 퓨즈상태신호(FOUT)는 공통노드(COM)의 전압 레벨이 제2 출력신호(OUT2), 즉 측정 기준전압(V_MEAS)의 레벨 보다 높은 경우 논리'하이'가 되고, 공통노드(COM)의 전압 레벨이 측정 기준전압(V_MEAS)의 레벨 보다 낮은 경우 논리'로우'가 된다.
다시 말하면, 측정 기준전압(V_MEAS)은 제0 내지 제m 복제저항(R0, R1, … , Rm) 중 활성화된 복제저항에 대응하는 전압 레벨을 가지게 되며, 이 측정 기준전압(V_MEAS)은 제0 내지 제n 퓨즈(F0, F1, F2, …, Fn) 중 측정하고자 하는 퓨즈에 대응하여 결정되는 공통노드(COM)의 전압 레벨과 비교되어 퓨즈상태신호(FOUT)를 생성한다. 이때, 출력되는 퓨즈상태신호(FOUT)는 측정하고자 하는 퓨즈의 저항 값에 대응하는 정보를 가진다.
이하, 임의의 저항 값을 가지는 퓨즈의 저항 값을 측정하는 과정을 살펴보기로 한다.
측정 수행자는 예컨대, 10K 의 저항 값에 해당하는 복제저항을 활성화시켜, 측정 기준전압(V_MEAS)이 10K 의 저항 값에 대응하는 전압 레벨을 가지도록 한다. 한편, 측정하고자 하는 퓨즈는 활성화되고 공통노드(COM)는 활성화된 퓨즈의 저항 값에 대응하는 전압 레벨을 가진다. 그래서, 활성화된 퓨즈의 임의의 저항 값이 10K 보다 작다면 공통노드(COM)의 전압 레벨은 측정 기준전압(V_MEAS)보다 작아지 게 되며, 임의의 저항 값이 10K 보다 크다면 공통노드(COM)의 전압 레벨은 측정 기준전압(V_MEAS)보다 크게 된다. 이후, 활성화신호(SA_EN)에 응답하여 비교부(450)가 활성화되면 공통노드(COM)의 전압 레벨과 측정 기준전압(V_MEAS)의 전압 레벨을 비교한 퓨즈상태신호(FOUT)가 출력되는데, 측정 수행자는 이 퓨즈상태신호(FOUT)를 토대로 퓨즈의 저항 값을 예측할 수 있다.
만약, 측정하고자 하는 퓨즈의 저항 값이 15K 에 대응한다면 퓨즈상태신호(FOUT)가 논리'하이'가 되며 측정 수행자는 이를 통해 퓨즈의 저항 값이 10K 보다 크다는 것을 알 수 있다. 이후 측정 수행자는 10K 보다 큰 예컨대, 20K 의 저항 값에 해당하는 복제저항을 활성화시켜 위와 같은 측정을 수행할 수 있으며, 이때 퓨즈상태신호(FOUT)는 논리'로우'가 된다. 결국, 측정 수행자는 이를 통해 측정하고자 하는 퓨즈가 10K 보다 크고 20K 보다 작은 저항 값을 가지고 있음을 알 수 있다.
따라서, 본 발명에 따른 반도체 장치는 이와 같은 방법을 통해 퓨즈의 저항 값을 측정하는 것이 가능하다.
도 11 과 도 12 는 도 10 의 회로 동작 파형을 설명하기 위한 파형도이다. 설명의 편의를 위하여 측정 모드에 대한 동작 파형을 도시하였으며, 저항 값을 측정하고자 하는 퓨즈가 제0 퓨즈 인에이블신호(EN_ADD<0>)에 응답하여 활성화되는 제0 퓨즈(F0)로 가정하기로 한다. 참고로, 제2 출력신호(OUT)는 측정 모드에서 측정 기준전압(V_MEAS)을 가지며, 여기서, 측정 기준전압(V_MEAS)은 측정 수행자에 의하여 예정된 전압 레벨을 가진다.
도 10 과 도 11 을 참조하면, 제0 퓨즈 인에이블신호(EN_ADD<0>)가 활성화되면 이에 대응하는 제0 퓨즈(F0)의 저항 값에 따라 공통노드(COM)의 전압 레벨이 결정된다. 여기서는 제0 퓨즈(F0)의 저항 값이 큰 경우 공통노드(COM)의 전압 레벨이 측정 기준전압(V_MEAS)보다 크고, 제0 퓨즈(F0)의 저항 값이 작은 경우 공통노드(COM)의 전압 레벨이 측정 기준전압(V_MEAS)보다 작아는 예를 들었다.
이어서, 활성화신호(SA_EN)가 활성화되면 공통노드(COM)의 전압 레벨에 따라 퓨즈상태신호(FOUT)의 논리 레벨이 결정된다. 즉, 저항 값이 작은 경우 퓨즈상태신호(FOUT)는 논리'로우'가 되고, 저항 값이 큰 경우 퓨즈상태신호(FOUT)는 논리'하이'가 된다.
도 12 는 도 11 과 비교하여 제0 퓨즈 인에이블신호(EN_ADD<0>)의 활성화 구간이 달라졌다. 본 발명에 따른 반도체 장치는 도 12 와 같은 제0 퓨즈상태신호(FOUT)의 활성화 구간을 통해 도 11 에서의 동작에서 불필요하게 소모되는 전력을 감소시켜 줄 수 있다.
다시 도 10 과 도 11 을 참조하면, 제0 퓨즈 인에이블신호(EN_ADD<0>)가 활성화된 상태에서 활성화신호(SA_EN)가 활성화되면, 제0 PMOS 트랜지스터(PM0)와, 제0 퓨즈(F0), 및 제0 NMOS 트랜지스터(NM0)를 통해 전류 경로가 형성되어 계속적인 전류 소모가 발생한다. 하지만, 도 12 와 같이 활성화신호(SA_EN)가 활성화된 이후 제0 퓨즈 인에이블신호(EN_ADD<0>)를 비활성화시켜 주면 제0 NMOS 트랜지스터(NM0)가 턴 오프(turn off)되어 전류 경로가 형성되지 않게 되고, 계속적인 전류 소모가 발생하지 않게 된다. 여기서, 제0 퓨즈 인에이블신호(EN_ADD<0>)는 활성화 신호(SA_EN)에 의하여 비교부(450)의 비교 동작 이후 비활성화되는 것이 바람직하다.
도 13 은 본 발명에 따른 퓨즈 회로의 다른 실시 예를 설명하기 위한 회로도로서, 퓨즈 회로가 도 6 과 같이 보조레벨유지부(610)를 가지는 경우이다. 설명의 편의를 위하여 보조레벨유지부에 '1310' 이라는 새로운 도면 부호를 부여하기로 한다.
도 13 을 참조하면, 보조레벨유지부(1310)는 노말 모드에서 공통노드(COM)를 예정된 레벨로 유지시켜 주기 위한 것으로, 제1 PMOS 트랜지스터(PM1)와, 제3 인버터(INV3), 및 제2 PMOS 트랜지스터(PM2)를 구비한다. 여기서, 제1 PMOS 트랜지스터(PM1)와 제3 인버터(INV3)의 동작은 도 6 에서 이미 설명하였으므로 생략하기로 한다.
제2 PMOS 트랜지스터(PM2)는 보조레벨유지부(1310)의 활성화 동작을 제어하기 위한 것으로, 외부 전원전압(VDD)단과 제1 PMOS 트랜지스터(PM1) 사이에 소오스-드레인 경로가 형성되고, 모드선택신호(SEL_MOD)를 게이트로 입력받는다. 그래서, 제2 PMOS 트랜지스터(PM2)는 노말 모드시 턴 온되고, 측정 모드시 턴 오프 된다. 따라서, 보조레벨유지부(1310)는 노말 모드에서 활성화되어 공통노드(COM)를 예정된 레벨로 유지시켜 주고, 측정 모드에서 비활성화된다.
전술한 바와 같이, 본 발명에 따른 반도체 장치는 노말 모드에서 원하는 정보가 프로그래밍된 퓨즈에 대응하여 컷팅 유무에 대응하는 결과를 원하는 시점에 출력하는 것이 가능하며, 이 결과를 이용하는 반도체 장치의 신뢰성을 높여줄 수 있다. 또한, 본 발명에 따른 반도체 장치는 측정 모드에서 측정하고자 하는 퓨즈의 저항 값을 측정하는 것이 가능하다. 특히, 측정 모드에서 얻어지는 결과는 회로의 빠른 해석을 가능하게 하기 때문에 제품 개발 기간을 단축할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
한편, 전술한 실시 예에서는 도 10 과 같이 공통노드(COM)에 프리차징 동작을 수행하기 때문에, 도 8 와 같은 구성을 필요로 하였다. 하지만, 노말 모드시 프리차징 동작을 수행하지 않고 바이어싱 동작으로 구동되는 퓨즈 회로라면, 측정 모드시 도 10 의 제1 및 제2 다중화부(830, 870)는 본 발명의 기술 사상의 범위 내에서 설계 변경되는 것이 가능할 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 리던던시 회로를 설명하기 위한 회로도.
도 2 와 도 3 은 도 1 의 리던던시 회로의 동작을 설명하기 위한 타이밍도.
도 4 는 본 발명에 따른 리던던시 회로를 설명하기 위한 회로도.
도 5 는 도 4 의 리던던시 회로의 동작 파형을 설명하기 위한 파형도.
도 6 과 도 7 은 본 발명에 따른 리던던시 회로의 다른 실시예를 설명하기 위한 회로도.
도 8 은 도 4 의 리던던시 회로를 이용한 반도체 장치의 일부 구성을 설명하기 위한 블록도.
도 9 는 도 8 의 퓨즈 복제모델링부(850)를 설명하기 위한 회로도.
도 10 은 도 8 의 퓨즈 회로(890)를 설명하기 위한 회로도.
도 11 과 도 12 는 도 10 의 회로 동작 파형을 설명하기 위한 파형도.
도 13 은 본 발명에 따른 퓨즈 회로의 다른 실시 예를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 퓨즈부 430 : 프리차징부(430)
450 : 비교부

Claims (35)

  1. 퓨즈인에이블신호에 응답하여 퓨즈를 포함하는 전류 경로를 통해 출력단을 구동하기 위한 퓨즈부; 및
    활성화신호에 응답하여 활성화되며, 예정된 레벨의 기준전압과 상기 출력단의 레벨을 비교하여 퓨즈상태신호를 생성하기 위한 비교부
    를 구비하는 퓨즈 회로.
  2. 제1항에 있어서,
    상기 퓨즈부는,
    원하는 정보를 프로그래밍하기 위한 다수의 퓨즈; 및
    상기 다수의 퓨즈에 대응되어 접속되며, 상기 퓨즈인에이블신호에 응답하여 상기 다수의 퓨즈를 활성화시키기 위한 다수의 활성화부를 구비하는 것을 특징으로 하는 퓨즈 회로.
  3. 제1항에 있어서,
    상기 비교부는 래치 타입의 차동 감지 증폭기(latched differential sense amplifier)인 것을 특징으로 하는 퓨즈 회로.
  4. 제1항에 있어서,
    상기 출력단을 예정된 레벨로 유지시켜 주기 위한 보조레벨유지부를 더 구비하는 것을 특징으로 하는 퓨즈 회로.
  5. 제4항에 있어서,
    상기 보조레벨유지부는 상기 출력단을 예정된 구동 전류로 구동하는 것을 특징으로 하는 퓨즈 회로.
  6. 제4항에 있어서,
    프리차징신호에 응답하여 상기 출력단을 프리차징시키기 위한 프리차징부를 더 구비하는 퓨즈 회로.
  7. 제6항에 있어서,
    상기 보조레벨유지부는 상기 프리차징신호의 활성화 구간에서 상기 출력단에 프리차징되는 전하를 충전하는 것을 특징으로 하는 퓨즈 회로.
  8. 제6항에 있어서,
    상기 활성화신호는 상기 프리차징신호가 비활성화되고 상기 퓨즈인에이블신호가 활성화된 이후 활성화되는 것을 특징으로 하는 퓨즈 회로.
  9. 퓨즈인에이블신호에 응답하여 퓨즈를 포함하는 전류 경로를 통해 구동된 출력단과 측정기준전압을 비교하여 퓨즈상태신호를 생성하기 위한 퓨즈 회로; 및
    상기 퓨즈의 측정 저항 값에 대응하는 레벨의 상기 측정기준전압을 생성하기 위한 퓨즈 복제모델링수단
    를 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 퓨즈 회로는,
    상기 퓨즈인에이블신호에 응답하여 상기 퓨즈를 포함하는 전류 경로를 통해 상기 출력단을 구동하기 위한 퓨즈부;
    바이어스전압에 대응하여 상기 출력단에 바이어싱 동작을 수행하기 위한 출력단구동부; 및
    활성화신호에 응답하여 활성화되며, 상기 측정기준전압과 상기 출력단의 레 벨을 비교하여 상기 퓨즈상태신호를 생성하기 위한 비교부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 퓨즈부는,
    원하는 정보를 프로그래밍하기 위한 다수의 퓨즈; 및
    상기 다수의 퓨즈에 대응되어 접속되며, 상기 퓨즈인에이블신호에 응답하여 상기 다수의 퓨즈를 활성화시키기 위한 다수의 활성화부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 비교부는 래치 타입의 차동 감지 증폭기(latched differential sense amplifier)인 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 출력단을 예정된 레벨로 유지시켜 주기 위한 보조레벨유지부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서,
    상기 퓨즈 복제모델링수단은,
    저항값 선택신호에 응답하여 복제 저항을 포함하는 전류 경로를 통해 복제출력단을 구동하여 상기 측정기준전압을 생성하기 위한 복제 저항부; 및
    상기 바이어스전압에 응답하여 상기 복제출력단에 바이어싱 동작을 수행하기 위한 복제 바이어싱부를 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 복제 저항부는,
    상기 측정 저항 값에 대응하는 다수의 복제저항; 및
    상기 다수의 복제저항에 대응되어 접속되며, 상기 저항값 선택신호에 응답하여 상기 다수의 복제저항을 활성화서키기 위한 다수의 복제활성화부를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 바이어스전압과 비교기준전압을 생성하기 위한 기준전압 생성수단;
    모드선택신호에 응답하여 프리차징신호 또는 상기 바이어스전압을 출력하기 위한 제1 다중화수단;
    상기 바이어스전압을 인가받으며, 저항값 선택신호에 응답하여 측정 저항 값에 대응하는 레벨의 측정기준전압을 생성하기 위한 퓨즈 복제모델링수단;
    상기 모드선택신호에 응답하여 상기 비교기준전압 또는 상기 측정기준전압을 출력하기 위한 제2 다중화수단; 및
    상기 제1 다중화수단의 출력신호를 입력받으며, 퓨즈인에이블신호에 응답하여 퓨즈를 포함하는 전류 경로를 통해 구동된 출력단과 상기 제2 다중화수단의 출력신호를 비교하여 퓨즈상태신호를 생성하기 위한 퓨즈 회로
    를 구비하는 반도체 장치.
  17. 제16항에 있어서,
    상기 바이어스전압과 상기 비교기준전압은 예정된 전압레벨을 가지는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 모드선택신호는 노말 모드와 측정 모드에 대응하는 신호인 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 퓨즈 복제모델링수단은,
    상기 저항값 선택신호에 응답하여 복제 저항을 포함하는 전류 경로를 통해 복제출력단을 구동하여 상기 측정기준전압을 생성하기 위한 복제 저항부; 및
    상기 바이어스전압에 응답하여 상기 복제출력단에 바이어싱 동작을 수행하기 위한 복제 바이어싱부를 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 복제 저항부는,
    상기 측정 저항 값에 대응하는 다수의 복제저항; 및
    상기 다수의 복제저항에 대응되어 접속되며, 상기 저항값 선택신호에 응답하여 상기 다수의 복제저항을 활성화서키기 위한 다수의 복제활성화부를 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제16항에 있어서,
    상기 퓨즈 회로는,
    상기 퓨즈인에이블신호에 응답하여 상기 퓨즈를 포함하는 전류 경로를 통해 상기 출력단을 구동하기 위한 퓨즈부;
    상기 제1 다중화수단의 출력신호에 응답하여 상기 출력단을 프리차징 또는 바이어싱하기 위한 출력단구동부; 및
    활성화신호에 응답하여 활성화되며, 상기 제2 다중화수단의 출력신호와 상기 출력단의 레벨을 비교하여 상기 퓨즈상태신호를 생성하기 위한 비교부를 구비하는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서,
    상기 출력단구동부는 상기 바이어스전압에 대응하여 상기 출력단에 바이어싱 동작을 수행하고, 상기 프리차징신호에 대응하여 상기 출력단에 프리차징 동작을 수행하는 것을 특징으로 하는 반도체 장치.
  23. 제21항에 있어서,
    상기 퓨즈부는,
    원하는 정보를 프로그래밍하기 위한 다수의 퓨즈; 및
    상기 다수의 퓨즈에 대응되어 접속되며, 상기 퓨즈인에이블신호에 응답하여 상기 다수의 퓨즈를 활성화시키기 위한 다수의 활성화부를 구비하는 것을 특징으로 하는 반도체 장치.
  24. 제21항에 있어서,
    상기 비교부는 래치 타입의 차동 감지 증폭기(latched differential sense amplifier)인 것을 특징으로 하는 반도체 장치.
  25. 제21항에 있어서,
    상기 모드선택신호에 응답하여 상기 출력단을 예정된 레벨로 유지시켜 주기 위한 보조레벨유지부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  26. 제25항에 있어서,
    상기 보조레벨유지부는 상기 출력단을 예정된 구동 전류로 구동하는 것을 특징으로 하는 반도체 장치.
  27. 제21항에 있어서,
    상기 활성화신호는 상기 프리차징신호가 비활성화되고 상기 퓨즈인에이블신호가 활성화된 이후 활성화되는 것을 특징으로 하는 반도체 장치.
  28. 제16항에 있어서,
    상기 모드선택신호에 응답하여 상기 출력단을 예정된 레벨로 유지시켜 주기 위한 보조레벨유지부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서,
    상기 보조레벨유지부는 상기 출력단을 예정된 구동 전류로 구동하는 것을 특징으로 하는 반도체 장치.
  30. 노말 모드에서 원하는 정보가 프로그래밍된 퓨즈를 포함하는 전류 경로를 통해 구동된 출력단과 예정된 비교기준전압을 비교하여 상기 퓨즈의 컷팅 유무에 대응하는 결과를 출력하는 단계; 및
    측정 모드에서 상기 출력단을 바이어싱 구동하여 상기 퓨즈의 저항 값에 대응하는 결과를 출력하는 단계
    를 포함하는 반도체 장치의 구동 방법.
  31. 제30항에 있어서,
    상기 퓨즈의 컷팅 유무에 대응하는 결과를 출력하는 단계는,
    프리차징신호에 응답하여 상기 출력단을 프리차징 구동하는 단계;
    퓨즈인에이블신호에 응답하여 상기 퓨즈를 활성화시켜 상기 출력단을 활성화된 퓨즈에 대응하여 구동하는 단계; 및
    활성화신호에 응답하여 활성화되고, 상기 출력단과 상기 비교기준전압을 비교하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동 방법.
  32. 제31항에 있어서,
    상기 활성화신호는 상기 프리차징신호가 비활성화된 이후 활성화되는 것을 특징으로 하는 반도체 장치의 구동 방법.
  33. 제30항에 있어서,
    상기 퓨즈의 저항 값에 대응하는 결과를 출력하는 단계는,
    퓨즈인에이블신호에 응답하여 상기 퓨즈를 활성화시키는 단계;
    측정 저항 값에 대응하는 레벨의 측정기준전압을 생성하는 단계; 및
    활성화신호에 응답하여 활성화되고, 상기 출력단과 상기 측정기준전압을 비교하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동 방법.
  34. 제31항 또는 제33항에 있어서,
    상기 활성화신호는 상기 퓨즈인에이블신호가 활성화된 이후 활성화되는 것을 특징으로 하는 반도체 장치의 구동 방법.
  35. 제33항에 있어서,
    상기 측정기준전압을 생성하는 단계는,
    저항값 선택신호에 응답하여 상기 측정 저항 값에 대응하는 복제저항을 활성화하는 단계; 및
    활성화된 상기 복제저항을 포함하는 전류 경로를 통해 상기 측정기준전압을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 구동 방법.
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