JP2007318027A - ヒューズ回路 - Google Patents

Abstract

【課題】銅ヒューズを用いたヒューズ回路の抵抗値の経時変化を抑制するとともに、ヒューズ初期不良を検出する。
【解決手段】電源ノードと判定ノードの間にヒューズ素子（ＦＥ）と第１のスイッチング素子（ＰＱ１）を直列に接続し、ヒューズ素子と並列に、第２のスイッチング素子（ＰＱ０）を接続する。判定ノード（ＮＤ１）と接地ノードとの間に、抵抗値が可変なスイッチ回路（ＮＱ１，ＮＱ２，ＮＱ３，ＮＱ４）を設ける。判定ノードをクロックドインバータ（ＣＶ１）で受け、ヒューズ素子リセット信号（ＦＥＲＳＴ）とその遅延信号とで判定ノードを所定電圧（接地電圧）にリセットした後、ヒューズ素子、第１のスイッチング素子およびスイッチ回路で抵抗分圧回路を形成し、判定ノード（ＮＤ１）にヒューズ素子の抵抗値に応じた中間電位を生成する。クロックドインバータ（ＣＶ１）により、この判定ノード電位を２値判定する。
【選択図】図２７

Description

この発明は、ヒューズ回路に関し、特に、銅などのメタル配線をヒューズ素子として利用するヒューズ回路の構成に関する。

半導体集積回路装置においては、種々の用途に対して、ヒューズプログラム回路が用いられる。このヒューズプログラム回路においては、ヒューズ素子の切断／非切断により、その出力信号の状態が固定的に設定される。たとえば、アナログ回路の定数を微調整（トリミング）するために、このようなヒューズ素子が用いられる。具体的に、トランジスタ素子の電流駆動力の調整、基準電流源の供給電流量の調整、または基準電圧源の生成する基準電圧のレベルの調整などを行なうために、ヒューズ素子のプログラミング（切断／非切断）が行なわれる。また、抵抗素子の抵抗値を微調整する場合においても、このようなヒューズプログラム回路が用いられる。また、半導体記憶装置においては、不良セルを冗長セルで置換するために、不良アドレスを格納するためにヒューズプログラム回路が用いられる。このようなヒューズプログラム回路を利用することにより、回路動作特性の最適化および不良セルの救済による歩留りの改善を図る。

従来、このようなヒューズプログラム回路においては、レーザビーム照射により溶断されるＬＴ（レーザトリミング）ヒューズが広く用いられている。レーザ装置を用いてプログラム情報に従って、ＬＴヒューズを溶断して、ヒューズプログラミングを実行する。このようなヒューズプログラム回路におけるヒューズ素子として、従来ポリシリコンが多く用いられていたものの、近年、メタル配線が用いられ、アルミニウムまたは銅等の金属が多く用いられる。

金属で形成されるヒューズ素子は、ポリシリコンに比べ、熱伝導度が高く、溶断しにくく、１回のレーザ照射で完全に切断されない場合がある。このようなヒューズ素子が完全に切断されない状態においても、このヒューズ素子の抵抗が、所定値を超えたときには、このヒューズは溶断されたと判断される。

しかしながら、ヒューズ素子が金属で形成されている場合、ヒューズ素子が完全に切断されていない場合、このヒューズ素子の両端にかかる電圧差により、グローバック現象が発生する。グローバック現象は、エレクトロマイグレーションなどにより、アルミニウムまたは銅の金属イオンが移動し、ヒューズの抵抗値が徐々に低下する現象をいう。

この金属ヒューズ素子を利用するヒューズ回路の構成が、特許文献１（特開２００２−７４９７９号公報）および特許文献２（米国特許第６３２０８０２号明細書）に示されている。特許文献２は、特許文献１の対応の米国特許であり、同一内容を開示する。これらの特許文献１および特許文献２においては、アルミニウムで形成されるヒューズ素子を、ＰチャネルＭＯＳトランジスタを介して電源ノードに接続し、また、このヒューズ素子の他方端をＮチャネルＭＯＳトランジスタを介して接地ノードに結合する。このヒューズ素子とＮチャネルＭＯＳトランジスタの間の判定ノードを、トランスミッションゲートを介してインバータラッチに結合する。リセット信号に従って、判定ノードを接地電圧レベルにプリチャージした後、ヒューズ素子をＰチャネルＭＯＳトランジスタを介して電源ノードに結合する。このリセット信号の遅延信号に従って、判定ノードの電圧レベルをラッチする。ラッチ状態においては、トランスミッションゲートがオフ状態である。判定動作時において、インバータラッチのインバータが判定ノードに結合される。したがって、判定ノードの電圧レベルは、ヒューズ素子およびヒューズ素子に接続されるＰチャネルＭＯＳトランジスタと、インバータラッチのインバータのＰチャネルＭＯＳトランジスタの合成抵抗と、接地ノードに結合されるＮチャネルＭＯＳトランジスタのオン抵抗による抵抗分割により決定される中間電圧レベルに維持される。

通常動作状態においては、判定ノードは、ヒューズ素子およびＰチャネルＭＯＳトランジスタを介して電源ノードに結合される。したがって、通常動作時においては、ヒューズ素子が高抵抗状態の場合、判定ノードの電圧レベルは、電源電圧よりも低い電圧レベルであり、このヒューズ素子両端に電圧差が生じる。アルミニウムヒューズ素子の場合、このような電圧差によるグローバック現象は小さいものの、銅ヒューズ素子が用いられる場合、エレクトロマイグレーションによるグローバック現象の影響が大きく、切断状態（高抵抗状態）のヒューズ素子が低抵抗状態へ移動する。

上述のようなグローバック現象を防止することを図る構成が、特許文献３（特開２００３−１５７６９３号公報）に示されている。この特許文献３に示される構成においては、電源ノードと判定ノードとの間にＰチャネルＭＯＳトランジスタおよびヒューズ素子を直列に接続し、判定ノードと接地ノードとの間にＮチャネルＭＯＳトランジスタを接続する。判定ノードの電圧レベルをラッチした後、ヒューズ素子を電源ノードから分離し、かつヒューズ素子の両端を接地ノードに結合する。これにより、ヒューズ素子の両端の電圧差をなくすことを図り、応じて、グローバック現象発生を防止することを図る。

また、このような金属ヒューズ素子の切断／非切断を確実に判定することを図る構成が、特許文献４（特開２００１−３１９４９９号公報）に示されている。この特許文献４に示される構成においては、ヒューズ素子と直列に接続される判定用のＭＯＳトランジスタのゲート電圧のレベルを調整し、ヒューズ素子と判定トランジスタとの抵抗分割比を変化させる。ヒューズ素子の切断／非切断の判定基準のしきい値抵抗を変化させて、切断／非切断を判定する。

また、ヒューズ素子の切断／非切断の判定を高精度で行なうことを目的とする構成が、特許文献５（特開平１０−６２４７７号公報）に示されている。この特許文献５に示される構成においては、ヒューズ素子に対しプルダウン抵抗およびプルアップ抵抗を接続し、この抵抗分割比を変更して、ヒューズ素子の切断不良を検出する。

また、金属ヒューズ素子の切断状態の誤認識を防止することを図る構成が、特許文献６（特開２００１−２１００８７号公報）に示されている。この特許文献６に示される構成においては、ヒューズ素子が接続される判定ノードに対し、インバータとＭＯＳトランジスタで構成されるハーフラッチを設ける。高抵抗状態のヒューズ素子に対する判定ノードの電圧レベルに応じて、その判定ノードを強制的にハーフラッチのＭＯＳトランジスタを介してその電圧レベルを設定する。これにより、たとえば、ヒューズ素子が電源ノードに接続されており、判定ノードがローレベルの切断状態に対応する電圧レベルのとき、強制的に、このハーフラッチのＭＯＳトランジスタにより、判定ノードを接地電圧レベルに駆動する。

さらに、金属ヒューズ素子のグローバック現象の発生を防止することを図る構成が、特許文献７（特開２００２−２９８５９４号公報）に示されている。この特許文献７に示される構成においては、ヒューズ素子が接続されるプログラムノードを充電した後、このプログラムノードをヒューズ素子と接続して、このプログラムノードの電位を判定してラッチする。この後、判定期間完了後、ヒューズ素子とプログラムノードを分離するとともに、ヒューズ素子の両端を短絡する。
特開２００２−７４９７９号公報 米国特許第６３２０８０２号明細書 特開２００３−１５７６９３号公報 特開２００１−３１９４９９号公報 特開平１０−６２４７７号公報 特開２００１−２１００８７号公報 特開２００２−２９８５９４号公報

前述の特許文献１および２に示される構成においては、通常動作時、ヒューズ素子が電源および接地ノードから分離されており、通常動作時のリーク電流は低減することができる。しかしながら、このヒューズ素子の両端には電圧差が発生しており、銅ヒューズ素子などにおいて、グローバック現象による抵抗値の変化を防止するのは困難である。

特許文献３に示される構成においては、通常動作時、ヒューズ素子の一端が、電源ノードから分離されて接地ノードに接続される。しかしながら、このヒューズ素子の他端が接続される判定ノードは、フローティング状態にあり、ヒューズ素子が高抵抗状態のときに、必ずしも、ヒューズ素子両端の電圧が同一電圧レベルとならず、グローバック現象が発生する可能性がある。

また、特許文献４に示される構成においては、切断判定用のＭＯＳトランジスタのゲート電圧を調整してそのオン抵抗を制御し、ヒューズ素子と判定用ＭＯＳトランジスタで構成される抵抗分割回路の判定しきい値を変化させている。このゲート電圧制御のために、ダイオード接続されたＭＯＳトランジスタを用いており、製造プロセスのバラツキによりこのＭＯＳダイオードのしきい値電圧が変化した場合、応じて、ゲート制御電圧が変化し、判定しきい値抵抗値が変化するため、正確な判定動作ができなくなるという問題が生じる。

特許文献５に示される構成においては、ヒューズ素子の判定のために、プルアップ／プルダウン抵抗素子を用いており、ヒューズ素子を含む抵抗分圧回路の抵抗分割比を変更している。したがって、これらの抵抗素子には、比較的大きな抵抗値が必要とされるため、金属抵抗を用いた場合、ヒューズ回路のレイアウト面積が大きくなるという問題がある。また、抵抗素子としてポリシリコン抵抗層を用いた場合、専用のポリシリコン層を形成することが必要とされ、応じて、製造ばらつきが発生し、正確な判定動作が困難となるという問題が生じる。また、抵抗素子を介してのプルアップ／プルダウンであり、この判定ノードの電圧レベルの変化が遅く、高速で判定を行なうことができなくなるという問題が生じる。

特許文献６に示される構成においては、インバータとＭＯＳトランジスタで構成されるハーフラッチが設けられている。ヒューズ素子は常時、電源または接地ノードに結合される。したがって、この場合、高抵抗状態のヒューズ素子の両端に電圧差が生じ、グローバック現象が発生するのを回避することが困難である。

また、特許文献７に示される構成においては、電源投入後、ヒューズ素子の両端に電源電圧が印加され、判定期間経過後に、ヒューズ素子両端が同電位とされる。したがって、この電源投入後、判定動作完了後まで、ヒューズ素子両端間に、電源電圧が印加されるため、電源投入ごとに、このヒューズ素子両端間に電源電圧が印加され、グローバック現象が発生する可能性が大きくなる。

それゆえ、この発明の目的は、グローバック現象を確実に抑制して、高精度でヒューズ素子の抵抗状態を検出することのできるヒューズ回路を提供することである。

この発明に係るヒューズ回路は、第１の電源ノードと第１の内部ノードの間に接続されるヒューズ素子と、第１の制御信号に応答して、この第１の内部ノードを判定ノードに電気的に結合する第１のスイッチング素子と、第１の制御信号に応答して、第１のスイッチング素子と相補的に導通し、導通時、判定ノードを第２の電源ノードに電気的に結合する第２のスイッチング素子と、第２の制御信号に応答して導通して、ヒューズ素子の両端を短絡する第３のスイッチング素子と、第２の制御信号に応答して、第３のスイッチング素子の非導通時に活性化され、判定ノードの電圧レベルに応じた信号を生成する判定回路と、第２の制御信号に応答して、この判定回路と相補的に活性化され、判定回路の出力信号をラッチするラッチ回路と、第２の制御信号と判定回路の出力信号とに応答して、選択的に判定ノードを第２の電源ノードに電気的に結合するスイッチ回路とを備える。

第１および第２の制御信号に従ってヒューズ素子の切断状態が判定される。この判定動作時においては、第２の制御信号に応答して活性化される判定回路で判定ノードの電圧レベルを判定する。したがって、この判定ノードの電圧レベルは、第１および第２のスイッチング素子とヒューズ素子の抵抗分割で決定される中間電位レベルが、判定回路の入力論理しきい値に基づいて決定される。この判定ノードの電圧レベルは、第１および第２のスイッチング素子とヒューズ素子の抵抗分割回路の分圧比で決定される電圧レベルであり、用いられるスイッチング素子の数は必要最小限であり、抵抗分割回路のヒューズ素子の抵抗値に対する感度を高くすることができる。また、スイッチング素子のみを用いており、抵抗素子は用いられていないため、ヒューズ回路のレイアウト面積を低減することができる。

また、第３のスイッチング素子により、判定ノードの電圧レベル判定動作時以外には、ヒューズ素子の両端は同一電圧レベルに維持される。したがって、ヒューズ素子の両端に電圧差が生じる期間を短くすることができ、ヒューズ素子のグローバック現象に起因する抵抗値の変化を小さくすることができる。

また、ラッチ回路が、第２の制御信号に応答して選択的に活性化される構成としており、判定動作時、このラッチ回路の構成要素のスイッチング素子（ＭＯＳトランジスタ）のオン抵抗が判定ノードの電圧レベルに影響を及ぼすのを抑制することができる。従って、ＭＯＳトランジスタのしきい値電圧のプロセス変動に起因する変動が生じても、その影響を抑制することができ、製造パラメータの変動に起因する誤動作（誤判定）を防止することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従うヒューズ回路の構成を示す図である。図１において、ヒューズ回路は、電源ノードと内部ノードＮＤ０の間に接続されるヒューズ素子ＦＥと、電源ノードと内部ノードＮＤ０の間に接続されるＰチャネルＭＯＳトランジスタＰＱ０と、内部ノードＮＤ０と判定ノードＮＤ１の間に接続されかつそのゲートにヒューズリセット信号ＦＥＲＳＴを受けるＰチャネルＭＯＳトランジスタＰＱ１と、判定ノードＮＤ１と接地ノードの間に接続され、かつそのゲートにヒューズリセット信号ＦＥＲＳＴを受けるＮチャネルＭＯＳトランジスタＮＱ０と、ヒューズリセット遅延信号ＦＥＲＳＴＤを受ける２段の縦続接続されるインバータＩＶ０およびＩＶ１と、インバータＩＶ０およびＩＶ１の出力信号に従って選択的に活性化され、活性化時、判定ノードＮＤ１上の信号を反転するクロックドインバータ（判定回路）ＣＶ１と、クロックドインバータＣＶ１の出力信号を受ける２段の縦続接続されるインバータＩＶ２およびＩＶ３と、インバータＩＶ０およびＩＶ１の出力信号に従って、クロックドインバータＣＶ１と相補的に活性化されて、活性化時インバータＩＶ２とラッチ回路を構成するクロックドインバータＣＶ２と、判定ノードＮＤ１と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を含む。

ＭＯＳトランジスタＮＱ１は、そのゲートに、クロックドインバータＣＶ１の出力信号を受け、ＭＯＳトランジスタＮＱ２は、そのゲートにインバータＩＶ１の出力信号を受ける。ヒューズ素子ＦＥは、たとえば銅（Ｃｕ）配線で構成され、図示しない電流ドライバにより電流が供給され、この電流による発熱により溶断される。このヒューズ素子ＦＥは、その抵抗値が所定値たとえば数ＭΩ以上のときに切断状態と判定される。このヒューズ素子ＦＥは、電流溶断型ヒューズ素子でなく、レーザビームなどのエネルギ線の照射により溶断されてもよい。

ＭＯＳトランジスタＰＱ１、ＮＱ１およびＮＱ２は、それぞれ導通時、有限の大きさのオン抵抗を有する。

図２は、図１に示すヒューズ回路の動作を示す信号波形図である。以下、図２を参照して、図１に示すヒューズ回路の動作について説明する。

電源投入後の期間（ｉ）においては、ヒューズリセット信号ＦＥＲＳＴおよびヒューズリセット遅延信号ＦＥＲＳＴＤは、ともにＬレベルである。したがって、図３に示すように、ＭＯＳトランジスタＰＱ１０が電源電圧ＶＣＣの上昇に伴って導通し、ヒューズ素子ＦＥの両端を同一電圧レベルに維持する。このとき、ＭＯＳトランジスタＰＱ１も、内部ノードＮＤ０の電位上昇に従って導通する。この状態において、クロックドインバータＣＶ１が出力ハイインピーダンス状態であり、また、ＭＯＳトランジスタＮＱ２が、インバータＩＶ１の出力信号に従ってオフ状態である。従って、判定ノードＮＤ１は、オープン状態にあり、ＭＯＳトランジスタＰＱ０およびＰＱ１により、電源電圧ＶＣＣレベルにプリチャージされる（ＭＯＳトランジスタＮＱ０はオフ状態）。ここで、図３においてＭＯＳトランジスタＰＱ０およびＰＱ１を、それぞれ抵抗素子で表わしているのは、それぞれのオン抵抗を示している。

この電源投入後、所定期間が経過すると、判定ノードの条件設定が期間（ii）において行なわれる。この初期設定開始期間（リセット開始期間）（ii）においては、ヒューズリセット信号ＦＥＲＳＴがＨレベルに立上げられ、一方、ヒューズリセット遅延信号ＦＥＲＳＴＤは、Ｌレベルに維持される。

この状態では、図４に示すように、ＰチャネルＭＯＳトランジスタＰＱ１がオフ状態、ＮチャネルＭＯＳトランジスタＮＱ０がオン状態となり、判定ノードＮＤ１が接地電圧レベルに駆動される。一方、ＭＯＳトランジスタＰＱ０は、ヒューズリセット遅延信号ＥＳＲＳＴＤがＬレベルであり、オン状態にある。したがって、この状態においても、ヒューズ素子ＦＥの両端は同一電圧レベルに維持される。クロックドインバータＣＶ１は非活性状態であり、判定ノードＮＤ１の電圧レベルは、インバータＩＶ２およびクロックドインバータＣＶ２で構成されるラッチ回路へは伝達されない。

次いで、期間（iii）において、ヒューズリセット遅延信号ＦＥＲＳＴＤがＨレベルに立上げられる。このヒューズリセット遅延信号ＦＥＲＳＴＤは、ヒューズリセット信号ＦＥＲＳＴの遅延信号である。リセット期間（iii）においては、図５に示すように、クロックドインバータＣＶ１が活性化され、判定ノードＮＤ１上の接地電圧レベルに従って、出力信号（判定信号）ＦＳＯＵＴをＨレベルに設定する。一方、クロックドインバータＣＶ２は、まだ出力ハイインピーダンス状態である。

また、このヒューズリセット遅延信号ＦＥＲＳＴＤの立上がりに従って、ＭＯＳトランジスタＰＱ０がオフ状態となる。したがって、内部ノードＮＤ０は、フローティング状態となるものの、ヒューズ素子ＦＥは、その両端の電位差はほとんど生じない。すなわち、内部ノードＮＤ０がフローティング状態であり、その電圧レベルが、リーク電流により低下するものの、このリセット期間（iii）の期間は極めて短時間であり、その電圧レベル低下は、ほとんど問題を生じさせない。

また、クロックドインバータＣＶ１の出力信号がＨレベルとなり、また、インバータＩＶ１の出力信号がＨレベルであり、ＭＯＳトランジスタＮＱ１およびＮＱ２がともに導通し、判定ノードＮＤ１が、これらのＭＯＳトランジスタＮＱ１−ＮＱ２を介して接地ノードに結合される。

次いで、判定期間（iv）において、ヒューズリセット信号ＦＥＲＳＴがＬレベルに駆動される。ヒューズリセット遅延信号ＦＥＲＳＴＤは、Ｈレベルである。したがって、図６に示すように、ＭＯＳトランジスタＰＱ１がオン状態、ＭＯＳトランジスタＮＱ０がオフ状態となる。また、ＭＯＳトランジスタＰＱ０は、オフ状態を維持する。

ヒューズ素子ＦＥとＰチャネルＭＯＳトランジスタＰＱ１のオン抵抗とＭＯＳトランジスタＮＱ１およびＮＱ２のオン抵抗とで構成される抵抗分割回路により、電源電圧ＶＣＣが抵抗分割されて、判定ノードＮＤ１の電圧レベルが決定される。この判定ノードＮＤ１の電圧レベルが、クロックドインバータＣＶ１の入力論理しきい値よりも高い場合には、クロックドインバータＣＶ１の出力信号の電圧レベルがＬレベルとなる。この判定ノードＮＤ１の判定期間における電圧Ｖ（ＮＤ１）は、次式で表される。

Ｖ（ＮＤ１）
＝（Ｒ（ＮＱ１）＋Ｒ（ＮＱ２））・ＶＣＣ
・１／（Ｒ（ＦＥ）＋Ｒ（ＰＱ１）＋Ｒ（ＮＱ１）＋Ｒ（ＮＱ２））
ここで、Ｒ（ＮＱ１）、Ｒ（ＮＱ２）、およびＲ（ＰＱ１）、それぞれ、ＭＯＳトランジスタＮＱ１、ＮＱ２、およびＰＱ１のオン抵抗を示し、Ｒ（ＦＥ）は、ヒューズ素子ＦＥの抵抗値を示す。

ヒューズ素子ＦＥが未切断状態のときには、ヒューズ素子ＦＥの抵抗値は十分小さく、従って、判定ノードＮＤ１の電圧レベルは、クロックドインバータＣＶ１の入力論理しきい値よりも高くなり、クロックドインバータＣＶ１の出力信号がＬレベルとなり、応じて、判定信号ＦＳＯＵＴがＬレベルとなる。この状態においては、また、クロックドインバータＣＶ１の出力信号に従ってＭＯＳトランジスタＮＱ１がオフ状態となり、判定ノードＮＤ１と接地ノードとが分離され、ヒューズ回路において電源ノードから接地ノードへ貫通電流が流れるのを防止して、消費電流を低減する。

一方、このヒューズ素子ＦＳが切断状態であり、高抵抗状態の場合には、判定ノードＮＤ１の電圧レベルは、クロックドインバータＣＶ１の入力論理しきい値よりも低くなり、クロックドインバータＣＶ１の出力信号がＨレベルとなり、応じて、判定信号ＦＳＯＵＴはＨレベルに維持される。従って、この判定期間（iv）においてのみ、ヒューズ素子ＦＥの両端に電位差が生じる。

ヒューズ素子ＦＥの抵抗値に対する感度を高くするためには、ＭＯＳトランジスタＰＱ１のオン抵抗を小さくする必要がある。電源ノードと判定ノードＮＤ１の間に、ヒューズ素子ＦＥと直列に１つのＰチャネルＭＯＳトランジスタＰＱ１が接続されるだけである。このＭＯＳトランジスタＰＱ１のオン抵抗は、チャネルドープなどの処理により、容易に調整することができる。従って、ヒューズ素子の抵抗値に対する感度を充分に高くすることができる。

また、ヒューズ素子ＦＳが未切断状態のときには、ノードＮＤ１の出力信号はＨレベルとクロックドインバータＣＶ１により判定され、ＭＯＳトランジスタＮＱ１が、クロックドインバータＣＶ１の出力信号によりオフ状態となる。したがって、この判定動作後早いタイミングで、ＭＯＳトランジスタＮＱ１が、未切断状態のヒューズ素子ＦＳに対してオフ状態となり、この未切断状態のヒューズ素子ＦＳから接地ノードへ流れる電流経路は遮断することができ、消費電流を低減することができる。

次いで、この判定動作後、期間（ｖ）において、ヒューズリセット遅延信号ＦＥＲＳＴＤがＬレベルに立下がる。この状態において、図７に示すように、ＭＯＳトランジスタＰＱ０およびＰＱ１がオン状態、クロックドインバータＣＶ１が出力ハイインピーダンス状態となる。また、ＭＯＳトランジスタＮＱ２が、ヒューズリセット遅延信号ＦＥＲＳＴＤに従ってオフ状態となる。したがって、判定ノードＮＤ１は、ＭＯＳトランジスタＰＱ１およびＰＱ２を介して電源ノードに接続される。またヒューズ素子ＦＥは、その両端が、ＭＯＳトランジスタＰＱ０により短絡され、その両端の電位差が生じない。

また、クロックドインバータＣＶ２が、活性化され、インバータＩＶ２とインバータラッチを構成する。したがって、ヒューズ判定結果信号ＦＳＯＵＴは、この期間（iv）において判定されたヒューズの切断／未切断状態に応じた電圧レベルに維持される。

また、クロックドインバータＣＶ１によりヒューズ素子の状態判定を行なって、その出力信号を、インバータＩＶ２およびクロックドインバータＣＶ２で構成されるラッチ回路でラッチしている。従って、このラッチ回路のラッチ状態は、確実にクロックドインバータＣＶ１により設定することができ、クロックドインバータＣＶ１に代えてトランスミッションゲートを用いる場合に比べて、正確にヒューズ素子の抵抗状態に応じた判定信号ＦＳＯＵＴを生成してラッチすることができる。すなわち、トランスミッションゲートを用いて判定ノードＮＤ１の中間電圧をラッチ回路へ転送した場合、ラッチ回路のラッチ状態が反転せず、正確な判定信号を生成できない場合がある。

また、ヒューズ回路においては、電流が流れる経路は存在せず、またヒューズ素子ＦＳの両端の電位差もほぼ０に維持される。したがって、単に、判定期間（iv）において判定ノードＮＤ１を、ヒューズ素子ＦＳの状態に応じた電位レベルに設定するときのみ、ヒューズ素子ＦＥが切断状態のときに、その両端に電位差が生じるだけであり、グローバック現象が成立するのを十分に抑制することができる。

図８は、この図１に示すヒューズ回路の動作波形のシミュレーション結果を示す図である。この図８に示すシミュレーションにおいては、電源電圧ＶＣＣとして、１．２Ｖが用いられる。横軸に、時間（単位ｎｓ）を示す。

時刻ｔ１（たとえば１ｎｓ）に、ヒューズリセット信号ＦＥＲＳＴがＨレベルに立上げられる。この時刻ｔ１までの時間が、先の図２に示す信号波形図の電源投入期間または初期状態期間（ｉ）に対応する。

このヒューズリセット信号ＦＥＲＳＴの立上がりに応答して、判定ノードＮＤ１の電圧レベルが、ＭＯＳトランジスタＮＱ０により放電され、その電圧レベルが時刻ｔ２において接地電圧レベルに立下がる。時刻ｔ１から時刻ｔ２までの時間は、たとえば１ｎｓである。

時刻ｔ３において、ヒューズリセット遅延信号ＦＥＲＳＴＤがＨレベルに立上げられる。この時刻ｔ１から時刻ｔ３までの期間が、先の図２に示す内部リセット開始期間（ii）に対応し、たとえば６ｎｓ経過後に期間（ii）が開始される。

この時刻ｔ３におけるヒューズリセット遅延信号ＦＥＲＳＴＤの立上がりに応答して、ヒューズ判定信号ＦＳＯＵＴが、クロックドインバータＣＶ１の出力信号に従って時刻ｔ４においてＨレベルに立上がる。この時刻ｔ４は、たとえば８ｎｓである。

次いで、時刻ｔ５（例えば１６ｎｓ経過後）において、ヒューズリセット信号ＦＥＲＳＴがＬレベルに立下げられる。この時刻ｔ３から時刻ｔ５までが、期間（iii）に対応する。このヒューズリセット信号ＦＥＲＳＴの立下がりに応答して、時刻ｔ６において、判定ノードＮＤ１の電圧レベルが、ヒューズ素子が未切断状態の場合、Ｈレベルに立上がる。この時刻ｔ６は、たとえば、１８ｎｓである。

この判定ノードＮＤ１の電圧レベルが上昇すると、応じて、ヒューズ判定信号ＦＳＯＵＴが、時刻ｔ７において接地電圧レベルに高速で立下がる。この時刻ｔ６およびｔ７の間は、たとえば．４ｎｓ程度の時間である。

ヒューズ素子が切断状態の場合には、判定ノードＮＤ１の電圧レベルはＬレベルである。時刻ｔ８において、ヒューズリセット遅延信号ＦＥＲＳＴＤの立下がりに応答して、切断状態のヒューズ素子に接続される判定ノードＮＤ１の電圧レベルが、時刻ｔ９において上昇する。

この時刻ｔ５から時刻ｔ８の期間が、判定期間（iv）に対応し、時刻ｔ８以降が、ラッチ期間（ｖ）に対応する。時刻ｔ８は、約２２．８ｎｓである。

ヒューズリセット信号ＲＥＲＳＴに対するヒューズリセット遅延信号ＦＥＲＳＴＤの遅延時間は、ほぼ５ｎｓ程度であり、この判定期間の間だけ、ヒューズ素子が切断状態のときにその両端に電圧が印加され、その時間は十分に短くすることができる。

なお、図８に示すシミュレーションにおいて、切断状態のヒューズ素子として、十分にその抵抗値が低いたとえば４００Ω以下のヒューズ素子を用い、また、切断状態の抵抗素子としては、抵抗３．５ｋΩ以上のヒューズ素子を用いている。

図９は、判定期間における時間Ｔｐｄのヒューズ抵抗依存性を示す図である。図９においては、縦軸に、時間Ｔｐｄを示して、横軸に、ヒューズ素子の抵抗値を示す。時間Ｔｐｄは、図８に示す時刻ｔ５から時刻ｔ７の間の時間であり、ヒューズリセット信号ＦＥＲＳＴがＬレベルに立下がってから、その出力信号ＦＳＯＵＴがＬレベルに立下がるまでの時間を示す。

このヒューズ素子については、電源電圧が０．８Ｖおよび１．Ｖの場合と、動作温度が１２５℃および−４０℃の場合の測定結果を示す。

また、このヒューズ素子の製造パラメータとして、ＳＳ、ＳＦ、ＦＳ、およびＦＦの条件が用いられる。条件ＳＳは、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの動作特性がともに遅い状態となる場合を示す。条件ＳＦは、ＰチャネルＭＯＳトランジスタの動作特性が遅く、ＮチャネルＭＯＳトランジスタの動作特性が早い状態を示す。条件ＦＳは、ＰチャネルＭＯＳトランジスタの動作特性が早く、ＮチャネルＭＯＳトランジスタの動作特性が遅い状態を示す。条件ＦＦは、ＰおよびＮチャネルＭＯＳトランジスタがともに動作特性が早くなる状態を示す。ＭＯＳトランジスタの動作速度は、電流駆動力に対応する。チャネル幅が広いほど電流駆動力が速くなり、また、しきい値電圧の絶対値が小さいほど電流駆動力が大きくなる。

また、電源電圧が高いほど、ＭＯＳトランジスタの電流駆動力が大きくなり、動作温度が高いほど、駆動電流量も大きくなる。電流駆動力が大きい場合には、等価的にオン抵抗が小さくなる。

図９において、各特性曲線と、対応の曲線の符号を、一覧にして示す。例えば、特性曲線Ａのように、動作電源電圧０．８Ｖであり、動作温度が１２５℃であり、条件がＳＦの場合、ＮチャネルＭＯＳトランジスタの駆動力が大きくなり、判定ノードＮＤ１の電位が上昇するのが、一番遅くなる。一方、特性曲線Ｐのように、条件ＦＳで、電源電圧が１、４Ｖで動作温度が−４０℃の場合には、ＰチャネルＭＯＳトランジスタの電流駆動力が大きくなり、高速で判定ノードＮＤ１の電圧レベルが上昇する。

図９に示すように、動作温度が低い場合、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のオン抵抗は、高温時よりも大きくなるため、一般に、早い時刻で、ヒューズ判定信号ＦＳＯＵＴが、切断状態に対応する値に設定される。ここで、未切断状態のヒューズ素子の場合、時刻Ｔｐｄは、無限大となっており、図９において、曲線が垂直方向に立上がっている時間である。

この図９から明らかなように、動作温度、製造プロセスパラメータ条件および電源電圧にかかわらず、ヒューズ素子の抵抗値が４００Ω以下では、常に、ヒューズが未切断状態と判定される。また、ヒューズ素子の抵抗値が３．５ＫΩ以上の場合には、プロセス、温度および電源電圧にかかわらず、ヒューズは、切断状態と判定される。

したがって、このヒューズ素子ＦＥを、未切断時４００Ω以下に設定し、ヒューズ切断のしきい値抵抗として、３．５ＫΩ以上に設定することにより、ヒューズが切断状態にあると正確に判定することができる。

また、この動作電源電圧ＶＣＣの電圧レベルの０．８Ｖおよび１．４Ｖに応じて、ヒューズ素子の切断／未切断の状態の判定基準となるしきい抵抗値が異なる。これは、判定ノードに接続されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のオン抵抗が、そのゲート電圧に応じて変化するためである。すなわち、これらのＮチャネルＭＯＳトランジスタは、電源電圧ＶＣＣの電圧レベルが高い場合には、それらのオン抵抗が低くなり、電源電圧が低い場合には、それらのオン抵抗が高くなるためである。このヒューズ素子の抵抗値判定基準の電源電圧依存性を、図１０に示す。

図１０（Ａ）においては、電源電圧１．４Ｖのときに、製造プロセスパラメータが条件ＳＦ、ＦＳ、ＳＳ、およびＦＦであり、それぞれ動作温度が−４０℃および１２５℃の場合の時間Ｔｐｄとヒューズ素子の抵抗素子依存性を示す。この図１０（Ａ）においては、曲線Ａ−Ｄは、それぞれ、図９に示すシミュレーション結果における曲線を抽出している（ただし、、特性曲線に付される符号は異なっている）。

図１０（Ｂ）においても、同じ製造パラメータおよび動作条件で、電源電圧が０．８Ｖの場合のヒューズ素子の抵抗値と時間Ｔｐｄの関係を示す。また、この図１０（Ｂ）においても、曲線Ａ−Ｄは、この図９に示すシミュレーション結果の対応の測定条件の特性曲線を表わしている。図１０（Ａ）および図１０（Ｂ）各々において、横軸にヒューズ素子の抵抗値を対数目盛りで示し、縦軸に時間Ｔｐｄを示す。

図１０（Ａ）に示すように、ヒューズ素子の抵抗が約２ＫΩ以下の場合には、ヒューズ素子は、すべてヒューズ未切断状態と判定され、一方、ヒューズ素子の抵抗値が５ＫΩ以上の場合において、ヒューズ素子は切断状態にあると判定される。

一方、図１０（Ｂ）に示すように、ヒューズ素子は、抵抗値が５ＫΩ以下のときに、ヒューズ未切断状態と判定され、２０ＫΩ以上のときに、ヒューズ切断状態と判定される。

すなわち、電源電圧ＶＣＣの電圧レベルが低くなると、判定ノード放電用のＮチャネルＭＯＳトランジスタのオン抵抗が高くなるため、応じて、ヒューズ抵抗素子の切断／非切断の判定基準のしきい抵抗値が高い方へシフトする。

図１１は、このヒューズ回路の判定時の判定ノードＮＤ１に対する抵抗分割回路の構成を示す図である。電源ノードと判定ノードＮＤ１の間に、ヒューズ素子ＦＥとＰチャネルＭＯＳトランジスタＰＱ１が直列に接続され、判定ノードＮＤ１と接地ノードの間に、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２が直列に接続される。この場合、判定ノードＮＤ１の電圧レベルＶ（ＮＤ１）は、次式で表わされる。

ＶＣＣ・（Ｒｎ１＋Ｒｎ２）／（Ｒ（ＦＥ）＋Ｒｐ＋Ｒｎ１＋Ｒｎ２）
ここで、ヒューズ素子ＦＥの抵抗値をＲ（ＦＥ）、ＭＯＳトランジスタＰＱ１、ＮＱ１、およびＮＱ２のオン抵抗を、それぞれＲｐ、Ｒｎ１、およびＲｎ２として表わしている。

ＭＯＳトランジスタＮＱ１およびＮＱ２が導通しているときには、それらのゲートに、電源電圧ＶＣＣレベルの電圧が与えられる。ＭＯＳトランジスタＰＱ１は、導通時、接地電圧レベルの電圧をゲートに受け、そのゲート／ソース間電圧が動作電源電圧の変化の影響を受ける。しかしながら、ＰチャネルＭＯＳトランジスタＰＱ１のオン抵抗はヒューズ素子の抵抗値に対する感度を高くするために、充分に小さくされ、そのオン抵抗の変化の影響は小さい。したがって、電源電圧ＶＣＣが低くなると、ＭＯＳトランジスタＮＱ１およびＮＱ２のオン抵抗Ｒｎ１およびＲｎ２が大きくなり、判定ノードＮＤ１の電圧レベルが相対的に高くなる。クロックドインバータＣＶ１の入力論理しきい値が、たとえばＶＣＣ／２であると考える。この入力論理しきい値ＶＣＣ／２の条件が満たされる場合の抵抗分割回路の抵抗比は、次式を満たす。

Ｒｎ１＋Ｒｎ２＝Ｒ（ＦＥ）＋Ｒｐ
ＭＯＳトランジスタＮＱ１およびＮＱ２のオン抵抗Ｒｎ１およびＲｎ２が大きくなると、判定ノードＮＤ１の電圧Ｖ（ＮＤ１）は、ＶＣＣ／２よりも高くなる。したがって、ヒューズ素子ＦＥが、切断状態にあると判定されるためには、合成オン抵抗Ｒｎ１＋Ｒｎ２の上昇分、さらにヒューズ素子の抵抗値を高くする必要があり、ヒューズ素子ＦＥの抵抗値Ｒ（ＦＥ）がさらに高くなったときに切断状態であると判定される。したがって、電源電圧ＶＣＣが低くなると、ヒューズ素子ＦＥの切断状態／非切断状態の判定しきい抵抗値は、高くなる。

したがって、たとえばテスト時においてヒューズ素子が切断状態にあるか否かの検出動作時、電源電圧ＶＣＣの電圧レベルを変更して、ヒューズ素子の状態検出動作を行なうことにより、確実に、ヒューズ素子の状態を識別することができる。

［変更例］
図１２は、この発明の実施の形態１の変更例のヒューズ回路の構成を示す図である。図１２において、ヒューズ回路は、ヒューズリセット信号ＦＥＲＳＴを受けるインバータＩＶ１０と、電源ノードと判定ノードＮＤ１１の間に接続されかつそのゲートにインバータＩＶ１０の出力信号を受けるＰチャネルＭＯＳトランジスタＰＴ０と、内部ノードＮＤ１０と判定ノードＮＤ１１の間に接続されかつそのゲートにインバータＩＶ１０の出力信号を受けるＮチャネルＭＯＳトランジスタＮＴ１と、内部ノードＮＤ１０と接地ノードの間に接続されるヒューズ素子ＦＥＥと、電源ノードと判定ノードＮＤ１１の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＴ２およびＰＴ１と、ヒューズリセット遅延信号ＦＳＲＳＴＤを受ける２段の縦続接続されるインバータＩＶ１１およびＩＶ１２と、インバータＩＶ１１およびＩＶ１２の出力信号に従って選択的に活性化され、活性化時、判定ノードＮＤ１１の信号を反転して出力するクロックドインバータＣＶ１０と、クロックドインバータＣＶ１０の出力信号を受けて、ヒューズ判定信号ＦＳＯＵＴを生成するインバータＩＶ１３と、インバータＩＶ１１およびＩＶ１２の出力信号に従って、クロックドインバータＣＶ１０と相補的に活性化され、活性化時、インバータＩＶ１３とラッチ回路を構成するクロックドインバータＣＶ１１を含む。

インバータＩＶ１１の出力信号が、ＭＯＳトランジスタＮＴ０のゲートへ与えられ、クロックドインバータＣＶ１２の出力信号が、ＭＯＳトランジスタＰＴ１へ与えられ、インバータＩＶ１１の出力信号が、ＭＯＳトランジスタＰＴ２のゲートへ与えられる。

ヒューズリセット信号ＦＥＲＳＴおよびヒューズリセット遅延信号ＦＥＲＳＴＤは、図１に示すヒューズ回路に対する信号と同じである。

この図１２に示すヒューズ回路の構成において、ヒューズリセット信号ＦＥＲＳＴおよびＦＥＲＳＴＤがともにＬレベルのとき、インバータＩＶ１０およびＩＶ１１の出力信号がＨレベルとなる。応じて、ＭＯＳトランジスタＰＴ０がオフ状態、ＭＯＳトランジスタＮＴ１およびＮＴ０がオン状態であり、判定ノードＮＤ１１は、接地電圧レベルに維持される。ヒューズ素子ＦＥＥの両端は、ともに接地電圧レベルであり、電位差は生じない。クロックドインバータＣＶ１０は、非活性状態であり、出力ハイインピーダンス状態に維持される。また、インバータＩＶ１１の出力信号に従って、ＭＯＳトランジスタＰＴ２が、オフ状態であり、内部判定ノードＮＤ１１は、接地電圧レベルに維持される。

次いで、ヒューズ素子リセット信号ＦＥＲＳＴがＨレベルに立上がると、インバータＩＶ１０の出力信号がＬレベルとなり、ＭＯＳトランジスタＰＴ０がオン状態、ＭＯＳトランジスタＮＴ１がオフ状態となる。したがって、判定ノードＮＤ１１が、ＭＯＳトランジスタＰＴ０により、電源電圧レベルに駆動される。ヒューズリセット遅延信号ＦＥＲＳＴＤは、Ｌレベルであるため、ＭＯＳトランジスタＮＴ０はインバータＩＶ１１の出力信号に従ってオン状態であり、ヒューズ素子ＦＥＥは、その両端の電位はともに接地電圧レベルに維持される。

次いで、ヒューズリセット信号遅延信号ＦＥＲＳＴＤがＨレベルに立上がると、ＭＯＳトランジスタＮＴ０が、インバータＩＶ１１の出力信号に従ってオフ状態となり、一方、ＭＯＳトランジスタＰＴ２がオン状態となる。また、クロックドインバータＣＶ１０が活性化され、この判定ノードＮＤ１１の電圧レベルに従って、ヒューズ判定信号ＦＳＯＵＴが、Ｈレベルに駆動される。このとき、またＭＯＳトランジスタＰＴ１およびＰＴ２が、クロックドインバータＣＶ１０およびインバータＩＶ１１の出力信号に従ってともにオン状態となる。

次いで、ヒューズリセット信号ＦＥＲＳＴがＨレベルからＬレベルに立下がり、ＭＯＳトランジスタＰＴ０がオフ状態、ＭＯＳトランジスタＮＴ１がオン状態となる。応じて、ヒューズ素子ＦＥＥ、ＭＯＳトランジスタＮＴ１、ＰＴ１およびＰＴ２により、抵抗分圧回路が形成され、判定ノードＮＤ１１の電圧レベルが、中間電圧レベルに設定される。この判定ノードＮＤ１１の電圧レベルが、クロックドインバータＣＶ１０の入力論理しきい値よりも高い場合には、クロックドインバータＣＶ１０の出力信号がＬレベルとなり、応じてヒューズ判定信号ＦＳＯＵＴはＨレベルを維持する。一方、判定ノードＮＤ１１の電圧レベルが、クロックドインバータＣＶ１０の入力論理しきい値よりも低い場合には、クロックドインバータＣＶ１０の出力信号がＨレベルとなり、応じて、ヒューズ判定信号ＦＳＯＵＴがＬレベルとなる。

ヒューズ素子ＦＥＥが未切断状態の場合にはその抵抗値は低く、判定ノードＮＤ１１の電圧レベルは、クロックドインバータＣＶ１０の入力論理しきい値よりも低い電圧レベルとなる。したがって、先の図２に示す動作波形と同様の２値判定動作を行なうことができる。

なお、判定動作時において、判定ノードＮＤ１１の電圧レベルがＬレベルと判定されると、クロックドインバータＣＶ１０の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＴ１がオフ状態となり、電源ノードと判定ノードＮＤ１１は分離され、消費電流が低減される。

この図１２に示すヒューズ回路においても、電源電圧ＶＣＣの電圧レベルが低い場合、ＭＯＳトランジスタＰＴ２およびＰＴ１のゲート電圧が接地電圧レベルであっても、そのゲート−ソース間電圧の絶対値が小さくなり、オン抵抗が大きくなり、同様、このヒューズ素子ＦＥＥの抵抗値判定についてのしきい値電圧抵抗値についても電源電圧依存性が存在する。ＭＯＳトランジスタＮＴ１のオン抵抗は、ヒューズ素子ＦＥＥの抵抗値に対する感度を高くするため、十分小さくされる。したがって、ＭＯＳトランジスタＰＴ１およびＰＴ２のオン抵抗が高くなった場合、ヒューズ抵抗素子ＦＥＥの抵抗値が、このＭＯＳトランジスタＰＴ１およびＰＴ２のオン抵抗の上昇分を補償する値だけ高くなったときに、判定ノードＮＤ１１の電圧レベルは、クロックドインバータＣＶ１１の入力論理しきい値よりも高いと判定される。したがって、電源電圧が低い場合には、ヒューズ素子の抵抗値に対するしきい抵抗値が、高い方にシフトする。

この図１２に示すヒューズ回路は、実質的に、図１に示すヒューズ回路において、電源電圧の極性およびＭＯＳトランジスタの極性を反転したものと等価であり、したがって、先の図１に示すヒューズ回路と同様の作用効果を得ることができる。

図１３は、ヒューズリセット信号ＦＥＲＳＴおよびヒューズリセット遅延信号ＦＥＲＳＴＤを発生する部分の構成の一例を示す図である。図１３において、リセット信号発生部は、電源電圧ＶＣＣの投入時、電源電圧が安定化した後に、電源投入検出信号ＰＯＲをＨレベルに駆動する電源投入検出回路１０と、この電源投入検出信号ＰＯＲの立上がりまたはテストモード指示信号ＴＥＳＴの立上りに応答してワンショットパルス信号の形態でヒューズリセット信号ＦＥＲＳＴを発生するワンショットパルス発生回路１２と、このワンショットパルス発生回路１２からのヒューズリセット信号ＦＥＲＳＴを所定時間遅延する遅延回路１４と、遅延回路１４の出力信号とバッファ回路１８を介して与えられるテストモード指示信号ＴＥＳＴとを受けて、ヒューズリセット遅延信号ＦＥＲＳＴＤを生成するＯＲ回路１６を含む。

図１４および図１５は、図１３に示すリセット信号発生部の動作を示す信号波形図である。先ず、図１４を参照して、図１３に示すリセット信号発生部の通常動作時の動作について簡単に説明する。

電源が投入されると、電源電圧ＶＣＣの電圧レベルが上昇する。この電源電圧ＶＣＣが所定の電圧レベル以上に到達するかまたは安定化すると、電源投入検出回路１０からの電源投入検出信号ＰＯＲがＨレベルに立上がる。この電源投入検出信号ＰＯＲの立上がりに応答して、所定のパルス幅を有するワンショットのパルスの形態で、ワンショットパルス発生回路１２が、ヒューズリセット信号ＦＥＲＳＴを発生する。テストモード指示信号ＴＥＳＴが、Ｌレベルときには、ＯＲ回路１６が、この遅延回路１４の出力信号に従って、ヒューズリセット遅延信号ＦＥＲＳＴＤを生成する。

次に、図１５を参照して、テストモード時の動作について説明する。図１５に示すように、テストモード時においては、電源電圧ＶＣＣは、安定に維持されており、電源投入検出信号ＰＯＲはＨレベルである。このとき、テストモード指示信号ＴＥＳＴの立上がりに応答して、ワンショットパルス発生回路１２が、ワンショットパルスの形態で、ヒューズリセット信号ＦＥＲＳＴを生成する。このとき、先ず、遅延回路１８の出力信号に従って、ＯＲ回路からのヒューズリセット遅延信号ＦＥＲＳＴＤがＨレベルとなる。このヒューズリセット遅延信号ＦＥＲＳＴは、テストモード指示信号ＴＥＳＴがＨレベルの期間、Ｈレベルに維持される。したがって、このヒューズリセット遅延信号ＦＥＲＳＴＤのＨレベルの期間を長く設定することにより、図２に示す判定期間（iv）を長くすることができ、ヒューズ素子両端に電圧を印加することができ、ヒューズ素子の電圧加速試験を行なうことができる。この状態において、ヒューズ素子が未切断状態の時には、判定ノードＮＤ１またはＮＤ１１は、接地ノードまたは電源ノードから分離されており、電流経路は遮断される。従って、未切断状態のヒューズ素子において電流を流すことなく、切断状態のヒューズ素子に対してのみ電圧ストレスを印加することができる。これにより切断状態のヒューズ素子の抵抗値の経時変化をモニタして、ヒューズ素子の寿命などを測定することができる。

なお、図１３に示すリセット信号発生部の構成において、電源投入検出回路１０からの電源投入検出信号またはテストモード指示信号ＴＥＳＴに従ってワンショットパルスの形態で、ヒューズリセット信号ＦＥＲＳＴを生成している。しかしながら、このヒューズ回路が用いられる半導体集積回路装置において、たとえばＢＩＳＴ（ビルトイン・セルフテスト回路）が設けられている場合、このＢＩＳＴの制御の下に、リセット信号ＦＥＲＳＴおよびＦＥＲＳＴＤが生成されてもよい。

また、ワンショットパルス発生回路１２の構成としては、電源投入検出信号ＰＯＲの立上がりおよびテストモード指示信号ＴＥＳＴの立上がりそれぞれに応答してワンショットのパルスを生成するワンショットパルス発生器が設けられ、それぞれのワンショットパルス発生器からのパルス信号のＯＲ演算を行なった信号が、ヒューズリセット信号ＦＥＲＳＴとして用いられればよい。

また、遅延回路１４および１８の遅延時間は、等しくなくてもよい。
以上のように、この発明の実施の形態１に従えば、ヒューズ素子を、判定ノードの電圧レベルを判定するサイクルにおいてのみ、ヒューズ素子の両端間に電圧差を生成しており、電源投入後および判定結果ラッチ後においては、ヒューズ両端の電圧差を０としている。したがって、ヒューズ素子の両端に電圧が印加される期間を短くすることができ、グローバック現象の発生を抑制することができ、ヒューズ素子の特性変化を防止することができる。

［実施の形態２］
図１６は、この発明の実施の形態２に従うヒューズ回路の構成を示す図である。この図１６に示すヒューズ回路は、図１に示すヒューズ回路と、以下の点でその構成が異なる。すなわち、ＮチャネルＭＯＳトランジスタＮＱ２と接地ノードの間に、ＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４が並列に設けられる。ＭＯＳトランジスタＮＱ３はそのゲートが電源ノードに接続され、また、ＭＯＳトランジスタＮＱ４は、そのゲートにシフト制御信号ＳＦＡを受ける。ＭＯＳトランジスタＮＱ４は、その電流駆動力が、ＭＯＳトランジスタＮＱ３よりも大きくされる。従って、ＭＯＳトランジスタＮＱ４のオン抵抗は、ＭＯＳトランジスタＮＱ３のオン抵抗よりも低い。

ヒューズ素子ＦＥが、銅ヒューズなどのメタルヒューズの場合、高抵抗の切断状態にあっても、電界ストレスによるマイグレーションによる銅イオン等の金属イオンの移動により、その抵抗値が小さくなることが知られている。このようなマイグレーションによる抵抗値変化により、切断状態のヒューズが未切断状態と判定された場合、誤動作が生じる。このようなヒューズ素子の状態の誤判定を防止するために、ヒューズ素子ＦＥの切断直後のテスト時においては、シフト制御信号ＳＦＡを、Ｌレベルに設定する。この場合、判定ノードＮＤ１と接地ノードの間には、ＭＯＳトランジスタＮＱ１−ＮＱ３のオン抵抗の合成抵抗が接続される。したがって、この判定ノードＮＤ１のヒューズの抵抗状態の判定基準のしきい抵抗値は大きい状態に設定される。この状態においては、ヒューズ素子ＦＥの切断が不十分であり、比較的抵抗値が小さい場合、低抵抗のヒューズ素子ＦＥを、切断不良と判断することができ、テスト時に、その不良を検出することができる。

一方、通常動作時においては、シフト制御信号ＳＦＡをＨレベルに設定する。応じて、このＭＯＳトランジスタＮＱ２と接地ノードの間に、ＭＯＳトランジスタＮＱ３およびＮＱ４が並列に接続され、これらのＭＯＳトランジスタＮＱ３およびＮＱ４の合成オン抵抗は、ＭＯＳトランジスタＮＱ３のオン抵抗よりも小さくなる。これにより、判定ノードＮＤ１と接地ノードの間の判定時の抵抗値を、テスト時よりも低くすることができる。この状態においては、ヒューズ素子ＦＥの切断状態／非切断状態の判定基準のしきい抵抗値は、低くすることができる。したがって、このシフト制御信号ＳＦＡによるしきい抵抗値の差分値だけ、ヒューズ素子ＦＥの抵抗値が減少しても、そのヒューズ素子ＦＥは、切断状態と判定され、回路誤動作を防止することができる。

図１７（Ａ）および図１７（Ｂ）は、シフト制御信号ＳＦＡがＬレベルおよびＨレベルの場合の、ヒューズ素子の抵抗値と判定ノードの電位変化時間Ｔｐｄとの関係を示す図である。これらの図１７（Ａ）および図１７（Ｂ）においても、電源電圧が０．８Ｖおよび１．４Ｖの場合と、パラメータがＳＦおよびＦＳの場合と、動作温度が−４０℃および１２５℃の場合を示す。また、図１７（Ａ)および図１７（Ｂ）において、横軸にヒューズ素子の抵抗値を対数目盛りで示し、縦軸に、時間Ｔｐｄを示す。また、各特性曲線の条件については、図１７（Ａ）および図１７（Ｂ）において一覧にして示す。図１７（Ａ）および図１７（Ｂ）において同一符号の特性曲線は、同一の動作電源電圧、動作温度およびプロセス条件についての特性を示す。条件ＦＳ等は、図９に示した特性曲線の場合と同じである。

図１７（Ａ）において、シフト制御信号ＳＦＡがＬレベルの場合、ヒューズ素子の抵抗値は、たとえば１０ＫΩ以上のときに、製造条件および動作条件に係らず、すべて、切断状態と判定される。一方、２ＫΩ以下のとき、ヒューズ素子は、そのプロセス、電源電圧および動作温度にかかわらず、未切断状態と判定される。いま、一例として、抵抗値が２０ＫΩのヒューズ素子が、存在した場合を考える。この場合、テスト時においては、ヒューズは切断状態であると判定される。しかしながら、経時変化で抵抗値が低くなり、たとえば１０ＫΩに変化した場合、この１０ＫΩにおいては、曲線ＣおよびＡと交差しており、その製造または動作条件によっては、このヒューズ素子は未切断状態と判定される場合が生じる。

そこで、図１７（Ｂ）に示すように、シフト制御信号ＳＦＡを、Ｈレベルに設定する。この場合、図１７（Ｂ）に示すように、ヒューズ素子の状態判定条件としては、たとえば抵抗値が４ＫΩ以上のときにヒューズ素子は切断状態と判定され、また、たとえば４００Ω以下で、ヒューズ素子は、未切断状態と判定される。したがって、ヒューズ素子の抵抗値が、上述のように２０ＫΩから１０ＫΩに変化しても、確実にヒューズ素子は切断状態にあると判定することができ、回路誤動作を抑制することができる。

並列接続されるＭＯＳトランジスタＮＱ３およびＮＱ４合成抵抗を、制御信号により切換えている。従って、これらのＭＯＳトランジスタＮＱ３およびＮＱ４に、しきい値電圧の変動が生じても、これらのしきい値電圧の変動が、これらのオン抵抗切換用ＭＯＳトランジスタにおいて共通に発生し、合成抵抗においてそのしきい値電圧の変化を相殺することができ、正確に、判定ノードのしきい値抵抗を切り替えることができる。

以上のように、ヒューズ回路において、ＭＯＳトランジスタＮＱ３およびＮＱ４の合成抵抗の切換により、その抵抗値がΔＲシフトした場合、このシフト量ΔＲだけ、ヒューズ素子の抵抗値の経時変化を許容することができ、回路誤動作を抑制することができる。

なお、ＭＯＳトランジスタＮＱ３およびＮＱ４のオン抵抗は、ヒューズ素子の経時結果の許容値に応じて適切な値に定められればよい。

また、制御信号ＳＦＡは、単にテスト時にＬレベル、通常動作モード時にＨレベルに設定されればよく、たとえばボンディングオプションにより、その電圧レベルが設定されてもよい。

［変更例］
図１８は、この発明の実施の形態２の変更例に従うヒューズ回路の構成を示す図である。この図１８に示すヒューズ回路は、図１２に示すヒューズ回路と以下の点でその構成が異なる。すなわち、ＰチャネルＭＯＳトランジスタＰＴ２と電源ノードの間に、ＰチャネルＭＯＳトランジスタＰＴ３およびＰＴ４が、並列に設けられる。ＰチャネルＭＯＳトランジスタＰＴ３は、そのゲートが接地ノードに結合され、常時導通状態となり、オン抵抗により抵抗素子として機能する。一方、ＭＯＳトランジスタＰＴ４は、そのゲートにシフト制御信号ＳＦＡＺを受ける。このシフト制御信号ＳＦＡＺは、図１６に示すシフト制御信号ＳＦＡの反転信号である。また、ＭＯＳトランジスタＰＴ４の電流駆動力は、ＭＯＳトランジスタＰＴ３のそれよりも大きくされる。

この図１８に示すヒューズ回路の他の構成は、図１２に示すヒューズ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図１８に示すヒューズ回路においても、テスト時において、シフト制御信号ＳＦＡＺがＨレベルに設定され、ＭＯＳトランジスタＰＴ４はオフ状態に維持される。この状態においては、判定ノードＮＤ１１と電源ノードの間の抵抗値は、ＭＯＳトランジスタＰＴ１−ＰＴ３のオン抵抗の合成抵抗で与えられる。ヒューズ素子ＦＥＥの抵抗値が高いときに、判定ノードＮＤ１１の電圧レベルが高くなり、ヒューズ素子が切断状態であると判定される。

一方、通常動作時において、シフト制御信号ＳＦＡＺがＬレベルに設定され、ＭＯＳトランジスタＰＴ４がオン状態に維持される。したがってこの場合、判定ノードＮＤ１１と電源ノードの間の抵抗値が低くなり、ヒューズ素子ＦＥＥの判定しきい抵抗値が低くされる。したがって、先の図１６に示すヒューズ回路と同様、ヒューズ素子ＦＥＥの抵抗値が、エレクトロマイグレーションにより、低い状態に移動しても、ＭＯＳトランジスタＰＴ３およびＰＴ４のオン抵抗の合成抵抗とＭＯＳトランジスタＰＴ３のオン抵抗の差に対応する抵抗値分の経時変化を許容することができる。

以上のように、この発明の実施の形態２に従えば、動作モードに応じて、判定ノードに結合されるＭＯＳトランジスタの合成オン抵抗を変更可能としており、実施の形態１の効果に加えて、さらに、ヒューズ素子の抵抗値のエレクトロマイグレーションによる経時変化を許容することができ、回路誤動作を防止することができる。

［実施の形態３］
図１９は、この発明の実施の形態３に従うヒューズ回路の構成を示す図である。この図１９に示すヒューズ回路は、以下の点で、図１に示すヒューズ回路とその構成が異なる。すなわち、ヒューズ素子ＦＥと並列に、ＰチャネルＭＯＳトランジスタＰＱ２が設けられる。このＭＯＳトランジスタＰＱ２のゲートに、インバータＩＶ４を介して、ヒューズリセット信号ＦＳＲＳＴが与えられる。また、ＭＯＳトランジスタＰＱ１およびＮＱ０のゲートへは、２段の縦続接続されるインバータで構成されるバッファ回路ＢＦ１を介してヒューズリセット信号ＦＳＲＳＴが与えられる。

この図１９に示すヒューズ回路の他の構成は、図１に示すヒューズ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

バッファ回路ＢＦ１は、インバータＩＶ４を介してＭＯＳトランジスタＰＱ２のオン／オフを制御するために、ＭＯＳトランジスタＰＱ１およびＮＱ０の動作タイミングの調整のために設けられる。以下、図２に示す信号波形図を参照して、図１９に示すヒューズ回路の動作について説明する。

図２に示す期間（ｉ）においては、インバータＩＶ２の出力信号がハイレベルであり、ＭＯＳトランジスタＰＱ２は、オフ状態である。しかしながら、このときには、ＭＯＳトランジスタＰＱ０が、インバータＩＶ１の出力信号に従ってオン状態にある。したがって、ヒューズ素子ＦＥは、その両端が同一電位に維持される。

図２に示す期間（ii）において、ヒューズリセット信号ＦＥＲＳＴがＨレベルに立上がると、インバータＩＶ４の出力信号がＬレベルとなる。この期間（ii）においては、ヒューズリセット遅延信号ＦＥＲＳＴＤはＬレベルである。したがって、内部ノードＮＤ０は、ＭＯＳトランジスタＰＱ０およびＰＱ２により、電源ノードに結合され、ヒューズ素子ＦＥの両端は、同一電位に維持される。

図２に示す期間（iii）において、ヒューズリセット信号ＦＥＲＳＴがＨレベルであり、また、ヒューズリセット遅延信号ＦＥＲＳＴＤがＨレベルに立上げられると、ＭＯＳトランジスタＰＱ０がオフ状態となる。この状態においても、図２０に示すように、ＭＯＳトランジスタＰＱ２が、インバータＩＶ４の出力信号に従ってオン状態である。応じて、内部ノードＮＤ０は、ＭＯＳトランジスタＰＱ２により電源ノードに結合され、ヒューズ素子ＦＥの両端は、同一電位に維持される。従って、ＭＯＳトランジスタＰＱ１およびＰＱ０がともにオフ状態であっても、ノードＮＤ０は、ＭＯＳトランジスタＰＱ２により、電源ノードに結合され、フローティング状態に入るのを防止することができる。応じて、ノードＮＤ０が、リーク電流などにより、その電圧レベルが低下するのを抑制することができ、確実にヒューズ素子の両端を同一電位に維持することができる。

次に、図２に示す期間（iv）において、ヒューズリセット信号ＦＥＲＳＴがＬレベルに立下がると、ＭＯＳトランジスタＰＱ２がオフ状態となり、一方、ＭＯＳトランジスタＰＱ１がオン状態となる。判定ノードＮＴ１において、このヒューズ素子ＦＥ、ＭＯＳトランジスタＰＱ１、ＮＱ１およびＮＱ２の抵抗分圧回路の分圧比に応じたレベルの電圧が生成され、クロックドインバータＣＶ１により、この状態判定結果を示す信号が出力され、インバータＩＶ２およびＩＶ３を介してヒューズ判定信号ＦＳＯＵＴが生成される。

また、図２０に示すように、期間（iii）においては、ＭＯＳトランジスタＮＱ０は、オン状態にあり、クロックドインバータＣＶ２は、非活性状態にある。

したがって、ヒューズ素子ＦＥにおいては、確実に、期間（iv）における判定期間においてのみ、その両端に、該ヒューズ素子ＦＥの抵抗値に応じて電圧差が生じ、それ以外の期間は確実に、ヒューズ素子ＦＥの両端を同一電位に維持することができ、グローバック現象が発生するのを抑制することができる。

なお、バッファ回路ＢＦ１は、この判定期間（iv）移行時において、ＭＯＳトランジスタＰＱ１およびＰＱ２がともにオン状態となるのを防止するために設けられる。すなわち、ＭＯＳトランジスタＰＱ２がオフ状態に移行した後に，ＭＯＳトランジスタＰＱ１が、バッファ回路ＢＦ１の出力信号に従ってオン状態に移行する。

［変更例］
図２１は、この発明の実施の形態３に従うヒューズ回路の変更例の構成を示す図である。この図２１に示すヒューズ回路は、図１２に示すヒューズ回路と以下の点でその構成が異なる。すなわち、ヒューズ素子ＦＥＥと並列に、ノードＮＤ１０と接地ノードの間に、ＮチャネルＭＯＳトランジスタＮＴ２が設けられる。このＭＯＳトランジスタＮＴ２のゲートには、ヒューズリセット信号ＦＥＲＳＴが与えられる。この図２１に示すヒューズ回路の他の構成は、図１２に示すヒューズ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。以下、図２に示す信号波形図を参照して、この図２１に示すヒューズ回路の動作について説明する。

ＭＯＳトランジスタＮＴ２は、ヒューズリセット信号ＦＥＲＳＴがＨレベルの期間オン状態となり、ヒューズリセット信号ＦＥＲＳＴがＬレベルの期間オフ状態となる。他の構成要素の動作は、図１２に示すヒューズ回路の動作と同じである。すなわち、内部ノードＮＤ１０は、図２に示す期間（ｉ）においては、ＭＯＳトランジスタＮＴ０を介して接地ノードに結合され、期間（ii)においては、ＭＯＳトランジスタＮＴ０およびＮＴ２により接地ノードに結合される。

ヒューズリセット信号ＦＥＲＳＴがＨレベルにあり、かつヒューズリセット遅延信号ＦＥＲＳＴＤがＨレベルにある内部リセット期間（iii）において、ノードＮＤ１０が、ＭＯＳトランジスタＮＴ２を介して接地ノードに結合される。したがって、期間（iii)においてＭＯＳトランジスタＮＴ０がオフ状態となっても、ノードＮＤ１０がフローティング状態となって、リーク電流によりヒューズ素子ＦＥＥの両端に電圧差が生じるのを防止することができる。

図２に示す判定期間（iv）においては、ＭＯＳトランジスタＮＴ０およびＮＴ２がともにオフ状態となり、ヒューズ素子ＦＥＥの抵抗値に応じたレベルに内部ノードの電圧が設定される。この判定後のラッチ期間（v）においては、内部ノードＮＤ１０は、ＭＯＳトランジスタＮＴ０を介して接地ノードに結合される。

以上のように、この発明の実施の形態３に従えば、判定ノードのリセット期間（期間（iii)）中に、ヒューズ素子の両端を短絡するＭＯＳトランジスタを設けており、ヒューズ素子が、このリセット期間に、一方端がフローティング状態となるのを防止することができ、リーク電流などにより、電圧差がヒューズ素子の両端に生じるのを防止することができる。従って、判定サイクル期間のみ、ヒューズ素子の両端に電位差を生じさせることができ、ヒューズ素子両端に電位差が生じる期間を短くすることができる。

［実施の形態４］
図２２は、この発明の実施の形態４に従うヒューズ回路の構成を示す図である。図２２に示すヒューズ回路は、以下の点で、図１に示すヒューズ回路と、その構成が異なる。すなわち、判定ノードＮＤ１が、バッファＢＦ２を介してクロックドインバータＣＶ１に結合される。このバッファ回路ＢＦ２は、所定の遅延時間を有し、判定ノードＮＤ１の信号電圧変化を遅延させてクロックドインバータＣＶ１へ伝達する。この図２２に示すヒューズ回路の他の構成は、図１に示すヒューズ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２３は、図２２に示すヒューズ回路の動作を示す信号波形図である。以下、図２３を参照して、図２２に示すヒューズ回路の動作について説明する。製造プロセスのばらつきにより、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのバランス（レシオ）が極端にずれた場合および配線の抵抗／容量の変動により、インバータＩＶ０およびＩＶ１とＭＯＳトランジスタＰＱ０の信号伝播経路における信号伝播遅延時間によるＭＯＳトランジスタＰＱ０のオン状態移行タイミングと、クロックドインバータＣＶ１が活性／非活性化されるタイミングとが異なる状態が生じる。

今、図２３に示すように、時刻ｔ１０において、期間（iii）から判定期間（iv）に移行し、判定サイクルに移行した場合を考える。この場合、ヒューズリセット信号ＦＥＲＳＴに従ってＭＯＳトランジスタＰＱ１がオン状態となり、ノードＮＤ１の電圧レベルが、ヒューズ素子ＦＥ、ＭＯＳトランジスタＰＱ１、ＮＱ１およびＮＱ２の抵抗回路の分圧比に応じた電圧レベルに駆動される。ＭＯＳトランジスタＰＱ０は、ヒューズリセット遅延信号ＦＥＲＳＴによりオフ状態にある。

判定期間（iv)が経過すると、時刻ｔ１１においてラッチ期間（v)に移行する。このとき、ヒューズリセット遅延信号ＦＥＲＳＴがＬレベルに立下がる。ＭＯＳトランジスタのレシオのバランスが悪く、また配線の容量などにより、クロックドインバータＣＶ１が、インバータＩＶ１の出力信号に従って非活性化されるまでに、時刻ｔ１１直後において、ＭＯＳトランジスＰＱ０が、インバータＩＶ１の出力信号に従ってオン状態となった場合を考える。この状態においては、ＭＯＳトランジスタＰＱ１の電流駆動力に従って、判定ノードＮＤ１の電圧レベルがさらに上昇する。この後、時刻ｔ１２において、クロックドインバータＣＶ１が、インバータＩＶ０の出力信号に従って完全に非活性状態となり、出力ハイインピーダンス状態となる。この場合、時刻ｔ１１から時刻ｔ１２の間に、判定ノードＮＤ１は、ＭＯＳトランジスタＰＱ０を介して電荷が供給され、この電圧レベルは、しきい抵抗値Ｒｔｈよりも高くなり、判定ノードＮＤ１がクロックドインバータＣＶ１に接続されている場合、Ｌレベルと判定すべき判定ノードＮＤ１の電圧レベルは、Ｈレベルと判定される可能性がある。

バッファＢＦ２を設けることにより、この判定ノードＮＤ１の電圧レベルが、バッファＢＦ２を介して遅延してクロックドインバータＣＶ１に伝達される。したがって、クロックドインバータＣＶ１が時刻ｔ１２においてディスエーブル状態（非活性状態）とされた後に、バッファＢＦ２の出力信号が、判定ノードＮＤ１の出力信号に従ってＨレベルに立上がる。このときに、クロックドインバータＣＶ１は既に非活性状態で出力ハイインピーダンス状態にあり、この判定ノードＮＤ１の電圧レベル上昇は、ラッチされた判定信号ＳＦＯＵＴに対して影響を及ぼさない。

したがって、プロセスパラメータのばらつきにより、リセット信号ＦＥＲＳＴＤおよびＦＥＲＳＴに従って、ＭＯＳトランジスタＰＱ０がオン状態となった後に、クロックドインバータＣＶ１がディスエーブル状態（非活性状態）に駆動されるような状態が生じても、バッファＢＦ２により、確実に、判定ノードＮＤ１の電圧レベル変化を、非活性状態とされたクロックドインバータＣＶ１へ転送することができる。これにより、ラッチ期間(ｖ)移行時において、ＭＯＳトランジスタＰＱ０の供給電荷の影響を受けることなく、ヒューズ素子の抵抗値に応じた判定信号ＦＳＯＵＴを生成することができ、判定結果の反転を防止することができる。

［変更例１］
図２４は、この発明の実施の形態４のヒューズ回路の変更例１の構成を示す図である。この図２４に示すヒューズ回路は、図１２に示すヒューズ回路と、以下の点でその構成が異なる。すなわち、判定ノードＮＤ１１を、バッファＢＦ３を介してクロックドインバータＣＶ１０に結合される。この図２４に示すヒューズ回路の他の構成は、図１２に示すヒューズ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図２４に示すヒューズ回路の構成において、先の図２２に示すヒューズ回路と同様、ラッチ期間（ｖ）移行時において、クロックドインバータＣＶ１０の非活性化よりも早いタイミングで、ＭＯＳトランジスタＮＴ０がオン状態となる状態を考える。この場合、判定ノードＮＤ１１の電圧レベルは、ＭＯＳトランジスタＮＴ０を介して放電されて低下し、高抵抗状態のヒューズ素子ＦＥＥが、低抵抗状態すなわち未切断状態と判定される可能性がある。この場合、ノードＮＤ１１の電圧レベルは、ヒューズ素子ＦＥＥの抵抗状態に応じた電位レベルであり、この判定ノードＮＤ１１の電圧レベルに応じた信号をバッファＢＦ３が生成しかつ遅延して、クロックドインバータＣＶ１０に伝達する。したがって、ＭＯＳトランジスタＮＴ０がオン状態となり、判定ノードＮＤ１１の電圧レベルが、変化しても、その電圧レベルの変化は、バッファＢＦ３を介して、クロックドインバータＣＶ１０が非活性化された後に伝達される。したがって、ラッチ出力信号ＦＳＯＵＴは、正確に、ヒューズ素子ＦＥＥの抵抗状態に応じた電圧レベルに維持することができ、誤判定を防止することができる。

［変更例２］
図２５は、この発明の実施の形態４に従うヒューズ回路の変更例２の構成を示す図である。この図２５に示すヒューズ回路は、図２２に示すヒューズ回路と以下の点でその構成が異なる。すなわち、判定ノードＮＤ１にバッファＢＦ２を設ける代わりに、インバータＩＶ１の出力信号をバッファＢＦ４を介してＰチャネルＭＯＳトランジスタＰＱ０のゲートへ伝達する。バッファＢＦ４は、ある遅延時間を有する。クロックドインバータＣＶ１は、活性化時、判定ノードＮＤ１上の電位に従って、出力信号を生成する。この図２５に示すヒューズ回路の他の構成は、図２２に示すヒューズ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２５に示すヒューズ回路の構成においては、バッファＢＦ４により、クロックドインバータＣＶ１が非活性状態となった後に、ＭＯＳトランジスタＰＱ０が、オン状態へ駆動される。したがって、クロックドインバータＣＶ１において、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのレシオがばらつくかまたは信号伝播経路の配線の容量のばらつきにより、クロックドインバータＣＶ１の非活性化タイミングが、ＭＯＳトランジスタＰＱ０のオンタイミングよりも遅くなる可能性がある場合においても、バッファＢＦ４により、確実に、クロックドインバータＣＶ１の非活性化後、ＭＯＳトランジスタＰＱ０をオン状態に駆動することができる。

したがって、クロックドインバータＣＶ１の活性化時、判定ノードＮＤ１は、正確に、ヒューズ素子ＦＥ、ＭＯＳトランジスタＰＱ１、ＮＱ１およびＮＱ２のオン抵抗で構成される抵抗分圧回路による分圧比に応じた電圧レベルに維持することができる。ラッチ期間（ｖ）への移行時において、ＭＯＳトランジスタＰＱ０がオン状態に移行したときには、確実に、クロックドインバータＣＶ１は、非活性状態の出力インピーダンス状態であり、ラッチ出力信号ＦＳＯＵＴは、正確に、ヒューズ素子ＦＥの抵抗状態に応じた電圧レベルに維持することができる。

［変更例３］
図２６は、この発明の実施の形態４のヒューズ回路の変更例３の構成を示す図である。この図２６に示すヒューズ回路は、以下の点で、図２４に示すヒューズ回路とその構成が異なる。すなわち、判定ノードＮＤ１１に対しては、バッファＢＦ３は設けられず、ＮチャネルＭＯＳトランジスタＮＰ０のゲートに、バッファＢＦ５を介して、インバータＩＶ１１の出力信号が与えられる。したがって、クロックドインバータＣＶ１０は、判定ノードＮＤ１１に結合され、活性化時、判定ノードＮＤ１１の電位に従って、出力信号を生成する。

図２６に示すヒューズ回路の他の構成は、図２４に示すヒューズ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この図２６に示すヒューズ回路の構成においても、バッファＢＦ５の遅延機能により、クロックドインバータＣＶ１０が非活性状態に駆動された後に、ＭＯＳトランジスタＮＴ０をオン状態へ駆動する。したがって、クロックドインバータＣＶ１０の活性化時に、ＭＯＳトランジスタＮＴ０が、オン状態へと駆動されるタイミング関係が発生するのを防止することができ、応じて誤判定を防止することができる。

以上のように、この発明の実施の形態４に従えば、判定ノードに対し、判定結果信号を生成するクロックドインバータが非活性状態とされた後に、ヒューズ素子が接続される内部ノードを所定電位に駆動するように構成しており、トランジスタ特性のばらつきおよび／または配線容量のばらつきに起因する誤判定を確実に防止することができる。また、実施の形態１から３の効果も奏する。

［実施の形態５］
図２７は、この発明の実施の形態５に従うヒューズ回路の構成を示す図である。この図２７に示すヒューズ回路は、図１、図１６、図１９および図２２に示す実施の形態１から４に示すヒューズ回路の電源ノードにヒューズ素子が接続される構成の組合せに対応する。したがって、これらの構成要素において対応する部分には同一参照番号を付し、その詳細説明は省略する。

したがって、この図２７に示すヒューズ回路の構成の場合、実施の形態１から４に示す電源ノードにヒューズ素子が結合されるヒューズ回路の効果を、全て得ることができる。

なお、図２７に示すヒューズ回路の構成において、バッファ回路ＢＦ２に代えて、インバータＩＶ１の出力信号を受けるバッファＢＦ４を設け、このバッファＢＦ４の出力信号に従って、ＰチャネルＭＯＳトランジスタＰＱ０のゲート電圧が制御されてもよい（図２５を参照）。

［変更例］
図２８は、この発明の実施の形態５のヒューズ回路の変更例の構成を示す図である。この図２８に示すヒューズ回路は、図１２、図１９、図２１、および図２４に示すヒューズ回路の構成の組合せに対応し、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図２８に示すヒューズ回路の構成においては、実施の形態１から４に示す接地ノードにヒューズ素子が結合されるヒューズ回路の効果を、全て得ることができる。

なお、図２８に示すヒューズ回路の構成において、バッファＢＦ３に代えて、図２６に示すように、バッファＢＦ５を設け、ＭＯＳトランジスタＮＴ１のゲート電圧がバッファＢＦ５により駆動されてもよい。

この発明のヒューズ回路は、一般に、半導体集積回路装置において、内部制御信号生成用、トリミング用または不良セル置換用のヒューズプログラミングを行なう回路に適用することができる。特に、微細配線構造の銅配線を利用する半導体集積回路装置において電流溶断型ヒューズ素子を含むヒューズ回路に対して適用することにより、安定かつ高信頼性のヒューズ回路を実現することができる。

この発明の実施の形態１に従うヒューズ回路の構成を示す図である。 図１に示すヒューズ回路の動作を示す信号配線図である。 図１に示すヒューズ回路の初期状態の接続を模式的に示す図である。 図１に示すヒューズ回路のリセット開始時の接続を概略的に示す図である。 図１に示すヒューズ回路の内部判定ノードリセット時の接続を模式的に示す図である。 図１に示すヒューズ回路の判定サイクル時の内部接続を模式的に示す図である。 図１に示すヒューズ回路の 完了後の内部接続を模式的に示す図である。 図１に示すヒューズ回路の動作のシミュレーション過程を示す図である。 図１に示すヒューズ回路の判定動作時の内部ノードの立上がり時間とヒューズ素子の抵抗との関係を示す図である。 （Ａ）および（Ｂ）は、ヒューズ抵抗素子のしきい抵抗値の電源電圧依存性を示す図である。 図１に示すヒューズ回路の判定サイクル時の抵抗分圧回路の接続を概略的に示す図である。 この発明の実施の形態１の変更例のヒューズ回路の構成を示す図である。 図１に示すヒューズリセット信号およびヒューズリセット遅延信号を発生する部分の構成の一例を示す図である。 図１３に示すリセット信号発生部の動作を示す信号波形図である。 図１３に示すリセット信号発生部の動作の一例を示す図である。 この発明の実施の形態２に従うヒューズ回路の構成を示す図である。 （Ａ）および（Ｂ）は、図１６に示すヒューズ回路のヒューズ抵抗素子と判定ノード電圧確定時の時間の関係を示す図であり、ヒューズ素子のしきい抵抗値の作用を示す図である。 この発明の実施の形態２に従うヒューズ回路の変更例を示す図である。 この発明の実施の形態３に従うヒューズ回路の構成を示す図である。 図１９に示すヒューズ回路のリセット期間時の内部接続を模式的に示す図である。 この発明の実施の形態３に従うヒューズ回路の変更例を示す図である。 この発明の実施の形態４に従うヒューズ回路の構成を示す図である。 図２２に示すヒューズ回路の動作を示すタイミング図である。 この発明の実施の形態４に従うヒューズ回路の変更例を示す図である。 この発明の実施の形態４に従うヒューズ回路の第２の変更例を示す図である。 この発明の実施の形態４に従うヒューズ回路の第３の変更例を示す図である。 この発明の実施の形態５に従うヒューズ回路の構成を示す図である。 この発明の実施の形態５に従うヒューズ回路の変更例を示す図である。

符号の説明

ＦＥ，ＦＥＥ ヒューズ素子、ＰＱ０−ＰＱ２，ＰＴ０−ＰＴ２ ＰチャネルＭＯＳトランジスタ、ＮＴ０−ＮＴ２，ＮＱ０−ＮＱ２ ＮチャネルＭＯＳトランジスタ、ＢＦ１−ＢＦ５ バッファ。

Claims (4)

1. 第１の電源ノードと第１の内部ノードの間に接続されるヒューズ素子、
   第１の制御信号に応答して、前記第１の内部ノードを判定ノードに電気的に結合する第１のスイッチング素子、
   前記第１の制御信号に応答して、前記第１のスイッチング素子と相補的に導通し、導通時、前記判定ノードを第２の電源ノードに電気的に結合する第２のスイッチング素子、
   第２の制御信号に応答して導通し、前記ヒューズ素子の両端を短絡する第３のスイッチング素子、
   前記第２の制御信号に応答して、前記第３のスイッチング素子の非導通時に活性化され、前記判定ノードの電圧レベルに応じた信号を生成する判定回路、
   前記第２の制御信号に応答して、前記判定回路と相補的に活性化され、前記判定回路の出力信号をラッチするラッチ回路、および
   前記第２の制御信号と前記判定回路の出力信号とに応答して選択的に前記判定ノードを前記第２の電源ノードに電気的に結合するスイッチ回路を備える、ヒューズ回路。
2. 前記スイッチ回路は、
   前記第２の制御信号および前記判定回路の出力信号それぞれに応答して導通し、導通時、有限の抵抗値を有する第１および第２のスイッチングトランジスタと、
   第３の制御信号に応答して、抵抗値が変更される可変抵抗器とを備え、
   前記第１および第２のスイッチングトランジスタと前記可変抵抗器が、前記判定ノードと前記第２の電源ノードの間に直列接続される、請求項１記載のヒューズ回路。
3. 前記第２の制御信号は、前記第１の制御信号の遅延信号であり、テストモード時、前記第１のスイッチング素子が導通状態とされてから前記第３のスイッチング素子が導通状態とされるまでの期間が変更可能である、請求項１記載のヒューズ回路。
4. 前記第１の制御信号に応答して前記第１のスイッチング素子と同相で導通し、導通時、前記第１の電源ノードと前記第１の内部ノードとを電気的に結合する第４のスイッチング素子をさらに備える、請求項１記載のヒューズ回路。

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