JP2000251472A - プログラマブル遅延制御機能を有する集積回路 - Google Patents
プログラマブル遅延制御機能を有する集積回路Info
- Publication number
- JP2000251472A JP2000251472A JP11276317A JP27631799A JP2000251472A JP 2000251472 A JP2000251472 A JP 2000251472A JP 11276317 A JP11276317 A JP 11276317A JP 27631799 A JP27631799 A JP 27631799A JP 2000251472 A JP2000251472 A JP 2000251472A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- output
- fuse
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Abstract
(57)【要約】
【課題】 プログラマブル遅延を使用しクロックの最適
化を図った集積回路およびメモリを提供する。 【解決手段】 メモリは、二次増幅器が受信するグロー
バル・データ・ライン上にデータを与えるセンス・アン
プを有する。センス・アンプおよび二次増幅器は、プロ
グラマブル遅延回路によって時間を調整されたクロック
によってイネーブルされる。プログラマブル遅延回路に
連続出力を与える遅延選択回路によって、プログラマブ
ル遅延をプログラムする。２つの遅延選択回路がある。
１つは、センス・アンプをイネーブルするプログラマブ
ル遅延回路全てによって共用され、１つは、二次増幅器
をイネーブルするプログラマブル遅延回路全てによって
共用される。これら２つの遅延選択回路の出力は、プロ
グラマブル遅延回路をプログラムする出力を与えるよう
に選択され、最悪の場合のメモリ・アクセス時間を最適
化する。
化を図った集積回路およびメモリを提供する。 【解決手段】 メモリは、二次増幅器が受信するグロー
バル・データ・ライン上にデータを与えるセンス・アン
プを有する。センス・アンプおよび二次増幅器は、プロ
グラマブル遅延回路によって時間を調整されたクロック
によってイネーブルされる。プログラマブル遅延回路に
連続出力を与える遅延選択回路によって、プログラマブ
ル遅延をプログラムする。２つの遅延選択回路がある。
１つは、センス・アンプをイネーブルするプログラマブ
ル遅延回路全てによって共用され、１つは、二次増幅器
をイネーブルするプログラマブル遅延回路全てによって
共用される。これら２つの遅延選択回路の出力は、プロ
グラマブル遅延回路をプログラムする出力を与えるよう
に選択され、最悪の場合のメモリ・アクセス時間を最適
化する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリにおける遅
延制御に関し、更に特定すれば、遅延制御のためのプロ
グラマブル遅延(programmable delay)の使用に関するも
のである。
延制御に関し、更に特定すれば、遅延制御のためのプロ
グラマブル遅延(programmable delay)の使用に関するも
のである。
【０００２】
【従来の技術】メモリ回路を設計する際の難題の１つ
は、メモリ回路において種々の機能を可能（イネーブ
ル）にするクロック信号のタイミングを最適化すること
である。いずれのクロック信号にも固有に含まれるの
が、クロック信号を送信する回路からこれを受信する回
路までの伝搬遅延である。クロック信号を発生するの
は、通常、ある機能をイネーブルするため、更に具体的
には、イネーブルしようとする機能においてある役割を
果たす別の何らかの回路をイネーブルするためである。
クロック信号は、必要とされる遅延を最適化するタイミ
ングの目的で与えられる。このタイミングを補助するた
めに行われているものの１つに、この遅延をプログラム
することがあげられる。この手法の特徴の１つは、かか
るプログラム遅延を実施するためには、ヒューズ(fuse)
のような、プログラムされる何らかの機構がなければな
らないということである。かかるヒューズは、集積回路
上に空間を必要とする。また、発生するクロック信号
は、それをイネーブルしている１つの回路に対しては最
適化できるが、受信回路の位置に基づく遅延の差のため
に、他の回路は、最適な時点よりも前にクロックが供給
される場合がある。ある程度の最適化は得られるもの
の、ヒューズを用いて遅延をプログラムすることは、遅
延の最適制御に伴う問題全てを解決する訳ではない。し
かしながら、ヒューズは空間を占有するので、各プログ
ラマブル遅延素子は、それ自体に追加の空間を必要とす
るだけでなく、１つ以上の遅延を含んでしまう。したが
って、１つの全体的な遅延回路以上に回路が必要とな
る。これに加えて、このプログラミングを行うために
は、溶融可能な(fusible)リンクまたは他の機構を必要
とする。
は、メモリ回路において種々の機能を可能（イネーブ
ル）にするクロック信号のタイミングを最適化すること
である。いずれのクロック信号にも固有に含まれるの
が、クロック信号を送信する回路からこれを受信する回
路までの伝搬遅延である。クロック信号を発生するの
は、通常、ある機能をイネーブルするため、更に具体的
には、イネーブルしようとする機能においてある役割を
果たす別の何らかの回路をイネーブルするためである。
クロック信号は、必要とされる遅延を最適化するタイミ
ングの目的で与えられる。このタイミングを補助するた
めに行われているものの１つに、この遅延をプログラム
することがあげられる。この手法の特徴の１つは、かか
るプログラム遅延を実施するためには、ヒューズ(fuse)
のような、プログラムされる何らかの機構がなければな
らないということである。かかるヒューズは、集積回路
上に空間を必要とする。また、発生するクロック信号
は、それをイネーブルしている１つの回路に対しては最
適化できるが、受信回路の位置に基づく遅延の差のため
に、他の回路は、最適な時点よりも前にクロックが供給
される場合がある。ある程度の最適化は得られるもの
の、ヒューズを用いて遅延をプログラムすることは、遅
延の最適制御に伴う問題全てを解決する訳ではない。し
かしながら、ヒューズは空間を占有するので、各プログ
ラマブル遅延素子は、それ自体に追加の空間を必要とす
るだけでなく、１つ以上の遅延を含んでしまう。したが
って、１つの全体的な遅延回路以上に回路が必要とな
る。これに加えて、このプログラミングを行うために
は、溶融可能な(fusible)リンクまたは他の機構を必要
とする。
【０００３】メモリの設計において、ダイナミック増幅
器の利点は良く知られている。ダイナミック増幅器のス
タティック増幅器に対する利点は、主として電力の節約
にある。スタティック増幅器の利点は、いかなる信号で
あっても、いつでも増幅し、データをラッチしないこと
である。データが到達すると直ぐに、増幅し始め、デー
タ自体が反転しなければならない場合、または初期デー
タがその上にノイズを有する場合でも、間違った方向に
ラッチしないので、出力が間違ったデータを与える危険
性はない。間違った方向で始まった場合、それ自体が反
転し、最終的には正しいデータを与える。ダイナミック
増幅器では、増幅器がイネーブルされると直ちにデータ
はラッチされる。その時点に誤ったデータまたは不適当
なデータがある場合、間違った方向にラッチする。した
がって、ダイナミック増幅器の低電力という一面を利用
するためには、それをイネーブルするタイミングを最適
化することが非常に重要である。必要以上に遅くイネー
ブルすると、速度上不利となる。イネーブルされるのが
余りに速すぎると、信頼性の問題が生ずる。適性なタイ
ミングによって、ダイナミック増幅器は速度もスタティ
ック増幅器よりも高くすることができる。
器の利点は良く知られている。ダイナミック増幅器のス
タティック増幅器に対する利点は、主として電力の節約
にある。スタティック増幅器の利点は、いかなる信号で
あっても、いつでも増幅し、データをラッチしないこと
である。データが到達すると直ぐに、増幅し始め、デー
タ自体が反転しなければならない場合、または初期デー
タがその上にノイズを有する場合でも、間違った方向に
ラッチしないので、出力が間違ったデータを与える危険
性はない。間違った方向で始まった場合、それ自体が反
転し、最終的には正しいデータを与える。ダイナミック
増幅器では、増幅器がイネーブルされると直ちにデータ
はラッチされる。その時点に誤ったデータまたは不適当
なデータがある場合、間違った方向にラッチする。した
がって、ダイナミック増幅器の低電力という一面を利用
するためには、それをイネーブルするタイミングを最適
化することが非常に重要である。必要以上に遅くイネー
ブルすると、速度上不利となる。イネーブルされるのが
余りに速すぎると、信頼性の問題が生ずる。適性なタイ
ミングによって、ダイナミック増幅器は速度もスタティ
ック増幅器よりも高くすることができる。
【０００４】
【発明が解決しようとする課題】メモリには、典型的
に、当該メモリを分割する多くのサブアレイがあり、電
力消費およびデータ・アクセス速度の効率向上を図って
いる。入力へのデータおよび入力からのデータをメモリ
・セル位置に搬送する長い経路がある。また、クロック
信号がチップ全体に広がる場合もある。これらのクロッ
ク開始から、これらを受信する回路までの距離は、大き
く異なり、したがって、ある回路が別の回路からクロッ
クを受信するまでの遅延は、一貫性(inconsistent dela
y)を欠く可能性がある。この問題は、ダイナミック増幅
器にも当てはまる。何故なら、これらをイネーブルする
ためにはクロックが必要であるからである。また、ダイ
ナミック増幅器は、かかる増幅器をどのように駆動する
かに影響を与える処理、電源電圧、およびその他の二次
的な影響を受ける。かかる二次的な影響には、集積回路
の他の部分で発生するノイズが含まれ、かかるノイズ
は、集積回路内の位置によって変化する可能性がある。
この種の変化のために、メモリにダイナミック増幅器を
実施するのが困難になる。したがって、クロックを最適
化することによって、クロックを受信する回路が、その
適性時点にクロックを受信するシステムが必要とされて
いる。
に、当該メモリを分割する多くのサブアレイがあり、電
力消費およびデータ・アクセス速度の効率向上を図って
いる。入力へのデータおよび入力からのデータをメモリ
・セル位置に搬送する長い経路がある。また、クロック
信号がチップ全体に広がる場合もある。これらのクロッ
ク開始から、これらを受信する回路までの距離は、大き
く異なり、したがって、ある回路が別の回路からクロッ
クを受信するまでの遅延は、一貫性(inconsistent dela
y)を欠く可能性がある。この問題は、ダイナミック増幅
器にも当てはまる。何故なら、これらをイネーブルする
ためにはクロックが必要であるからである。また、ダイ
ナミック増幅器は、かかる増幅器をどのように駆動する
かに影響を与える処理、電源電圧、およびその他の二次
的な影響を受ける。かかる二次的な影響には、集積回路
の他の部分で発生するノイズが含まれ、かかるノイズ
は、集積回路内の位置によって変化する可能性がある。
この種の変化のために、メモリにダイナミック増幅器を
実施するのが困難になる。したがって、クロックを最適
化することによって、クロックを受信する回路が、その
適性時点にクロックを受信するシステムが必要とされて
いる。
【０００５】
【発明の実施の形態】図１は、集積回路１０の一実施例
を示す。集積回路１０の少なくとも一部がメモリ回路を
含む。アレイ１３，１４は、このメモリ回路の一部分で
ある。各アレイは、複数のブロックに分割されている。
例えば、アレイ１３はブロック１７，１８を含む。各メ
モリ・ブロックは、ブロック制御回路を含む。例えば、
メモリ・ブロック１７はブロック制御回路２１を含み、
メモリ・ブロック１８はブロック制御回路２２を含む。
本発明の一実施例では、ブロック制御回路２１，２２は
同一である。本発明の別の実施例では、各メモリ・ブロ
ック内のブロック制御回路は、同一の場合も、多少異な
る場合もある。ヒューズ回路２４は、ブロック制御回路
２１，２２に信号６２を与える出力を有する。信号６２
は、この実施例では、４ビットの二進データから成る。
ブロック回路２１，２２は、グローバル・データ・ライ
ン(global data line)５６に結合され、グローバル・デ
ータ・ライン５６を通じて出力を二次増幅器３０に与え
る。また、ブロック制御回路２１，２２はライン１２に
も結合され、ライン１２を通じて出力を遅延調節可回路
３２に与える。図１は、更に、アレイ１４内のブロック
７０，ブロック制御回路７２，グローバル・データ・ラ
イン７４，二次増幅器３０に類似した二次増幅器７６，
出力回路７８，および遅延調節回路８０を示す。ブロッ
ク７０は、ブロック制御回路２１，２２と類似したブロ
ック制御回路７２を含む。ブロック制御回路７２は、グ
ローバル・データ・ライン７４に結合された１対の出
力，二次増幅器制御信号８２を与える出力，およびヒュ
ーズ回路２４の出力に結合された入力を有する。二次増
幅器７６は、グローバル・データ・ライン７４に結合さ
れた１対の信号入力，イネーブル入力，および１対の出
力を有する。出力回路７８は、二次増幅器７６の１対の
出力に結合された、１対の入力を有する。遅延調節回路
８０は、二次増幅器制御信号８２を受信するクロック入
力，ヒューズ回路３４の出力に結合されたプログラム入
力，および二次増幅器７６のイネーブル入力に結合され
た出力を有する。
を示す。集積回路１０の少なくとも一部がメモリ回路を
含む。アレイ１３，１４は、このメモリ回路の一部分で
ある。各アレイは、複数のブロックに分割されている。
例えば、アレイ１３はブロック１７，１８を含む。各メ
モリ・ブロックは、ブロック制御回路を含む。例えば、
メモリ・ブロック１７はブロック制御回路２１を含み、
メモリ・ブロック１８はブロック制御回路２２を含む。
本発明の一実施例では、ブロック制御回路２１，２２は
同一である。本発明の別の実施例では、各メモリ・ブロ
ック内のブロック制御回路は、同一の場合も、多少異な
る場合もある。ヒューズ回路２４は、ブロック制御回路
２１，２２に信号６２を与える出力を有する。信号６２
は、この実施例では、４ビットの二進データから成る。
ブロック回路２１，２２は、グローバル・データ・ライ
ン(global data line)５６に結合され、グローバル・デ
ータ・ライン５６を通じて出力を二次増幅器３０に与え
る。また、ブロック制御回路２１，２２はライン１２に
も結合され、ライン１２を通じて出力を遅延調節可回路
３２に与える。図１は、更に、アレイ１４内のブロック
７０，ブロック制御回路７２，グローバル・データ・ラ
イン７４，二次増幅器３０に類似した二次増幅器７６，
出力回路７８，および遅延調節回路８０を示す。ブロッ
ク７０は、ブロック制御回路２１，２２と類似したブロ
ック制御回路７２を含む。ブロック制御回路７２は、グ
ローバル・データ・ライン７４に結合された１対の出
力，二次増幅器制御信号８２を与える出力，およびヒュ
ーズ回路２４の出力に結合された入力を有する。二次増
幅器７６は、グローバル・データ・ライン７４に結合さ
れた１対の信号入力，イネーブル入力，および１対の出
力を有する。出力回路７８は、二次増幅器７６の１対の
出力に結合された、１対の入力を有する。遅延調節回路
８０は、二次増幅器制御信号８２を受信するクロック入
力，ヒューズ回路３４の出力に結合されたプログラム入
力，および二次増幅器７６のイネーブル入力に結合され
た出力を有する。
【０００６】オプションのマルチプレクサ２８を用い
て、二次増幅器３０にデータを与えるためにアレイ１３
またはアレイ１４のどちらに位置するブロックを用いる
のかについて判定を行うことも可能である。ブロック制
御回路２１，２２は、各々、独立して二次増幅器制御信
号５０を遅延調節回路３２および等化回路２６に与える
ことができる。等化回路２６は、グローバル・データ・
ライン５６に結合されている。ヒューズ回路３４は、１
つ以上の信号５４を遅延調節回路３２に与える。遅延調
節回路３２は、調節した増幅器制御信号５２を、二次増
幅器３０に与える。二次増幅器３０は、データ・ライン
５８を出力回路３６に与える。出力回路３６は、データ
・ライン６０を集積回路１０外部に与える。ラッチ１１
が、ブロック制御回路２１，２２のようなブロック制御
回路を結合するラインに結合されており、二次増幅器制
御信号５０をラッチする。出力，ブロック制御回路２
１，２２のようなブロック制御回路によって与えられる
二次増幅器制御信号５０は、トライ・ステータブル(tri
-stateable)である。
て、二次増幅器３０にデータを与えるためにアレイ１３
またはアレイ１４のどちらに位置するブロックを用いる
のかについて判定を行うことも可能である。ブロック制
御回路２１，２２は、各々、独立して二次増幅器制御信
号５０を遅延調節回路３２および等化回路２６に与える
ことができる。等化回路２６は、グローバル・データ・
ライン５６に結合されている。ヒューズ回路３４は、１
つ以上の信号５４を遅延調節回路３２に与える。遅延調
節回路３２は、調節した増幅器制御信号５２を、二次増
幅器３０に与える。二次増幅器３０は、データ・ライン
５８を出力回路３６に与える。出力回路３６は、データ
・ライン６０を集積回路１０外部に与える。ラッチ１１
が、ブロック制御回路２１，２２のようなブロック制御
回路を結合するラインに結合されており、二次増幅器制
御信号５０をラッチする。出力，ブロック制御回路２
１，２２のようなブロック制御回路によって与えられる
二次増幅器制御信号５０は、トライ・ステータブル(tri
-stateable)である。
【０００７】図２は、ブロック制御回路２１の一部およ
びヒューズ回路２４を示す。ヒューズ回路２４は、１つ
以上の信号４７を遅延調節回路４０に与える。遅延調節
回路４０は、ブロック選択信号４９およびリード信号５
１も入力として受信する。ブロック選択信号４９は、セ
ンス・アンプ制御信号発生回路４２にも入力として与え
られる。遅延調節回路４０は、信号４５を、センス・ア
ンプ制御信号発生回路４２および二次増幅器制御信号発
生回路４４に与える。センス・アンプ制御信号発生回路
４２は、センス・アンプ制御信号４３をセンス・アンプ
４６に与える。二次増幅器制御信号発生回路４４は、二
次増幅器制御信号５０を与える。センス・アンプ４６
は、列デコーダ４７に結合されている、ローカル・ライ
ン６１，６２に結合されている。列デコーダ４７は、ビ
ット・ライン５３を通じて、メモリ・セル４８に結合さ
れている。センス・アンプ４６は、グローバル・データ
・ライン５６，５７上に出力を与える。
びヒューズ回路２４を示す。ヒューズ回路２４は、１つ
以上の信号４７を遅延調節回路４０に与える。遅延調節
回路４０は、ブロック選択信号４９およびリード信号５
１も入力として受信する。ブロック選択信号４９は、セ
ンス・アンプ制御信号発生回路４２にも入力として与え
られる。遅延調節回路４０は、信号４５を、センス・ア
ンプ制御信号発生回路４２および二次増幅器制御信号発
生回路４４に与える。センス・アンプ制御信号発生回路
４２は、センス・アンプ制御信号４３をセンス・アンプ
４６に与える。二次増幅器制御信号発生回路４４は、二
次増幅器制御信号５０を与える。センス・アンプ４６
は、列デコーダ４７に結合されている、ローカル・ライ
ン６１，６２に結合されている。列デコーダ４７は、ビ
ット・ライン５３を通じて、メモリ・セル４８に結合さ
れている。センス・アンプ４６は、グローバル・データ
・ライン５６，５７上に出力を与える。
【０００８】図３は、図２の遅延調節回路４０の一実施
例である。遅延調節回路４０は、所定の遅延回路１００
〜１０３，トライ・ステータブル・バッファ(tri-state
ablebuffer)１１０〜１１７，反転器１１８〜１２１，
およびＮＡＮＤゲート１０４を含む。ＮＡＮＤゲート１
０４は、ブロック選択信号４９およびリード信号５１を
入力として受信する。ＮＡＮＤゲート１０４の出力は、
所定の遅延回路１００およびトライ・ステータブル・バ
ッファ１１０の入力に結合されている。所定の遅延回路
１００の出力は、トライ・ステータブル・バッファ１１
４の入力に結合されている。所定の遅延回路１００の出
力は、所定の遅延回路１０１の入力およびトライ・ステ
ータブル・バッファ１１１の入力に結合されている。所
定の遅延回路１０１の出力は、トライ・ステータブル・
バッファ１１５の入力に結合されている。トライ・ステ
ータブル・バッファ１１５の出力は、所定の遅延回路１
０２およびトライ・ステート・バッファ１１２の入力に
結合されている。所定の遅延回路１０２の出力は、トラ
イ・ステータブル・バッファ１１６の入力に結合されて
いる。トライ・ステータブル・バッファ１１６の出力
は、所定の遅延回路１０３およびトライ・ステータブル
・バッファ１１３の入力に結合されている。所定の遅延
回路１０３の出力は、トライ・ステータブル・バッファ
１１７の入力に結合されている。トライ・ステータブル
・バッファ１１７の出力は、トライ・ステータブル・バ
ッファ１１３の出力に結合され、信号４５を与える。ト
ライ・ステータブル・バッファ１１０の出力は、トライ
・ステータブル・バッファ１１１の入力に結合されてい
る。トライ・ステータブル・バッファ１１１の出力は、
トライ・ステータブル・バッファ１１２の入力に結合さ
れている。トライ・ステータブル・バッファ１１２の出
力は、トライ・ステータブル・バッファ１１３の入力に
結合されている。
例である。遅延調節回路４０は、所定の遅延回路１００
〜１０３，トライ・ステータブル・バッファ(tri-state
ablebuffer)１１０〜１１７，反転器１１８〜１２１，
およびＮＡＮＤゲート１０４を含む。ＮＡＮＤゲート１
０４は、ブロック選択信号４９およびリード信号５１を
入力として受信する。ＮＡＮＤゲート１０４の出力は、
所定の遅延回路１００およびトライ・ステータブル・バ
ッファ１１０の入力に結合されている。所定の遅延回路
１００の出力は、トライ・ステータブル・バッファ１１
４の入力に結合されている。所定の遅延回路１００の出
力は、所定の遅延回路１０１の入力およびトライ・ステ
ータブル・バッファ１１１の入力に結合されている。所
定の遅延回路１０１の出力は、トライ・ステータブル・
バッファ１１５の入力に結合されている。トライ・ステ
ータブル・バッファ１１５の出力は、所定の遅延回路１
０２およびトライ・ステート・バッファ１１２の入力に
結合されている。所定の遅延回路１０２の出力は、トラ
イ・ステータブル・バッファ１１６の入力に結合されて
いる。トライ・ステータブル・バッファ１１６の出力
は、所定の遅延回路１０３およびトライ・ステータブル
・バッファ１１３の入力に結合されている。所定の遅延
回路１０３の出力は、トライ・ステータブル・バッファ
１１７の入力に結合されている。トライ・ステータブル
・バッファ１１７の出力は、トライ・ステータブル・バ
ッファ１１３の出力に結合され、信号４５を与える。ト
ライ・ステータブル・バッファ１１０の出力は、トライ
・ステータブル・バッファ１１１の入力に結合されてい
る。トライ・ステータブル・バッファ１１１の出力は、
トライ・ステータブル・バッファ１１２の入力に結合さ
れている。トライ・ステータブル・バッファ１１２の出
力は、トライ・ステータブル・バッファ１１３の入力に
結合されている。
【０００９】ヒューズ回路２４は、Ｎ個の選択信号１２
２〜１２５を遅延調節回路４０に与える。図３に示す実
施例は、ヒューズ回路２４から与えられる４つの選択信
号を示すが、本発明の別の実施例では、他の数の選択信
号を使用することも可能である。選択信号１２２は、反
転器１１８の入力，トライ・ステータブル・バッファ１
１０の反転制御入力，およびトライ・ステータブル・バ
ッファ１１４の非反転制御入力に結合される。選択信号
１２３は、反転器１１９の入力，トライ・ステータブル
・バッファ１１１の反転制御入力，およびトライ・ステ
ータブル・バッファ１１５の非反転制御入力に結合され
ている。選択信号１２４は、反転器１２０の入力，トラ
イ・ステータブル・バッファ１１２の反転制御入力，お
よびトライ・ステータブル・バッファ１１６の非反転制
御入力に結合されている。選択信号１２５は、反転器１
２１の入力，トライ・ステータブル・バッファ１１３の
反転制御入力，およびトライ・ステータブル・バッファ
１１７の非反転制御入力に結合されている。反転器１１
８の出力は、トライ・ステータブル・バッファ１１０の
非反転制御入力およびトライ・ステータブル・バッファ
１１４の反転制御入力に結合されている。反転器１１９
の出力は、トライ・ステータブル・バッファ１１１の非
反転制御入力およびトライ・ステータブル・バッファ１
１５の反転制御入力に結合されている。反転器１２０の
出力は、トライ・ステータブル・バッファ１１２の非反
転制御入力およびトライ・ステータブル・バッファ１１
６の反転制御入力に結合されている。反転器１２１の出
力は、トライ・ステータブル・バッファ１１３の非反転
制御入力およびトライ・ステータブル・バッファ１１７
の反転制御入力に結合されている。
２〜１２５を遅延調節回路４０に与える。図３に示す実
施例は、ヒューズ回路２４から与えられる４つの選択信
号を示すが、本発明の別の実施例では、他の数の選択信
号を使用することも可能である。選択信号１２２は、反
転器１１８の入力，トライ・ステータブル・バッファ１
１０の反転制御入力，およびトライ・ステータブル・バ
ッファ１１４の非反転制御入力に結合される。選択信号
１２３は、反転器１１９の入力，トライ・ステータブル
・バッファ１１１の反転制御入力，およびトライ・ステ
ータブル・バッファ１１５の非反転制御入力に結合され
ている。選択信号１２４は、反転器１２０の入力，トラ
イ・ステータブル・バッファ１１２の反転制御入力，お
よびトライ・ステータブル・バッファ１１６の非反転制
御入力に結合されている。選択信号１２５は、反転器１
２１の入力，トライ・ステータブル・バッファ１１３の
反転制御入力，およびトライ・ステータブル・バッファ
１１７の非反転制御入力に結合されている。反転器１１
８の出力は、トライ・ステータブル・バッファ１１０の
非反転制御入力およびトライ・ステータブル・バッファ
１１４の反転制御入力に結合されている。反転器１１９
の出力は、トライ・ステータブル・バッファ１１１の非
反転制御入力およびトライ・ステータブル・バッファ１
１５の反転制御入力に結合されている。反転器１２０の
出力は、トライ・ステータブル・バッファ１１２の非反
転制御入力およびトライ・ステータブル・バッファ１１
６の反転制御入力に結合されている。反転器１２１の出
力は、トライ・ステータブル・バッファ１１３の非反転
制御入力およびトライ・ステータブル・バッファ１１７
の反転制御入力に結合されている。
【００１０】図４は、図２に示したセンス・アンプ４６
を、より詳細にブロック図形状で表したものである。セ
ンス・アンプ４６は、Ｐチャネル・トランジスタ２０
２，Ｐチャネル・トランジスタ２０４，Ｐチャネル・ト
ランジスタ２０６，Ｐチャネル・トランジスタ２０８，
Ｎチャネル・トランジスタ２１０，Ｎチャネル・トラン
ジスタ２１２，Ｎチャネル・トランジスタ２１４，Ｐチ
ャネル・トランジスタ２１６，およびＰチャネル・トラ
ンジスタ２１８で構成されている。トランジスタ２０
２，２０４は各々、プリチャージ信号２００を受信する
ゲートを有する。プリチャージ信号２００は、図２に示
したセンス・アンプ制御信号４３の１つである。トラン
ジスタ２０２，２０４は各々、正電源を受信する正電源
端子ＶＤＤに結合されたソースを有する。トランジスタ
２０２は、ローカル・データ・ライン６１に結合された
ドレインを有する。トランジスタ２０４は、ローカル・
データ・ライン６２に結合されたドレインを有する。ト
ランジスタ２０６は、ＶＤＤに接続されたソース，ロー
カル・データ・ライン６２に接続されたゲート，ローカ
ル・データ・ライン６１に接続されたドレインを有す
る。トランジスタ２０８は、ＶＤＤに接続されたソー
ス，ローカル・データ・ライン６１に接続されたゲー
ト，およびローカル・データ・ライン６２に接続された
ドレインを有する。トランジスタ２１０は、ローカル・
データ・ライン６２に接続されたゲート，ローカル・デ
ータ・ライン６１に接続されたドレイン，およびソース
を有する。トランジスタ２１２は、ローカル・データ・
ライン６１に接続されたゲート，ローカル・データ・ラ
イン６２に接続されたドレイン，およびトランジスタ２
１０のソースに接続されたソースを有する。トランジス
タ２１４は、センス・アンプ・イネーブル信号２０１を
受信するゲートを有する。センス・アンプ・イネーブル
信号２０１は、図２に示したセンス・アンプ制御信号４
３の１つである。トランジスタ２１４は、トランジスタ
２１０，２１２のソースに接続されたドレイン，および
図４にアースとして示す負電源端子に接続されたソース
を有する。トランジスタ２１６は、ローカル・データ・
ライン６１に接続されたゲート，アースに接続されたド
レイン，およびグローバル・データ・ライン５６に接続
されたソースを有する。トランジスタ２１８は、ローカ
ル・データ・ライン６２に接続されたゲート，アースに
接続されたドレイン，およびグローバル・データ・ライ
ン５７に接続されたソースを有する。
を、より詳細にブロック図形状で表したものである。セ
ンス・アンプ４６は、Ｐチャネル・トランジスタ２０
２，Ｐチャネル・トランジスタ２０４，Ｐチャネル・ト
ランジスタ２０６，Ｐチャネル・トランジスタ２０８，
Ｎチャネル・トランジスタ２１０，Ｎチャネル・トラン
ジスタ２１２，Ｎチャネル・トランジスタ２１４，Ｐチ
ャネル・トランジスタ２１６，およびＰチャネル・トラ
ンジスタ２１８で構成されている。トランジスタ２０
２，２０４は各々、プリチャージ信号２００を受信する
ゲートを有する。プリチャージ信号２００は、図２に示
したセンス・アンプ制御信号４３の１つである。トラン
ジスタ２０２，２０４は各々、正電源を受信する正電源
端子ＶＤＤに結合されたソースを有する。トランジスタ
２０２は、ローカル・データ・ライン６１に結合された
ドレインを有する。トランジスタ２０４は、ローカル・
データ・ライン６２に結合されたドレインを有する。ト
ランジスタ２０６は、ＶＤＤに接続されたソース，ロー
カル・データ・ライン６２に接続されたゲート，ローカ
ル・データ・ライン６１に接続されたドレインを有す
る。トランジスタ２０８は、ＶＤＤに接続されたソー
ス，ローカル・データ・ライン６１に接続されたゲー
ト，およびローカル・データ・ライン６２に接続された
ドレインを有する。トランジスタ２１０は、ローカル・
データ・ライン６２に接続されたゲート，ローカル・デ
ータ・ライン６１に接続されたドレイン，およびソース
を有する。トランジスタ２１２は、ローカル・データ・
ライン６１に接続されたゲート，ローカル・データ・ラ
イン６２に接続されたドレイン，およびトランジスタ２
１０のソースに接続されたソースを有する。トランジス
タ２１４は、センス・アンプ・イネーブル信号２０１を
受信するゲートを有する。センス・アンプ・イネーブル
信号２０１は、図２に示したセンス・アンプ制御信号４
３の１つである。トランジスタ２１４は、トランジスタ
２１０，２１２のソースに接続されたドレイン，および
図４にアースとして示す負電源端子に接続されたソース
を有する。トランジスタ２１６は、ローカル・データ・
ライン６１に接続されたゲート，アースに接続されたド
レイン，およびグローバル・データ・ライン５６に接続
されたソースを有する。トランジスタ２１８は、ローカ
ル・データ・ライン６２に接続されたゲート，アースに
接続されたドレイン，およびグローバル・データ・ライ
ン５７に接続されたソースを有する。
【００１１】動作において、アレイ１３，１４に類似し
た８つのアレイがあり、これらを便宜的にオクタント(o
ctant)と呼ぶ。ここに記載する実施例では、集積回路１
０のメモリに対するいずれの所与のアクセスにおいて
も、４つのオクタントがデータを供給する。各アクセス
には３６ビットが与えられるので、各オクタントはアク
セス当たり９ビットを与える。各オクタントは、図１に
示した１７，１８のそれのような、３２のブロックを有
する。所与のアクセスに対して、１つのブロックのみが
データを与えるので、所与のアクセスに対して、選択さ
れたブロックが９ビットのデータを与える。即ち、選択
された各４オクタントに対して、１つのブロックがデー
タを与える。したがって、アレイ１３，１４は、集積回
路１０のサブアレイと考えることができ、ブロック１
７，１８はアレイ１３のサブアレイと考えることができ
る。
た８つのアレイがあり、これらを便宜的にオクタント(o
ctant)と呼ぶ。ここに記載する実施例では、集積回路１
０のメモリに対するいずれの所与のアクセスにおいて
も、４つのオクタントがデータを供給する。各アクセス
には３６ビットが与えられるので、各オクタントはアク
セス当たり９ビットを与える。各オクタントは、図１に
示した１７，１８のそれのような、３２のブロックを有
する。所与のアクセスに対して、１つのブロックのみが
データを与えるので、所与のアクセスに対して、選択さ
れたブロックが９ビットのデータを与える。即ち、選択
された各４オクタントに対して、１つのブロックがデー
タを与える。したがって、アレイ１３，１４は、集積回
路１０のサブアレイと考えることができ、ブロック１
７，１８はアレイ１３のサブアレイと考えることができ
る。
【００１２】読み取りに先立って、等化回路２６がグロ
ーバル・データ・ライン５６を等化する。図１では、マ
ルチプレクサ２８が、ブロック１７，１８を有するオク
タントのためのグローバル・データ・ラインに結合され
ているように示されている。アレイ１４のような異なる
オクタントから来るグローバル・データ・ラインも、マ
ルチプレクサ２８に結合される。マルチプレクサ２８
は、グローバル・データ・ライン５６から受信したデー
タ、あるいは図示しない二次増幅器３０からのグローバ
ル・データ・ラインから受信したデータを与える。オプ
ションの場合には、マルチプレクサ２８は存在せず、グ
ローバル・データ・ライン５６は二次増幅器３０に直接
接続され、アレイ１４のような他のオクタントからの、
図示しないグローバル・データ・ラインからのデータを
受信するために、追加の二次増幅器が設けられる。
ーバル・データ・ライン５６を等化する。図１では、マ
ルチプレクサ２８が、ブロック１７，１８を有するオク
タントのためのグローバル・データ・ラインに結合され
ているように示されている。アレイ１４のような異なる
オクタントから来るグローバル・データ・ラインも、マ
ルチプレクサ２８に結合される。マルチプレクサ２８
は、グローバル・データ・ライン５６から受信したデー
タ、あるいは図示しない二次増幅器３０からのグローバ
ル・データ・ラインから受信したデータを与える。オプ
ションの場合には、マルチプレクサ２８は存在せず、グ
ローバル・データ・ライン５６は二次増幅器３０に直接
接続され、アレイ１４のような他のオクタントからの、
図示しないグローバル・データ・ラインからのデータを
受信するために、追加の二次増幅器が設けられる。
【００１３】出力回路３６は、二次増幅器３０からデー
タを受信し、所望の出力をデータ・ライン６０上に与え
る。遅延調節回路３２は、二次増幅器３０をイネーブル
するためのタイミングを与える。遅延量は、ヒューズ回
路３４からライン５４に与えられる情報によって決定さ
れる。ヒューズ回路３４は、集積回路１０が完全に製造
された後に、処理の間に選択される。ヒューズの破断(f
use blowing)は、メモリ技術では一般的である。メモリ
は、典型的に、ヒューズの破断によって選択的に実施さ
れる冗長性を有する。更に、今日では、ロット番号，ウ
エハ上の位置，およびその他の情報に基づいて、個々の
集積回路を識別することが一般的になりつつある。この
情報も、ヒューズの破断によって、集積回路上に置かれ
る。この情報は、ヒューズの破断によってエンコードさ
れる。したがって、実際には、ヒューズの破断は、この
ような場合に、製造する各素子毎に行われる。メモリ内
の冗長性に関し、そのような冗長性が必要とされるの
は、このような場合のみである。しかしながら、冗長性
を実施する技術は非常に信頼性が高いので、各素子に実
施するにしても、この技術を用いる危険性は最小であ
る。
タを受信し、所望の出力をデータ・ライン６０上に与え
る。遅延調節回路３２は、二次増幅器３０をイネーブル
するためのタイミングを与える。遅延量は、ヒューズ回
路３４からライン５４に与えられる情報によって決定さ
れる。ヒューズ回路３４は、集積回路１０が完全に製造
された後に、処理の間に選択される。ヒューズの破断(f
use blowing)は、メモリ技術では一般的である。メモリ
は、典型的に、ヒューズの破断によって選択的に実施さ
れる冗長性を有する。更に、今日では、ロット番号，ウ
エハ上の位置，およびその他の情報に基づいて、個々の
集積回路を識別することが一般的になりつつある。この
情報も、ヒューズの破断によって、集積回路上に置かれ
る。この情報は、ヒューズの破断によってエンコードさ
れる。したがって、実際には、ヒューズの破断は、この
ような場合に、製造する各素子毎に行われる。メモリ内
の冗長性に関し、そのような冗長性が必要とされるの
は、このような場合のみである。しかしながら、冗長性
を実施する技術は非常に信頼性が高いので、各素子に実
施するにしても、この技術を用いる危険性は最小であ
る。
【００１４】ヒューズ回路２４は、同様に、ブロック制
御回路２１，２２，および図示しない他のブロックに対
する他のブロック制御回路にも情報を与える。最適遅延
のための電気検査の後、このヒューズ回路を選択的に破
断させる。ブロック制御回路２１，２２は、ヒューズ回
路２４からライン６２上に与えられる情報に基づく処理
を行う(implement)。例えば、ブロック制御回路２１
は、ブロック１７に与えられた情報の検出を開始する。
また、この同じ回路、即ち、データの検出を開始したブ
ロック制御回路２１は、二次増幅器制御信号５０を遅延
調節回路３２に与える。ヒューズ回路３４によって選択
された量だけ遅延した二次増幅器制御信号５０によっ
て、遅延調節回路３２による二次増幅器３０のトリガリ
ング(triggering)が開始される。また、二次増幅器制御
信号５０は、等化回路２６が行う等化を終了させるため
にも用いられる。信号５０はラッチ１１によってラッチ
され、この場合はブロック制御回路によって与えられる
論理状態に、遅延調節回路への入力を保持する。信号５
０を搬送するライン１２は、物理的にグローバル・デー
タ・ライン５６との整合が取られている。これは意図的
であり、遅延を含む信号５０の挙動と、グローバル・デ
ータ・ライン５６上に与えられる出力の挙動との整合性
が高いという利点をもたらす。ヒューズ回路２４によっ
て行われるこの遅延選択機能は、他の形式のプログラマ
ブル回路によっても行うことができる。例えば、この機
能は、４ビットの不揮発性メモリによって行うことがで
きる。これは、特に、いくつかのＥＥＰＲＯＭも有する
ＭＣＵに実装されたＳＲＡＭメモリに遅延を与える場合
に適用可能である。遅延をこのように選択すれば、ヒュ
ーズの破断の代わりに、ＥＥＰＲＯＭにロードすること
ができるので便利である。
御回路２１，２２，および図示しない他のブロックに対
する他のブロック制御回路にも情報を与える。最適遅延
のための電気検査の後、このヒューズ回路を選択的に破
断させる。ブロック制御回路２１，２２は、ヒューズ回
路２４からライン６２上に与えられる情報に基づく処理
を行う(implement)。例えば、ブロック制御回路２１
は、ブロック１７に与えられた情報の検出を開始する。
また、この同じ回路、即ち、データの検出を開始したブ
ロック制御回路２１は、二次増幅器制御信号５０を遅延
調節回路３２に与える。ヒューズ回路３４によって選択
された量だけ遅延した二次増幅器制御信号５０によっ
て、遅延調節回路３２による二次増幅器３０のトリガリ
ング(triggering)が開始される。また、二次増幅器制御
信号５０は、等化回路２６が行う等化を終了させるため
にも用いられる。信号５０はラッチ１１によってラッチ
され、この場合はブロック制御回路によって与えられる
論理状態に、遅延調節回路への入力を保持する。信号５
０を搬送するライン１２は、物理的にグローバル・デー
タ・ライン５６との整合が取られている。これは意図的
であり、遅延を含む信号５０の挙動と、グローバル・デ
ータ・ライン５６上に与えられる出力の挙動との整合性
が高いという利点をもたらす。ヒューズ回路２４によっ
て行われるこの遅延選択機能は、他の形式のプログラマ
ブル回路によっても行うことができる。例えば、この機
能は、４ビットの不揮発性メモリによって行うことがで
きる。これは、特に、いくつかのＥＥＰＲＯＭも有する
ＭＣＵに実装されたＳＲＡＭメモリに遅延を与える場合
に適用可能である。遅延をこのように選択すれば、ヒュ
ーズの破断の代わりに、ＥＥＰＲＯＭにロードすること
ができるので便利である。
【００１５】図２に、ブロック制御回路２１の一部およ
びヒューズ回路２４を示す。また、図２に、ブロック１
７のメモリ・セルを表すメモリ・セル４８のブロック
と、メモリ・セルからのデータを選択的にセンス・アン
プ４６に結合する列デコーダ４７も示す。したがって、
動作時にあっては、メモリ４８内のメモリ・セルの１行
をイネーブルし、次いでビット・ラインが当該ワード・
ラインに沿ってデータを発生する。データは、ビット・
ライン対で発生する。次に、これらビット・ライン対か
ら選択した１対を列デコーダ４７によってセンス・アン
プ４６に結合する。これは、ＳＲＡＭの標準的な動作で
ある。ＤＲＡＭについても、列デコーダをイネーブルす
る前にセンス・アンプをイネーブルすることを除いて、
同様である。センス・アンプ４６は、センス・アンプ制
御信号４３に応答して、選択されたビット・ライン対か
らの情報を増幅し、ラッチし始める。この特定実施例で
は、センス・アンプ４６は、ローカル・データ・ライン
６１およびローカル・データ・ライン６２を通じて、ビ
ット・ラインから情報を受信する。列デコーダ４７は、
８つのビット・ライン対から選択するので、８つのビッ
ト・ライン対の内１対が、ローカル・データ・ライン６
１，６２を通じてセンス・アンプ４６に結合される。セ
ンス・アンプ４６は、センス・アンプ制御信号発生回路
４２から来るセンス・アンプ制御信号４３によってイネ
ーブルされる。遅延調節回路４０が共通クロック信号を
ライン４５上に与える。これは、ブロック選択およびリ
ード信号の組み合わせである。センス・アンプ制御信号
発生回路４２は、ブロック選択信号４９も受信し、これ
を用いて、センス・アンプ４６をイネーブルする前に、
センス・アンプ４６のプリチャージを放出する。図４に
センス・アンプを更に詳細に示す。プリチャージ信号２
００は、センス・アンプ制御信号４３の１つである。
びヒューズ回路２４を示す。また、図２に、ブロック１
７のメモリ・セルを表すメモリ・セル４８のブロック
と、メモリ・セルからのデータを選択的にセンス・アン
プ４６に結合する列デコーダ４７も示す。したがって、
動作時にあっては、メモリ４８内のメモリ・セルの１行
をイネーブルし、次いでビット・ラインが当該ワード・
ラインに沿ってデータを発生する。データは、ビット・
ライン対で発生する。次に、これらビット・ライン対か
ら選択した１対を列デコーダ４７によってセンス・アン
プ４６に結合する。これは、ＳＲＡＭの標準的な動作で
ある。ＤＲＡＭについても、列デコーダをイネーブルす
る前にセンス・アンプをイネーブルすることを除いて、
同様である。センス・アンプ４６は、センス・アンプ制
御信号４３に応答して、選択されたビット・ライン対か
らの情報を増幅し、ラッチし始める。この特定実施例で
は、センス・アンプ４６は、ローカル・データ・ライン
６１およびローカル・データ・ライン６２を通じて、ビ
ット・ラインから情報を受信する。列デコーダ４７は、
８つのビット・ライン対から選択するので、８つのビッ
ト・ライン対の内１対が、ローカル・データ・ライン６
１，６２を通じてセンス・アンプ４６に結合される。セ
ンス・アンプ４６は、センス・アンプ制御信号発生回路
４２から来るセンス・アンプ制御信号４３によってイネ
ーブルされる。遅延調節回路４０が共通クロック信号を
ライン４５上に与える。これは、ブロック選択およびリ
ード信号の組み合わせである。センス・アンプ制御信号
発生回路４２は、ブロック選択信号４９も受信し、これ
を用いて、センス・アンプ４６をイネーブルする前に、
センス・アンプ４６のプリチャージを放出する。図４に
センス・アンプを更に詳細に示す。プリチャージ信号２
００は、センス・アンプ制御信号４３の１つである。
【００１６】通常の動作では、リード信号が最初にアク
ティブとなり、これにブロック選択信号が続く。次い
で、遅延調節回路４０が、ヒューズ回路２４によって決
定されるブロック選択信号遅延に応答して、その出力、
即ち、共通クロック信号を与える。遅延調節回路４０
は、ヒューズ回路２４が与える選択信号に応答する、プ
ログラマブル遅延である。ここに説明する実施例では、
ヒューズ回路２４は、４つの二進ビット・データを与え
て、遅延調節回路４０の遅延を調節する。ヒューズ回路
２４は、ライン４７を通じて遅延調節回路４０にデータ
を与えるように示されている。他のブロックに対する類
似の遅延調節回路もヒューズ回路２４に結合され、そこ
から４つの二進ビット・データを受信する。このよう
に、ブロック制御回路２１内部にある遅延調節回路４０
のようなブロック制御回路内に位置する、他のプログラ
マブル遅延の各々は、同じ遅延を有するようにプログラ
ムされる。
ティブとなり、これにブロック選択信号が続く。次い
で、遅延調節回路４０が、ヒューズ回路２４によって決
定されるブロック選択信号遅延に応答して、その出力、
即ち、共通クロック信号を与える。遅延調節回路４０
は、ヒューズ回路２４が与える選択信号に応答する、プ
ログラマブル遅延である。ここに説明する実施例では、
ヒューズ回路２４は、４つの二進ビット・データを与え
て、遅延調節回路４０の遅延を調節する。ヒューズ回路
２４は、ライン４７を通じて遅延調節回路４０にデータ
を与えるように示されている。他のブロックに対する類
似の遅延調節回路もヒューズ回路２４に結合され、そこ
から４つの二進ビット・データを受信する。このよう
に、ブロック制御回路２１内部にある遅延調節回路４０
のようなブロック制御回路内に位置する、他のプログラ
マブル遅延の各々は、同じ遅延を有するようにプログラ
ムされる。
【００１７】二次増幅器制御信号発生回路４４も、遅延
調節回路４０の出力、即ち、共通クロック信号４５に応
答し、二次増幅器制御信号５０を与える。これは、図１
に示したように、遅延調節回路３２によって二次増幅器
３０をイネーブルするために用いられる。このように、
センス・アンプ４６および二次増幅器３０双方は、共通
クロック信号４５を通じて、ブロック選択信号４９に応
答してイネーブルされる。信号４５は、ブロック選択４
９から局所的に発生した制御信号であるので、センス・
アンプ４６の駆動(clocking)，グローバル・データ・ラ
イン５６上のデータ発生，および二次増幅器４０を駆動
するために用いられる信号５０の発生は、極めて符号し
て行われる。二次増幅器制御信号発生回路４４は、それ
が含まれているブロックが選択されない場合、高インピ
ーダンス出力を与えるので、他の選択されたブロックか
らの類似のブロック制御回路は、遅延調節回路３２を介
して、二次増幅器３０をイネーブルすることができる。
二次増幅器制御信号発生回路４４は、三状態バッファを
含む出力段を有する。ラッチ１１は、アクティブなブロ
ックがない場合、センス・アンプ制御信号５１を保持す
る。センス・アンプ４６は、グローバル・データ・ライ
ン５６，５７上にデータを与える。このデータは、図１
に示すような一実施例ではマルチプレクサ２８を介して
間接的に、あるいは他の場合には直接的に二次増幅器３
０によって受信される。
調節回路４０の出力、即ち、共通クロック信号４５に応
答し、二次増幅器制御信号５０を与える。これは、図１
に示したように、遅延調節回路３２によって二次増幅器
３０をイネーブルするために用いられる。このように、
センス・アンプ４６および二次増幅器３０双方は、共通
クロック信号４５を通じて、ブロック選択信号４９に応
答してイネーブルされる。信号４５は、ブロック選択４
９から局所的に発生した制御信号であるので、センス・
アンプ４６の駆動(clocking)，グローバル・データ・ラ
イン５６上のデータ発生，および二次増幅器４０を駆動
するために用いられる信号５０の発生は、極めて符号し
て行われる。二次増幅器制御信号発生回路４４は、それ
が含まれているブロックが選択されない場合、高インピ
ーダンス出力を与えるので、他の選択されたブロックか
らの類似のブロック制御回路は、遅延調節回路３２を介
して、二次増幅器３０をイネーブルすることができる。
二次増幅器制御信号発生回路４４は、三状態バッファを
含む出力段を有する。ラッチ１１は、アクティブなブロ
ックがない場合、センス・アンプ制御信号５１を保持す
る。センス・アンプ４６は、グローバル・データ・ライ
ン５６，５７上にデータを与える。このデータは、図１
に示すような一実施例ではマルチプレクサ２８を介して
間接的に、あるいは他の場合には直接的に二次増幅器３
０によって受信される。
【００１８】集積回路１０を電気的に検査できるところ
まで処理した後に行われる電気的測定に応じて、ヒュー
ズ回路２４，３４を破断する。電気的検査は、遅延調節
回路４０および遅延調節回路３２に最適な遅延を決定す
るために用いられる。これを行うには、各メモリ・セル
からデータを信頼性高く検出する結果が得られる最短遅
延を決定する。このように、ヒューズ回路２４，３４
は、遅いビットでさえも信頼性を損なわないように選択
される。過度に遅いビットがいくつかある場合、これら
は事実上欠陥であり、遅延調節回路４０，３２のような
遅延調節回路に適正な遅延を選択する際には考慮しな
い。遅延が過剰な場合、このような遅すぎるビットは欠
陥と見なし、メモリ上で一般に使用可能な冗長性で置き
換える。ヒューズ回路２４，３４を選択することによっ
て遅延調節回路を最適化し、必要であれば冗長性を施
し、識別ヒューズ破断(identification fuse blowing)
を行った後、集積回路１０を再度検査する。
まで処理した後に行われる電気的測定に応じて、ヒュー
ズ回路２４，３４を破断する。電気的検査は、遅延調節
回路４０および遅延調節回路３２に最適な遅延を決定す
るために用いられる。これを行うには、各メモリ・セル
からデータを信頼性高く検出する結果が得られる最短遅
延を決定する。このように、ヒューズ回路２４，３４
は、遅いビットでさえも信頼性を損なわないように選択
される。過度に遅いビットがいくつかある場合、これら
は事実上欠陥であり、遅延調節回路４０，３２のような
遅延調節回路に適正な遅延を選択する際には考慮しな
い。遅延が過剰な場合、このような遅すぎるビットは欠
陥と見なし、メモリ上で一般に使用可能な冗長性で置き
換える。ヒューズ回路２４，３４を選択することによっ
て遅延調節回路を最適化し、必要であれば冗長性を施
し、識別ヒューズ破断(identification fuse blowing)
を行った後、集積回路１０を再度検査する。
【００１９】ブロック内におけるこの遅延調節回路４０
の構成は、遅延調節回路４０によって与えられる遅延に
関係して発生するその他の遅延も、非常に精度高く追跡
することを可能にする。代替案として、遅延調節回路４
０は、隣接するブロック選択回路と共用することができ
る。例えば、遅延調節回路４０を、ブロック制御回路２
１，２２で共用することができる。ヒューズ回路２４
は、プロセス変化に応じた調整が不可能な微調整のため
に利用される。例えば、各ブロックに接近して遅延調節
回路を有することにより、チップ上の単一の場所に遅延
調節回路がある場合と比較して、長い遅延および一貫性
のない遅延という問題が減少する。センス・アンプ４６
は、有効であるためには、ビット・ラインに非常に近づ
けるか、あるいは過度に遅くする必要がある。ビット・
ライン上にデータを与えるメモリ・セルの駆動能力は非
常に小さい。したがって、ブロック２１内部にあるセン
ス・アンプ４６のように、ブロック内部にあるセンス・
アンプでは、集中的な遅延調節回路では、その場所から
各ブロックまでの距離を横断しなければならない。この
ように、遅延回路からブロックまで横断する距離は、ど
のブロックが選択されたかに応じて変動する。遅延回路
を個別に備える利点の別の例として、電源の変動が整合
することがあげられる。電源電圧は、チップ内の位置に
基づいて変動する。遅延回路をブロックに近づければ、
遅延回路は、当該ブロックから離れて位置する場合より
も、そのブロックが受信する電源電圧に近い可能性が高
い電源電圧を受信することになる。同様に、遅延調節回
路３２も二次増幅器３０に接近して配置し、これら２つ
の整合度を高める。
の構成は、遅延調節回路４０によって与えられる遅延に
関係して発生するその他の遅延も、非常に精度高く追跡
することを可能にする。代替案として、遅延調節回路４
０は、隣接するブロック選択回路と共用することができ
る。例えば、遅延調節回路４０を、ブロック制御回路２
１，２２で共用することができる。ヒューズ回路２４
は、プロセス変化に応じた調整が不可能な微調整のため
に利用される。例えば、各ブロックに接近して遅延調節
回路を有することにより、チップ上の単一の場所に遅延
調節回路がある場合と比較して、長い遅延および一貫性
のない遅延という問題が減少する。センス・アンプ４６
は、有効であるためには、ビット・ラインに非常に近づ
けるか、あるいは過度に遅くする必要がある。ビット・
ライン上にデータを与えるメモリ・セルの駆動能力は非
常に小さい。したがって、ブロック２１内部にあるセン
ス・アンプ４６のように、ブロック内部にあるセンス・
アンプでは、集中的な遅延調節回路では、その場所から
各ブロックまでの距離を横断しなければならない。この
ように、遅延回路からブロックまで横断する距離は、ど
のブロックが選択されたかに応じて変動する。遅延回路
を個別に備える利点の別の例として、電源の変動が整合
することがあげられる。電源電圧は、チップ内の位置に
基づいて変動する。遅延回路をブロックに近づければ、
遅延回路は、当該ブロックから離れて位置する場合より
も、そのブロックが受信する電源電圧に近い可能性が高
い電源電圧を受信することになる。同様に、遅延調節回
路３２も二次増幅器３０に接近して配置し、これら２つ
の整合度を高める。
【００２０】電源電圧は、チップ内の位置に基づいて大
幅に変動する可能性がある。電源電圧を搬送するライン
は有限の大きさを有し、これらを通過する電流が電圧降
下を発生させるので、位置によっては電圧自体が変動す
る場合がある。したがって、ヒューズを破断させること
によってプログラム可能とし、遅延調節回路４０のよう
なプログラマブル調節回路に情報を与えるヒューズ回路
は、当該回路に接近させることによって、変動するが完
全に一致させる必要はない程度のものを調節することが
できる。これは、電源の変動を含むことができる。別の
例として、センス増幅器が使用可能な出力自体を与える
速度は、それが受ける処理に基づいて変動する。この特
性は、一般の反転器において生ずる遅延やクロック信号
を発生する論理ゲートでは調整できない場合があり、あ
るいは、ある程度調整できても、１対１には調整できな
い場合がある。したがって、変化するが一致させること
ができないパラメータ、または少なくとも完全に一致さ
せることができないパラメータは、例えば、単にヒュー
ズ回路２４をクロック回路に接近させるだけで対処する
ことができる。
幅に変動する可能性がある。電源電圧を搬送するライン
は有限の大きさを有し、これらを通過する電流が電圧降
下を発生させるので、位置によっては電圧自体が変動す
る場合がある。したがって、ヒューズを破断させること
によってプログラム可能とし、遅延調節回路４０のよう
なプログラマブル調節回路に情報を与えるヒューズ回路
は、当該回路に接近させることによって、変動するが完
全に一致させる必要はない程度のものを調節することが
できる。これは、電源の変動を含むことができる。別の
例として、センス増幅器が使用可能な出力自体を与える
速度は、それが受ける処理に基づいて変動する。この特
性は、一般の反転器において生ずる遅延やクロック信号
を発生する論理ゲートでは調整できない場合があり、あ
るいは、ある程度調整できても、１対１には調整できな
い場合がある。したがって、変化するが一致させること
ができないパラメータ、または少なくとも完全に一致さ
せることができないパラメータは、例えば、単にヒュー
ズ回路２４をクロック回路に接近させるだけで対処する
ことができる。
【００２１】最も遅いビットが、メモリの速度を決定す
る。実際の使用時には、どのビットを用いどのビットを
用いないかは、全くわからない。これら全てを仮定しな
ければならない。したがって、製造者は、最も遅いビッ
トに基づいて素子の速度を特定する。同様に、素子のオ
ペレータまたはユーザは、最も低い信頼性レベルを考慮
したクロック速度でないと動作させることはできない。
この場合、個々の回路は、いずれの所与のビットに対し
ても最高の動作速度が得られることを保証し、ヒューズ
回路は、最も遅いビットをも考慮して、最も遅いビット
が最高速度(fastest capability)で動作することを保証
する。
る。実際の使用時には、どのビットを用いどのビットを
用いないかは、全くわからない。これら全てを仮定しな
ければならない。したがって、製造者は、最も遅いビッ
トに基づいて素子の速度を特定する。同様に、素子のオ
ペレータまたはユーザは、最も低い信頼性レベルを考慮
したクロック速度でないと動作させることはできない。
この場合、個々の回路は、いずれの所与のビットに対し
ても最高の動作速度が得られることを保証し、ヒューズ
回路は、最も遅いビットをも考慮して、最も遅いビット
が最高速度(fastest capability)で動作することを保証
する。
【００２２】このように、信頼性の高い検出のために十
分な信号を発生するように遅延を与え、センス・アンプ
および二次増幅器の最適化を図るのであるが、それ以上
に長い遅延時間は不要である。これは、クロック遅延回
路を、これらの遅延によって駆動されている回路に接近
させることによって達成される。これらの遅延をプログ
ラムするためには、単一のヒューズ回路が効果的であ
る。何故なら、最悪の場合とは素子の速度に関する判定
の問題であり、最も遅い場合の速度を最適化するには、
単一のヒューズ回路で十分であるからである。速いビッ
トはその最高速度では動作しないが、これでは、素子の
有用性を全く改善しない。この場合、遅延に関係する情
報を全体的かつ継続的に伝達することによって、遅延回
路が、遅延情報を受信した後に、遅延すべき信号全てを
受信するように構成する。こうすれば、遅延情報の伝達
に伴う遅延は発生しない。つまり、タイミングの問題
は、典型的に、種々の位置にある他の回路に情報を与え
ることを単一の回路に行わせる場合に生じるのであり、
これはヒューズ回路の配置に関する問題ではない。
分な信号を発生するように遅延を与え、センス・アンプ
および二次増幅器の最適化を図るのであるが、それ以上
に長い遅延時間は不要である。これは、クロック遅延回
路を、これらの遅延によって駆動されている回路に接近
させることによって達成される。これらの遅延をプログ
ラムするためには、単一のヒューズ回路が効果的であ
る。何故なら、最悪の場合とは素子の速度に関する判定
の問題であり、最も遅い場合の速度を最適化するには、
単一のヒューズ回路で十分であるからである。速いビッ
トはその最高速度では動作しないが、これでは、素子の
有用性を全く改善しない。この場合、遅延に関係する情
報を全体的かつ継続的に伝達することによって、遅延回
路が、遅延情報を受信した後に、遅延すべき信号全てを
受信するように構成する。こうすれば、遅延情報の伝達
に伴う遅延は発生しない。つまり、タイミングの問題
は、典型的に、種々の位置にある他の回路に情報を与え
ることを単一の回路に行わせる場合に生じるのであり、
これはヒューズ回路の配置に関する問題ではない。
【００２３】センス・アンプ４６および二次増幅器３０
は各々、ダイナミック増幅器として知られている種類の
ものである。センス・アンプ４６は、センス・アンプ制
御信号４３によって駆動されるので、必要以上に遅くな
らないが、信頼性あるデータのラッチを保証する程度の
長さである。同様に、二次増幅器３０は、同じ検討事項
を念頭に入れて駆動される。この場合、二次増幅器３０
は、例えば、ブロック１７によってグローバル・データ
・ライン５６に与えられているデータが、二次増幅器３
０をイネーブルする時点では十分に発生していない場
合、オンになるのが早すぎる可能性がある。遅延調節回
路３２は、二次増幅器３０に接近して配置され、ブロッ
ク制御回路はブロック１７に接近して配置されている。
したがって、ブロック１７から二次増幅器３０へ伝えら
れるグローバル・ライン５６上の遅延は、クロック制御
回路２１から遅延調節回路３２へ伝えられるライン１２
上の遅延と一致する。この一致によって、その入力を受
信する遅延調節回路３２と、グローバル・データ・ライ
ン５６上のデータを受信する二次増幅器３０との間で、
信号発生遅延の一貫性が非常に高くなる。また、増幅器
制御信号５０およびセンス・アンプ制御信号４３は双方
共、共通信号、即ち、ブロック選択４９から発生される
ので、グローバル・データ・ライン５６上に与えられる
データとライン１２上に与えられる二次増幅器制御信号
との関係を一層密接にするという利点がある。
は各々、ダイナミック増幅器として知られている種類の
ものである。センス・アンプ４６は、センス・アンプ制
御信号４３によって駆動されるので、必要以上に遅くな
らないが、信頼性あるデータのラッチを保証する程度の
長さである。同様に、二次増幅器３０は、同じ検討事項
を念頭に入れて駆動される。この場合、二次増幅器３０
は、例えば、ブロック１７によってグローバル・データ
・ライン５６に与えられているデータが、二次増幅器３
０をイネーブルする時点では十分に発生していない場
合、オンになるのが早すぎる可能性がある。遅延調節回
路３２は、二次増幅器３０に接近して配置され、ブロッ
ク制御回路はブロック１７に接近して配置されている。
したがって、ブロック１７から二次増幅器３０へ伝えら
れるグローバル・ライン５６上の遅延は、クロック制御
回路２１から遅延調節回路３２へ伝えられるライン１２
上の遅延と一致する。この一致によって、その入力を受
信する遅延調節回路３２と、グローバル・データ・ライ
ン５６上のデータを受信する二次増幅器３０との間で、
信号発生遅延の一貫性が非常に高くなる。また、増幅器
制御信号５０およびセンス・アンプ制御信号４３は双方
共、共通信号、即ち、ブロック選択４９から発生される
ので、グローバル・データ・ライン５６上に与えられる
データとライン１２上に与えられる二次増幅器制御信号
との関係を一層密接にするという利点がある。
【００２４】ヒューズ回路３４は、ヒューズ回路２４と
同様に最適化される。最悪条件を知るために測定を行
い、ヒューズ回路３４がこの情報を遅延調節回路３２に
与えることによって、二次増幅器３０をイネーブルする
遅延を、信頼性のある動作のためには必要なだけ長くす
るが、最高速度動作のためには可能な限り短くする。ヒ
ューズ回路３４は、二次増幅器３０の動作に関する最悪
条件に対して選択されるが、各オクタントはそれ自体の
二次増幅器を有することができる。ヒューズ回路３４
は、各二次増幅器毎に遅延を選択する。しかしながら、
チップの動作は、二次増幅器３０のような二次増幅器の
最も遅い動作より速く行うことができないので、各二次
増幅器毎に単一のヒューズ回路集合を有することによっ
て、速度上の不利が生ずることはない。何故なら、ヒュ
ーズ回路３４は最も遅い場合を最適化するためである。
センス増幅器４６および二次増幅器３０をイネーブルす
るタイミングを改善することによって、高速動作を与え
つつ、電力節約という利点のあるダイナミック増幅器を
実施することが可能となる。
同様に最適化される。最悪条件を知るために測定を行
い、ヒューズ回路３４がこの情報を遅延調節回路３２に
与えることによって、二次増幅器３０をイネーブルする
遅延を、信頼性のある動作のためには必要なだけ長くす
るが、最高速度動作のためには可能な限り短くする。ヒ
ューズ回路３４は、二次増幅器３０の動作に関する最悪
条件に対して選択されるが、各オクタントはそれ自体の
二次増幅器を有することができる。ヒューズ回路３４
は、各二次増幅器毎に遅延を選択する。しかしながら、
チップの動作は、二次増幅器３０のような二次増幅器の
最も遅い動作より速く行うことができないので、各二次
増幅器毎に単一のヒューズ回路集合を有することによっ
て、速度上の不利が生ずることはない。何故なら、ヒュ
ーズ回路３４は最も遅い場合を最適化するためである。
センス増幅器４６および二次増幅器３０をイネーブルす
るタイミングを改善することによって、高速動作を与え
つつ、電力節約という利点のあるダイナミック増幅器を
実施することが可能となる。
【００２５】図３に、遅延調節回路４０として用いる遅
延回路を示す。この回路には、４つの異なる遅延があ
り、これらは、徐々に増大するように互いに比率が決め
られている。この場合、所定の遅延１０３を基準遅延と
仮定し、図３には、括弧を付けて（１）の遅延と示す。
所定の遅延１０２は、所定の遅延１０３の２倍の遅延
（２）を有し、所定の遅延１０１は、所定の遅延１０３
の４倍の遅延（４）を有し、所定の遅延１００は、所定
の遅延の８倍の遅延（８）を有する。入来するのは４つ
の二進ビットであるので、これら４つのビットに応じて
これら４つの遅延を選択し、０から１５までのあらゆる
遅延量を選択できるように配列する。これは、４つの二
進ビットから１６個の選択肢全てが得られることを考慮
したものである。
延回路を示す。この回路には、４つの異なる遅延があ
り、これらは、徐々に増大するように互いに比率が決め
られている。この場合、所定の遅延１０３を基準遅延と
仮定し、図３には、括弧を付けて（１）の遅延と示す。
所定の遅延１０２は、所定の遅延１０３の２倍の遅延
（２）を有し、所定の遅延１０１は、所定の遅延１０３
の４倍の遅延（４）を有し、所定の遅延１００は、所定
の遅延の８倍の遅延（８）を有する。入来するのは４つ
の二進ビットであるので、これら４つのビットに応じて
これら４つの遅延を選択し、０から１５までのあらゆる
遅延量を選択できるように配列する。これは、４つの二
進ビットから１６個の選択肢全てが得られることを考慮
したものである。
【００２６】その動作としては、所定の遅延１００，１
０１，１０２，１０３のいずれでも、迂回したり、ある
いはあらゆる組み合わせで用いることができる。遅延１
００，１０１，１０２，１０３は、それぞれ、二進信号
１２２，１２３，１２４，１２５に対応する。特定の二
進信号が論理ハイになると、対応する遅延がイネーブル
される。例えば、論理ハイ状態の二進信号１２２，１２
４および論理ロー状態の二進信号１２３，１２５を印加
することによって、１０の遅延を得ることができる。こ
れは、所定の遅延１００および所定の遅延１０２を通過
し、一方所定の遅延１０１および所定の遅延１０３を迂
回するという効果を有する。２の乗数とし、遅延間にト
ライ・ステータブル・ドライバを用いることによって、
これらの遅延は、０から１５まで線形に全ての選択肢を
与える。また、これは、デコード回路を遅延経路に一体
化し、その結果面積が比較的小さくなるので、コンパク
トである。この種のプログラマブル遅延は、このような
面で有利であるが、必須ではない。遅延調節回路４０の
代わりに、当技術分野において既知のその他の種類のプ
ログラマブル遅延を用いることも可能である。
０１，１０２，１０３のいずれでも、迂回したり、ある
いはあらゆる組み合わせで用いることができる。遅延１
００，１０１，１０２，１０３は、それぞれ、二進信号
１２２，１２３，１２４，１２５に対応する。特定の二
進信号が論理ハイになると、対応する遅延がイネーブル
される。例えば、論理ハイ状態の二進信号１２２，１２
４および論理ロー状態の二進信号１２３，１２５を印加
することによって、１０の遅延を得ることができる。こ
れは、所定の遅延１００および所定の遅延１０２を通過
し、一方所定の遅延１０１および所定の遅延１０３を迂
回するという効果を有する。２の乗数とし、遅延間にト
ライ・ステータブル・ドライバを用いることによって、
これらの遅延は、０から１５まで線形に全ての選択肢を
与える。また、これは、デコード回路を遅延経路に一体
化し、その結果面積が比較的小さくなるので、コンパク
トである。この種のプログラマブル遅延は、このような
面で有利であるが、必須ではない。遅延調節回路４０の
代わりに、当技術分野において既知のその他の種類のプ
ログラマブル遅延を用いることも可能である。
【００２７】二進の１，２，４，８の手法以外にも、遅
延の比率を選択するためには、他の選択肢も使用可能で
ある。ビット選択に基づいて非線形遅延を用いる状況も
あり得る。選択が大量の遅延または殆ど無遅延となる状
況もあり得るが、双方の場合、微調整は必要である。こ
のような場合、所定の遅延１００を、大きな遅延が望ま
れる場合の遅延の推定値である、比較的大きな値に選択
することができる。他の遅延は、同じ１，２，４の関係
のまま残しておけば、大きな遅延の場合またはほぼ０の
遅延の場合のいずれにも、細かい解像度に対応する。い
ずれにしても、更に有用で、１２２，１２３，１２４，
１２５上の二進入力によって選択可能な、他の遅延の組
み合わせもあり得る。
延の比率を選択するためには、他の選択肢も使用可能で
ある。ビット選択に基づいて非線形遅延を用いる状況も
あり得る。選択が大量の遅延または殆ど無遅延となる状
況もあり得るが、双方の場合、微調整は必要である。こ
のような場合、所定の遅延１００を、大きな遅延が望ま
れる場合の遅延の推定値である、比較的大きな値に選択
することができる。他の遅延は、同じ１，２，４の関係
のまま残しておけば、大きな遅延の場合またはほぼ０の
遅延の場合のいずれにも、細かい解像度に対応する。い
ずれにしても、更に有用で、１２２，１２３，１２４，
１２５上の二進入力によって選択可能な、他の遅延の組
み合わせもあり得る。
【００２８】図４は、プリチャージ信号を受信するセン
ス・アンプ４６を示す。プリチャージ信号は、論理ロー
状態において、トランジスタ２０２，２０４をイネーブ
ルし、ローカル・データ・ライン６１，６２を、ＶＤＤ
上にある電圧までプリチャージする。ローカル・データ
・ライン６１（ＬＤＬＢ，ローカル・データ・ライン・
バー）は、相補データ・ラインとして示されている。ロ
ーカル・データ・ライン６２（ＬＤＬ）は、真のデータ
・ラインである。プリチャージ信号２００は、論理ロー
でアクティブとなる。何故なら、これは、ローカル・デ
ータ・ライン６１，６２を論理ハイにプリチャージさせ
る状態であるからである。プリチャージ信号２００がロ
ーカル・データ・ライン６１，６２をプリチャージする
のと同時に、等化回路２６がグローバル・データ・ライ
ン５６，５７をＶＤＤに等化する。ローカル・データ・
ライン６１，６２が論理ハイになると、トランジスタ２
１６，２１８はディゼーブルされる。読み取りの開始時
に、プリチャージ信号２００はディゼーブルされるの
で、ローカル・データ・ライン６１，６２は、これらの
ラインに伴う容量およびこれらに結合されたトランジス
タ・ノードの容量によって、論理ハイ状態に保持され
る。読み取りプロセスが開始すると、ビット・ラインは
データを発生し始め、列デコーダ４７のような列デコー
ダは、選択したビット・ライン対をローカル・データ・
ライン６１，６２に結合する。ローカル・データ・ライ
ン６１，６２上に信号を十分発生した後、センス・アン
プ・イネーブル信号２０１がイネーブルされ、トランジ
スタ２１４が導通状態となる。これは、トランジスタ２
０６，２０８，２１０，２１２をイネーブルすることに
よって、センス・アンプ４６をイネーブルし、ローカル
・データ・ライン６１，６２上に与えられたデータを増
幅し始め、ラッチする効果がある。この例において、ロ
ーカル・データ・ライン６１，６２が、それぞれ、論理
ロー状態および論理ハイ状態で表される情報を受信する
と仮定する。かかる場合、トランジスタ２１８は非導通
状態のままであり、トランジスタ２１６は導通状態とな
る。トランジスタ２１６が導通状態にある間、グローバ
ル・データ・ライン５６上の電圧は、トランジスタ２１
６を通過してアースに流れる電流のために減少してい
く。グローバル・データ・ライン５６上の電圧は、トラ
ンジスタ２１６が非導通状態になるまで、降下し続け
る。トランジスタ２１６が非導通状態になるのは、グロ
ーバル・データ・ラインが十分に降下し、トランジスタ
２１６のスレシホルド電圧をもはや超過しなくなった後
である。トランジスタ２１６のスレシホルド電圧は、ト
ランジスタ２１６のソースによる基板効果(body effec
t)によって影響を受ける。したがって、グローバル・デ
ータ・ライン５６とローカル・データ・ライン６１との
間の電圧差は、Ｐチャネル・トランジスタの通常のスレ
シホルド電圧に基板効果によって加算される量を加えた
大きさとなる。
ス・アンプ４６を示す。プリチャージ信号は、論理ロー
状態において、トランジスタ２０２，２０４をイネーブ
ルし、ローカル・データ・ライン６１，６２を、ＶＤＤ
上にある電圧までプリチャージする。ローカル・データ
・ライン６１（ＬＤＬＢ，ローカル・データ・ライン・
バー）は、相補データ・ラインとして示されている。ロ
ーカル・データ・ライン６２（ＬＤＬ）は、真のデータ
・ラインである。プリチャージ信号２００は、論理ロー
でアクティブとなる。何故なら、これは、ローカル・デ
ータ・ライン６１，６２を論理ハイにプリチャージさせ
る状態であるからである。プリチャージ信号２００がロ
ーカル・データ・ライン６１，６２をプリチャージする
のと同時に、等化回路２６がグローバル・データ・ライ
ン５６，５７をＶＤＤに等化する。ローカル・データ・
ライン６１，６２が論理ハイになると、トランジスタ２
１６，２１８はディゼーブルされる。読み取りの開始時
に、プリチャージ信号２００はディゼーブルされるの
で、ローカル・データ・ライン６１，６２は、これらの
ラインに伴う容量およびこれらに結合されたトランジス
タ・ノードの容量によって、論理ハイ状態に保持され
る。読み取りプロセスが開始すると、ビット・ラインは
データを発生し始め、列デコーダ４７のような列デコー
ダは、選択したビット・ライン対をローカル・データ・
ライン６１，６２に結合する。ローカル・データ・ライ
ン６１，６２上に信号を十分発生した後、センス・アン
プ・イネーブル信号２０１がイネーブルされ、トランジ
スタ２１４が導通状態となる。これは、トランジスタ２
０６，２０８，２１０，２１２をイネーブルすることに
よって、センス・アンプ４６をイネーブルし、ローカル
・データ・ライン６１，６２上に与えられたデータを増
幅し始め、ラッチする効果がある。この例において、ロ
ーカル・データ・ライン６１，６２が、それぞれ、論理
ロー状態および論理ハイ状態で表される情報を受信する
と仮定する。かかる場合、トランジスタ２１８は非導通
状態のままであり、トランジスタ２１６は導通状態とな
る。トランジスタ２１６が導通状態にある間、グローバ
ル・データ・ライン５６上の電圧は、トランジスタ２１
６を通過してアースに流れる電流のために減少してい
く。グローバル・データ・ライン５６上の電圧は、トラ
ンジスタ２１６が非導通状態になるまで、降下し続け
る。トランジスタ２１６が非導通状態になるのは、グロ
ーバル・データ・ラインが十分に降下し、トランジスタ
２１６のスレシホルド電圧をもはや超過しなくなった後
である。トランジスタ２１６のスレシホルド電圧は、ト
ランジスタ２１６のソースによる基板効果(body effec
t)によって影響を受ける。したがって、グローバル・デ
ータ・ライン５６とローカル・データ・ライン６１との
間の電圧差は、Ｐチャネル・トランジスタの通常のスレ
シホルド電圧に基板効果によって加算される量を加えた
大きさとなる。
【００２９】グローバル・データ・ライン５７は不変の
ままである。したがって、グローバル・データ・ライン
５６とグローバル・データ・ライン５７との間に電圧差
が確立するが、この電圧は、ＶＤＤとトランジスタ１６
のスレシホルド電圧に基板効果を加えた値との差に制限
される。この種の増幅器の利点は、この差が比較的小さ
く保たれるが、二次増幅器３０による素早い検出には十
分であるということにある。グローバル・データ・ライ
ン５６，５７が比較的長く、しがたって容量が大きい場
合、この電圧差は、次の読み取りのための準備を促進
し、プリチャージに要する時間が短縮する。二次増幅器
３０はダイナミック増幅器であるので、この比較的小さ
な差を検出し、グローバル・データ・ライン５６から与
えられるデータをラッチすることができる。しかしなが
ら、主要な利点は電流を節約することである。何故な
ら、これらのアクセスは、この場合、恐らく３ナノ秒離
れて発生するので、グローバル・データ・ライン５６，
５７の大きな容量に流れ込むこの電荷量が大量となるか
らである。
ままである。したがって、グローバル・データ・ライン
５６とグローバル・データ・ライン５７との間に電圧差
が確立するが、この電圧は、ＶＤＤとトランジスタ１６
のスレシホルド電圧に基板効果を加えた値との差に制限
される。この種の増幅器の利点は、この差が比較的小さ
く保たれるが、二次増幅器３０による素早い検出には十
分であるということにある。グローバル・データ・ライ
ン５６，５７が比較的長く、しがたって容量が大きい場
合、この電圧差は、次の読み取りのための準備を促進
し、プリチャージに要する時間が短縮する。二次増幅器
３０はダイナミック増幅器であるので、この比較的小さ
な差を検出し、グローバル・データ・ライン５６から与
えられるデータをラッチすることができる。しかしなが
ら、主要な利点は電流を節約することである。何故な
ら、これらのアクセスは、この場合、恐らく３ナノ秒離
れて発生するので、グローバル・データ・ライン５６，
５７の大きな容量に流れ込むこの電荷量が大量となるか
らである。
【００３０】センス・アンプ・イネーブル信号２０１
は、センス・アンプ４６の動作を最適化するためには重
要なタイミング信号である。これは、遅延調節回路４０
によって正確に遅延され、ヒューズ回路２４が与える遅
延選択信号４７によってプログラムされる信号である。
信号４７は、遅延調節回路４０のような遅延調節回路に
遅延情報を全体的に与え、ブロック選択信号４９に応答
して、共通クロック信号４５の正確なイネーブリング(e
nabling)を局所的に遅延させる。一方、正確に発生する
共通クロック信号４５は、正確にセンス・アンプ・イネ
ーブル信号２０１を発生する。また、共通信号４５は、
グローバル・データ・ライン５６上のデータの発生をラ
イン１２上の二次増幅器信号５０の発生と一致させるよ
うに、二次増幅器信号５０を発生する。
は、センス・アンプ４６の動作を最適化するためには重
要なタイミング信号である。これは、遅延調節回路４０
によって正確に遅延され、ヒューズ回路２４が与える遅
延選択信号４７によってプログラムされる信号である。
信号４７は、遅延調節回路４０のような遅延調節回路に
遅延情報を全体的に与え、ブロック選択信号４９に応答
して、共通クロック信号４５の正確なイネーブリング(e
nabling)を局所的に遅延させる。一方、正確に発生する
共通クロック信号４５は、正確にセンス・アンプ・イネ
ーブル信号２０１を発生する。また、共通信号４５は、
グローバル・データ・ライン５６上のデータの発生をラ
イン１２上の二次増幅器信号５０の発生と一致させるよ
うに、二次増幅器信号５０を発生する。
【図１】本発明の一実施例によるメモリのブロック図。
【図２】図１のメモリの選択部分のブロック図。
【図３】図２に示す選択部分の一部の論理図。
【図４】本発明の一実施例によるセンス・アンプの回路
図。
図。
１０ 集積回路 １３，１４ アレイ １７，１８ ブロック ２１，２２ ブロック制御回路 ２４ ヒューズ回路 ２６ 等化回路 ２８ マルチプレクサ ３０ 二次増幅器 ３２ 遅延調節可回路 ３４ ヒューズ回路 ３６ 出力回路 ４０ 遅延調節回路 ４２ センス・アンプ制御信号発生回路 ４４ 二次増幅器制御信号発生回路 ４６ センス・アンプ ４７ 列デコーダ ４８ メモリ・セル ７０ ブロック ７２ ブロック制御回路 ７４ グローバル・データ・ライン ７６ 二次増幅器 ７８ 出力回路 ８０ 遅延調節回路 １００〜１０３ 遅延回路 １０４ ＮＡＮＤゲート １１０〜１１７ トライ・ステータブル・バッファ １１８〜１２１ 反転器 ２０２，２０４，２０６，２０８ Ｐチャネル・トラ
ンジスタ ２１０，２１０，２１０，２１６，２１８ Ｎチャネ
ル・トランジスタ
ンジスタ ２１０，２１０，２１０，２１６，２１８ Ｎチャネ
ル・トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・アール・ワイアー アメリカ合衆国テキサス州オースチン、ラ イトウッド・ループ9307 (72)発明者 リチャード・ワイ・ウォン アメリカ合衆国テキサス州オースチン、ド ライ・ウェルス・ロード5306 Ｆターム(参考） 5B024 AA15 BA09 BA21 BA29 CA15
Claims (3)
- 【請求項１】集積回路であって：遅延を指示する選択信
号を与える出力を有する選択回路；および前記選択回路
の出力に結合されたプログラム入力を各々が有する複数
のプログラマブル遅延回路；から成ることを特徴とする
集積回路。 - 【請求項２】メモリであって：メモリ・セルのブロック
から成る複数のアレイ；前記メモリ・セルのブロック内
に位置し、前記メモリ・セルの論理状態を検出し、イネ
ーブルされたことに応答して、前記メモリ・セルの論理
状態を表す信号を与える出力を有する複数のセンス・ア
ンプ；前記センス・アンプの出力に結合されたグローバ
ル・データ・ライン；遅延選択値を与える出力を有する
第１遅延選択回路；および前記センス・アンプをイネー
ブルするプログラマブル遅延回路であって、各々プログ
マブル遅延回路は前記第１遅延選択回路の出力に結合さ
れたプログラム入力を有するプログラマブル遅延回路；
から成ることを特徴とするメモリ。 - 【請求項３】メモリであって：メモリ・セルのブロック
から成る複数のアレイ；前記メモリ・セルのブロックの
内第１ブロック内に位置し、データ・ラインに結合さ
れ、イネーブル入力を有するセンス・アンプ；前記デー
タ・ラインに結合された二次増幅器；出力を有する第１
遅延選択回路；および前記第１遅延選択回路の出力に結
合されたプログラム入力と、前記センス・アンプの入力
に結合された出力とを有する第１プログラマブル遅延回
路；から成ることを特徴とするメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/259,454 US6111796A (en) | 1999-03-01 | 1999-03-01 | Programmable delay control for sense amplifiers in a memory |
| US259454 | 1999-03-01 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009230720A Division JP4903847B2 (ja) | 1999-03-01 | 2009-10-02 | プログラマブル遅延制御機能を有する集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000251472A true JP2000251472A (ja) | 2000-09-14 |
| JP4445074B2 JP4445074B2 (ja) | 2010-04-07 |
Family
ID=22985023
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27631799A Expired - Lifetime JP4445074B2 (ja) | 1999-03-01 | 1999-09-29 | プログラマブル遅延制御機能を有する集積回路 |
| JP2009230720A Expired - Lifetime JP4903847B2 (ja) | 1999-03-01 | 2009-10-02 | プログラマブル遅延制御機能を有する集積回路 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009230720A Expired - Lifetime JP4903847B2 (ja) | 1999-03-01 | 2009-10-02 | プログラマブル遅延制御機能を有する集積回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6111796A (ja) |
| EP (3) | EP1033721B1 (ja) |
| JP (2) | JP4445074B2 (ja) |
| KR (1) | KR100665484B1 (ja) |
| CN (1) | CN1265509B (ja) |
| DE (1) | DE69942354D1 (ja) |
| SG (2) | SG100732A1 (ja) |
| TW (1) | TW440869B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877100B1 (en) * | 2000-08-25 | 2005-04-05 | Micron Technology, Inc. | Adjustable timing circuit of an integrated circuit by selecting and moving clock edges based on a signal propagation time stored in a programmable non-volatile fuse circuit |
| JP2011228799A (ja) * | 2010-04-15 | 2011-11-10 | Fujitsu Ltd | 受信回路 |
| US8295105B2 (en) | 2009-04-15 | 2012-10-23 | International Business Machines Corporation | Semiconductor memory device |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6438043B2 (en) * | 1998-09-02 | 2002-08-20 | Micron Technology, Inc. | Adjustable I/O timing from externally applied voltage |
| US6111796A (en) * | 1999-03-01 | 2000-08-29 | Motorola, Inc. | Programmable delay control for sense amplifiers in a memory |
| KR100389916B1 (ko) * | 2000-08-28 | 2003-07-04 | 삼성전자주식회사 | 메모리 모듈 및 메모리 컨트롤러 |
| DE10126312B4 (de) * | 2001-05-30 | 2015-10-22 | Infineon Technologies Ag | Halbleiterspeicher mit einem Signalpfad |
| US6721221B2 (en) * | 2001-06-08 | 2004-04-13 | Micron Technology, Inc. | Sense amplifier and architecture for open digit arrays |
| US6538932B2 (en) * | 2001-06-13 | 2003-03-25 | International Business Machines Corporation | Timing circuit and method for a compilable DRAM |
| JP3723477B2 (ja) * | 2001-09-06 | 2005-12-07 | 松下電器産業株式会社 | 半導体記憶装置 |
| KR100408420B1 (ko) * | 2002-01-09 | 2003-12-03 | 삼성전자주식회사 | 감지증폭기의 센싱속도를 향상시킬 수 있는 반도체메모리장치의 감지증폭기 구동회로 |
| US6947608B2 (en) * | 2002-01-25 | 2005-09-20 | Kabushiki Kaisha Toshiba | Equalizing circuit and method, and image processing circuit and method |
| US6762961B2 (en) | 2002-04-16 | 2004-07-13 | Sun Microsystems, Inc. | Variable delay compensation for data-dependent mismatch in characteristic of opposing devices of a sense amplifier |
| US7080275B2 (en) * | 2002-08-12 | 2006-07-18 | Micron Technology, Inc. | Method and apparatus using parasitic capacitance for synchronizing signals a device |
| US7177201B1 (en) | 2003-09-17 | 2007-02-13 | Sun Microsystems, Inc. | Negative bias temperature instability (NBTI) preconditioning of matched devices |
| CN1951010A (zh) * | 2003-10-10 | 2007-04-18 | 爱特梅尔股份有限公司 | 可选择延迟的脉冲发生器 |
| US7164612B1 (en) | 2003-10-10 | 2007-01-16 | Sun Microsystems, Inc. | Test circuit for measuring sense amplifier and memory mismatches |
| US7020035B1 (en) | 2003-10-10 | 2006-03-28 | Sun Microsystems, Inc. | Measuring and correcting sense amplifier and memory mismatches using NBTI |
| US6914467B2 (en) * | 2003-12-04 | 2005-07-05 | International Business Machines Corporation | Dual edge programmable delay unit |
| DE102004015868A1 (de) * | 2004-03-31 | 2005-10-27 | Micron Technology, Inc. | Rekonstruktion der Signalzeitgebung in integrierten Schaltungen |
| US20110126073A1 (en) * | 2004-04-29 | 2011-05-26 | Nieuwland Andre K | Error Correction in an Electronic Circuit |
| US6958943B1 (en) | 2004-05-12 | 2005-10-25 | International Business Machines Corporation | Programmable sense amplifier timing generator |
| US7222224B2 (en) * | 2004-05-21 | 2007-05-22 | Rambus Inc. | System and method for improving performance in computer memory systems supporting multiple memory access latencies |
| KR100555568B1 (ko) * | 2004-08-03 | 2006-03-03 | 삼성전자주식회사 | 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치 |
| US7157952B2 (en) * | 2004-08-20 | 2007-01-02 | L-3 Integrated Systems Company | Systems and methods for implementing delay line circuitry |
| EP1630815B1 (en) * | 2004-08-24 | 2011-10-05 | Infineon Technologies AG | Memory circuit with supply voltage flexibility and supply voltage adapted performance |
| KR100613073B1 (ko) | 2004-09-21 | 2006-08-16 | 주식회사 하이닉스반도체 | 센스 앰프 오버드라이브 회로 |
| KR100609621B1 (ko) | 2005-07-19 | 2006-08-08 | 삼성전자주식회사 | 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치 |
| US7215585B2 (en) * | 2005-09-01 | 2007-05-08 | Micron Technology, Inc. | Method and apparatus for synchronizing data from memory arrays |
| US7158432B1 (en) * | 2005-09-01 | 2007-01-02 | Freescale Semiconductor, Inc. | Memory with robust data sensing and method for sensing data |
| US8077533B2 (en) | 2006-01-23 | 2011-12-13 | Freescale Semiconductor, Inc. | Memory and method for sensing data in a memory using complementary sensing scheme |
| US7339842B1 (en) * | 2006-08-16 | 2008-03-04 | Arm Limited | Timing control for sense amplifiers in a memory circuit |
| KR100761381B1 (ko) * | 2006-09-06 | 2007-09-27 | 주식회사 하이닉스반도체 | 비트라인 센스앰프 미스매치판단이 가능한 메모리장치. |
| KR100824779B1 (ko) * | 2007-01-11 | 2008-04-24 | 삼성전자주식회사 | 반도체 메모리 장치의 데이터 출력 경로 및 데이터 출력방법 |
| KR100889311B1 (ko) * | 2007-02-23 | 2009-03-18 | 주식회사 하이닉스반도체 | 비트라인 감지증폭기를 포함하는 반도체메모리소자 |
| KR20110025487A (ko) * | 2009-09-04 | 2011-03-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US9201096B2 (en) | 2010-09-08 | 2015-12-01 | Dcg Systems, Inc. | Laser-assisted device alteration using synchronized laser pulses |
| JP5579580B2 (ja) * | 2010-11-12 | 2014-08-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| US8400852B2 (en) * | 2011-03-04 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit with remote amplifier |
| US8467254B2 (en) * | 2011-09-25 | 2013-06-18 | Nanya Technology Corporation | Memory apparatus |
| US8879303B2 (en) * | 2013-01-03 | 2014-11-04 | Lsi Corporation | Pre-charge tracking of global read lines in high speed SRAM |
| US11209985B2 (en) * | 2019-04-23 | 2021-12-28 | Macronix International Co., Ltd. | Input/output delay optimization method, electronic system and memory device using the same |
| CN112069768A (zh) * | 2020-09-08 | 2020-12-11 | 天津飞腾信息技术有限公司 | 一种针对双端口sram输入输出延时优化的方法 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244494A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体記憶装置 |
| US5028824A (en) * | 1989-05-05 | 1991-07-02 | Harris Corporation | Programmable delay circuit |
| JPH03225849A (ja) * | 1990-01-30 | 1991-10-04 | Nec Corp | 半導体装置 |
| DE4118804C2 (de) * | 1990-06-08 | 1996-01-04 | Toshiba Kawasaki Kk | Serienzugriff-Speicheranordnung |
| US5204559A (en) * | 1991-01-23 | 1993-04-20 | Vitesse Semiconductor Corporation | Method and apparatus for controlling clock skew |
| US5321661A (en) * | 1991-11-20 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Self-refreshing memory with on-chip timer test circuit |
| JP2982928B2 (ja) * | 1992-04-01 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0668591B1 (en) * | 1994-02-18 | 1999-10-20 | STMicroelectronics S.r.l. | Read timing method and circuit for nonvolatile memories |
| DE69424523T2 (de) * | 1994-02-18 | 2001-01-18 | St Microelectronics Srl | Inneres Taktsteuerungsverfahren und Schaltung für programmierbare Speichern |
| JPH07264021A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 信号遅延回路及びプログラム可能な遅延回路 |
| KR0122108B1 (ko) * | 1994-06-10 | 1997-12-05 | 윤종용 | 반도체 메모리 장치의 비트라인 센싱회로 및 그 방법 |
| DE69526419T2 (de) * | 1994-12-20 | 2002-11-21 | Nec Corp | Zeitverzögerungsschaltung |
| JPH0973782A (ja) * | 1995-09-07 | 1997-03-18 | Fujitsu Ltd | 半導体記憶装置 |
| US5933032A (en) * | 1995-12-29 | 1999-08-03 | Cypress Semiconductor Corp. | Apparatus and method for generating a pulse signal |
| JP3986578B2 (ja) * | 1996-01-17 | 2007-10-03 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JPH1050063A (ja) * | 1996-07-30 | 1998-02-20 | Nec Corp | 半導体メモリ |
| TW340262B (en) * | 1996-08-13 | 1998-09-11 | Fujitsu Ltd | Semiconductor device, system consisting of semiconductor devices and digital delay circuit |
| JPH1064275A (ja) * | 1996-08-27 | 1998-03-06 | Nkk Corp | 遅延回路、ａｔｄパルス発生回路、及びそれを用いた半導体記憶装置 |
| JPH1083677A (ja) * | 1996-09-09 | 1998-03-31 | Hitachi Ltd | 半導体記憶装置及び半導体集積回路 |
| TW353176B (en) * | 1996-09-20 | 1999-02-21 | Hitachi Ltd | A semiconductor device capable of holding signals independent of the pulse width of an external clock and a computer system including the semiconductor |
| JPH10334665A (ja) * | 1997-05-30 | 1998-12-18 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
| US6009501A (en) * | 1997-06-18 | 1999-12-28 | Micron Technology, Inc. | Method and apparatus for local control signal generation in a memory device |
| US5978286A (en) * | 1999-03-01 | 1999-11-02 | Motorola, Inc. | Timing control of amplifiers in a memory |
| US6031775A (en) * | 1999-03-01 | 2000-02-29 | Motorola Inc. | Dynamic sense amplifier in a memory capable of limiting the voltage swing on high-capacitance global data lines |
| US6111796A (en) * | 1999-03-01 | 2000-08-29 | Motorola, Inc. | Programmable delay control for sense amplifiers in a memory |
-
1999
- 1999-03-01 US US09/259,454 patent/US6111796A/en not_active Expired - Lifetime
- 1999-09-15 SG SG200103540A patent/SG100732A1/en unknown
- 1999-09-15 SG SG9904489A patent/SG103248A1/en unknown
- 1999-09-20 EP EP99118540.6A patent/EP1033721B1/en not_active Expired - Lifetime
- 1999-09-20 DE DE69942354T patent/DE69942354D1/de not_active Expired - Lifetime
- 1999-09-20 EP EP06125238A patent/EP1770708B1/en not_active Expired - Lifetime
- 1999-09-20 EP EP06125239A patent/EP1770710B1/en not_active Expired - Lifetime
- 1999-09-27 KR KR1019990041318A patent/KR100665484B1/ko active IP Right Grant
- 1999-09-29 JP JP27631799A patent/JP4445074B2/ja not_active Expired - Lifetime
- 1999-09-30 TW TW088116845A patent/TW440869B/zh not_active IP Right Cessation
- 1999-10-21 CN CN99123118XA patent/CN1265509B/zh not_active Expired - Lifetime
-
2000
- 2000-04-06 US US09/543,532 patent/US6385101B1/en not_active Expired - Lifetime
-
2009
- 2009-10-02 JP JP2009230720A patent/JP4903847B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6877100B1 (en) * | 2000-08-25 | 2005-04-05 | Micron Technology, Inc. | Adjustable timing circuit of an integrated circuit by selecting and moving clock edges based on a signal propagation time stored in a programmable non-volatile fuse circuit |
| US7130227B2 (en) | 2000-08-25 | 2006-10-31 | Micron Technology, Inc. | Adjustable timing circuit of an integrated circuit |
| US7193910B2 (en) | 2000-08-25 | 2007-03-20 | Micron Technology, Inc. | Adjustable timing circuit of an integrated circuit |
| US8295105B2 (en) | 2009-04-15 | 2012-10-23 | International Business Machines Corporation | Semiconductor memory device |
| US8717836B2 (en) | 2009-04-15 | 2014-05-06 | International Business Machines Corporation | Semiconductor memory device |
| JP2011228799A (ja) * | 2010-04-15 | 2011-11-10 | Fujitsu Ltd | 受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1770708A2 (en) | 2007-04-04 |
| US6385101B1 (en) | 2002-05-07 |
| EP1033721A2 (en) | 2000-09-06 |
| CN1265509B (zh) | 2010-10-27 |
| SG100732A1 (en) | 2003-12-26 |
| EP1770708A3 (en) | 2007-07-04 |
| CN1265509A (zh) | 2000-09-06 |
| KR100665484B1 (ko) | 2007-01-10 |
| JP2010003406A (ja) | 2010-01-07 |
| JP4903847B2 (ja) | 2012-03-28 |
| US6111796A (en) | 2000-08-29 |
| EP1770710B1 (en) | 2010-05-05 |
| EP1770710A2 (en) | 2007-04-04 |
| TW440869B (en) | 2001-06-16 |
| EP1770710A3 (en) | 2007-07-04 |
| EP1033721A3 (en) | 2000-10-25 |
| KR20000062133A (ko) | 2000-10-25 |
| DE69942354D1 (de) | 2010-06-17 |
| JP4445074B2 (ja) | 2010-04-07 |
| SG103248A1 (en) | 2004-04-29 |
| EP1033721B1 (en) | 2017-03-15 |
| EP1770708B1 (en) | 2012-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4903847B2 (ja) | プログラマブル遅延制御機能を有する集積回路 | |
| JP5761873B2 (ja) | 使用される書き込みポートの数を変更可能なマルチポートメモリ | |
| US8555119B2 (en) | Test structure for characterizing multi-port static random access memory and register file arrays | |
| US5657292A (en) | Write pass through circuit | |
| US5936905A (en) | Self adjusting delay circuit and method for compensating sense amplifier clock timing | |
| JP2003059297A (ja) | 半導体記憶装置およびそれを用いた半導体モジュール | |
| US6031775A (en) | Dynamic sense amplifier in a memory capable of limiting the voltage swing on high-capacitance global data lines | |
| JP4672116B2 (ja) | プログラマブル遅延を利用しアドレス・バッファを制御するメモリ | |
| US5808960A (en) | Circuit and method for tracking the start of a write to a memory cell | |
| JPH09190697A (ja) | 不揮発性半導体メモリの読出回路 | |
| US5907514A (en) | Circuit and method for controlling a redundant memory cell in an integrated memory circuit | |
| WO2010068591A1 (en) | Semiconductor memory device and methods of performing a stress test on the semiconductor memory device | |
| KR100650845B1 (ko) | 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법 | |
| US5978286A (en) | Timing control of amplifiers in a memory | |
| JP2001167598A (ja) | 半導体装置 | |
| US6757852B1 (en) | Self resetting high speed redundancy circuit and method thereof | |
| JP2004265523A (ja) | 半導体装置 | |
| JPH0883491A (ja) | データ読出回路 | |
| JP2848117B2 (ja) | 半導体記憶回路 | |
| JPH1031893A (ja) | 半導体記憶装置 | |
| JPH04346000A (ja) | 半導体メモリ装置 | |
| KR0137341B1 (ko) | 리셋 기능을 가지는 동기식 반도체 메모리 장치 | |
| JP2009163807A (ja) | メモリセルの不良検出方法及び半導体記憶装置 | |
| KR20030054908A (ko) | 플래쉬 메모리 장치 | |
| JP4859191B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050929 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050929 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080520 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080603 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080902 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080905 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080922 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081002 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081007 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081104 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090602 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091002 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091222 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100115 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4445074 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130122 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |