JPH07264021A

JPH07264021A - 信号遅延回路及びプログラム可能な遅延回路

Info

Publication number: JPH07264021A
Application number: JP6049605A
Authority: JP
Inventors: Koichi Noro; 幸一野呂
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-18
Filing date: 1994-03-18
Publication date: 1995-10-13
Also published as: KR950028303A

Abstract

(57)【要約】【目的】本発明は信号遅延回路の改善に関し、ヒュー
ズ素子を信号伝播経路に直接挿入することなく、その接
続方法を工夫し、ヒューズ素子をプログラムすることに
より半導体記憶装置等に入力する信号の遅延量をフレキ
シブルに調整する。【構成】制御電圧に基づいて入力信号ＳINを遅延して
遅延信号ＳOUT を出力し、又は、入力ＩＮと出力ＯＵＴ
とを接続する遅延制御回路100 と、遅延制御回路100 に
制御電圧を与えるヒューズ素子Ｆとを備える。また、入
力信号ＳINを遅延して遅延信号ＳOUT を出力する遅延素
子１１と、入力ＩＮと出力ＯＵＴとの間に遅延素子１１
を接続又は非接続するスイッチ回路１２と、該回路１２
に制御電圧を供給するヒューズ素子Ｆとを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号遅延回路及びプロ
グラム可能な遅延回路の改善に関するものであり、更に
詳しく言えば、対象信号を遅延するか否かをヒューズ素
子に基づいて決定する回路及びその応用回路の改善に関
するものである。近年、半導体集積回路（以下ＬＳＩと
いう）の超微細化及び高密度化に伴い、メモリのアクセ
ス動作の高速化が進み、クロックサイクルの超高速化が
要求されている。しかし、信号配線の引回しや線路の浮
遊容量等により、クロック信号の伝播条件が異なるた
め、装置内部で発生するクロック信号の遅延量の制御が
益々困難になりつつある。

【０００２】これによれば、ヒューズ素子をプログラム
することにより、クロック信号の遅延量を制御する方法
が考案されている。しかし、ヒューズ素子の一端が遅延
素子の出力に直接接続されるため、遅延素子１段に付き
１個のヒューズ素子が必要となる。また、ヒューズ素子
のプログラム時の機能によれば、入力信号の遅延量の調
整範囲が限定されるため、フレキシブルな調整が困難と
なっている。

【０００３】そこで、ヒューズ素子の接続方法を工夫
し、ヒューズ素子をプログラムすることにより半導体記
憶装置等に入力する信号の遅延量をフレキシブルに調整
することができる回路及びその応用回路が望まれてい
る。

【０００４】

【従来の技術】図29は、従来例に係る説明図である。図
29（Ａ）は従来例に係る遅延回路の構成図であり、図29
（Ｂ）は、その入力信号に対する出力信号の立ち上がり
波形図であり、図29（Ｃ）はその入力信号に対する出力
信号の立ち下がり波形図をそれぞれ示している。

【０００５】例えば、日本国の特許庁が発行した特許出
願公開公報，平２−２１０９０９及び平３−２３７１０
に見られるような遅延回路は、図29（Ａ）に示すよう
に、インバータ INV１， INV２，ｐ型の電界効果トラン
ジスタ（以下単にトランジスタという）ＴＰ，ｎ型の電
界効果トランジスタ（以下単にトランジスタという）Ｔ
Ｎ及びヒューズ素子ＦＵ１，ＦＵ２を備える。

【０００６】インバータ INV１及びNV２は縦続接続され
る。トランジスタＴＰのゲートはインバータ INV１の入
力に接続され、そのドレインがヒューズ素子ＦＵ１の一
端に接続される。ヒューズ素子ＦＵ１の他端はインバー
タ INV１の出力（Ａ点）にそれぞれ接続される。トラン
ジスタＴＮのゲートはＡ点に接続され、そのドレインが
ヒューズ素子ＦＵ２の一端に接続される。ヒューズ素子
ＦＵ２の他端はインバータ INV２の出力にそれぞれ接続
される。

【０００７】当該遅延回路の機能は、ヒューズ素子ＦＵ
１を溶断した場合（ＯＰＥＮ）には、図29（Ｂ）に示す
ような、例えば、「Ｈ」（ハイ）レベルから「Ｌ」（ロ
ー）レベルに遷移する入力信号ＳINが入力されると、そ
れがインバータ INV１により遅延され、その反転信号が
インバータ INV２に出力される。ヒューズ素子ＦＵ１を
溶断しない場合（ＣＬＯＳＥ）には、ヒューズ素子ＦＵ
１を溶断した場合に比べて遅延量が短くなる。これは、
「Ｈ」→「Ｌ」レベルの遷移時にトランジスタＴＰが素
早くにＯＮ動作に移行しＡ点の電位を急激に立ち上げる
ためである。

【０００８】また、ヒューズ素子ＦＵ２を溶断した場合
（ＯＰＥＮ）であって、Ａ点に図29（Ｃ）に示すように
「Ｌ」レベルから「Ｈ」レベルに遷移する入力信号ＳIN
が入力されると、それがインバータ INV２により遅延さ
れ、その反転信号が出力される。ＦＵ２を溶断しない場
合（ＣＬＯＳＥ）には、ＦＵ２を溶断した場合に比べて
遅延量が短くなる。これは、「Ｌ」→「Ｈ」レベルの遷
移時にトランジスタＴＮが素早くにＯＮ動作に移行しイ
ンバータ INV２の出力から急激に電荷を引き抜くためで
ある。

【０００９】これにより、ヒューズ素子ＦＵ１及びＦＵ
２をプログラムすることで、インバータ INV１及び INV
２により遅延量が制御される。

【００１０】

【発明が解決しようとする課題】ところで、従来例によ
れば図29（Ａ）に示すように、ヒューズ素子ＦＵ１の一
端がインバータ INV１及び INV２の出力に直接接続され
ている。このため、インバータ１段に付き１個のヒュー
ズ素子が必要となり、ＬＳＩの高集積化の妨げとなる。

【００１１】また、従来例のヒューズ素子のプログラム
時の機能によれば、インバータ INV１や INV２の出力波
形の立ち上がり又は立ち下がりを調整するものである。
このため、入力信号の遅延量の調整範囲が限定され、フ
レキシブルな信号遅延をすることが困難となる。なお、
日本国の特許庁が発行した特許出願公開公報，平５−１
１０３９７に見られるような同期式デジタル回路では、
複数の遅延素子が縦続接続され、１個の遅延素子に１個
のヒューズ素子が並列に接続されている。しかし、遅延
素子１段に付き１個のヒューズ素子が必要となり、ＬＳ
Ｉの高集積化の妨げとなる。また、信号伝播経路に直接
ヒューズ素子が挿入されるため、その配置が制限された
り、クロックサイクルの超高速化により、信号配線の引
回しや線路の浮遊容量等により、高精度のヒューズ素子
が必要となる。

【００１２】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、ヒューズ素子を信号伝播経路に直
接挿入することなく、その接続方法を工夫し、ヒューズ
素子をプログラムすることにより半導体記憶装置等に入
力する信号の遅延量をフレキシブルに調整することが可
能となる信号遅延回路及びプログラム可能な遅延回路の
提供を目的とする。

【００１３】

【課題を解決するための手段】図１（Ａ），（Ｂ）は、
本発明に係る信号遅延回路の原理図であり、図２は、本
発明に係るプログラム可能な遅延回路の原理図をそれぞ
れ示している。本発明の信号遅延回路は図１（Ａ）に示
すように、制御電圧に基づいて入力信号ＳINを遅延して
遅延信号ＳOUT を出力し、又は、入力ＩＮと出力ＯＵＴ
とを接続する遅延制御回路100 と、前記遅延制御回路10
0 に制御電圧を与えるヒューズ回路Ｆとを備えることを
特徴とする。

【００１４】本発明の信号遅延回路は図１（Ｂ）に示す
ように、入力信号ＳINを遅延して遅延信号ＳOUT を出力
する１段以上の遅延素子１１と、入力ＩＮと出力ＯＵＴ
との間に前記遅延素子１１を接続又は非接続するスイッ
チ回路１２と、前記スイッチ回路１２に制御電圧を供給
するヒューズ回路Ｆとを備えることを特徴とする。本発
明の第１の信号遅延回路は、その実施例を図３，４に示
すように前記スイッチ回路１２は、ｎ型の電界効果トラ
ンジスタから成る第１及び第２のトランジスタＴＮ１，
ＴＮ２と、ｐ型の電界効果トランジスタから成る第３の
トランジスタＴＰとを有し、前記第１のトランジスタＴ
Ｎ１のソースは、前記第２のトランジスタＴＮ２のゲー
ト及び第３のトランジスタＴＰのゲートに接続され、前
記第１のトランジスタＴＮ１のゲートがヒューズ回路Ｆ
の一端に接続され、前記第２のトランジスタＴＮ２のソ
ースが第３のトランジスタＴＰのドレイン及び出力ＯＵ
Ｔに接続され、前記第２のトランジスタＴＮ２のドレイ
ンが前記遅延素子１１の出力に接続され、前記第３のト
ランジスタＴＰのソースが前記遅延素子１１の入力ＩＮ
にそれぞれ接続されることを特徴とする。

【００１５】本発明の第２の信号遅延回路は、その実施
例を図５，６に示すように前記スイッチ回路１２は、ｎ
型の電界効果トランジスタから成る第１のトランジスタ
ＴＮと、ｐ型の電界効果トランジスタから成る第２のト
ランジスタＴＰとを有し、前記第１のトランジスタＴＮ
のソースは、前記第２のトランジスタＴＰのドレインと
出力ＯＵＴとにそれぞれ接続され、前記第１のトランジ
スタＴＮのゲートがヒューズ回路Ｆの一端と前記第２の
トランジスタＴＰのゲートにそれぞれ接続され、前記第
１のトランジスタＴＮのドレインが前記遅延素子１１の
出力に接続され、前記第２のトランジスタＴＰのソース
が前記遅延素子１１の入力ＩＮにそれぞれ接続されるこ
とを特徴とする。

【００１６】本発明の第３の信号遅延回路は、その実施
例を図７，８に示すように前記スイッチ回路１２は、ｐ
型の電界効果トランジスタから成る第１及び第２のトラ
ンジスタＴＰ１，ＴＰ２と、ｎ型の電界効果トランジス
タから成る第３のトランジスタＴＮとを有し、前記第１
のトランジスタＴＰ１のドレインは、前記第２のトラン
ジスタＴＰ２のゲート及び第３のトランジスタＴＮのゲ
ートに接続され、前記第１のトランジスタＴＰ１のゲー
トがヒューズ回路Ｆの一端に接続され、前記第２のトラ
ンジスタＴＰ２のドレインが第３のトランジスタＴＮの
ソース及び出力ＯＵＴにそれぞれに接続され、前記第２
のトランジスタＴＰ２のソースが前記遅延素子１１の出
力に接続され、前記第３のトランジスタＴＮのドレイン
が前記遅延素子１１の入力ＩＮにそれぞれ接続されるこ
とを特徴とする。

【００１７】本発明の第４の信号遅延回路は、その実施
例を図９，10に示すように前記スイッチ回路１２は、ｐ
型の電界効果トランジスタから成る第１のトランジスタ
ＴＰと、ｎ型の電界効果トランジスタから成る第２のト
ランジスタＴＮとを有し、前記第１のトランジスタＴＰ
のゲートがヒューズ回路Ｆの一端と前記第２のトランジ
スタＴＮのゲートにそれぞれ接続され、前記第１のトラ
ンジスタＴＰのドレインは、前記第２のトランジスタＴ
Ｎのソース及び出力ＯＵＴにそれぞれ接続され、前記第
１のトランジスタＴＰのソースが前記遅延素子１１の出
力に接続され、前記第２のトランジスタＴＮのドレイン
が前記遅延素子１１の入力ＩＮにそれぞれ接続されるこ
とを特徴とする。

【００１８】本発明の第５の信号遅延回路は、その実施
例を図11，12に示すように前記スイッチ回路１２は、ｎ
型の電界効果トランジスタから成る第１及び第２のトラ
ンジスタＴＮ１，ＴＮ２と、ｐ型の電界効果トランジス
タから成る第３のトランジスタＴＰとを有し、前記第１
のトランジスタＴＮ１のソースは、前記第２のトランジ
スタＴＮ２のゲート及び第３のトランジスタＴＰのゲー
トに接続され、前記第１のトランジスタＴＮ１のゲート
がヒューズ回路Ｆの一端に接続され、前記第２のトラン
ジスタＴＮ２のソースが第３のトランジスタＴＰのドレ
イン及び出力ＯＵＴにそれぞれ接続され、前記第２のト
ランジスタＴＮ２のドレインが前記遅延素子１１の入力
ＩＮに接続され、前記第３のトランジスタＴＰのソース
が前記遅延素子１１の出力にそれぞれ接続されることを
特徴とする。

【００１９】本発明の第６の信号遅延回路は、その実施
例を図13，14に示すように前記スイッチ回路１２は、ｐ
型の電界効果トランジスタから成る第１及び第２のトラ
ンジスタＴＰ１，ＴＰ２と、ｎ型の電界効果トランジス
タから成る第３のトランジスタＴＮとを有し、前記第１
のトランジスタＴＰ１のドレインは、前記第２のトラン
ジスタＴＰ２のゲート及び第３のトランジスタＴＮのゲ
ートに接続され、前記第１のトランジスタＴＰ１のゲー
トがヒューズ回路Ｆの一端に接続され、前記第２のトラ
ンジスタＴＰ２のドレインが第３のトランジスタＴＮの
ソース及び出力ＯＵＴにそれぞれ接続され、前記第２の
トランジスタＴＰ２のソースが前記遅延素子１１の入力
ＩＮに接続され、前記第３のトランジスタＴＮのドレイ
ンが前記遅延素子１１の出力にそれぞれ接続されること
を特徴とする。

【００２０】本発明の第７の信号遅延回路は、その実施
例を図15，16に示すように前記スイッチ回路１２は、ｎ
型の電界効果トランジスタから成る第１，第２及び第３
のトランジスタＴＮ１，ＴＮ２，ＴＮ３と、ｐ型の電界
効果トランジスタから成る第４のトランジスタＴＰとを
有し、前記第１のトランジスタＴＮ１のソースは、前記
第２のトランジスタＴＮ２のゲート、第３のトランジス
タＴＰ３のゲート及び第４のトランジスタＴＰのゲート
にそれぞれ接続され、前記第１のトランジスタＴＮ１の
ゲートがヒューズ回路Ｆの一端に接続され、前記第２の
トランジスタＴＮ２のソースが第４のトランジスタＴＰ
のドレイン及び出力ＯＵＴに接続され、前記第２のトラ
ンジスタＴＮ２のドレインが前記遅延素子１１の出力に
接続され、前記第３のトランジスタＴＮ３のソースが遅
延素子１１の入力に接続され、前記第２のトランジスタ
ＴＮ２のソースが遅延素子１１の入力に接続され、前記
第４のトランジスタＴＰのソースが前記第３のトランジ
スタＴＰ３のドレインと入力ＩＮにそれぞれ接続される
ことを特徴とする。

【００２１】本発明の第８の信号遅延回路は、その実施
例を図17，18に示すように前記スイッチ回路１２は、ｎ
型の電界効果トランジスタから成る第１及び第２のトラ
ンジスタＴＮ１，ＴＮ２と、ｐ型の電界効果トランジス
タから成る第３のトランジスタＴＰとを有し、前記第１
のトランジスタＴＮ１のゲートがヒューズ回路Ｆの一端
及び前記第２のトランジスタＴＮ１のゲート及び第３の
トランジスタＴＰのゲートにそれぞれ接続され、前記第
１のトランジスタＴＮ１のソースは、前記第３のトラン
ジスタＴＰのドレイン及び出力ＯＵＴにそれぞれ接続さ
れ、前記第１のトランジスタＴＮ１のドレインが前記遅
延素子１１の出力に接続され、前記第２のトランジスタ
ＴＮ２のソースが前記遅延素子１１の入力に接続され、
前記第３のトランジスタＴＰのソースが前記第２のトラ
ンジスタＴＮ２のドレインと入力ＩＮにそれぞれ接続さ
れることを特徴とする。

【００２２】本発明の第９の信号遅延回路は、その実施
例を図19，20に示すように前記スイッチ回路１２は、ｐ
型の電界効果トランジスタから成る第１，第２及び第３
のトランジスタＴＰ１，ＴＰ２，ＴＰ３と、ｎ型の電界
効果トランジスタから成る第４のトランジスタＴＮとを
有し、前記第１のトランジスタＴＰ１のドレインは、前
記第２のトランジスタＴＰ２のゲート、第３のトランジ
スタＴＰ３のゲート及び第４のトランジスタＴＮのゲー
トにそれぞれ接続され、前記第１のトランジスタＴＰ１
のゲートがヒューズ回路Ｆの一端に接続され、前記第２
のトランジスタＴＰ２のドレインが第４のトランジスタ
ＴＮのソース及び出力ＯＵＴにそれぞれ接続され、前記
第２のトランジスタＴＰ２のソースが前記遅延素子１１
の出力に接続され、前記第３のトランジスタＴＰ３のド
レインが前記遅延素子１１の入力に接続され、前記第４
のトランジスタＴＮのドレインが前記第３のトランジス
タＴＰ３のソース及び入力ＩＮにそれぞれ接続されるこ
とを特徴とする。

【００２３】本発明の第10の信号遅延回路は、その実施
例を図21，22に示すように前記スイッチ回路１２は、ｐ
型の電界効果トランジスタから成る第１及び第２のトラ
ンジスタＴＰ１，ＴＰ２と、ｎ型の電界効果トランジス
タから成る第３のトランジスタＴＮとを有し、前記第１
のトランジスタＴＰ１のゲートがヒューズ回路Ｆの一
端、前記第２のトランジスタＴＰ２のゲート及び前記第
３のトランジスタＴＮのゲートにそれぞれ接続され、前
記第１のトランジスタＴＰ１のドレインは、前記第３の
トランジスタＴＮのソースと出力ＯＵＴにそれぞれ接続
され、前記第１のトランジスタＴＰ１のソースが前記遅
延素子１１の出力に接続され、前記第２のトランジスタ
ＴＰ２のドレインが前記遅延素子１１の入力に接続さ
れ、前記第３のトランジスタＴＮのドレインが前記第２
のトランジスタＴＰ２のソースと入力ＩＮにそれぞれ接
続されることを特徴とする。

【００２４】本発明の第11の信号遅延回路は、その実施
例を図23，24に示すように前記スイッチ回路１２は、ｎ
型の電界効果トランジスタから成る第１及び第２のトラ
ンジスタＴＮ１，ＴＮ２と、ｐ型の電界効果トランジス
タから成る第３及び第４のトランジスタＴＰ１，ＴＰ２
とを有し、前記第１のトランジスタＴＮ１のソースは、
前記第２のトランジスタＴＮ２のゲート、第３のトラン
ジスタＴＰ１のゲート及び第４のトランジスタＴＰ２の
ゲートにそれぞれ接続され、前記第１のトランジスタＴ
Ｎ１のゲートがヒューズ回路Ｆの一端に接続され、前記
第２のトランジスタＴＮ２のソースが第３のトランジス
タＴＰのドレインと出力ＯＵＴにそれぞれ接続され、前
記第２のトランジスタＴＮ２のドレインが前記第４のト
ランジスタＴＰ２のソース及び入力ＩＮに接続され、前
記第３のトランジスタＴＰのソースが前記遅延素子１１
の出力に接続され、前記第４のトランジスタＴＰ２のド
レインが前記遅延素子１１の入力に接続されることを特
徴とする。

【００２５】本発明の第12の信号遅延回路は、その実施
例を図25，26に示すように前記スイッチ回路１２は、ｐ
型の電界効果トランジスタから成る第１及び第２のトラ
ンジスタＴＰ１，ＴＰ２と、ｎ型の電界効果トランジス
タから成る第３及び第４のトランジスタＴＮ１，ＴＮ２
とを有し、前記第１のトランジスタＴＰ１のドレイン
は、前記第２のトランジスタＴＰ２のゲート、第３のト
ランジスタＴＮ１のゲート及び第４のトランジスタＴＮ
２のゲートにそれぞれ接続され、前記第１のトランジス
タＴＰ１のゲートがヒューズ回路Ｆの一端に接続され、
前記第２のトランジスタＴＰ２のドレインが第３のトラ
ンジスタＴＮ１のソース及び出力ＯＵＴにそれぞれ接続
され、前記第２のトランジスタＴＰ２のソースが前記第
４のトランジスタＴＮ２のドレイン及び入力ＩＮにそれ
ぞれ接続され、前記第３のトランジスタＴＮ１のドレイ
ンが前記遅延素子１１の出力に接続され、前記第４のト
ランジスタＴＮ２のソースが前記遅延素子１１の入力に
接続されることを特徴とする。

【００２６】本発明の第１〜第12の信号遅延回路におい
て、前記ヒューズ回路Ｆはヒューズ素子ＦＵＳＥから成
り、前記ヒューズ素子ＦＵＳＥの一端が電源線ＶCCに接
続されることを特徴とする。本発明の第１〜第12の信号
遅延回路において、前記ヒューズ回路Ｆは、制御用のト
ランジスタＴＦＰ，状態記憶回路ＦＦ及びヒューズ素子
ＦＵＳＥを有し、前記制御用のトランジスタＴＦＰのゲ
ートは接地線ＧNDに接続され、該トランジスタＴＦＰの
ソースは電源線ＶCCに接続され、かつ、該トランジスタ
ＴＦＰのドレインはヒューズ素子ＦＵＳＥの一端と、状
態記憶回路ＦＦとの一端に接続され、前記ヒューズ素子
ＦＵＳＥの他端は接地線ＧNDに接続されることを特徴と
する。

【００２７】本発明のプログラム可能な遅延回路は、図
２に示すように、遅延量がヒューズ回路Ｆのプログラム
により決定される複数の信号遅延素子Ｄｉ，〔ｉ＝１〜
ｎ〕が縦続接続され、入力信号ＳINを遅延して遅延信号
ＳOUT を出力するプログラム可能な遅延回路において、
前記信号遅延素子Ｄｉが本発明の第１〜第12の信号遅延
回路のいずれかの回路から成ることを特徴とし、上記目
的を達成する。

【００２８】

【作用】本発明の信号遅延回路の動作を説明する。例
えば、図１（Ａ）の破線円内図に示すようにヒューズ回
路Ｆのヒューズ素子（以下ＦＵＳＥｉともいう）が溶断
されずに導通を維持していると、当該回路Ｆから遅延制
御回路100 に「Ｈ」レベルが供給される。この際に、ヒ
ューズ回路Ｆではゲートが接地線ＧNDに接続された制御
用のトランジスタＴＦＰがノーマリＯＮ状態となるが、
ＦＵＳＥｉの他端が接地線ＧNDに接続されることと、該
トランジスタのサイズを小さくすることで、状態記憶回
路ＦＦの入力ノードは接地線ＧNDの電位，すなわち、
「Ｌ」レベルになる。当該回路ＦＦの出力論理は「Ｈ」
レベルになる。これにより、遅延制御回路100 では、入
力信号ＳINを遅延した遅延信号ＳOUT が出力される。

【００２９】また、ヒューズ回路ＦのＦＵＳＥｉが溶断
されると、遅延制御回路100 にはヒューズ回路Ｆから
「Ｌ」レベルが供給される。この際に、ノーマリＯＮ状
態のトランジスタＴＦＰから電源線ＶCCの電位が状態記
憶回路ＦＦの入力ノードに供給され、その出力論理は
「Ｌ」レベルになる。このことから、遅延制御回路100
では、入力ＩＮと出力ＯＵＴとが接続され、当該回路が
スルー状態となる。

【００３０】更に詳しくは、本発明の信号遅延回路によ
れば、図１（Ｂ）に示すように、１段以上の遅延素子１
１，スイッチ回路１２及びヒューズ回路Ｆを備える。例
えば、図１（Ｂ）に示すようにヒューズ回路ＦのＦＵＳ
Ｅｉが溶断されずに導通を維持していると、ヒューズ回
路Ｆからスイッチ回路１２に「Ｌ」レベルが供給され
る。スイッチ回路１２では制御電圧に基づいて所定のト
ランジスタがＯＮ動作をし、入力ＩＮと出力ＯＵＴとの
間に１段以上の遅延素子１１が接続される。これによ
り、入力信号ＳINが遅延素子１１の所定段数により遅延
され、その遅延信号ＳOUT が出力される。

【００３１】また、ヒューズ回路ＦのＦＵＳＥｉが溶断
されると、スイッチ回路１２に「Ｌ」レベルが供給され
ることから、スイッチ回路１２では、所定のトランジス
タがＯFF動作をし、入力ＩＮと出力ＯＵＴとの間から遅
延素子１１が切り放される。また、入力ＩＮと出力ＯＵ
Ｔとが接続され、当該回路がスルー状態となる。このた
め、ＦＵＳＥｉのプログラムによって、１段以上の遅延
素子１１を入出力間に接続すること、又は、非接続する
ことが可能となる。また、遅延素子１１に付き必ずしも
１個のヒューズ素子を設けなくても済み、ＬＳＩの高集
積化を図ることが可能となる。

【００３２】さらに、本発明の信号遅延回路によれば、
ヒューズ回路ＦのＦＵＳＥｉが従来例のように信号伝播
経路に直接挿入されることなく、それがヒューズ回路Ｆ
内で接地線ＧNDに接続される。このため、ヒューズ回路
ＦやＦＵＳＥｉの配置に余裕ができる。また、ヒューズ
回路Ｆに直接，超高速の入力信号がパスしないため、ヒ
ューズ回路Ｆを接続する配線の引回しや線路の浮遊容量
等の影響を考慮しなくても済む。

【００３３】これにより、本発明の信号遅延回路を組み
合わせたプログラマブル遅延回路を半導体記憶装置等の
クロックディレイ調整回路に適用することが可能とな
る。また、本発明のプログラム可能な遅延回路によれ
ば、図２に示すように、縦続接続された複数の信号遅延
素子Ｄｉ，〔ｉ＝１〜ｎ〕が本発明の第１〜第12の信号
遅延回路のいずれかの回路から成る。

【００３４】このため、本発明の第１〜第12の信号遅延
回路のいずれかヒューズ回路Ｆをプログラムすることに
より、入力信号ＳINを遅延量を制御することができ、所
定ピッチに遅延した遅延信号ＳOUT を選択出力すること
が可能となる。これにより、当該プログラム可能な遅延
回路を半導体記憶装置に適用した場合、回路構成後にお
いて、クロックディレイを修正することができ、所望の
遅延量の超高速のクロックサイクルによりメモリセルを
動作させることができる。このことで、半導体記憶装置
の高速化及び歩留りの向上を図ることが可能となる。

【００３５】

【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図３〜28は、本発明の各実施例に係
る信号遅延回路及びプログラム可能な遅延回路を説明す
る図である。（１）第１の実施例の説明図３（Ａ），（Ｂ）は、本発明の第１の実施例に係る信
号遅延回路及びその動作波形図であり、図４は、本発明
の各実施例に係るヒューズ回路の内部構成図及び機能説
明図である。図５（Ａ），（Ｂ）はそのヒューズプログ
ラム時の等価回路図をそれぞれ示している。

【００３６】本発明の第１の信号遅延回路は図３（Ａ）
に示すように、ヒューズ回路Ｆ１，トランジスタＴＮ
１，ＴＮ２，ＴＰ及びインバータ INVを備える。すなわ
ち、ヒューズ回路Ｆ１は図４に示すように、制御用のト
ランジスタＴＦＰ，データ記憶回路（以下ＦＦ回路とい
う）及びＦＵＳＥ１を有する。トランジスタＴＦＰはｐ
型の電界効果トランジスタから成り、そのゲートは接地
線ＧNDに接続され、そのソースは電源線ＶCCに接続さ
れ、かつ、そのドレインはＦＵＳＥ１の一端と、ＦＦ回
路との一端にそれぞれ接続される。

【００３７】トランジスタＴＦＰは、他のトランジスタ
に比べてサイズ（ゲート幅やチャネル長が短く）が小さ
く設計される。従って、通常動作時には、ノーマリＯＮ
動作をするが、ＦＵＳＥ１が溶断されない場合には、Ｆ
Ｆ回路の入力を「Ｌ」レベルに維持し、ＦＵＳＥ１が溶
断された場合には、ＦＦ回路の入力を「Ｈ」レベルにす
る。

【００３８】ＦＵＳＥ１は、例えば、ポリシリコンから
成り、そのプログラムはレーザ等により溶断する。ＦＵ
ＳＥ１の他端は接地線ＧNDに接続される。ＦＦ回路は状
態記憶回路の一例であり、２個のインバータを有する。
当該回路ＦＦはトランジスタＴＮ１に制御電圧（「Ｈ」
（ハイ）又は「Ｌ」レベル）を与える。図４（Ｂ）は、
各実施例に係るＦＵＳＥｉ〔ｉ＝１〜12〕の溶断時と非
溶断時のＦＦ回路の出力論理を示している。ＦＵＳＥｉ
の非溶断時には出力が「Ｈ」レベルであり、その溶断時
には出力が「Ｌ」レベルになる。

【００３９】トランジスタＴＮ１，ＴＮ２，ＴＰ及びイ
ンバータ INVは図１（Ａ）の遅延制御回路100 の一例を
構成するものであり、制御電圧に基づいて入力信号ＳIN
を遅延して遅延信号ＳOUT １を出力し、又は、入力ＩＮ
と出力ＯＵＴとを接続する。更に詳しくは、インバータ
INVは図１（Ｂ）の１段以上の遅延素子１１の一例であ
り、入力信号ＳINを遅延して遅延信号ＳOUT １を出力す
る素子である。

【００４０】トランジスタＴＮ１，ＴＮ２，ＴＰは図１
（Ｂ）のスイッチ回路１２の一例であり、トランジスタ
ＴＮ２，ＴＰはトランスファーゲートを構成し、入力Ｉ
Ｎと出力ＯＵＴとの間にインバータ INVを接続又は非接
続する素子である。トランジスタＴＮ１及びＴＮ２はｎ
型の電界効果トランジスタから成り、トランジスタＴＰ
はｐ型の電界効果トランジスタからそれぞれ成る。以下
トランジスタＴＮと記述した場合には、ｎ型の電界効果
トランジスタを示し、トランジスタＴＰと記述した場合
には、ｐ型の電界効果トランジスタを示すものとする。

【００４１】トランジスタＴＮ１のソースは、トランジ
スタＴＮ２のゲート及びトランジスタＴＰのゲートに接
続される。トランジスタＴＮ１のゲートはヒューズ回路
Ｆ１のＦＦ回路の出力に接続され、トランジスタＴＮ２
のソースはトランジスタＴＰのドレイン及び出力ＯＵＴ
にそれぞれ接続される。トランジスタＴＮ２のドレイン
はインバータ INVの出力に接続され、トランジスタＴＰ
のソースがインバータINVの入力ＩＮにそれぞれ接続さ
れる。

【００４２】本発明の第１の信号遅延回路の動作を説明
する。例えば、図５（Ａ）に示すようにヒューズ回路Ｆ
１のＦＵＳＥ１が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ１からトランジスタＴＮ１に
「Ｈ」レベルが供給される。この結果、トランジスタＴ
Ｎ１，ＴＮ２はＯＮ動作をし、トランジスタＴＰがＯFF
動作をする。これにより、入力ＩＮと出力ＯＵＴとの間
にインバータ INVが接続され、図３（Ｂ）に示すよう
に、入力信号ＳINが遅延され、その遅延信号ＳOUT １が
出力される。この際の遅延量はインバータ INVの設置段
数に依存する。

【００４３】また、図５（Ｂ）に示すようにヒューズ回
路Ｆ１のＦＵＳＥ１が溶断されると、トランジスタＴＮ
１に「Ｌ」レベルが供給されることから、トランジスタ
ＴＮ１，ＴＮ２はＯFF動作をし、トランジスタＴＰがＯ
Ｎ動作をする。入力ＩＮと出力ＯＵＴとの間からインバ
ータ INVが切り放される。また、入力ＩＮと出力ＯＵＴ
とがトランジスタＴＰにより接続され、当該回路がスル
ー状態となる。

【００４４】このようにして、本発明の第１の実施例に
係る信号遅延回路によれば、図３（Ａ）に示すように、
トランジスタＴＮ１，ＴＮ２，ＴＰ，１段以上のインバ
ータINV及びヒューズ回路Ｆ１を備える。このため、ヒ
ューズ回路Ｆ１のプログラムによって、予め設置された
所望段数のインバータ INVを入出力間に接続すること、
又は、非接続することが可能となる。また、所望段数の
インバータ INVに付き１個のＦＵＳＥ１を設ければ良
く、ＬＳＩの高集積化を図ることが可能となる。

【００４５】さらに、本発明の第１の実施例によれば、
ＦＵＳＥ１が従来例のように信号伝播経路に直接挿入さ
れることなく、それがヒューズ回路Ｆ１内で接地線ＧND
に接続される。このため、ＦＵＳＥ１の配置に余裕がで
きる。例えば、電源線ＶCCに集中してレイアウトでき
る。また、ヒューズ回路Ｆ１に直接，超高速の入力信号
がパスしないため、ヒューズ回路Ｆ１を接続する配線の
引回しや線路の浮遊容量等の影響を考慮しなくても済
む。

【００４６】これにより、第１の信号遅延回路を組み合
わせたプログラマブル遅延回路を半導体記憶装置等のク
ロックディレイ調整回路に適用することが可能となる。（２）第２の実施例の説明図６（Ａ），（Ｂ）は、本発明の第２の実施例に係る信
号遅延回路及びその動作波形図であり、図７（Ａ），
（Ｂ）はそのヒューズプログラム時の等価回路図をそれ
ぞれ示している。第１の実施例と異なるのは第２実施例
では、ヒューズ回路Ｆ２のＦＦ回路の一端がトランスフ
ァーゲートに接続される。

【００４７】すなわち、本発明の第２の信号遅延回路は
図６（Ａ）に示すように、トランジスタＴＮ，ＴＰ，イ
ンバータ INV及びヒューズ回路Ｆ２を備える。トランジ
スタＴＮ，ＴＰは図１（Ｂ）のスイッチ回路１２の他の
一例であり、トランジスタＴＮ，ＴＰはトランスファー
ゲートを構成し、入力ＩＮと出力ＯＵＴとの間にインバ
ータ INVを接続又は非接続する素子である。

【００４８】トランジスタＴＮのソースは、トランジス
タＴＰのドレインと出力ＯＵＴとにそれぞれ接続され、
トランジスタＴＮのゲートがヒューズ回路Ｆ１のＦＦ回
路の出力とトランジスタＴＰのゲートにそれぞれ接続さ
れる。トランジスタＴＮのドレインはインバータ INVの
出力に接続され、トランジスタＴＰのソースがインバー
タ INVの入力ＩＮにそれぞれ接続される。

【００４９】ヒューズ回路Ｆ２はトランジスタＴＮ及び
ＴＰに制御電圧を与える回路である。ヒューズ回路Ｆ２
の他端は電源線ＶCCに接続される。ヒューズ回路Ｆ２の
構成，ＦＵＳＥｉの素材及びプログラム方法は第１の実
施例と同様である。本発明の第２の信号遅延回路の動作
を説明する。例えば、図７（Ａ）に示すようにヒューズ
回路Ｆ２のＦＵＳＥ２が溶断されずにクローズ（導通維
持）していると、ヒューズ回路Ｆ２からトランジスタＴ
Ｎ及びＴＰに「Ｈ」レベルが供給される。トランジスタ
ＴＮはＯＮ動作をし、トランジスタＴＰがＯFF動作をす
る。これにより、入力ＩＮと出力ＯＵＴとの間にインバ
ータ INVが接続され、図６（Ｂ）に示すように、入力信
号ＳINが遅延され、その遅延信号ＳOUT ２が出力され
る。この際の遅延量はインバータ INVの設置段数に依存
する。

【００５０】また、図７（Ｂ）に示すようにヒューズ回
路Ｆ２のＦＵＳＥ２が溶断されると、トランジスタＴＮ
及びＴＰに「Ｌ」レベルが供給されることから、トラン
ジスタＴＮはＯFF動作をし、トランジスタＴＰがＯＮ動
作をする。入力ＩＮと出力ＯＵＴとの間からインバータ
INVが切り放される。また、入力ＩＮと出力ＯＵＴとが
トランジスタＴＰにより接続され、当該回路がスルー状
態となる。

【００５１】このようにして、本発明の第２の実施例に
係る信号遅延回路によれば、図６（Ａ）に示すように、
トランジスタＴＮ，ＴＰ，１段以上のインバータ INV及
びヒューズ回路Ｆ２を備える。このため、ヒューズ回路
Ｆ２のプログラムによって、第１の実施例と同様に予め
設置された所望段数のインバータ INVを入出力間に接続
すること、又は、非接続することが可能となる。また、
所望段数のインバータ INVに付き１個のＦＵＳＥ２を設
ければ良く、ＬＳＩの高集積化を図ることが可能とな
る。

【００５２】さらに、第１の実施例と同様にＦＵＳＥ２
の配置余裕を持たせることができ、ヒューズ配線の影響
を考慮しなくても済む。このことで、第２の信号遅延回
路を組み合わせたプログラマブル遅延回路をクロックデ
ィレイ調整回路に適用することができる。（３）第３の実施例の説明図８（Ａ），（Ｂ）は、本発明の第３の実施例に係る信
号遅延回路及びその動作波形図であり、図９（Ａ），
（Ｂ）はそのヒューズプログラム時の等価回路図をそれ
ぞれ示している。第１の実施例と異なるのは第３の実施
例では、スイッチ回路が反対導電型のトランジスタによ
り構成される。

【００５３】すなわち、本発明の第３の信号遅延回路は
図８（Ａ）に示すように、トランジスタＴＰ１，ＴＰ
２，ＴＮ，インバータ INV及びヒューズ回路Ｆ３を備え
る。トランジスタＴＰ１，ＴＰ２，ＴＮは図１（Ｂ）の
スイッチ回路１２の他の一例であり、トランジスタＴＰ
２，ＴＮはトランスファーゲートを構成し、入力ＩＮと
出力ＯＵＴとの間にインバータ INVを接続又は非接続す
る素子である。

【００５４】トランジスタＴＰ１のソースは、電源線Ｖ
CCに接続され、そのドレインはトランジスタＴＰ２のゲ
ート及びトランジスタＴＮのゲートにそれぞれ接続され
る。トランジスタＴＰ１のゲートはヒューズ回路Ｆ３の
ＦＦ回路の出力に接続され、トランジスタＴＰ２のドレ
インはトランジスタＴＮのソース及び出力ＯＵＴにそれ
ぞれ接続される。トランジスタＴＰ２のドレインはイン
バータ INVの出力に接続され、トランジスタＴＮのドレ
インがインバータ INVの入力ＩＮにそれぞれ接続され
る。

【００５５】ヒューズ回路Ｆ３はトランジスタＴＰ１に
制御電圧を与える回路である。ヒューズ回路Ｆ３の他端
は電源線ＶCCに接続される。ヒューズ回路Ｆ３の構成，
ＦＵＳＥｉの素材及びプログラム方法は第１の実施例と
同様である。本発明の第３の信号遅延回路の動作を説明
する。例えば、図９（Ａ）に示すようにヒューズ回路Ｆ
３のＦＵＳＥ３が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ３からトランジスタＴＰ２に
「Ｈ」レベルが供給される。トランジスタＴＰ２，ＴＮ
はＯFF動作をし、トランジスタＴＰ１がＯＮ動作をす
る。これにより、入力ＩＮと出力ＯＵＴとの間にインバ
ータ INVが接続される。この結果、図８（Ｂ）に示すよ
うに、入力信号ＳINが遅延され、その遅延信号ＳOUT ３
が出力される。この際の遅延量はインバータ INVの設置
段数に依存する。

【００５６】また、図９（Ｂ）に示すようにヒューズ回
路Ｆ３のＦＵＳＥ３が溶断されると、トランジスタＴＰ
１に「Ｌ」レベルが供給されることから、トランジスタ
ＴＰ２，ＴＮがＯＮ動作をし、トランジスタＴＰ１がＯ
FF動作をする。このことで、入力ＩＮと出力ＯＵＴとの
間からインバータ INVが切り放される。また、入力ＩＮ
と出力ＯＵＴとがトランジスタＴＮにより接続され、当
該回路がスルー状態となる。

【００５７】このようにして、本発明の第３の実施例に
係る信号遅延回路によれば、図８（Ａ）に示すように、
トランジスタＴＰ１，ＴＰ２，ＴＮ，１段以上のインバ
ータINV及びヒューズ回路Ｆ３を備える。このため、ヒ
ューズ回路Ｆ３のプログラムによって、第１，第２の実
施例と同様に、予め設置された所望段数のインバータ I
NVを入出力間に接続すること、又は、非接続することが
可能となる。また、所望段数のインバータ INVに付き１
個のＦＵＳＥ３を設ければ良く、ＬＳＩの高集積化を図
ることが可能となる。

【００５８】さらに、第１，第２の実施例と同様にＦＵ
ＳＥ３の配置余裕を持たせることができ、ヒューズ配線
の影響を考慮しなくても済む。このことで、第３の信号
遅延回路を組み合わせたプログラマブル遅延回路をクロ
ックディレイ調整回路に適用することができる。（４）第４の実施例の説明図10（Ａ），（Ｂ）は、本発明の第４の実施例に係る信
号遅延回路及びその動作波形図であり、図11（Ａ），
（Ｂ）はそのヒューズプログラム時の等価回路図をそれ
ぞれ示している。第２の実施例と異なるのは第４実施例
では、スイッチ回路が反対導電型のトランジスタにより
構成される。

【００５９】本発明の第４の信号遅延回路は図10（Ａ）
に示すように、トランジスタＴＰ，ＴＮ，インバータ I
NV及びヒューズ回路Ｆ４を備える。すなわち、トランジ
スタＴＮ，ＴＰは図１（Ｂ）のスイッチ回路１２の他の
一例であり、トランジスタＴＮ，ＴＰはトランスファー
ゲートを構成し、入力ＩＮと出力ＯＵＴとの間にインバ
ータ INVを接続又は非接続する素子である。

【００６０】トランジスタＴＮのソースは、トランジス
タＴＰのドレインと出力ＯＵＴとにそれぞれ接続され、
トランジスタＴＮのゲートがヒューズ回路Ｆ４のＦＦ回
路の出力とトランジスタＴＰのゲートにそれぞれ接続さ
れる。トランジスタＴＰのソースはインバータ INVの出
力に接続され、トランジスタＴＮのソースがインバータ
INVの入力ＩＮにそれぞれ接続される。

【００６１】ヒューズ回路Ｆ４はトランジスタＴＮ及び
ＴＰに制御電圧を与える回路である。ヒューズ回路Ｆ４
の他端は電源線ＶCCに接続される。ヒューズ回路Ｆ４の
構成，ＦＵＳＥｉの素材及びプログラム方法は第１の実
施例と同様である。本発明の第４の信号遅延回路の動作
を説明する。例えば、図11（Ａ）に示すようにヒューズ
回路Ｆ４のＦＵＳＥ４が溶断されずにクローズ（導通維
持）していると、ヒューズ回路Ｆ４からトランジスタＴ
Ｎ及びＴＰに「Ｈ」レベルが供給される。トランジスタ
ＴＮはＯＮ動作をし、トランジスタＴＰがＯFF動作をす
る。このことで、入力ＩＮと出力ＯＵＴとの間からイン
バータ INVが切り放される。また、入力ＩＮと出力ＯＵ
ＴとがトランジスタＴＮにより接続され、当該回路がス
ルー状態となる。

【００６２】また、図11（Ｂ）に示すようにヒューズ回
路Ｆ４のＦＵＳＥ４が溶断されると、トランジスタＴＮ
及びＴＰに「Ｌ」レベルが供給されることから、トラン
ジスタＴＰはＯＮ動作をし、トランジスタＴＮがＯFF動
作をする。この結果、入力ＩＮと出力ＯＵＴとの間にイ
ンバータ INVが接続され、図10（Ｂ）に示すように、入
力信号ＳINが遅延され、その遅延信号ＳOUT ４が出力さ
れる。この際の遅延量はインバータ INVの設置段数に依
存する。

【００６３】このようにして、本発明の第４の実施例に
係る信号遅延回路によれば、図10（Ａ）に示すように、
トランジスタＴＮ，ＴＰ，１段以上のインバータ INV及
びヒューズ回路Ｆ４を備える。このため、ヒューズ回路
Ｆ４のプログラムによって、第１〜３の実施例と同様に
予め設置された所望段数のインバータ INVを入出力間に
接続すること、又は、非接続することが可能となる。ま
た、所望段数のインバータ INVに付き１個のＦＵＳＥ４
を設ければ良く、ＬＳＩの高集積化を図ることが可能と
なる。

【００６４】さらに、第１〜第３の実施例と同様にＦＵ
ＳＥ４の配置余裕を持たせることができ、ヒューズ配線
の影響を考慮しなくても済む。このことで、第４の信号
遅延回路を組み合わせたプログラマブル遅延回路をクロ
ックディレイ調整回路に適用することができる。（５）第５の実施例の説明図12（Ａ），（Ｂ）は、本発明の実施例に係る信号遅延
回路及びその動作波形図であり、図13（Ａ），（Ｂ）は
そのヒューズプログラム時の等価回路図をそれぞれ示し
ている。第１の実施例と異なるのは第５の実施例では、
トランスファーゲートが反対導電型のトランジスタによ
り構成される。

【００６５】すなわち、本発明の第５の信号遅延回路は
図12（Ａ）に示すように、トランジスタＴＮ１，ＴＮ
２，ＴＰ，インバータ INV及びヒューズ回路Ｆ５を備え
る。トランジスタＴＮ１，ＴＮ２，ＴＰは図１（Ｂ）の
スイッチ回路１２の他の一例であり、トランジスタＴＮ
２，ＴＰはトランスファーゲートを構成し、入力ＩＮと
出力ＯＵＴとの間にインバータ INVを接続又は非接続す
る素子である。

【００６６】トランジスタＴＮ１のドレインは、電源線
ＶCCに接続され、そのソースはトランジスタＴＮ２のゲ
ート及びトランジスタＴＰのゲートにそれぞれ接続され
る。トランジスタＴＮ１のゲートはヒューズ回路Ｆ５の
ＦＦ回路の出力に接続され、トランジスタＴＮ２のソー
スはトランジスタＴＰのドレイン及び出力ＯＵＴにそれ
ぞれ接続される。トランジスタＴＰのドレインはインバ
ータ INVの出力に接続され、トランジスタＴＰのソース
がインバータ INVの入力ＩＮにそれぞれ接続される。

【００６７】ヒューズ回路Ｆ５はトランジスタＴＮ１に
制御電圧を与える回路である。ヒューズ回路Ｆ５の他端
は電源線ＶCCに接続される。ヒューズ回路Ｆ５の構成，
ＦＵＳＥｉの素材及びプログラム方法は第１の実施例と
同様である。本発明の第５の信号遅延回路の動作を説明
する。例えば、図13（Ａ）に示すようにヒューズ回路Ｆ
５のＦＵＳＥ５が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ５からトランジスタＴＮ１に
「Ｈ」レベルが供給される。トランジスタＴＮ１，ＴＮ
２はＯＮ動作をし、トランジスタＴＰがＯFF動作をす
る。このことで、入力ＩＮと出力ＯＵＴとの間からイン
バータ INVが切り放される。また、入力ＩＮと出力ＯＵ
ＴとがトランジスタＴＮ２により接続され、当該回路が
スルー状態となる。

【００６８】また、図13（Ｂ）に示すようにヒューズ回
路Ｆ５のＦＵＳＥ５が溶断されると、トランジスタＴＮ
１に「Ｌ」レベルが供給されることから、トランジスタ
ＴＮ１，ＴＮ２はＯFF動作をし、トランジスタＴＰがＯ
Ｎ動作をする。これにより、入力ＩＮと出力ＯＵＴとの
間にインバータ INVが接続される。この結果、図12
（Ｂ）に示すように、入力信号ＳINが遅延され、その遅
延信号ＳOUT ５が出力される。この際の遅延量はインバ
ータ INVの設置段数に依存する。

【００６９】このようにして、本発明の第５の実施例に
係る信号遅延回路によれば、図12（Ａ）に示すように、
トランジスタＴＮ１，ＴＮ２，ＴＰ，１段以上のインバ
ータINV及びヒューズ回路Ｆ５を備える。このため、ヒ
ューズ回路Ｆ５のプログラムによって、第１〜第４の実
施例と同様に、予め設置された所望段数のインバータ I
NVを入出力間に接続すること、又は、非接続することが
可能となる。また、所望段数のインバータ INVに付き１
個のＦＵＳＥ５を設ければ良く、ＬＳＩの高集積化を図
ることが可能となる。

【００７０】さらに、第１〜第４の実施例と同様にＦＵ
ＳＥ５の配置余裕を持たせることができ、ヒューズ配線
の影響を考慮しなくても済む。このことで、第５の信号
遅延回路を組み合わせたプログラマブル遅延回路をクロ
ックディレイ調整回路に適用することができる。（６）第６の実施例の説明図14（Ａ），（Ｂ）は、本発明の実施例に係る信号遅延
回路及びその動作波形図であり、図15（Ａ），（Ｂ）は
そのヒューズプログラム時の等価回路図をそれぞれ示し
ている。第３の実施例と異なるのは第６の実施例では、
トランスファーゲートが反対導電型のトランジスタによ
り構成される。

【００７１】すなわち、本発明の第６の信号遅延回路は
図14（Ａ）に示すように、トランジスタＴＰ１，ＴＰ
２，ＴＮ，インバータ INV及びヒューズ回路Ｆ６を備え
る。トランジスタＴＰ１，ＴＰ２，ＴＮは図１（Ｂ）の
スイッチ回路１２の他の一例であり、トランジスタＴＰ
２，ＴＮはトランスファーゲートを構成し、入力ＩＮと
出力ＯＵＴとの間にインバータ INVを接続又は非接続す
る素子である。

【００７２】トランジスタＴＰ１のソースは、電源線Ｖ
CCに接続され、そのドレインはトランジスタＴＰ２及び
ＴＮの各ゲートにそれぞれ接続される。トランジスタＴ
Ｐ１のゲートはヒューズ回路Ｆ６のＦＦ回路の出力に接
続され、トランジスタＴＰ２のドレインはトランジスタ
ＴＮのソース及び出力ＯＵＴにそれぞれ接続される。ト
ランジスタＴＮのドレインはインバータ INVの出力に接
続され、トランジスタＴＰ２のドレインがインバータ I
NVの入力ＩＮにそれぞれ接続される。

【００７３】ヒューズ回路Ｆ６はトランジスタＴＰ１に
制御電圧を与える回路である。ヒューズ回路Ｆ６の他端
は電源線ＶCCに接続される。ヒューズ回路Ｆ６の構成，
ＦＵＳＥｉの素材及びプログラム方法は第１の実施例と
同様である。本発明の第６の信号遅延回路の動作を説明
する。例えば、図15（Ａ）に示すようにヒューズ回路Ｆ
６のＦＵＳＥ６が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ６からトランジスタＴＰ１に
「Ｈ」レベルが供給されるが、トランジスタＴＰ１，Ｔ
ＮがＯFF動作をし、トランジスタＴＰ２はＯＮ動作をす
る。この結果、入力ＩＮと出力ＯＵＴとの間からインバ
ータ INVが切り放される。また、入力ＩＮと出力ＯＵＴ
とがトランジスタＴＰ２により接続され、当該回路がス
ルー状態となる。

【００７４】また、図15（Ｂ）に示すようにヒューズ回
路Ｆ６のＦＵＳＥ６が溶断されると、トランジスタＴＰ
１に「Ｌ」レベルが供給されることから、トランジスタ
ＴＰ１，ＴＮはＯＮ動作をし、トランジスタＴＰ２がＯ
Ｎ動作をする。これにより、入力ＩＮと出力ＯＵＴとの
間にインバータ INVが接続される。この結果、図14
（Ｂ）に示すように、入力信号ＳINが遅延され、その遅
延信号ＳOUT ６が出力される。この際の遅延量はインバ
ータ INVの設置段数に依存する。

【００７５】このようにして、本発明の第６の実施例に
係る信号遅延回路によれば、図14（Ａ）に示すように、
トランジスタＴＰ１，ＴＰ２，ＴＮ，１段以上のインバ
ータINV及びヒューズ回路Ｆ６を備える。このため、ヒ
ューズ回路Ｆ６のプログラムによって、第１〜第５の実
施例と同様に、予め設置された所望段数のインバータ I
NVを入出力間に接続すること、又は、非接続することが
可能となる。また、所望段数のインバータ INVに付き１
個のＦＵＳＥ６を設ければ良く、ＬＳＩの高集積化を図
ることが可能となる。

【００７６】さらに、第１〜第５の実施例と同様にＦＵ
ＳＥ６の配置余裕を持たせることができ、ヒューズ配線
の影響を考慮しなくても済む。このことで、第６の信号
遅延回路を組み合わせたプログラマブル遅延回路をクロ
ックディレイ調整回路に適用することができる。（７）第７の実施例の説明図16（Ａ），（Ｂ）は、本発明の第７の実施例に係る信
号遅延回路及びその動作波形図であり、図17（Ａ），
（Ｂ）はそのヒューズプログラム時の等価回路図をそれ
ぞれ示している。第７の実施例は第１の実施例と異な
り、インバータ INVの入力と信号入力ＩＮとの間にトラ
ンジスタＴＮ３が設けられる。

【００７７】本発明の第７の信号遅延回路は図16（Ａ）
に示すように、トランジスタＴＮ１〜ＴＮ３，ＴＰ，イ
ンバータ INV及びヒューズ回路Ｆ７を備える。すなわ
ち、トランジスタＴＮ３のゲートはトランジスタＴＮ１
のソース、トランジスタＴＮ２及びＴＰの各ゲートに接
続される。トランジスタＴＮ３のソースがインバータ I
NVの入力に接続され、そのドレインが入力ＩＮに接続さ
れる。その他の接続方法は、第１の実施例と同様のた
め、その説明を省略する。

【００７８】本発明の第７の信号遅延回路の動作を説明
する。例えば、図17（Ａ）に示すようにヒューズ回路Ｆ
７のＦＵＳＥ７が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ７からトランジスタＴＮ１に
「Ｈ」レベルが供給される。トランジスタＴＮ１〜ＴＮ
３はＯＮ動作をし、トランジスタＴＰがＯFF動作をす
る。これにより、入力ＩＮと出力ＯＵＴとの間にインバ
ータ INVが接続され、図16（Ｂ）に示すように、入力信
号ＳINが遅延され、その遅延信号ＳOUT ７が出力され
る。この際の遅延量はインバータ INVの設置段数に依存
する。

【００７９】また、図17（Ｂ）に示すようにヒューズ回
路Ｆ７のＦＵＳＥ７が溶断されると、トランジスタＴＮ
１に「Ｌ」レベルが供給されることから、トランジスタ
ＴＮ１〜ＴＮ３はＯFF動作をし、トランジスタＴＰがＯ
Ｎ動作をする。この結果、入力ＩＮと出力ＯＵＴとの間
からインバータ INVが切り放される。また、入力ＩＮと
出力ＯＵＴとがトランジスタＴＰにより接続され、当該
回路がスルー状態となる。

【００８０】このようにして、本発明の第７の実施例に
係る信号遅延回路によれば、図16（Ａ）に示すように、
トランジスタＴＮ１〜ＴＮ３，ＴＰ，１段以上のインバ
ータINV及びヒューズ回路Ｆ７を備える。このため、ヒ
ューズ回路Ｆ７のプログラムによって、第１〜第６の実
施例と同様に予め設置された所望段数のインバータ INV
を入出力間に接続すること、又は、非接続することが可
能となる。また、所望段数のインバータ INVに付き１個
のＦＵＳＥ７を設ければ良く、ＬＳＩの高集積化を図る
ことが可能となる。

【００８１】さらに、本発明の第７の実施例によれば、
ＦＵＳＥ７が従来例のように信号伝播経路に直接挿入さ
れることなく、それがヒューズ回路Ｆ７内で接地線ＧND
に接続される。このため、ＦＵＳＥ７の配置に余裕がで
きる。例えば、電源線ＶCCに集中してレイアウトでき
る。また、ヒューズ回路Ｆ７に直接，超高速の入力信号
がパスしないため、ヒューズ回路Ｆ７を接続する配線の
引回しや線路の浮遊容量等の影響を考慮しなくても済
む。

【００８２】これにより、第７の信号遅延回路を組み合
わせたプログラマブル遅延回路を半導体記憶装置等のク
ロックディレイ調整回路に適用することが可能となる。（８）第８の実施例の説明図18（Ａ），（Ｂ）は、本発明の第２の実施例に係る信
号遅延回路及びその動作波形図であり、図19（Ａ），
（Ｂ）はそのヒューズプログラム時の等価回路図をそれ
ぞれ示している。第２，第７の実施例と異なるのは第８
実施例では、インバータ INVの入力と信号入力ＩＮとの
間にトランジスタＴＮ２が設けられる。

【００８３】本発明の第７の信号遅延回路は図16（Ａ）
に示すように、トランジスタＴＮ１，ＴＮ２，ＴＰ，イ
ンバータ INV及びヒューズ回路Ｆ８を備える。すなわ
ち、トランジスタＴＮ２のゲートはトランジスタＴＮ１
のゲート、トランジスタＴＰの各ゲートに接続される。
トランジスタＴＮ２のソースがインバータ INVの入力に
接続され、そのドレインが入力ＩＮに接続される。その
他の接続方法は、第２の実施例と同様のため、その説明
を省略する。

【００８４】本発明の第８の信号遅延回路の動作を説明
する。例えば、図19（Ａ）に示すようにヒューズ回路Ｆ
８のＦＵＳＥ８が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ８からトランジスタＴＮ１，
ＴＮ２及びＴＰに「Ｈ」レベルが供給される。トランジ
スタＴＮ１，ＴＮ２はＯＮ動作をし、トランジスタＴＰ
がＯFF動作をする。これにより、入力ＩＮと出力ＯＵＴ
との間にインバータ INVが接続され、図18（Ｂ）に示す
ように、入力信号ＳINが遅延され、その遅延信号ＳOUT
８が出力される。この際の遅延量はインバータ INVの設
置段数に依存する。

【００８５】また、図19（Ｂ）に示すようにヒューズ回
路Ｆ８のＦＵＳＥ８が溶断されると、トランジスタＴＮ
１，ＴＮ２及びＴＰに「Ｌ」レベルが供給されることか
ら、トランジスタＴＮ１，ＴＮ２はＯFF動作をし、トラ
ンジスタＴＰがＯＮ動作をする。入力ＩＮと出力ＯＵＴ
との間からインバータ INVが切り放される。また、入力
ＩＮと出力ＯＵＴとがトランジスタＴＰにより接続さ
れ、当該回路がスルー状態となる。

【００８６】このようにして、本発明の第８の実施例に
係る信号遅延回路によれば、図18（Ａ）に示すように、
トランジスタＴＮ１，ＴＮ２，ＴＰ，１段以上のインバ
ータINV及びヒューズ回路Ｆ８を備える。このため、ヒ
ューズ回路Ｆ８のプログラムによって、第２，第７の実
施例と同様に予め設置された所望段数のインバータ INV
を入出力間に接続すること、又は、非接続することが可
能となる。また、所望段数のインバータ INVに付き１個
のＦＵＳＥ８を設ければ良く、ＬＳＩの高集積化を図る
ことが可能となる。

【００８７】さらに、第２，第７の実施例と同様にＦＵ
ＳＥＦ８の配置余裕を持たせることができ、ヒューズ配
線の影響を考慮しなくても済む。このことで、第８の信
号遅延回路を組み合わせたプログラマブル遅延回路をク
ロックディレイ調整回路に適用することができる。（９）第９の実施例の説明図20（Ａ），（Ｂ）は、本発明の第９の実施例に係る信
号遅延回路及びその動作波形図であり、図21（Ａ），
（Ｂ）はそのヒューズプログラム時の等価回路図をそれ
ぞれ示している。第３，第７の実施例と異なるのは第９
の実施例では、インバータ INVの入力と信号入力ＩＮと
の間にトランジスタＴＰ３が設けられる。

【００８８】本発明の第９の信号遅延回路は図20（Ａ）
に示すように、トランジスタＴＰ１〜ＴＰ３，ＴＮ，イ
ンバータ INV及びヒューズ回路Ｆ９を備える。すなわ
ち、トランジスタＴＰ３のゲートはトランジスタＴＰ１
のドレイン、トランジスタＴＰ２及びＴＮの各ゲートに
接続される。トランジスタＴＰ３のソースがインバータ
INVの入力に接続され、そのドレインが入力ＩＮに接続
される。その他の接続方法は、第３の実施例と同様のた
め、その説明を省略する。

【００８９】本発明の第９の信号遅延回路の動作を説明
する。例えば、図21（Ａ）に示すようにヒューズ回路Ｆ
９のＦＵＳＥ９が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ９からトランジスタＴＰ１に
「Ｈ」レベルが供給される。この結果、トランジスタＴ
Ｐ１，ＴＮはＯFF動作をし、トランジスタＴＰ２，ＴＰ
３がＯＮ動作をする。これにより、入力ＩＮと出力ＯＵ
Ｔとの間にインバータINVが接続され、図20（Ｂ）に示
すように、入力信号ＳINが遅延され、その遅延信号ＳOU
T ９が出力される。この際の遅延量はインバータ INVの
設置段数に依存する。

【００９０】また、図21（Ｂ）に示すようにヒューズ回
路Ｆ９のＦＵＳＥ９が溶断されると、トランジスタＴＰ
１に「Ｌ」レベルが供給されることから、トランジスタ
ＴＰ１，ＴＮはＯＮ動作をし、トランジスタＴＰ２，Ｔ
Ｐ３がＯＮ動作をする。このことで、入力ＩＮと出力Ｏ
ＵＴとの間からインバータ INVが切り放される。また、
入力ＩＮと出力ＯＵＴとがトランジスタＴＮにより接続
され、当該回路がスルー状態となる。

【００９１】このようにして、本発明の第９の実施例に
係る信号遅延回路によれば、図20（Ａ）に示すように、
トランジスタＴＰ１〜ＴＰ３，ＴＮ，１段以上のインバ
ータINV及びヒューズ回路Ｆ９を備える。このため、ヒ
ューズ回路Ｆ９のプログラムによって、第３，第７の実
施例と同様に、予め設置された所望段数のインバータ I
NVを入出力間に接続すること、又は、非接続することが
可能となる。また、所望段数のインバータ INVに付き１
個のＦＵＳＥ９を設ければ良く、ＬＳＩの高集積化を図
ることが可能となる。

【００９２】さらに、第３，第７の実施例と同様にＦＵ
ＳＥ９の配置余裕を持たせることができ、ヒューズ配線
の影響を考慮しなくても済む。このことで、第９の信号
遅延回路を組み合わせたプログラマブル遅延回路をクロ
ックディレイ調整回路に適用することができる。（10）第10の実施例の説明図22（Ａ），（Ｂ）は、本発明の第10の実施例に係る信
号遅延回路及びその動作波形図であり、図23（Ａ），
（Ｂ）はそのヒューズプログラム時の等価回路図をそれ
ぞれ示している。第４，第７の実施例と異なるのは第10
実施例では、インバータ INVの入力と信号入力ＩＮとの
間にトランジスタＴＰ２が設けられる。

【００９３】本発明の第９の信号遅延回路は図20（Ａ）
に示すように、トランジスタＴＰ１，ＴＰ２，ＴＮ，イ
ンバータ INV及びヒューズ回路Ｆ10を備える。すなわ
ち、トランジスタＴＰ２のゲートはトランジスタＴＰ１
及びＴＮの各ゲートに接続される。トランジスタＴＰ２
のドレインはインバータ INVの入力に接続され、そのソ
ースが入力ＩＮに接続される。その他の接続方法は、第
４の実施例と同様のため、その説明を省略する。

【００９４】本発明の信号遅延回路の動作を説明する。
例えば、図23（Ａ）に示すようにヒューズ回路Ｆ10のＦ
ＵＳＥ10が溶断されずにクローズ（導通維持）している
と、ヒューズ回路Ｆ10からトランジスタＴＮ，ＴＰ１及
びＴＰ２に「Ｈ」レベルが供給される。トランジスタＴ
ＮはＯＮ動作をし、トランジスタＴＰ１及びＴＰ２がＯ
FF動作をする。このことで、入力ＩＮと出力ＯＵＴとの
間からインバータ INVが切り放される。また、入力ＩＮ
と出力ＯＵＴとがトランジスタＴＮにより接続され、当
該回路がスルー状態となる。

【００９５】また、図23（Ｂ）に示すようにヒューズ回
路Ｆ10のＦＵＳＥ10が溶断されると、トランジスタＴ
Ｎ，ＴＰ１及びＴＰ２に「Ｌ」レベルが供給されること
から、トランジスタＴＰ１及びＴＰ２はＯＮ動作をし、
トランジスタＴＮがＯFF動作をする。この結果、入力Ｉ
Ｎと出力ＯＵＴとの間にインバータ INVが接続され、図
22（Ｂ）に示すように、入力信号ＳINがにより遅延さ
れ、その遅延信号ＳOUT 10が出力される。この際の遅延
量はインバータ INVの設置段数に依存する。

【００９６】このようにして、本発明の第10の実施例に
係る信号遅延回路によれば、図22（Ａ）に示すように、
トランジスタＴＮ，ＴＰ１，ＴＰ２, １段以上のインバ
ータINV及びヒューズ回路Ｆ10を備える。このため、ヒ
ューズ回路Ｆ10のプログラムによって、第１〜９の実施
例と同様に予め設置された所望段数のインバータ INVを
入出力間に接続すること、又は、非接続することが可能
となる。また、所望段数のインバータ INVに付き１個の
ＦＵＳＥ10を設ければ良く、ＬＳＩの高集積化を図るこ
とが可能となる。

【００９７】さらに、第１〜第９の実施例と同様にＦＵ
ＳＥ10の配置余裕を持たせることができ、ヒューズ配線
の影響を考慮しなくても済む。このことで、第10の信号
遅延回路を組み合わせたプログラマブル遅延回路をクロ
ックディレイ調整回路に適用することができる。（11）第11の実施例の説明図24（Ａ），（Ｂ）は、本発明の実施例に係る信号遅延
回路及びその動作波形図であり、図25（Ａ），（Ｂ）は
そのヒューズプログラム時の等価回路図をそれぞれ示し
ている。第５，７の実施例と異なるのは第11の実施例で
は、インバータINVの入力と信号入力ＩＮとの間にトラ
ンジスタＴＰ２が設けられる。

【００９８】本発明の第11の信号遅延回路は図24（Ａ）
に示すように、トランジスタＴＰ１，ＴＰ２，ＴＮ１，
ＴＮ２，インバータ INV及びヒューズ回路Ｆ11を備え
る。すなわち、トランジスタＴＰ２のゲートはトランジ
スタＴＰ１及びＴＮ２の各ゲートに接続される。トラン
ジスタＴＰ２のドレインはインバータ INVの入力に接続
され、そのソースが入力ＩＮに接続される。その他の接
続方法は、第５の実施例と同様のため、その説明を省略
する。

【００９９】本発明の第11の信号遅延回路の動作を説明
する。例えば、図25（Ａ）に示すようにヒューズ回路Ｆ
11のＦＵＳＥ11が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ11からトランジスタＴＮ１に
「Ｈ」レベルが供給される。トランジスタＴＮ１，ＴＮ
２はＯＮ動作をし、トランジスタＴＰがＯFF動作をす
る。このことで、入力ＩＮと出力ＯＵＴとの間からイン
バータ INVが切り放される。また、入力ＩＮと出力ＯＵ
ＴとがトランジスタＴＮ２により接続され、当該回路が
スルー状態となる。

【０１００】また、図25（Ｂ）に示すようにヒューズ回
路Ｆ11のＦＵＳＥ11が溶断されると、トランジスタＴＮ
１に「Ｌ」レベルが供給されることから、トランジスタ
ＴＮ１，ＴＮ２はＯFF動作をし、トランジスタＴＰ１，
ＴＰ２がＯＮ動作をする。これにより、入力ＩＮと出力
ＯＵＴとの間にインバータ INVが接続される。この結
果、図24（Ｂ）に示すように、入力信号ＳINがインバー
タ INVにより遅延され、その遅延信号ＳOUT 11が出力さ
れる。この際の遅延量はインバータ INVの設置段数に依
存する。

【０１０１】このようにして、本発明の第11の実施例に
係る信号遅延回路によれば、図24（Ａ）に示すように、
トランジスタＴＮ１，ＴＮ２，ＴＰ１，ＴＰ２，１段以
上のインバータ INV及びヒューズ回路Ｆ11を備える。こ
のため、ヒューズ回路Ｆ11のプログラムによって、第１
〜第10の実施例と同様に、予め設置された所望段数のイ
ンバータ INVを入出力間に接続すること、又は、非接続
することが可能となる。また、所望段数のインバータ I
NVに付き１個のＦＵＳＥ11を設ければ良く、ＬＳＩの高
集積化を図ることが可能となる。

【０１０２】さらに、第１〜第10の実施例と同様にＦＵ
ＳＥ11の配置余裕を持たせることができ、ヒューズ配線
の影響を考慮しなくても済む。このことで、第11の信号
遅延回路を組み合わせたプログラマブル遅延回路をクロ
ックディレイ調整回路に適用することができる。（12）第12の実施例の説明図26（Ａ），（Ｂ）は、本発明の第12の実施例に係る信
号遅延回路及びその動作波形図であり、図27（Ａ），
（Ｂ）はそのヒューズプログラム時の等価回路図をそれ
ぞれ示している。第６，７の実施例と異なるのは第12の
実施例では、インバータ INVの入力と信号入力ＩＮとの
間にトランジスタＴＮ２が設けられる。

【０１０３】本発明の第12の信号遅延回路は図20（Ａ）
に示すように、トランジスタＴＰ１，ＴＰ２，ＴＮ１，
ＴＮ２，インバータ INV及びヒューズ回路Ｆ12を備え
る。すなわち、トランジスタＴＮ２のゲートはトランジ
スタＴＰ２及びＴＮ１の各ゲートと、トランジスタＴＰ
１のドレインとに接続される。トランジスタＴＮ２のソ
ースはインバータ INVの入力に接続され、そのドレイン
が入力ＩＮに接続される。その他の接続方法は、第６の
実施例と同様のため、その説明を省略する。

【０１０４】本発明の第12の信号遅延回路の動作を説明
する。例えば、図27（Ａ）に示すようにヒューズ回路Ｆ
12のＦＵＳＥ12が溶断されずにクローズ（導通維持）し
ていると、ヒューズ回路Ｆ12からトランジスタＴＰ１に
「Ｈ」レベルが供給され、トランジスタＴＮ１，ＴＮ２
がＯFF動作をし、トランジスタＴＰ２はＯＮ動作をす
る。この結果、入力ＩＮと出力ＯＵＴとの間からインバ
ータ INVが切り放される。また、入力ＩＮと出力ＯＵＴ
とがトランジスタＴＰ２により接続され、当該回路がス
ルー状態となる。

【０１０５】また、図27（Ｂ）に示すようにヒューズ回
路Ｆ12のＦＵＳＥ12が溶断されると、トランジスタＴＰ
１に「Ｌ」レベルが供給されることから、トランジスタ
ＴＮ１，ＴＮ２はＯＮ動作をし、トランジスタＴＰ２が
ＯFF動作をする。これにより、入力ＩＮと出力ＯＵＴと
の間にインバータ INVが接続される。この結果、図26
（Ｂ）に示すように、入力信号ＳINがインバータ INVに
より遅延され、その遅延信号ＳOUT 12が出力される。こ
の際の遅延量はインバータ INVの設置段数に依存する。

【０１０６】このようにして、本発明の第12の実施例に
係る信号遅延回路によれば、図26（Ａ）に示すように、
トランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２，１段以
上のインバータ INV及びヒューズ回路Ｆ12を備える。こ
のため、ヒューズ回路Ｆ12のプログラムによって、第１
〜第11の実施例と同様に、予め設置された所望段数のイ
ンバータ INVを入出力間に接続すること、又は、非接続
することが可能となる。また、所望段数のインバータ I
NVに付き１個のＦＵＳＥ12を設ければ良く、ＬＳＩの高
集積化を図ることが可能となる。

【０１０７】さらに、第１〜第11の実施例と同様にＦＵ
ＳＥ12の配置余裕を持たせることができ、ヒューズ配線
の影響を考慮しなくても済む。このことで、第12の信号
遅延回路を組み合わせたプログラマブル遅延回路をクロ
ックディレイ調整回路に適用することができる。（13）第13の実施例の説明図28（Ａ），（Ｂ）は、本発明の第13の実施例に係るプ
ログラム可能な遅延回路及びその動作波形図をそれぞれ
示している。第１〜第12の実施例と異なるのは第13の実
施例では、図28（Ａ）に示すように、インバータ INVの
設置段数が異なる４つの信号遅延素子Ｄ１〜Ｄ４が縦続
接続されるものである。

【０１０８】すなわち、信号遅延素子Ｄ１〜Ｄ４は複数
の信号遅延素子Ｄｉの一例であり、ｉ＝４の場合であ
る。信号遅延素子Ｄ１〜Ｄ４は、本発明の第１〜第12の
実施例に係る信号遅延回路を応用する。信号遅延素子Ｄ
１は遅延制御回路101 及びヒューズ回路Ｆ１を有する。
ヒューズ回路Ｆ１の一端は電源線ＶCCに接続され、その
他端は遅延制御回路101 にそれぞれ接続される。遅延制
御回路101 はインバータINVが１段のスイッチ回路を有
する。

【０１０９】信号遅延素子Ｄ２は遅延制御回路102 及び
ヒューズ回路Ｆ２を有する。ヒューズ回路Ｆ２の一端は
電源線ＶCCに接続され、その他端は遅延制御回路102 に
それぞれ接続される。遅延制御回路102 はインバータ I
NVが２段のスイッチ回路を有する。信号遅延素子Ｄ３は
遅延制御回路103 及びヒューズ回路Ｆ３を有する。ヒュ
ーズ回路Ｆ３の一端は電源線ＶCCに接続され、その他端
は遅延制御回路103 にそれぞれ接続される。遅延制御回
路103 はインバータ INVが４段のスイッチ回路を有す
る。

【０１１０】信号遅延素子Ｄ４は遅延制御回路104 及び
ヒューズ回路Ｆ４を有する。ヒューズ回路Ｆ４の一端は
電源線ＶCCに接続され、その他端は遅延制御回路104 に
それぞれ接続される。遅延制御回路104 はインバータ I
NVが８段のスイッチ回路を有する。なお、各遅延制御回
路101 〜104 には第１〜第12の実施例に示したようなス
イッチ回路が応用される。

【０１１１】次に、本発明のプログラム可能な遅延回路
の動作を説明する。例えば、当該遅延回路の各遅延制御
回路を第１の実施例に示したような回路により構成した
場合には、ヒューズ回路Ｆ１のＦＵＳＥ１が溶断され、
他のヒューズ回路Ｆ２〜Ｆ４がクローズ（導通維持）し
ていると、遅延制御回路101 がスルー状態となり、入出
力間の遅延量はインバータ INV×１４段になる。

【０１１２】また、ヒューズ回路Ｆ２のＦＵＳＥ２が溶
断され、他のヒューズ回路Ｆ１，Ｆ３，Ｆ４がクローズ
（導通維持）していると、遅延制御回路102 がスルー状
態となり、入出力間の遅延量はインバータ INV×１３段
になる。ヒューズ回路Ｆ３のＦＵＳＥ３が溶断され、他
のヒューズ回路Ｆ１，Ｆ２，Ｆ４がクローズ（導通維
持）していると、遅延制御回路103 がスルー状態とな
り、入出力間の遅延量はインバータ INV×１１段にな
る。ヒューズ回路Ｆ４のＦＵＳＥ４が溶断され、他のヒ
ューズ回路Ｆ１〜Ｆ３がクローズ（導通維持）している
と、遅延制御回路104がスルー状態となり、入出力間の
遅延量はインバータ INV×７段になる。

【０１１３】これらのヒューズ回路Ｆ１〜Ｆ４のヒュー
ズ素子の溶断の組み合わせに対する入出力間の遅延量の
関係を表１に示している。

【０１１４】

【表１】

【０１１５】これによれば、ヒューズ回路Ｆ１〜Ｆ４の
ヒューズ素子の溶断の組み合わせによって、１６通りの
遅延量が調整可能となる。このようにして、本発明の第
13の実施例に係るプログラム可能な遅延回路によれば、
図28に示すように、縦続接続された４つの信号遅延素子
Ｄ１〜Ｄ４が本発明の第１の実施例に係る信号遅延回路
から成る。

【０１１６】このため、本発明の第１の信号遅延回路か
ら成る遅延制御回路101 〜104 のいずれかのヒューズ回
路Ｆ１〜Ｆ４をプログラムすることにより、入力信号Ｓ
INの遅延量を１６通りに制御することができる。このこ
とで、図28（Ｂ）に示すように、インバータ INVを１段
づつ遅延した遅延信号ＳOUT ０〜ＳOUT 15を選択出力す
ることが可能となる。

【０１１７】このことで、従来例のような遅延素子の出
力波形の立ち上がり又は立ち下がりを調整するヒューズ
機能に比べて、スルー状態から所定段数に至るまで、フ
レキシブルな信号遅延をすることが可能となり、入力信
号ＳINの遅延量の調整範囲を幅広くすることが可能とな
る。これにより、当該プログラム可能な遅延回路を半導
体記憶装置に適用した場合、回路構成後において、クロ
ックディレイを修正することができ、所望の遅延量の超
高速のクロックサイクルによりメモリセルを動作させる
ことができる。このことで、メモリの高速化及び歩留り
の向上を図ることが可能となる。

【０１１８】なお、本発明の実施例では、図４に示した
ようなヒューズ回路Ｆを用いたが、これに限られること
はなく、他端が直接電源線ＶCCに接続されたヒューズ素
子であっても良い。

【０１１９】

【発明の効果】以上説明したように、本発明の信号遅延
回路によれば１段以上の遅延素子とスイッチ回路とを有
する遅延制御回路、及び、電源線に接続されたヒューズ
回路を備える。このため、ヒューズ回路のプログラムに
よって、１段以上の遅延素子を入出力間に接続するこ
と、又は、非接続することが可能となる。また、遅延素
子１個に付き、必ずしも１個のヒューズ素子を設けなく
ても済み、ＬＳＩの高集積化を図ることが可能となる。

【０１２０】さらに、本発明の信号遅延回路によれば、
ヒューズ素子が従来例のように信号伝播経路に直接挿入
されることなく、それが電源線に接続される。このた
め、ヒューズ素子の配置に余裕ができる。また、ヒュー
ズ回路に直接，超高速の入力信号がパスしないため、ヒ
ューズ回路を接続する配線の引回しや線路の浮遊容量等
の影響を考慮しなくても済む。

【０１２１】また、本発明のプログラム可能な遅延回路
によれば、縦続接続された複数の信号遅延素子が本発明
の信号遅延回路のいずれかの回路から成る。このため、
本発明の信号遅延回路のいずれかのヒューズ回路のヒュ
ーズ素子をプログラムすることにより、入力信号の遅延
量を所定ピッチに制御することができる。

【０１２２】これにより、本発明の遅延回路をメモリの
クロックディレイ調整回路に適用することができ、さら
に、その回路構成後においても、クロックディレイを修
正することができる。このことで、半導体記憶装置の高
速化及び歩留りの向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る信号遅延回路の原理図である。

【図２】本発明に係るプログラム可能な遅延回路の原理
図である。

【図３】本発明の第１の実施例に係る信号遅延回路及び
動作波形図である。

【図４】本発明の各実施例に係るヒューズ回路の内部構
成図及び機能説明図である。

【図５】本発明の第１の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図６】本発明の第２の実施例に係る信号遅延回路及び
動作波形図である。

【図７】本発明の第２の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図８】本発明の第３の実施例に係る信号遅延回路及び
動作波形図である。

【図９】本発明の第３の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図10】本発明の第４の実施例に係る信号遅延回路及び
動作波形図である。

【図11】本発明の第４の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図12】本発明の第５の実施例に係る信号遅延回路及び
動作波形図である。

【図13】本発明の第５の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図14】本発明の第６の実施例に係る信号遅延回路及び
動作波形図である。

【図15】本発明の第６の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図16】本発明の第７の実施例に係る信号遅延回路及び
動作波形図である。

【図17】本発明の第７の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図18】本発明の第８の実施例に係る信号遅延回路及び
動作波形図である。

【図19】本発明の第８の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図20】本発明の第９の実施例に係る信号遅延回路及び
動作波形図である。

【図21】本発明の第９の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図22】本発明の第10の実施例に係る信号遅延回路及び
動作波形図である。

【図23】本発明の第10の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図24】本発明の第11の実施例に係る信号遅延回路及び
動作波形図である。

【図25】本発明の第11の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図26】本発明の第12の実施例に係る信号遅延回路及び
動作波形図である。

【図27】本発明の第12の実施例に係るヒューズプログラ
ム時の等価回路図である。

【図28】本発明の第13の実施例に係るプログラム可能な
遅延回路の構成図及び動作波形図である。

【図29】従来例に係る信号遅延回路及び動作波形図であ
る。

【符号の説明】

100 …遅延制御回路、１１…遅延素子、１２…スイッチ回路、Ｆ…ヒューズ回路、ＦＵＳＥ…ヒューズ素子、Ｄｉ，〔ｉ＝１〜ｎ〕…信号遅延素子、Ｓ１〜Ｓ４…第１〜第４のスイッチ素子、ＳIN…入力信号、ＳOUT …遅延信号。

Claims

【特許請求の範囲】

【請求項１】制御電圧に基づいて入力信号（ＳIN）を
遅延して遅延信号（ＳOUT ）を出力し、又は、入力（Ｉ
Ｎ）と出力（ＯＵＴ）とを接続する遅延制御回路（100
）と、前記遅延制御回路（100 ）に制御電圧を与える
ヒューズ回路（Ｆ）とを備えることを特徴とする信号遅
延回路。
【請求項２】入力信号（ＳIN）を遅延して遅延信号
（ＳOUT ）を出力する１段以上の遅延素子（１１）と、
入力（ＩＮ）と出力（ＯＵＴ）との間に前記遅延素子
（１１）を接続又は非接続するスイッチ回路（１２）
と、前記スイッチ回路（１２）に制御電圧を供給するヒ
ューズ回路（Ｆ）とを備えることを特徴とする信号遅延
回路。
【請求項３】前記スイッチ回路（１２）は、ｎ型の電
界効果トランジスタから成る第１及び第２のトランジス
タ（ＴＮ１，ＴＮ２）と、ｐ型の電界効果トランジスタ
から成る第３のトランジスタ（ＴＰ）とを有し、前記第１のトランジスタ（ＴＮ１）のソースは、前記第
２のトランジスタ（ＴＮ２）のゲート及び第３のトラン
ジスタ（ＴＰ）のゲートに接続され、前記第１のトラン
ジスタ（ＴＮ１）のゲートがヒューズ回路（Ｆ）の一端
に接続され、前記第２のトランジスタ（ＴＮ２）のソー
スが第３のトランジスタ（ＴＰ）のドレイン及び出力
（ＯＵＴ）に接続され、前記第２のトランジスタ（ＴＮ
２）のドレインが前記遅延素子（１１）の出力に接続さ
れ、前記第３のトランジスタ（ＴＰ）のソースが前記遅
延素子（１１）の入力（ＩＮ）にそれぞれ接続されるこ
とを特徴とする請求項２記載の信号遅延回路。
【請求項４】前記スイッチ回路（１２）は、ｎ型の電
界効果トランジスタから成る第１のトランジスタ（Ｔ
Ｎ）と、ｐ型の電界効果トランジスタから成る第２のト
ランジスタ（ＴＰ）とを有し、前記第１のトランジスタ（ＴＮ）のソースは、前記第２
のトランジスタ（ＴＰ）のドレインと出力（ＯＵＴ）と
にそれぞれ接続され、前記第１のトランジスタ（ＴＮ）
のゲートがヒューズ回路（Ｆ）の一端と前記第２のトラ
ンジスタ（ＴＰ）のゲートにそれぞれ接続され、前記第
１のトランジスタ（ＴＮ）のドレインが前記遅延素子
（１１）の出力に接続され、前記第２のトランジスタ
（ＴＰ）のソースが前記遅延素子（１１）の入力（Ｉ
Ｎ）にそれぞれ接続されることを特徴とする請求項２記
載の信号遅延回路。
【請求項５】前記スイッチ回路（１２）は、ｐ型の電
界効果トランジスタから成る第１及び第２のトランジス
タ（ＴＰ１，ＴＰ２）と、ｎ型の電界効果トランジスタ
から成る第３のトランジスタ（ＴＮ）とを有し、前記第１のトランジスタ（ＴＰ１）のドレインは、前記
第２のトランジスタ（ＴＰ２）のゲート及び第３のトラ
ンジスタ（ＴＮ）のゲートに接続され、前記第１のトラ
ンジスタ（ＴＰ１）のゲートがヒューズ回路（Ｆ）の一
端に接続され、前記第２のトランジスタ（ＴＰ２）のド
レインが第３のトランジスタ（ＴＮ）のソース及び出力
（ＯＵＴ）にそれぞれに接続され、前記第２のトランジ
スタ（ＴＰ２）のソースが前記遅延素子（１１）の出力
に接続され、前記第３のトランジスタ（ＴＮ）のドレイ
ンが前記遅延素子（１１）の入力（ＩＮ）にそれぞれ接
続されることを特徴とする請求項２記載の信号遅延回
路。
【請求項６】前記スイッチ回路（１２）は、ｐ型の電
界効果トランジスタから成る第１のトランジスタ（Ｔ
Ｐ）と、ｎ型の電界効果トランジスタから成る第２のト
ランジスタ（ＴＮ）とを有し、前記第１のトランジスタ（ＴＰ）のゲートがヒューズ回
路（Ｆ）の一端と前記第２のトランジスタ（ＴＮ）のゲ
ートにそれぞれ接続され、前記第１のトランジスタ（Ｔ
Ｐ）のドレインは、前記第２のトランジスタ（ＴＮ）の
ソース及び出力（ＯＵＴ）にそれぞれ接続され、前記第
１のトランジスタ（ＴＰ）のソースが前記遅延素子（１
１）の出力に接続され、前記第２のトランジスタ（Ｔ
Ｎ）のドレインが前記遅延素子（１１）の入力（ＩＮ）
にそれぞれ接続されることを特徴とする請求項２記載の
信号遅延回路。
【請求項７】前記スイッチ回路（１２）は、ｎ型の電
界効果トランジスタから成る第１及び第２のトランジス
タ（ＴＮ１，ＴＮ２）と、ｐ型の電界効果トランジスタ
から成る第３のトランジスタ（ＴＰ）とを有し、前記第１のトランジスタ（ＴＮ１）のソースは、前記第
２のトランジスタ（ＴＮ２）のゲート及び第３のトラン
ジスタ（ＴＰ）のゲートに接続され、前記第１のトラン
ジスタ（ＴＮ１）のゲートがヒューズ回路（Ｆ）の一端
に接続され、前記第２のトランジスタ（ＴＮ２）のソー
スが第３のトランジスタ（ＴＰ）のドレイン及び出力
（ＯＵＴ）にそれぞれ接続され、前記第２のトランジス
タ（ＴＮ２）のドレインが前記遅延素子（１１）の入力
（ＩＮ）に接続され、前記第３のトランジスタ（ＴＰ）
のソースが前記遅延素子（１１）の出力にそれぞれ接続
されることを特徴とする請求項２記載の信号遅延回路。
【請求項８】前記スイッチ回路（１２）は、ｐ型の電
界効果トランジスタから成る第１及び第２のトランジス
タ（ＴＰ１，ＴＰ２）と、ｎ型の電界効果トランジスタ
から成る第３のトランジスタ（ＴＮ）とを有し、前記第１のトランジスタ（ＴＰ１）のドレインは、前記
第２のトランジスタ（ＴＰ２）のゲート及び第３のトラ
ンジスタ（ＴＮ）のゲートに接続され、前記第１のトラ
ンジスタ（ＴＰ１）のゲートがヒューズ回路（Ｆ）の一
端に接続され、前記第２のトランジスタ（ＴＰ２）のド
レインが第３のトランジスタ（ＴＮ）のソース及び出力
（ＯＵＴ）にそれぞれ接続され、前記第２のトランジス
タ（ＴＰ２）のソースが前記遅延素子（１１）の入力
（ＩＮ）に接続され、前記第３のトランジスタ（ＴＮ）
のドレインが前記遅延素子（１１）の出力にそれぞれ接
続されることを特徴とする請求項２記載の信号遅延回
路。
【請求項９】前記スイッチ回路（１２）は、ｎ型の電
界効果トランジスタから成る第１，第２及び第３のトラ
ンジスタ（ＴＮ１，ＴＮ２，ＴＮ３）と、ｐ型の電界効
果トランジスタから成る第４のトランジスタ（ＴＰ）と
を有し、前記第１のトランジスタ（ＴＮ１）のソースは、前記第
２のトランジスタ（ＴＮ２）のゲート、第３のトランジ
スタ（ＴＰ３）のゲート及び第４のトランジスタ（Ｔ
Ｐ）のゲートにそれぞれ接続され、前記第１のトランジ
スタ（ＴＮ１）のゲートがヒューズ回路（Ｆ）の一端に
接続され、前記第２のトランジスタ（ＴＮ２）のソース
が第４のトランジスタ（ＴＰ）のドレイン及び出力（Ｏ
ＵＴ）に接続され、前記第２のトランジスタ（ＴＮ２）
のドレインが前記遅延素子（１１）の出力に接続され、
前記第３のトランジスタ（ＴＮ３）のソースが遅延素子
（１１）の入力に接続され、前記第２のトランジスタ
（ＴＮ２）のソースが遅延素子（１１）の入力に接続さ
れ、前記第４のトランジスタ（ＴＰ）のソースが前記第
３のトランジスタ（ＴＰ３）のドレインと入力（ＩＮ）
にそれぞれ接続されることを特徴とする請求項２記載の
信号遅延回路。
【請求項10】前記スイッチ回路（１２）は、ｎ型の電
界効果トランジスタから成る第１及び第２のトランジス
タ（ＴＮ１，ＴＮ２）と、ｐ型の電界効果トランジスタ
から成る第３のトランジスタ（ＴＰ）とを有し、前記第１のトランジスタ（ＴＮ１）のゲートがヒューズ
回路（Ｆ）の一端及び前記第２のトランジスタ（ＴＮ
１）のゲート及び第３のトランジスタ（ＴＰ）のゲート
にそれぞれ接続され、前記第１のトランジスタ（ＴＮ
１）のソースは、前記第３のトランジスタ（ＴＰ）のド
レイン及び出力（ＯＵＴ）にそれぞれ接続され、前記第
１のトランジスタ（ＴＮ１）のドレインが前記遅延素子
（１１）の出力に接続され、前記第２のトランジスタ
（ＴＮ２）のソースが前記遅延素子（１１）の入力に接
続され、前記第３のトランジスタ（ＴＰ）のソースが前
記第２のトランジスタ（ＴＮ２）のドレインと入力（Ｉ
Ｎ）にそれぞれ接続されることを特徴とする請求項２記
載の信号遅延回路。
【請求項11】前記スイッチ回路（１２）は、ｐ型の電
界効果トランジスタから成る第１，第２及び第３のトラ
ンジスタ（ＴＰ１，ＴＰ２，ＴＰ３）と、ｎ型の電界効
果トランジスタから成る第４のトランジスタ（ＴＮ）と
を有し、前記第１のトランジスタ（ＴＰ１）のドレインは、前記
第２のトランジスタ（ＴＰ２）のゲート、第３のトラン
ジスタ（ＴＰ３）のゲート及び第４のトランジスタ（Ｔ
Ｎ）のゲートにそれぞれ接続され、前記第１のトランジ
スタ（ＴＰ１）のゲートがヒューズ回路（Ｆ）の一端に
接続され、前記第２のトランジスタ（ＴＰ２）のドレイ
ンが第４のトランジスタ（ＴＮ）のソース及び出力（Ｏ
ＵＴ）にそれぞれ接続され、前記第２のトランジスタ
（ＴＰ２）のソースが前記遅延素子（１１）の出力に接
続され、前記第３のトランジスタ（ＴＰ３）のドレイン
が前記遅延素子（１１）の入力に接続され、前記第４の
トランジスタ（ＴＮ）のドレインが前記第３のトランジ
スタ（ＴＰ３）のソース及び入力（ＩＮ）にそれぞれ接
続されることを特徴とする請求項２記載の信号遅延回
路。
【請求項12】前記スイッチ回路（１２）は、ｐ型の電
界効果トランジスタから成る第１及び第２のトランジス
タ（ＴＰ１，ＴＰ２）と、ｎ型の電界効果トランジスタ
から成る第３のトランジスタ（ＴＮ）とを有し、前記第１のトランジスタ（ＴＰ１）のゲートがヒューズ
回路（Ｆ）の一端、前記第２のトランジスタ（ＴＰ２）
のゲート及び前記第３のトランジスタ（ＴＮ）のゲート
にそれぞれ接続され、前記第１のトランジスタ（ＴＰ
１）のドレインは、前記第３のトランジスタ（ＴＮ）の
ソースと出力（ＯＵＴ）にそれぞれ接続され、前記第１
のトランジスタ（ＴＰ１）のソースが前記遅延素子（１
１）の出力に接続され、前記第２のトランジスタ（ＴＰ
２）のドレインが前記遅延素子（１１）の入力に接続さ
れ、前記第３のトランジスタ（ＴＮ）のドレインが前記
第２のトランジスタ（ＴＰ２）のソースと入力（ＩＮ）
にそれぞれ接続されることを特徴とする請求項２記載の
信号遅延回路。
【請求項13】前記スイッチ回路（１２）は、ｎ型の電
界効果トランジスタから成る第１及び第２のトランジス
タ（ＴＮ１，ＴＮ２）と、ｐ型の電界効果トランジスタ
から成る第３及び第４のトランジスタ（ＴＰ１，ＴＰ
２）とを有し、前記第１のトランジスタ（ＴＮ１）のソースは、前記第
２のトランジスタ（ＴＮ２）のゲート、第３のトランジ
スタ（ＴＰ１）のゲート及び第４のトランジスタ（ＴＰ
２）のゲートにそれぞれ接続され、前記第１のトランジ
スタ（ＴＮ１）のゲートがヒューズ回路（Ｆ）の一端に
接続され、前記第２のトランジスタ（ＴＮ２）のソース
が第３のトランジスタ（ＴＰ）のドレインと出力（ＯＵ
Ｔ）にそれぞれ接続され、前記第２のトランジスタ（Ｔ
Ｎ２）のドレインが前記第４のトランジスタ（ＴＰ２）
のソース及び入力（ＩＮ）に接続され、前記第３のトラ
ンジスタ（ＴＰ）のソースが前記遅延素子（１１）の出
力に接続され、前記第４のトランジスタ（ＴＰ２）のド
レインが前記遅延素子（１１）の入力に接続されること
を特徴とする請求項２記載の信号遅延回路。
【請求項14】前記スイッチ回路（１２）は、ｐ型の電
界効果トランジスタから成る第１及び第２のトランジス
タ（ＴＰ１，ＴＰ２）と、ｎ型の電界効果トランジスタ
から成る第３及び第４のトランジスタ（ＴＮ１，ＴＮ
２）とを有し、前記第１のトランジスタ（ＴＰ１）のドレインは、前記
第２のトランジスタ（ＴＰ２）のゲート、第３のトラン
ジスタ（ＴＮ１）のゲート及び第４のトランジスタ（Ｔ
Ｎ２）のゲートにそれぞれ接続され、前記第１のトラン
ジスタ（ＴＰ１）のゲートがヒューズ回路（Ｆ）の一端
に接続され、前記第２のトランジスタ（ＴＰ２）のドレ
インが第３のトランジスタ（ＴＮ１）のソース及び出力
（ＯＵＴ）にそれぞれ接続され、前記第２のトランジス
タ（ＴＰ２）のソースが前記第４のトランジスタ（ＴＮ
２）のドレイン及び入力（ＩＮ）にそれぞれ接続され、前記第３のトランジスタ（ＴＮ１）のドレインが前記遅
延素子（１１）の出力に接続され、前記第４のトランジ
スタ（ＴＮ２）のソースが前記遅延素子（１１）の入力
に接続されることを特徴とする請求項２記載の信号遅延
回路。
【請求項15】前記ヒューズ回路（Ｆ）がヒューズ素子
（ＦＵＳＥ）から成り、前記ヒューズ素子（ＦＵＳＥ）
の一端が電源線（ＶCC）に接続されることを特徴とする
請求項２記載の信号遅延回路。
【請求項16】前記ヒューズ回路（Ｆ）は、制御用のト
ランジスタ（ＴＦＰ），状態記憶回路（ＦＦ）及びヒュ
ーズ素子（ＦＵＳＥ）を有し、前記制御用のトランジスタ（ＴＦＰ）のゲートは接地線
（ＧND）に接続され、該トランジスタ（ＴＦＰ）のソー
スは電源線（ＶCC）に接続され、かつ、該トランジスタ
（ＴＦＰ）のドレインはヒューズ素子（ＦＵＳＥ）の一
端と、状態記憶回路（ＦＦ）の一端とに接続され、前記
ヒューズ素子（ＦＵＳＥ）の他端は、接地線（ＧND）に
接続されることを特徴とする請求項２記載の信号遅延回
路。
【請求項17】遅延量がヒューズ回路（Ｆ）のプログラ
ムにより決定される複数の信号遅延素子（Ｄｉ，〔ｉ＝
１〜ｎ〕）が縦続接続され、入力信号（ＳIN）を遅延し
て遅延信号（ＳOUT ）を出力するプログラム可能な遅延
回路において、前記信号遅延素子（Ｄｉ）が請求項１〜
16記載のいずれかの信号遅延回路から成ることを特徴と
するプログラム可能な遅延回路。