KR0184636B1 - 구동회로 - Google Patents

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KR0184636B1
KR0184636B1 KR1019900008999A KR900008999A KR0184636B1 KR 0184636 B1 KR0184636 B1 KR 0184636B1 KR 1019900008999 A KR1019900008999 A KR 1019900008999A KR 900008999 A KR900008999 A KR 900008999A KR 0184636 B1 KR0184636 B1 KR 0184636B1
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이누이 다까시
수께가와 수니찌
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엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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Abstract

내용없음.

Description

구동 회로
제1도는 동적 RAM에 적용되는 본 발명의 실시예를 도시한 등가 회로도.
제2도는 제1도 및 제3도의 주요 동작 상태를 도시한 타이밍도.
제3도는 제1도에 도시된 본 발명의 실시예가 적용되는 동적 RAM의 주요 구성을 개략적으로 도시한 블럭도.
제4도는 실제의 X 디코더(decoder) 부(25), 워드 선 구동 회로부(26) 및 승압(booster)회로부의 접속 관계를 설명하기 위한 논리 게이트의 등가 회로도.
제5도는 제1도에 도시된 본 발명의 실시예의 실제 전압-시간 특성을 도시한 도면.
제6도는 제1도에 도시된 주요 장치 구성을 설명하는 단면도(제7도의 선 VI-VI를 따라 절취하여 도시한 단면도).
제7도는 제6도의 평면도.
제8도는 본 발명의 다른 실시예를 설명하는 등가 회로도.
제9도는 본 발명의 다른 실시예를 설명하는 등가 회로도.
제10도는 본 발명의 다른 실시예를 설명하는 등가 회로도.
제11도는 본 발명의 또 다른 실시예를 설명하는 등가 회로도.
제12도는 종래의 구동 회로를 설명하는 등가 회로도.
제13도는 제12도 및 제14도에 도시된 주요 작동 상태를 설명하는 타이밍도.
제14도는 제12도에 도시된 구동 회로가 적용되는 동적 RAM의 주요 구성을 개략적으로 설명하는 블럭도.
제15도는 제12도내에 도시된 X 디코더(5), 워드 선 구동 회로부(6) 및 승압 회로부(4)의 접속 관계를 설명하는 논리 게이트의 등가 회로도.
제16도는 제12도내에 도시된 승압 회로부의 회로 구성의 접속 관계를 개략적으로 설명하는 블럭도.
제17도는 제12도에 도시된 실시예에서의 실제 전압-시간 특성을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : RAS 클럭 발생기 2 : 어드레스 버퍼
3 : 프리디코더 4, 24 : 승압 회로부(전압 공급 회로부)
5, 25 : X 디코더부(동작 신호 공급 회로부)
6, 26 : 워드 선 구동 회로부(구동 신호 출력 회로부)
N1, N2, N3, N4, N5, N6, N7, N8, Q2, Q3, Q4, Q5, Q8, Q9, Q10, Q11, Q12 : N- 채널 MOS 트랜지스터
Pl, P2, P3, Q1, Q6, Q7 : P-채널 MOS 트랜지스터
BN1 : NPN 바이폴라 트랜지스터
BP1 : PNP 바이폴라 트랜지스터
A0, Al, A2, A3, A4, A5, A6, A7, A8 : 어드레스 입력
WLO-WL511 : 워드선
RXH, RXHO, RXH1, RXH2, RXH3 : 선정된 전압 출력 신호
YPP: 고-전압 출력 VDD: 전원측
Vss : 접지측
본 발명은 동적 RAM(등속 호출 메모리)내의 워드 선등을 구동 시키기에 적합한 구동 회로에 관한 것이다.
종래의 동적 RAM 설계 기술에 있어서, 가장 중요한 점은 정보 1을 나타내는 비트선 전압과 정보 0을 나타내는 비트선 전압 사이의 차 △V를 증가시키는 것이 가장 중요한 관건이었다.
비트선 캐패시턴스가 CB이고, 셀 캐패시턴스가 Cs 이고, 저장된 정보 1를 갖는 셀전압이 VH이고, 저장된 정보 0을 갖는 셀 전압이 VL이라고 가정한다면, △V는 다음과 같은 식으로 표현할 수 있다.
Figure kpo00002
상기 식에서 알 수 있는 바와 같이, △V를 증가시키기 위한 한가지 방법으로는 메모리 셀구조와 단일 비트선에 접속된 메모리 셀의 수에 따라 변하는 CB/CS의 비를 감소시키는 것이다. 또 다른 방법은 회로의 상기 (VH-VL)의 값을 증가시키는 것이다. 그러나, VL(저장된 정보 0 에 대한 셀 전압)은 통상적으로 OV이고, VH(저장된 정보 1에 대한 셀 전압)는, 워드 선이 개방된 때의 전압 VWL에 따라 변한다. 워드 선 전압 VWL이 전원 전압 VDD로서 셋트되고, 메모리 셀의 전달 게이트의 임계 전압이 VT(WL)이라고 가정한다면, VH는 다음 식과 같이 표현할 수 있다.
Figure kpo00003
그러므로, VH는 전원 전압보다 임계 전압만큼 낮아진다 [물론, 이것은 상기(VH-VL)값을 감소시키고, 비트 선 전압차 △V를 증가시킬 수 있는 양만큼 낮아진다]. 이러한 문제점을 해결하기 위해서, 회로에 관련된 여러가지 기술이 전원공급 전압 VDD보다 워드 선 전압 VWL을 승압시키기 위해 제안되어 왔다.
[즉, VWL≥VDD+ VT(WL)]
상기 비트 선 전압차 △V를 증가시키면, 동적 RAM의 동작 마진 (operating margin)이 증가할 뿐만아니라, α-입자등에 의해 야기되는 소위 소프트 에러(soft error)를 개선하는데 효과적이다.
다음에는 제12도 내지 17도를 참조하여 상기 워드 선 전압 VWL을 상기 전원전압 VDD의 수준까지 올리는 종래 회로 기술의 문제점에 대해 기술하겠다.
우선, 제14도는 예를 들어, 1메가 동적 RAM의 RAS(행 어드레스 스트로브 : Row Address Strobe)로 부터 여러개의 워드 선(예를 들어, 512개의 선)까지의 회로를 개략적으로 도시한 블럭도이다.
제14도에 도시한 바와 같이
Figure kpo00004
의 도달시에 RAS 시스템의 동작 클럭을 발생시키기 위해 RAS 클럭 발생기(1)에 의해 발생된 한 개의 클럭 신호(RL 21)은 어드레스 버퍼(2) 및 승압 회로부(4)를 제어한다.
Figure kpo00005
의 하강 연부에서, 어드레스(A0-A8)은 클럭(RL2l)에 의해 어드레스 버퍼내로 인출되고, 어드레스 버퍼(2)(RAO,
Figure kpo00006
-RA7,RA7)의 출력은 프리디코더에 의해 프리디코드된다. 프리디코더로 부터의 출력중 상위 비트[(RF4)-(RFl5), RA8, RA8]는 X-디코더부(5)에 제공되고 하위 비트[(RF0)-(RF3)]는 승압 회로부(4)에 각각 제공되어, 제어하는데 사용된다. X-디코더부(5)에서, 상기 RF4-RFl5, RA8 및 RA8가 각 디코더내에서 선택된다. 결론적으로, 승압 회로부(4)에 의해 형성되고 워드선 구동 회로(6)에 접속된 4 개의 클럭 (RXHO-RXH4)에 의해, 512 개의 워드 선(WLO-WL511)들중 한개의 워드 선이 선 택된다.
제15도 내지 제16도에는 제14도내의 워드 선 구동 회로부(6), X-디코더부(5), 및 승압 회로부(4)의 동작 상태, 또는 각각의 접속 관계가 도시되어 있다.
제15도에 도시된 바와 같이, X-디코더부(5)는 4-입력 AND 회로로 구성되는데, 총 128(4×4×4×2=128) 개의 상기 4-입력 AND 회로(5a)는 각각의 입력(RF4-RF7,RF8-RF11,RF12-RF15,RA8, 및 RA8)의 여러가지 조합으로 구성된다[제15도에는 설명을 간단하게 하기 위해서 한개의 4-입력 AND 회로(5a)만이 도시되어 있다]. 상기 각각의 4-입력 AND 회로(5a)의 출력은 워드 선 구동 회로부(6)내의 4 개의 2-입력 AND 회로(6a)의 입력들 중 한 개의 입력에 각각 접속된다. RXHO-RXH3에 접속된 이러한 AND 회로(6a)의 입력들 중 다른 입력들은 제14도에 도시된 승압 회로부(4)로부터 신호를 출력한다. 상기 4 개의 2-입력 AND 회로(6a)의 각각의 출력은 4 개의 워드 선(WLO-WL3)에 접속된다. 즉, 제15도에 도시된 회로에 있어서, 각 회로 그룹이 한개의 4-입력 AND 회로(5a) 및 4 개의 2-입력 AND 회로(6a)에 있어서, 128개의 입력들의 조합이며, 128 개의 회로들 중 각각의 회로는 4 개의 워드선(WLO-WL3)을 갖고 있으므로, 총 512 개의 워드 선이 있다.
제15도에 도시된 워드 선(WLO-WL511)을 각각 선택하는 것은 다음과 같이 수행된다. RF4-RF15에 있어서, 상술한 바와 같이, 프리디코드 어드레스 신호(AO-A7)에 따라서 변하는 신호(RF4-RF7)들 중 한 개의 신호가 레벨 1로 셋트되고, 이와 마찬가지로, 신호(RF8-RF11)들 중 한 개의 신호만이 레벨 1로 셋트되며, 신호(RF12-RF15)들 중 한 개의 신호만이 레벨 1로 셋트되고, 신호(RA8 및 RA8)들 중 한 개의 신호만이 레벨 1로 셋트된다. 다시 말하면, 승압 회로부(4)에서 4 개의 신호(RXHO-RXH3)들 중 한 개의 신호만이 레벨 1로 셋트되므로 총 조합 수는 128×4=512(組)이고, 512 개의 워드 선(WLO-WL511)들 중 한 개의 선이 선택될 수 있다.
제16도에 도시된 바와 같이, 승압 회로(4)는 4 개의 동일 회로 블럭(4a) (제12도를 참조하여 후술될 내부 회로)로 구성된다. 회로 블럭(4a)들은 상기 프리디코드 신호(RFO-RF3) 및 RAS 클럭 발생기(1)로 부터의 신호(RF2l)를 입력 신호로서 각각 갖고 있다. 회로 블럭(4a)는 신호(RXHO-RXH3)를 각각 출력한다. 상기 승압 회로부(4)에 접속된 신호(RL2l)는 지연 기능 엔에이블 신호라 칭한다. 신호(RL2l)은 신호(RXHO-RXH3)의 출력 타이밍을 결정하는데 사용된다. 상기 X 디코더부(5)(5a)의 출력에 의해 결정된 시점(time point)이 타이밍으로써 사용된다.
지금부터, 제12도를 참조하여, 워드 구동 회로부(6), 승압 회로부(4) 및 X 디코더부(5)의 내부 회로의 동작 설명에 대해 기술하겠다. 설명을 쉽게하게 하기 위해서, 제12도에는 내부 회로의 주요 구성 부분만이 도시되어 있다. 제12도에 도시된 X 디코더부(5)에 관련하여, 4 개의 N-채널 MOS 트랜지스터(Q2-Q5)는 근접 트랜지스터의 소스에 접속된 각각의 트랜지스터의 드레인과 서로 접속된다. 트랜지스터(Q2)의 소스는 접지(Vss)에 접속된다. 트랜지스터 (Q2)의 드레인은 P-채널 MOS 트랜지스터(Q1)의 드레인에 접속된다. 부수적으로, 트랜지스터(Q1)의 소스는 전원장치(VDD)에 접속된다. 트랜지스터(Q1)의 게이트는 프리챠지(precharge) 신호(PC)에 접속된다. 트랜지스터(Q2-Q5)의 게이트는 상기 신호 입력(RF4-RF15,RA8, 및 RA8)의 각각에 접속된다[즉, 상기 트랜지스터(Q2-Q5)는 상기 4-입력 AND 회로(5a)를 형성한다].
부수적으로, P-채널 MOS 트랜지스터(Q1)의 드레인 [또는, N-채널 MOS 트랜지스터(Q2)의 소스]은 P-채널 MOS 트랜지스터(Q6)의 드레인, 및 P-채널 MOS 트랜지스터(Q7)와 N-채널 MOS 트랜지스터(Q8 및 Q11)의 게이트 각각에 접속된다. 트랜지스터(Q6)의 소스 및 트랜지스터(Q7)의 드레인은 각각 전원 장치(VDD)에 접속된다. 트랜지스터(Q8)의 소스는 접지(Vss)에 접속되고, 트랜지스터(Q7 및 Q8)의 드레인들은 서로 접속되며, 드레인은 트랜지스터(Q6)의 게이트 및 후술할 워드 선 구동 회로부(6)내의 N-채널 MOS 트랜지스터(Q9)의 드레인에 각각 접속된다.
제15도에서, 설명을 쉽게하기 위해서, 상기 트랜지스터(Q6,Q7, 및 Q8)의 회로 구성에 대응하는 부분에 대한 설명은 생략하였다.
지금부터, 워드 선 구동 회로부(6)에 관련하여, 2-입력 AND 회로(6a)는 2 개의 N-채널 MOS 트랜지스터(Q10 및 Q11)로 구성된다. 즉, 트랜지스터(Q10)의 소스 및 트랜지스터(Q11)의 드레인이 서로 접속되고, 트랜지스터(Q10)의 소스는 승압 회로부(4)의 출력(RXHO-RXH3)에 접속되며, 트랜지스터(Q11)의 소스는 접지(V)에 접속된다. 트랜지스터 SS(Q9)의 게이트는 전원 장치(V)에 접속되고, 트랜지스터(Q9) 소스는 DD 트랜지스터(Q10)의 게이트에 접속된다. 트랜지스터(Q10)의 소스[또는, 트랜지스터(Q11)의 드레인]는 워드 선(WLO-WL511)에 접속된다. 설명을 간단하게 하기 위해, 제15도에 도시된 상기 트랜지스터(Q9 및 Q10)의 회로 구성에 대응하는 부분의 설명은 생략하겠다.
제12도와 관련하여, 제16도에 도시된 승압 회로부(4)의 한개의 회로 블럭(4a)에 대한 설명은 다음과 같다. 클럭(RL2l 및 RFO-RF3)은 2-입력 NAND 게이트(7)의 입력에 접속된다. 2-입력 NAND 게이트(7)의 출력은 인버터(8)을 통해 N-채널 MOS 트랜지스터(Q12)의 드레인에 접속되고, 3개의 인버터(9)(이 예에서, 3개의 인버터는 지연 회로를 형성한다) 및 캐패시터(C1)을 통해 트랜지스터(Q10)의 드레인에 접속된다. 그 외에도, 트랜지스터(Q12)의 게이트는 전원 장치(VDD)에 접속되고, 트랜지스터(Q12)의 소스는 트랜지스터(Q10)의 드레인에 접속된다.
승압 회로부(4)에서 출력 클럭 신호(RXHO-RXH3)을 발생시키기 위해서, 노드(D)는 전원 장치 전압보다 VT, 즉 N-채널 MOS 트랜지스터(Q12)의 임계 전압만큼 낮은 전압(VDD-VT)로 충전되어, 노드(C)가 레벨(L)로 된다. 인버터(9)에 의해 야기된 시간차를 갖는 캐패시터(C1)를 통하는 정전 결합으로 인해 노드(D)에서의 전압이 증가한다. RFO-FR3 및 RL2l (엔에이블)은 후술한 워드 선 구동 회로부(6)의 타이밍 제어 역할을 한다. 또한, RFO-RF3 및 RL2l은 상기 4 개의 워드 선들 중 한 개의 선(제15도에 도시된 예에서 WLO-WL3들 중에 한 개)를 선택하므로써 디코더 역할을 한다.
그 다음에, 제12도의 주요 동작 과정에 대한 전압 레벨의 특정값의 예에 대해 설명하겠다. 일차적으로 프리챠지 상태에서, P-채널 MOS 트랜지스터(Q1)의 게이트의 입력에서의 프리챠지 신호(PC)는 레벨 0이 되고, 부분 디코드 행 어드레스 신호(제14도에서, RF4-RFl5, RA8 및
Figure kpo00007
)는 N-채널 MOS 트랜지스터(Q2-Q5)의 게이트를 레벨 0으로 모두 셋트시킨다. 그러므로, 트랜지스터(Q2-Q5)는 모두 OFF 상태로 되고, 트랜지스터(Q1)은 ON 상태로 되므로, 노드(E)에서의 전압은 5V(VDD)로 증가한다.
P-채널 MOS 트랜지스터(Q6)는 상기 노드(E)를 5V 상태에서 래치(latch)시킨다. 프리챠지 신호(PC)가 소멸되더라도 노드(E)는 5V 상태를 유지한다 [즉, 프리챠지 신호(PC)가 레벨 1로 되고, 트랜지스터(Q1)이 OFF 상태로 되며, 트랜지스터(Q6)은 트랜지스터(Q7 및 Q8)로 구성된 인버터의 레벨 0 출력으로 인해 ON 상태로 될 때까지, 노드(E)는 5V 상태를 유지한다]. 이러한 경우에, N-채널 MOS 트랜지스터(Q11)이 ON 상태이기 때문에 노드(F 및 G)는 0V(Vss)이고, 모든 워드선(WLO-WL511)도 역시 0V 이다.
그 다음에, 동작 상태가 발생하면, 부분 디코드 행 어드레스 신호(RF4-RF15,
Figure kpo00008
및 RA8)은 트랜지스터 Q2-Q5의 모든 게이트를 레벨 1로 셋트시키므로, 디코드 행 어드레스 신호(RF4-RF15,RA8, 및 RA8)가 ON 상태로 된다. 그러므로, 노드(E)는 상기 동작에 비해 5V로 충전되고, 더욱이, 이 전원 전압(VDD)에 트랜지스터(Q9)의 게이트가 접속되어 있기 때문에 트랜지스터(Q9) 가 항상 ON 상태라는 사실에 기인하여, 노드(G)에서의 전압은 4V로 충전될 트랜지스터(Q9)의 임계 전압 VT(1V)만큼 떨어진다. 충전이 완료된 후, 트랜지스터(Q9)는 OFF 상태로 되므로, 노드(G)는 부동 상태(floating state)로 된다.
RXHO-RXH3 중 한 개를 OV에서 5V로 승압시키므로써, 4V로 충전될 노드(G)에 있어서, 노드(G)는 약 8V로 충전될 트랜지스터(Q10)에 의해 자기-승압(self-booted)[자기 승압; self step-up)된다고 한다. 상기 자기-승압(self-boot)현상에 관련하여, 노드(G)가 4V, 각 워드 선(WLO-WL511) 또는 RXHO-RXH3이 OV 상태일 때, 트랜지스터(Q10)은 ON 상태이고, 이와 마찬가지로, RXHO-RXH3와 워드 선(WLO-WL511)사이의 캐패시터에 노드(G)가 접속된다. ON 상태에서 트랜지스터(Q10)의 게이트 용량과 동일한 정전 용량을 캐패시터가 갖고 있다. 이러한 경우에, RXHO-RXH3중의 한 개가 OV에서 5V로 변할 때, 노드(G)에서의 전압은 상기 캐패시터의 용량[트랜지스터(Q10)의 게이트 용량]으로 인해 증가한다. 이상적으로 이것은 5V까지 증가해야 한다. 그러나, 실제적으로, 노드(G)의 자체 용량(self-capacitance)[노드(G)의 배선 용량, 트랜지스터(Q6)의 확산층 용량등]을 공유하는 충전으로 인해 전압의 증가는 5V까지 증가할 수 없고, 통상적으로 약 3-4V 까지 증가한다.
상술한 바와 같이, 노드(G)가 약 8V의 전압으로 승압되는 경우에, 트랜지스터(Q10)에 의해 (RXHO-RXH3)에서 워드 선(예를 들면, WLO)으로 5V 전압이 전송된다. 데이타가 동적 RAM에서 새롭게(재기입)될 때, 워드 선 승압 회로부(4)는 RXHO-RXH3를 5V에서 8V까지 승압하고, 노드(G)를 약 12V까지 승압시키므로, 워드 선(예를 들면, WLO)이 8V까지 충전된다. 그 외에, 상술한 바와 같이, 제14도 내의 X-디코더부(5)에 있어서, 각 디코더는 4 개의 워드 선(WLO-WL3)에 접속된다. 이 워드선들 중, 한 개의 선(예를 들면, WLO)만이 워드 선 구동 회로부(4)[제14-16도 참조]를 통해 최종적으로 선택된다.
지금부터, 제13도 및 제14도를 참조하여, 상술한 바와 같은 제14도에 도시된
Figure kpo00009
시스템의 입력 신호에 의해 선택된 워드 선에 승압 회로부(4)로부터의 고-전압 출력(VPP)(예를 들면, 8V)가 출력되기 전의 주요 동작에 대해 다음과 같이 설명한다.
첫째,
Figure kpo00010
가 시간 t1에서 레벨 0으로되는 경우에, RAS 클럭 발생기(1)에 의해 제공되는 신호(RL2l)은 시간 t2에서 레벨 1로 되어, 어드레스 버퍼(2)에 제공된다. 시간 t1에서의 신호(RL2l)로 인해, 행 어드레스 입력(A0-A8)은 어드레스 버퍼(2)내로 전송되고; 동시에, 어드레스 버퍼(2)로 부터의 출력 신호(RAO,
Figure kpo00011
-RA7, 및 RA7)은 프리디코더(3)내로 전송되며, 신호(RA8 및
Figure kpo00012
)은 X-디코더부(5)내로 각각 전송된다.
그 다음에, 시간 t1에서, 프리디코더(3)에서 프리디코드된 신호(RFO- RF3)은 승압 회로부(4)내로 전송되고, 신호(RF4-RFl5)는 X-디코더부(5)내로 전송된다. 시간 t5에서, 승압 회로부(4)로 부터의 출력 신호(RXHO-RXH3) 및 X 디코더(5) 내로 입력된 신호(RF4-RF15,RA8, 및
Figure kpo00013
)은 상술한 바와 같이, 시간 t6에서 워드 선 구동 회로부(6)를 통해 고-전압 출력(VPP)(예를 들면, 8V)를 받는 워드 선(예를들면, WLO)을 선택한다.
상술한 바와같이, 동적 RAM에 있어서, X-디코더부(5), 워드 선 구동 회로부(6), 및 승압 회로부(4)가 구동 회로를 구성한다. 제12도를 참조하여 상술한 바와같이, 상기 구동 회로내의 워드 선 구동 회로부(6)에 있어서, N-채널 MOS 트랜지스터(Q10)이 자기-승압 동작(self- boot operation)에 의해 RXHO-RXH3의 레벨(전압)를 전송하기 때문에 노드(E)와 RXHO-RXH3의 동작 타이밍이 제어되어야 한다. 즉, 신호가 다음 관계를 보장하도록 제어되어야 한다. 노드(E)가 레벨 0(OV)로 되고, 노드(G)가 트랜지스터(Q9)의 전원 장치 전압보다 임계 전압(VT)만큼 낮은 전압(VDD-VT)[약 4V]로 된 후, RXHO-RXH3은 승압된다. 이러한 경우에, 상기 자기-승압(자기 승압 : self-step-up) 동작시에 타이밍 제어(또는, 시퀀스 제어)를 실행하기 위한 필요성에 대해서는 지금부터 기술하겠다. 노드(F) 및 노드(G)에서의 전압이 (VDD-VT)보다 낮을 경우, 즉(VDD-VT) VF [노드(F)의 전압]인 경우, 상기 전압(예를 들면, 5V)은 RXHO-RXH3로 인해 트랜지스터(Q10)로 전송되고, 트랜지스터(Q9)의 게이트 용량을 결합 시킴으로써 노드(G)를 승압시키려는 시도는 전하가 트랜지스터(Q9)의 채널을 노드(F)로 제공되게 한다.
상술한 바와 같이, 트랜지스터(Q9)가 핀치 오프(piched off)[즉, 노드(G)의 전압이(VDD-VT)(약 4V)가 되어 전하가 노드(G)에서 노드(F)로 누전되지 않는 상태]된 후의 타이밍에서 신호(RXHO-RXH3)가 승압되지 않은 경우에 트랜지스터(Q10)의 게이트 용량으로 인한 자기-승압 동작은 수행되지 않는다. 제13도 및 제14도를 참조하여 상술한 바와 같이, 워드 선 구동 회로부(4)로 부터의 출력 신호(RXHO-RXH3)의 타이밍은 신호(
Figure kpo00014
및 RL2l)에 의해 취해진 행 어드레스 입력(A0-A8)에 따라 순차적으로 제어되기 때문에, 고-전압 출력(VDD)(예를 들면, 8V)를 선택된 워드 선(예를들면, WLO)에 제공하기 위해서는 시간이 많이 걸린다. 실제적으로, 제17도에 도시된 바와 같이, 행 어드레스 입력(A0-A8)이 취해진 후, 워드 선(WLO-WL511)중 한 개의 워드 선이 5V로 승압되기전 까지는 약 13ns가 걸린다[실제로, 전원 전압(VDD)의 여유도(margin)와 온도의 여유도를 고려한다면, 좀 더 많은 시간이 필요하게 된다]. 이것은 동적 RAM등의 고속 동작을 실현하는데 있어서는 심각한 문제점으로 남게 되었다.
본 발명의 목적은 구동 신호를 동적 RAM내의 워드 선등과 같은 출력 선으로 단기간에 출력시킬 수 있는 구동 회로를 제공하기 위한 것이다. 본 발명은 동작 신호를 공급하기 위해 입력 신호를 수신하는 동작 신호 공급 회로부, 동작 신호를 수신하고 구동 신호를 출력 선으로 출력시키는 구동 신호 출력 회로부, 및 구동 신호를 형성하기 위해 선정된 전압을 구동 신호 출력 회로부에 공급하는 전압 공급 회로부를 포함하는 구동 회로를 제공하는데, 바이폴라 스위칭 소자가 구동 신호 출력 회로부의 전압 공급 회로부측상에 제공되고, 동작 신호가 바이폴라 스위칭 소자를 작동시키므로, 전압 공급 회로부의 선정된 전압이 출력 선의 구동 신호로써 출력된다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대해서 상세하게 설명하겠다.
제1도 내지 제7도에는 1M 동적 RAM에 적용되는 본 발명의 일 예가 도시되어 있다. 도면중 유사한 부분에는 동일한 참조 번호를 붙이고, 설명은 생략하였다.
제3도는
Figure kpo00015
로부터 워드 선[512개의 워드 선(WLO-WL511)]까지의 구조를 개략적으로 도시하는 블럭도이다. 이 구조는 제14도에서 설명한 예와 거의 동일하다. 차이점이 있다면, 프리디코더(3)으로 부터의 출력 신호 RFO-RF3가 X-디코더부(25)에 각각 접속되고, RAS 클럭 발생기(1)에 의해 발생된 신호(RL2l)이 아니라 신호(RL11)이 승압 회로부(24)에 접속되며, 출력 신호(RXH)가 워드 선 구동 회로부(26)에 접속된다는 점이다.
제4도에는 워드 선 구동 회로부(26)과 X-디코더부(25)사이의 배선 관계가 도시되어 있다. 이들의 동작 설명은 다음과 같다. 제4도에 도시된 바와 같이, X-디코더부(25)는 5-입력 AND 회로(25a) 및 인버터(25b)를 포함하고, 워드 선 구동 회로부(26)은 2-입력 AND 회로(26a)를 포함한다. X-디코더부(25)내의 인버터(25b)의 출력은 워드 선 구동 회로부(26)내의 2-입력 AND 게이트(26a)의 2 개의 입력들 중 한 개의 입력에 접속된다. 승압 회로부(24)로 부터의 출력 신호(RXH)는 AND 회로의 다른 입력에 접속된다. 2-입력 AND 회로(26a)의 출력은 여러개의 워드 선(WLO-WL511)들 중 한 개의 워드 선에 접속된다.
다시 말하면, 총 512개의 회로는 5-입력 AND 회로(25a), 인버터(25b) 및 2-입력 AND 회로(26a)를 포함하는데, 5-입력 AND 회로(25a)는 입력(RFO-RF3,RF4-RF7,RF8-RF11,RF12-RF15,RA8, 및
Figure kpo00016
)의 4×4×4×4×2 = 512개의 조합으로 구성된다. 512개의 회로의 각각은 구성시에 한 개의 워드 선에 접속된다. 동작은 상술한 예에서의 X 디코더부(5)에 의한 각 워드 선(WLO-WL511)을 선택하는 동작과 유사하다. 그러나, 이러한 경우에, 후술한 바와 같이, 각 워드 선(WLO-WL511)은 제3도의 프리디코더(3)으로 부터의 출력 신호(RFO-RF15,RA8, 및
Figure kpo00017
)에 의해서만 선택되도록 구성된다.
제1도에는 동작을 설명하기 위해 워드 선 구동 회로부(26), 승압 회로부(24), 및 X 디코더부(25)의 내부회로의 특정 예가 도시되어 있다.
제1도에 도시된 X 디코더부(25)의 회로구성은 제12도에 도시된 예에서의 회로 구성과 유사하다. 즉, 이러한 경우의 P-채널 MOS 트랜지스터(P1 및 P2)는 제12도에서의 P-채널 MOS 트랜지스터(Q1과 Q7)에 대응하고 N-채널 MOS 트랜지스터(N2-N5 및 N6)는 제12도의 N-채널 MOS 트랜지스터(Q2-Q5 및 Q8)에 각각 대응한다. 이로부터의 차이점이라 함은, N-채널 MOS 트랜지스터(N1)이 P-채널 MOS 트랜지스터(P1) N-채널 MOS 트랜지스터(N2)사이에 접속되고, P-채널 MOS 트랜지스터(P2)의 기판 [후술할 N-우물(B)]은 N-채널 MOS 트랜지스터(N1)의 소스에 접속되며, 이들은 승압 회로부(24)의 출력 신호(RXH)에 접속된다는 점이다. 이 예에서, 제12도에 도시된 P-채널 MOS 트랜지스터(Q6)에 대응하는 트랜지스터는 없다. 그러므로, 상술한 바와 같은 X-디코더(25)에 있어서, 트랜지스터(N1-N5)는 제4도에 도시된 5-입력 AND 회로(25a)를 포함하고, 트랜지스터(P2 및 N6)는 제4도에 도시된 인버터 희로(25b)를 포함한다.
지금부터, 워드 선 구동 회로부(26)에 관련하여 제12도에 도시된 예를 비교하면, N-채널 MOS 트랜지스터(N7)은 제12도의 트랜지스터(Q11)에 대응하고, NPN 바이폴라 트랜지스터(BN1)은 제12도에 도시된 트랜지스터(Q10)에 대응한다. 그러나, 이 예에서, 제12도의 트랜지스터(Q9)에 대응하는 트랜지스터는 없다. 각 소자의 접속으로 인해, NPN 바이폴라 트랜지스터(BN1)의 베이스는 P-채널 MOS 트랜지스터(P2) 및 N-채널 MOS 트랜지스터(N6)의 드레인에 접속되고, 트랜지스터(BN1)의 콜렉터는 P-채널 MOS 트랜지스터(P2)의 소스 및 승압 회로부(24)로 부터의 출력 신호(RXH)에 접속되며, 트랜지스터(BN1)의 에미터는 워드 선(WL1-WL511) 및 N-채널 MOS 트랜지스터(N7)의 드레인에 접속된다. 그러므로, 상술한 바와 같이, 워드 선 구동 회로부(26)에 있어서, NPN 바이폴라 트랜지스터(BN1)은 제4도에 도시된 2-입력 AND 회로(26a)를 포함한다. 접지측 Vss에 접속된 NPN 바이폴라 트랜지스터(BN1) 및 N-채널 MOS 트랜지스터(N7)은 기본 회로구조를 포함한다.
지금부터 승압 회로부(24)의 많은 기초구성과 관련하여, 제3도의 RAS 클럭 발생기에 의해 발생된 신호(RL11)은 2 개의 인버터(10) 및 승압시키기 위한 캐패시터(C2)를 통해 다이오드(D1)의 캐소드에 접속되고, 다이오드 (D1)의 애노드는 전원전압(VDD)에 접속되며, 다이오드(D1)의 캐소드는 출력 신호(RXH)를 출력시킨다. 이 부분에 대한 동작은 다음과 같다. 제3도에 도시된 바와 같이,
Figure kpo00018
가 레벨 1일때, RXH는 VDD-VD1[다이오드(D1)의 단일단(single stage)에 의한 전압 강하(drop)후의 레벨 : 약 VDD-0.7V]로 된다.
Figure kpo00019
가 레벨 0으로 강하될 때, RL11은 레벨 1이 되고, 승압 캐패시터(C2)로 인해 출력(RXH)는 VPP(VDD가 5V일 때 약 8V)로 승압된다. RL11이 레벨 1이 되고, 캐패시터(C2)로 인해, 승압이 실행될 때까지, RXH는 레벨(VDD-VD1)로 상태를 유지하여 레벨 0으로 되지 않는다.
제1도에서 도시된 회로의 전체 기본 동작은 제12도에 도시된 예에서의 동작과 유사하다. 차이점이라면 다음과 같다. 노드(A)가 레벨 0이면, RXH의 레벨은 P-채널 MOS 트랜지스터(P2)를 통해 노드(B)로 직접 전달되므로, 트랜지스터(BN1)의 베이스-에미터 전압이 VBE가될 때의 선정된 전압(VPP-VBE)은 NPN 바이폴라 트랜지스터(BN1)을 통해서 승압 회로부(24)의 출력 신호(RXH)에 의해 선택된 워드선(WLO)에 전달된다. 그 다음에, 제2도를 참조하여 승압 회로(24)에서 제3도의
Figure kpo00020
신호 입력에 의해 선택된 워드 선까지 고-전압 출력을 제공하는 주요 동작에 대해 설명하겠다.
우선, 제2도의 시점(a 내지 f)에서의 주요 동작은 제13도에 관련하여 상술한 바와 같이 시점(t1 내지 t4)에서의 동작과 유사하다[즉, 이 경우에 시점(a,c,e 및 f)는 각각 제13도의 시점(t1,t2,t3, 및 t4)에 각각 대응한다]. 차이점이라 함은 시점(b)에서의 신호(RL11)이 레벨 1(VDD)로 되고, 다음 시점(d)에서의 신호(RXH)가 VPP(예를들면, 8V)로 된다는 점이다.
시점(g)에서, 제1도에 도시된 노드(A)는 레벨 0 (VSS)로 된다. 다음 시점(h)에서, 노드(B)의 전압은 VPP로 승압한다. 그 다음, 시점(i)에서 상술한 바와 같이, 선택된 워드 선(예를 들면, WLO)은 NPN 바이폴라 트랜지스터(BN1)을 통하는 신호(RXH)에 의해 (VPP-VBE)로 충전된다.
상술한 바와 같이, 이 예에서 구동 회로는 X-디코더부(25), 선택된 워드 선에 구동 신호(VPP-VBE)를 출력시키기 위하여 X 디코더의 출력 신호를 수신하는 워드선 구동 회로부(26), 및 구동 신호를 형성하기 위해 선정된 전압[VPP(8V)]을 워드 선 구동 회로부(26)에 제공하는 승압 회로부(24)를 포함하고, NPN 바이폴라 트랜지스터(BN1)은 워드 선 구동 회로부(26)의 승압 회로부(24)측상에 셋트되며, 이 NPN 바이폴라 트랜지스터(BN1)은 X-디코더부(25)의 출력 신호에 의해 동작되고, 승압 회로부(24)의 선정된 전압을 워드 선으로 구동 신호로써 출력시킨다. 결과적으로, 제12도에 도시된 종래의 구동 회로에서 요구되는 바와 같이 워드 선 구동 회로부(6)에서 자기-승압 동작을 실행할 필요가 없어진다.
따라서, 자기-승압 동작을 실행하기 위한 타이밍 제어를 할 필요가 없어진다[즉, 이 예에서, 상술한 바와 같이, 신호(RL11)이 승압회로부(24)로 제공되는 단계에서, 승압 회로부(24)의 출력 신호(RXH)로 인해, NPN 바이폴라 트랜지스터(BN1)의 베이스는 고전압(VPP) 상태가 유지될 수 있다]. 결과적으로, 상술한 바와 같이, 승압 회로부(24)에서 신호(RXH)를 형성하여, X-디코더부(25)를 작동시키기 위한 X-디코더부(25) 및 워드 선 구동회로부(26)의 타이밍 제어는 불필요해진다. 상술한 바와같이, X-디코더부(25)는 병렬 방식으로 RAS(RL2l) 및 행 어드레스 입력(AO-A8)에 의해 순차적으로 제어된다(즉, 이러한 동작을 각각 실행한다). 결과적으로, 타이밍을 제어하는데 필요한 시간이 단축되므로, 선정된 전압이 선택된 워드 선(예를들면, WLO)으로 단기간에 출력된다.
제5도에 도시된 바와 같이, 실제 동작시에 행 어드레스 입력(AO-A8)이 신호(RL21)에 의해 어드레스 버퍼(2)내로 약 5ns의 단기간에 전송된 후 선택된 워드 선(예를들면, WLO)은 5V로 승압된다. 다시 말하면, 선택된 워드 선(예를들면, WLO)을 상기에 지적한 종래 예에서와 같이 5V의 동일 전압으로 승압시키기 위해서는 약 13ns가 필요하다.
상술한 것 외에도, 이 예에서, NPN 바이폴라 트랜지스터(BN1)은 워드 선 구동 회로부(26)의 승압 회로부(24)측[이 예에서, 워드 선과 승압 회로부(24)사이]상에 셋트되므로, 자체 NPN 바이폴라 트랜지스터(BN1)의 고속 동작 능력은 상기 장점보다 많은 장점이 있다.
부수적으로, 이 예에서 제12도에 도시된 종래의 승압 회로부(4)에서와 같이 승압 회로부(24)내의 출력 신호(RXH)의 타이밍을 제어하기 위해서는 부가 회로 요소가 필요없으므로, 회로 구성이 종래보다 간단해진다.
제6도는 제1도에 도시된 NPN 바이폴라 트랜지스터(BN1) 및 P-채널 MOS 트랜지스터(P2)등의 장치구조의 일 예가 도시되어 있다.
우선, NPN 바이폴라 트랜지스터(BN1)에 있어서, N--형 확산층[N- 우물(13)]은 P-형 실리콘 기판(11)의 표면상에 형성되는데, N+-형 매립층 이 N--형 확산층과 P-형 실리콘 기판(11)사이에 형성된다 P--형 베이스 영역(15)은 N--형 확산층(13) 내에 형성된다. P--형 베이스 영역(15)에 있어서, P+-형 베이스 전극 접촉 영역(17) 및 N+-형 에미터 영역(18)은 확산에 의해 각각 형성된다. 각각의 영역상에 형성되어 있지 않은 N+-형 매립층의 일부분상에는, N+-형 확산 영역(41)이 형성된다. 더욱이, N+-형 콜렉터 전극 접촉 영역(42)이 내부에 형성된다. 그러므로, NPN-형 수직 바이폴라 트랜지스터(BN1)에 있어서, N+-형 콜렉터 접촉 영역(42) 및 P--형 베이스 영역(15)는 N--형 확산 영역(13), N+-형 매립층(12), 및 N+-형 확산 영역(41)을 통해 서로 접속된다.
제6도에 도시된 것 외에도, 참조 번호(14)는 전계 산화물 피막(field oxide film)이고, 참조번호(16)은 산화물 피막이며, 참조번호(51)은 베이스 전극이고, 참조번호(52)는 에미터 전극이며, 참조번호(53)은 콜렉터 전극이다.
지금부터, P-채널 MOS 트랜지스터 P2에 관련하여 설명하면, N--형 확산층(13)의 표면상에, P+-형 드레인 영역(31) 및 P+-형 소스 영역(32)이 선정된 패턴으로 형성되고, 게이트 전극(34)는 P-채널 MOS 트랜지스터 P2를 형성하기 위해 이들간에 게이트 산화막(33)이 형성된다. 제6도내에서, 참조번호(54)는 드레인 전극이고, 참조번호(55)는 소스 전극이다. 제7도는 제6도의 평면도이다. 제6도는 제7도의 선 VI-VI를 따라 절취하여 도시한 단면도이다.
상술한 바와 같이, 이 예에서, N+-형 매립층(12) 및 N--형 확산층[N-우물 (13)]은 NPN 바이폴라 트랜지스터(BN1)의 콜렉터 영역으로서 사용된다. 부수적으로, 공통 N--형 확산층[N-웰(13)]은 P-채널 MOS 트랜지스터(P2)를 일명 바이-MOS기술(bi-MOS technique)[바이폴라 기술과 MOS 기술의 조합]로 형성하는데 사용된다. 결과적으로, 다바이스의 구성상 문제로 인해, 요소에 의해 점유된 면적은 제12도에 도시된 간단한 MOS 트랜지스터의 종래의 회로구성에 의해 점유된 면적보다 작다. 이것은 디바이스를 최소화시키는데 매우 유리하다.
제8도는 본 발명의 다른 예가 도시되어 있다. 기본 회로 구성은 제1도에 도시된 예의 회로 구성과 유사하므로 동일한 부분에 대한 설명은 생략한다. 차이점이라 함은 제12도내의 P-채널 MOS 트랜지스터(Q6)에 대응하는 P-채널 MOS 트랜지스터(P3)이 노드(A)와 노드(B)사이에 배치되어 있다는 점이다. 즉, P-채널 MOS 트랜지스터(P3)의 소스는 전원 전압(VDD)에 접속되고, 드레인은 P-채널 MOS 트랜지스터(P2) 및 N-채널 MOS 트랜지스터(N6)의 게이트 접속되며, 이 트랜지스터(P3)의 게이트는 P-채널 MOS 트랜지스터(P2) 및 N-채널 MOS 트랜지스터(N6)의 드레인에 접속된다.
상술한 바와 같이, 이 예에서, 제12도에 도시된 예에서와 같이 프리챠지 신호(PC)가 전혀 없을지라도, 노드(A)는 회로의 안정된 동작에 보다 유리한 VDD(예를 들면, 5V)로 유지될 수 있다.
제9도에는 본 발명의 또 다른 예가 도시되어 있다. 제8도의 P-채널 MOS 트랜지스터(P3)대신에 N-채널 MOS 트랜지스터(N8)이 예에서 사용되는데, 게이트가 전원 전압(VDD)에 접속되고, 드레인이 P-채널 MOS 트랜지스터(Pl)의 드레인에 접속되며, 소스가 노드(A)에 각각 접속된다. 트랜지스터(N8)은 절연(isolation)용으로 사용되고, 소스 전압이 VDD-VT가될 때 턴 오프된다. 이와 동시에, 드레인 및 소스는 절연되어(부동 상태), 노드(A)의 전압이 유지될 수 있다.
그 외에도, 이 예에서, 캐패시터(C3)은 노드(A)와 승압 회로부 (24)내의 2 개의 인버터(10)의 출력사이에 접속된다. 즉, 선택되지 않은 상태에서, 신호(RXH)가 (VDD+VT) 및 그 이상까지 승압되고 노드(A)가 VDD의 상태(실제로, 이 예에서 VDD-VT)가 되는 경우에, 선정된 전압이 선택되지 않은 워드 선에 제공됨으로써 에러 동작을 야기시키는 P-채널 MOS 트랜지스터 P2는 턴 온된다. 그러나, 선택되지 않은 상태에서 캐패시터(C3)을 제공함으로써, 신호(RL11)은 P-채널 MOS 트랜지스터(P2) 게이트 전압 [(VDD+VT)이상]으로 승압되므로, 트랜지스터(P2)는 턴 온될 수 없다. 그 외에도, 제9도의 파선으로 도시된 바와 같이, P-채널 MOS 트랜지스터(P3)은 제8도에 도시된 예와 같이 제공될 수도 있다.
상술한 바와 같이, 이 예는 이전 예에서와 같은 장점을 갖고 있으므로, 회로 동작의 신뢰성이 개선된다는 장점이 있다.
제10도에는 본 발명의 또 다른 응용예가 도시되어 있다. 기본 회로 구성은 이전 예의 회로 구성과 유사하고, 동일한 부분에 대한 설명은 생략한다. 차이점이라 함은 P-채널 MOS 트랜지스터(P2)의 소스가 승압 회로부(24)의 출력 신호(RXH)에 접속되어 있지 않은 대신에, 다른 승압 회로부(60)등이 제공되며, 이것의 출력은 트랜지스터(P2)의 소스에 접속된다는 점이다. 결과적으로, 이전 예와 같은 장점외에도 이 예는 다음과 같은 특징을 갖고 있다. 종래의 승압 회로부(24)로 부터 각각 제공되는 승압 회로부(60)등에 있어서, 트캔지스터(BN1)은 트랜지스터(P2)를 통해 독립적으로 제어되므로 회로 동작은 적절히 제어된다.
제11도에는 본 발명의 또 다른 예가 도시되어 있다. 이 예에서, 이전 예에서와 같은 NPN 바이폴라 트랜지스터(BN1)대신에, PNP 바이폴라 트랜지스터(BP1)이 제공된다. 즉, PNP 바이폴라 트랜지스터(BP1)의 에미터는 신호(RXH)에 접속되고, 이것의 콜렉터는 N-채널 MOS 트랜지스터(N7)의 드레인 및 워드 선(WL0-WL511)에 접속되며, 트랜지스터(BP1)의 베이스는 P-채널 MOS 트랜지스터(Pl)의 드레인 및 N-채널 MOS 트랜지스터(N7)의 게이트에 접속된다. 이 예에서, PNP 바이폴라 트랜지스터(BP1)이 워드 선 구동 회로부(26)내의 회로블럭(26a)내에 사용되기 때문에, 동작을 실행하기 위해 상술한 예와 같이 X-디코더부(25)내에 회로 블럭(25b)[인버터 회로]를 제공할 필요가 없다.
지금부터, 제11도에 도시된 예의 회로 동작에 관련하여 설명하면, 프리챠지 상태[즉, P-채널 MOS트랜지스터(P1)의 게이트의 입력이 레벨 0일 때]일 때, 레벨 1은 전원 전압(VDD)로 부터 P-채널 MOS 트랜지스터(P1)을 통해 PNP 바이폴라 트랜지스터(PB1)의 베이스 및 PNP 바이폴라 트랜지스터(BP1)의 베이스에 입력되므로, 트랜지스터(BP1)은 OFF 상태로 되고 트랜지스터(N7)은 ON 상태로 된다. 결과적으로, 워드 선(WLO-WL511)은 레벨 0으로 된다. 그 다음에, 동작 상태에서 상술한 바와 같이, 신호(RFO-RF15,RA8, 및 RA8)의 선택 신호로 인해, 레벨 0은 X-디코더부(25)내의 트랜지스터(N1,N5)의 게이트에 입력되므로, PNP 바이폴라 트랜지스터(BP1)의 베이스 및 N-채널 MOS 트랜지스터(N7)의 게이트는 레벨 0 상태가 된다. 그러므로, 이러한 상태에서 선정된 전압은 선택된 워드 선(예를 들면, WLO)에 신호(RXH)에 의해 인가된다. 결과적으로, 이런 예에서와 동일한 장점을 이 예에서도 갖고 있다.
본 발명이 실시예로써 상술하였지만, 상기 실시예는 본 발명의 기술적 아이디어에 기초를 두고 다른 방향으로 변형할 수 있다.
예를 들면, 상기 예에서 수직 바이폴라 스위칭 소자로써 측방형이 사용되었지만, 측방형의 NPN(또는, PNP) 바이폴라 트랜지스터도 사용될 수 있다. 그 외에도, 저항기 및 다른 적합한 소자도 제공될 수 있다. 소자들의 접속도 다양하게 변형될 수 있다.
더욱이, X-디코더부(25), 워드 선 구동 회로부(26), 및 승압 회로부(24)등의 회로 구성은 상술한 예에 의해 제한되지 않는다. 다른 적합한 회로 구성 및 회로형식도 사용될 수 있다.
본 발명이 1M 동적 RAM에 적용되는 예는 이미 기술하였지만, 본 발명은 정적 RAM등과 같은 여러가지 디바이스에 뿐만 아니라, 2M 동적 RAM 등에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 바이폴라 스위칭 소자는 구동 신호 출력 회로부의 전압 공급 회로부 측상에 제공되고, 동작 신호에 의해서, 바이폴라 스위칭 소자는 구동신호로써 전압 공급 회로부의 전압을 출력 선으로 출력시킨다. 그러므로, 이러한 구성에 있어서, 바이폴라 스위칭 소자는 구동 신호의 상태 엔에이블링 출력으로 프리셋트되고, MOS 트랜지스터가 구동 회로의 스위칭 소자로써 사용되는 종래의 경우에 필요한 타이밍 등을 제어할 필요가 없다. 결과적으로, 타이밍등을 제어하는데 필요한 시간이 단축될 수 있다.
그 외에도, 상기에서 지적한 바와같이, 바이폴라 스위칭 소자가 구동 신호 출력 회로부의 전압 공급 회로부 측상에 제공됨으로, 바이폴라 스위칭 소자 자체의 고속 동작능력으로 인해, 시간은 보다 효과적으로 단축될 수 있다. 그러므로, 본 발명은 선정된 구동 신호를 출력 선으로 단기간에 출력시킬 수 있는 구동 회로를 제공한다.

Claims (15)

  1. 입력 신호를 수신하고 출력 신호로서 동작 신호를 제공하기 위한 동작 신호 공급 회로(operation signal supply circuit), 제1 선정된 전압(a first predetermined voltage)이 출력으로서 제공되는 전원(power supply source), 출력으로서 상기 제1 선정된 전압 보다 높은 제2 선정된 전압을 제공하기 위한 승압 회로(booster circuit), 상기 동작 신호 공급 회로 및 상기 승압 회로의 출력에 각각 접속된 구동 신호 출력 회로(driving signal output circuit)를 포함하며, 상기 구동 신호 출력 회로는 베이스, 콜렉터, 및 에미터 전극을 가지는 바이폴라 트랜지스터, 소스와 드레인 영역, 및 이들 사이에 게이트 전극을 갖고 있는 MOS 트랜지스터 - 상기 바이폴라 트랜지스터의 상기 콜렉터 및 상기 에미터 전극 중 하나의 전극은 상기 MOS 트랜지스터의 소스 및 드레인 영역들 중 하나의 영역에 접속되고, 상기 바이폴라 트랜지스터의 콜렉터 및 에미터 전극들 중 다른 전극은 상기 승압 회로 출력에 접속되며 상기 MOS 트랜지스터의 소스 및 드레인 영역들 중 다른 영역은 기준 전위에 접속됨 -, 상기 바이폴라 트랜지스터 및 상기 MOS 트랜지스터 사이에 접속되는 출력선(output line)을 포함하며, 상기 동작 신호 공급 회로의 출력은 상기 바이폴라 트랜지스터의 베이스 전극 및 상기 MOS 트랜지스터의 게이트 전극에 접속되고, 상기 동작 신호 공급 회로의 공급 회로의 출력은 그 사이에 인버터 제어 회로(inverter control circuit)가 끼워진(interposed) 상기 바이폴라 트랜지스터의 베이스 전극에 접속되고, 상기 전원은 상기 인버터 제어 회로의 입력 및 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터의 게이트 전극에 접속되며, 상기 구동 회로는 상기 전원과 상기 인버터 제어 회로의 입력과 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터의 게이트 전극과의 사이에 끼워진 제어 MOS 트랜지스터(control MOS transistor) - 상기 제어 MOS 트랜지스터는 소스 영역과 드레인 영역 및 그 사이에 게이트 전극을 가짐 -, 및 상기 인버터 제어 회로의 상기 입력과 상기 구동 신호 출력 회로 내에 포함된 상기 MOS 트랜지스터의 상기 게이트 전극에 상기 전원에 의한 상기 제1 선정된 전압의 인가를 제어하기 위해 상기 인버터 제어 회로의 출력과 상기 제어 MOS 트랜지스터의 게이트 전극 사이에 접속된 피드백 선(feedback line)을 더 포함하고, 상기 승압 회로의 출력이 상기 인버터 제어 회로에 접속되고, 2개의 동작 상태들 중 한 상태에서 상기 인버터 제어 회로의 작동에 응답하여 상기 바이폴라 트랜지스터가 도전 상태에 있도록 상기 바이폴라 트랜지스터의 베이스 전극에 인가하기 위해 상기 인버터 제어 회로의 출력으로서 제공되며, 상기 바이폴라 트랜지스터가 도전 상태인 경우, 상기 전원에 의해 제공된 상기 제1 선정된 전압 보다 높은 승압된 구동 전압으로서 상기 도전 상태 바이폴라 트랜지스터 양단의 전압 강하보다 낮은 상기 승압 회로에 의해 제공되는 상기 제2 선정된 전압을 상기 출력 선에 전송하고, 상기 전원으로부터 상기 인버터 제어 회로에 상기 제1 선정된 전압을 인가하면 상기 인버터 제어 회로가 2개의 동작 상태 중 다른 상태로 작동하여, 상기 바이폴라 트랜지스터의 베이스 전극에 상기 인버터 제어 회로의 출력으로서 상기 승압회로의 출력의 인가를 방지하여 상기 바이폴라 트랜지스터를 비도전 상태로 하고, 또한 상기 구동 신호 출력 회로에 포함되는 상기 MOS 트랜지스터의 게이트 전극에 상기 제1 선정된 전압을 인가하면 기준 전위에 접속하기 위해 상기 MOS 트랜지스터를 작동하는 구동 회로.
  2. 제1항에 있어서, 상기 구동 신호 출력 회로의 상기 바이폴라 트랜지스터가 NPN 트랜지스터이고, 상기 구동 신호 출력 회로의 상기 MOS 트랜지스터는 N-채널 MOS 트랜지스터이고, 상기 NPN 바이폴라 트랜지스터의 에미터 전극은 상기 구동 신호 출력 회로의 상기 N-채널 MOS 트랜지스터의 드레인 영역에 접속되고, 상기 NPN 바이폴라 트랜지스터의 콜렉터 전극이 상기 승압 회로의 출력에 접속되며, 상기 구동 신호 출력 회로의 N-채널 MOS 트랜지스터와 소스 영역이 기준 전위에 접속되는 구동 회로.
  3. 제1항에 있어서, 상기 동작 신호 공급 회로는 구동 신호를 수신하기 위해 출력 선을 선택하는 X-디코더부를 제공하기 위해, 선택된 디지털 입력을 수신하기 위해 다중 입력 AND 논리 회로를 정하는 각각의 게이트 전극을 가지는 직렬로 접속된 복수개의 MOS 트랜지스터를 포함하며, 상기 전원은 상기 직렬로 접속된 복수개의 MOS 트랜지스터의 입력에 접속되고, 소스 및 드레인 영역과 그 사이에 접속된 게이트 전극을 가지는 제어 MOS 트랜지스터가 상기 전원과 상기 직렬로 접속된 복수개의 MOS 트랜지스터의 입력 사이의 선에 끼워져 있으며, 상기 직렬로 접속된 복수개의 MOS 트랜지스터에 전원을 접속하기 위해 게이트 전극으로의 프리챠지 신호의 인가에 응답하여 상기 제어 MOS 트랜지스터가 도전 상태로 되는 구동 회로.
  4. 구동 회로에 있어서, 입력 신호를 수신하고 출력 신호로서 동작 신호를 제공하기 위한 동작 신호 공급회로로 제1 선정된 전압이 출력으로서 제공되는 전원, 출력으로서 상기 제1 선정된 전압 보다 높은 제2 선정된 전압을 제공하기 위한 승압 회로, 상기 동작 신호 공급 회로 및 상기 승압 회로의 출력에 각각 접속된 구동 신호 출력 회로를 포함하며, 상기 구동 신호 출력 회로는 베이스, 콜렉터, 및 에미터 전극을 가지는 바이폴라 트랜지스터, 소스와 드레인 영역, 및 이들 사이에 게이트 전극을 갖고 있는 MOS 트랜지스터 - 상기 바이폴라 트랜지스터의 상기 콜렉터 및 상기 에미터 전극 중 한 전극은 상기 MOS 트랜지스터의 소스 및 드레인 영역들 중 하나의 영역에 접속되고, 상기 바이폴라 트랜지스터의 콜렉터 및 에미터 전극들 중 다른 전극은 상기 승압 회로의 출력에 접속되며 상기 MOS 트랜지스터의 소스 및 드레인 영역들 중 다른 영역은 기준 전위에 접속됨 -, 상기 바이폴라 트랜지스터 및 상기 MOS 트랜지스터 사이에 접속되는 출력선을 포함하며, 상기 동작 신호 공급 회로의 출력은 상기 바이폴라 트랜지스터의 베이스 전극 및 상기 MOS 트랜지스터의 게이트 전극에 접속되고, 상기 동작 신호 공급 회로의 공급 회로의 출력은 그 사이에 인버터 제어 회로(inverter control circuit)가 끼워진(interposed) 상기 바이폴라 트랜지스터의 베이스 전극에 접속되고, 상기 구동 회로는 상기 동작 신호 공급 회로에 포함되고, 상기 인버터 제어 회로의 입력과 상기 구동 신호 출력 회로 내에 포함되는 상기 MOS 트랜지스터의 게이트 전극에 접속되며, 소스와 드레인 영역 및 그 사이에 게이트 전극을 가지는 절연 MOS 트랜지스터 - 상기 전원은 상기 절연 MOS 트랜지스터의 게이트 전극에 접속되며, 상기 승압 회로는 직렬로 접속된 인버터 수단 및 제1 캐패시터를 포함하고, 상기 승압 회로의 상기 인버터 수단 및 상기 제1 캐패시터는 상기 전원으로부터의 출력 선에 접속됨 -, 및 상기 승압 회로의 상기 제1 캐패시터 및 상기 인버터 수단 사이와, 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터의 게이트 전극 및 상기 인버터 제어 회로의 입력에 접속된 제2 캐패시터를 더 포함하고 상기 승압 회로의 출력이 상기 인버터 제어 회로에 접속되고, 2개의 동작 상태들 중 한 상태에서 상기 인버터 제어 회로의 작동에 응답하여 상기 바이폴라 트랜지스터가 도전 상태에 있도록 상기 바이폴라 트랜지스터의 베이스 전극에 인가하기 위해 상기 인버터 제어 회로의 출력으로서 제공되며, 상기 바이폴라 트랜지스터가 도전 상태인 경우, 상기 전원에 의해 제공된 상기 제1 선정된 전압 보다 높은 승압된 구동 전압으로서 상기 도전 상태 바이폴라 트랜지스터 양단의 전압 강하보다 낮은 상기 승압 회로에 의해 제공되는 상기 제2 선정된 전압을 상기 출력 선에 전송하고, 상기 전원으로부터 상기 절연 MOS 트랜지스터의 게이트 전극에 상기 제1 선정된 전압을 인가하면, 상기 인버터 제어 회로의 입력 및 상기 구동 신호 출력 회로에 포함된 상기 MOS 트랜지스터에 주 전압(primary voltage)이 인가되도록 하며, 선택되지 않은 상태의 상기 제2 캐패시터 및 상기 승압 회로는 증가된 전압을 제공하기 위해 상기 인버터 제어 회로의 입력에 인가되는 주 전압을 증가시키면, 상기 인버터 제어 회로가 2개의 동작 상태 중 다른 상태로 작동하여, 상기 바이폴라 트랜지스터의 베이스 전극에 상기 인버터 제어 회로의 출력으로서 상기 승압 회로의 출력의 인가를 방지하여 상기 바이폴라 트랜지스터를 비도전 상태로 하고, 또한 상기 구동 신호 출력 회로에 포함되는 상기 MOS 트랜지스터의 게이트 전극에 인가되는 주 전압을 증가시키면 기준 전위에 접속하기 위해 상기 MOS 트랜지스터를 작동하는 구동 회로.
  5. 제4항에 있어서, 상기 구동 신호 출력 회로의 상기 바이폴라 트랜지스터가 NPN 트랜지스터이고, 상기 구동 신호 출력 회로의 상기 MOS 트랜지스터는 N-채널 MOS 트랜지스터이고, 상기 NPN 바이폴라 트랜지스터의 에미터 전극은 상기 구동 신호 출력 회로의 상기 N-채널 MOS 트랜지스터의 드레인 영역에 접속되고, 상기 NPN 바이폴라 트랜지스터의 콜렉터 전극이 상기 승압 회로의 출력에 접속되며, 상기 구동 신호 출력 회로의 N-채널 MOS 트랜지스터의 소스 영역이 기준 전위에 접속되는 구동 회로.
  6. 제4항에 있어서, 상기 전원은 상기 절연 MOS 트랜지스터의 입력에 접속되고, 상기 전원과 상기 절연 MOS 트랜지스터의 입력 사이의 접점에 제어 MOS 트랜지스터가 끼워져 있고, 또한 상기 제어 MOS 트랜지스터는 소스 및 드레인 영역과 그 사이에 게이트 전극을 가지며, 피드백 선은 상기 절연 MOS 트랜지스터의 입력에 상기 전원에 의한 상기 제1 선정된 전압의 인가를 제어하기 위해 상기 인버터 제어 회로의 출력과 상기 제어 MOS 트랜지스터의 게이트 전극 사이에 피드백 선이 접속되는 구동 회로.
  7. 제4항에 있어서, 상기 동작 신호 공급 회로는 구동 신호를 수신하기 위해 출력 선을 선택하는 X-디코더부를 제공하기 위하여, 선택된 디지털 입력을 수신하기 위해 다중 입력 AND 논리 회로를 정하는 각각의 게이트 전극을 가지는 직렬로 접속된 복수개의 MOS 트랜지스터를 포함하며, 상기 전원이 상기 직렬로 접속된 복수개의 MOS 트랜지스터의 입력에 접속되고, 소스 및 드레인 영역과 그 사이에 접속된 게이트 전극을 가지는 제어 MOS 트랜지스터가 상기 전원과 상기 직렬로 접속된 복수개의 MOS 트랜지스터의 입력 사이의 입력 선에 끼워지며, 상기 제어 MOS 트랜지스터는 게이트 전극으로의 프리챠지 신호의 인가에 응답하여 도전 상태로 되어 직렬로 접속된 복수개의 MOS 트랜지스터에 전원을 접속하는 구동 회로.
  8. 구동 회로에 있어서, 입력 신호를 수신하고 출력 신호로서 동작 신호를 제공하기 위한 동작 신호 공급 회로, 제1 선정된 전압이 출력으로서 제공되는 전원, 출력으로서 상기 제1 선정된 전압 보다 높은 제2 선정된 전압을 제공하기 위한 제1 승압 회로, 상기 동작 신호 공급 회로 및 상기 제1 승압 회로의 출력에 각각 접속된 구동 신호 출력 회로를 포함하며, 상기 구동 신호 출력 회로는 베이스, 콜렉터, 및 에미터 전극을 가지는 바이폴라 트랜지스터, 소스와 드레인 영역, 및 이들 사이에 게이트 전극을 갖고 있는 MOS 트랜지스터 - 상기 바이폴라 트랜지스터의 상기 콜렉터 및 상기 에미터 전극 중 하나의 전극은 상기 MOS 트랜지스터의 소스 및 드레인 영역들 중 하나의 영역에 접속되고, 상기 바이폴라 트랜지스터의 콜렉터 및 에미터 전극들 중 다른 전극은 상기 제1 승압 회로에 접속되며 상기 MOS 트랜지스터의 소스 및 드레인 영역들 중 다른 영역은 기준 전위에 접속됨 -, 상기 바이폴라 트랜지스터 및 상기 MOS 트랜지스터 사이에 접속되는 출력선을 포함하며, 상기 동작 신호 공급 회로의 출력은 상기 바이폴라 트랜지스터의 베이스 전극 및 상기 MOS 트랜지스터의 게이트 전극에 접속되고, 상기 동작 신호 공급 회로의 공급 회로의 출력은 그 사이에 인버터 제어 회로가 끼워진 상기 바이폴라 트랜지스터의 베이스 전극에 접속되고, 상기 전원은 상기 인버터 제어 회로의 입력 및 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터의 게이트 전극에 접속되며, 상기 구동 회로는 상기 전원과 상기 인버터 제어 회로의 입력과 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터의 게이트 전극과의 사이에 끼워진 제어 MOS 트랜지스터 - 상기 제어 MOS 트랜지스터는 소스 영역과 드레인 영역 및 그 사이에 게이트 전극을 가짐 -, 및 출력으로서 선정된 전압을 제공하기 위한 제2 승압 회로 - 2개의 동작 상태들 중 한 상태에서 상기 인버터 제어 회로의 작동에 응답하여 상기 바이폴라 트랜지스터가 도전 상태에 있도록 상기 바이폴라 트랜지스터의 베이스 전극에 인가하기 위해 상기 인버터 제어 회로의 출력으로서 상기 제2 승압 회로의 출력을 제공하기 위하여 상기 제2 승압 회로는 상기 동작 신호 공급 회로의 인버터 제어 회로에 접속됨 - 를 더 포함하고 상기 바이폴라 트랜지스터가 도전 상태인 경우, 상기 전원에 의해 제공된 상기 제1 선정된 전압 보다 높은 승압된 구동 전압으로서 상기 도전 상태 바이폴라 트랜지스터 양단의 전압 강하보다 낮은 상기 승압 회로에 의해 제공되는 상기 제2 선정된 전압을 상기 출력 선에 전송하고, 상기 전원으로부터 상기 인버터 제어 회로에 상기 제1 선정된 전압을 인가하면 상기 인버터 제어 회로가 2개의 동작 상태 중 다른 상태로 작동하여, 상기 바이폴라 트랜지스터의 베이스 전극에 상기 인버터 제어 회로의 출력으로서 상기 제2 승압 회로의 출력의 인가를 방지하여 상기 바이폴라 트랜지스터를 비도전 상태로 하고, 또한 상기 구동 신호 출력 회로에 포함되는 상기 MOS 트랜지스터의 게이트 전극에 상기 제1 선정된 전압을 인가하면 기준 전위에 접속하기 위해 상기 MOS 트랜지스터를 작동하는 구동 회로.
  9. 제1항에 있어서, 상기 인버터 제어 회로는 채널 극성(channel polarities)이 반대이고, 소스와 드레인 영역 및 상기 소스와 드레인 영역 사이에 게이트 전극을 각각 가지는 제1 및 제2 MOS 트랜지스터를 포함하고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터의 소스와 드레인 영역 중 한 영역은 상기 제2 승압 회로의 출력에 접속되며, 상기 인버터 제어 회로 내에 포함되는 상기 제1 MOS 트랜지스터의 상기 소스와 드레인 영역 중 다른 영역은 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터의 대응하는 다른 영역에 접속되고, 상기 인버터 제어 회로의 상기 제2 MOS 트랜지스터의 상기 한 영역이 기준 전위에 접속되며, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 및 제2 MOS 트랜지스터의 게이트 전극이 그 입력이 되고, 상기 전원에 접속되며, 상기 동작 신호 공급 회로에 의해 MOS 트랜지스터 각각의 게이트 전극에 제공되는 제1 논리 상태를 갖는 출력 신호에 응답하여, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터가 도전 상태가 되고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터가 비도전 상태가 되어, 상기 선정된 전압을 상기 제2 승압 회로로부터 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터를 경유하여 상기 바이폴라 트랜지스터의 베이스 전극에 전달하며, 상기 동작 신호 공급 회로에 의해 MOS 트랜지스터 각각의 게이트 전극으로 제공되는 상기 제1 논리 상태와 상이한 제2 논리 상태를 가지는 출력 신호에 응답하여, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터가 비도전 상태가 되고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터가 도전 상태가 되어, 상기 제2 승압 회로의 출력이 상기 제2 바이폴라 트랜지스터의 베이스 전극에 인가되는 것을 방지하고, 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터의 게이트 전극에 상기 제2 논리 상태를 갖는 출력 신호를 인가하여 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터가 도전 상태에 있도록 하는 구동 회로.
  10. 제4항에 있어서, 상기 인버터 제어 회로는 채널 극성(channel polarities)이 반대이고, 소스와 드레인 영역 및 상기 소스와 드레인 영역 사이에 게이트 전극을 각각 가지는 제1 및 제2 MOS 트랜지스터를 포함하고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터의 소스와 드레인 영역 중 한 영역은 상기 제2 승압 회로의 출력에 접속되며, 상기 인버터 제어 회로 내에 포함되는 상기 제1 MOS 트랜지스터의 상기 소스와 드레인 영역 중 다른 영역은 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터의 대응하는 다른 영역에 접속되고, 상기 인버터 제어 회로의 상기 제2 MOS 트랜지스터의 상기 한 영역이 기준 전위에 접속되며, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 및 제2 MOS 트랜지스터의 게이트 전극이 그 입력이 되고, 상기 전원에 접속되며, 상기 동작 신호 공급 회로에 의해 MOS 트랜지스터 각각의 게이트 전극에 제공되는 제1 논리 상태를 갖는 출력 신호에 응답하여, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터가 도전 상태가 되고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터가 비도전 상태가 되어, 상기 선정된 전압을 상기 제2 승압 회로로부터 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터를 경유하여 상기 바이폴라 트랜지스터의 베이스 전극에 전달하며, 상기 동작 신호 공급 회로에 의해 MOS 트랜지스터 각각의 게이트 전극으로 제공되는 상기 제1 논리 상태와 상이한 제2 논리 상태를 가지는 출력 신호에 응답하여, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터가 비도전 상태가 되고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터가 도전 상태가 되어, 상기 제2 승압 회로의 출력이 상기 제2 바이폴라 트랜지스터의 베이스 전극에 인가되는 것을 방지하고, 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터의 게이트 전극에 상기 제2 논리 상태를 갖는 출력 신호를 인가하여 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터가 도전 상태에 있도록 하는 구동 회로.
  11. 제8항에 있어서, 상기 인버터 제어 회로는 채널 극성(channel polarities)이 반대이고, 소스와 드레인 영역 및 상기 소스와 드레인 영역 사이에 게이트 전극을 각각 가지는 제1 및 제2 MOS 트랜지스터를 포함하고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터의 소스와 드레인 영역 중 한 영역은 상기 제2 승압 회로의 출력에 접속되며, 상기 인버터 제어 회로 내에 포함되는 상기 제1 MOS 트랜지스터의 상기 소스와 드레인 영역 중 다른 영역은 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터의 대응하는 다른 영역에 접속되고, 상기 인버터 제어 회로의 상기 제2 MOS 트랜지스터의 상기 한 영역이 기준 전위에 접속되며, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 및 제2 MOS 트랜지스터의 게이트 전극이 그 입력이 되고, 상기 전원에 접속되며, 상기 동작 신호 공급 회로에 의해 MOS 트랜지스터 각각의 게이트 전극에 제공되는 제1 논리 상태를 갖는 출력 신호에 응답하여, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터가 도전 상태가 되고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터가 비도전 상태가 되어, 상기 선정된 전압을 상기 제2 승압 회로로부터 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터를 경유하여 상기 바이폴라 트랜지스터의 베이스 전극에 전달하며, 상기 동작 신호 공급 회로에 의해 MOS 트랜지스터 각각의 게이트 전극으로 제공되는 상기 제1 논리 상태와 상이한 제2 논리 상태를 가지는 출력 신호에 응답하여, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제1 MOS 트랜지스터가 비도전 상태가 되고, 상기 인버터 제어 회로 내에 포함되어 있는 상기 제2 MOS 트랜지스터가 도전 상태가 되어, 상기 제2 승압 회로의 출력이 상기 제2 바이폴라 트랜지스터의 베이스 전극에 인가되는 것을 방지하고, 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터의 게이트 전극에 상기 제2 논리 상태를 갖는 출력 신호를 인가하여 상기 구동 신호 출력 회로 내에 포함되어 있는 상기 MOS 트랜지스터가 도전 상태에 있도록 하는 구동 회로.
  12. 제8항에 있어서, 상기 구동 신호 출력 회로의 상기 바이폴라 트랜지스터는 NPN 트랜지스터이고, 상기 구동 신호 출력 회로의 상기 MOS 트랜지스터는 N-채널 MOS 트랜지스터이며, 상기 NPN 바이폴라 트랜지스터의 에미터 전극은 상기 구동 신호 출력 회로의 상기 N-채널 MOS 트랜지스터의 드레인 영역에 접속되고, 상기 NPN 바이폴라 트랜지스터의 콜렉터 전극은 상기 제1 승압 회로의 출력에 접속되며, 상기 구동 신호 출력 회로의 상기 N-채널 MOS 트랜지스터의 소스 영역은 기준 전위에 접속되는 구동 회로.
  13. 제8항에 있어서, 상기 동작 신호 공급 회로는 구동 신호를 수신하기 위해 출력 선을 선택하는 X-디코더부를 제공하기 위해, 선택된 디지털 입력을 수신하기 위한 다중 입력 AND 논리 회로를 정하는 각각의 게이트 전극을 가지는 직렬로 접속된 복수개의 MOS 트랜지스터를 포함하고, 상기 전원 및 상기 제어 MOS 트랜지스터는 상기 직렬로 접속된 복수개의 MOS 트랜지스터의 입력에 접속되는 구동 회로.
  14. 구동 회로에 있어서, 입력 신호를 수신하고 출력 신호로서 동작 신호를 제공하는 출력을 가지는 동작 신호 공급 회로, 제1 선정된 전압이 출력으로서 제공되는 전원, 상기 제1 선정된 전압보다 높은 제2 선정된 전압을 출력으로서 제공하는 승압 회로, 및 상기 동작 신호 공급 회로 및 상기 승압 회로의 출력들에 각각 접속된 구동신호 출력 회로를 포함하며, 상기 구동 신호 출력 회로는 베이스, 콜렉터 및 에미터 전극들을 갖는 PNP 바이폴라 트랜지스터, 소스와 드레인 영역들 및 그 사이에 게이트 전극을 갖는 N-채널 MOS 트랜지스터 - 상기 PNP 바이폴라 트랜지스터의 콜렉터 전극은 상기 N-채널 MOS 트랜지스터의 드레인 영역에 접속되며, 상기 PNP 바이폴라 트랜지스터의 에미터 전극은 상기 승압 회로의 출력에 접속되고, 상기 N-채널 MOS 트랜지스터의 소스 영역은 기준 전위에 접속됨 -, 상기 PNP 바이폴라 트랜지스터와 상기 N-채널 MOS 트랜지스터의 사이에 접속된 출력 선을 포함하며 상기 동작 신호 공급 회로의 출력은 상기 PNP 바이폴라 트랜지스터의 베이스 전극과 상기 N-채널 MOS 트랜지스터의 게이트 전극에 접속되고, 상기 전원은 상기 동작 신호 공급 회로에 접속되어 상기 PNP 바이폴라 트랜지스터의 베이스 전극 및 상기 N-채널 MOS 트랜지스터의 게이트 전극에 인가하며, 상기 전원과 상기 동작 신호 공급 회로 사이의 접속부에 끼워진 제어 MOS 트랜지스터 - 상기 제어 MOS 트랜지스터는 소스와 드레인 영역들 및 그 사이에 게이트 전극을 가짐- 를 포함하며, 상기 제어 MOS 트랜지스터는 그 게이트 전극에 인가되는 프리챠지 신호에 응답하여 상기 전원으로부터 상기 제1 선정된 전압을 상기 PNP 바이폴라 트랜지스터의 베이스 전극 및 상기 N-채널 MOS 트랜지스터의 게이트 전극에 상기 동작 신호 공급 회로의 출력으로서 전송하며, 상기 전원으로부터 상기 제1 선정된 전압을 상기 PNP 바이폴라 트랜지스터에 인가되면 상기 PNP 바이폴라 트랜지스터가 비도전 상태가 되고, 상기 구동 신호 출력 회로에 포함된 상기 N-채널 MOS 트랜지스터의 게이트 전극에 인가되면 상기 MOS 트랜지스터가 작동되어 상기 기준 전위에 접속되며, 상기 PNP 바이폴라 트랜지스터는 상기 전원으로부터 상기 제1 선정 전압이 상기 PNP 바이폴라 트랜지스터의 베이스 전극에 인가되지 않는 경우 도전 상태가 되어 상기 도전 상태의 PNP 바이폴라 트랜지스터 양단의 전압 강하보다 낮은 상기 승압 회로에 제공된 상기 제2 선정된 전압을 상기 전원에 의해 제공된 상기 제1 선정된 전압보다 높은 승압된 구동 전압으로서 상기 출력 선에 전송되는 구동 회로.
  15. 제14항에 있어서, 상기 동작 신호 공급 회로는 구동 신호를 수신하기 위해 출력 선을 선택하는 X-디코더부를 제공하기 위해, 선택된 디지털 입력을 수신하기 위한 다중 입력 AND 논리 회로를 정하는 각각의 게이트 전극을 갖고 있는 직렬로 접속된 복수개의 MOS 트랜지스터를 포함하고, 상기 전원 및 상기 제어 MOS 트랜지스터가 상기 직렬로 접속된 복수개의 MOS 트랜지스터의 입력에 접속되는 구동 회로.
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