JPH0323592A - 駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ．産業上の利用分野 本発明は駆動回路に関し、例えばダイナミックＲＡＭ　
（Ｒａｎｄｏｎｉ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）にお
けるワード線等を駆動するのに好適な駆動回路に関する
ものである。

ロ．従来技術 従来、ダイナミックＲＡＭの設計における最大の指針は
″１″情報と゛Ｏ゜′情報におけるビット線電位の差Δ
Ｖを大きくすることである。そして、ビット線容量をＣ
Ｉ、セルキャパシタ容量をＣ，、蓄積情報″１″゛のセ
ル電位を■８、蓄積情報“０′゜のセル電位をＶＬとす
ると、Δ■は、 上式からわかるようにΔＶを大きくするーっの方向はＣ
ｓ／ＣｓＯ比を小さくすることであるが、これは、メモ
リセルの構造と、１本のビント線に結合されるメモリセ
ルの数で決まってしまう。また、もう一つの方向は回路
的に上記■。−■，の値を大きくすることであるが、ｖ
ｔ，＜Ｍ積情報゜゛０”のセル電位）は通常Ｏ■であり
、■Ｈ　（蓄積情報“１　＋＋のセル電位）はワード線
を開いたときの電圧ＶＷＬによって決められる。そして
、このワード線電圧ＶＷｔを電源電圧ｖｒＩＩ，とし、
メモリセルにおけるトランスファゲートのしきい値電圧
をＶ，（ＷＬ）とすると、 ＶＨ　＝Ｖｏｏ　　Ｖｒ　　（ＷＬ） となり、ｖＨは、電源電圧■。。からしきい値電圧分だ
け低い値となってしまう（このことは、当然の結果とし
て上記Ｖ，−ＶＬの値を小さくすることとなり、ビット
線電位の差ΔＶを大きくすることができなくなってしま
う。）。そこで、これを解決するために、ワード線の電
圧ＶＷＬを電源電圧ＶＤＤ以上に昇圧する（即ち、Ｖユ
，≧■。。＋■７（ＷＬ）になるようにする）回路的な
手段が種々採用されている． なお、上記ビント線電位の差ΔＶを大きくすることは、
ダイナくツクＲＡＭの動作マージンを向上させるだけで
はなく、α粒子等による、いわゆるソフトエラーの改善
にとっても一般に有効とされている。

以下、第１２図〜第１７図において、上述したワード線
の電圧■。Ｌを電源電圧ＶＤＩＩ以上に昇圧するための
従来の回路方式の一例を示してその問題点について説明
する。

まず、第１４図において、例えばＩＭダイナミックＲＡ
ＭのＲ　Ａ　Ｓ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏ
ｂｅ　：行アドレスストローブ）から各ワード線（例え
ば５１２本）までの概略ブロック図の一例を示してその
主な動作について説明する。

即ち、第１４図に示すように、ＲＡＳによるＲＡＳ系の
動作クロックを発生させるためのＲＡＳクロックジェネ
レータ１によって発生された１つのクロック信号ＲＬ２
１は、アドレスバッファ２及び昇圧回路部４の制御をし
ていて、ｒλ３の立ち下がりで、クロックＲＬ２１によ
りアドレス（ＡＯ・・・・・・・・・Ａ８）をアドレス
バッファ２に取り込み、そのアドレスバッファ２の出力
（ＲＡＱ、ＲＡＯ・・・・・・・・・ＲＡ７、ＲＡ７）
をブリデコーダ３によってプリデコードする。そして、
プリデコ−入り、下位ビッ｝ＲＦＯ・・・・・・・・・
ＲＦ３は、昇圧回ＲＦ４・・・・・・・・・ＲＦ１５と
ＲＡ８及びＲＡ８によっ１個の４人力ＡＮＤ回路５ａの
みで表してある。）．そして、上記各４人力ＡＮＤ回路
５ａの出力は、ワード線駆動回路部６における４つの２
人力ＡＮＤ回路６ａの一方の入力に夫々接続されていて
、ＸＨ４クロックによって最後に５１２本のワード線（
ＷＬＱ・・・・・・・・・ＷＬ５１１）のうち１つのワ
ード線のみが選択されるように構戒されている。

ここで、第１５図及び第１６図において、第１４図にお
けるワード線駆動回路部６とＸデコーダ部５及び昇圧回
路部４の各接続関係について動作と共に説明する。

第１５図に示すように、Ｘデコーダ部５は、４人力ＡＮ
Ｄ回路で構成されていて、入力ＲＦ４・・・・・・・・
・ＲＦ７、ＲＦ８・・・・・・・・・ＲＦ１１、ＲＦ１
２・・・・・・・・・ＲＦ１５、ＲＡＳ及びＲＡ８が夫
々の組合せで４Ｘ４Ｘ４Ｘ２＝１２８　　（通り）とな
るように全部で１２８個の上記４人力ＡＮＤ回路５ａで
構威されている（但し、第１５図では、説明の都合上、
ＨＯ・・・・・・・・・ＲＸＨ３が夫々接続されている
。更に、上記４つの２人力ＡＮＤ回路６ａの各出力には
夫々４本のワード線（例えばＷＬＱ・・・・・・・・・
ＷＬ３）が接続されている。即ち、第１５図に示すよう
に、１個の４人力ＡＮＤ回路５ａと４個の２人力ＡＮＤ
回路６ａを１組とする回路が、上記４人力ＡＮＤ回路５
ａの上記した夫々の入力の組合せで１２８個あり、それ
ら１２８個の回路が夫々４本のワード線（例えばＷＬＯ
・・・・・・・・・ＷＬ３）を持っているので、ワード
線の合計は５１２本となる。

次に、第１５図における各ワード線（ＷＬＱ・・・・・
・・・・ＷＬ５１１）の選択は次のようにして行われる
。即ち、ＲＦ４・・・・・・・・・ＲＦ１５は上述した
ようにアドレス（ＡＯ・・・・・・・・・Ａ７）をブリ
デコードした信号で、ＲＦ４・・・・・・・・・ＲＦ７
の４つの信号のうち１つだけが“１゛レベルになり、同
様にＲＦ８・・・・・・・・・ＲＦ１　１のうち１つ、
ＲＦ１２・・・・・・・・・ＲＦよりＲＸＨＯ・・・・
・・・・・ＲＸＨ３の４つの信号のうち１つだけが゜″
ｌ”レベルとなるので、全部の組合せは１２８　Ｘ４＝
５１２　　（通り）となり、５１２本のワード線（ＷＬ
Ｏ・・・・・・・・・ＷＬ５１１）のうち１本だけを選
択できる． また、昇圧回路部４は、第１６図に示すように、４つの
同様の回路ブロック４ａ（この内部回路については後述
する第１２図において説明する。）によって横或されて
いて、各回路ブロック４ａには、夫々上述したブリデコ
ードされた信号ＲＦＱ・・・・・・・・・ＲＦ３とＲＡ
Ｓクロックジェネレータ１からの信号ＲＬ２　１とが夫
々入力され、それらの回路ブロック４ａの各出力が夫々
ＲＸＨＯ・・・・・・・・・ＲＬ２１は、実際にはその
ＲＬ２１を遅延させて作られるイネーブル信号と呼ばれ
るものであって、ＲＸＨＯ・・・・・・・・・ＲＸＨ３
の各信号を出力するタイミングを決めるための信号であ
る。そして、そのタイミングとしては、上記Ｘデコーダ
部５　（５ａ）の出力が決定した時点である。

次に、第１２図において、ワード線駆動回路部６、昇圧
回路部４及びＸデコーダ部５の夫々の内部回路の具体的
な一例を示して動作と共に説明する。但し、第１２図で
は、説明容易のために各内部回路の主な構戒の一部をも
って説明する。

第１２図に示すように、まず、Ｘデコーダ部５について
説明すると、４つのＮチャネルＭＯＳ　｝ランジスタＱ
２・・・・・・・・・Ｑ５の夫々のドレインと夫々のソ
ースが接続されていて、そのうちのトランジスタＱ５の
ソースは接地側Ｖ。に接続され、また、トランジスタＱ
２のドレインはＰチャネルＭＯＳトランジスタＱ１のド
レインに接続されている。更に、トランジスタＱ１のソ
ースは電源側■。。

に接続されていて、トランジスタＱ１のゲートにはブリ
チャージ信号ＰＣが接続され、トランジスタＱ２・・・
・・・・・・Ｑ５の各ゲートには上述した信号人力ＲＦ
４・・・・・・・・・ＲＦ１５、ＲＡ８及びＲＡ８が夫
々接続されている（即ち、上記各トランジスタＱ２・・
・・・・・・・Ｑ５によって上述した４人力ＡＮＤ回路
５ａが構戒されている。）． また、ＰチャネルＭＯＳ｝ランジスタＱ１のドレイン（
又はＮチャネルＭＯＳトランジスタＱ２のソース）は、
ＰチャネルＭＯＳトランジスタＱ６のドレインとＰチャ
ネルＭＯＳＩ−ランジスタＱ７、ＮチャネルＭＯＳ　｝
ランジスタＱ８及びＱｌｌの各ゲートに夫々接続されて
いて、トランジスタＱ６のソース及びトランジスタＱ７
のドレインが夫々電源側ＶＩＩＯに接続されている。そ
して、トランジスタＱ８のソースが接地側ＶＳＳに接続
されていて、トランジスタＱ７及びＱ８のドレイン同士
が接続され、更にそれらのドレインが、トランジスタＱ
６のゲート及び後述するワード線駆動回路部６における
Ｎチャ不ルＭＯＳ｝ランジスタＱ９のドレインに夫々接
続されている。

なお、上述した第１５図においては、説明の都合上、上
記各トランジスタＱ６、Ｑ７及びＱ８による回路構成に
対応する部分は説明を省略してある。

次に、ワード線駆動回路部６について説明すると、２つ
のＮチャネルＭＯＳトランジスタＱ１０によって上述し
た２人力ＡＮＤ回路６ａが構成されている。即ち、トラ
ンジスタＱ１０のソース及びトランジスタＱ１１のドレ
インが夫々接続され、トランジスタＱ１０のソースには
昇圧回路部４の出力ＲＸＨＱ・・・・・・・・・ＲＸＨ
３が接続されていて、トランジスタＱ１１のソースは接
地側ＶＳＳに接続されている。また、トランジスタＱ９
のゲーｌ・は電源側■．に接続されていて、そのソース
はトランジスタＱＩＯのゲートに接続されている。そし
て、トランジスタＱＩＯのソース（又はトランジスタＱ
ｌｌのドレイン）がワード線ＷＬＱ・・・・・・・・・
ＷＬ５１１に接続されている。なお、上記した各トラン
ジスタＱ９及びＱ１０による回路構戊に対応する部分は
、第１５図においては説明の都合上省略してある． また、第１２図において上述した第１６図における昇圧
回路部４の１つの回路ブロック４ａについて説明すると
、２人力ＮＡＮＤ回路７の人力には、クロックＲＬ２１
及びＲＦＯ・・・・・・・・・ＲＦ３が接続されていて
、その出力は、インバータ８を介してＮチャネルＭＯＳ
Ｉ−ランジスタＱ１２のドレイン及び３つのインバータ
９（この例では３つのインバータで遅延回路を構成して
いる。）とコンデンサＣ１を夫々介してトランジスタＱ
ＩＯのドレインに夫々接続されている。そして、トラン
ジスタＱ１２のゲートは電源側Ｖ。ａに、そのソースが
トランジスタＱＩＯのドレインに夫々接続されている。

ここで、上述した昇圧回路部４における出力クロック信
号ＲＸＨＱ・・・・・・・・・ＲＸＨ３を作るには、ノ
ード０が“Ｌ”レベルになった状態でまず、ノード０を
ＮチャネルＭＯＳ｝ランジスタＱ１２のしきい値電圧ｖ
Ｔ分低い値ｖＤＤ−ｖＴまでチャージしてから各インバ
ータ９によって時間差をっけてコンデンサＣ１による容
量のカップリングで更にノード■を昇圧する。また、Ｒ
ＦＱ・・・・・・・・・ＲＦ３及びＲＬ２１　　（イネ
ーブル）は、ワード線駆動回路部６の後述するタイミン
グの制御と、上述した４本のワード線のうちの１つを選
ぶ（第１５図における例えばＷＬＱ・・・・・・・・・
ＷＬ３のうちの１本を選ぶ）デコーダの役目を持ってい
る。

次に、第１２図における主な動作について具体的な電圧
レベルの一例を用いて説明すると、まず、ブリチャージ
状態では、ＰチャネルＭＯＳ｝ランジスタＱ１のゲート
に入力されているブリチャージ信号ＰＣが“Ｏ”レベル
となっていて、部分デコードした行アドレス信号（上述
した第１４図におけるＲＦ４・・・・・・・・・ＲＦ１
５及びＲＡ８、ＲＡ８）によって各ＮチャネルＭＯＳ｝
ランジスタＱ２・・・・・・・・・Ｑ５の夫々のゲート
もすべて“０゛レベルとなっている。従って、トランジ
スタＱ２・・・・・・・・・Ｑ５はすべてオフ状態、ト
ランジスタＱ１はオン状態にあるので、ノードＯが５Ｖ
（ＶＩＩＥＩ）につり上げられる． そして、ＰチャネルＭＯＳ｝ランジスタＱ６は、上記ノ
ード■の５ｖの状態をラッチし、ブリチャージ信号ＰＣ
がなくなってもノード■を５ｖに保つ（即ち、ブリチャ
ージ信号ＰＣが“゜ｌ゜゛レベルとなってトランジスタ
Ｑ１がオフしても、トランジスタＱ７及びＱ８により構
威されたインバータの“０゜゜レベル出力によりトラン
ジスタＱ６がオンするためＪ−ド■の５ｖが保持される
。）。このとき、ノード［Ｆ］及び◎はＯＶ（Ｖｓｓ）
になっていて、ＮチャネルＭＯＳ｝ランジスタＱｌｌが
オンしているので各ワードＩ（ＷＬＯ・・・・・・・・
・ＷＬ５１１）もＯｖにある． 次に、動作状態になると、部分デコードした行アドレス
信号（ＲＦ４・・・・・・・・−ＲＩｌ５及びＲＡ８、
ＲＡ８）によって各トランジスタＱ２・・・・・・・・
・Ｑ５は、夫々のゲートがすべて“１″レベルになるた
め、すべてオン状態になる．従って、ノード■がＯｖに
下がるため、上記した動作とは逆にノード［Ｆ］は５■
に充電され、更に、ＮチャネルＭＯＳ｝ランジスタＱ９
（このトランジスタＱ９には、ゲ一トに電源電圧■．が
接続されているので、常にオン状態にある．）によりノ
ード０もそのトランジスタＱ９のしきい値電圧ｖ７　（
ＩＶ）分低下し、４ｖに充電される。ここで、ノードＯ
は、充電が終わるとトランジスタＱ９がオフすることに
よってフローティング状態になる。

そして、ノード０が４Ｖに充電された状態でＲＸＨＱ・
・・・旧・・ＲＸＨ３のうちの１つがｏｖから５Ｖに上
がることによって、ノード０は、トランジスタＱＩＯに
より、いわゆるセノレフフ゛一ト（自己昇圧〉されて８
ｖほとに充電される。ここで、上記セルフブート（自己
昇圧）の現象について説明すると、ノート′０が４ｖで
ＲＸＨＱ・・・・・・・・・ＲＸＨ３及び各ワード４ｍ
（ＷＬＯ・・・・・・・・・ＷＬ５１１）は０■のとき
、Ｑ１０のトランジスタはオン状態となり等価的にノー
ドＯとＲＸＨＱ・・・・・・・・・ＲＸＨ３及びワード
！１！　（ＷＬ　Ｏ＝−・・旧・−ＷＬ　５　１　１　
）との間にコンデンサが接続されていると考えられ、ま
たそのコンデンサはトランジスタＱＩＯがオンしたとき
のゲート容量である。ここで、ＲＸＨＱ・・・山・・Ｒ
　Ｘ　Ｈ　３のうちの１つがＯＶから５ｖに変化すると
上記コンデンサの容量（トランジスタＱＩＯのゲート容
量）によってノード０は昇圧される。理想的には５■界
圧されるはずであるが、実際はノード０自体がもってい
る容量（ノード０の配線容量、トランジスタＱ６の拡散
層の容量等）とのチャージシェア（電荷分配）で５■ま
では上がらず、ほぼ３〜４■くらいの電圧上昇になる。

従って、上述したように、ノード０が８Ｖほとに昇圧さ
れたことによりトランジスタＱ１０によってＲＸＨＯ・
・・・・・・・・ＲＸＨ３からの５■をワード線（例え
ばＷＬＯ）に伝える。そして、ダイナξックＲＡＭにお
けるデータのりストア（再書き込み）のときにはワード
線昇圧回路部４によってＲＸＨＯ・・・・・・・・・Ｒ
ＸＨ３を５ｖから８■に昇圧し、ノード０を１２Ｖほど
に上げることによってさらにワード線（例えばＷＬＯ）
を８■までに充電することになる。なお、上述したよう
に、第１４図のＸデコーダ部５における１個のデコーダ
には４本のワード線（例えばＷＬＱ・・・・・・・・・
ＷＬ３）がつなが．っているが、そのうちの１本（例え
ばＷＬＱ）だけが最後にワード線駆動回路部４を通して
選ばれる（上述の第１４図〜第１６図参照）．第１３図
及び第１４図において、上述した第１４図におけるＲＡ
Ｓ系の信号人力によって選択されたワード線へ昇圧回路
部４から高電圧出力Ｖｐ９（例えば８Ｖ）を出力するま
での主な動作について説明する。

まず、ｔ１の時点でＲＡＳが“０”レベルとなることに
よってＲＡＳクロンクジエネレータ１において作られた
信号ＲＬ２１がｔ２の時点で“″１“゜レベルとなって
アドレスバフファ２に入力される。

そして、その信号ＲＬ２１によってＬ３の時点で行アド
レス人力ＡＯ・・・・・・・・・Ａ８がアドレスバッフ
ァ２に取り込まれ、その時、同時にアドレスバッファ２
からの出力信号ＲＡＯＳＲＡＱ・・・・・・・・・ＲＡ
Ｔ、次いで、ｔ４の時点でブリデコーダ３でブリデコー
ドされた信号ＲＦＱ・・・・・・・・・ＲＦ３は、昇圧
回時点で昇圧回路部４による出力信号ＲＸＨＯ・・・・
・・・・・Ｒ　Ｘ　Ｈ　３及び上記Ｘデコーダ部５に人
力された信号ＲＦ４・・・・・・・・・ＲＦ１５、ＲＡ
８、ＲＡ８によって上述したようにして、選択されたワ
ード線（例えばＷＬＱ）が、ワート′線駆動回路部６を
通してＬ６の時点で高電圧出力Ｖｐｐ（例えば８Ｖ）を
得ている。

以上に説明したようなダイナミックＲＡＭにおいては上
述したＸデコーダ部５、ワード線駆動回路部６及び昇圧
回路部４によって駆動回路が構威されていて、その駆動
回路におけるワード線駆動回路部６では、上述した第１
２図において説明したように、ＮチャネルＭＯＳ　｝ラ
ンジスタＱＩＯは、セルフブート動作させてＲ　Ｘ　Ｈ
　Ｏ・・・・・・・・・ＲＸＨ３のレベル（電位）をワ
ード綿に伝えなければならないためにノード［Ｆ］とＲ
ＸＨＯ・・・・・・・・・Ｒ　Ｘ　Ｈ３の信号を動作さ
せるタイミングをコントロールしなければならない。即
ち、ノード［Ｆ］が“Ｏ′”レベル（ＯＶ）になり、ノ
ード◎がトランジスタＱ９のしきい値電圧Ｖｉ分低い■
。ｏ　　ＶＴ　　（ほぼ４■）に達した後にＲＸＨＱ・
・・・・・・・・Ｒ　Ｘ　Ｈ　３が立ち上がるという関
係になるように信号をコントロールしなければならない
。なお、ここで、上述したセルフブート（自己昇圧）動
作におけるタイ逅ングコントロール（又はシーケンスの
制約）を行わなければならない理由について説明すると
、トランジスタＱ９はノード［Ｆ］及びＯが■。−Ｖア
より低い場合、即ち、Ｖ．Ｄ−Ｖ，＞ＶＦ　　（ノード
［Ｆ］の電圧）の時にＲＸＨＯ・・・・・・・・・ＲＸ
Ｈ３によって所定の電圧（例えば５Ｖ）が入ってくると
、トランジスタＱ９のゲート容量でのカップリングでノ
ード０を持ち上げようとしても、まだトランジスタＱ９
にチャネルができているので、電荷はノード［Ｆ］に逃
げてしまうことになる。

従って、上述したように、ノード０の電圧を■。。−Ｖ
ｔ　　（ほぼ４Ｖ）にしてトランジスタＱ９をピンチオ
フさせた後（即ち、電荷がノード◎から［Ｆ］へ逃げな
い状態）のタイミングでＲＸＨＱ・・・・・・・・・Ｒ
ＸＨ３の信号を立ち上げなければトランジスタＱＩＯの
ゲート容量によるセルフプート動作を行うことはできな
いことになるのである．そして、上述した第１３図及び
第１４図で説明したように、ＲＡＳ及びＲＬ２１の信号
によって取り込まれる行アドレス入力（ＡＯ・・・・・
・・・・Ａ８）によってシーケンシャルにワード線駆動
回路部４からの出力信号ＲＸＨＯ・・・・・・・・・Ｒ
ＸＨ３のタイξングをコントロールしなければならない
ので、選択されたワード線（例えばＷＬＱ）に高電圧出
力Ｖ，，（例えば８Ｖ）を出力するのに非常に時間がか
かつてしまうことになる．実際に、第１７図に示すよう
に、行アドレス入力（ＡＯ・・・・・・・・・Ａ８）が
取り込まれてからワード線（ＷＬＯ・・・・・・・・・
ＷＬ５１１）が５Ｖになるまでの時間が約１３ｎｓもか
かってしまい（実際には、電源電圧Ｖｌｌｍのマージン
や温度マージン等を考慮するともっと時間が長くなると
考えられる．）、このことは、ダイナξツクＲＡＭ等に
おける高速動作の達戒にとって非常に不都合な問題点と
なる． ハ．発明の目的 本発明の目的は、例えばダイナくツクＲＡＭにおけるワ
ード線等の出力線に短時間で所定の電圧による駆動信号
を出力できる駆動回路を提供することにある． 二．発明の構成 即ち、本発明は、入力信号を受けて作動信号を供給する
作動信号供給回路部と、前記作動信号を受けて出力線へ
駆動信号を出力する駆動信号出力回路部と、この駆動信
号出力回路部に前記駆動信号となる所定の電圧を供給す
る電圧供給回路部とを有し、前記駆動信号出力回路部の
前記電圧供給回路部側にバイポーラスイッチング素子が
設けられ、このバイポーラスイッチング素子が前記作動
信号によって動作して前記電圧供給回路部の前記所定の
電圧を前記駆動信号として前記出力線に出力させるよう
に構威した駆動回路に係るものである． ホ．実施例 以下、本発明の実施例を説明する。

第１図〜第７図は本発明を例えばＩＭダイナξックＲＡ
Ｍに適用した例を示すものである．なお、上述の例と同
様の場合には同一符号を用いて説明を省略する場合があ
る． まず、第３図において、ＲＡＳから各ワード線（例えば
ＷＬＯ・・・・・・・・・ＷＬ５１１の合計５１２本）
までの構成の概略は上述した第１４図の例と略同様であ
るが、異なる点は、プリデコーダ３からの出力信号ＲＦ
Ｑ・・・・・・・・・ＲＦ３が夫々Ｘデコーダ部２５に
接続されていて、更に、ＲＡＳクロツクジェネレータ１
によって作られたＲＬ２　１と異なる信号ＲＬ１１が昇
圧回路部２４に接続され、その出力信号ＲＸＨがワード
線駆動回路部２６に夫々接続されていることである． ここで、第４図において、ワード線駆動回路部２６とＸ
デコーダ部２５の接続関係及びそれらのインバータ２５
ｂで構威されていて、また、ワード線駆動回路部２６は
２人力ＡＮＤ回路２６ａで構威されている。そして、上
記Ｘデコーダ部２５におけるインバータ２５ｂの出力が
ワード線駆動回路部２６における２人力ＡＮＤ回路２６
ａの一方の入力に接続され、そのもう一方の入力には上
述した昇圧回路部２４からの出力信号ＲＸＨが接続され
ていて、その２人力ＡＮＤ回路２６ａの出力が各ワード
Ｉ（ＷＬＯ・・・・・・・・・ＷＬ５１１）に接続され
ている。

即ち、上記５人力ＡＮＤ回路２５ａにおける人力ＲＦＯ
・・・・・・・・・ＲＦ３、ＲＦ４・・・・・・・・・
ＲＦ７、ＲＦ８・・・・・・・・・ＲＩｌ１、ＲＦ１２
・・・・・・・・・ＲＦ１５、ＲＡ８及びＲＡ８の夫々
の入力の組合せで４×４ｘ　４　ｘ　４　ｘ　２　＝５
１２　　（通り）となるように５人力ＡＮＤ回路２５ａ
１インバータ２５ｂ及び２人力ＡＮＤ回路２６ａでｔｊ
ＩＴｆｔ．された回路が全部で５１２個からなっていて
、それら５１２個の上記回路が夫々１本のワード線を持
つように構威されている。

そして、動作としては、上述した例におけるＸデコーダ
部５による各ワード線（ＷＬＯ・・・・・・・・・ＷＬ
５１１）の選択動作と略同様のことが行われている。但
し、この例の場合には、後述するように第３図における
プリデコーダ３からの出力信号ＲＦＯ・・・・・・・・
・ＲＦ１５及びＲＡ８、ＲＡ８によってのみで各ワード
線（ＷＬＱ・・・・・・・・・ＷＬ５１１）の選沢動作
を行えばよい構戒になっている．次に、第１図において
、ワード線駆動回路部２６、昇圧回路部２４及びＸデコ
ーダ部２５の夫々の内部回路の具体的な一例を示して動
作と共に説明する。

第１図に示すように、まず、Ｘデコーダ部２５について
説明すると、上述の第１２図の例と略同様の回路構戒に
なっている。即ち、ＰチャネルＭ○ＳトランジスタＰ１
及びＰ２は夫々第１２図におけるＰチャネルＭＯＳ｝ラ
ンジスタＱ１及びＱ７に対応していて、ＮチャネルＭＯ
Ｓ｝ランジスタＮ２・・・・・・・・・Ｎ５及びＮ６は
夫々第１２図におけるＮチャネルＭＯＳトランジスタＱ
２・・・・・・・・・Ｑ５及びＱ８に対応している．ま
た、異なる点について述べると、ＰチャネルＭＯＳトラ
ンジスタＰ１とＮチャネルＭＯＳトランジスタＮ２との
間にＮチャネルＭＯＳ｝ランジスタＮ１が接続されてい
て、ＰチャネルＭＯＳトランジスタＰ２の基板（後述す
るＮウエル１３）及びソースが夫々接続され、更にそれ
らが昇圧回路部２４の出力信号ＲＸＨに夫々接続されて
いる。また、この例では第１２図におけるＰチャネルＭ
ＯＳトランジスタＱ６に対応するトランジスタは接続さ
れていない。

従って、上述したように、Ｘデコーダ部２５においては
、トランジスタＮ１・・・・・・・・・Ｎ５によって第
４図に示した５人力ＡＮＤ回路２５ａが構成されていて
、トランジスタＰ２及びＮ６によって第４図に示したイ
ンバータ回路２５ｂが構威されている． 次に、ワード線駆動回路部２６について説明すると、第
１２図の例に対応させて考えた場合、ＮチャネルＭＯＳ
トランジスタＮ７は、第１２図におけるトランジスタＱ
１１に対応し、Ｎ　Ｉ）　ＮバイボーラトランジスタＢ
ＮＩは、第１２図におけるトランジスタＱ１０に対応し
ているが、この例では第１２図におけるトランジスタＱ
９に対応するものはない。そして、各素子の接続は、Ｎ
ＰＮバイボーラトランジスタＢＮＩのベースが、Ｐチャ
ネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトラ
ンジスタＮ６のドレインに夫々接続されていて、トラン
ジスタＢＮ１のコレクタが、ＰチャネルＭＯＳ！−ラン
ジスタＰ２のソース及び昇圧回路部２４による出力信号
ＲＸＨに夫々接続され、更に、トランジスタＢＮＩの工
ξツタが、ワード線（ＷＬＩ・・・・・・・・・ＷＬ５
１１）及びＮチャネルＭＯＳトランジスタＮ７のドレイ
ンに夫々接続されている．従って、上述したように、ワ
ード線駆動回路部２６においては、ＮＰＮバイボーラト
ランジスタＢＮＩによって第４図に示した２人力ＡＮＤ
回路２６ａが構成されていて、そのＮＰＮバイボーラト
ランジスタＢＮＩ及び接地側ＶＳＳに接続されたＮチャ
ネルＭＯＳトランジスタＮ７が基本的な回路構或となっ
ている。

次に、昇圧回路部２４についてその最も基本的な回路構
戒を説明すると、上述した第３図におけるＲＡＳクロッ
クジェネレータ１によって作られた信号ＲＬＩ　１が、
２つのインバータ１０及び昇圧用コンデンサＣ２を夫々
介してダイオードＤ１のカソードに接続され、ダイオー
ドＤ１のアノードには電源電圧■ＤＤが接続されていて
、そのカソードが出力信号ＲＸＨとして出力されている
。そして、動作としては、上述した第３図におけるＲＡ
Ｓが″１″レベルのときには、ＲＸＨがＶｌｌＶａｔ　
（ダイオードＤ１１段落ちのレベル：約■。，−０．７
　Ｖ程度）になっており、ＲＡＳが立ち下がる（’Ｏ”
レベルになる）とＲＬ１１が゛１“レベルになり、昇圧
用コンデンサＣ２によって出力ＲＸＨはＶＰＰ　（ＶＤ
Ｄ””　５　Ｖ（７）トきほぼ８ｖ）に昇圧される．な
お、ＲＸＨは、ＲＬＩＩが”　１　”レベルになってコ
ンデンサＣ２によって昇圧されるまでは常に■．。−■
。１のレベルにあって、“″０１レベルになることはな
い。

ここで、上述した各回路構或による第１図における全体
の基本的な動作は、第１２図の例と略同様であるが、異
なる点は、ノード■が゛Ｏ゜゜レヘルになればＲＸＨの
レベルがＰチャネルＭＯＳ｝？ンジスタＰ２を通してそ
のままノード■に伝わるので、このとき、選択されたワ
ード線（例えばＷＬＯ）に昇圧回路部２４の出力信号Ｒ
ＸＨによりＮＰＮバイボーラトランジスタＢＮ１を通し
て所定の電圧（例えばトランジスタＢＮ１のベース・工
旦ツク間の電圧をＶ■とするとＶＦＰ　　Ｖａｔ）を伝
えることができることである。

次に、第２図について上述した第３図におけるＲＡＳ系
の信号人力によって選択されたワード線へ昇圧回路部２
４から高電圧出力ＶＦＰ　　ＶＩＥを出力するまでの主
な動作について説明する。

まず、第２図においてａ・・・・・・・・・ｆまでの時
点における主な動作は、上述した第１３図で説明したＬ
１・・・・・・・・・ｔ４の時点での各動作とほぼ同様
である（即ち、第１３図におけるｔ１、ｔ２、ｔ３、Ｌ
４が夫々ａ，ｃ，ｅＳ　ｆに対応するタイミングである
．）が、異なる点は、ｂの時点において信号ＲＬＩＩが
“１″レベル（ＶＯＯ）になり、その後のｄ点で信号Ｒ
ＸＨがＶＰＰ（例えば約８Ｖ）になっていることである
。

そして、ｇ点で第１図に示すノード■が“Ｏ　＋＋レベ
ル（Ｖｓｓ）になり、その後のｈ点でノード■がＶＰＰ
に昇圧され、更にその後すぐにｉ点で、選択されたワー
ド線（例えばＷＬＱ）が、上述したように、信号ＲＸＨ
によりＮＰＮバイボーラトランジスタＢＮＩを通して上
記したＶＦＰ　　ＶＩＥに充電される． 以上に説明したように、本例による駆動回路は、Ｘデコ
ーダ部２５と、このＸデコーダ部２５の出力信号を受け
て選択されたワード線へ駆動信号（例えばこの例ではＶ
ＰＰ　　Ｖａｔ）を出力するワード線駆動回路部２６と
、このワード線駆動回路部２６に上記駆動信号となる所
定の電圧（例えばＶＰＦ＝８■）を供給する昇圧回路部
２４とを有し、上記ワード線駆動回路部２６の上記昇圧
回路部２４側にＮＰＮバイボーラトランジスタＢＮ１が
設けられ、このＮＰＮバイボーラトランジスタＢＮＩが
上記Ｘデコーダ部２５の出力信号によって動作して上記
昇圧回路部２４の上記所定の電圧を上記駆動信号として
ワード線に出力させるように構威しているので、従来の
第１２図に示す駆動回路のように、ワード線駆動回路部
６におけるような上述したセルフブート（自己昇圧）動
作を必要としない。

従って、上記セルフブート（自己昇圧）動作を行わせる
ための上述したタイミングのコントロールを必要としな
い（即ち、本例では、上述したように、信号ＲＬ１１が
入った段階で昇圧回路部２４の出力信号ＲＸＨによりＮ
ＰＮバイポーラトランジスタＢＮＩのベースを高電圧Ｖ
ＰＰにしておくことができる．）ので、その結果として
、上述したように、Ｘデコーダ部２５とワード線駆動回
路部２６における動作のタイミングのコントロールが必
要なく、昇圧回路部２４で信号ＲＸＨを作ることとＸデ
コーダ部２５を動作させる（このＸデコーダ部２５は、
上述したように、ＲＡＳ　（ＲＬ２１）及び行アドレス
入力ＡＯ・・・・・・・・・Ａ８によってシーケンシャ
ルにコントロールされている。）ことをパラレルに処理
できる（夫々の動作を別々に行なえる）ことになる。そ
の結果、上述したタイミングのコントロールに要する余
分な時間を短縮でき、選択されたワード！Ｉ（例えばＷ
ＬＯ）に所定の電圧を短時間で出力することができる。

そして、実際に、第５図に示すように、行アドレス人力
ＡＯ・・・・・・・・・Ａ８が信号ＲＬ２１によってア
ドレスバッファ２に取り込まれてから約５ｎｓと非常に
短い時間で選択されたワード線（例えばＷＬＯ）が５ｖ
まで立ち上がっていることがわかる。

従来例では、上述したように、選択されたワード線（例
えばＷＬＯ）が同じ５ｖになるのに約１３ｎｓも時間が
かかってしまう。

また、本例では、上述したように、ワード線駆動回路部
２６の昇圧回路部２４側に（この例ではワード線と昇圧
回路部２４との間に）ＮＰＮバイボーラトランジスタＢ
ＮＩを設けているので、そのＮＰＮバイポーラトランジ
スタＢＮＩ自体の動作の高速性が、上述した利点にとっ
ては非常に好都合となっている． 更にまた、本例では、上述した第１２図に示す従来の昇
圧回路部４のように、昇圧回路部２４における出力信号
ＲＸＨのタイミングのコントロールを行うための余分な
回路構成を必要としないので、従来よりも回路構成を簡
略化できるという利点もある。

第６図において、第１図におけるＮＰＮバイボーラトラ
ンジスタＢＮＩ及びＰチャネルＭＯＳトランジスタＰ２
等のデバイス構造の一例を示して説明する。

まず、ＮＰＮバイボーラトランジスタＢＮＩについて説
明すると、Ｐ型シリコン基板１１の一生面にＮ゛型埋め
込み層１２を介してＮ一型拡散層（Ｎウエル）１３が設
けられていて、このＮ一型拡散１１３内にＰ一型ベース
領域１５が形成されている。そして、Ｐ一型ベース領域
１５内には、Ｐ゛型ベース電極取り出し領域１７及びＮ
゛型エミッタ領域１８が夫々拡散形威されていて、上述
した各領域の存在する領域とは別の領域におけるＮ゛型
埋め込み層１２上には、Ｎ゛型拡散領域４１が設けられ
、更に、その上にＮ゛型コレクタ電極取り出し領域４２
が拡散形威されている．従って、上述したＮＰＮ型の縦
形ハイボーラトランジスタＢＮ１は、Ｎ゛型コレクタ電
極取り出し領域４２とＰ一型ベース領域１５とが、Ｎ一
型拡敗領域１３、Ｎ゛型埋め込みＮ１２及びＮ゛型拡ｌ
！１領域４１を夫々介して接続されることになる． なお、図中の１４はフィールド酸化膜、１６は酸化膜、
５１はベース電極、５２はエミッタ電極、５３はコレク
タ電極である。

次に、ＰチャネルＭＯＳトランジスタＰ２について説明
すると、上述したＮ一型拡散層１３の表面には、Ｐ゛型
ドレイン領域３１及びＰ゛型ソース領域３２が所定のパ
ターンに形成されていて、これらの間には、ゲート酸化
′ａ３３を介してゲート電極３４が設けられてＰチャネ
ルＭＯＳＩ−ランジスタＰ２が構威されている。なお、
図中の５４はドレイン電極、５５はソース電極である。

なお、第７図は、第６図の平面図であって、第６図は第
７図にお１ナる夫々のＶｌ−Ｖｌ線矢視断面図である。

即ち、上述したように、本例では、ＮＰＮバイボーラト
ランジスタＢＮ１のコレクタ領域としてＮ゛型埋め込メ
對２及びＮ一型拡散層（Ｎウエル）１３を用いていて、
更にその共通のＮ一型拡散層（Ｎウエル）１３を用いて
、上述したＰチャネルＭＯＳトランジスタＰ２をいわゆ
るパイＭＯＳ技術（バイポーラ技術とＭＯＳ技術の組合
せ）を用いて形或できるので、従来の第１２図に示すよ
うなＭＯＳトランジスタのみの回路構戒よりもデバイス
の構造上、夫々の素子の占有面積を縮小でき、デバイス
の微細化にとって非常に有利となる。

第８図は本発明の他の例を示すものであって、基本的な
回路構成は第１図の例と略同様であるので、説明を省略
するが、異なる点は上述の第１２図におけるＰチャネル
ＭＯＳＩ−ランジスタＱ６に対応するＰチャネルＭＯＳ
｝ランジスタＰ３をノード■とノード■との間に設けた
ことである。即ち、ＰチャネルＭＯＳ｝ランジスタＰ３
のソースが電源電圧ＶＯＯに接続され、そのドレインが
ＰチャネルＭＯＳ　｝ランジスタＰ２及びＮチャネルＭ
ＯＳ｝ランジスタＮ６のゲートに夫々接続されていて、
更にそのトランジスタＰ３のゲートがＰチ中ネルＭＯＳ
　｝ランジスタＰ２及びＮチャネルＭＯＳトランジスタ
Ｎ６のドレインに夫々接続されている． 従って、上述したように、この例では上述の第１２図の
例と同様にプリチャージ信号ＰＣがなくなってもノード
■をＶｏｏ（例えば５Ｖ）に保っておくことができるた
め、回路の安定動作にとって好都合となる。

第９図は本発明の他の例を示すものであって、まず、上
述の第８図のＰチャネルＭＯＳトランジスタＰ３に代え
てＮチャネルＭＯＳ｝ランジスタＮ８を設けている。即
ち、そのゲートが電源電圧Ｖ０に接続されていて、その
ドレインがＰチャネルＭＯＳトランジスタＰ１のドレイ
ンに、また、ソースがノード■に夫々接続されている。

そして、トランジスタＮ８は、アイソレーション用とし
て用いられていて、その動作は、ソースの電圧がＶＩＩ
Ｄ　　Ｖ，になった時点でそのトランジスタＮ８はオフ
する。この時、ドレインとソースはアイソレーションさ
れ（フローティング状態）、■点の電圧を保持できる。

また、この例では、ノードのと昇圧回路部２４における
２つのインバータ１０の出力との間にコンデンサＣ３が
接続されている．即ち、非選択時において、信号ＲＸＨ
がＶ，．＋Ｖ．以上に昇圧され、ノード■が■ゎ。（実
際この例ではＶＤＩＩＶＴ）の状態にあるとＰチャネル
ＭＯＳ｝ランジスタＰ２がオンしてしまうことになるが
（このことは、選択されていないワード線に所定の電圧
が供給されることとなり、誤動作の原因となる。）、上
記したコンデンサＣ３を設けることによって、非選択時
において信号ＲＬＩＩによりＰチャネルＭＯＳトランジ
スタＰ２のゲートを昇圧（■。，十ｖ，以上）してその
トランジスタＰ２をオンさせないようにすることができ
る．なお、第９図に仮想線で示すように、上述した第８
図の例と同様のＰチャネルＭＯＳ｝ランジスタＰ３を設
けてももちろんよい。

従って、上記したように、この例では上述の例と同様の
利点があると共に回路動作の信頼性の向上にとっても非
常に有利となる。

第１０図は本発明の他の実施例を示すものであって、基
本的な回路構戒は上述した例と略同様であるので説明を
省略するが、異なる点は、ＰチャネルＭＯＳ｝ランジス
タＰ２のソースに昇圧回路部２４からの出力信号ＲＸＨ
を接続するのではなく、例えば別の昇圧回路部６０等を
設けてその出力をトランジスタＰ２のソースに接続して
いることである。従って、この例においても上述の例と
同様の利点があると共に、この例の場合、通常の昇圧回
路部２４とは別に設けた昇圧回路部６０等によって、ト
ランジスタＰ２を通してトランジスタＢＮＩを独立制御
できるので、回路動作のコントロールを適切に行なえる
。

第１１図は本発明の更に他の例を示すものであって、上
述した例におけるＮＰＮバイボーラトランジスタＢＮＩ
の代わりにＰＮＰバイポーラトランジスタＢＰ１を設け
ている。即ち、ＰＮＰバイボーラトランジスタＢＰ１の
工ξツタが信号ＲＸＨに接続され、そのコレクタが、Ｎ
チャネルＭＯＳトランジスタＮ７のドレイン及びワード
ＩＩＡ（ＷＬＯ・・・・・・・・・ＷＬ５１１）に夫々
接続されていて、トランジスタＢＰＩのベースが、Ｐチ
ャネルＭＯＳトランジスタＰ１のドレイン及びＮチャネ
ルＭＯＳトランジスタＮ７のゲートに夫々接続されてい
る。ここで、この例の場合には、ワード線駆動回路部２
６における回路ブロック２６ａにおいてＰＮＰバイボー
ラトランジスタＢＰＩを用いているので、動作的に上述
の例のようにＸデコーダ部２５における回路ブロック２
５ｂ（インバータ回路）を設ける必要がないことになる
。

そして、第１１図の例による回路動作としては、まず、
プリチャージ状態（Ｉｌｌち、ＰチャネルＭＯＳトラン
ジスタＰ１のゲートに“０゛レベルが入力された状態）
では、電源電圧ｖ０によりＰチャネルＭＯＳトランジス
タＰ１を通してＰＮＰバイポーラトランジスタＢＰＩの
ベース及びＮチャネルＭＯＳトランジスタＮ７のゲート
に夫々“１′゛レベルが入力されているので、トランジ
スタＢＰ１はオフ状態、トランジスタＮ７はオン状態に
ある．従って、ワード線（ＷＬＯ・・・・・・・・・Ｗ
Ｌ５１１）は“０″レベルとなっている．次に、動作状
態では、信号ＲＦＱ・・・・・・・・・ＲＦ１５、ＲＡ
８、ＲＡ８の選択信号によって上述の例と同様にＸデコ
ーダ部２５における各トランジスタＮ１・・・・・・・
・・Ｎ５のゲートに“０″レベルが入力されているので
、ＰＮＰバイボーラトランジスタＢＰ１のベース及びＮ
チャネルＭＯＳトランジスタＮ７のゲートが夫々″０″
レベルにある。従って、この状態では、選択されたワー
ド線（例えばＷＬＱ）に信号ＲＸＨによって所定の電圧
が供給されることになり、この例においても上述した例
と同様の利点がある。

以上、本発明を例示したが、上述した実施例は本発明の
技術的思想に基づいて更に変形が可能である。

例えば、上述した例ではバイポーラスイッチング素子と
して縦形のものを用いたが、横形のＮＰＮ（又はＰＮＰ
）バイポーラトランジスタを用いてもよく、その他にも
例えば抵抗等適宜の素子を設けてもよい．また、その他
、各素子の接続方式等も種々変形してよい。

また、Ｘデコーダ部２５、ワード線駆動回路部２６、昇
圧回路部２４等の回路構成も上述したものに限られるこ
となく、適宜の回路構成や回路方式を採用できる。

なお、上述した例ではＩＭダイナミックＲＡＭに適用し
た例について説明したが、その他、例えば２Ｍ等適宜の
ダイナミックＲＡＭに適用できることは勿論のこと、ま
た、その他にも例えばスタティックＲＡＭ等種々のデバ
イスに適用可能である． へ．発明の作用効果 本発明は、上述したように、駆動信号出力回路部の電圧
供給回路部側にパイボーラスイ・冫チング素子が設けら
れ、このパイボーラスイ・冫チング素子が作動信号によ
って上記電圧供給回路部の電圧を駆動信号として出力線
に出力させるように構威しているので、上記駆動信号を
出力させうる状態に上記バイポーラスイッチング素子を
予め設定しておけ、従来のようにＭＯＳ｝ランジスタを
駆動回路のスイッチング素子として用いた場合に必要な
タイミングのコントロール等を行う必要がない。

従って、そのタイミングのコントロール等に要スる時間
を短縮することができる。

また、上述したように、上記駆動信号出力回路部の上記
電圧供給回路部側にパイポーラスイッヂング素子が設け
られているので、そのバイポーラスイッチング素子自体
の動作の高速性等により上記時間の短縮を一層効果的に
行なえる。従って、上記出力線に短時間で所定の上記駆
動信号を出力できる駆動回路を提供できる。

【図面の簡単な説明】

第１図〜第１１図は本発明の実施例を示すものであって
、 第１図は本発明をダイナミックＲＡＭに適用した例を示
す等価回路図、 第２図は第１図及び後述する第３図における主な動作を
示すタイミングチャート、 第３図は第１図の例を適用したダイナミックＲＡＭの主
な構成を示す概略ブロック図、第４図は第１図における
実際のＸデコーダ部２５、ワード線駆動回路部２６及び
昇圧回路部２４の各接続関係を説明するための論理ゲー
トを用いた等価回路図、 第５図は第１図の例による実際の電圧一時間特性を示す
図、 第６図は第１図における主なデバイス構造を示す断面図
（後述する第７図における各Ｖｌ−Ｖｌ線断面図）、 第７図は第６図の平面図、 第８図は本発明の他の例を示す等価回路図、第９図は本
発明の他の例を示す等価回路図、第１０図は本発明の他
の例を示す等価回路図、第１１図は本発明の更に他の例
を示す等価回路図 である。 第１２図〜第１７図は従来例を示すものであって、 第１２図は従来の駆動回路を示す等価回路図、第１３図
は第１２図及び後述する第１４図における主な動作を示
すタイミングチャート図、第１４図は第１２図の例にお
ける駆動回路を適用したダイナミックＲＡＭの主な構戒
を示す概略ブロック図、 第１５図は第１２図におけるＸデコーダ部５、ワード線
駆動回路部６及び昇圧回路部４の各接続関係を説明する
ための論理ゲートを用いた等価回路図、 第１６図は第１２図における昇圧回路部４の回路構戒の
接続関係を示す概略ブロック図、第１７図は第１２図の
例による実際の電圧一時間特性を示す図 である。 なお、図面に示す符号において、 １・・・・・・・・・ＲＡＳクロツクジエネレータ２・
・・・・・・・・アドレスバッファ３・・・・・・・・
・ブリデコーダ ４、２４・・・・・・・・・昇圧回路部（電圧供給回路
部）５、２５・・・・・・・・・Ｘデコーダ部（作動信
号供給回路部） ６、２６・・・・・・・・・ワード線駆動回路部（駆動
信号出力回路部） Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｑ
２、Ｑ３、Ｑ４、Ｑ５、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、
Ｑ１２ ・・・・・・・・・ＮチャネルＭＯＳ！−ランジスタＰ
１、Ｐ２、Ｐ３、Ｑ１、Ｑ６、Ｑ７ ・・・・・・・・・ＰチャネルＭＯＳ｝ランジスタＢＮ
Ｉ・・・・・・・・・ＮＰＮバイボーラトランジスタＢ
Ｐ１・・・・・・・・・ＰＮＰバイボーラトランジスタ
ＡＯ、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ
８・・・・・・・・・アドレス入力ＷＬＱ・・・・・・
・・・ＷＬ５１１・・・・・・・・・ワード線ＲＸＨ，
ＲＸＨＯ，ＲＸＨ１、ＲＸＨ２、ＲＸＨ３・・・・・・
・・・所定の電圧出力信号ＶＦＦ・・・・・・・・・高
電圧出力 ＶＤ１・・・・・・・・電源側 Ｖｓ！・・・・・・・・・接地側 である。 第１７図 時間ｆｎｓ）

Claims (1)

【特許請求の範囲】
1. １、入力信号を受けて作動信号を供給する作動信号供給
   回路部と、前記作動信号を受けて出力線へ駆動信号を出
   力する駆動信号出力回路部と、この駆動信号出力回路部
   に前記駆動信号となる所定の電圧を供給する電圧供給回
   路部とを有し、前記駆動信号出力回路部の前記電圧供給
   回路部側にバイポーラスイッチング素子が設けられ、こ
   のバイポーラスイッチング素子が前記作動信号によって
   動作して前記電圧供給回路部の前記所定の電圧を前記駆
   動信号として前記出力線に出力させるように構成した駆
   動回路。