KR100613073B1 - 센스 앰프 오버드라이브 회로 - Google Patents

센스 앰프 오버드라이브 회로 Download PDF

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Abstract

본 발명은 센스앰프 오버드라이브 회로에 관한 것으로서, 퓨즈의 컷팅 상태에 따라 딜레이 시간을 선택하여 센스앰프 오버드라이브 신호를 출력함으로써, 센스앰프 인에이블 회로를 구동시키는 센스앰프 오버드라이브 신호의 출력 시점을 정확히 제어할 수 있다.
센스앰프, 오버드라이브, 인에이블, 퓨즈, 딜레이.

Description

센스 앰프 오버드라이브 회로{Circuit for overdriving a sense amplifier}
도 1은 본 발명의 바람직한 실시예에 따른 센스앰프 오버드라이브 회로를 전체적으로 설명하기 위한 블럭 구성도이다.
도 2는 도 1의 초기화부 및 퓨즈부의 상세 회로도이다.
도 3은 도 1의 디코딩부의 상세 회로도이다.
도 4는 도 1의 레벨 쉬프트부와 딜레이부 및 센스앰프 멀티플렉서의 상세 블록도이다.
도 5는 도 4의 레벨 쉬프트 회로의 상세 회로도이다.
도 6은 도 1의 센스앰프 멀티플렉서의 상세 회로도이다.
- 도면의 주요 부분에 대한 설명 -
1 : 제어부
10 : 초기화부 15 : 퓨즈부
20 : 디코딩부 30 : 레벨 쉬프트부
40 : 딜레이부 50 : 센스앰프 멀티플렉서
본 발명은 센스앰프 오버드라이브 회로에 관한 것으로서, 더욱 상세하게는 퓨즈의 컷팅 상태에 따라 딜레이 시간을 선택하여 센스앰프 오버드라이브 신호를 출력함으로써, 센스앰프 인에이블 회로를 구동시키는 센스앰프 오버드라이브 신호의 출력 시점을 정확히 맞출 수 있는 센스앰프 오버드라이브 회로에 관한 것이다.
최근에, 반도체 기억장치의 구동전압은 점차 낮아지지만 처리속도는 고속화가 요구되면서, 이를 해결하기 위한 여러가지 기술적 보완들이 행해져 왔다.
그 중 하나가 데이터를 읽기/쓰기(Read/Write)하는 센스앰프의 구동 전원을 2원화하여 구동시키는 센스앰프 오버드라이빙(Overdriving) 기법이다.
이때 사용되는 종래의 센스 앰프 오버드라이브 회로에서 출력되는 신호인, 센스앰프 오버드라이브 신호(SAODRP:Sense amplifier overdriving pulse)가 미리 구성된 딜레이 회로를 거쳐서 나오기 때문에, 센스앰프 인에이블 회로의 동작 시점을 정하는데 중요한 역할을 하는 센스앰프 오버드라이브 신호의 출력 시점을 조절할 수가 없었다.
즉, 종래의 센스앰프 오버드라이브 회로는 딜레이 회로의 인버터 딜레이단이 선택할 수 없게 만들어져 있어서, 한번 정한 인버터 딜레이단을 통해 센스앰프 오버드라이브 신호를 출력하므로 센스 앰프 인에이블 회로의 발생 동작 시점을 조절 하는 데 어려움이 따른다.
따라서, 센스앰프 오버드라이브 회로의 인버터 딜레이단을 설계함에 있어, 센스앰프 오버드라이브 신호의 출력 시점을 정확히 맞추기 위해서는 많은 시간의 시뮬레이션을 거쳐야하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 많은 시간의 시뮬레이션을 거치지 않고 센스앰프 인에이블 회로를 구동시키는 센스앰프 오버드라이브 신호의 출력 시점을 정확히 제어할 수 있는 센스앰프 오버드라이브 회로를 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일측면에 따르면, 센스앰프 파워 신호를 서로 다른 딜레이 시간을 갖는 딜레이 경로를 경유시켜 복수의 딜레이 신호들을 생성하는 딜레이부; 모드 레지스터 셋 신호에 따라 복수의 제어 신호들을 출력하는 제어부; 및 상기 복수의 제어 신호들에 따라 상기 복수의 딜레이 신호들 중 하나를 센스앰프 오버드라이브 신호로 선택하여 출력하기 위한 센스앰프 멀티플렉서를 포함한다. 제어부는, 모드 레지스터 셋 신호와 리셋 신호에 의해 제어되는 초기신호를 생성하는 초기화부; 상기 초기신호와 퓨즈의 컷팅 상태에 따라 논리 신호들을 각각 출력하는 적어도 2개 이상의 퓨즈부; 상기 논리 신호들을 디코딩하고, 복수의 디코딩 신호들을 출력하는 디코딩부; 및 상기 복수의 디코딩 신호들을 각각 레벨 쉬프트 하고, 그 레벨 쉬프트된 신호들을 상기 제어 신호들로서 각각 출력하는 복수의 레벨 쉬프트 회로들을 포함하는 레벨 쉬프트부를 포함한다.
상기 딜레이부는 직렬로 접속되는 다수의 딜레이단들을 포함한다. 바람직하게, 복수의 딜레이 신호들은 상기 센스앰프 파워 신호와 상기 다수의 딜레이단들의 출력 신호들을 포함한다.
상기 다수의 딜레이단들 각각은 짝수의 인버터가 직렬로 접속되어 구현된다.
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상기 초기화부는, 서로 다른 레벨의 모드레지스터 셋 신호 및 리셋 신호를 입력받는 노어게이트 및 상기 노어게이트의 출력 신호를 반전 및 딜레이시켜 상기 초기신호를 출력하기 위한 다수의 인버터를 포함한다.
상기 적어도 2개 이상의 퓨즈부 각각은, 전원전압과 노드 간에 접속된 퓨즈와, 상기 초기신호에 따라 상기 노드와 접지와의 연결을 스위칭하는 트랜지스터 및 상기 트랜지스터의 온오프 및 상기 퓨즈의 컷팅 상태에 따라, 상기 노드에 생성된 신호를 래치하는 래치부를 포함한다.
상기 디코딩부는, 상기 퓨즈부가 2개일 경우 4개의 디코딩 신호를 생성한다.
상기와 같은 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 상기 제어부는 상기 디코딩부를 통해 출력된 디코딩 신호를 레벨 쉬프트하는 레벨 쉬프트부를 더 포함하는 센스앰프 오버드라이브 회로를 제공한다.
상기 복수의 레벨 쉬프트 회로들 각각은, 상기 복수의 디코딩 신호들 중 하나에 따라 동작하며, 접지와 제1 노드 사이에 접속된 제1 NMOS 트랜지스터와, 상기 제1 노드의 전위에 따라 동작하며, 전원전압 단자와 제2 노드 사이에 연결된 제1 PMOS 트랜지스터와, 전원 전압에 따라 동작하며, 상기 제2 노드와 상기 제1 NMOS 트랜지스터의 게이트 사이에 접속된 제2 NMOS 트랜지스터 및 상기 제2 노드의 전위에 따라 동작하며, 상기 제1 노드와 상기 전원전압 단자 간에 접속되는 제2 PMOS 트랜지스터를 포함한다.
상기와 같은 본 발명에 따르면, 제어부의 출력신호에 따라 딜레이 시간을 선택하여 센스앰프 오버드라이브 신호를 출력함으로써, 센스앰프 인에이블 회로를 구동시키는 센스앰프 오버드라이브 신호의 출력 시점을 정확히 제어할 수 있는 이점이 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 센스앰프 오버드라이브 회로를 전체적으로 설명하기 위한 블럭 구성도이다.
도 1에서 보는 바와 같이, 본 발명의 바람직한 실시예에 따른 센스앰프 오버드라이브 회로는 센스앰프 파워 신호(SAP_IN)를 서로 다른 딜레이시간을 갖는 딜레이경로를 경유시켜 복수의 딜레이 신호(SAP(0:3))를 생성하는 딜레이부(40) 및 제어 신호(S(0:3))에 따라 상기 복수의 딜레이 신호(SAP(0:3)) 중 하나를 센스앰프 오버드라이브 신호(SAODRP)로 선택하여 출력하기 위한 센스앰프 멀티플렉서(50 : 센스앰프 멀티플렉서)를 포함한다.
제어 신호(S(0:3))는 제어부(1)를 통해 출력되는 신호이며, 제어부(1)는 초기화부(10), 퓨즈부(15), 디코딩부(20) 및 레벨 쉬프트부(30)를 포함한다.
초기화부(10)는 모드 레지스터 셋신호(이하, MRS라 함) 및 리셋 신호(이하, RST라 함)를 입력받고, 모드 레지스터 셋 신호에 따라 제어되는 초기신호(이하, FSS라 함)를 출력하여 퓨즈부(15)에 제공한다.
퓨즈부(15)는 제1 퓨즈부(F1) 및 제2 퓨즈부(F2)에 존재하는 퓨즈(Fuse)의 컷팅 상태에 따라 하이 또는 로우 레벨의 제1 퓨즈신호(F(0)) 및 제2 퓨즈신호(F(1))를 출력하여 디코딩부(20)에 제공한다.
디코딩부(20)는 제1 퓨즈신호(F(0)) 및 제2 퓨즈신호(F(1))를 코딩함으로써, 제1 내지 제4 디코딩 신호(DEC(0:3))를 출력하여 레벨 쉬프트부(30)에 제공한다.
디코딩부(20)로 부터의 디코딩 신호(DEC(0:3))는 레벨 쉬프트부(30)에서 레벨 쉬프트된다. 레벨 쉬프트부(30)에서 출력된 제어 신호(S(0:3))은 센스앰프 멀티플렉서(50)에 입력된다. 센스앰프 파워 신호(SAP_IN)는 딜레이부(40)의 서로 다른 딜레이 경로를 통과하게 된다. 그로 인하여 딜레이부(40)에서는 시간차를 두고 다수의 딜레이 신호(SAP(0:3))가 출력된다. 센스앰프 멀티플렉서(50)는 제어 신호(S(0:3))에 따라 딜레이부(40)의 딜레이 신호(SAP(0:3)) 중 하나를 선택하여 출력한다. 센스앰프 멀티플렉서(50)의 출력이 센스앰프 오버드라이브 신호(SAODRP)가 된다.
상기에서 설명한 각 구성요소에 대한 구성 및 동작을 보다 상세하게 설명하면 다음과 같다.
도 2는 도 1의 초기화부(10) 및 퓨즈부(15)의 상세 회로도이다.
도 2를 참조하여 초기화부(10) 및 퓨즈부(15)의 기능 및 구성을 설명하면 다 음과 같다.
도 2에 도시된 바와 같이, 초기화부(10)는 MRS 및 RST를 입력받고 FSS를 출력한다. 이러한 초기화부(10)는 MRS와 RST가 입력되는 노어게이트(NR1)와, 노어게이트(NR1)에서 출력된 신호를 반전/딜레이 시키기 위한 반전/딜레이 수단을 포함한다. 이때, 반전/딜레이 수단은 직렬 접속된 홀수의 인버터(INV1, INV2 및 INV3)로 구현할 수 있다. 상기의 구성에 따라 MRS가 로우 레벨로 입력되고 RST가 하이 레벨로 입력되면 FSS가 하이 레벨로 출력된다.
그리고, 퓨즈부(15)는 퓨즈(Fuse)의 컷팅 상태에 따라 하이 또는 로우 레벨의 퓨즈신호를 출력한다. 여기서, 퓨즈신호는 센스앰프 파워 신호의 딜레이 정도를 결정하는 신호로 사용된다. 즉, 퓨즈(Fuse)의 컷팅 상태에 따라 센스앰프 파워 신호의 딜레이 정도가 결정된다. 이러한 퓨즈부(15)는 퓨즈(Fuse)의 컷팅(cutting) 상태에 따라 하이 또는 로우 레벨의 제1 퓨즈 신호(F(0))를 출력하는 제1 퓨즈부(F1)와, 퓨즈(Fuse)의 컷팅 상태에 따라 하이 또는 로우 레벨의 제2 퓨즈 신호(F(1))를 출력하는 제2 퓨즈부(F2)를 포함한다. 제1 퓨즈부(F1) 및 제2 퓨즈부(F2)는 동일한 구성이므로 제1 퓨즈부(F1)의 구성만 설명하기로 한다.
제1 퓨즈부(F1)는 전원전압단자(Vpp)와 노드(A) 간에 접속된 퓨즈(Fuse), FSS에 따라 스위칭하는 NMOS 트랜지스터(N1)와, NMOS 트랜지스터(N1)와 접지단자(Vss) 간에 직렬접속되고 전원전압단자(Vpp)가 게이트에 접속되는 NMOS 트랜지스터(N2)와, 퓨즈(Fuse)의 컷팅 상태에 따른 노드(A)의 전위를 래치하는 래치부(13)를 포함한다. 상기에서 래치부(13)는 노드(A)의 입력 신호를 반전시키기 위한 인버터 (INV4)와, 노드(A)와 접지단자(Vss) 간에 접속되고 인버터(INV4)의 출력에 따라 제어되는 NMOS 트랜지스터(N3)와, 인버터(INV4)의 출력을 반전 시키기 위한 인버터(INV5)를 포함한다.
이러한 퓨즈부(15)의 동작은 다음과 같다.
먼저 FSS가 하이 레벨로 입력되면 NMOS 트랜지스터(N1)가 턴온되고, 전원전압(Vpp)을 인가받은 NMOS 트랜지스터(N2)도 턴온된다. 이 상태에서, 퓨즈(Fuse)가 컷팅 상태(cutting)이면 노드(A)의 전위는 로우 레벨이 되고, 노드(A)의 전위는 래치부(13)에 의해 래치되어 로우 레벨의 제1 퓨즈 신호(F(0))로 출력된다. 반면에, 퓨즈가 컷팅(cutting) 상태가 아니면 노드(A)의 전위가 하이 레벨이 되고, 노드(A)의 전위는 래치부(13)에 의해 래치되어 하이 레벨의 제1 퓨즈 신호(F(0))로 출력된다.
제1 퓨즈부(F1) 및 제2 퓨즈부(F2)는 동일한 구성을 이루므로 제1 퓨즈부(F1)의 동작과 제2 퓨즈부(F2)의 동작은 동일하다.
상기의 동작을 통해 퓨즈부(15)는 퓨즈(Fuse)의 컷팅 상태에 따라 제1 및 제2 퓨즈신호(F(0) 및 F(1))를 "00", "01", "10", "11" 중 하나로 출력한다. 이 때, 퓨즈부(15)는 두개 이상의 퓨즈부를 포함할 수 있다.
도 3은 도 1의 디코딩부(20)의 상세 회로도이다.
도 3을 참조하여 디코딩부(20)의 기능 및 구성을 상세히 설명하면 다음과 같다.
도 3을 참조하면, 디코딩부(20)는 퓨즈부(15)에서 생성된 제1 퓨즈 신호 (F(0)) 및 제2 퓨즈 신호(F(1))에 따라 제1 내지 제4 디코딩 신호(DEC(0:3))가 생성된다. 예를 들어 제1 및 제2 퓨즈 신호(F(0) 및 F(1))가 모두 로우 레벨이면 제1 디코딩 신호(DEC(0))만 하이 레벨이 된다. 이러한 디코딩부(20)는 제1 퓨즈 신호(F(0))를 반전시키기 위한 인버터(INV10) 및 제2 퓨즈 신호(F(1))를 반전시키기 위한 인버터(INV11)를 포함한다. 그리고, 인버터(INV10, INV11)를 통해 반전된 제1 퓨즈 신호(/F(0)) 및 제2 퓨즈 신호(/F(1))와 반전되지 않은 제1 퓨즈 신호(F(0)) 및 제2 퓨즈 신호(F(1))를 4가지 경우로 각각 조합하는 낸드게이트(ND1, ND2, ND3 및 ND4)와, 낸드게이트(ND1, ND2, ND3 및 ND4)를 통해 출력된 신호를 각각 반전시키는 인버터(INV12, INV13, INV14 및 INV15)를 더 포함한다. 즉, 반전된 제1 퓨즈 신호(/F(0))와 반전된 제2 퓨즈 신호(/F(1))를 코딩하여 제1 디코딩 신호(DEC(0))를 출력하고, 제1 퓨즈 신호(F(0))와 반전된 제2 퓨즈 신호(/F(1))를 코딩하여 제2 디코딩 신호(DEC(1))를 출력한다. 또한, 반전된 제1 퓨즈 신호(/F(0))와 제2 퓨즈 신호(F(1))를 코딩하여 제3 디코딩 신호(DEC(2))를 출력하고, 제1 퓨즈 신호(F(0))와 제2 퓨즈 신호(F(1))를 코딩하여 제4 디코딩 신호(DEC(3))를 출력한다.
상기의 구성 및 동작에 따른 디코딩부(20)는 제1 및 제2 퓨즈신호(F(0) 및 F(1))가 "00"인 경우 제1 디코딩 신호(DEC(0))를 하이 레벨로 출력하고, 제1 및 제2 퓨즈신호(F(0) 및 F(1))가 "01"인 경우 제3 디코딩 신호(DEC(2))를 하이 레벨로 출력하고, 제1 및 제2 퓨즈신호(F(0) 및 F(1))가 "10"인 경우 제2 디코딩 신호(DEC(1))를 하이 레벨로 출력하고, 제1 및 제2 퓨즈신호(F(0) 및 F(1))가 "11"인 경우 제4 디코딩 신호(DEC(3))를 하이 레벨로 출력한다.
도 4는 도 1의 레벨 쉬프트부(30)와 딜레이부(40) 및 센스앰프 멀티플렉서(50)의 상세 블록도이다.
도 4를 참조하면, 레벨 쉬프트부(30)는 입력받는 디코딩 신호(DEC(0:3))가 하이 레벨이면 더 높은 하이 레벨로 쉬프트시키고, 입력받는 디코딩 신호(DEC(0:3))가 로우 레벨이면 더 낮은 로우 레벨로 쉬프트시켜, 각 디코딩 신호(DEC(0:3))에 대응하는 제어 신호(S(0:3))를 출력한다. 이러한 레벨 쉬프트부(30)는 4개의 디코딩 신호(DEC(0:3))를 각각 입력받아 4개의 제어 신호(S(0:3))로 쉬프트 시키는 제1 레벨 쉬프트 회로 내지 제 4 레벨 쉬프트 회로(41, 42, 43, 44)를 포함한다.
도 5는 도 4의 레벨 쉬프트 회로(41, 42, 43, 44)의 상세 회로도이다.
제1 내지 제 4 레벨 쉬프트 회로(41, 42, 43, 44)는 동일한 구성이므로 제1 레벨 쉬프트 회로(41)의 구성과 동작만을 설명하기로 한다.
도 5를 참조하면, NMOS 트랜지스터(N5)는 노드(D)와 접지전압(Vss) 간에 접속되고 입력된 디코딩 신호(DEC(0))에 따라 제어된다. PMOS 트랜지스터(P2)는 노드(D)와 전원전압(VDD) 간에 접속되고 입력된 디코딩 신호(DEC(0))에 따라 제어된다. PMOS 트랜지스터(P1)는 전원전압(VDD)과 노드(E) 간에 접속되고 노드(D)의 전위에 따라 제어된다. NMOS 트랜지스터(N6)는 노드(E)와 NMOS 트랜지스터(N5)의 게이트 간에 접속되고 게이트가 전원전압(VDD)을 인가받는다.
이러한 제1 레벨 쉬프트 회로(41)의 동작은 다음과 같다.
제1 레벨 쉬프트 회로(41)에 입력된 디코딩 신호(DEC(0))가 하이 레벨이면 NMOS 트랜지스터(N5)가 턴온되어 노드(D)의 입력 신호가 로우 레벨로 된다. 그러므로 소스(또는 드레인)가 전원전압(VDD)과 연결된 PMOS 트랜지스터(P1)가 턴온되어 노드(E)에 전원전압이 인가된다. 그로 인해 PMOS 트랜지스터(P2)가 턴오프 되는 반면, NMOS 트랜지스터(N6)는 턴온된다. 따라서, NMOS 트랜지스터(N5)의 게이트에 전원전압(VDD)이 다시 인가되어 노드(D)에 로우 레벨의 신호가 입력되므로, 인버터(INV20)를 통한 제어 신호(S(0))는 입력된 하이 레벨의 디코딩 신호(DEC(0))보다 더욱 높은 하이 레벨로 쉬프트된다. 반면에, 제1 레벨 쉬프트 회로(41)에 입력된 디코딩 신호(DEC(0))가 로우 레벨이면 NMOS 트랜지스터(N5)가 턴오프되어 노드(D)의 신호가 하이 레벨로 초기화 된다. 그러므로 소스(또는 드레인)가 전원전압(VDD)과 연결된 PMOS 트랜지스터(P1)가 턴오프되고, 전원전압(VDD)을 인가 받아 턴온된 NMOS 트랜지스터(N6)에 의해 PMOS 트랜지스터(P2)의 게이트에 로우 레벨의 신호가 인가된다. 따라서, 소스(또는 드레인)가 전원전압(VDD)과 연결된 제2 PMOS 트랜지스터(P2)가 턴온되므로 노드(D)에 하이 레벨의 신호가 입력되어, 인버터(INV20)를 통한 출력신호는 입력된 로우 레벨의 디코딩 신호(DEC(0))보다 더욱 낮은 로우 레벨로 쉬프트된다. 이와 같이, 레벨 쉬프트 회로(41, 42, 43, 44)는 하이 레벨의 디코딩 신호(DEC(0:3))는 더 높은 하이 레벨의 제어 신호(S(0:3))로 쉬프트 시키고, 로우 레벨의 디코딩 신호(DEC(0:3))는 더 낮은 로우 레벨의 제어 신호(S(0:3))로 쉬프트 시킨다.
다음으로, 딜레이부(40)는 센스앰프 파워 신호(SAP_IN)를 입력받아 딜레이 정도를 조절한다.
도 4에 도시된 바와 같이, 딜레이부(40)는 입력 신호를 일정 시간(T)만큼씩 딜레이시키는 딜레이단들을 복수개 포함한다. 각 딜레이단(61, 62, 63)은 직렬 접속되어 센스앰프 파워 신호(SAP_IN)를 각각 'T', '2T', '3T'만큼 딜레이시킨 딜레이 신호(SAP(1:3))을 출력한다. 즉, 딜레이 신호(SAP(0:3))는 딜레이 없이 직접 센스앰프 멀티플렉서(50)에 제공되는 제1 딜레이 신호(SAP(0))와, 제1 딜레이단(61)에서 딜레이된 후 센스앰프 멀티플렉서(50)에 제공되는 제2 딜레이 신호(SAP(1))와, 제1 및 제2 딜레이단(61, 62)을 차례로 경유하여 딜레이된 후 센스앰프 멀티플레서(50)에 제공되는 제 3딜레이 신호(SAP(2)) 및 제1 내지 제3 딜레이단(61, 62, 63)을 차례로 경유하여 딜레이된 후 센스앰프 멀티플렉서(50)에 제공되는 제4 딜레이 신호(SAP(3))로 나누어진다. 여기서, 각 딜레이단(61, 62, 63)은 짝수개의 인버터(미도시)로 이루어져 센스앰프 파워 신호가 일정시간(T)의 딜레이을 갖도록 한다.
도 6은 도 1의 센스앰프 멀티플렉서(50)의 상세 회로도이다.
도 6을 참조하면, 센스앰프 멀티플렉서(50)는 제1 내지 제4 제어 신호(S(0:3)) 값에 따라 제1 내지 제4 딜레이 신호(SAP(0:3))중 하나를 선택하여 센스앰프 오버드라이브 신호로 출력하기 위해, 복수의 낸드게이트(ND10, ND11, ND12, ND13, ND14, ND15)와 노어게이트(NOR) 및 인버터(INV22)를 포함한다. 이때, 낸드게이트(ND10)는 제1 제어 신호(S(0))와 제1 샌스앰프 파워 신호(SAP(0))를 부정 논리곱하고, 낸드게이트(ND11)는 제2 제어 신호(S(1))와 제2 딜레이 신호(SAP(1))를 부정 논리곱한다. 낸드게이트(ND12)는 제3 제어 신호(S(2))와 제3 딜레이 신호 (SAP(2))를 부정 논리곱하고, 낸드게이트(ND13)은 제4 제어 신호(S(3))와 제4 딜레이 신호(SAP(3))를 부정 논리곱한다. 그리고, 낸드게이트(ND14)는 낸드게이트(ND10, ND11)의 신호를 부정 논리곱하고, 낸드게이트(ND15)는 낸드게이트(ND12, ND13)의 신호를 부정 논리곱한다. 노어게이트(NOR)는 낸드게이트(ND14, ND15)의 신호를 부정 논리합하고, 인버터(INV22)는 노어게이트(NOR)의 전위를 반전시켜 센스앰프 오버드라이브 신호(SAODRP)를 출력한다.
센스앰프 멀티플렉서(50)의 동작을 구체적인 예를 들어 설명하면 다음과 같다.
제1 제어 신호(S(0))가 하이 레벨로 입력되면 제1 딜레이 신호(SAP(0))를 센스앰프 오버드라이브 신호(SAODRP)로 출력하고, 제2 제어 신호(S(1))가 하이 레벨로 입력되면 제2 딜레이 신호(SAP(1))를 센스앰프 오버드라이브 신호(SAODRP)로 출력하고, 제3 제어 신호(S(2))가 하이 레벨로 입력되면 제3 딜레이 신호(SAP(2))를 센스앰프 오버드라이브 신호(SAODRP)로 출력하고, 제4 제어 신호(S(3))가 하이 레벨로 입력되면 제4 딜레이 신호(SAP(3))를 센스앰프 오버드라이브 신호(SAODRP)로 출력한다.
도 2 내지 도 6을 통하여 본 발명의 바람직한 실시예에 따른 센스앰프 오버드라이브 회로의 전체적인 동작 설명을 하면 다음과 같다.
도 2의 초기화부(10)에 MRS가 로우 레벨(low level)로 입력되고, RST가 하이 레벨(high level)로 입력되면, 노어게이트(NR1)는 로우 레벨의 신호를 출력한다. 그리고 출력된 로우 레벨의 신호가 다수의 인버터(INV1,INV2,INV3)에 의해 반전 및 딜레이되어 하이 레벨(high-level)의 FSS를 출력한다. 이어서, FSS가 퓨즈부(15)로 입력되고, 퓨즈부(15)는 제1 퓨즈부(F1) 및 제 2 퓨즈부(F2)에 존재하는 퓨즈(Fuse)의 컷팅 상태에 따라 로우 레벨 또는 하이 레벨의 제1 퓨즈 신호(F(0)) 및 제2 퓨즈 신호(F(1))를 출력한다. 이때, 제1 퓨즈 신호(F(0)) 및 제2 퓨즈 신호(F(1))의 출력은 1) 제1 퓨즈 신호 및 제2 퓨즈 신호 모두 로우 레벨일 때(F(0)='0', F(1)='0'), 2) 제1 퓨즈 신호는 로우 레벨이고 제2 퓨즈 신호는 하이 레벨일 때(F(0)='0', F(1)='1'), 3) 제1 퓨즈 신호는 하이 레벨이고 제2 퓨즈 신호는 로우 레벨일 때(F(0)='1', F(1)='0'), 4) 제1 퓨즈 신호 및 제2 퓨즈 신호 모두 하이 레벨일 때(F(0)='1', F(1)='1')의 네가지 경우로 구분된다. 따라서, 제1 퓨즈 신호(F(0)) 및 제2 퓨즈 신호(F(1))는 각 경우(1,2,3,4)마다 제1 내지 제4 디코딩 신호(DEC(0),DEC(1),DEC(2),DEC(3))를 출력한다.
앞서 언급한 바와 같이, 퓨즈(Fuse)의 컷팅 상태에 따라 출력되는 제1 퓨즈 신호(F(0)) 및 제2 퓨즈 신호(F(1))의 출력을 네가지 경우로 나누어, 본 발명의 바람직한 실시예에 따른 센스앰프 오버드라이브 회로의 동작을 설명하면 다음과 같다.
1) F(0)='0', F(1)='0' 인 경우
제1 디코딩 신호(DEC(0))만이 하이 레벨로 제1 레벨 쉬프트 회로(41)에 입력되고, 제2 내지 제4 디코딩신호(DEC(1), DEC(2), DEC(3))는 로우 레벨로 제2 내지 제4 레벨 쉬프트 회로(42, 43, 44)에 각각 입력된다. 그러면, 제1 제어 신호(S(0))는 하이 레벨로 출력되고 제2 내지 제4 쉬프트신호(S(1),S(2),S(3))는 로우 레벨로 출력된다. 그러므로 제2 내지 제4 딜레이 신호(SAP(1),SAP(2), SAP(3))는 도 6의 낸드게이트(ND11,ND12,ND13)에 의해 마스크된다. 반면에, 제1 딜레이 신호(SAP(0))는 도 6의 낸드게이트(ND10)를 통해 반전되어 로우 레벨로 출력된다. 이는 다시 낸드게이트(ND14)에 의해 반전되므로 하이 레벨로 노어게이트(NR2)에 입력되고, 노어게이트(NR2)의 출력은 인버터(INV22)에 의해 반전되어 하이 레벨의 센스앰프 오버드라이브 신호(SAODRP)를 출력한다. 즉, 제1 제어 신호(S(0))만이 하이 레벨인 경우에는 딜레이단을 거치지 않은 딜레이 신호(SAP(0))에 의해 센스앰프 오버드라이브 신호(SAODRP)가 생성된다.
2) F(0)='0', F(1)='1' 인 경우
제3 디코딩 신호(DEC(2))만이 하이 레벨로 제3 레벨 쉬프트 회로(43)에 입력되고, 제1 및 제2 디코딩 신호와 제4 디코딩 신호(DEC(0), DEC(1), DEC(3))는 로우 레벨로 제1 및 제2 레벨 쉬프트 회로와 제4 레벨 쉬프트 회로(41, 42, 44)에 각각 입력된다. 그러면, 제3 레벨 쉬프트신호(S(2))는 하이 레벨로 출력되고 제1, 제2, 및 제4 제어 신호(S(0),S(1),S(3))는 로우 레벨로 출력된다. 그러므로 제1 및 제2 딜레이 신호와 제4 딜레이 신호(SAP(0),SAP(1) 및 SAP(3))는 도 6의 낸드게이트(ND10,ND11 및 ND13)에 의해 마스크된다. 반면에, 제3 딜레이 신호(SAP(2))는 도 6의 낸드게이트(ND12)를 통해 반전되어 로우 레벨로 출력된다. 이는 다시 낸드게이트(ND15)에 의해 반전되므로 하이 레벨로 노어게이트(NR2)에 입력되고, 노어게이트(NR2)의 출력은 인버터(INV22)에 의해 반전되어 하이 레벨의 센스앰프 오버드라이브 신호(SAODRP)를 출력한다. 즉, 제3 제어 신호(S(2))만이 하이 레벨인 경우에는 제1 딜레이단(61)과 제2 딜레이단(62)을 거친 제3 딜레이 신호(SAP(2))에 의해 센스앰프 오버드라이브 신호(SAODRP)가 생성된다.
3) F(0)='1', F(1)='0' 인 경우
제2 디코딩 신호(DEC(1))만이 하이 레벨로 제2 레벨 쉬프트 회로(42)에 입력되고, 제1 디코딩신호와 제3 디코딩 신호 및 제4 디코딩 신호(DEC(0), DEC(2), DEC(3))는 로우 레벨로 제1 레벨 쉬프트 회로와 제3 및 제4 레벨 쉬프트 회로(41, 43, 44)에 각각 입력된다. 그러면, 제2 쉬프트신호(S(1))는 하이 레벨로 출력되고, 제1 제어 신호와 제3 제어 신호 및 제4 제어 신호(S(0),S(2),S(3))는 로우 레벨로 출력된다. 그러므로 제1 딜레이 신호와 제3 딜레이 신호 및 제4 딜레이 신호(SAP(0),SAP(2) 및 SAP(3))는 도 6의 낸드게이트(ND10,ND12 및 ND13)에 의해 마스크된다. 반면에, 제2 딜레이 신호(SAP(1))는 도 6의 낸드게이트(ND11)를 통해 반전되어 로우 레벨로 출력된다. 이는 다시 낸드게이트(ND14)에 의해 반전되므로 하이 레벨로 노어게이트(NR2)에 입력되고, 노어게이트(NR2)의 출력은 인버터(INV22)에 의해 반전되어 하이 레벨의 센스앰프 오버드라이브 신호(SAODRP)를 출력한다. 즉, 제2 제어 신호(S(1))만이 하이 레벨인 경우에는 제1 딜레이단(61)을 거친 제2 딜레이 신호(SAP(1))에 의해 센스앰프 오버드라이브 신호가(SAODRP) 생성된다.
4) F(0)='1', F(1)='1' 인 경우
제4 디코딩 신호(DEC(3))만이 하이 레벨로 제4 레벨 쉬프트 회로(44)에 입력되고, 디코딩신호(DEC(0), DEC(1), DEC(2))는 로우 레벨로 제1 내지 제3 레벨 쉬프트 회로(41, 42, 43)에 각각 입력된다. 그러면 제4 쉬프트신호(S(3))는 하이 레벨로 출력되고 제1 내지 제3 제어 신호(S(0),S(1),S(2))는 로우 레벨로 출력된다. 그러므로 제1 내지 제3 딜레이 신호(SAP(0),SAP(1) 및 SAP(2))는 도 6의 낸드게이트(ND10,ND11 및 ND12)에 의해 마스크된다. 반면에, 제4 딜레이 신호(SAP(3))는 도 6의 낸드게이트(ND13)를 통해 반전되어 로우 레벨로 출력된다. 이는 다시 낸드게이트(ND15)에 의해 반전되므로 하이 레벨로 노어게이트(NR2)에 입력되고, 노어게이트(NR2)의 출력은 인버터(INV22)에 의해 반전되어 하이 레벨의 센스앰프 오버드라이브 신호(SAODRP)를 출력한다. 즉, 제4 제어 신호(S(3))만이 하이 레벨인 경우에는 제1 딜레이단(61)과 제2 딜레이단(62) 및 제3 딜레이단(63) 모두를 거친 딜레이 신호(SAP(3))에 의해 센스앰프 오버드라이브 신호(SAODRP)가 생성된다.
결국, 본 발명의 바람직한 실시예에 따른 센스앰프 오버드라이브 회로의 센스앰프 멀티플렉서(50)는 입력된 제어 신호(S(0:3))에 따라 딜레이부(40)에서 출력된 4개의 딜레이 신호(SAP(0:3)) 중 하나를 선택하여 딜레이를 조절함으로써, 퓨즈의 컷팅 상태에 따라 적절하게 센스앰프 오버드라이브 신호(SAODRP)의 출력 시점을 결정한다. 이는 센스앰프 인에이블 회로를 구동시키는 시점을 적절하게 조절할 수 있도록 한다.
이상 설명한 바와 같이, 본 발명에 따르면, 퓨즈의 컷팅 상태에 따라 딜레이 시간을 선택하여 센스앰프 오버드라이브 신호를 출력함으로써, 센스앰프 오버드라 이브 신호의 출력 시점을 정확히 하여 센스앰프 인에이블 회로를 적절히 구동할 수 있는 효과가 있다.
이는, 디램 소자에 있어서 로우 패스 콘트롤 특성이 개선되도록 한다.

Claims (9)

  1. 센스앰프 파워 신호를 서로 다른 딜레이 시간을 갖는 딜레이 경로를 경유시켜 복수의 딜레이 신호들을 생성하는 딜레이부;
    모드 레지스터 셋 신호에 따라 복수의 제어 신호들을 출력하는 제어부; 및
    상기 복수의 제어 신호들에 따라 상기 복수의 딜레이 신호들 중 하나를 센스앰프 오버드라이브 신호로 선택하여 출력하기 위한 센스앰프 멀티플렉서를 포함하고,
    상기 제어부는,
    모드 레지스터 셋 신호와 리셋 신호에 의해 제어되는 초기신호를 생성하는 초기화부;
    상기 초기신호와 퓨즈의 컷팅 상태에 따라 논리 신호들을 각각 출력하는 적어도 2개 이상의 퓨즈부;
    상기 논리 신호들을 디코딩하고, 복수의 디코딩 신호들을 출력하는 디코딩부; 및
    상기 복수의 디코딩 신호들을 각각 레벨 쉬프트 하고, 그 레벨 쉬프트된 신호들을 상기 제어 신호들로서 각각 출력하는 복수의 레벨 쉬프트 회로들을 포함하는 레벨 쉬프트부를 포함하는 센스앰프 오버드라이브 회로.
  2. 제 1 항에 있어서,
    상기 딜레이부는 직렬로 접속되는 다수의 딜레이단들을 포함하고,
    상기 복수의 딜레이 신호들은 상기 센스앰프 파워 신호와 상기 다수의 딜레이단들의 출력 신호들을 포함하는 센스앰프 오버드라이브 회로.
  3. 제 2 항에 있어서,
    상기 다수의 딜레이단들 각각은 짝수의 인버터가 직렬로 접속되어 구현되는 센스앰프 오버드라이브 회로.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 초기화부는,
    서로 다른 레벨의 상기 모드레지스터 셋 신호 및 상기 리셋 신호를 입력받는 노어게이트; 및
    상기 노어게이트의 출력 신호를 반전 및 딜레이시켜 상기 초기신호를 출력하기 위한 다수의 인버터를 포함하는 센스앰프 오버드라이브 회로.
  7. 제 1 항에 있어서, 상기 적어도 2개 이상의 퓨즈부 각각은,
    전원전압과 노드 간에 접속된 퓨즈;
    상기 초기신호에 따라, 상기 노드와 접지와의 연결을 스위칭하는 트랜지스터; 및
    상기 트랜지스터의 온오프 및 상기 퓨즈의 컷팅 상태에 따라, 상기 노드에 생성된 신호를 래치하는 래치부를 포함하는 센스앰프 오버드라이브 회로.
  8. 제 1 항에 있어서, 상기 디코딩부는,
    상기 퓨즈부가 2개일 경우 4개의 디코딩 신호를 생성하는 센스앰프 오버드라이브 회로.
  9. 제 1 항에 있어서, 상기 복수의 레벨 쉬프트 회로들 각각은,
    상기 복수의 디코딩 신호들 중 하나에 따라 동작하며, 접지와 제1 노드 사이에 접속된 제1 NMOS 트랜지스터;
    상기 제1 노드의 전위에 따라 동작하며, 전원전압 단자와 제2 노드 사이에 연결된 제1 PMOS 트랜지스터;
    전원 전압에 따라 동작하며, 상기 제2 노드와 상기 제1 NMOS 트랜지스터의 게이트 사이에 접속된 제2 NMOS 트랜지스터; 및
    상기 제2 노드의 전위에 따라 동작하며, 상기 제1 노드와 상기 전원전압 단자 간에 접속되는 제2 PMOS 트랜지스터를 포함하는 센스앰프 오버드라이브 회로.
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