JPH0973782A

JPH0973782A - 半導体記憶装置

Info

Publication number: JPH0973782A
Application number: JP7230353A
Authority: JP
Inventors: Kazuto Koyou; 和人古用
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-09-07
Filing date: 1995-09-07
Publication date: 1997-03-18

Abstract

(57)【要約】【課題】本発明はメモリセルに対する書き込み、読み
出しを行う半導体記憶装置に関し、セルアレイブロック
の増減によるタイミング再調整を不要とし、動作タイミ
ングの余裕を不要として高速化を図ることを目的とす
る。【解決手段】ＳＲＡＭを構成するロウデコーダ２００
で行選択される複数のセルアレイ１００，１１０がブロ
ックごとに設けられ、各ブロックのセルアレイ１００，
１１０にコラムデコーダ３００，３１０、入力側リセッ
ト回路５００，５１０、センスアンプ４００，４１０、
出力側リセット回路６００，６１０、出力回路７００，
７１０をそれぞれ設けて選択されたメモリセルの状態を
出力するに際し、動作タイミングの基準信号をクロック
バッファ８００より発生させ、各ブロックごとに設けた
タイミング調整回路９００，９１０で基準信号に基づい
て各部の動作タイミングを調整させる構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルに対す
る書き込み、読み出しを行う半導体記憶装置に関する。
近年、半導体回路は大規模化、高集積化、高性能化が著
しく進み、さらに半導体記憶装置に対するユーザのニー
ズが多岐にわたり、短時間で出力ビット数やワード数の
異なるいわゆる語構成の異なる半導体記憶装置を複数種
開発することが要求されている。そのため、緻密な回路
動作タイミングの高性能を維持しつつ、語構成を容易に
変更できるようにする必要がある。

【０００２】

【従来の技術】従来、半導体記憶装置として例えばＳＲ
ＡＭ（Static Random Access Memory)は、主構成として
複数個のセルがマトリクス状に配列されたセルアレイブ
ロックを有し、このセルアレイ内の１行を選択するロウ
デコーダと１列を選択するコラムデコーダとを備えて該
当するセルの状態を読み出し、センスアンプにより増幅
して出力回路より外部に出力する構成のものが一般的で
ある。

【０００３】この場合、入力側リセット回路がセンスア
ンプへの入力信号を所定時間後に初期化し、出力側リセ
ット回路が該センスアンプからの出力信号を所定時間後
に初期化する。このようなＳＲＡＭの構成においては、
上記センスアンプの入力信号をリセットするタイミング
を制御する入力側リセット信号及び出力信号をリセット
するタイミングを制御する出力側リセット信号や、セン
スアンプの動作タイミングを制御するセンスアンプイネ
ーブル信号を出力させるタイミングを制御するためのク
ロックを発生させるクロックバッファが必要とされるも
ので、単一のクロックバッファよりクロックをそれぞれ
の各ブロックに供給しているものと考えられる。

【０００４】ところで、この単一のクロックバッファよ
りクロックを供給するブロック数が多い場合には、信号
配線の寄生容量と寄生抵抗に起因する時間的ずれを伴
う。すなわち、通常は半導体装置の回路間配線が金属膜
を形成した後に所定の形状に選択エッチングにより形成
されるもので、材質として例えばアルミニウム合金を微
細配線した場合の配線の抵抗及び容量は１００Ω／mm、
５００ｆＦ／mm程度となる。また、信号配線に接続され
た回路のゲート容量等においても配線寄生容量と共に配
線容量とみることもできる。

【０００５】これにより、信号駆動回路（例えは上記ク
ロックバッファ）から離れるに従ってＣＲ時定数による
信号伝送に時間を要し、各ブロックに供給される信号
（クロック）に時間的ずれを生じることになる。従っ
て、上記各種制御信号を印加又は解除させるにあたり、
製造ばらつきによるセンスアンプのアンバランスによる
誤動作の防止、電流削減、安定動作を図るために、上記
入力側リセット信号、センスアンプイネーブル信号、出
力側リセット信号の順に行うものである。

【０００６】一方、記憶容量増大の要請からセルアレイ
ブロックを増加（すなわち出力ビット数を増やして語構
成を変更する）させることが行われる。ここで、図９
に、ＳＲＡＭにおけるセルアレイブロックの増加構成の
ブロック回路図を示す。また、図１０に、図９の主要信
号の波形図を示す。図９に示すＳＲＡＭは、例えは４ブ
ロックのセルアレイ１００，１１０，１２０，１３０を
備えており、該セルアレイの行選択を行うロウデコーダ
２００を有する。また、各セルアレイ１００，１１０，
１２０，１３０のそれぞれには列ごとに対応するビット
線リセット回路１０００，１０１０，１０２０，１０３
０を介在させて列選択を行うコラムデコーダ３００，３
１０，３２０，３３０が接続される。

【０００７】また、各コラムデコーダ３００，３１０，
３２０，３３０には上記各入力側リセット回路５００，
５１０，５２０，５３０がそれぞれ接続され、これに各
セルアレイ１００，１１０，１２０，１３０の選択され
たセルの状態を増幅する各センスアンプ４００，４１
０，４２０，４３０がそれぞれ接続される。各センスア
ンプ４００，４１０，４２０，４３０の出力側には各出
力側リセット回路６００，６１０，６２０，６３０がそ
れぞれ介在されて各出力回路７００，７１０，７２０，
７３０が接続される。

【０００８】そして、上記動作タイミングを制御される
ためのクロックを発生させる単一のクロックバッファ８
００が設けられ、上記各ビット線リセット回路１００
０，１０１０，１０２０，１０３０、入力側リセット回
路５００，５１０，５２０，５３０、センスアンプ４０
０，４１０，４２０，４３０、出力側リセット回路６０
０，６１０，６２０，６３０、及び出力回路７００，７
１０，７２０，７３０に上記クロックによる制御信号を
供給する。すなわち、クロックバッファ８００より、ビ
ット線リセット回路１０００，１０１０，１０２０，１
０３０にビット線リセット信号１００１を供給し、入力
側リセット回路５００，５１０，５２０，５３０に入力
側リセット信号５０１，５１１，５２１，５３１を供給
し、センスアンプ４００，４１０，４２０，４３０にセ
ンスアンプイネーブル信号４０１，４１１，４２１，４
３１を供給し、出力側リセット回路６００，６１０，６
２０，６３０に出力側リセット信号６０１，６１１，６
２１，６３１を供給し、そして出力回路７００，７１
０，７２０，７３０に出力タイミング信号７０１，７１
１，７２１，７３１を供給する。

【０００９】上記各信号の波形図が図１０（Ａ）〜
（Ｐ）に示される。

【００１０】

【発明が解決しようとする課題】しかし、図９に示すよ
うに、セルアレイブロックを増加させると、各ブロック
における回路の動作制御タイミングはその信号線に接続
された負荷回路の大きさによって異なることから、図１
０（Ａ）〜（Ｄ）のブロック、図１０（Ｅ）〜（Ｈ）の
ブロック、図１０（Ｉ）〜（Ｌ）のブロック、図１０
（Ｍ）〜（Ｐ）のブロックのように入力側リセット信号
からセンスアンプイネーブル信号の各立ち上り時の間の
期間ｔ₁₁が極端に短かくなり、各ブロックにおける入力
側リセット信号、センスアンプイネーブル、出力側リセ
ット信号の順序における相対的タイミングがセルアレイ
ブロック増加前の場合と異なって安定性に欠けてくる。

【００１１】その結果、安定動作を確保するためにはセ
ルアレイブロックを増加させる度に各種信号のタイミン
グ調整を再度行う必要があって語構成の異なる半導体記
憶装置の開発を行うに時間を要するという問題がある。
また、上述のように入力側リセット信号、センスアンプ
イネーブル信号、出力側リセット信号の順序を各ブロッ
クで確保するために、信号の動作タイミングに余裕を取
る必要があり、アクセスの高速化の妨げとなっていると
いう問題がある。

【００１２】そこで、本発明は上記課題に鑑みなされた
もので、セルアレイブロックの増減によるタイミング再
調整を不要とし、動作タイミングの余裕を不用として高
速化を図る半導体記憶装置を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、請求項１では、複数のブロックごとに設けられ、メ
モリセルをマトリクス状に配列させたセルアレイと、上
記各ブロックごとのセルアレイに対して上記メモリセル
の行選択を行う行デコード部と、対応する上記各ブロッ
クごとのセルアレイにそれぞれ接続されて該当のメモリ
セルの列選択を行う所定数の列デコード部と、上記各セ
ルアレイにそれぞれ設けられ、上記行デコード部及び対
応する上記列デコード部で選択された該当のメモリセル
の状態を増幅する所定数の増幅部と、上記増幅部のそれ
ぞれに設けられ、該増幅部に対する入出力の信号を所定
時間後に初期化する所定数の第１及び第２のリセット部
と、上記増幅部のそれぞれに設けられ、該増幅部からの
出力信号を出力する所定数の出力部と、上記各列デコー
ド部、各増幅部、各第１及び第２のリセット部、並びに
各出力部の動作タイミングを決定する基準信号を発生さ
せる基準信号発生部と、上記所定数のブロックごとに設
けられ、上記基準信号発生部からの基準信号に基づい
て、対応する上記増幅部、第１及び第２のリセット部、
並びに出力部の動作タイミングを調整する所定数のタイ
ミング調整部と、を有して半導体記憶装置が構成され
る。

【００１４】請求項２では、請求項１記載のタイミング
調整部は、前記複数のブロックを所定数に分割した分割
ブロック群ごと、又は該ブロックごとに設けられる。上
述のように請求項１又は２の発明では、行デコード部で
行選択される複数のセルアレイがブロックごとに設けら
れ、各ブロックのセルアレイに行デコード部、増幅部、
第１及び第２のリセット部、出力部をそれぞれ設けて選
択されたメモリセルの状態を出力するに際し、動作タイ
ミイングの基準信号を基準信号発生部より発生させ、各
ブロックごと又は分割ブロックごとに設けたタイミング
調整部で基準信号に基づいて各部の動作タイミングを調
整させる。

【００１５】これにより、セルアレイブロックの増減に
よるタイミング再調整が不要となり、また各ブロック又
はブロック群の間でのタイミング調整に余裕をもたせる
必要がなくアクセスの高速化を図ることが可能となる。

【００１６】

【発明の実施の形態】図１に、本発明の第１実施例の構
成ブロック回路図を示す。なお、図９と同一の構成部分
には同一の符号を付して説明する。図１は半導体記憶装
置であるＳＲＡＭの場合を示しており、ここでは２つの
セルアレイ１００，１１０で構成した２ブロックの場合
を示している。このセルアレイ１００，１１０は、後述
するメモリセルがマトリクス状に配列されたもので、各
セルアレイ１００，１１０に対して行デコード部である
ロウデコーダ２００により行選択される。

【００１７】各セルアレイ１００，１１０には、列方向
のビット線に対してアクセス信号を所定時間後に初期化
するビット線リセット回路１０００，１０１０と、列選
択を行う列デコード部であるコラムデコーダ３００，３
１０とが設けられる。各コラムデコーダ３００，３１０
には各セルアレイ１００，１１０の選択されたメモリセ
ルの状態を増幅する増幅部であるセンスアンプ４００，
４１０が設けられ、該各センスアンプ４００，４１０の
入力側に、コラムデコーダ３００，３１０で選択された
該当のメモリセルの状態の信号を所定時間後に初期化す
る第１のリセット部である入力側リセット回路５００，
５１０が設けられる。また、各センスアンプ４００，４
１０の出力側に該各センスアンプ４００，４１０からの
出力信号を所定時間後に初期化する第２のリセット部で
ある出力側リセット回路６００，６１０が設けられる。

【００１８】そして、各センスアンプ４００，４１０で
増幅されたデータを外部に出力する出力部である出力回
路７００，７１０が設けられる。一方、基準信号発生部
であるクロックバッファ８００が設けられると共に、各
ブロックごとにタイミング調整部であるタイミング調整
回路９００，９１０が設けられる。クロックバッファ８
００は各回路の動作タイミングを制御する基となる基準
信号であるクロックを発生するもので、各ビット線リセ
ット回路１０００，１０１０にはリセット信号のクロッ
ク１００１を供給し、各タイミング調整回路９００，９
１０にセンスアンプ動作タイミングの基本となるクロッ
ク８０１，８１１を供給する。

【００１９】各タイミング調整回路９００，９１０はク
ロックバッファ８００からのクロックに基づいてセンス
アンプ動作のタイミングを調整するもので、対応する入
力側リセット回路５００，５１０にセンスアンプ４０
０，４１０の入力信号をリセットするタイミングを制御
するクロックの入力側リセット信号５０１，５１１を供
給し、対応するセンスアンプ４００，４１０に動作タイ
ミングを制御するクロックのセンスアンプイネーブル信
号４０１，４１１を供給する。また、対応する出力側リ
セット回路６００，６１０にセンスアンプ４００，４１
０からの出力信号をリセットするタイミングを制御する
クロックの出力側リセット信号６０１，６１１を供給
し、対応する出力回路７００，７１０に出力タイミング
を制御するクロックの出力タイミング信号７０１，７１
１を供給する。

【００２０】ここで、図２に、図１のロウデコーダ及び
コラムデコーダの回路図を示す。図２（Ａ）はロウデコ
ーダ２００の一例の回路図であり、例えばＸ₀〜Ｘ₂端
子に印加される信号によりバッファ等を介してワード線
ＷＤ₀〜ＷＤ₇の何れか一つを選択するもので、選択さ
れたワード線ＷＤ₀〜ＷＤ₇は「Ｈ」状態となる。これ
により、接続されたメモリセルが総て選択され、ワード
線ＷＤ₀〜ＷＤ₇で選択されたメモリセルは記憶してい
る内容を各々に接続されたビット線に出力する。

【００２１】また、図２（Ｂ）は、コラムデコーダ３０
０（３１０）の一部の一例の回路図であり、例えばＹ₀
〜Ｙ₂端子に印加される信号によりバッファ等を介して
コラム線ＣＬ₀〜ＣＬ₇の何れか一つを選択するもの
で、選択されたコラム線ＣＯＬ ₀〜ＣＯＬ₇は「Ｌ」状
態となる。すなわち、コラム線ＣＯＬ₀〜ＣＯＬ₇によ
り、ビット線に接続されたコラムスイッチ（図示せず）
を動作させることにより各ビット線に出力されたデータ
の内の一つをデータバス線に出力するものである。

【００２２】続いて、図３に、図１のクロックバッファ
の回路図を示す。図３に示すクロックバッファ８００
は、所定数のバッファ等で構成されてＣＫ端子より供給
される同期信号に基づいて、ビット線リセット回路１０
００，１０１０にビット線リセット信号１００１を供給
すると共に、センスアンプ４００，４１０等の動作タイ
ミングを制御するタイミング調整回路９００，９１０に
基本となる基本クロック（基準信号）８０１，８１１を
供給するものである。

【００２３】これにより、タイミング調整回路９００，
９１０は、クロックバッファ８００により供給された基
本クロックを基にセンスアンプ４００，４１０、入力側
リセット回路５００，５１０、出力側リセット回路６０
０，６１０、及び出力回路７００，７１０のそれぞれに
上記制御信号（５０１，５１１，４０１，４１１，６０
１，６１１，７０１，７１１）を発生して出力する。

【００２４】また、図４に、図１のセルアレイ等の回路
図を示す。図４に示すセルアレイ１００（１１０）は、
ワード線ＷＤ₀〜ＷＤ₇とビット線との交差する位置に
メモリセル１１００がマトリクス状に配置されたもので
ある。メモリセル１１００は、図４においては６トラン
ジスタセルであり、一対のＣＭＯＳインバータ回路をフ
リップフロップ構成に接続し、各記憶ノードにワード線
ＷＤ₀〜ＷＤ₇をゲート入力とする一対のアクセストラ
ンジスタＱ₁，Ｑ₂を接続したもので、該アクセストラ
ンジスタＱ₁，Ｑ₂を通してコラムデコータ３００（３
１０）のコラム線ＣＬ₀〜ＣＬ₇で動作するコラムスイ
ッチＱ₃，Ｑ₄を介在させたビット線との間で読み出
し、書き込みのデータ転送を行うものである。

【００２５】ビット線リセット回路１０００（１０１
０）は図４においては一部が示されており、クロックバ
ッファ８００からのリセット信号１００１によりビット
線間に設けられたトランジスタを動作させて同電位とし
てビット線で供給されるデータを初期化するものであ
る。

【００２６】また、入力側リセット回路５００（５１
０）は、図４においてはその一部が示されており、コラ
ムデコーダ３００（３１０）からデータを出力するデー
タバス線ＤＢ，ＸＤＢ間に設けられたトランジスタをタ
イミング調整回路９００（９１０）からの入力側リセッ
ト信号５０１（５１１）により動作させてセンスアンプ
４００（４１０）に入力される入力信号をセンスアンプ
４００（４１０）の動作に適したレベルに変換する。

【００２７】続いて、図５に、図１のタイミング調整回
路等の回路図を示す。図５は、入力側リセット回路５０
０（５１０）の一部、センスアンプ４００（４１０）、
出力側リセット回路６００（６１０）、出力回路７００
（７１０）、及びタイミング調整回路９００（９１０）
の回路図を示したものである。

【００２８】タイミング調整回路９００（９１０）は、
入力されるククロックバッファ８００からの基本クロッ
ク８０１（８１１）を所定数のバッファごとに遅延させ
て順次取り出して入力側リセット信号５０１（５１
１）、センスアンプイネーブル信号４０１（４１１）、
出力側リセット信号６０１（６１１）、出力タイミング
信号７０１（７１１）として、それぞれ入力側リセット
回路５００（５１０）、センスアンプ４００（４１
０）、出力側リセット回路６００（６１０）、及び出力
回路７００（７１０）に供給する。

【００２９】入力側リセット回路５００（５１０）は、
図５に示すその一部でタイミング調整回路９００（９１
０）より供給される入力側リセット信号５０１（５１
１）に従ってデータバス線ＤＢ，ＸＤＢとセンスアンプ
入力信号をリセットすると共に、データバス線ＤＢ，Ｘ
ＤＢのレベルをセンスアンプ４００（４１０）の動作に
適した電圧レベルに変換する。

【００３０】センスアンプ４００（４１０）は、トラン
ジスタをＰチャンネルクロスカップル型に接続した自己
増幅タイプのもので、タイミング調整回路９００（９１
０）からのセンスアンプイネーブル信号４０１（４１
１）に従って入力側リセット回路５００（５１０）より
供給されたデータを増幅して出力する。

【００３１】出力側リセット回路６００（６１０）は、
センスアンプ４００（４１０）からの出力をタイミング
調整回路９００（９１０）より供給された出力側リセッ
ト信号６０１（６１１）に従ってリセットする。そし
て、出力回路７００（７１０）は、タイミング調整回路
９００（９１０）より供給される出力タイミング信号７
０１（７１１）に従ってセンスアンプ４００（４１０）
により増幅されたデータを出力端子ＤＯ，ＸＤＯより外
部に出力するものである。

【００３２】なお、上記実施例では、データバス線Ｄ
Ｂ，ＸＤＢに、入力側リセット回路５００（５１０）内
のレベルシフタ（又はレベルコンバータ）を接続する構
成としているが、特に接続せずに直接センスアンプ４０
０（４１０）に接続してもよい。また、上記センスアン
プ４００（４１０）はＰチャンネルクロスカップル型の
もの示したが、センスアンプであればカレントミラー型
のものでよく、この場合におけるセンスアンプ出力にリ
セット回路を必要としないセンスアンプを使用するとき
には出力側リセット回路６００（６１０）を省略するこ
とができるものである。

【００３３】ここで、図６に、図１の主要信号の波形図
を示す。図６（Ａ）〜（Ｅ）はセルアレイ１００のブロ
ックにおける基本クロック信号８０１（図６（Ａ））、
入力側リセット信号５０１（図６（Ｂ））、センスアン
プイネーブル信号４０１（図６（Ｃ））、出力側リセッ
ト信号６０１（図６（Ｄ））、出力タイミング信号７０
１（図６（Ｅ））を示したもので、図６（Ｆ）〜（Ｊ）
はセルアレイ１１０のブロックにおける基本クロック信
号８１１（図６（Ｆ））、入力側リセット信号５１１
（図６（Ｇ））、センスアンプイネーブル信号４１１
（図６（Ｈ））、出力側リセット信号６１１（図６
（Ｉ））、出力タイミング信号７１１（図６（Ｊ））を
示したものである。

【００３４】この場合、基本クロック８０１（図６
（Ａ））と基本クロック８１１（図６（Ｆ））の時間的
ずれは配線系の寄生容量、寄生抵抗等によるものであ
る。しかしながら、図６（Ａ）〜（Ｅ）及び図６（Ｆ）
〜（Ｊ）に示すように、各ブロック内における動作タイ
ミングは各ブロックごとに設けたタイミング調整回路に
より入力側リセット信号５０１（５１１）からセンスア
ンプイネーブル信号４１０（４１１）までのタイミング
ｔ₁₁，ｔ₁₂は同等となり、同様に各タイミングｔ₂₁とｔ
₂₂、ｔ₃₁とｔ₃₂が同等となる。

【００３５】すなわち、センスアンプ４００（４１０）
の入出力における各リセット信号の負荷の大きさの違い
やクロックバッファ８００からの信号（基本クロック）
のなまりによるタイミングのずれを各ブロック内で発生
することを防止することができ、動作安定化を図ること
ができるものである。また、これによる各ブロックでの
タイミング調整に余裕をもたせる必要がなく、アクセス
の高速化を図ることができるものである。

【００３６】次に、図７に、本発明の第２実施例の構成
ブロック回路図を示す。また、図８に、図７の主要信号
の波形図を示す。図７に示すＳＲＡＭは、図１に２つの
セルアレイ１２０，１３０を追加して２ブロック増加さ
せた４ブロックのものを示したもので、各ブロックの回
路構成は図１と同様である。すなわち、各セルアレイ１
００，１１０，１２０，１３０に対応する各ブロック
に、クロックバッファ８００より基本のクロックが供給
されるタイミング調整回路９００，９１０，９２０，９
３０をそれぞれ設けたものである。

【００３７】この場合、図８（Ａ）〜（Ｅ）、図８
（Ｆ）〜（Ｊ）、図８（Ｋ）〜（Ｏ）、図８（Ｐ）〜
（Ｔ）の各ブロックにおける基本クロック８０１，８１
１，８２１，８３１、入力側リセット信号５０１，５１
１，５２１，５３１、センスアンプイネーブル信号４０
１，４１１，４２１，４３１、出力側リセット信号６０
１，６１１，６２１，６３１、出力タイミング信号７０
１，７１１，７２１，７３１は各ブロック間ではクロッ
クバッファ８００からの基本クロク８０１，８１１，８
２１，８３１のずれによってタイミングｔ₀₁，ｔ₀₂，ｔ
₀₃，ｔ₀₄がずれているが、各ブロック内では入力側リセ
ット信号からセンスアンプイネーブル信号の動作タイミ
ングｔ₁₁，ｔ₁₂，ｔ₁₃，ｔ₁₄が同等である。また、同様
にセンスアンプイネーブル信号が出力側リセット信号の
動作タイミングｔ₂₁，ｔ₂₂，ｔ₂₃，ｔ₂₄が同等であり、
出力側リセット信号から出力タイミング信号までの動作
タイミングｔ₃₁，ｔ₃₂，ｔ₃₃，ｔ₃₄が同等である。

【００３８】このように、各ブロックごとに設けたタイ
ミング調整回路９００，９１０，９２０，９３０によ
り、各ブロック内での各リセット信号とセンスアンプイ
ネーブル信号の相対的時間関係がセルアレイのブロック
の増減とほぼ無関係で動作が安定となり、ブロック増減
に伴うタイミング再調整が不要とすることができると共
に、タイミング調整に余裕をもたせることが不要となっ
てアクセスの高速化を図ることができるものである。

【００３９】なお、上記第２実施例では４ブロックの場
合を示したが、これ以上のブロックを増加させても同様
の効果を奏することができるものである。一方、上記実
施例では、各ブロックごとにタイミング調整回路を設け
た場合を示したが、複数のブロックを所定数に分割し、
分割ブロック群ごとにタイミング調整回路を設けてもよ
い。例えば、マイクロプロセッサユニット（ＭＰＵ）な
どでは、８ビット又は９ビット単位のデータを一括処理
することから、一般的にＭＰＵ内部の半導体記憶装置
（例えばＳＲＡＭ）のセルアレイのブロック数はその一
括処理するビット単位の倍数になるもので、従ってこの
場合における一括処理するビット単位数ごとにタイミン
グ調整回路を共有するように構成することにより、比較
的小さな動作タイミングのずれに抑えることができるも
のである。

【００４０】

【発明の効果】以上のように、請求項１又は２の発明に
よれば、行デコード部で行選択される複数のセルアレイ
がブロックごとに設けられ、各ブロックのセルアレイに
行デコード部、増幅部、第１及び第２のリセット部、出
力部をそれぞれ設けて選択されたメモリセルの状態を出
力するに際し、動作タイミイングの基準信号を基準信号
発生部より発生させ、各ブロックごと又は分割ブロック
ごとに設けたタイミング調整部で基準信号に基づいて各
部の動作タイミングを調整させることにより、セルアレ
イブロックの増減によるタイミング再調整が不要とな
り、また各ブロック又はブロック群の間でのタイミング
調整に余裕をもたせる必要がなくアクセスの高速化を図
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成ブロック回路図であ
る。

【図２】図１のロウデコーダ及びコラムデコーダの回路
図である。

【図３】図１のクロックバッファの回路図である。

【図４】図１のセルアレイ等の回路図である。

【図５】図１のタイミング調整回路等の回路図である。

【図６】図１の主要信号の波形図である。

【図７】本発明の第２実施例の構成ブロック図である。

【図８】図７の主要信号の波形図である。

【図９】ＳＲＡＭにおけるセルブロックの増加構成のブ
ロック回路図である。

【図１０】図９の主要信号の波形図である。

【符号の説明】

１００，１１０，１２０，１３０セルアレイ２００ロウデコーダ３００，３１０，３２０，３３０コラムデコーダ４００，４１０，４２０，４３０センスアンプ５００，５１０，５２０，５３０入力側リセット回路６００，６１０，６２０，６３０出力側リセット回路７００，７１０，７２０，７３０出力回路８００クロックバッファ９００，９１０，９２０，９３０タイミング調整回路１０００，１０１０，１０２０，１０３０ビット線リ
セット回路１１００メモリセル

Claims

【特許請求の範囲】

【請求項１】複数のブロックごとに設けられ、メモリ
セルをマトリクス状に配列させたセルアレイと、上記各ブロックごとのセルアレイに対して上記メモリセ
ルの行選択を行う行デコード部と、対応する上記各ブロックごとのセルアレイにそれぞれ接
続されて該当のメモリセルの列選択を行う所定数の列デ
コード部と、上記各セルアレイにそれぞれ設けられ、上記行デコード
部及び対応する上記列デコード部で選択された該当のメ
モリセルの状態を増幅する所定数の増幅部と、上記増幅部のそれぞれに設けられ、該増幅部に対する入
出力の信号を所定時間後に初期化する所定数の第１及び
第２のリセット部と、上記増幅部のそれぞれに設けられ、該増幅部からの出力
信号を出力する所定数の出力部と、上記各列デコード部、各増幅部、各第１及び第２のリセ
ット部、並びに各出力部の動作タイミングを決定する基
準信号を発生させる基準信号発生部と、上記所定数のブロックごとに設けられ、上記基準信号発
生部からの基準信号に基づいて、対応する上記増幅部、
第１及び第２のリセット部、並びに出力部の動作タイミ
ングを調整する所定数のタイミング調整部と、を有することを特徴とする半導体記憶装置。
【請求項２】請求項１記載のタイミング調整部は、前
記複数のブロックを所定数に分割した分割ブロック群ご
と、又は該ブロックごとに設けられることを特徴とする
半導体記憶装置。