JPH1050063A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH1050063A JPH1050063A JP8200050A JP20005096A JPH1050063A JP H1050063 A JPH1050063 A JP H1050063A JP 8200050 A JP8200050 A JP 8200050A JP 20005096 A JP20005096 A JP 20005096A JP H1050063 A JPH1050063 A JP H1050063A
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- circuit
- delay
- time
- mop
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Abstract
(57)【要約】
【課題】 ＭＯＰ回路を有する半導体メモリにおいて、
製造上のバラツキによってメモリセルの読み出しが遅
れ、ＭＯＰ回路の効果がなくなることを防止する。 【解決手段】 ＭＯＰ回路１４の動作終了タイミングを
決定する遅延回路１５の遅延時間を調整するための遅延
時間調整用ヒューズ３２を設け、遅延時間調整用ヒュー
ズ３２の切断によって遅延回路１５の遅延時間を調整す
る。
製造上のバラツキによってメモリセルの読み出しが遅
れ、ＭＯＰ回路の効果がなくなることを防止する。 【解決手段】 ＭＯＰ回路１４の動作終了タイミングを
決定する遅延回路１５の遅延時間を調整するための遅延
時間調整用ヒューズ３２を設け、遅延時間調整用ヒュー
ズ３２の切断によって遅延回路１５の遅延時間を調整す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特に中間出力レベルプリセット回路（以下、ＭＯＰ
回路と略称する）を有する半導体メモリに関する。
し、特に中間出力レベルプリセット回路（以下、ＭＯＰ
回路と略称する）を有する半導体メモリに関する。
【０００２】
【従来の技術】図４に従来のＭＯＰ回路を有する半導体
メモリを示す。図示の半導体メモリは、メモリセル１１
と、出力バッファ１２と、アドレス遷移検出器（ＡＤ
Ｔ）１３と、ＭＯＰ回路１４と、遅延回路１５´とを有
する。メモリセル１１のアドレス入力端子１１ａとＡＤ
Ｔ１３の入力端子１３ａとには（ｎ＋１）ビットのアド
レスＡ0 〜Ａn が供給される。メモリセル１１のデータ
出力端子１１ｂは出力バッファ１２のデータ入力端子１
２ａに接続されている。出力バッファ１２のデータ出力
端子１２ｂから（ｍ＋１）ビットの出力データＯ0 〜Ｏ
m が出力される。ＡＤＴ１３の出力端子１３ｂとＭＯＰ
回路１４のイネーブル端子１４ａとは直接接続されると
ともに、ＡＤＴ１３の出力端子１３ｂとＭＯＰ回路１４
のディスエーブル端子１４ｂとの間に遅延回路１５´が
設けられている。ＭＯＰ回路１４の出力端子１４ｃは出
力バッファ１２のデータ出力端子１２ｂに接続されてい
る。
メモリを示す。図示の半導体メモリは、メモリセル１１
と、出力バッファ１２と、アドレス遷移検出器（ＡＤ
Ｔ）１３と、ＭＯＰ回路１４と、遅延回路１５´とを有
する。メモリセル１１のアドレス入力端子１１ａとＡＤ
Ｔ１３の入力端子１３ａとには（ｎ＋１）ビットのアド
レスＡ0 〜Ａn が供給される。メモリセル１１のデータ
出力端子１１ｂは出力バッファ１２のデータ入力端子１
２ａに接続されている。出力バッファ１２のデータ出力
端子１２ｂから（ｍ＋１）ビットの出力データＯ0 〜Ｏ
m が出力される。ＡＤＴ１３の出力端子１３ｂとＭＯＰ
回路１４のイネーブル端子１４ａとは直接接続されると
ともに、ＡＤＴ１３の出力端子１３ｂとＭＯＰ回路１４
のディスエーブル端子１４ｂとの間に遅延回路１５´が
設けられている。ＭＯＰ回路１４の出力端子１４ｃは出
力バッファ１２のデータ出力端子１２ｂに接続されてい
る。
【０００３】遅延回路１５´は、縦続接続された複数の
インバータ２１と、各インバータ２１の出力端子と接地
端子との間に接続された複数のコンデンサ２２とから構
成されている。
インバータ２１と、各インバータ２１の出力端子と接地
端子との間に接続された複数のコンデンサ２２とから構
成されている。
【０００４】メモリセル１１はアドレスＡ0 〜Ａn に応
答してデータを出力する。出力バッファ１２は、メモリ
セル１１から出力されたデータを受け、出力データＯ0
〜Ｏm を出力する。ＡＤＴ１３は、アドレスＡ0 〜Ａn
の遷移を検出し、検出信号を出力する。ＭＯＰ回路１４
は、検出信号に応答して、出力データＯ0 〜Ｏm を中間
出力レベルにプリセットする。遅延回路１５´は、検出
信号に応答して、ＭＯＰ回路１４の動作開始から終了ま
でのタイミングを決定する。
答してデータを出力する。出力バッファ１２は、メモリ
セル１１から出力されたデータを受け、出力データＯ0
〜Ｏm を出力する。ＡＤＴ１３は、アドレスＡ0 〜Ａn
の遷移を検出し、検出信号を出力する。ＭＯＰ回路１４
は、検出信号に応答して、出力データＯ0 〜Ｏm を中間
出力レベルにプリセットする。遅延回路１５´は、検出
信号に応答して、ＭＯＰ回路１４の動作開始から終了ま
でのタイミングを決定する。
【０００５】すなわち、この従来の半導体メモリでは、
アドレスＡ0 〜Ａn をメモリセル１１に入力してメモリ
セル１１からデータを読み出すと同時に、ＡＤＴ１３に
よってアドレスＡ0 〜Ａn の変化を検出し、ＭＯＰ回路
１４を動作させる構成となっている。ＭＯＰ回路１４は
出力データＯ0 〜Ｏm に中間出力レベルを出力し、メモ
リセルデータの読み出しを高速化する。
アドレスＡ0 〜Ａn をメモリセル１１に入力してメモリ
セル１１からデータを読み出すと同時に、ＡＤＴ１３に
よってアドレスＡ0 〜Ａn の変化を検出し、ＭＯＰ回路
１４を動作させる構成となっている。ＭＯＰ回路１４は
出力データＯ0 〜Ｏm に中間出力レベルを出力し、メモ
リセルデータの読み出しを高速化する。
【０００６】図５は図４に示した半導体メモリの動作を
示すタイムチャートである。図５において、（ａ）はＭ
ＯＰ回路１４がない場合の動作を示し、（ｂ）はＭＯＰ
回路１４がある場合の動作を示す。
示すタイムチャートである。図５において、（ａ）はＭ
ＯＰ回路１４がない場合の動作を示し、（ｂ）はＭＯＰ
回路１４がある場合の動作を示す。
【０００７】図５（ａ）に示すように、ＭＯＰ回路１４
がない場合は、アドレスＡ0 〜Ａnが時刻Ｔ0 のタイミ
ングで変化した後、メモリセル１１のアクセスタイムに
相当するＴACC を経過した後に出力バッファ１２が動作
し、出力バッファ１２の動作時間ＴRFの後に完全に出力
データＯ0 〜Ｏm の出力が完了する。
がない場合は、アドレスＡ0 〜Ａnが時刻Ｔ0 のタイミ
ングで変化した後、メモリセル１１のアクセスタイムに
相当するＴACC を経過した後に出力バッファ１２が動作
し、出力バッファ１２の動作時間ＴRFの後に完全に出力
データＯ0 〜Ｏm の出力が完了する。
【０００８】これに対し、図５（ｂ）に示すように、Ｍ
ＯＰ回路１４がある場合、アドレスＡ0 〜Ａn が変化し
た事をＡＴＤ１３が検出し、ＭＯＰ回路１４を動作させ
ることによって、出力データＯ0 〜Ｏm に中間出力レベ
ルを出力する。更に、ＭＯＰ回路１４は遅延回路１５´
で定まる遅延時間後に動作を停止し、メモリセル１１の
読み出しが完了したアクセルタイムＴACC の後に出力バ
ッファ１２が動作する。この時、既に出力データＯ0 〜
Ｏm は中間出力レベルとなっているので、出力バッファ
１２の動作時間はＴRF／２で出力が完了し、（ＴRF／
２）分だけ高速な読み出しが可能になる。
ＯＰ回路１４がある場合、アドレスＡ0 〜Ａn が変化し
た事をＡＴＤ１３が検出し、ＭＯＰ回路１４を動作させ
ることによって、出力データＯ0 〜Ｏm に中間出力レベ
ルを出力する。更に、ＭＯＰ回路１４は遅延回路１５´
で定まる遅延時間後に動作を停止し、メモリセル１１の
読み出しが完了したアクセルタイムＴACC の後に出力バ
ッファ１２が動作する。この時、既に出力データＯ0 〜
Ｏm は中間出力レベルとなっているので、出力バッファ
１２の動作時間はＴRF／２で出力が完了し、（ＴRF／
２）分だけ高速な読み出しが可能になる。
【０００９】
【発明が解決しようとする課題】前述したように、ＭＯ
Ｐ回路１４を導入することにより、メモリアクセスの高
速化が可能となる。しかしながら、従来の半導体メモリ
では、ＭＯＰ回路１４の動作のタイミングがメモリセル
１１のアクセスタイムとは全く無関係に遅延回路１５´
の遅延時間によって定められている。すなわち、遅延回
路１５´には予め定められた固定の遅延時間が設定され
ている。そのため、メモリセル１１の製造上のバラツ
キ、例えば、トランジスタのオン電流の低下やコンタク
ト抵抗の増大によってメモリセル１１のアクセスタイム
が遅れた場合、ＭＯＰ回路１４の動作期間（遅延回路１
５´の遅延時間）ＴDMがメモリセル１１のアクセスタイ
ムＴACC より短くなる状況が発生する。
Ｐ回路１４を導入することにより、メモリアクセスの高
速化が可能となる。しかしながら、従来の半導体メモリ
では、ＭＯＰ回路１４の動作のタイミングがメモリセル
１１のアクセスタイムとは全く無関係に遅延回路１５´
の遅延時間によって定められている。すなわち、遅延回
路１５´には予め定められた固定の遅延時間が設定され
ている。そのため、メモリセル１１の製造上のバラツ
キ、例えば、トランジスタのオン電流の低下やコンタク
ト抵抗の増大によってメモリセル１１のアクセスタイム
が遅れた場合、ＭＯＰ回路１４の動作期間（遅延回路１
５´の遅延時間）ＴDMがメモリセル１１のアクセスタイ
ムＴACC より短くなる状況が発生する。
【００１０】図６に、この様な状況での出力データＯ0
〜Ｏm が論理ハイレベル“Ｈ”から論理ロウレベル
“Ｌ”に遷移する場合の出力波形を示す。アドレスＡ0
〜Ａn が時刻Ｔ0 のタイミングで変化すると、ＭＯＰ回
路１４が動作し、時刻Ｔ1 のタイミングで中間出力レベ
ルが出力される。ところが、ＭＯＰ回路１４は時刻Ｔ0
から動作期間ＴDMを経た時刻Ｔ2 のタイミングでその動
作を止めるので、出力データＯ0 〜Ｏm は論理ハイレベ
ル“Ｈ”に戻ってしまう。この後、時刻Ｔ0 からアクセ
ルタイムＴACC を経た時刻Ｔ3 のタイミングで出力デー
タＯ0 〜Ｏm の出力が開始される。その結果、ＭＯＰ回
路１４の効果は全くなく、データの読み出し完了はＭＯ
Ｐ回路１４がない場合と同じ時刻Ｔ4 のタイミングとな
る。
〜Ｏm が論理ハイレベル“Ｈ”から論理ロウレベル
“Ｌ”に遷移する場合の出力波形を示す。アドレスＡ0
〜Ａn が時刻Ｔ0 のタイミングで変化すると、ＭＯＰ回
路１４が動作し、時刻Ｔ1 のタイミングで中間出力レベ
ルが出力される。ところが、ＭＯＰ回路１４は時刻Ｔ0
から動作期間ＴDMを経た時刻Ｔ2 のタイミングでその動
作を止めるので、出力データＯ0 〜Ｏm は論理ハイレベ
ル“Ｈ”に戻ってしまう。この後、時刻Ｔ0 からアクセ
ルタイムＴACC を経た時刻Ｔ3 のタイミングで出力デー
タＯ0 〜Ｏm の出力が開始される。その結果、ＭＯＰ回
路１４の効果は全くなく、データの読み出し完了はＭＯ
Ｐ回路１４がない場合と同じ時刻Ｔ4 のタイミングとな
る。
【００１１】したがって、本発明の課題は、ＭＯＰ回路
を有する半導体メモリにおいて、製造上のバラツキによ
ってメモリセルの読み出しが遅れ、ＭＯＰ回路の効果が
なくなることを防止することにある。
を有する半導体メモリにおいて、製造上のバラツキによ
ってメモリセルの読み出しが遅れ、ＭＯＰ回路の効果が
なくなることを防止することにある。
【００１２】
【課題を解決するための手段】本発明によれば、メモリ
セルから出力されたデータを中間出力レベルにプリセッ
トする中間出力レベルプリセット回路と、この中間出力
レベルプリセット回路の動作開始から終了までのタイミ
ングを決定する遅延回路と、を有する半導体メモリにお
いて、遅延回路の遅延時間を調整する調整手段を半導体
基板上に形成してある事を特徴とする半導体メモリが得
られる。
セルから出力されたデータを中間出力レベルにプリセッ
トする中間出力レベルプリセット回路と、この中間出力
レベルプリセット回路の動作開始から終了までのタイミ
ングを決定する遅延回路と、を有する半導体メモリにお
いて、遅延回路の遅延時間を調整する調整手段を半導体
基板上に形成してある事を特徴とする半導体メモリが得
られる。
【００１３】上記半導体メモリにおいて、調整手段によ
って、遅延時間の遅延時間を、中間出力レベルプリセッ
ト回路の動作期間がメモリセルのアクセスタイムと実質
的に一致するように調整する事が望ましい。また、調整
手段は、ヒューズであることが好ましい。
って、遅延時間の遅延時間を、中間出力レベルプリセッ
ト回路の動作期間がメモリセルのアクセスタイムと実質
的に一致するように調整する事が望ましい。また、調整
手段は、ヒューズであることが好ましい。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１に本発明の第１の実施の形態による半
導体メモリを示す。図示の半導体メモリは、メモリセル
１１と、出力バッファ１２と、ＡＤＴ１３と、ＭＯＰ回
路１４と、遅延回路１５とを有する。メモリセル１１の
アドレス入力端子１１ａとＡＤＴ１３の入力端子１３ａ
とには（ｎ＋１）ビットのアドレスＡ0 〜Ａn が供給さ
れる。メモリセル１１のデータ出力端子１１ｂは出力バ
ッファ１２のデータ入力端子１２ａに接続されている。
出力バッファ１２のデータ出力端子１２ｂから（ｍ＋
１）ビットの出力データＯ0 〜Ｏm が出力される。ＡＤ
Ｔ１３の出力端子１３ｂとＭＯＰ回路１４のイネーブル
端子１４ａとは直接接続されるとともに、ＡＤＴ１３の
出力端子１３ｂとＭＯＰ回路１４のディスエーブル端子
１４ｂとの間に遅延回路１５が設けられている。ＭＯＰ
回路１４の出力端子１４ｃは出力バッファ１２のデータ
出力端子１２ｂに接続されている。
導体メモリを示す。図示の半導体メモリは、メモリセル
１１と、出力バッファ１２と、ＡＤＴ１３と、ＭＯＰ回
路１４と、遅延回路１５とを有する。メモリセル１１の
アドレス入力端子１１ａとＡＤＴ１３の入力端子１３ａ
とには（ｎ＋１）ビットのアドレスＡ0 〜Ａn が供給さ
れる。メモリセル１１のデータ出力端子１１ｂは出力バ
ッファ１２のデータ入力端子１２ａに接続されている。
出力バッファ１２のデータ出力端子１２ｂから（ｍ＋
１）ビットの出力データＯ0 〜Ｏm が出力される。ＡＤ
Ｔ１３の出力端子１３ｂとＭＯＰ回路１４のイネーブル
端子１４ａとは直接接続されるとともに、ＡＤＴ１３の
出力端子１３ｂとＭＯＰ回路１４のディスエーブル端子
１４ｂとの間に遅延回路１５が設けられている。ＭＯＰ
回路１４の出力端子１４ｃは出力バッファ１２のデータ
出力端子１２ｂに接続されている。
【００１６】遅延回路１５は、縦続接続された前段側の
インバータ２１−１および後段側のインバータ２１−２
と、前段側のインバータ２１−１の出力端子と接地端子
との間に接続された複数のコンデンサ２２と、後段側の
インバータ２１−２の出力端子と接地端子との間に接続
された複数の遅延時間制御回路２３とから構成されてい
る。すなわち、遅延時間１５は、調整可能な遅延時間を
もっている。図示の例の遅延時間１５は、遅延時間を長
くすることが可能である。
インバータ２１−１および後段側のインバータ２１−２
と、前段側のインバータ２１−１の出力端子と接地端子
との間に接続された複数のコンデンサ２２と、後段側の
インバータ２１−２の出力端子と接地端子との間に接続
された複数の遅延時間制御回路２３とから構成されてい
る。すなわち、遅延時間１５は、調整可能な遅延時間を
もっている。図示の例の遅延時間１５は、遅延時間を長
くすることが可能である。
【００１７】遅延時間制御回路２３は、Ｎ型ＭＯＳトラ
ンジスタ３１と、遅延時間調整用ヒューズ３２と、コン
デンサ３３と、抵抗器３４とから構成され、これらは半
導体基板（図示せず）上に形成されている。Ｎ型ＭＯＳ
トランジスタ３１のドレインは後段側のインバータ２１
−２の出力端子に接続され、ソースはコンデンサを介し
て接地され、ゲートは遅延時間調整用ヒューズ３２を介
して接地されている。また、抵抗器３４は、Ｎ型ＭＯＳ
トランジスタ３１のゲートと電源端子との間に設けられ
ている。
ンジスタ３１と、遅延時間調整用ヒューズ３２と、コン
デンサ３３と、抵抗器３４とから構成され、これらは半
導体基板（図示せず）上に形成されている。Ｎ型ＭＯＳ
トランジスタ３１のドレインは後段側のインバータ２１
−２の出力端子に接続され、ソースはコンデンサを介し
て接地され、ゲートは遅延時間調整用ヒューズ３２を介
して接地されている。また、抵抗器３４は、Ｎ型ＭＯＳ
トランジスタ３１のゲートと電源端子との間に設けられ
ている。
【００１８】遅延時間調整用ヒューズ３２が切断されて
いない状態では、Ｎ型ＭＯＳトランジスタ３１のゲート
は接地されるので、Ｎ型ＭＯＳトランジスタ３１はオフ
状態であり、後段側のインバータ２１−２の出力端子に
はコンデンサ３３が接続されない。一方、遅延時間調整
用ヒューズ３２が切断されると、Ｎ型ＭＯＳトランジス
タ３１のゲートには抵抗器３４を介して電源端子から電
源電圧が供給されるので、Ｎ型ＭＯＳトランジスタ３１
はオン状態となり、後段側のインバータ２１−２の出力
端子にコンデンサ３３が接続される。
いない状態では、Ｎ型ＭＯＳトランジスタ３１のゲート
は接地されるので、Ｎ型ＭＯＳトランジスタ３１はオフ
状態であり、後段側のインバータ２１−２の出力端子に
はコンデンサ３３が接続されない。一方、遅延時間調整
用ヒューズ３２が切断されると、Ｎ型ＭＯＳトランジス
タ３１のゲートには抵抗器３４を介して電源端子から電
源電圧が供給されるので、Ｎ型ＭＯＳトランジスタ３１
はオン状態となり、後段側のインバータ２１−２の出力
端子にコンデンサ３３が接続される。
【００１９】尚、半導体基板上に形成されたヒューズの
切断は、半導体メモリではメモリセルの冗長救済などに
多く用いられており、レーザトリマなどを用いて容易に
行うことが出来る。
切断は、半導体メモリではメモリセルの冗長救済などに
多く用いられており、レーザトリマなどを用いて容易に
行うことが出来る。
【００２０】次に、図６に加えて図２を参照して、図１
に示した半導体メモリの動作について説明する。図２
は、図６と同様に、出力データＯ0 〜Ｏm が論理ハイレ
ベル“Ｈ”から論理ロウレベル“Ｌ”に遷移する場合の
出力波形を示している。
に示した半導体メモリの動作について説明する。図２
は、図６と同様に、出力データＯ0 〜Ｏm が論理ハイレ
ベル“Ｈ”から論理ロウレベル“Ｌ”に遷移する場合の
出力波形を示している。
【００２１】アドレスＡ0 〜Ａn が時刻Ｔ0 のタイミン
グで変化すると、ＭＯＰ回路１４が動作し、時刻Ｔ1 の
タイミングで中間出力レベルが出力される。
グで変化すると、ＭＯＰ回路１４が動作し、時刻Ｔ1 の
タイミングで中間出力レベルが出力される。
【００２２】従来では、図６に示すように、ＭＯＰ回路
１４は時刻Ｔ0 からその動作期間ＴDMを経た時刻Ｔ2 の
タイミングでその動作を止めるので、出力データＯ0 〜
Ｏmは論理ハイレベル“Ｈ”に戻ってしまう。この後、
時刻Ｔ0 からアクセスタイムＴACC を経た時刻Ｔ3 のタ
イミングで出力データＯ0 〜Ｏm の出力が開始される。
その結果、ＭＯＰ回路１４の効果は全くなく、データの
読み出し完了はＭＯＰ回路１４がない場合と同じ時刻Ｔ
4 のタイミングとなる。
１４は時刻Ｔ0 からその動作期間ＴDMを経た時刻Ｔ2 の
タイミングでその動作を止めるので、出力データＯ0 〜
Ｏmは論理ハイレベル“Ｈ”に戻ってしまう。この後、
時刻Ｔ0 からアクセスタイムＴACC を経た時刻Ｔ3 のタ
イミングで出力データＯ0 〜Ｏm の出力が開始される。
その結果、ＭＯＰ回路１４の効果は全くなく、データの
読み出し完了はＭＯＰ回路１４がない場合と同じ時刻Ｔ
4 のタイミングとなる。
【００２３】このようにメモリセル１１のアクセスタイ
ムＴACC の遅れによりＭＯＰ回路１４の効果が失われて
いる場合、本実施の形態では、図２に示すように、ＭＯ
Ｐ回路１４の動作期間ＴDMをメモリセル１１のアクセス
タイムＴACC と同程度の動作期間Ｔ´DMに調整する。す
なわち、時刻Ｔ2 を時刻Ｔ3 と同じタイミングとなる時
刻Ｔ´2 に調整する。このために、遅延回路１５を構成
するいくつかの遅延時間制御回路２３中の遅延時間調整
用ヒューズ３２を切断する。
ムＴACC の遅れによりＭＯＰ回路１４の効果が失われて
いる場合、本実施の形態では、図２に示すように、ＭＯ
Ｐ回路１４の動作期間ＴDMをメモリセル１１のアクセス
タイムＴACC と同程度の動作期間Ｔ´DMに調整する。す
なわち、時刻Ｔ2 を時刻Ｔ3 と同じタイミングとなる時
刻Ｔ´2 に調整する。このために、遅延回路１５を構成
するいくつかの遅延時間制御回路２３中の遅延時間調整
用ヒューズ３２を切断する。
【００２４】このようにＭＯＰ回路１４の動作期間をＴ
DMからＴ´DM（Ｔ´DM＝ＴACC ）に調整することによっ
て、本来のＭＯＰ回路１４の効果が生かされ、図２に示
すように、データの読み出しは、時刻Ｔ4 よりも早い時
刻Ｔ´4 のタイミングで完了する。
DMからＴ´DM（Ｔ´DM＝ＴACC ）に調整することによっ
て、本来のＭＯＰ回路１４の効果が生かされ、図２に示
すように、データの読み出しは、時刻Ｔ4 よりも早い時
刻Ｔ´4 のタイミングで完了する。
【００２５】図３を参照して、本発明の第２の実施の形
態による半導体メモリは、遅延回路の構成が相違してい
る点を除いて、図１に示したものと同様の構成を有す
る。したがって、遅延回路に参照符号１５Ａを付してあ
る。
態による半導体メモリは、遅延回路の構成が相違してい
る点を除いて、図１に示したものと同様の構成を有す
る。したがって、遅延回路に参照符号１５Ａを付してあ
る。
【００２６】遅延回路１５Ａは、前段側のインバータ２
１−１とコンデンサ２２との間に遅延時間調整用ヒュー
ズ４１を挿入した点を除いて、図１に示した遅延回路１
５と同様の構成を有する。すなわち、図示の遅延回路１
５Ａは、遅延時間を長くするばかりでなく、短くするこ
とも可能である。
１−１とコンデンサ２２との間に遅延時間調整用ヒュー
ズ４１を挿入した点を除いて、図１に示した遅延回路１
５と同様の構成を有する。すなわち、図示の遅延回路１
５Ａは、遅延時間を長くするばかりでなく、短くするこ
とも可能である。
【００２７】ＭＯＰ回路１４が動作している期間、出力
データＯ0 〜Ｏm は中間出力レベルを保持している。し
たがって、ＭＯＰ回路１４の動作終了タイミングがメモ
リセル１１のアクセスタイムＴACC で規定されるタイミ
ングより著しく遅れると、出力データＯ0 〜Ｏm の読み
出し完了がそれに伴って遅れてしまうことは自明のこと
である。例えば、製造工程の改善によってメモリセル１
１のアクセスタイムＴACC を短縮したとしても、半導体
メモリ全体として読み出し完了タイミングはＭＯＰ回路
１４によって決定されてしまう。これを防止するために
は、ＭＯＰ回路１４の動作期間ＴDMを決める遅延回路１
５Ａの遅延時間を短くして、ＭＯＰ回路１４の動作が早
く完了するようにすれば良い。これを達成するため、遅
延回路１５Ａを構成する遅延時間調整用ヒューズ４１の
いくつかを切断する。
データＯ0 〜Ｏm は中間出力レベルを保持している。し
たがって、ＭＯＰ回路１４の動作終了タイミングがメモ
リセル１１のアクセスタイムＴACC で規定されるタイミ
ングより著しく遅れると、出力データＯ0 〜Ｏm の読み
出し完了がそれに伴って遅れてしまうことは自明のこと
である。例えば、製造工程の改善によってメモリセル１
１のアクセスタイムＴACC を短縮したとしても、半導体
メモリ全体として読み出し完了タイミングはＭＯＰ回路
１４によって決定されてしまう。これを防止するために
は、ＭＯＰ回路１４の動作期間ＴDMを決める遅延回路１
５Ａの遅延時間を短くして、ＭＯＰ回路１４の動作が早
く完了するようにすれば良い。これを達成するため、遅
延回路１５Ａを構成する遅延時間調整用ヒューズ４１の
いくつかを切断する。
【００２８】尚、上述したような遅延回路の遅延時間を
調整する技術は、例えば、特開平２−５４５６５号公報
の（発明の名称「半導体集積回路のタイマ回路」）に開
示されている。しかしながら、この公報に開示されたタ
イマ回路は、制御用のパワーダウン信号のタイミングを
設定するためのオートパワーダウンタイマ（ＡＰＤＴ）
回路に使用されるものであって、本発明のように、ＭＯ
Ｐ回路の動作終了時間を調整して半導体メモリの高速な
読み出しを保証するものとは、適用分野、目的および作
用効果が全く異なる。
調整する技術は、例えば、特開平２−５４５６５号公報
の（発明の名称「半導体集積回路のタイマ回路」）に開
示されている。しかしながら、この公報に開示されたタ
イマ回路は、制御用のパワーダウン信号のタイミングを
設定するためのオートパワーダウンタイマ（ＡＰＤＴ）
回路に使用されるものであって、本発明のように、ＭＯ
Ｐ回路の動作終了時間を調整して半導体メモリの高速な
読み出しを保証するものとは、適用分野、目的および作
用効果が全く異なる。
【００２９】本発明は上述した実施形態に限定せず、本
発明の趣旨を逸脱しない範囲内で種々の変更・変形が可
能である。例えば、上述した実施の形態では、遅延回路
の遅延時間を調整する調整手段としてヒューズを用いて
いるが、ヒューズに限定しないのは勿論である。具体例
として、Ｎ型ＭＯＳトランジスタ３１の代わりにＰＲＰ
Ｍセルを使用し、ＰＲＯＭ書込みを行うことによってト
ランジスタのオン／オフを切り替える方法も考えられ
る。但し、この場合には書込回路等が必要となる。
発明の趣旨を逸脱しない範囲内で種々の変更・変形が可
能である。例えば、上述した実施の形態では、遅延回路
の遅延時間を調整する調整手段としてヒューズを用いて
いるが、ヒューズに限定しないのは勿論である。具体例
として、Ｎ型ＭＯＳトランジスタ３１の代わりにＰＲＰ
Ｍセルを使用し、ＰＲＯＭ書込みを行うことによってト
ランジスタのオン／オフを切り替える方法も考えられ
る。但し、この場合には書込回路等が必要となる。
【００３０】
【発明の効果】以上説明したように本発明では、半導体
基板上に遅延回路の遅延時間を調整する調整手段を設
け、ＭＯＰ回路の動作終了時間を調整することにより、
製造上のメモリセルのバラツキを吸収し、半導体メモリ
の高速な読み出しを保証できるという効果を奏する。
基板上に遅延回路の遅延時間を調整する調整手段を設
け、ＭＯＰ回路の動作終了時間を調整することにより、
製造上のメモリセルのバラツキを吸収し、半導体メモリ
の高速な読み出しを保証できるという効果を奏する。
【図１】本発明の一実施の形態による半導体メモリの構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示した半導体メモリの動作を説明するた
めの出力波形を示す波形図である。
めの出力波形を示す波形図である。
【図３】本発明の他の実施の形態による半導体メモリの
構成を示すブロック図である。
構成を示すブロック図である。
【図４】従来の半導体メモリの構成を示すブロック図で
ある。
ある。
【図５】図４に示す半導体メモリの動作を説明するため
のメモリアクセスのタイムチャートである。
のメモリアクセスのタイムチャートである。
【図６】図４に示す半導体メモリにおいて、メモリセル
のアクセスが遅れた場合の動作を説明するための出力波
形を示す波形図である。
のアクセスが遅れた場合の動作を説明するための出力波
形を示す波形図である。
１１ メモリセル １２ 出力バッファ １３ アドレス遷移検出器（ＡＤＴ） １４ 中間出力レベルプリセット回路（ＭＯＰ回路） １５，１５Ａ 遅延回路 ２１−１ 前段側のインバータ ２１−２ 後段側のインバータ ２２ コンデンサ ２３ 遅延時間制御回路 ３１ Ｎ型ＭＯＳトランジスタ ３２ 遅延時間調整用ヒューズ ３３ コンデンサ ３４ 抵抗器 ４１ 遅延時間調整用ヒューズ
Claims (7)
- 【請求項１】 メモリセルから出力されたデータを中間
出力レベルにプリセットする中間出力レベルプリセット
回路と、該中間出力レベルプリセット回路の動作開始か
ら終了までのタイミングを決定する遅延回路と、を有す
る半導体メモリにおいて、前記遅延回路の遅延時間を調
整する調整手段を半導体基板上に形成してある事を特徴
とする半導体メモリ。 - 【請求項２】 前記調整手段によって、前記遅延時間の
遅延時間を、前記中間出力レベルプリセット回路の動作
期間が前記メモリセルのアクセスタイムと実質的に一致
するように調整する事を特徴とする、請求項１に記載の
半導体メモリ。 - 【請求項３】 前記調整手段がヒューズである、請求項
１又は２に記載の半導体メモリ。 - 【請求項４】 アドレスに応答してデータを出力するメ
モリセルと；該メモリセルから出力されたデータを受
け、出力データを出力する出力バッファと；前記アドレ
スの遷移を検出し、検出信号を出力するアドレス遷移検
出器と；前記検出信号に応答して、前記出力データを中
間出力レベルにプリセットする中間出力レベルプリセッ
ト回路と；前記検出信号に応答して、前記中間出力レベ
ルプリセット回路の動作開始から終了までのタイミング
を決定する遅延回路と；を有する半導体メモリにおい
て、前記遅延回路の遅延時間を調整する調整手段を半導
体基板上に形成してある事を特徴とする半導体メモリ。 - 【請求項５】 前記調整手段によって、前記遅延時間の
遅延時間を、前記中間出力レベルプリセット回路の動作
期間が前記メモリセルのアクセスタイムと実質的に一致
するように調整する事を特徴とする、請求項４に記載の
半導体メモリ。 - 【請求項６】 前記調整手段がヒューズである、請求項
４又は５に記載の半導体メモリ。 - 【請求項７】 遅延回路を有する半導体メモリにおい
て、遅延時間がヒューズ切断により短くする事も長くす
る事も可能である前記遅延回路を有する事を特徴とする
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200050A JPH1050063A (ja) | 1996-07-30 | 1996-07-30 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200050A JPH1050063A (ja) | 1996-07-30 | 1996-07-30 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050063A true JPH1050063A (ja) | 1998-02-20 |
Family
ID=16418001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200050A Pending JPH1050063A (ja) | 1996-07-30 | 1996-07-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003406A (ja) * | 1999-03-01 | 2010-01-07 | Freescale Semiconductor Inc | プログラマブル遅延制御機能を有する集積回路 |
-
1996
- 1996-07-30 JP JP8200050A patent/JPH1050063A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003406A (ja) * | 1999-03-01 | 2010-01-07 | Freescale Semiconductor Inc | プログラマブル遅延制御機能を有する集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990825 |