JP2583362B2 - 集積回路の修正回路 - Google Patents
集積回路の修正回路Info
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- JP2583362B2 JP2583362B2 JP3112896A JP11289691A JP2583362B2 JP 2583362 B2 JP2583362 B2 JP 2583362B2 JP 3112896 A JP3112896 A JP 3112896A JP 11289691 A JP11289691 A JP 11289691A JP 2583362 B2 JP2583362 B2 JP 2583362B2
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- Japan
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- output
- channel mosfet
- circuit
- control signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は集積化された記憶素子に
おいて、欠陥がある記憶素子のセルを修正するに必要と
する修正回路に関し、特に修正回路の不要な電流を遮断
することにより記憶素子の電力消耗を減少させる修正回
路に関する。
おいて、欠陥がある記憶素子のセルを修正するに必要と
する修正回路に関し、特に修正回路の不要な電流を遮断
することにより記憶素子の電力消耗を減少させる修正回
路に関する。
【０００２】記憶素子の設計において、一つのチップ内
に多くの情報を貯蔵させることができる装置の集積化を
伴う収率（Ｙｉｅｌｄ）増大のために欠陥のあるセルを
直すことができる修正回路が必要である。
に多くの情報を貯蔵させることができる装置の集積化を
伴う収率（Ｙｉｅｌｄ）増大のために欠陥のあるセルを
直すことができる修正回路が必要である。
【０００３】
【従来の技術】従来の修正回路は図１に示す通りアドレ
スディコーディング出力がゲートへ入力されるＰチャン
ネルＭＯＳＦＥＴ（Ｐ１乃至Ｐｎ）及び上記Ｐチャンネ
ルＭＯＳＥＦＴ（Ｐ１乃至Ｐｎ）のドレインに連結され
たヒューズ（ＦＰ１乃至ＦＰｎ）が並列に構成され、欠
陥のあるセルを選んで修正する修正回路（１），欠陥の
あるセルのアドレスを発見したとき、上記修正回路を動
作させる主ヒューズ回路（２），上記修正回路（１）に
連結され、上記主ヒューズ回路（２）の出力に従って動
作するＭＯＳＦＥＴ（Ｔ1 ，Ｔ2 ）及び修正回路（１）
の出力端に連結されて出力信号（ＲＥＤＹ）を出力する
インバーター（Ｇ３）で構成されている。
スディコーディング出力がゲートへ入力されるＰチャン
ネルＭＯＳＦＥＴ（Ｐ１乃至Ｐｎ）及び上記Ｐチャンネ
ルＭＯＳＥＦＴ（Ｐ１乃至Ｐｎ）のドレインに連結され
たヒューズ（ＦＰ１乃至ＦＰｎ）が並列に構成され、欠
陥のあるセルを選んで修正する修正回路（１），欠陥の
あるセルのアドレスを発見したとき、上記修正回路を動
作させる主ヒューズ回路（２），上記修正回路（１）に
連結され、上記主ヒューズ回路（２）の出力に従って動
作するＭＯＳＦＥＴ（Ｔ1 ，Ｔ2 ）及び修正回路（１）
の出力端に連結されて出力信号（ＲＥＤＹ）を出力する
インバーター（Ｇ３）で構成されている。
【０００４】
【発明が解決しようとする課題】欠陥のあるセルを修正
するための従来の修正回路の作動は次の通りである。
するための従来の修正回路の作動は次の通りである。
【０００５】欠陥のあるセルのアドレスを発見したと
き、修正回路（１）を動作させる主ヒューズ回路（２）
のヒューズ（Ｆ1 ，Ｆ2 ）を断つ。修正回路（１）のＰ
チャンネルＭＯＳＦＥＴ（Ｐ１乃至Ｐｎ）中から欠陥の
あるセルのアドレスディコーディング出力がゲート入力
へ入るＰチャンネルＭＯＳＦＥＴに連結されたヒューズ
は除き、欠陥のないセルのアドレスディコーディング出
力がゲート入力へ入るＰチャンネルＭＯＳＦＥＴに連結
されたヒューズを断つ。主ヒューズ回路（２）のヒュー
ズ（Ｆ1 ，Ｆ2 ）を断つことにより、主ヒューズ回路
（２）の出力（Ａ）は常にハイ状態になって主ヒューズ
回路（２）の出力（Ａ）をゲート入力とするｎチャンネ
ルＭＯＳＦＥＴ（Ｔ1 ，Ｔ2 ）はオン状態になり、欠陥
のあるセルのアドレスが選ばれるとディコーディング出
力がローからハイになって修正回路（１）の出力（Ｂ）
はローになり、この信号は更にインバーター（Ｇ１４）
を通じて出力をハイにすることにより、欠陥があるセル
を直すようになる。
き、修正回路（１）を動作させる主ヒューズ回路（２）
のヒューズ（Ｆ1 ，Ｆ2 ）を断つ。修正回路（１）のＰ
チャンネルＭＯＳＦＥＴ（Ｐ１乃至Ｐｎ）中から欠陥の
あるセルのアドレスディコーディング出力がゲート入力
へ入るＰチャンネルＭＯＳＦＥＴに連結されたヒューズ
は除き、欠陥のないセルのアドレスディコーディング出
力がゲート入力へ入るＰチャンネルＭＯＳＦＥＴに連結
されたヒューズを断つ。主ヒューズ回路（２）のヒュー
ズ（Ｆ1 ，Ｆ2 ）を断つことにより、主ヒューズ回路
（２）の出力（Ａ）は常にハイ状態になって主ヒューズ
回路（２）の出力（Ａ）をゲート入力とするｎチャンネ
ルＭＯＳＦＥＴ（Ｔ1 ，Ｔ2 ）はオン状態になり、欠陥
のあるセルのアドレスが選ばれるとディコーディング出
力がローからハイになって修正回路（１）の出力（Ｂ）
はローになり、この信号は更にインバーター（Ｇ１４）
を通じて出力をハイにすることにより、欠陥があるセル
を直すようになる。
【０００６】しかし、従来の修正回路は欠陥のないセル
を選んだとき、ディコーディング出力はハイからローに
なってヒューズが断たれないＰチャンネルＭＯＳＦＥＴ
（Ｐ１乃至Ｐｎ）のゲートへ入力されてオン状態を作る
ようになり、常に動作状態にあるｎチャンネルＭＯＳＦ
ＥＴ（Ｔ1 ，Ｔ2 ）を沿って流れる電流の通路を作って
不要な電力消耗を起こす欠点がある。
を選んだとき、ディコーディング出力はハイからローに
なってヒューズが断たれないＰチャンネルＭＯＳＦＥＴ
（Ｐ１乃至Ｐｎ）のゲートへ入力されてオン状態を作る
ようになり、常に動作状態にあるｎチャンネルＭＯＳＦ
ＥＴ（Ｔ1 ，Ｔ2 ）を沿って流れる電流の通路を作って
不要な電力消耗を起こす欠点がある。
【０００７】
【課題を解決するための手段】上記欠点を除去するため
に案出された本発明は、アドレスが遷移するときに発生
する制御信号（ＥＱＹＢ）を使用して集積回路を動作さ
せて欠陥のあるセルを修正した後、欠陥のないセルを選
んだとき、継続的に流れる不要な電流を遮断して電力の
消耗を減少させる修正回路を供するにその目的がある。
に案出された本発明は、アドレスが遷移するときに発生
する制御信号（ＥＱＹＢ）を使用して集積回路を動作さ
せて欠陥のあるセルを修正した後、欠陥のないセルを選
んだとき、継続的に流れる不要な電流を遮断して電力の
消耗を減少させる修正回路を供するにその目的がある。
【０００８】上記目的を達成するために本発明は集積回
路において、欠陥のあるセルを選んで修正する修正手
段，上記修正手段を動作させる主ヒューズ手段，上記修
正手段の出力及び制御信号を入力とするナンドゲート，
上記修正手段の出力端にドレインが連結され、上記ナン
ドゲートの出力をゲート入力とするｎチャンネルＭＯＳ
ＦＥＴ，上記主ヒューズ手段の出力をゲート入力として
上記ｎチャンネルのＭＯＳＦＥＴのソースにドレインが
連結され、ソースが接地されたｎチャンネルＭＯＳＦＥ
Ｔ，及び上記修正回路の出力端に連結されて出力信号を
出力するインバーターで構成されることを特徴とする。
路において、欠陥のあるセルを選んで修正する修正手
段，上記修正手段を動作させる主ヒューズ手段，上記修
正手段の出力及び制御信号を入力とするナンドゲート，
上記修正手段の出力端にドレインが連結され、上記ナン
ドゲートの出力をゲート入力とするｎチャンネルＭＯＳ
ＦＥＴ，上記主ヒューズ手段の出力をゲート入力として
上記ｎチャンネルのＭＯＳＦＥＴのソースにドレインが
連結され、ソースが接地されたｎチャンネルＭＯＳＦＥ
Ｔ，及び上記修正回路の出力端に連結されて出力信号を
出力するインバーターで構成されることを特徴とする。
【０００９】
【実施例】以下、添付した図面を参照して本発明の一実
施例を詳細に説明する。
施例を詳細に説明する。
【００１０】図２は本発明が適用された修正回路の構成
図，図３は図２の各部分の信号波形図であって、（ａ）
は欠陥のある記憶セルを選ぶ場合、（ｂ）は欠陥のない
記憶セルを選ぶ場合を夫々示し、図面において１１は修
正回路，１２は主ヒューズ回路，Ｆ１１，Ｆ１２，ＦＰ
２１乃至ＦＰ２ｎはヒューズ，Ｇ１１とＧ１３はナンド
ゲート，Ｇ１２とＧ１４はインバーター，Ｎ１１乃至Ｎ
１３，Ｐ１４，Ｐ２１乃至Ｐ２ｎ，Ｔ１１，Ｔ１２はＭ
ＯＳＦＥＴを夫々示す。
図，図３は図２の各部分の信号波形図であって、（ａ）
は欠陥のある記憶セルを選ぶ場合、（ｂ）は欠陥のない
記憶セルを選ぶ場合を夫々示し、図面において１１は修
正回路，１２は主ヒューズ回路，Ｆ１１，Ｆ１２，ＦＰ
２１乃至ＦＰ２ｎはヒューズ，Ｇ１１とＧ１３はナンド
ゲート，Ｇ１２とＧ１４はインバーター，Ｎ１１乃至Ｎ
１３，Ｐ１４，Ｐ２１乃至Ｐ２ｎ，Ｔ１１，Ｔ１２はＭ
ＯＳＦＥＴを夫々示す。
【００１１】本発明は図２に示す如く電源（Ｖｃｃ）に
ソースが連結され、アドレスディコーディング出力がゲ
ートへ入力されるＰチャンネルＭＯＳＦＥＴ（Ｐ２１乃
至Ｐ２ｎ）及び上記ＰチャンネルＭＯＳＦＥＴのドレイ
ンに一端が連結され、他端は出力端（Ｄ）に連結された
フェーズ（ＦＰ２１乃至ＦＰ２ｎ）が並列連結されて構
成され、欠陥のあるセルを選んで修正する修正回路（１
１）、ヒューズ（Ｆ１１，Ｆ１２），ＭＯＳＦＥＴ（Ｎ
１１，Ｎ１２）ナンドゲート（Ｇ１１）及びインバータ
ー（Ｇ１２）で構成されて、欠陥のあるセルのアドレス
を発見したとき、欠陥のあるセルを修正するよう上記修
正回路（１１）を作動させるための主ヒューズ回路（１
２），上記修正回路（１１）の出力及びアドレスが遷移
するときに発生する制御信号（ＥＱＹＢ）を入力とする
ナンドゲート（Ｇ１３），上記修正回路（１１）の出力
端にドレインが連結され、上記ナンドゲート（Ｇ１３）
の出力をゲート入力とするｎチャンネルＭＯＳＦＥＴ
（Ｔ１１），上記ｎチャンネルＭＯＳＦＥＴ（Ｔ１１）
のソースにドレインが連結されてソースは接地され、上
記主ヒューズ回路（１２）の出力をゲート入力とするｎ
チャンネルＭＯＳＦＥＴ（Ｔ１２），及び上記ｎチャン
ネルＭＯＳＦＥＴ（Ｔ１１）のドレインに連結されて最
終出力信号（ＲＥＤＹ）を出すインバータ（Ｇ１４）で
構成されている。
ソースが連結され、アドレスディコーディング出力がゲ
ートへ入力されるＰチャンネルＭＯＳＦＥＴ（Ｐ２１乃
至Ｐ２ｎ）及び上記ＰチャンネルＭＯＳＦＥＴのドレイ
ンに一端が連結され、他端は出力端（Ｄ）に連結された
フェーズ（ＦＰ２１乃至ＦＰ２ｎ）が並列連結されて構
成され、欠陥のあるセルを選んで修正する修正回路（１
１）、ヒューズ（Ｆ１１，Ｆ１２），ＭＯＳＦＥＴ（Ｎ
１１，Ｎ１２）ナンドゲート（Ｇ１１）及びインバータ
ー（Ｇ１２）で構成されて、欠陥のあるセルのアドレス
を発見したとき、欠陥のあるセルを修正するよう上記修
正回路（１１）を作動させるための主ヒューズ回路（１
２），上記修正回路（１１）の出力及びアドレスが遷移
するときに発生する制御信号（ＥＱＹＢ）を入力とする
ナンドゲート（Ｇ１３），上記修正回路（１１）の出力
端にドレインが連結され、上記ナンドゲート（Ｇ１３）
の出力をゲート入力とするｎチャンネルＭＯＳＦＥＴ
（Ｔ１１），上記ｎチャンネルＭＯＳＦＥＴ（Ｔ１１）
のソースにドレインが連結されてソースは接地され、上
記主ヒューズ回路（１２）の出力をゲート入力とするｎ
チャンネルＭＯＳＦＥＴ（Ｔ１２），及び上記ｎチャン
ネルＭＯＳＦＥＴ（Ｔ１１）のドレインに連結されて最
終出力信号（ＲＥＤＹ）を出すインバータ（Ｇ１４）で
構成されている。
【００１２】上記本発明は図３の（ａ），（ｂ）を参照
して説明すれば、次の通りである。
して説明すれば、次の通りである。
【００１３】欠陥のあるセルが生じたとき、欠陥のある
セルを修正するために主ヒューズ回路（１２）のヒュー
ズ（Ｆ１１，Ｆ１２）を断った後、アドレスディコーデ
ィング出力がゲート入力へ入って来るＰチャンネルＭＯ
ＳＦＥＴ（Ｐ２１乃至Ｐ２ｎ）中から欠陥のあるセルを
選ぶアドレスディコーディング出力が入力されるＰチャ
ンネルＭＯＳＦＥＴに連結されたヒューズを除き、欠陥
のないセルを選ぶアドレスディコーディング出力が入力
されるＰチャンネルＭＯＳＦＥＴに連結されたヒューズ
を断つ。すると、主ヒューズ（１２）の出力端（Ｃ）は
ハイ状態になって主ヒューズ回路（１２）の出力端
（Ｃ）にゲートが連結されたｎチャンネルＭＯＳＦＥＴ
（Ｔ１２）は動作状態になり、初期状態の修正回路（１
１）の出力（Ｄ）はハイ状態になる。欠陥のあるセルを
選ぶとアドレスディコーディング出力はローからハイに
なり、アドレスが変わる従ってハイからローへ、更にロ
ーからハイへ遷移するパルスを発生する制御信号（ＥＱ
ＹＢ）がナンドゲート（Ｇ１３）の一入力端に入力され
る。即ち、制御信号（ＥＱＹＢ）がハイからローになれ
ば、ナンドゲート（Ｇ１３）の出力がハイになって、ｎ
チャンネルＭＯＳＦＥＴ（Ｔ１１）は動作状態になり、
修正回路（１１）の出力（Ｄ）はロー状態になってナン
ドゲート（Ｇ１３）に戻り、制御信号（ＥＱＹＢ）がハ
イ状態になってもｎチャンネルＭＯＳＦＥＴ（Ｔ１１）
が継続動作状態にあるため、修正回路（１１）の出力
（Ｄ）をローに維持させて出力（ＲＥＤＹ）はハイにな
って欠陥のあるセルを修正するようになる。
セルを修正するために主ヒューズ回路（１２）のヒュー
ズ（Ｆ１１，Ｆ１２）を断った後、アドレスディコーデ
ィング出力がゲート入力へ入って来るＰチャンネルＭＯ
ＳＦＥＴ（Ｐ２１乃至Ｐ２ｎ）中から欠陥のあるセルを
選ぶアドレスディコーディング出力が入力されるＰチャ
ンネルＭＯＳＦＥＴに連結されたヒューズを除き、欠陥
のないセルを選ぶアドレスディコーディング出力が入力
されるＰチャンネルＭＯＳＦＥＴに連結されたヒューズ
を断つ。すると、主ヒューズ（１２）の出力端（Ｃ）は
ハイ状態になって主ヒューズ回路（１２）の出力端
（Ｃ）にゲートが連結されたｎチャンネルＭＯＳＦＥＴ
（Ｔ１２）は動作状態になり、初期状態の修正回路（１
１）の出力（Ｄ）はハイ状態になる。欠陥のあるセルを
選ぶとアドレスディコーディング出力はローからハイに
なり、アドレスが変わる従ってハイからローへ、更にロ
ーからハイへ遷移するパルスを発生する制御信号（ＥＱ
ＹＢ）がナンドゲート（Ｇ１３）の一入力端に入力され
る。即ち、制御信号（ＥＱＹＢ）がハイからローになれ
ば、ナンドゲート（Ｇ１３）の出力がハイになって、ｎ
チャンネルＭＯＳＦＥＴ（Ｔ１１）は動作状態になり、
修正回路（１１）の出力（Ｄ）はロー状態になってナン
ドゲート（Ｇ１３）に戻り、制御信号（ＥＱＹＢ）がハ
イ状態になってもｎチャンネルＭＯＳＦＥＴ（Ｔ１１）
が継続動作状態にあるため、修正回路（１１）の出力
（Ｄ）をローに維持させて出力（ＲＥＤＹ）はハイにな
って欠陥のあるセルを修正するようになる。
【００１４】欠陥のあるセルを修正した後、正常的なセ
ルを選ぶ場合、制御信号（ＥＱＹＢ）が発生し、修正回
路（１１）の断たれないヒューズに付いているＰチャン
ネルＭＯＳＦＥＴ（Ｐ２１乃至Ｐ２ｎ）中からセルが選
ばれないため、ローレベルのアドレスディコーディング
出力が入力されて、修正回路の出力（Ｄ）は常にハイ状
態を維持するようになる。このような修正回路（１１）
の出力（Ｄ）がナンドゲート（Ｇ１３）に入力されるこ
とにより、ナンドゲート（Ｇ１３）の出力は制御信号
（ＥＱＹＢ）によってのみ変化される。ところで、主ヒ
ューズ回路（１２）出力はヒューズ（Ｆ１１，Ｆ１２）
を断つことにより常にハイ状態を維持してｎチャンネル
ＭＯＳＦＥＴ（Ｔ１２）は常に動作状態にあるようにな
り、ｎチャンネルＭＯＳＦＥＴ（Ｔ１１）は制御信号
（ＥＱＹＢ）がロー状態であるときのみ動作するため、
制御信号（ＥＱＹＢ）がロー状態にあるときのみ直列連
結されたｎチャンネルＭＯＳＦＥＴ（Ｔ１１，Ｔ１２）
を通じる電流の通路が生じて電流が流れるようになる。
ルを選ぶ場合、制御信号（ＥＱＹＢ）が発生し、修正回
路（１１）の断たれないヒューズに付いているＰチャン
ネルＭＯＳＦＥＴ（Ｐ２１乃至Ｐ２ｎ）中からセルが選
ばれないため、ローレベルのアドレスディコーディング
出力が入力されて、修正回路の出力（Ｄ）は常にハイ状
態を維持するようになる。このような修正回路（１１）
の出力（Ｄ）がナンドゲート（Ｇ１３）に入力されるこ
とにより、ナンドゲート（Ｇ１３）の出力は制御信号
（ＥＱＹＢ）によってのみ変化される。ところで、主ヒ
ューズ回路（１２）出力はヒューズ（Ｆ１１，Ｆ１２）
を断つことにより常にハイ状態を維持してｎチャンネル
ＭＯＳＦＥＴ（Ｔ１２）は常に動作状態にあるようにな
り、ｎチャンネルＭＯＳＦＥＴ（Ｔ１１）は制御信号
（ＥＱＹＢ）がロー状態であるときのみ動作するため、
制御信号（ＥＱＹＢ）がロー状態にあるときのみ直列連
結されたｎチャンネルＭＯＳＦＥＴ（Ｔ１１，Ｔ１２）
を通じる電流の通路が生じて電流が流れるようになる。
【００１５】
【発明の効果】上記の通り構成されて動作する本発明
は、従来の修正回路と異なってアドレスが遷移する場合
のみ電流が流れるため、電力消耗を減少させうるような
利点があるから、記憶素子の設計において小消費電力を
必要とする修正回路に全般的に適用されることができ
る。
は、従来の修正回路と異なってアドレスが遷移する場合
のみ電流が流れるため、電力消耗を減少させうるような
利点があるから、記憶素子の設計において小消費電力を
必要とする修正回路に全般的に適用されることができ
る。
【図１】従来の修正回路の構成図である。
【図２】本発明が適用された修正回路の構成図である。
【図３】第２図の各部分の信号波形図である。
１１ 修正回路 １２ 主ヒューズ回路 Ｃ，Ｄ 出力端 Ｆ１１，Ｆ１２，ＦＰ２１，ＦＰ２ｎ ヒューズ Ｇ１１，Ｇ１３ ナントゲート Ｇ１２，Ｇ１４ インバーター Ｎ１１〜Ｎ１３，Ｐ１４，Ｐ２１〜Ｐ２ｎ，Ｔ１１，Ｔ
１２ ＭＯＳＦＥＴ
１２ ＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 欠陥のあるセルを選んで修正する修正手
段であって、欠陥のないセルを選んだ場合にハイレベル
を出力する修正手段（１１）と、欠陥のあるセルが生じたときに 上記修正手段（１１）を
動作させる主ヒューズ手段（１２）と、 上記修正手段（１１）の出力とアドレス遷移時に所定時
間ローレベルとなる制御信号（ＥＱＹＢ）とを入力とす
るナンドゲート（Ｇ１３）と、 上記修正手段（１１）の出力端にドレインが連結され、
上記ナンドゲート（Ｇ１３）の出力をゲート入力とする
第１のｎチャンネルＭＯＳＦＥＴ（Ｔ１１）と、 上記主ヒューズ手段（１２）の出力をゲート入力とし、
上記第１のｎチャンネルＭＯＳＦＥＴ（Ｔ１１）のソー
スにドレインが連結され、ソースが接地された第２のｎ
チャンネルＭＯＳＦＥＴ（Ｔ１２）と、 上記修正回路（１１）の出力端に連結されて出力信号
（ＲＥＤＹ）を出力するインバーター（Ｇ１４）とより
なり、 上記ナンドゲート（Ｇ１３）は、上記修正手段（１１）
が欠陥のあるセルを選んだ場合に、制御信号（ＥＱＹ
Ｂ）がローレベルとなるとこれによってハイレベルを出
力して修正手段（１１）の出力をローレベルとし、もっ
て制御信号（ＥＱＹＢ）がハイレベルに戻った後も修正
手段（１１）のローレベル出力によってハイレベル出力
を維持して第１のｎチャンネルＭＯＳＦＥＴを動作状態
に維持させ、もって修正手段（１１）の出力をローレベ
ルに維持させることによってインバーター（Ｇ１４）の
出力（ＲＥＤＹ）をハイレベルに維持させ、上記修正手
段（１１）が欠陥のないセルを選んだ場合に、修正手段
（１１）からのハイレベル出力によって制御信号（ＥＱ
ＹＢ）がローレベルとなる上記所定時間以外の間にロー
レベルを出力して上記第１のｎチャンネルＭＯＳＦＥＴ
（Ｔ１１）を非動作状態とし、もって上記第１及び第２
のｎチャンネルＭＯＳＦＥＴ（Ｔ１１，Ｔ１２）を通っ
て接地へ流れる電流を遮断する ことを特徴とする集積回
路の修正回路。 - 【請求項２】 上記制御信号（ＥＱＹＢ）はアドレス信
号の変化に従って遷移して、一定時間経過後再び元のレ
ベル状態に遷移されることを特徴とする請求項１記載の
集積回路の修正回路。 - 【請求項３】 上記修正手段（１１）は電源（Ｖｃｃ）
にソースが連結され、アドレスディコーディング出力が
ゲートに入力されるＰチャンネルＭＯＳＦＥＴ（Ｐ２１
乃至Ｐ２ｎ）、及び上記ＰチャンネルＭＯＳＦＥＴ（Ｐ
２１乃至Ｐ２ｎ）のドレインに一端が連結され、他端は
出力端に連結されたヒューズ（ＦＰ２１乃至ＦＰ２ｎ）
が並列連結されて構成されることを特徴とする請求項１
記載の集積回路の修正回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900007169A KR930004179B1 (ko) | 1990-05-18 | 1990-05-18 | 집적회로의 수정(repair) 회로 |
| KR7169/1990 | 1990-05-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04228197A JPH04228197A (ja) | 1992-08-18 |
| JP2583362B2 true JP2583362B2 (ja) | 1997-02-19 |
Family
ID=19299165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112896A Expired - Lifetime JP2583362B2 (ja) | 1990-05-18 | 1991-05-17 | 集積回路の修正回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5260907A (ja) |
| JP (1) | JP2583362B2 (ja) |
| KR (1) | KR930004179B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5384727A (en) * | 1993-11-08 | 1995-01-24 | Advanced Micro Devices, Inc. | Fuse trimming in plastic package devices |
| KR0172844B1 (ko) * | 1995-12-11 | 1999-03-30 | 문정환 | 반도체 메모리 소자의 리페어 회로 |
| JP2001210092A (ja) * | 2000-01-24 | 2001-08-03 | Nec Corp | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
| US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
| JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
| JPH02177087A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシーデコーダ |
| JP2999477B2 (ja) * | 1989-01-19 | 2000-01-17 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
| JP2575919B2 (ja) * | 1990-03-22 | 1997-01-29 | 株式会社東芝 | 半導体記憶装置の冗長回路 |
| US5140554A (en) * | 1990-08-30 | 1992-08-18 | Texas Instruments Incorporated | Integrated circuit fuse-link tester and test method |
-
1990
- 1990-05-18 KR KR1019900007169A patent/KR930004179B1/ko not_active IP Right Cessation
-
1991
- 1991-05-16 US US07/701,527 patent/US5260907A/en not_active Expired - Lifetime
- 1991-05-17 JP JP3112896A patent/JP2583362B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5260907A (en) | 1993-11-09 |
| KR930004179B1 (ko) | 1993-05-21 |
| JPH04228197A (ja) | 1992-08-18 |
| KR910020741A (ko) | 1991-12-20 |
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