KR100191369B1 - 퓨즈형 롤 콜 회로를 내장한 반도체 장치 - Google Patents

퓨즈형 롤 콜 회로를 내장한 반도체 장치 Download PDF

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Abstract

롤 콜 회로(7-A, 7-B)는 전원 단자(VDD)와 접지 전원 단자(GND) 사이에 연결된 퓨즈(71')와 스위칭 소자(72, 72')의 직렬 배열을 이루고 있다. 스위칭 소자는 내부 테스트 신호 (T)에 의해 제어된다.

Description

퓨즈형 롤 콜(roll call) 회로를 내장한 반도체 장치
제1도는 종래의 반도체 메모리 장치를 도시하는 블록 회로도.
제2도는 제1 종래의 롤 콜 회로를 도시하는 회로도.
제3도는 제2 종래의 롤 콜 회로를 도시하는 회로도.
제4도는 제3 종래의 롤 콜 회로를 도시하는 회로도.
제5도는 본 발명에 따른 롤 콜 회로의 제1 실시예를 도시하는 회로도.
제6도는 제5도 회로의 변형을 도시하는 회로도.
제7도는 본 발명에 따른 롤 콜 회로의 제2 실시예를 도시하는 회로도.
제8도는 제7도 회로의 변형을 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 정상 메모리 콜 어레이 2 : 용장 메모리 콜 어레이
3 : 정상 칼럼 디코더 4 : 용장 칼럼 디코더
5 : 칼럼 어드레스 버퍼 6 : 내부 테스트 신호 발생 회로
7 : 롤 콜 회로 8 : 전류계
61 : 퓨즈 62 : N-채널 MOS 트랜지스터
63 : 인버터 71 : P-채널 MOS 트랜지스터
72 : N-채널 MOS 트랜지스터
[본 발명의 배경]
[본 발명의 분야]
본 발명은 반도체 장치에 관한 것이며, 특히 내부 테스트 신호를 검출하는 롤 콜 회로의 개선에 관한 것이다.
[관련 기술의 설명]
정상 메모리 콜 및 용장 메모리 콜을 내장한 반도체 메모리 장치는 정상 메모리 콜을 선택하는 정상 디코더 뿐만 아니라 용장 메모리 콜을 선택하는 용장 디코더가 제공된다. 즉 정상 메모리 콜에서 메모리 콜이 발견되면 그러한 결함 메모리 어드레스의 어드레스가(하기에 결함 어드레스라 포기함) 용장 디코더에 기록된다. 그 결과로서 그러한 결함 어드레스가 용장 디코더에 의해 수신될 때 용장 디코더는 정상 디코더를 비활동화 시키고 그 대신에 용장 메모리 콜을 선택하여 결함 메모리 콜을 용장 메모리 콜과 대체한다. 따라서, 결함 메모리 콜의 문제점이 완화된다.
용장 디코더는 보통 멀티-비트 퓨즈-형 프로그램 가능 판독 전용 메모리(PROM)로 구성된다. 따라서 용장 디코더로의 결함 어드레스의 기록은 레이저 트리밍 또는 그와 유사한 것들로 인해 실행된다.
상술한 반도체 장치에서 용장 디코더가 확실하게 트리밍 되었는지의 여부를 표시하는 정보는 반드시 반도체 장치의 외부로부터 판독되어야 한다. 이러한 필요조건을 만족시키기 위해 종래 기술에서는 위에서 언급한 정보를 발생시키는 내부 테스트 신호 발생 회로와 이러한 정보가 제어되는 롤 콜 회로가 제공된다. 내부 테스트 신호 발생 회로는 보통 용장 디코더의 트리밍과 동시에 트리밍되는 원비트 퓨즈형 PROM 으로 구성된다. 또한 내부 테스트 신호 발생 회로가 트리밍될 때 완전 전류가 롤 콜 회로를 통해 흐른다. 따라서 용장 디코더가 트리밍 되었는지의 여부는 관통 전류가 외부로부터 검출되는지의 여부에 따라 다르다.
제1 종래의 롤 콜 회로는 P-채널 MOS 트랜지스터에 의해 형성된 로드 및 N-채널 MOS 트랜지스터에 의해 형성된 스위칭 소자를 구비한다. 로드 및 스위치 소자는 전원 공급 단자 및 접지 전압 단자 사이에 직렬로 접속된다. 스위칭 소자는 내부 테스트 신호 발생 회로의 신호에 따라 온.오프된다. 이것은 나중에 상세히 설명한다.
상술한 제1 종래의 롤 콜 회로는 내부 테스트 신호가 하이일 때, 관통 전류가 항상 롤 콜을 통해 흐르며, 그러므로써 전력 손실이 증가한다.
전력 손실을 줄이기 위해 제2 종래의 롤 콜 회로에는 제1 종래의 롤 콜 회로(JP-A-2-146 197을 보시오)의 전류 경로내에 다른 스위칭 소자가 부가된다. 또한 제3 종래의 롤 콜 회로에는 다른 스위칭 소자가 내부 테스트 신호 발생 회로와 제1 종래 롤 콜회로(JP-A-3-58398를 보시오) 사이에 부가된다. 전력이 공급된 후 최초 상태에서만 부가적인 스위칭 소자가 가동되며 따라서 전력 손실이 줄어든다. 이것은 후에 상세히 설명된다.
그러나 상술한 종래 기술의 제2 및 제3 롤 콜 회로에서는 로드가 관통 전류를 방해하기 때문에 전류가 증가할 수 없어 관통 전류가 흐르는지의 여부를 결정하기 어렵다. 또한 최초 상태의 비정상적 관통 전류가 본래부터 사용자와 아무런 관련이 없어도 사용자는 종종 이러한 전류에 대해 불평을 하는데 그것은 그 이유가 알려지지 않기 때문이다.
[본 발명의 요약]
본 발명의 목적은 반도체 장치의 롤 콜 회로의 관통 전류를 증가시키는 것이다.
다른 목적은 반도체 장치가 조립된 후 관통 전류를 턴 오프(turn off)할 수 있는 롤 콜 회로를 구비하는 반도체 장치를 제공하는 것이다.
본 발명에 따르면 롤 콜 회로는 전원 공급 단자 및 접지 전압 단자 사이에 접속된 퓨즈와 스위칭 소자와의 직렬 배열을 이루고 있다. 스위칭 소자는 내부 테스트 신호에 의해 제어된다.
퓨즈의 저항값을 작게 할 수 있기 때문에 관통 전류는 증가될 수 있다. 또한 조립된 상태에서 퓨즈가 트리밍된 후 관통 전류를 롤 콜 회로를 통해 절대로 흐르지 않는다.
본 발명은 하기에 기재된 바와 같은 설명으로부터 종래 기술과 비교하여 첨부된 도면을 참조하므로써 더욱 명확해진다.
[양호한 실시예의 설명]
양호한 실시예를 설명하기 전에 종래 기술의 롤 콜 회로를 제1도, 제2도, 제3도, 제4도와 관련하여 설명한다.
종래의 반도체 메모리 장치를 도시하는 제1도에서 참조번호(1)는 정상 메모리 콜 어레이를 지정하고 (2)는 하나 이상의 용장 메모리 콜 칼럼과 같은 용장 메모리 콜 어레이를 지정한다. 정상 메모리 콜 어레이(1)의 메모리 콜 칼럼을 정상 칼럼 디코더(3)에 의해 선택되며 한 용장 메모리 콜 칼럼은 용장 칼럼 디코더(4)에 의해 선택된다. 정상 칼럼 디코더(3)와 용장 칼럼 디코더(4)는 칼럼 어드레스 버퍼(5)로부터 어드레스 신호를 수신한다.
하나 이상의 용장 메모리 콜 로우(row)와 같은 용장 메모리 콜 어레이, 정상 로우 디코더, 용장 로우 디코더, 로우 어드레스 버퍼는 용장 메모리 콜 어레이(2), 정상 칼럼 디코더(3), 용장 칼럼 디코더(4), 칼럼 어드레스 버퍼(5) 각각과 유사하지만 간결한 설명을 위해 도시되지는 않는다.
용장 칼럼 디코더(4)는 멀티 비트 퓨즈형 PROM 으로 구성되며 결함 어드레스는 레이저 트리밍에 의해 용장 칼럼 디코더(4)에 기록된다. 이러한 경우 레이저 트리밍은 원비트 퓨즈형 PROM 으로 구성되는 내부 테스트 신호 발생 회로(6)에 동시에 실행된다.
그 결과, 용장 칼럼 디코더(4)가 칼럼 어드레스 버퍼 (5)로부터 결함 어드레스를 수신할 때 용장 칼럼 디코더(4)는 정상 칼럼 디코더(3)를 비활동화시키고 그 대신에 용장 메모리 콜 어레이(2)의 한 용장 메모리 칼럼을 선택한다.
내부 테스트 신호 발생 회로(6)는 롤 콜 회로(7)에 접속된다. 내부 테스트 신호발생 회로(6)로부터의 내부 테스트 신호(T)에 따라 관통 전류(I)는 롤 콜 회로(7)를 통해 흐른다. 그러한 관통 전류(I)는 장치의 외부에 위치한 전류계(8)에 의해 검출된다. 예를 들어 웨이퍼 상태에서 전류계(8)는 그것의 패드에 프로브를 둠으로써 그 장치에 접속된다.
내부 테스트 신호 발생 회로에 접속된 제1 종래 롤 콜 회로를 도시하는 제2도에서 내부 테스트 신호 발생 회로(6)는 전원 공급 단자 VDD와 접지 전압 단자 GND 사이에 직렬로 접속된 퓨즈(61)와 N-채널 MOS 트랜지스터(62)를 구비한다. 또한 트랜지스터(62)의 드레인 전압은 내부 테스트 신호(T)를 발생시키는 인버터(63)에 의해 트랜지스터(62)의 게이트에 피드백된다. 따라서 퓨즈(61)가 녹지 않으면 내부 테스트 신호 (T)는 로우(low)(=GND)이다. 역으로 퓨즈(61)가 녹으면 내부 테스트 신호(T)는 하이(=VDD)이다.
또한 제2도에서 롤 콜 회로(7)는 로드 역할을 하는 P-채널 MOS 트랜지스터(71)와 전원 공급 단자 VDD와 접지 전압 단자 GND 사이에 직렬로 접속된 N-채널 MOS 트랜지스터를 구비한다. 따라서 내부 테스트 신호(T)가 로우이면 트랜지스터 (72)는 턴 오프되어 관통 전류가 흐르지 않는다. 역으로 내부 테스트 신호(T)가 하이이면 트랜지스터(72)는 턴 온되어 관통 전류(I)가 트랜지스터(71,72)를 통해 흐른다.
그러나 제2도의 롤 콜 회로(7)에서 내부 테스트 신호(T)가 하이이면, 관통 전류(I)는 항상 트랜지스터(71, 72)를 통해 흐르고 그것은 전력 손실을 증가시킨다.
내부 테스트 신호발생 회로에 접속된 제2 종래 롤 콜 회로를 도시하는 제3 도에서 (JP-A-2-146197을 보시오)롤 콜 회로(7)는 제2도의 롤 콜 회로(7)의 소자에 부가하여 N-채널 MOS 트랜지스터(73)를 구비한다. 트랜지스터(73)는 초기화된 상태 및 어드레스 천이 상태에서 발생된 신호(S1)에 의해 제어된다. 따라서 내부 테스트 신호(T)가 하이이면, 관통 전류(I)는 단시간의 주기 동안만 트랜지스터(71,72,73)를 통해 흐르고 그러므로써 전력 손실을 감소시킨다.
그러나, 제3도 및 제4도에서 P-채널 MOS 트랜지스터(71)는 관통 전류(I)를 억제하므로 관통 전류(I)는 증가할 수 없어 관통 전류(I)가 흐르는지의 여부를 결정하기 어렵다. 또한 초기 상태의 비정상 관통 전류가 본래부터 사용자와 아무런 상관이 없어도 사용자는 종종 이러한 전류에 대해 불평을 하는데 그것은 그 이유가 알려지지 않기 때문이다.
본 발명의 제1 실시예를 도시하는 제5도에서 롤 콜 회로(7-A)는 제2도의 P-채널 MOS 트랜지스터(71) 대신에 퓨즈(71)를 구비한다.
상기 퓨즈(71')가 녹지 않고 상기 내부 테스트 신호(T)가 하이일 때, 관통 전류(I)는 상기 롤 콜 회로(7-A)를 통해 흐른다. 예를 들면, 상기 관통 전류(I)는 트랜지스터(72)의 크기에 따라 약 5mA 정도이다. 다른 한편, 상기 퓨즈(71')가 녹거나 상기 내부 테스트 신호(T)가 로우일 때, 관통 전류(I)는 흐르지 않는다.
제5도의 회로를 변형한 것을 도시하는 제6도에 있어서, 제5도의 내부 테스트 신호 발생 회로(6')로 변형되었다. 내부 테스트 신호 발생회로(6')는 접지 전압 단자(GND)와 전원 단자(VDD) 사이에 직렬로 연결된 한 개의 퓨즈(61')와 한 개의 P 채널 MOS 트랜지스터(62')를 포함한다. 상기 트랜지스터(62')의 드레인 전압 역시 인버터(63')에 의해 게이트에 피드 백 된다. 인버터(63')의 입력은 내부 테스트 신호(T)를 발생시키도록 한다. 그러므로, 상기 퓨즈(61')가 녹지 않는다면, 내부 테스트 신호(T)는 로우 상태(=GND)가 된다. 역으로, 퓨즈(61')가 녹는다면, 내부 테스트 신호(T)는 하이 상태(=VDD)가 된다. 이와 같이, 내부 테스트 신호 발생 회로(6')는 제5도의 내부 테스트 신호 발생 회로(6)에서와 동일한 내부 테스트 신호(T)를 발생시킨다.
본 발명의 제2 실시예를 도시하는 제7도에 있어서, 롤 콜 회로(7-B)는 제5도의 N 채널 MOS 트랜지스터(72) 대신에 P 채널 MOS 트랜지스터(72')를 포함한다. 상기 퓨즈(71') 역시 접지 전압 단자(GND)에 연결되고, 트랜지스터(72')는 전원 단자(VDD)에 연결된다. 이 경우에 있어서, 내부 테스트 신호(T)는 내부 테스트 신호발생회로(6)의 인버터(63)의 입력으로부터 발생된다.
퓨즈(71')가 녹지 않고 내부 테스트 신호(T)가 낮으면, 관통 전류(I)는 롤 콜 회로(7-B)를 통해 흐른다. 예를 들어, 이 경우에 있어서, 상기 관통 전류(I)는 역시 트랜지스터(72')의 크기에 따라서 5mA 정도이다. 다른 한편, 퓨즈(71')가 녹거나 내부 테스트 신호(T)가 하이일 때, 관통 전류(I)는 흐르지 않는다.
제7도 회로의 변형을 도시하는 제8도에 있어서, 제7도의 내부 테스트 신호 발생 회로(6)는 제6도에서와 동일한 방법으로 내부 테스트 신호 발생 회로(6')로 변형된다. 이 경우에 있어서, 내부 테스트 신호(T)는 인버터(63')의 출력으로부터 생성된다. 따라서, 퓨즈(61')가 녹지 않으면, 내부 테스트 신호(T)는 하이 상태(=VDD)가 된다. 역으로, 퓨즈(61')가 녹으면, 내부 테스트 신호(T)MS 로우상태(=GND)가 된다. 이와 같이, 내부 테스트 신호발생 회로(6')는 제7도의 내부 테스트 신호 발생 회로(6)에서와 같은 동일한 내부 테스트 신호(T)를 발생시킨다.
제5도, 제6도, 제7도 및 제8도에 있어서, 퓨즈 (71 및 71')은 웨이퍼 상태에서는 녹지 않는다. 롤 콜 테스트를 포함한 테스트가 장치상에 수행된 후 퓨즈(71 및 71')는 레이저에 의해 녹혀진다. 따라서 관통 전류는 조립된 상태의 장치를 통해서는 거의 흐르지 않는다.
상기와 같이, 본 발명에 따라서 롤 콜 회로의 퓨즈의 저항값을 줄일 수 있기 때문에, 관통 전류는 증가될 수 있고, 이는 관통 전류가 흐르는지 않흐르는지의 판단을 쉽게 한다. 또한, 조립된 상태에서, 롤 콜 회로의 퓨즈가 제거된 후에는, 관통 전류는 결코 롤 콜 회로를 통해 흐르지 않게 된다. 따라서 사용자는 비정상적인 전류에 대해 불평하지는 않을 것이다.

Claims (9)

  1. 반도체 장치에 있어서, 제1 전원 전압(VDD)를 수신하기 위한 제1 전원단자와, 상기 제1 전원 전압보다 낮은 제2 전원 전압(GND)을 수신하기 위한 제2 전원 단자와, 내부 테스트 신호(T)를 발생시키기 위한 내부 테스트 신호 발생 회로(6,6')와, 상기 내부 테스트 신호발생 회로, 상기 제1 전원 단자 및 상기 제2 전원 단자에 연결된 롤 콜 회로(7-A, 7-B)와, 상기 제1 전원 단자와 상기 제2 전원 단자 사이의 제1 퓨즈(71,71')와 상기 내부 테스트 신호에 따라서 온 및 오프가 되는 제1 스위칭 소자의 직렬 배열을 갖는 상기 롤 콜 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 스위칭 소자는 상기 제2 전원 단자에 연결된 제1 의 N 채널 MOS 트랜지스터(72)를 포함하며, 상기 제1 퓨즈는 상기 제1 전원 단자에 연결되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 내부 신호발생 회로는 상기 제1 전원 단자에 연결된 제2 퓨즈(61)와, 상기 제2 퓨즈에 연결된 드레인, 상기 제2 전원 단자에 연결된 소스, 및 게이트를 갖는 제2 의 N 채널 MOS 트랜지스터(62)와, 상기 제2의 N 채널 MOS 트랜지스터의 드레인에 연결된 입력과, 상기 제2의 N 채널 MOS 트랜지스터의 게이트 및 상기 롤 콜 회로에 연결된 출력을 갖는 인버터(63)를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 내부 신호 발생 회로는 상기 제2 전원 단자에 연결된 제2 퓨즈(61)와, 상기 제2퓨즈에 연결된 드레인, 상기 제1 전원 단자에 연결된 소스, 및 게이트를 갖는 P 채널 MOS 트랜지스터 (62')와, 상기 P 채널 MOS 트랜지스터의 드레인에 연결된 입력 및 상기 P 채널 MOS 트랜지스터의 게이트에 연결되는 출력을 갖고, 자체의 입력이 상기 롤 콜 회로에 연결된 인버터(63)를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 제1 스위칭 소자는 상기 제1 전원 단자에 연결된 제1 의 P 채널 MOS 트랜지스터(72')를 포함하며, 상기 제1 퓨즈는 상기 제2 전원 단자에 연결되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 내부 신호 발생 회로는 상기 제1 전원 단자에 연결된 제2 퓨즈(61)와, 상기 제2퓨즈에 연결된 드레인, 상기 제2 전원 단자에 연결된 소스, 및 게이트를 갖는 N 채널 MOS 트랜지스터(62)와, 상기 N 채널 MOS 트랜지스터의 드레인에 연결된 입력 및 상기 N 채널 MOS 트랜지스터의 게이트에 연결된 출력을 갖고, 자체의 입력이 상기 롤 콜 회로에 연결되는 인버터(63)를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 내부 신호발생 회로는 상기 제2 전원 단자에 연결된 제2 퓨즈(61)와, 상기 제2퓨즈에 연결된 드레인, 상기 제1 전원 단자에 연결된 소스, 및 게이트를 갖는 제2의 P 채널 MOS 트랜지스터(62')와, 상기 제2의 P 채널 MOS 트랜지스터의 드레인에 연결된 입력, 및 상기 제2의 P 채널 MOS 트랜지스터의 게이트 및 상기 롤 콜 회로에 연결된 출력을 갖는 인버터(63')를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 정상 메모리 콜 어레이(1)과, 용장 메모리 콜 어레이(2)과, 상기 정상 콜 어레이에 연결되어 상기 정상 콜 어레이로부터 메모리 롤을 선택하는 정상 디코더(3)와, 상기 용장 메모리 콜 어레이와 상기 정상 디코더에 연결되어 상기 용장 메모리 콜 어레이로부터 메모리 콜을 선택하며, 멀티-비트 퓨즈형의 PROM을 포함하는 용장 디코더(4)와, 상기 정상 디코더와 상기 용장 디코더에 연결된 어드레스 버퍼(5)를 더 포함하고, 상기 용장 디코더는 상기 어드레스 버퍼의 어드레스가 상기 용장 디코더에 기록된 특정 어드레스와 일치할 때, 상기 용장 메모리 콜 어레이로부터 메모리 콜을 선택하고 상기 정상 디코더를 비활성화시키며, 상기 내부 테스트 신호 발생 회로는 상기 특정 어드레스가 상기 용장 디코더에 기록될 때 제거되는 원-비트 퓨즈형의 PROM을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 퓨즈는 상기 반도체 장치가 조립될 때 제거되는 것을 특징으로 하는 반도체 장치.
KR1019960002556A 1995-01-31 1996-01-31 퓨즈형 롤 콜 회로를 내장한 반도체 장치 KR100191369B1 (ko)

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