JPH03248400A - 冗長回路を有するメモリのロールコール回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自回路が選択され、かつチップセレクト信号が
アクティブにされると、電源から所定の電流を通過させ
る、冗長回路を有するメモリのロールコール回路に関す
る。

〔従来の技術〕

近年、半導体メモリの大容量化に伴ない冗長回路技術が
導入されるようになった。

冗長回路とは正規のメモリアレイに対し予備の列あるい
は行のメモリセルを付加し、これを選択するための予備
デコーダを設けておくものである。正規メモリセルアレ
イ内に不良列あるいは不良行あるいは不良ビットが存在
する場合、適当な手段により前記予備デコーダに不良列
あるいは不良行あるいは不良ビットに対応するアドレス
をプログラムすることにより、不良列あるいは不良行あ
るいは不良ビットを予備列あるいは予備行に置換し不良
チップを救済することが可能となる。

冗長回路を有するメモリではメモリの評価や試験の際、
メモリの救済情報つまり冗長回路の使用の有無や正規メ
モリセルアレイ内のｔ備メモリセルアレイへの置換アド
レスを知る必要がでてくる。そこで、メモリチップ内に
特別な回路を設けておき、その回路によりメモリの救済
情報を得る方法としてロールコール回路が採用された。

第２図はこの種のロールコール回路の従来例を示す回路
図である。

ロールコール回路１１はＰ型ＭＯＳトランジスタＱ＋　
、Ｑ２　　（以降、トランジスタＱｌ、Ｑ２と記す）と
、Ｎ型ＭＯＳトランジスタＱ４　（以降、トランジスタ
Ｑ４と記す）とからなり、ロールコール回路１２はＰ型
ＭＯＳトランジスタＱ５．Ｑ。

（以降、トランジスタＱ５．Ｑ６と記す）と、Ｎ型ＭＯ
ＳトランジスタＱ１１　　（以降、トランジスタＱ８と
記す）とからなっている。冗長回路イネーブルプログラ
ム回路３は、フユーズＦ、インバータＩ、トランジスタ
Ｑからなっており、設定信号ＲＥを出力している。予備
デコーダ４は所定のアドレスが指定されると信号ＲＤを
ハイレベル（以降、“Ｈ”レベルと記す）にする。ナン
ド回路５は信号ＲＥ、ＲＤのナンドをとり、この結果を
インバータ６が論理反転してロールコール回路１２のト
ランジスタＱ８のゲートに出力する。

この従来例において、信号Ｃ５′はチップセレクト信号
Ｃ３の同相信号で、メモリ選択時にロウレベル（以降、
”Ｌ”レベルと記す）、非選択時に“Ｈ”レベルとなる
。冗長回路イネーブルプログラム回路３の出力ＲＥは冗
長回路使用の場合“Ｈ”レベル、使用しない場合“Ｌ”
レベルに設定される。冗長回路を使用する場合はヒユー
ズＦをレーザー光線照射等の方法で切断し、信号ＲＥを
“Ｈ”レベルに設定する。使用しない場合はヒユーズＦ
を切断せず信号ＲＥを“Ｌ”レベルに設定する。予備デ
コーダには適当な手段で置換アドレスをプログラムして
おく。

次に第２図の従来例の動作について説明する。

まずロールコール回路１１について説明する。

チップ選択時の場合、トランジスタＱ＋はゲートが接地
されているので常にオンしている。また信号Ｃ５′は“
Ｌ”レベルであるからトランジスタＱ２もオンしている
。冗長回路を使用しているメモリの場合、信号ＲＥは“
Ｈ”レベルに設定されているのでトランジスタＱ４はオ
ンする。トランジスタＱ、、Ｑ２．Ｑ４すべでオンする
のでロールコール回路１１に電源からアースへ電流が流
れる。冗長回路を使用していないメモリの場合、信号Ｒ
Ｅは“Ｌ”レベルに設定されているのでトランジスタＱ
４はオフする。このためロールコール回路１１には電流
は流れない。冗長回路を使用しているメモリは使用して
いないメモリに比へてこの電流分だけ動作時の電源電流
が大きい。すなわち動作時の電源電流を調べることによ
り冗長回路の使用の有無を調べることができる。また、
チップ非選択時、信号Ｃ３′は゛Ｈ°ルベルであるので
トランジスタＱ２はオフし、冗長回路の使用の有無にか
かわらずロールコール回路１１には電流は流れない。

次にロールコール回路１２について説明する。

チップ選択時の場合、トランジスタＱ５はゲートが接地
されているので常にオンしている。また、信号Ｃ３′は
′Ｌ”レベルであるからトランジスタＱ６もオンしてい
る。冗長回路使用のメモリにおいて、置換アドレス選択
時、信号ＲＤは”Ｈ”レベルとなる。信号ＲＥは゛Ｈ°
°レベルであるので信号ＲＤ’はＨ”レベルとなりトラ
ンジスタＱ８がオンする。トランジスタＱｓ。

Ｑ６．Ｑｓすべてオンするのでロールコール回路１２に
は電源からアースへ電流が流れる。他のアドレス選択時
は信号ＲＤは“し”レベルとなり、信号ＲＤ’はＬ”レ
ベルとなるのでトランジスタＱ８はオフし、ロールコー
ル回路１２には電流は流れない。冗長回路を使用してい
るメモリにおいて、置換アドレス選択時は他のアドレス
選択時に比べてこの電流分だけ電源電流が大きい。すな
わち各アドレス選択時の電源電流を調べることにより置
換アドレスを調べることができる。チップ非選択時はロ
ールコール回路１１と同様に、選択アドレスにかかわら
ずロールコール回路Ｉ２には電流は流れない。

以上説明したように、ロールコール回路１１とロールコ
ール回路１２を設けることによりメモリの動作時の電源
電流及び各アドレス選択時の電源電流を調べることによ
りロールコール回路による電流の増分から冗長回路の使
用の有無及び置換アドレスの情報を得ることができる。

またチップ非選択時は冗長回路の使用の有無、選択アド
レスにかかわらずロールコール回路には電流は流れない
ため、チップ非選択時の電源電流はロールコール回路を
設けていないメモリと同等である。

〔発明が解決しようとする課題〕

上述した従来のロールコール回路】１は、冗長回路を使
用しているメモリの場合、メモリの動作時常にロールコ
ール回路１１に電流か流れるためメモリの動作電源電流
の特性を悪化させるという欠点があり、また、ロールコ
ール回路１２も置換アドレス選択時の動作電源電流を増
大させるためメモリの動作電源電流の特性を悪化させる
という欠点がある。

本発明は上記欠点に鑑み、メモリの動作電源電流の特性
を悪化させないようにロールコール回路に電流を流すこ
とが可能なロールコール回路を提供することを目的とす
る。

〔課題を解決するための手段〕

本発明の冗長回路を有するメモリのロールコール回路は
、書き込み読み出し制御信号がメモリの消費電流の少い
方の論理レベルになった際にのみ電流の通過を可能とさ
せるスイッチング素子を有する。

〔作用〕

ロールコールが選択され、チップセレクト信号がアクテ
ィブになり、かつ書き込み読み出し制御信号がメモリの
消費電流の少い方側になった時のみ、スイッチング素子
がロールコール回路に電流を流させる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のロールコール回路の一実施例を示す回
路図である。

本実施例のロールコール回路１．２は第２図の従来例の
ロールコール回路１１．１２にそれぞれＰ型ＭＯＳトラ
ンジスタＱ３．Ｑ７を付加したものである。したがって
、冗長回路イネーブルプログラム回路３およびその出力
信号ＲＥとヒユーズＦ、チップセレクト信号Ｃ５とその
同相信号Ｃ５′は従来例と同様である。ＷＥはメモリの
書き込み、読み出しを制御する信号て、Ｗ′はその同相
、Ｗ′はその逆相信号であり、書き込み動作の時ＷＥは
“Ｌ”レベル、読み出し動作の時ＷＥは“Ｈ”レベルで
ある。

次に本実施例のロールコール回路１の動作について説明
する。たたし、動作時の電源電流は回路形式等により読
み出し動作時の方が書き込み動作時よりも大きいとする
。つまりこのメモリの動作時の電源電流特性は読み出し
動作時の電源電流て決まっているとする。

まず、チップ選択時の場合、トランジスタＱ＋はゲート
が接地されているので常にオンしている。信号Ｃ５′は
“し”レベルであるのでトランジスタＱ２もオンしてい
る。冗長回路を使用しているメモリの場合、信号ＲＥは
“Ｈ”レベルに設定されているのでトランジスタＱ４は
オンしている。書き込み動作の時Ｗ′は°Ｌ”レベルと
なりトランジスタＱ３がオンする。この時ロールコール
回路１には、トランジスタＱ１〜Ｑ４がすべてオンする
ので、電源からアースへ電流が流れる。

読み出し動作の時Ｗ′は“Ｈ”レベルとなりトランジス
タＱ３はオフするためロールコール回路１には電流は流
れない、冗長回路を使用していないメモリの場合、信号
ＲＥは“Ｌ”レベルに設定されるのでトランジスタＱ４
はオフしている。このためロールコール回路１には電流
は流れない。つまり冗長回路を使用しているメモリの青
き込み動作時のみロールコール回路１に電流が流れ電源
電流が増加する。

チップ非選択時、信号Ｃ３′は“Ｈ”レベルであるので
トランジスタＱ２はオフする。冗長回路の使用の有無に
かかわらずロールコール回路１には電流は流れず電源電
流はロールコール回路１を設けていないメモリと同等で
ある。

したがって、冗長回路を使用しているメモリには、書き
込み動作時のみロールコール回路１に電流が流れるので
書き込み動作時の電源電流を調べることにより、ロール
コール回路１による電流の増分から冗長回路の使用の有
無を調べることができる。また、ロールコール回路１は
書き込み動作時のみ電流が流れるので、トランジスタサ
イズの調整等によりロールコール回路１に流ねる電流量
を適当に調節すれば読み出し動作時で決まっている動作
電源電流特性に悪影響を与えることはない。

動作電源電流が書き込み動作時の方が読み出し動作時よ
りも大きなメモリの場合、つまり動作電源電流特性が書
き込み動作時で決まるメモリの場合は、ロールコール回
路１のトランジスタＱｊのゲート・入力をＷ′ではなく
Ｗ′とし、トランジスタＱ３はＮ型として、読み出し動
作時のみロールコール回路１に電流が流れるようにすれ
ば前述の回路と同様の効果が得られることは明らかであ
る。

次にロールコール回路２の動作について説明する。

信号Ｗ′についてはロールコール回路１の場合と同様で
あり、信号ＣＳ’　、ＲＤ’　については従来例と同様
である。

冗長回路を使用しているメモリで置換アドレス選択時、
信号ＲＤは“Ｈ”レベルであるから信号ＲＤ’　は“Ｈ
”レベルであり、トランジスタＱ８はオンする。書き込
み動作時Ｗ′は“Ｌ”レベルとなりトランジスタＱｔは
オンする。このときロールコール回路２はトランジスタ
Ｑ５〜Ｑ８がすべてオンするため、電源からアースへ電
流が流れる。読み出し動作時はＷ′は“Ｈ”レベルとな
り、トランジスタロアはオフするため、ロールコール回
路２には電流は流れない。置換アドレス以外のアドレス
選択時は信号ＲＤ’　は“Ｌ”レベルであるのでトラン
ジスタＱ８はオフするため、ロールコール回路２には電
流は流れない。

置換アドレスを選択し、書き込み動作を行なった時のみ
ロールコール回路２に電流が流れる。したがって、各ア
ドレスの書き込み動作時の電源電流を調べることにより
置換アドレスを調べることができる。また、書き込み動
作時のみロールコール回路２に電流が流れるのでロール
コール回路１と同様に読み出し動作時で決まる動作電源
電流特性に悪影響を与えることはない。さらに、ロール
コール回路１と同様に書き込み動作時で動作電源電流特
性か決まるメモリの場合はトランジスタＱ７のゲート入
力をＷ′でなくＷ′とすれば同様の効果が得られる。

〔発明の効果〕

以上説明したように本発明は、冗長回路を使用している
メモリの消費電流の少い書き込み動作時または読み出し
時にのみロールコール回路に電流が流れることにより、
書き込み時の電源電流を調べることによりロールコール
回路による電流の増分から冗長回路の使用の有無や置換
アドレスといフた救済情報を得ることができ、読み出し
動作時で決まっている動作電源電流特性に悪影響を与え
ないという効果がある。

【図面の簡単な説明】

第１図は本発明のロールコール回路の一実施例を示す回
路図、第２図は従来例を示す回路図である。 】、２…・・・ロールコール回路、 ３・・・・・・冗長回路イネーブルプログラム回路、４
・・・・・・予備デコーダ、 ５−・・・・・ナンド回路 ６・・・・・・インバータ。

Claims (1)

1. 【特許請求の範囲】 １、自回路が選択され、かつチップセレクト信号がアク
   ティブにされると、電源から所定の電流を通過させる、
   冗長回路を有するメモリのロールコール回路において、 書き込み読み出し制御信号が、予め設定されたメモリの
   消費電流の少い方の論理レベルになった際にのみ、前記
   電流の通過を可能とさせるスイッチング素子を有するこ
   とを特徴とする、冗長回路を有するメモリのロールコー
   ル回路。