JPH09171698A - 半導体記憶装置の冗長回路 - Google Patents
半導体記憶装置の冗長回路Info
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- JPH09171698A JPH09171698A JP7332081A JP33208195A JPH09171698A JP H09171698 A JPH09171698 A JP H09171698A JP 7332081 A JP7332081 A JP 7332081A JP 33208195 A JP33208195 A JP 33208195A JP H09171698 A JPH09171698 A JP H09171698A
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Abstract
(57)【要約】
【課題】 動作時において接地ノードに流出する貫通電
流を削減できる半導体記憶装置の冗長回路を提供するこ
とである。 【解決手段】 ノードＡと接地ノードとの間にはＮチャ
ネルＭＯＳトランジスタＮ３が接続され、そのゲートに
は、ＰチャネルＭＯＳトランジスタＰ２のドレインが接
続される。ここで、ＰチャネルＭＯＳトランジスタＰ２
のゲートには、電源電位Ｖｃｃより所定期間遅れて立上
がる信号Ｖｄが入力される。これによりＰチャネルＭＯ
ＳトランジスタＰ２は電源投入後所定期間オンとなり、
ＮチャネルＭＯＳトランジスタＮ３も所定期間のみオン
となることによって、ノードＡの電位は接地電位に引か
れ“Ｌ”レベルに固定される。このようにして、ラッチ
回路Ｌ１の初期化が図られる。
流を削減できる半導体記憶装置の冗長回路を提供するこ
とである。 【解決手段】 ノードＡと接地ノードとの間にはＮチャ
ネルＭＯＳトランジスタＮ３が接続され、そのゲートに
は、ＰチャネルＭＯＳトランジスタＰ２のドレインが接
続される。ここで、ＰチャネルＭＯＳトランジスタＰ２
のゲートには、電源電位Ｖｃｃより所定期間遅れて立上
がる信号Ｖｄが入力される。これによりＰチャネルＭＯ
ＳトランジスタＰ２は電源投入後所定期間オンとなり、
ＮチャネルＭＯＳトランジスタＮ３も所定期間のみオン
となることによって、ノードＡの電位は接地電位に引か
れ“Ｌ”レベルに固定される。このようにして、ラッチ
回路Ｌ１の初期化が図られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、さらに詳しくは、半導体記憶装置の冗長回路に関
する。
関し、さらに詳しくは、半導体記憶装置の冗長回路に関
する。
【０００２】
【従来の技術】近年、容量が大規模化している半導体記
憶装置においては、そのすべてのメモリセルを欠陥なく
製造するのが困難であるため、製造工程上で生じるメモ
リセルの欠陥を救済すべく、不良のメモリセルを置換す
るための冗長回路が使用されるのが一般的である。この
冗長回路は、不良メモリセルの番地をプログラムするも
のであるが、以下において従来のＳＲＡＭにおいてよく
使用されている冗長回路について図面を参照して説明す
る。なお、図中同一符号は同一または相当部分を示す。
図７の冗長回路では、電源ノードとノードＡとの間にヒ
ューズＦ１が接続されるが、このヒューズＦ１は不良メ
モリセルの番地を記憶しておくため選択的に切断され
る。また、このヒューズＦ１が切断しているか否かのデ
ータは電源投入時にラッチ回路Ｌ１でラッチされる。な
お、ラッチ回路Ｌ１はインバータ回路ＩＮＶおよびフィ
ードバック用ＮチャネルＭＯＳトランジスタＮ２とを有
している。ここで、ヒューズＦ１が接続されている場合
は、電源投入による電源電位Ｖｃｃの立上がりに伴いノ
ードＡの電位ＶA も上昇する。この結果インバータ回路
ＩＮＶ中のＮチャネルＭＯＳトランジスタＮ１がオンと
なりノードＢの電位が接地電位に引かれて出力電位Ｖｏ
ｕｔは“Ｌ”レベルとなる。なおこのとき、Ｎチャネル
ＭＯＳトランジスタＮ２のゲートには“Ｌ”レベルの電
圧が入力されるため、ＮチャネルＭＯＳトランジスタＮ
２はオフ状態となってラッチ動作には影響を与えない。
憶装置においては、そのすべてのメモリセルを欠陥なく
製造するのが困難であるため、製造工程上で生じるメモ
リセルの欠陥を救済すべく、不良のメモリセルを置換す
るための冗長回路が使用されるのが一般的である。この
冗長回路は、不良メモリセルの番地をプログラムするも
のであるが、以下において従来のＳＲＡＭにおいてよく
使用されている冗長回路について図面を参照して説明す
る。なお、図中同一符号は同一または相当部分を示す。
図７の冗長回路では、電源ノードとノードＡとの間にヒ
ューズＦ１が接続されるが、このヒューズＦ１は不良メ
モリセルの番地を記憶しておくため選択的に切断され
る。また、このヒューズＦ１が切断しているか否かのデ
ータは電源投入時にラッチ回路Ｌ１でラッチされる。な
お、ラッチ回路Ｌ１はインバータ回路ＩＮＶおよびフィ
ードバック用ＮチャネルＭＯＳトランジスタＮ２とを有
している。ここで、ヒューズＦ１が接続されている場合
は、電源投入による電源電位Ｖｃｃの立上がりに伴いノ
ードＡの電位ＶA も上昇する。この結果インバータ回路
ＩＮＶ中のＮチャネルＭＯＳトランジスタＮ１がオンと
なりノードＢの電位が接地電位に引かれて出力電位Ｖｏ
ｕｔは“Ｌ”レベルとなる。なおこのとき、Ｎチャネル
ＭＯＳトランジスタＮ２のゲートには“Ｌ”レベルの電
圧が入力されるため、ＮチャネルＭＯＳトランジスタＮ
２はオフ状態となってラッチ動作には影響を与えない。
【０００３】一方、ヒューズＦ１が切断された場合は、
容量Ｃ１による接地電位とのカップリングおよび高抵抗
Ｒ１とにより、ノードＡの電位ＶA は“Ｌ”レベルに固
定される。したがって、この場合はインバータ回路ＩＮ
Ｖ中のＰチャネルＭＯＳトランジスタＰ１がオンとなり
ノードＢの電位が電源電位Ｖｃｃによって引上げられる
ため、出力電位Ｖｏｕｔは“Ｈ”レベルとなる。さら
に、このときＮチャネルＭＯＳトランジスタＮ２はオン
となり、ノードＡの電位ＶA が接地電位に引かれるため
ノードＡの電位ＶA は“Ｌ”レベルにより安定する。
容量Ｃ１による接地電位とのカップリングおよび高抵抗
Ｒ１とにより、ノードＡの電位ＶA は“Ｌ”レベルに固
定される。したがって、この場合はインバータ回路ＩＮ
Ｖ中のＰチャネルＭＯＳトランジスタＰ１がオンとなり
ノードＢの電位が電源電位Ｖｃｃによって引上げられる
ため、出力電位Ｖｏｕｔは“Ｈ”レベルとなる。さら
に、このときＮチャネルＭＯＳトランジスタＮ２はオン
となり、ノードＡの電位ＶA が接地電位に引かれるため
ノードＡの電位ＶA は“Ｌ”レベルにより安定する。
【０００４】図８は、第２の従来の冗長回路の例であ
る。この冗長回路では、接地ノードとノードＡとの間に
ヒューズＦ１が接続され、ラッチ回路Ｌ２には、インバ
ータ回路ＩＮＶのほかソースが電源ノードに、ドレイン
がノードＡに、ゲートがノードＢに接続されるフィード
バック用のＰチャネルＭＯＳトランジスタＰ２が含まれ
る。また、高抵抗Ｒ１が電源ノードとノードＡの間に接
続されている。ここで、ヒューズＦ１が接続されている
場合はノードＡの電位ＶA は接地電位に引かれて“Ｌ”
レベルとなるため、インバータ回路ＩＮＶ中のＰチャネ
ルＭＯＳトランジスタＰ１がオンとなって出力電位Ｖｏ
ｕｔは“Ｈ”レベルとなる。なお、このときフィードバ
ック用のＰチャネルＭＯＳトランジスタＰ２は、そのゲ
ートに“Ｈ”レベルの電圧が入力されるので、オフ状態
となっている。
る。この冗長回路では、接地ノードとノードＡとの間に
ヒューズＦ１が接続され、ラッチ回路Ｌ２には、インバ
ータ回路ＩＮＶのほかソースが電源ノードに、ドレイン
がノードＡに、ゲートがノードＢに接続されるフィード
バック用のＰチャネルＭＯＳトランジスタＰ２が含まれ
る。また、高抵抗Ｒ１が電源ノードとノードＡの間に接
続されている。ここで、ヒューズＦ１が接続されている
場合はノードＡの電位ＶA は接地電位に引かれて“Ｌ”
レベルとなるため、インバータ回路ＩＮＶ中のＰチャネ
ルＭＯＳトランジスタＰ１がオンとなって出力電位Ｖｏ
ｕｔは“Ｈ”レベルとなる。なお、このときフィードバ
ック用のＰチャネルＭＯＳトランジスタＰ２は、そのゲ
ートに“Ｈ”レベルの電圧が入力されるので、オフ状態
となっている。
【０００５】一方、ヒューズＦ１が切断された場合は、
電源投入時に電源電位Ｖｃｃが急速に立上がったときは
容量Ｃ１の電源電位Ｖｃｃとのカップリングの作用によ
り、また、電源電位Ｖｃｃが緩やかに立上がったときは
高抵抗Ｒ１を流れる微小電流の作用により、ノードＡの
電位ＶA は“Ｈ”レベルとなる。この結果、インバータ
回路ＩＮＶ中のＮチャネルＭＯＳトランジスタＮ１がオ
ンとなり、ノードＢの電位が接地電位に引かれるため出
力電位Ｖｏｕｔは“Ｌ”レベルとなる。なお、このとき
フィードバック用のＰチャネルＭＯＳトランジスタＰ２
は、そのゲートに“Ｌ”レベルの電圧が入力するのでオ
ンとなり、ノードＡの電位ＶA が電源電位Ｖｃｃに引か
れるため、ノードＡの電位ＶA は“Ｈ”レベルにより安
定する。したがって高抵抗Ｒ１については、電源投入時
に電源電流が緩やかに上昇したときのラッチ動作に有効
に働くものと言える。
電源投入時に電源電位Ｖｃｃが急速に立上がったときは
容量Ｃ１の電源電位Ｖｃｃとのカップリングの作用によ
り、また、電源電位Ｖｃｃが緩やかに立上がったときは
高抵抗Ｒ１を流れる微小電流の作用により、ノードＡの
電位ＶA は“Ｈ”レベルとなる。この結果、インバータ
回路ＩＮＶ中のＮチャネルＭＯＳトランジスタＮ１がオ
ンとなり、ノードＢの電位が接地電位に引かれるため出
力電位Ｖｏｕｔは“Ｌ”レベルとなる。なお、このとき
フィードバック用のＰチャネルＭＯＳトランジスタＰ２
は、そのゲートに“Ｌ”レベルの電圧が入力するのでオ
ンとなり、ノードＡの電位ＶA が電源電位Ｖｃｃに引か
れるため、ノードＡの電位ＶA は“Ｈ”レベルにより安
定する。したがって高抵抗Ｒ１については、電源投入時
に電源電流が緩やかに上昇したときのラッチ動作に有効
に働くものと言える。
【０００６】次に、ヒューズの切断に失敗し、ヒューズ
が完全に切断されなかった場合について説明する。この
場合には、図７について見ると、電源電位Ｖｃｃが急速
に上昇すれば、容量Ｃ１のカップリングによりノードＡ
の電位ＶA は接地電位に固定され、ラッチ回路Ｌ１はノ
ードＡの電位ＶA が“Ｌ”レベルとなる正常なデータを
取込むことができる。一方、ヒューズＦ１が完全に切断
されなかった場合に電源電位Ｖｃｃが緩やかに上昇すれ
ば、ヒューズＦ１を介して電源ノードよりノードＡにリ
ーク電流が流れ込むため、ノードＡの電位ＶA が“Ｈ”
レベルとなるような間違ったデータがラッチ回路Ｌ１に
ラッチされる可能性を生ずる。したがって、高抵抗Ｒ１
をノードＡと接地ノードの間に接続し、微小なリーク電
流を接地ノードに逃がすことによって、ヒューズＦ１が
完全に切断されなかった場合も確実にヒューズＦ１が完
全に切断された場合のデータがラッチされるようにして
いる。
が完全に切断されなかった場合について説明する。この
場合には、図７について見ると、電源電位Ｖｃｃが急速
に上昇すれば、容量Ｃ１のカップリングによりノードＡ
の電位ＶA は接地電位に固定され、ラッチ回路Ｌ１はノ
ードＡの電位ＶA が“Ｌ”レベルとなる正常なデータを
取込むことができる。一方、ヒューズＦ１が完全に切断
されなかった場合に電源電位Ｖｃｃが緩やかに上昇すれ
ば、ヒューズＦ１を介して電源ノードよりノードＡにリ
ーク電流が流れ込むため、ノードＡの電位ＶA が“Ｈ”
レベルとなるような間違ったデータがラッチ回路Ｌ１に
ラッチされる可能性を生ずる。したがって、高抵抗Ｒ１
をノードＡと接地ノードの間に接続し、微小なリーク電
流を接地ノードに逃がすことによって、ヒューズＦ１が
完全に切断されなかった場合も確実にヒューズＦ１が完
全に切断された場合のデータがラッチされるようにして
いる。
【０００７】
【発明が解決しようとする課題】しかし、図７におい
て、ヒューズＦ１が完全に切断されなかった場合には、
電源ノードからヒューズＦ１および高抵抗Ｒ１を介して
接地ノードへ至る直流電流経路が残存するので、わずか
ながら貫通電流が流れるという問題点があった。
て、ヒューズＦ１が完全に切断されなかった場合には、
電源ノードからヒューズＦ１および高抵抗Ｒ１を介して
接地ノードへ至る直流電流経路が残存するので、わずか
ながら貫通電流が流れるという問題点があった。
【０００８】ここで、この問題点を解決する技術として
は、「特開平４−３５８４００」に図９に示される冗長
回路が開示されている。この回路は、接地ノードに接続
されたヒューズＦ１とノードＡとの間に、しきい電圧値
がＮチャネルＭＯＳトランジスタＮ１よりも大きいＮチ
ャネルＭＯＳトランジスタＮ２を接続し、そのゲート入
力を電源電位Ｖｃｃにしたことを特徴としている。この
ような構成をとることにより、電源電位Ｖｃｃの上昇時
にＮチャネルＭＯＳトランジスタＮ２はＮチャネルＭＯ
ＳトランジスタＮ１よりも遅くオンとなるため、電源投
入時より所定期間は、ＮチャネルＭＯＳトランジスタＮ
１がオン、ＮチャネルＭＯＳトランジスタＮ２がオフと
いう状態になる。このとき、出力電位Ｖｏｕｔは、ノー
ドＢの電位が接地電位に引かれるため“Ｌ”レベルのま
まであり、さらに、ＰチャネルＭＯＳトランジスタＰ２
はオンとなるので、ノードＡの電位ＶA は電源電位Ｖｃ
ｃによって“Ｈ”レベルに引上げられラッチが安定化さ
れる。ここで、ＮチャネルＭＯＳトランジスタＮ２は、
オフ状態であるので、ヒューズＦ１が完全に切断されな
かった場合でもノードＡの電位ＶA は“Ｈ”レベルに固
定され、ヒューズＦ１が完全に切断されている場合と同
じデータがラッチされる。
は、「特開平４−３５８４００」に図９に示される冗長
回路が開示されている。この回路は、接地ノードに接続
されたヒューズＦ１とノードＡとの間に、しきい電圧値
がＮチャネルＭＯＳトランジスタＮ１よりも大きいＮチ
ャネルＭＯＳトランジスタＮ２を接続し、そのゲート入
力を電源電位Ｖｃｃにしたことを特徴としている。この
ような構成をとることにより、電源電位Ｖｃｃの上昇時
にＮチャネルＭＯＳトランジスタＮ２はＮチャネルＭＯ
ＳトランジスタＮ１よりも遅くオンとなるため、電源投
入時より所定期間は、ＮチャネルＭＯＳトランジスタＮ
１がオン、ＮチャネルＭＯＳトランジスタＮ２がオフと
いう状態になる。このとき、出力電位Ｖｏｕｔは、ノー
ドＢの電位が接地電位に引かれるため“Ｌ”レベルのま
まであり、さらに、ＰチャネルＭＯＳトランジスタＰ２
はオンとなるので、ノードＡの電位ＶA は電源電位Ｖｃ
ｃによって“Ｈ”レベルに引上げられラッチが安定化さ
れる。ここで、ＮチャネルＭＯＳトランジスタＮ２は、
オフ状態であるので、ヒューズＦ１が完全に切断されな
かった場合でもノードＡの電位ＶA は“Ｈ”レベルに固
定され、ヒューズＦ１が完全に切断されている場合と同
じデータがラッチされる。
【０００９】しかし、上記技術においても以下のような
問題がある。すなわち、確実にしきい電圧値が異なるト
ランジスタを製造するにはマスクを１枚追加する必要が
あり、製造コストが増大する。またマスクを追加せずに
しきい電圧値を異ならしめるためには、たとえば短チャ
ネル効果や狭チャネル効果を利用する方法が挙げられる
が、これらの方法では製造上で生じるしきい電圧値のば
らつきが大きいため、所望のしきい電圧値を有するトラ
ンジスタを得ることに困難性がある。
問題がある。すなわち、確実にしきい電圧値が異なるト
ランジスタを製造するにはマスクを１枚追加する必要が
あり、製造コストが増大する。またマスクを追加せずに
しきい電圧値を異ならしめるためには、たとえば短チャ
ネル効果や狭チャネル効果を利用する方法が挙げられる
が、これらの方法では製造上で生じるしきい電圧値のば
らつきが大きいため、所望のしきい電圧値を有するトラ
ンジスタを得ることに困難性がある。
【００１０】本発明は、上記のような問題点を解消する
ためになされたもので、その目的は、ヒューズが完全に
切断されなかった場合でもヒューズが完全に切断されて
いる場合と同じデータをラッチするとともに、リーク電
流が削減されることによって、全体として動作時の消費
電流が低減され、かつ、製造コストが低い半導体記憶装
置の冗長回路を提供することである。
ためになされたもので、その目的は、ヒューズが完全に
切断されなかった場合でもヒューズが完全に切断されて
いる場合と同じデータをラッチするとともに、リーク電
流が削減されることによって、全体として動作時の消費
電流が低減され、かつ、製造コストが低い半導体記憶装
置の冗長回路を提供することである。
【００１１】
【課題を解決するための手段】請求項１に係る半導体記
憶装置の冗長回路は、第１のノードに接続されるヒュー
ズと、ラッチ回路と、初期化手段とを備える。ここで、
ラッチ回路は、入力側が第１のノードに接続され、出力
側が第２のノードに接続される。また、初期化手段は、
電源投入時から所定期間第１のノードまたは第２のノー
ドの電位をハイまたはローと固定することによってラッ
チ回路の初期化を図るものである。
憶装置の冗長回路は、第１のノードに接続されるヒュー
ズと、ラッチ回路と、初期化手段とを備える。ここで、
ラッチ回路は、入力側が第１のノードに接続され、出力
側が第２のノードに接続される。また、初期化手段は、
電源投入時から所定期間第１のノードまたは第２のノー
ドの電位をハイまたはローと固定することによってラッ
チ回路の初期化を図るものである。
【００１２】請求項２に係る半導体記憶装置の冗長回路
は、請求項１に記載の半導体記憶装置の冗長回路であっ
て、ヒューズは、電源ノードと第１のノードとの間に接
続され、ラッチ回路は、入力側が第１のノードに接続さ
れ、出力側が第２のノードに接続されるインバータ回路
と、ソースが接地ノードに、ドレインが第１のノード
に、ゲートが第２のノードに接続される第１のＮチャネ
ルＭＯＳトランジスタとを含み、初期化手段は、ソース
が接地ノードに、ドレインが第１のノードに接続された
第２のＮチャネルＭＯＳトランジスタと、ソースが電源
ノードに、ドレインが第２のＮチャネルＭＯＳトランジ
スタのゲートに接続され、ゲートには電源投入時に電源
電位より所定期間遅延して立上がる信号が与えられるＰ
チャネルＭＯＳトランジスタとを含むものである。
は、請求項１に記載の半導体記憶装置の冗長回路であっ
て、ヒューズは、電源ノードと第１のノードとの間に接
続され、ラッチ回路は、入力側が第１のノードに接続さ
れ、出力側が第２のノードに接続されるインバータ回路
と、ソースが接地ノードに、ドレインが第１のノード
に、ゲートが第２のノードに接続される第１のＮチャネ
ルＭＯＳトランジスタとを含み、初期化手段は、ソース
が接地ノードに、ドレインが第１のノードに接続された
第２のＮチャネルＭＯＳトランジスタと、ソースが電源
ノードに、ドレインが第２のＮチャネルＭＯＳトランジ
スタのゲートに接続され、ゲートには電源投入時に電源
電位より所定期間遅延して立上がる信号が与えられるＰ
チャネルＭＯＳトランジスタとを含むものである。
【００１３】請求項３に係る半導体記憶装置の冗長回路
は、請求項１に記載の半導体記憶装置冗長回路であっ
て、ヒューズは、電源ノードと第１のノードとの間に接
続され、ラッチ回路は、入力側が第１のノードに接続さ
れ、出力側が第２のノードに接続されるインバータ回路
と、ソースが接地ノードに、ドレインが第１のノード
に、ゲートが第２のノードに接続されるＮチャネルＭＯ
Ｓトランジスタとを含み、初期化手段は、ソースが電源
ノードに、ドレインが第２のノードに接続され、ゲート
には電源投入時に電源電位より所定期間遅延して立上が
る信号が与えられるＰチャネルＭＯＳトランジスタとを
含むものである。
は、請求項１に記載の半導体記憶装置冗長回路であっ
て、ヒューズは、電源ノードと第１のノードとの間に接
続され、ラッチ回路は、入力側が第１のノードに接続さ
れ、出力側が第２のノードに接続されるインバータ回路
と、ソースが接地ノードに、ドレインが第１のノード
に、ゲートが第２のノードに接続されるＮチャネルＭＯ
Ｓトランジスタとを含み、初期化手段は、ソースが電源
ノードに、ドレインが第２のノードに接続され、ゲート
には電源投入時に電源電位より所定期間遅延して立上が
る信号が与えられるＰチャネルＭＯＳトランジスタとを
含むものである。
【００１４】請求項４に係る半導体記憶装置の冗長回路
は、請求項１に記載の半導体記憶装置の冗長回路であっ
て、ヒューズは、接地ノードと第１のノードとの間に接
続され、ラッチ回路は、入力側が第１のノードに接続さ
れ、出力側が第２のノードに接続されるインバータ回路
と、ソースが電源ノードに、ドレインが第１のノード
に、ゲートが第２のノードに接続される第１のＰチャネ
ルＭＯＳトランジスタとを含み、初期化手段は、ソース
が電源ノードに、ドレインが第１のノードに接続され、
ゲートには電源投入時に電源電位より所定期間遅延して
立上がる信号が与えられる第２のＰチャネルＭＯＳトラ
ンジスタとを含むものである。
は、請求項１に記載の半導体記憶装置の冗長回路であっ
て、ヒューズは、接地ノードと第１のノードとの間に接
続され、ラッチ回路は、入力側が第１のノードに接続さ
れ、出力側が第２のノードに接続されるインバータ回路
と、ソースが電源ノードに、ドレインが第１のノード
に、ゲートが第２のノードに接続される第１のＰチャネ
ルＭＯＳトランジスタとを含み、初期化手段は、ソース
が電源ノードに、ドレインが第１のノードに接続され、
ゲートには電源投入時に電源電位より所定期間遅延して
立上がる信号が与えられる第２のＰチャネルＭＯＳトラ
ンジスタとを含むものである。
【００１５】請求項５に係る半導体記憶装置の冗長回路
は、請求項１に記載の半導体記憶装置の冗長回路であっ
て、ヒューズは、接地ノードと第１のノードとの間に接
続され、ラッチ回路は、入力側が第１のノードに接続さ
れ、出力側が第２のノードに接続されるインバータ回路
と、ソースが電源ノードに、ドレインが第１のノード
に、ゲートが第２のノードに接続される第１のＰチャネ
ルＭＯＳトランジスタとを含み、初期化手段は、ソース
が電源ノードに接続され、ゲートには電源投入時に電源
電位より所定期間遅延して立上がる信号が与えられる第
２のＰチャネルＭＯＳトランジスタと、ソースが接地ノ
ードに、ドレインが第２のノードに、ゲートが第２のＰ
チャネルＭＯＳトランジスタのドレインに接続されたＮ
チャネルＭＯＳトランジスタとを含むものである。
は、請求項１に記載の半導体記憶装置の冗長回路であっ
て、ヒューズは、接地ノードと第１のノードとの間に接
続され、ラッチ回路は、入力側が第１のノードに接続さ
れ、出力側が第２のノードに接続されるインバータ回路
と、ソースが電源ノードに、ドレインが第１のノード
に、ゲートが第２のノードに接続される第１のＰチャネ
ルＭＯＳトランジスタとを含み、初期化手段は、ソース
が電源ノードに接続され、ゲートには電源投入時に電源
電位より所定期間遅延して立上がる信号が与えられる第
２のＰチャネルＭＯＳトランジスタと、ソースが接地ノ
ードに、ドレインが第２のノードに、ゲートが第２のＰ
チャネルＭＯＳトランジスタのドレインに接続されたＮ
チャネルＭＯＳトランジスタとを含むものである。
【００１６】請求項６に係る半導体記憶装置の冗長回路
は、請求項２から５のいずれかに記載の半導体記憶装置
の冗長回路であって、電源投入時に電源電位より所定期
間遅延して立上がる信号を作成する遅延手段をさらに備
えるものである。そして、この遅延手段は、ドレインと
ゲートが接続された１個または直列接続からなる複数の
ＮチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳト
ランジスタのソース端と接地ノードとの間に接続される
少なくとも１つの容量とを含み、電源電位を入力として
ソース端より上記信号を出力する。
は、請求項２から５のいずれかに記載の半導体記憶装置
の冗長回路であって、電源投入時に電源電位より所定期
間遅延して立上がる信号を作成する遅延手段をさらに備
えるものである。そして、この遅延手段は、ドレインと
ゲートが接続された１個または直列接続からなる複数の
ＮチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳト
ランジスタのソース端と接地ノードとの間に接続される
少なくとも１つの容量とを含み、電源電位を入力として
ソース端より上記信号を出力する。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００１８】［実施の形態１］図１は、本発明の実施の
形態１による半導体記憶装置の冗長回路の構成を示す回
路図である。図１のように、この冗長回路は、図７に示
される第１の従来の冗長回路の構成と同様に、ラッチ回
路Ｌ１と、電源ノードとノードＡとの間に接続されたヒ
ューズＦ１と、ノードＡと接地ノードとの間に接続され
た容量Ｃ１と、ノードＢと接地ノードとの間に接続され
た容量Ｃ２とを含む。ここで、ラッチ回路Ｌ１は、ソー
スが電源ノードに接続され、ドレインがノードＢに接続
されたＰチャネルＭＯＳトランジスタＰ１と、ソースが
接地ノードに、ドレインがノードＢに、ゲートが上記Ｐ
チャネルＭＯＳトランジスタＰ１のゲートに接続された
ＮチャネルＭＯＳトランジスタＮ１とからなるインバー
タ回路ＩＮＶと、ソースが接地ノードに、ドレインがノ
ードＡに、ゲートがノードＢに接続されたフィードバッ
ク用のＮチャネルＭＯＳトランジスタＮ２とを含む。し
かし、本発明の実施の形態１に係る冗長回路は、図７に
示される従来の冗長回路と、以下の点で構成が異なる。
すなわち、本発明の実施の形態１に係る冗長回路は、さ
らに、ソースが接地ノードに接続され、ドレインがノー
ドＡに接続されたＮチャネルＭＯＳトランジスタＮ３
と、ソースが電源ノードに、ドレインが上記Ｎチャネル
ＭＯＳトランジスタＮ３のゲートに接続され、ゲートに
は電源投入時に電源電位Ｖｃｃより所定期間遅延して立
上がる信号Ｖｄが与えられるＰチャネルＭＯＳトランジ
スタＰ２とを含み、高抵抗Ｒ１は含まない。
形態１による半導体記憶装置の冗長回路の構成を示す回
路図である。図１のように、この冗長回路は、図７に示
される第１の従来の冗長回路の構成と同様に、ラッチ回
路Ｌ１と、電源ノードとノードＡとの間に接続されたヒ
ューズＦ１と、ノードＡと接地ノードとの間に接続され
た容量Ｃ１と、ノードＢと接地ノードとの間に接続され
た容量Ｃ２とを含む。ここで、ラッチ回路Ｌ１は、ソー
スが電源ノードに接続され、ドレインがノードＢに接続
されたＰチャネルＭＯＳトランジスタＰ１と、ソースが
接地ノードに、ドレインがノードＢに、ゲートが上記Ｐ
チャネルＭＯＳトランジスタＰ１のゲートに接続された
ＮチャネルＭＯＳトランジスタＮ１とからなるインバー
タ回路ＩＮＶと、ソースが接地ノードに、ドレインがノ
ードＡに、ゲートがノードＢに接続されたフィードバッ
ク用のＮチャネルＭＯＳトランジスタＮ２とを含む。し
かし、本発明の実施の形態１に係る冗長回路は、図７に
示される従来の冗長回路と、以下の点で構成が異なる。
すなわち、本発明の実施の形態１に係る冗長回路は、さ
らに、ソースが接地ノードに接続され、ドレインがノー
ドＡに接続されたＮチャネルＭＯＳトランジスタＮ３
と、ソースが電源ノードに、ドレインが上記Ｎチャネル
ＭＯＳトランジスタＮ３のゲートに接続され、ゲートに
は電源投入時に電源電位Ｖｃｃより所定期間遅延して立
上がる信号Ｖｄが与えられるＰチャネルＭＯＳトランジ
スタＰ２とを含み、高抵抗Ｒ１は含まない。
【００１９】次に、本発明の実施の形態１に係る半導体
記憶装置の冗長回路の動作を図２のタイミング図に基づ
いて説明する。図２の（ａ）に示されるように、電源投
入時には、電源電位Ｖｃｃが“Ｈ”レベルに立上がる。
ここでまず、ヒューズＦ１が切断されている場合を考え
ると、ノードＡの電位ＶA は容量Ｃ１による接地電位と
のカップリングにより“Ｌ”レベルに引付けられるが、
高抵抗による直流電流経路がないため、これだけでは不
安定である。ここで、ＮチャネルＭＯＳトランジスタＮ
３のゲートに接続されるＰチャネルＭＯＳトランジスタ
Ｐ２のゲートには、図２の（ｂ）に示されるような電源
電位Ｖｃｃより期間Ｔｄだけ遅れて“Ｈ”レベルに立上
がる信号Ｖｄが入力されるので、電源電位Ｖｃｃが立上
がってから期間Ｔｄの間はＰチャネルＭＯＳトランジス
タＰ２はオンとなる。これより、ＮチャネルＭＯＳトラ
ンジスタＮ３のゲートには“Ｈ”レベルの電圧が入力し
てオンとなり、ノードＡの電位ＶA は接地電位に引かれ
る。そしてこの結果、ノードＡの電位ＶA は安定した
“Ｌ”レベルとなる。よって、このとき、ＰチャネルＭ
ＯＳトランジスタＰ１のゲートには“Ｌ”レベルの電圧
が入力するのでＰチャネルＭＯＳトランジスタＰ１はオ
ンとなり、ノードＢの電位は電源電位Ｖｃｃに引上げら
れるため出力電位Ｖｏｕｔは“Ｈ”レベルとなる。な
お、ＮチャネルＭＯＳトランジスタＮ２のゲートには
“Ｈ”レベルの電圧が入力するのでノードＡの電位ＶA
は接地電位に引かれ、ノードＡの電位ＶA はさらに
“Ｌ”レベルに安定する。したがって、ヒューズＦ１が
切断されている場合には、ノードＡの電位ＶA は図２の
（ｃ）の実線に示されるように“Ｌ”レベルを保ち、出
力電位Ｖｏｕｔは、図２の（ｄ）の実線に示されるよう
に電源電位Ｖｃｃの立上がりとともに“Ｈ”レベルを保
持する。
記憶装置の冗長回路の動作を図２のタイミング図に基づ
いて説明する。図２の（ａ）に示されるように、電源投
入時には、電源電位Ｖｃｃが“Ｈ”レベルに立上がる。
ここでまず、ヒューズＦ１が切断されている場合を考え
ると、ノードＡの電位ＶA は容量Ｃ１による接地電位と
のカップリングにより“Ｌ”レベルに引付けられるが、
高抵抗による直流電流経路がないため、これだけでは不
安定である。ここで、ＮチャネルＭＯＳトランジスタＮ
３のゲートに接続されるＰチャネルＭＯＳトランジスタ
Ｐ２のゲートには、図２の（ｂ）に示されるような電源
電位Ｖｃｃより期間Ｔｄだけ遅れて“Ｈ”レベルに立上
がる信号Ｖｄが入力されるので、電源電位Ｖｃｃが立上
がってから期間Ｔｄの間はＰチャネルＭＯＳトランジス
タＰ２はオンとなる。これより、ＮチャネルＭＯＳトラ
ンジスタＮ３のゲートには“Ｈ”レベルの電圧が入力し
てオンとなり、ノードＡの電位ＶA は接地電位に引かれ
る。そしてこの結果、ノードＡの電位ＶA は安定した
“Ｌ”レベルとなる。よって、このとき、ＰチャネルＭ
ＯＳトランジスタＰ１のゲートには“Ｌ”レベルの電圧
が入力するのでＰチャネルＭＯＳトランジスタＰ１はオ
ンとなり、ノードＢの電位は電源電位Ｖｃｃに引上げら
れるため出力電位Ｖｏｕｔは“Ｈ”レベルとなる。な
お、ＮチャネルＭＯＳトランジスタＮ２のゲートには
“Ｈ”レベルの電圧が入力するのでノードＡの電位ＶA
は接地電位に引かれ、ノードＡの電位ＶA はさらに
“Ｌ”レベルに安定する。したがって、ヒューズＦ１が
切断されている場合には、ノードＡの電位ＶA は図２の
（ｃ）の実線に示されるように“Ｌ”レベルを保ち、出
力電位Ｖｏｕｔは、図２の（ｄ）の実線に示されるよう
に電源電位Ｖｃｃの立上がりとともに“Ｈ”レベルを保
持する。
【００２０】一方、ヒューズＦ１が接続されている場合
を考えると、電源投入時から期間Ｔｄの間は上記のよう
にノードＡの電位ＶA は“Ｌ”レベルとなるが、電源投
入時より期間Ｔｄ後には図２の（ｂ）に示されるように
ＰチャネルＭＯＳトランジスタＰ２のゲートに入力する
信号Ｖｄが“Ｈ”レベルとなるため、ＰチャネルＭＯＳ
トランジスタＰ２はオフとなる。これによりＮチャネル
ＭＯＳトランジスタＮ３もオフとなって、ＮチャネルＭ
ＯＳトランジスタＮ２のサイズがそれほど大きくなけれ
ば、ヒューズＦ１を通じて電源ノードから供給される電
圧によりノードＡの電位ＶA は“Ｈ”レベルとなる。そ
してまたこのとき、ＮチャネルＭＯＳトランジスタＮ１
のゲートには“Ｈ”レベルの電圧が入力されるためＮチ
ャネルＭＯＳトランジスタＮ１はオンとなり、ノードＢ
の電位は接地電位に引かれて出力電位Ｖｏｕｔは“Ｌ”
レベルに安定する。したがって、ヒューズＦ１が接続さ
れている場合は、電源投入時より期間Ｔｄ後においてノ
ードＡの電位ＶA は図２の（ｃ）の破線で示されるよう
に“Ｈ”レベルとなり、出力電位Ｖｏｕｔは図２の
（ｄ）の破線で示されるように“Ｌ”レベルとなる。
を考えると、電源投入時から期間Ｔｄの間は上記のよう
にノードＡの電位ＶA は“Ｌ”レベルとなるが、電源投
入時より期間Ｔｄ後には図２の（ｂ）に示されるように
ＰチャネルＭＯＳトランジスタＰ２のゲートに入力する
信号Ｖｄが“Ｈ”レベルとなるため、ＰチャネルＭＯＳ
トランジスタＰ２はオフとなる。これによりＮチャネル
ＭＯＳトランジスタＮ３もオフとなって、ＮチャネルＭ
ＯＳトランジスタＮ２のサイズがそれほど大きくなけれ
ば、ヒューズＦ１を通じて電源ノードから供給される電
圧によりノードＡの電位ＶA は“Ｈ”レベルとなる。そ
してまたこのとき、ＮチャネルＭＯＳトランジスタＮ１
のゲートには“Ｈ”レベルの電圧が入力されるためＮチ
ャネルＭＯＳトランジスタＮ１はオンとなり、ノードＢ
の電位は接地電位に引かれて出力電位Ｖｏｕｔは“Ｌ”
レベルに安定する。したがって、ヒューズＦ１が接続さ
れている場合は、電源投入時より期間Ｔｄ後においてノ
ードＡの電位ＶA は図２の（ｃ）の破線で示されるよう
に“Ｈ”レベルとなり、出力電位Ｖｏｕｔは図２の
（ｄ）の破線で示されるように“Ｌ”レベルとなる。
【００２１】また、ヒューズＦ１の切断に失敗しヒュー
ズＦ１が完全に切断されなかった場合は、ＮチャネルＭ
ＯＳトランジスタＮ３がオフ状態となった後も、オン状
態となっているＮチャネルＭＯＳトランジスタＮ２の作
用によりノードＡの電位ＶAは“Ｌ”レベルに保持さ
れ、ラッチ回路Ｌ１はヒューズＦ１が切断されている場
合と同じデータをラッチすることができる。
ズＦ１が完全に切断されなかった場合は、ＮチャネルＭ
ＯＳトランジスタＮ３がオフ状態となった後も、オン状
態となっているＮチャネルＭＯＳトランジスタＮ２の作
用によりノードＡの電位ＶAは“Ｌ”レベルに保持さ
れ、ラッチ回路Ｌ１はヒューズＦ１が切断されている場
合と同じデータをラッチすることができる。
【００２２】以上より、本実施の形態１に係る半導体記
憶装置の冗長回路は、電源投入時から期間Ｔｄの間ノー
ドＡの電位ＶA をローと固定することによりラッチ回路
Ｌ１の初期化を図るものであって、期間Ｔｄの間だけノ
ードＡと接地ノードが繋がれることから、接地ノードに
流出する貫通電流の削減が図れ、全体として動作時の消
費電流が低減できる。
憶装置の冗長回路は、電源投入時から期間Ｔｄの間ノー
ドＡの電位ＶA をローと固定することによりラッチ回路
Ｌ１の初期化を図るものであって、期間Ｔｄの間だけノ
ードＡと接地ノードが繋がれることから、接地ノードに
流出する貫通電流の削減が図れ、全体として動作時の消
費電流が低減できる。
【００２３】次に、上記ＰチャネルＭＯＳトランジスタ
Ｐ２のゲートに入力され電源投入時に電源電位Ｖｃｃよ
り所定期間遅延して立上がる信号Ｖｄを発生させる遅延
回路を図３により説明する。図３に示されるように、こ
の遅延回路は、ドレインとゲートが接続された直列接続
からなる３個のＮチャネルＭＯＳトランジスタＮ４，Ｎ
５，Ｎ６と、そのソース端と接地ノードとの間に接続さ
れる十分容量の大きい容量Ｃｄとから構成される。ここ
で、この遅延回路の入力端であるＮチャネルＭＯＳトラ
ンジスタＮ４のノード端に電源電位Ｖｃｃを入力すれ
ば、出力端であるＮチャネルＭＯＳトランジスタＮ６の
ソース端から、（ＮチャネルＭＯＳトランジスタのオン
抵抗）×（容量Ｃｄの大きさ）で計算される時定数だけ
遅れて立上がる信号Ｖｄを出力させることができる。な
お、上記出力端にＮチャネルＭＯＳトランジスタがｍ段
（ｍは１以上の整数とする。）接続されている場合に
は、信号Ｖｄの電位は、（電源電位Ｖｃｃ−しきい電圧
値×ｍ）以上には上昇しない。したがって、たとえば３
段に直列接続されたＮチャネルＭＯＳトランジスタのし
きい電圧値が０．７Ｖである場合は、信号Ｖｄの電位は
電源電位Ｖｃｃが２．１Ｖを超えたときに始めて上昇を
始めるため、電源電位Ｖｃｃが緩やかに立上がる場合に
も信号Ｖｄの電位は遅れて上昇を始める。したがって、
電源電位Ｖｃｃが速く立上がる場合も緩やかに立上がる
場合も問題なく動作する。
Ｐ２のゲートに入力され電源投入時に電源電位Ｖｃｃよ
り所定期間遅延して立上がる信号Ｖｄを発生させる遅延
回路を図３により説明する。図３に示されるように、こ
の遅延回路は、ドレインとゲートが接続された直列接続
からなる３個のＮチャネルＭＯＳトランジスタＮ４，Ｎ
５，Ｎ６と、そのソース端と接地ノードとの間に接続さ
れる十分容量の大きい容量Ｃｄとから構成される。ここ
で、この遅延回路の入力端であるＮチャネルＭＯＳトラ
ンジスタＮ４のノード端に電源電位Ｖｃｃを入力すれ
ば、出力端であるＮチャネルＭＯＳトランジスタＮ６の
ソース端から、（ＮチャネルＭＯＳトランジスタのオン
抵抗）×（容量Ｃｄの大きさ）で計算される時定数だけ
遅れて立上がる信号Ｖｄを出力させることができる。な
お、上記出力端にＮチャネルＭＯＳトランジスタがｍ段
（ｍは１以上の整数とする。）接続されている場合に
は、信号Ｖｄの電位は、（電源電位Ｖｃｃ−しきい電圧
値×ｍ）以上には上昇しない。したがって、たとえば３
段に直列接続されたＮチャネルＭＯＳトランジスタのし
きい電圧値が０．７Ｖである場合は、信号Ｖｄの電位は
電源電位Ｖｃｃが２．１Ｖを超えたときに始めて上昇を
始めるため、電源電位Ｖｃｃが緩やかに立上がる場合に
も信号Ｖｄの電位は遅れて上昇を始める。したがって、
電源電位Ｖｃｃが速く立上がる場合も緩やかに立上がる
場合も問題なく動作する。
【００２４】なお、上記遅延回路は、３個のＮチャネル
ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６と１個の容量Ｃｄ
とからなるものであるが、ＮチャネルＭＯＳトランジス
タが１個または直列に接続された２個あるいは４個以上
からなるものでもよく、また、容量が２個以上並列に接
続されるものでもよい。
ＭＯＳトランジスタＮ４，Ｎ５，Ｎ６と１個の容量Ｃｄ
とからなるものであるが、ＮチャネルＭＯＳトランジス
タが１個または直列に接続された２個あるいは４個以上
からなるものでもよく、また、容量が２個以上並列に接
続されるものでもよい。
【００２５】［実施の形態２］図４は、本発明の実施の
形態２による半導体記憶装置の冗長回路の構成を示す回
路図である。図４のようにこの冗長回路は、上記実施の
形態１において図１に示されたラッチ回路Ｌ１、ヒュー
ズＦ１、容量Ｃ１、容量Ｃ２とを含み、さらに、ソース
が電源ノードに、ドレインがノードＢに接続され、ゲー
トには電源投入時に電源電位Ｖｃｃより期間Ｔｄだけ遅
延して立上がる信号Ｖｄが与えられるＰチャネルＭＯＳ
トランジスタＰ２とを含む。
形態２による半導体記憶装置の冗長回路の構成を示す回
路図である。図４のようにこの冗長回路は、上記実施の
形態１において図１に示されたラッチ回路Ｌ１、ヒュー
ズＦ１、容量Ｃ１、容量Ｃ２とを含み、さらに、ソース
が電源ノードに、ドレインがノードＢに接続され、ゲー
トには電源投入時に電源電位Ｖｃｃより期間Ｔｄだけ遅
延して立上がる信号Ｖｄが与えられるＰチャネルＭＯＳ
トランジスタＰ２とを含む。
【００２６】次に、本発明の実施の形態２に係る半導体
記憶装置の冗長回路の動作を説明する。電源投入後期間
Ｔｄにおいては、ＰチャネルＭＯＳトランジスタＰ２の
ゲートに“Ｌ”レベルの信号Ｖｄが入力するためＰチャ
ネルＭＯＳトランジスタＰ２はオン状態となり、ノード
Ｂの電位は電源電位Ｖｃｃに引上げられる。したがっ
て、出力電位Ｖｏｕｔは“Ｈ”レベルとなり、また、Ｎ
チャネルＭＯＳトランジスタＮ２のゲートに“Ｈ”レベ
ルの電圧が入力するためＮチャネルＭＯＳトランジスタ
Ｎ２はオン状態となってノードＡの電位ＶA が接地電位
に引かれる。そして、さらにＰチャネルＭＯＳトランジ
スタＰ１がオンとなってノードＢの電位が電源電位Ｖｃ
ｃに引上げられる。これより、ヒューズＦ１が切断され
ていれば、ノードＡの電位ＶA は“Ｌ”レベル、出力電
位Ｖｏｕｔは“Ｈ”レベルとなるデータがラッチされ
る。
記憶装置の冗長回路の動作を説明する。電源投入後期間
Ｔｄにおいては、ＰチャネルＭＯＳトランジスタＰ２の
ゲートに“Ｌ”レベルの信号Ｖｄが入力するためＰチャ
ネルＭＯＳトランジスタＰ２はオン状態となり、ノード
Ｂの電位は電源電位Ｖｃｃに引上げられる。したがっ
て、出力電位Ｖｏｕｔは“Ｈ”レベルとなり、また、Ｎ
チャネルＭＯＳトランジスタＮ２のゲートに“Ｈ”レベ
ルの電圧が入力するためＮチャネルＭＯＳトランジスタ
Ｎ２はオン状態となってノードＡの電位ＶA が接地電位
に引かれる。そして、さらにＰチャネルＭＯＳトランジ
スタＰ１がオンとなってノードＢの電位が電源電位Ｖｃ
ｃに引上げられる。これより、ヒューズＦ１が切断され
ていれば、ノードＡの電位ＶA は“Ｌ”レベル、出力電
位Ｖｏｕｔは“Ｈ”レベルとなるデータがラッチされ
る。
【００２７】一方、ヒューズＦ１が接続されていれば、
電源投入後期間Ｔｄを経てＰチャネルＭＯＳトランジス
タＰ２のゲートに“Ｈ”レベルの信号Ｖｄが入力するた
め、ＰチャネルＭＯＳトランジスタＰ２はオフ状態とな
るとともに、ノードＡの電位ＶA が電源電位Ｖｃｃに引
上げられるため、ＮチャネルＭＯＳトランジスタＮ１は
オン状態となってノードＢの電位が接地電位に引下げら
れる。このため、ノードＡの電位ＶA は“Ｈ”レベル、
出力電位Ｖｏｕｔは“Ｌ”レベルとなるデータがラッチ
される。
電源投入後期間Ｔｄを経てＰチャネルＭＯＳトランジス
タＰ２のゲートに“Ｈ”レベルの信号Ｖｄが入力するた
め、ＰチャネルＭＯＳトランジスタＰ２はオフ状態とな
るとともに、ノードＡの電位ＶA が電源電位Ｖｃｃに引
上げられるため、ＮチャネルＭＯＳトランジスタＮ１は
オン状態となってノードＢの電位が接地電位に引下げら
れる。このため、ノードＡの電位ＶA は“Ｈ”レベル、
出力電位Ｖｏｕｔは“Ｌ”レベルとなるデータがラッチ
される。
【００２８】また、ヒューズＦ１の切断に失敗しヒュー
ズＦ１が完全に切断されなかった場合は、ＰチャネルＭ
ＯＳトランジスタＰ２がオフ状態となった後もオン状態
を保持しているＮチャネルＭＯＳトランジスタＮ２の作
用によりノードＡは“Ｌ”レベルに保たれ、ラッチ回路
Ｌ１はヒューズＦ１が切断されている場合と同じデータ
をラッチすることができる。
ズＦ１が完全に切断されなかった場合は、ＰチャネルＭ
ＯＳトランジスタＰ２がオフ状態となった後もオン状態
を保持しているＮチャネルＭＯＳトランジスタＮ２の作
用によりノードＡは“Ｌ”レベルに保たれ、ラッチ回路
Ｌ１はヒューズＦ１が切断されている場合と同じデータ
をラッチすることができる。
【００２９】以上より、本実施の形態２に係る半導体記
憶装置の冗長回路は、電源投入時から期間Ｔｄの間ノー
ドＢの電位をハイと固定することによりラッチ回路Ｌ１
の初期化を図るものであって、上記実施の形態１に係る
冗長回路と同様に貫通電流を削減するという効果を奏す
るとともに、実施の形態１に係る冗長回路より回路を構
成する素子数が少ないため、より小さいレイアウト面積
で所望のラッチ動作を実現できるという利点がある。
憶装置の冗長回路は、電源投入時から期間Ｔｄの間ノー
ドＢの電位をハイと固定することによりラッチ回路Ｌ１
の初期化を図るものであって、上記実施の形態１に係る
冗長回路と同様に貫通電流を削減するという効果を奏す
るとともに、実施の形態１に係る冗長回路より回路を構
成する素子数が少ないため、より小さいレイアウト面積
で所望のラッチ動作を実現できるという利点がある。
【００３０】［実施の形態３］図５は、本発明の実施の
形態３による半導体記憶装置の冗長回路の構成を示す回
路図である。図５のようにこの冗長回路は、図８に示さ
れる第２の従来の冗長回路の構成と同様に、ラッチ回路
Ｌ２と、ノードＡと接地ノードの間に接続されるヒュー
ズＦ１と、電源ノードとノードＡの間に接続される容量
Ｃ１と、ノードＢと接地ノードとの間に接続される容量
Ｃ２とを含む。ここで、ラッチ回路Ｌ２は上記実施の形
態１に係るものと同様なインバータ回路ＩＮＶと、ソー
スが電源ノードに、ドレインがノードＡに、ゲートがノ
ードＢに接続されたフィードバック用のＰチャネルＭＯ
ＳトランジスタＰ２とを含む。しかし、本発明の実施の
形態３に係る冗長回路は、図８に示される第２の従来の
冗長回路と、以下の点で構成が異なる。すなわち、本発
明の実施の形態３に係る冗長回路は、さらに、ソースが
電源ノードに、ドレインがノードＡに接続され、ゲート
には電源投入時に電源電位Ｖｃｃより期間Ｔｄだけ遅延
して立上がる信号Ｖｄが与えられるＰチャネルＭＯＳト
ランジスタＰ３を含み、高抵抗Ｒ１は含まない。
形態３による半導体記憶装置の冗長回路の構成を示す回
路図である。図５のようにこの冗長回路は、図８に示さ
れる第２の従来の冗長回路の構成と同様に、ラッチ回路
Ｌ２と、ノードＡと接地ノードの間に接続されるヒュー
ズＦ１と、電源ノードとノードＡの間に接続される容量
Ｃ１と、ノードＢと接地ノードとの間に接続される容量
Ｃ２とを含む。ここで、ラッチ回路Ｌ２は上記実施の形
態１に係るものと同様なインバータ回路ＩＮＶと、ソー
スが電源ノードに、ドレインがノードＡに、ゲートがノ
ードＢに接続されたフィードバック用のＰチャネルＭＯ
ＳトランジスタＰ２とを含む。しかし、本発明の実施の
形態３に係る冗長回路は、図８に示される第２の従来の
冗長回路と、以下の点で構成が異なる。すなわち、本発
明の実施の形態３に係る冗長回路は、さらに、ソースが
電源ノードに、ドレインがノードＡに接続され、ゲート
には電源投入時に電源電位Ｖｃｃより期間Ｔｄだけ遅延
して立上がる信号Ｖｄが与えられるＰチャネルＭＯＳト
ランジスタＰ３を含み、高抵抗Ｒ１は含まない。
【００３１】次に、本発明の実施の形態３に係る半導体
記憶装置の冗長回路の動作を説明する。ＰチャネルＭＯ
ＳトランジスタＰ３のゲートには、電源投入後期間Ｔｄ
だけ遅れて立上がる信号Ｖｄが入力されるため、電源投
入後期間ＴｄはＰチャネルＭＯＳトランジスタＰ３はオ
ンとなりノードＡの電位が電源電位Ｖｃｃによって引上
げられる。ここで、ヒューズＦ１が切断されていれば、
ノードＡの電位は“Ｈ”レベルを保持するとともに、Ｎ
チャネルＭＯＳトランジスタＮ１がオンとなるため、ノ
ードＢの電位が接地電位に引かれ出力電位Ｖｏｕｔは
“Ｌ”レベルとなる。なお、この場合フィードバック用
のＰチャネルＭＯＳトランジスタＰ２がオンとなってノ
ードＡの電位ＶA が電源電位Ｖｃｃに引上げられるた
め、ノードＡの電位ＶA が“Ｈ”レベル、出力電位Ｖｏ
ｕｔが“Ｌ”レベルというデータが安定してラッチされ
る。
記憶装置の冗長回路の動作を説明する。ＰチャネルＭＯ
ＳトランジスタＰ３のゲートには、電源投入後期間Ｔｄ
だけ遅れて立上がる信号Ｖｄが入力されるため、電源投
入後期間ＴｄはＰチャネルＭＯＳトランジスタＰ３はオ
ンとなりノードＡの電位が電源電位Ｖｃｃによって引上
げられる。ここで、ヒューズＦ１が切断されていれば、
ノードＡの電位は“Ｈ”レベルを保持するとともに、Ｎ
チャネルＭＯＳトランジスタＮ１がオンとなるため、ノ
ードＢの電位が接地電位に引かれ出力電位Ｖｏｕｔは
“Ｌ”レベルとなる。なお、この場合フィードバック用
のＰチャネルＭＯＳトランジスタＰ２がオンとなってノ
ードＡの電位ＶA が電源電位Ｖｃｃに引上げられるた
め、ノードＡの電位ＶA が“Ｈ”レベル、出力電位Ｖｏ
ｕｔが“Ｌ”レベルというデータが安定してラッチされ
る。
【００３２】一方、ヒューズＦ１が接続されていれば、
ノードＡの電位ＶA は接地電位に引かれるため“Ｌ”レ
ベルとなるとともに、ＰチャネルＭＯＳトランジスタＰ
１がオンとなることによって、ノードＢの電位が電源電
位Ｖｃｃに引上げられるため、出力電位Ｖｏｕｔが
“Ｈ”レベルとなる。
ノードＡの電位ＶA は接地電位に引かれるため“Ｌ”レ
ベルとなるとともに、ＰチャネルＭＯＳトランジスタＰ
１がオンとなることによって、ノードＢの電位が電源電
位Ｖｃｃに引上げられるため、出力電位Ｖｏｕｔが
“Ｈ”レベルとなる。
【００３３】また、ヒューズＦ１の切断に失敗し、ヒュ
ーズＦ１が完全に切断されなかった場合には、容量Ｃ１
を介しての電源電位ＶｃｃとのカップリングおよびＰチ
ャネルＭＯＳトランジスタＰ３を介しての電源電位Ｖｃ
ｃの作用により、電源投入後期間Ｔｄの間ノードＡの電
位ＶA が“Ｈ”レベルとなって出力電位Ｖｏｕｔが
“Ｌ”レベルとなり、ヒューズＦ１が切断されている場
合と同じデータがラッチされる。
ーズＦ１が完全に切断されなかった場合には、容量Ｃ１
を介しての電源電位ＶｃｃとのカップリングおよびＰチ
ャネルＭＯＳトランジスタＰ３を介しての電源電位Ｖｃ
ｃの作用により、電源投入後期間Ｔｄの間ノードＡの電
位ＶA が“Ｈ”レベルとなって出力電位Ｖｏｕｔが
“Ｌ”レベルとなり、ヒューズＦ１が切断されている場
合と同じデータがラッチされる。
【００３４】以上より、本実施の形態３に係る半導体記
憶装置の冗長回路は電源投入時から時間Ｔｄの間ノード
Ａの電位ＶA をハイと固定することによりラッチ回路Ｌ
２の初期化を図るものであって、また、電源投入時から
期間Ｔｄ経過後にＰチャネルＭＯＳトランジスタＰ３が
オフとなるので、ヒューズＦ１の切断に失敗しヒューズ
Ｆ１が完全に切断されなかった場合に、高抵抗などを介
しての貫通電流をなくし、上記実施の形態１に係る冗長
回路と同様に、動作時の消費電流が低減できるという効
果を得ることができる。
憶装置の冗長回路は電源投入時から時間Ｔｄの間ノード
Ａの電位ＶA をハイと固定することによりラッチ回路Ｌ
２の初期化を図るものであって、また、電源投入時から
期間Ｔｄ経過後にＰチャネルＭＯＳトランジスタＰ３が
オフとなるので、ヒューズＦ１の切断に失敗しヒューズ
Ｆ１が完全に切断されなかった場合に、高抵抗などを介
しての貫通電流をなくし、上記実施の形態１に係る冗長
回路と同様に、動作時の消費電流が低減できるという効
果を得ることができる。
【００３５】［実施の形態４］図６は、本発明の実施の
形態４による半導体記憶装置の冗長回路の構成を示す回
路図である。図６のようにこの冗長回路は、上記実施の
形態３において図５に示されたラッチ回路Ｌ２、ヒュー
ズＦ１、容量Ｃ１、容量Ｃ２とを含み、さらに、ソース
が電源ノードに接続され、ゲートには電源投入時に電源
電位Ｖｃｃより期間Ｔｄだけ遅延して立上がる信号Ｖｄ
が与えられるＰチャネルＭＯＳトランジスタＰ３と、ソ
ースが接地ノードに、ドレインがノードＢに、ゲートが
上記ＰチャネルＭＯＳトランジスタＰ３のドレインに接
続されたＮチャネルＭＯＳトランジスタＮ２とを含む。
形態４による半導体記憶装置の冗長回路の構成を示す回
路図である。図６のようにこの冗長回路は、上記実施の
形態３において図５に示されたラッチ回路Ｌ２、ヒュー
ズＦ１、容量Ｃ１、容量Ｃ２とを含み、さらに、ソース
が電源ノードに接続され、ゲートには電源投入時に電源
電位Ｖｃｃより期間Ｔｄだけ遅延して立上がる信号Ｖｄ
が与えられるＰチャネルＭＯＳトランジスタＰ３と、ソ
ースが接地ノードに、ドレインがノードＢに、ゲートが
上記ＰチャネルＭＯＳトランジスタＰ３のドレインに接
続されたＮチャネルＭＯＳトランジスタＮ２とを含む。
【００３６】次に、本実施の形態４に係る半導体記憶装
置の冗長回路の動作を説明する。電源投入後期間Ｔｄに
おいては、ＰチャネルＭＯＳトランジスタＰ３のゲート
に“Ｌ”レベルの信号Ｖｄが入力するため、Ｐチャネル
ＭＯＳトランジスタＰ３はその期間でオンとなり、Ｎチ
ャネルＭＯＳトランジスタＮ２もオンとなる。よって、
ノードＢの電位は接地電位に引かれ、かつ、Ｐチャネル
ＭＯＳトランジスタＰ２がオンとなるため、ノードＡの
電位ＶA は電源電位Ｖｃｃに引上げられる。またこのと
き、ＮチャネルＭＯＳトランジスタＮ１がオンとなるた
め、ノードＢの電位はさらに接地電位に引かれる。この
ことから、電源投入後期間Ｔｄの間にノードＢの電位を
ローと固定することによってラッチ回路Ｌ２の初期化が
図られ、ノードＡの電位ＶA が“Ｈ”レベル、出力電位
Ｖｏｕｔが“Ｌ”レベルというデータがラッチされる。
ここで、ヒューズＦ１が切断されている場合にはノード
Ａの電位ＶA は容量Ｃ１を介して電源電位Ｖｃｃに引上
げられるため、ノードＡの電位ＶA は“Ｈ”レベルに安
定し、また、これにより出力電位Ｖｏｕｔはさらに
“Ｌ”レベルに安定する。
置の冗長回路の動作を説明する。電源投入後期間Ｔｄに
おいては、ＰチャネルＭＯＳトランジスタＰ３のゲート
に“Ｌ”レベルの信号Ｖｄが入力するため、Ｐチャネル
ＭＯＳトランジスタＰ３はその期間でオンとなり、Ｎチ
ャネルＭＯＳトランジスタＮ２もオンとなる。よって、
ノードＢの電位は接地電位に引かれ、かつ、Ｐチャネル
ＭＯＳトランジスタＰ２がオンとなるため、ノードＡの
電位ＶA は電源電位Ｖｃｃに引上げられる。またこのと
き、ＮチャネルＭＯＳトランジスタＮ１がオンとなるた
め、ノードＢの電位はさらに接地電位に引かれる。この
ことから、電源投入後期間Ｔｄの間にノードＢの電位を
ローと固定することによってラッチ回路Ｌ２の初期化が
図られ、ノードＡの電位ＶA が“Ｈ”レベル、出力電位
Ｖｏｕｔが“Ｌ”レベルというデータがラッチされる。
ここで、ヒューズＦ１が切断されている場合にはノード
Ａの電位ＶA は容量Ｃ１を介して電源電位Ｖｃｃに引上
げられるため、ノードＡの電位ＶA は“Ｈ”レベルに安
定し、また、これにより出力電位Ｖｏｕｔはさらに
“Ｌ”レベルに安定する。
【００３７】一方、ヒューズＦ１が接続されている場合
は、電源投入時より期間Ｔｄ経過後においてＰチャネル
ＭＯＳトランジスタＰ３のゲートには“Ｈ”レベルの信
号Ｖｄが入力するためＰチャネルＭＯＳトランジスタＰ
３はオフとなり、ＮチャネルＭＯＳトランジスタＮ２が
オフとなると同時に、ヒューズＦ１を介して接地電位に
引下げられるので、ノードＡの電位ＶA は“Ｌ”レベル
となる。よってこのとき、ＰチャネルＭＯＳトランジス
タＰ１はオンとなり、ノードＢの電位は電源電位Ｖｃｃ
に引上げられるため、出力電位Ｖｏｕｔは“Ｈ”レベル
となる。なお、このときＰチャネルＭＯＳトランジスタ
Ｐ２はオフ状態となる。
は、電源投入時より期間Ｔｄ経過後においてＰチャネル
ＭＯＳトランジスタＰ３のゲートには“Ｈ”レベルの信
号Ｖｄが入力するためＰチャネルＭＯＳトランジスタＰ
３はオフとなり、ＮチャネルＭＯＳトランジスタＮ２が
オフとなると同時に、ヒューズＦ１を介して接地電位に
引下げられるので、ノードＡの電位ＶA は“Ｌ”レベル
となる。よってこのとき、ＰチャネルＭＯＳトランジス
タＰ１はオンとなり、ノードＢの電位は電源電位Ｖｃｃ
に引上げられるため、出力電位Ｖｏｕｔは“Ｈ”レベル
となる。なお、このときＰチャネルＭＯＳトランジスタ
Ｐ２はオフ状態となる。
【００３８】また、ヒューズＦ１の切断に失敗し、ヒュ
ーズＦ１が完全に切断されなかった場合には、電源投入
時より期間Ｔｄの間になされる初期化によってノードＡ
の電位ＶA は“Ｈ”レベルに保持されるため、この場合
においても、ヒューズＦ１が完全に切断されている場合
と同じデータをラッチできることとなり、出力電位Ｖｏ
ｕｔは“Ｌ”レベルとなる。
ーズＦ１が完全に切断されなかった場合には、電源投入
時より期間Ｔｄの間になされる初期化によってノードＡ
の電位ＶA は“Ｈ”レベルに保持されるため、この場合
においても、ヒューズＦ１が完全に切断されている場合
と同じデータをラッチできることとなり、出力電位Ｖｏ
ｕｔは“Ｌ”レベルとなる。
【００３９】以上より、本実施の形態４に係る半導体記
憶装置の冗長回路によれば、上記実施の形態３に係る半
導体記憶装置の冗長回路と同様に、高抵抗などを介して
の貫通電流を削減でき、動作時の消費電流が低減できる
という効果を得ることができる。
憶装置の冗長回路によれば、上記実施の形態３に係る半
導体記憶装置の冗長回路と同様に、高抵抗などを介して
の貫通電流を削減でき、動作時の消費電流が低減できる
という効果を得ることができる。
【図１】 この発明の実施の形態１による半導体記憶装
置の冗長回路の構成を示す回路図である。
置の冗長回路の構成を示す回路図である。
【図２】 図１の半導体記憶装置の冗長回路の動作を説
明するためのタイミング図である。
明するためのタイミング図である。
【図３】 この発明の実施の形態による半導体記憶装置
の冗長回路における遅延回路の構成を示す回路図であ
る。
の冗長回路における遅延回路の構成を示す回路図であ
る。
【図４】 この発明の実施の形態２による半導体記憶装
置の冗長回路の構成を示す回路図である。
置の冗長回路の構成を示す回路図である。
【図５】 この発明の実施の形態３による半導体記憶装
置の冗長回路の構成を示す回路図である。
置の冗長回路の構成を示す回路図である。
【図６】 この発明の実施の形態４による半導体記憶装
置の冗長回路の構成を示す回路図である。
置の冗長回路の構成を示す回路図である。
【図７】 第１の従来の半導体記憶装置の冗長回路の構
成を示す回路図である。
成を示す回路図である。
【図８】 第２の従来の半導体記憶装置の冗長回路の構
成を示す回路図である。
成を示す回路図である。
【図９】 第３の従来の半導体記憶装置の冗長回路の構
成を示す回路図である。
成を示す回路図である。
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６ ＮチャネルＭＯ
Ｓトランジスタ、Ｐ１，Ｐ２，Ｐ３ ＰチャネルＭＯＳ
トランジスタ、Ｌ１，Ｌ２ ラッチ回路、ＩＮＶ イン
バータ回路、Ｒ１ 高抵抗、Ｃ１，Ｃ２，Ｃｄ 容量、
Ｆ１ ヒューズ、Ｖｃｃ 電源電位。
Ｓトランジスタ、Ｐ１，Ｐ２，Ｐ３ ＰチャネルＭＯＳ
トランジスタ、Ｌ１，Ｌ２ ラッチ回路、ＩＮＶ イン
バータ回路、Ｒ１ 高抵抗、Ｃ１，Ｃ２，Ｃｄ 容量、
Ｆ１ ヒューズ、Ｖｃｃ 電源電位。
Claims (6)
- 【請求項１】 第１のノードに接続されるヒューズと、 入力側が前記第１のノードに接続され、出力側が第２の
ノードに接続されるラッチ回路と、 電源投入時から所定期間前記第１のノードまたは前記第
２のノードの電位をハイまたはローと固定することによ
って前記ラッチ回路の初期化を図る初期化手段とを備え
る半導体記憶装置の冗長回路。 - 【請求項２】 前記ヒューズは、電源ノードと前記第１
のノードとの間に接続され、 前記ラッチ回路は、 入力側が前記第１のノードに接続され、出力側が前記第
２のノードに接続されるインバータ回路と、 ソースが接地ノードに、ドレインが前記第１のノード
に、ゲートが前記第２のノードに接続される第１のＮチ
ャネルＭＯＳトランジスタとを含み、 前記初期化手段は、 ソースが接地ノードに、ドレインが前記第１のノードに
接続された第２のＮチャネルＭＯＳトランジスタと、 ソースが電源ノードに、ドレインが前記第２のＮチャネ
ルＭＯＳトランジスタのゲートに接続され、ゲートには
電源投入時に電源電位より所定期間遅延して立上がる信
号が与えられるＰチャネルＭＯＳトランジスタとを含
む、請求項１に記載の半導体記憶装置の冗長回路。 - 【請求項３】 前記ヒューズは、電源ノードと前記第１
のノードとの間に接続され、 前記ラッチ回路は、 入力側が前記第１のノードに接続され、出力側が前記第
２のノードに接続されるインバータ回路と、 ソースが接地ノードに、ドレインが前記第１のノード
に、ゲートが前記第２のノードに接続されるＮチャネル
ＭＯＳトランジスタとを含み、 前記初期化手段は、ソースが電源ノードに、ドレインが
前記第２のノードに接続され、ゲートには電源投入時に
電源電位より所定期間遅延して立上がる信号が与えられ
るＰチャネルＭＯＳトランジスタを含む、請求項１に記
載の半導体記憶装置の冗長回路。 - 【請求項４】 前記ヒューズは、接地ノードと前記第１
のノードとの間に接続され、 前記ラッチ回路は、 入力側が前記第１のノードに接続され、出力側が前記第
２のノードに接続されるインバータ回路と、 ソースが電源ノードに、ドレインが前記第１のノード
に、ゲートが前記第２のノードに接続される第１のＰチ
ャネルＭＯＳトランジスタとを含み、 前記初期化手段は、ソースが電源ノードに、ドレインが
前記第１のノードに接続され、ゲートには電源投入時に
電源電位より所定期間遅延して立上がる信号が与えられ
る第２のＰチャネルＭＯＳトランジスタを含む、請求項
１に記載の半導体記憶装置の冗長回路。 - 【請求項５】 前記ヒューズは、接地ノードと前記第１
のノードとの間に接続され、 前記ラッチ回路は、 入力側が前記第１のノードに接続され、出力側が前記第
２のノードに接続されるインバータ回路と、 ソースが電源ノードに、ドレインが前記第１のノード
に、ゲートが前記第２のノードに接続される第１のＰチ
ャネルＭＯＳトランジスタとを含み、 前記初期化手段は、 ソースが電源ノードに接続され、ゲートには電源投入時
に電源電位より所定期間遅延して立上がる信号が与えら
れる第２のＰチャネルＭＯＳトランジスタと、 ソースが接地ノードに、ドレインが前記第２のノード
に、ゲートが前記第２のＰチャネルＭＯＳトランジスタ
のドレインに接続されたＮチャネルＭＯＳトランジスタ
とを含む、請求項１に記載の半導体記憶装置の冗長回
路。 - 【請求項６】 電源投入時に電源電位より所定期間遅延
して立上がる前記信号を作成する遅延手段をさらに備
え、 前記遅延手段は、 ドレインとゲートが接続された１個または直列接続から
なる複数のＮチャネルＭＯＳトランジスタと、 前記ＮチャネルＭＯＳトランジスタのソース端と接地ノ
ードとの間に接続される少なくとも１つの容量とを含
み、電源電位を入力として前記ソース端より前記信号を
出力する、請求項２から５のいずれかに記載の半導体記
憶装置の冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332081A JPH09171698A (ja) | 1995-12-20 | 1995-12-20 | 半導体記憶装置の冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332081A JPH09171698A (ja) | 1995-12-20 | 1995-12-20 | 半導体記憶装置の冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09171698A true JPH09171698A (ja) | 1997-06-30 |
Family
ID=18250941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332081A Withdrawn JPH09171698A (ja) | 1995-12-20 | 1995-12-20 | 半導体記憶装置の冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09171698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188546A (ja) * | 1998-12-21 | 2000-07-04 | Nec Corp | Ｐｌｌのロック判定回路 |
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
-
1995
- 1995-12-20 JP JP7332081A patent/JPH09171698A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188546A (ja) * | 1998-12-21 | 2000-07-04 | Nec Corp | Ｐｌｌのロック判定回路 |
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |