JP3319395B2

JP3319395B2 - 半導体素子のリダンダント装置

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Publication number: JP3319395B2
Application number: JP19360098A
Authority: JP
Inventors: 永南呉
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1997-06-26
Filing date: 1998-06-25
Publication date: 2002-08-26
Anticipated expiration: 2018-06-25
Also published as: TW388878B; JPH1126594A; KR19990003769A; US6100748A; KR100268784B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子のリダン
ダント装置に関し、より詳しくは正常チップか否かに従
い既使用済みの高電圧発生器の動作を制御するようにな
った半導体素子のリダンダント装置に関する。

【０００２】

【従来の技術】一般に、ディラム（DRAM）又は同期式メ
モリ素子を構成している多数の微細セル（cell）中よ
り、いずれか一つでも欠陥が生じることになればそのＤ
ＲＡＭは正常機能を行うことができなくなる。

【０００３】従って、この場合ＤＲＡＭ又は同期式メモ
リ素子内に設けられた予備メモリセルを利用して不良セ
ルを取替えることにより、歩留り（yield ）を高めるリ
ダンダンシ方式を採用している。

【０００４】特に、このようなリダンダンシ方式の場合
メモリのリダンダンシセル（Redundancy Cell ）はサブ
アレイブロック別に設けられるが、例えば１６メガディ
ラムの場合２５６Ｋセルアレイ毎に予備ロー及びカラム
を予め設けておき、欠陥（Fail）が生じて不良になった
メモリセルをロー（Row ）／カラム（Column）単位に
し、予備メモリセル（即ち、リダンダンシセル）に置換
する方式が主に用いられる。

【０００５】再言すれば、ウェーハプロセス（Wafer Pr
ocess ）が終了すれば予備セルのアドレス信号に取替え
るプログラミングを内部回路に対して行う。これに従
い、実際の使用に際し不良ラインに該当するアドレスが
入力されると予備ラインに選択が変更されることにな
る。該プログラム方式には、過電流ヒューズを溶解切断
してしまう電気ヒューズ方式、レーザビームでヒューズ
を焼却切断してしまう方式等がある。

【０００６】ところが、従来には正常チップ（メモリセ
ル）とリペアチップに内蔵された高電圧発生器は、電源
電圧がターンオンすると常に動作をする。従って、正常
チップのみ動作する場合には、不必要な電源損失が発生
するとの問題が生じる。

【０００７】さらに、詳しく説明すれば、正常チップの
場合リペア実施のためのヒューズブローイング（fuse b
lowing）を全然しないため、リペアアドレスイネーブル
パスは遮断される。よって、リペアアドレス生成にのみ
係る高電圧発生器は、高電圧（例えば、１. ５Vcc 以
上）より低い電圧（Vcc −Vt程度；高電圧発生器のリン
グオシレータがディスエーブルされると、電源電圧ター
ンオン時にチャージポンプを動作させる前に誘起される
プリチャージ電圧レベル）を保持しても、正常チップ動
作時には何等問題がない。

【０００８】それにも拘らず、従来には電源電圧がター
ンオンすると高電圧発生器は常に動作状態を保持し、こ
のため不必要な電力損失が発生した。

【０００９】

【発明が解決しようとする課題】従って、本発明は前述
した従来の問題点の解決のためなされたものであり、正
常チップか不良チップかを判断して正常チップの場合、
既使用済みの高電圧発生器をディスエーブルさせること
により、待機時の不必要な電力損失を防止することが可
能な半導体素子のリダンダント装置を提供することにそ
の目的がある。

【００１０】

【課題を解決すための手段】前記の目的を達成するため
本発明の好ましい実施形態によれば、正常チップか否か
により所定の制御信号を出力するヒューズプログラム手
段と、該ヒューズプログラム手段からの制御信号に従い
イネーブル／ディスエーブルされる高電圧発生手段、及
び該高電圧発生手段のイネーブル可否に従い動作するオ
ンチップリダンダントデコーディング手段を備えた半導
体素子のリダンダント装置が提供される。

【００１１】

【発明の実施の形態】以下、本発明の実施形態に対し添
付の図を参照してより詳細に説明する。

【００１２】本発明の実施形態に係る半導体素子のリダ
ンダント装置は、図１に示すように正常チップか否かの
可否に従い制御信号（enb ）を出力するヒューズプログ
ラム手段（１０）と、該ヒューズプログラム手段（１
０）から出力する制御信号に従い高電圧発生動作を行う
高電圧発生手段（２０）、及び複数個のリダンダントデ
コーダ（３０ａ〜３０ｎ）を備えて前記高電圧発生手段
（２０）のイネーブル可否に従い動作オンチップリダン
ダントデコーディング手段（３０）で構成される。

【００１３】ここで、前記ヒューズプログラム手段（１
０）は図２に示すように、Ｖｃｃ端子と接地端の間に相
互直列接続したヒューズ（２０１）とキャパシタ（２０
２）、及び該ヒューズ（２０１）とキャパシタ（２０
２）の間に接続し制御信号（enb ；ヒューズ状態検出信
号の反転信号）を出力する第１インバータ（２０３）
と、前記ヒューズ（２０１）とキャパシタ（２０２）及
び前記第１インバータ（２０３）の間のノード（Ｎ２０
１）と接地端の間に設けられたＮＭＯＳトランジスタ
（２０４）、及び入力側が前記第１インバータ（２０
３）の出力端と、前記ＮＭＯＳトランジスタ（２０４）
のゲートに接続されヒューズ状態検出信号のシフト信号
を発生させる第２インバータ（２０５）で構成される。

【００１４】そして、前記高電圧発生手段（２０）は高
電圧（Vpp ）レベルを感知してポンプのターンオン／タ
ーンオフ信号を作る高電圧レベル検出器（２２）と、該
高電圧レベル検出器（２２）から出力する信号を入力さ
れ、それに相応するオシレーション信号を出力するリン
グオシレータ（２４；ring oscillator ）、及び該リン
グオシレータ（２４）から出力するオシレーション信号
に対応し、ポンプ動作で高電圧を生成して出力するチャ
ージポンプ（２６；charge pump ）で構成される。

【００１５】好ましくは、前記高電圧発生手段（２０）
は前記ヒューズプログラム手段（１０）からの制御信号
（enb ）が正常チップを意味する信号の場合、プリチャ
ージされた最初の電圧（即ち、Vcc （又はVdd ）−Vt
（Vtは閾電圧をいう））を保持することになる。

【００１６】前記高電圧レベル検出器（２２）は、図３
に示すように高電圧レベルを感知する感知部（２２ａ）
と、該感知部（２２）の信号を後述するリングオシレー
タ（２４）に伝達するドライバ（２２ｂ）で構成され
る。

【００１７】ここで、前記感知部（２２ａ）は差動アン
プの電流ミラー形態に相互連結された複数のＮＭＯＳト
ランジスタ（３０１、３０２）と、該複数のＮＭＯＳト
ランジスタ（３０１、３０２）と接地端の間に設けら
れ、それぞれのゲートが前記ヒューズプログラム手段
（１０）の制御信号出力端（enb ）に接続されたＮＭＯ
Ｓトランジスタ( ３０３、３０４）と、前記ＮＭＯＳト
ランジスタ（３０１）のドレインと高電圧端（Vpp ）の
間に設けられながらゲートは電源電圧に接続されたＰＭ
ＯＳトランジスタ（３０５）と、前記ＮＭＯＳトランジ
スタ（３０１）のドレインと高電圧端（Vpp ）の間に相
互直列に接続された複数のダイオード型ＮＭＯＳトラン
ジスタ（３０６、３０７、３０８）と、それぞれのゲー
トが接地端に接続されたまま電源電圧端と、前記ＮＭＯ
Ｓトランジスタ（３０２）のドレインの間に相互直列に
接続された複数のＰＭＯＳトランジスタ（３０９、３１
０、３１１）で構成される。

【００１８】前記ＰＭＯＳトランジスタ（３０５）は、
高電圧レベルに従い前記ＮＭＯＳトランジスタ（３０
１、３０８）の間のノード（Ｎ３０１）に一定電流を供
給し、前記ノード（Ｎ３０１）のフローティング状態を
防止する。

【００１９】前記直列接続された複数のＮＭＯＳトラン
ジスタ（３０６、３０７、３０８）はノード（Ｎ３０
１）に高電圧レベルを伝達し、ノード（Ｎ３０１）の電
位より高電圧レベルが“３Vt”以上高くなれば導通され
て電流をノード（Ｎ３０１）に供給することになる。

【００２０】一方、前記複数のＰＭＯＳトランジスタ
（３０９、３１０、３１１）は、電源電圧（Vcc ）に伴
う電流を出力ノード（Ｎ３０２）に供給することにな
る。

【００２１】そして、前記ドライバ部（２２ｂ）は前記
出力ノード（Ｎ３０２）に相互直列接続された複数のイ
ンバータ（３１２、３１３）で構成され、前記感知部
（２２ａ）の状態を最終出力端（vppdet）に伝達するこ
とになる。

【００２２】前記した構成の高電圧発生手段（２０）で
の動作に対しリペアチップの場合、即ち、前記ヒューズ
プログラム手段（１０）からの制御信号（enb ）がロジ
ックハイレベルを有する場合に対して説明すれば、電源
電圧に伴う高電圧の電位を設けるため、電流ミラー構造
のＮＭＯＳトランジスタ（３０１、３０２）のノード
（Ｎ３０１、Ｎ３０２）に流入する電流差を比べること
により、出力信号（vppdet）のロジックレベル状態を決
定する。

【００２３】再言すれば、高電圧（Vpp ）が低い場合
（Vn301<Vn302 ）には出力信号（vppdet）がロジックハ
イ状態を保持することになり、高電圧（Vpp ）が高い場
合（Vn301>Vn302 ）には出力信号（vppdet）がロジック
ロー状態を保持することになる。

【００２４】さらに、前記高電圧発生手段（２０）内の
リングオシレータ（２４）は図４に示すように、チェー
ン形態に相互接続された時間遅延素子としての複数のイ
ンバータ（４０２、４０３、４０４、４０５）の中間に
ともに接続されてチェーン形態の接続構造をなし、リン
グオシレータ臨界経路の信号（即ち、enb 、vppdet）を
入力され周期的なパルスイネーブル、又はディスエーブ
ルを決定する制御ゲートとしてのナンドゲート（４０
１）と、入力側が前記インバータ（４０５）とナンドゲ
ート（４０１）の間のノード（Ｎ４０１）に接続し、最
終出力信号（vpposc）を生成するバッファとしてのイン
バータ（４０６）で構成される。

【００２５】ここで、前記チェーン結合構造の複数のイ
ンバータ（４０２、４０３、４０４、４０５）は、ナン
ドゲート（４０１）の状態に従い最終出力ノード（即
ち、vpposcノード）に周期的なパルス信号を送り出すこ
とになる。

【００２６】一方、前記高電圧発生手段（２０）内のチ
ャージポンプ（２６）は図５に示すように、前記リング
オシレータ（２４）から出力する信号（vpposc）を利用
して後述するポンプ部（２６ｂ）で必要とするタイミン
グセットを提供する制御部（２６ａ）と、この制御部
（２６ａ）からのタイミングセットによりポンピング動
作を行い高電圧（Vpp ）を発生させるポンプ部（２６
ｂ）で構成される。

【００２７】ここで、前記制御部（２６ａ）は前記リン
グオシレータ（２４）の出力端（vpposc）に相互直列接
続された時間遅延素子としての複数のインバータ（５０
１、５０２、５０３、５０４）と、前記リングオシレー
タ（２４）の出力信号（vpposc）と、前記インバータ
（５０４）の出力信号をノア処理するノアゲート（５０
５）と、電源電圧端と接地端の間に設けられたまま、そ
れぞれのゲートが前記インバータ（５０２）の出力端に
共通接続したＣＭＯＳインバータ形態のＰＭＯＳトラン
ジスタ（５０６）とＮＭＯＳトランジスタ（５０７）、
及び該ＮＭＯＳトランジスタ（５０７）のソースと接地
端の間に設けられたままゲートは、前記インバータ（５
０４）の出力端に接続したＮＭＯＳトランジスタ（５０
８）で構成される。

【００２８】そして、前記ポンプ部（２６ｂ）はキャパ
シタ（５０９）を介して前記ノアゲート（５０５）の出
力端（Ｎ５０１）と、電源電圧の間に相互並列接続した
ＮＭＯＳダイオード（５１２）とＮＭＯＳトランジスタ
（５１３）、及びキャパシタ（５１０）を介して前記イ
ンバータ（５０２）の出力端（Ｎ５０３）と電源電圧端
の間に設けられながら、前記ＮＭＯＳトランジスタ（５
１３）とクロス接続したＮＭＯＳトランジスタ（５１
４）と、該ＮＭＯＳトランジスタ（５１４）と並列に接
続したＮＭＯＳトランジスタ（５１５）、及びキャパシ
タ（５１１）を介して前記ＣＭＯＳインバータ形態のＰ
ＭＯＳトランジスタ（５０６）の出力端（Ｎ５０６）
と、電源電圧端の間に設けられたままゲートは、前記キ
ャパシタ（５１０）とＮＭＯＳトランジスタ（５１４）
の間のノード（Ｎ５０４）に接続したＮＭＯＳトランジ
スタ（５１６）、及び前記キャパシタ（５１１）とＮＭ
ＯＳトランジスタ（５１６）の間のノード（Ｎ５０７）
と、高電圧出力端（vpp ）の間に設けられたままゲート
は、前記キャパシタ（５０９）とＮＭＯＳトランジスタ
（５１３）の間のノード（Ｎ５０２）に接続したＮＭＯ
Ｓトランジスタ（５１７）、及び該ＮＭＯＳトランジス
タ（５１７）のソースと電源電圧端の間に設けられたＮ
ＭＯＳのダイオード（５１８）で構成される。

【００２９】前述した構成のチャージポンプ（２６）の
動作に対し図６のタイミング図を参照して説明すれば、
先ず本発明の実施形態ではリペアチップの場合にのみ前
記リングオシレータ（２４）から周期的なパルス信号の
出力信号（vpposc）がチャージポンプ（２６）に印加さ
れるが、一旦、チャージポンプ（２６）のプリチャージ
のため（ａ）のプリチャージタイミングセットのよう
に、リングオシレータ（２４）の出力信号が“ロジック
ロー”から“ロジックハイ”に転移すれば、２入力ノア
ゲート（５０５）の出力側（即ち、Ｎ５０１）は（ｂ）
に示すように、“ロジックハイ”から“ロジックロー”
に転移する。

【００３０】次いで、キャパシタ（５０９）の反対側ノ
ード（Ｎ５０２）は（ｃ）に示すように、“高電圧（Vd
d ＋V ）”から“ロジックハイ（Vdd ）”に転移されＮ
ＭＯＳトランジスタ（５１７）をターンオフさせ、順次
ノード（Ｎ５０３）は（ｄ）に示すように、インバータ
（５０１、５０２）を経て所定の時間遅延後に“ロジッ
クロー”から“ロジックハイ”に転移し、キャパシタ
（５１０）の反対側ノード（５０４）を（ｅ）に示すよ
うに、“ロジックハイ”から“高電圧（Vdd ＋V）”に
転移させることによりＮＭＯＳトランジスタ（５１６）
をターンオンさせる。

【００３１】さらに、ノード（Ｎ５０５）はインバータ
（５０３、５０４）を介し所定時間遅延後に（ｆ）に示
すように、“ロジックロー”から“ロジックハイ”に転
移してＮＭＯＳトランジスタ（５０８）をターンオンさ
せ、それにより（ｇ）に示すようにノード（Ｎ５０６）
は“ロジックハイ”から“ロジックロー”に転移され、
キャパシタ（５１１）の反対側ノード（Ｎ５０７）が
（ｈ）に示すように“高電圧（Vdd ＋V ）”から“ロジ
ックハイ”に転移されることにより、チャージポンプ
（２６）のプリチャージ動作を終了することになる。

【００３２】その後、チャージポンプ（２６）の電荷ポ
ンピングのため（ａ）に示すように、チャージポンプタ
イミングセットのようにリングオシレータ（２４）の出
力信号（vpposc）が“ロジックハイ”から“ロジックロ
ー”に転移すれば、前記ノード（Ｎ５０３）は（ｄ）に
示すようにインバータ（５０１、５０２）を経て所定時
間遅延後、“ロジックハイ”から“ロジックロー”に転
移することになり、それにより、キャパシタ（５１０）
の反対側のノード（Ｎ５０４）は（ｅ）に示すように、
“高電圧（Vdd ＋V ）”から“ロジックハイ”に転移し
てＮＭＯＳトランジスタ（５１６）をターンオフさせ
る。

【００３３】さらに、前記オシレータ（２４）の出力信
号（vpposc）が“ロジックハイ”から“ロジックロー”
に転移するに従いＰＭＯＳトランジスタ（５０６）がタ
ーンオンされて（ｇ）に示すようにノード（Ｎ５０６）
は“ロジックロー”から“ロジックハイ”に転移され、
キャパシタ（５１１）の反対側ノード（５０７）は
（ｈ）に示すように“ロジックハイ”から“高電圧（Vd
d ＋V ）”に昇圧される。

【００３４】一方、前記ノード（Ｎ５０６）はインバー
タ（５０３、５０４）を経て所定時間遅延後に（ｆ）に
示すように“ロジックハイ”から“ロジックロー”に転
移され、それにより、２入力ノアゲート（５０５）の出
力端（Ｎ５０１）は“ロジックロー”から“ロジックハ
イ”に転移され、キャパシタ（５０９）の反対側ノード
（Ｎ５０２）は（ｃ）に示すように“ロジックハイ”か
ら“高電圧（Vdd ＋V）”に転移される。

【００３５】したがって、前記ＮＭＯＳトランジスタ
（５１７）はターンオンされ、既に昇圧されているノー
ド（Ｎ５０７）とチャージポンプ（２６）の出力端（vp
p ）の間にチャージ共有（charge sharing）が発生し、
最終出力（vpp ）は昇圧動作を終了することになる。

【００３６】次いで、所定時間経過後、前述した動作を
繰り返し前記最終出力（vpp ）の電位が十分高電圧に昇
圧されると、前記リングオシレータ（２４）の出力信号
（vpposc）はこれ以上周期的なパルス信号を生成しない
ためチャージポンプ（２６）のポンピング動作は発生し
なくなる。

【００３７】その後、さらに別の時間経過後に前記チャ
ージポンプ（２６）の出力ノード（vpp ）で流失する電
荷（charge）が発生すれば、前記出力ノード（vpp ）の
電位は強くなり、その際、前記リングオシレータ（２
４）の出力信号は周期的なパルス信号を再び生成して前
述の動作等を繰り返すことになる。

【００３８】尚、図６のタイミング図では省略したが正
常チップの場合、前記リングオシレータ（２４）の出力
信号（vpposc）は“ロジックロー”に固定されているた
めＮＭＯＳトランジスタ（５１７）はターンオンされ、
ただ、電源電圧端とチャージポンプ（２６）の出力端
（vpp ）の間に挿入されたＮＭＯＳ型ダイオード（５１
８）のみターンオンされ、前記チャージポンプ（２６）
の出力端（vpp ）の電位は“Vdd −Vt”に固定されてい
る。

【００３９】一方、図７は前記オンチップリダンダント
デコーディング手段（３０）内のリダンダントデコーダ
（例えば３０ａ）の内部回路であり、前記リダンダント
デコーダ（３０ａ）は三つのヒューズプログラム部（７
０６、７１２、７１８）と、該ヒューズプログラム（７
０６）のイネーブル信号と“Redpwrup”を合成する制御
信号部（７５０）、レベルシフタ（７３３、７３４）及
び出力部（７６０）で構成される。

【００４０】ここで、前記三つのヒューズプログラム部
（７０６、７１２、７１８）の内部構成は相互同一のた
め、ヒューズプログラム部（７０６）の内部構成に対し
てのみ説明する。

【００４１】前記ヒューズプログラム部（７０６）はＶ
ｄｄ端子と接地端の間に相互直列接続したヒューズ（７
０１）及びキャパシタ（７０２）と、該ヒューズ（７０
１）とキャパシタ（７０２）の間に接続した第１インバ
ータ（７０３）及び第２インバータ（７０５）と、前記
ヒューズ（２０１）とキャパシタ（２０２）及び前記第
１インバータ（７０３）の間のノード（Ｎ７０１）と、
接地端の間に設けられながらゲートが前記第１インバー
タ（７０３）の出力側に接続したＮＭＯＳトランジスタ
（７０４）で構成され、前記第２インバータ（７０５）
の出力端（Ｎ７０４）を介しヒューズ状態検出信号を出
力させる。

【００４２】前記第２インバータ（７０５）の出力端
（Ｎ７０４）を介し出力されるヒューズ状態検出信号
は、リダンダントカラムプリデコーダ（即ち、リダンダ
ントデコーダ（３０ａ）を意味する）のグローバルイネ
ーブル信号であり、故障カラムを取替えない場合（即
ち、正常カラムを用いる場合）、最終出力（rya67i）の
プリチャージ状態（即ち、後述するＮＭＯＳトランジス
タ（７４３）が導通し“rya67i”がロジックロー状態）
と、後述するレベルシフタ（７３３、７３４）のディス
エーブル（即ち、ノード（７１２）が“ロジックロ
ー”）信号を生成する。

【００４３】そして、前記ヒューズプログラム部（７１
２、７１８）は出力により補数信号（ノード（Ｎ７０
６）及びノード（Ｎ７０７）、ノード（Ｎ７０９）及び
ノード（Ｎ７１０））を生成し、後述するレベルシフタ
（７３３、７３４）のアドレス入力を提供する。

【００４４】さらに、前記制御信号部（７５０）は“Re
dpwrup”を反転させるインバータ（７１９）と、入力側
が前記ヒューズプログラム部（７０６）の出力端（Ｎ７
０４）と前記インバータ（７１９）の出力端（Ｎ７１
１）にそれぞれ接続され、その入力信号等をノア処理す
るノアゲート（７２０）で構成される。

【００４５】また、前記レベルシフタ（７３３、７３
４）は相互同一の内部構成を取るため、レベルシフタ
（７３３）の内部構成に対してのみ説明する。

【００４６】前記レベルシフタ（７３３）は、前記チャ
ージポンプ（２６）の出力信号端（vpp ）にソースが接
続されながらその出力信号（vpp ）がバルク電圧で印加
されるよう接続した複数のＰＭＯＳトランジスタ（７２
１、７２２、７２３、７２４）と、ドレインは前記ＰＭ
ＯＳトランジスタ（７２１）のソースと接続し、ゲート
はヒューズプログラム部（７１２）の出力端（ノード
（Ｎ７０６））に接続したＮＭＯＳトランジスタ（７２
５）と、前記ＰＭＯＳトランジスタ（７２２）と接地端
の間に設けられながらドレインとソースが相互接続した
複数のＮＭＯＳトランジスタ（７２６、７２７）と、前
記ＰＭＯＳトランジスタ（７２３）と接地端の間に設け
られながらドレインとソースが相互接続した複数のＮＭ
ＯＳトランジスタ（７２８、７２９）と、ドレインは前
記ＰＭＯＳトランジスタ（７２４）のソースと接続し、
ゲートはヒューズプログラム部（７１２）の出力端（ノ
ード（Ｎ７０７））に接続したＮＭＯＳトランジスタ
（７３０）と、ゲートが前記ヒューズプログラム部（７
１８）の出力端（ノード（Ｎ７０９））に接続し、ドレ
インが前記ＮＭＯＳトランジスタ（７２５、７３０）の
ソース（即ち、ノード（Ｎ７１７））に接続したＮＭＯ
Ｓトランジスタ（７３１）、及びゲートが前記制御信号
部（７５８）の出力端（即ち、ノード（Ｎ７１２））に
接続されながら、前記ＮＭＯＳトランジスタ（７３１）
と接地端の間に設けられたＮＭＯＳトランジスタ（７３
２）で構成される。

【００４７】そして、前記ＰＭＯＳトランジスタ（７２
１）のゲートはＰＭＯＳトランジスタ（７２２）のドレ
イン（即ち、ノード（Ｎ７１４））に接続し、そのＰＭ
ＯＳトランジスタ（７２２）のゲートは、前記ＰＭＯＳ
トランジスタ（７２１）のドレインとＮＭＯＳトランジ
スタ（７２５）のドレインの間（即ち、ノード（Ｎ７１
３））、及び前記ＮＭＯＳトランジスタ（７２６）のゲ
ートに接続される。

【００４８】さらに、前記ＰＭＯＳトランジスタ（７２
４）のゲートはＰＭＯＳトランジスタ（７２３）のドレ
イン（即ち、ノード（Ｎ７１５））に接続し、そのＰＭ
ＯＳトランジスタ（７２３）のゲートは前記ＰＭＯＳト
ランジスタ（７２４）のドレインとＮＭＯＳトランジス
タ（７３０）のドレインの間（即ち、ノード（Ｎ７１
５））、及び前記ＮＭＯＳトランジスタ（７２９）のゲ
ートに接続される。

【００４９】尚、前記ＮＭＯＳトランジスタ（７２７）
のゲートと前記ＮＭＯＳトランジスタ（７２８）のゲー
トは、相互接続されながら前記制御信号（７５０）を構
成するインバータ（７１９）の出力端（即ち、ノード
（Ｎ７１１））に共通接続される。

【００５０】そして、前記出力部（７６０）は正常プリ
デコーディング入力信号（gya67<3:0>）の中で正常プリ
デコーディング入力信号（gya67<0>）の端子と最終出力
端（rya67i）の間に接続されながら、ゲートは前記ノー
ド（Ｎ７１４）に接続したＮＭＯＳトランジスタ（７３
５）と、正常プリデコーディング入力信号（gya67<3:0
>）中で正常プリデコーディング入力信号（gya67<1>）
の端子と最終出力端（rya67i）の間に接続されながら、
ゲートは前記ノード（Ｎ７１５）に接続したＮＭＯＳト
ランジスタ（７３６）と、正常プリデコーディング入力
信号（gya67<3:0>）の中で正常プリデコーディング入力
信号（gya67<2>）の端子と最終出力端（rya67i）の間に
接続されながら、ゲートはレベルシフタ（７３４）内の
ノード（Ｎ７１９）に接続したＮＭＯＳトランジスタ
（７３７）と、正常プリデコーディング入力信号（gya6
7<3:0>）中で正常プリデコーディング入力信号（gya67<
3>）の端子と、最終出力端（rya67i）の間に接続されな
がら、ゲートはレベルシフタ（７３４）内のノード（Ｎ
７２０）に接続したＮＭＯＳトランジスタ（７３８）
と、最終出力端（rya67i）と接地端の間に接続されなが
ら、ゲートは前記ヒューズプログラム部（７０６）の出
力端（即ち、ノード（Ｎ７０４））に接続したＮＭＯＳ
トランジスタ（７４３）、及びそれぞれの正常プリデコ
ーディング入力信号（gya67<3:0>）の端子と接地端の間
に挿入された逆方向ダイオード構造の複数のＮＭＯＳト
ランジスタ（７３９、７４１、７４２）で構成される。

【００５１】ここで、前記ＮＭＯＳトランジスタ（７４
３）は正常カラム動作時に最終出力信号（rya67i）にプ
リチャージ電位（例えば、接地電位）を保持させる。

【００５２】さらに、前記複数のＮＭＯＳトランジスタ
（７３９、７４０、７４１、７４２）は、前記それぞれ
の正常プリデコーディング入力信号（gya67<3:0>）が過
重なネガティブ電位状態を有することを防止する。

【００５３】前記のように構成されたリダンダントデコ
ーダ（３０ａ）の動作に対して説明すれば、先ずリペア
チップの待機時（“Redpwrup”信号がロジックロー）制
御信号部（７５０）内のノード（Ｎ７１１）にゲートが
接続したＮＭＯＳトランジスタ（７２７、７２８）がタ
ーンオンするに従い、レベルシフタ（７３３）内のノー
ド（Ｎ７１４、Ｎ７１５）が接地電位となる。

【００５４】次いで、前記ノード（Ｎ７１４）にゲート
が接続したＰＭＯＳトランジスタ（７２１）がターンオ
ンするに従い、ノード（Ｎ７１３）はＶｐｐ電位（１．
５Vcc 程度）を保持することになり、前記ノード（Ｎ７
１５）にゲートが接続したＰＭＯＳトランジスタ（７２
４）がターンオンするに従い、ノード（Ｎ７１６）はＶ
ｐｐ電位（１ .５Vcc 程度）を保持することになる。

【００５５】この際、ＰＭＯＳトランジスタ（７２２、
７２３）はターンオフ状態であり、ＮＭＯＳトランジス
タ（７２６、７２９）はターンオン状態であり、ＮＭＯ
Ｓトランジスタ（７２５、７３０）はターンオフ状態で
あり、ノード（Ｎ７１７）と接地端の間に直列接続した
ＮＭＯＳトランジスタ（７３１、７３２）のゲートに
は、ヒューズプログラマブルアドレスとグローバルイネ
ーブル信号（即ち、ノード（Ｎ７１２））が印加され
る。

【００５６】リペアチップの活性化の際には、前記ノー
ド（Ｎ７１３）及びノード（Ｎ７１６）にＶｐｐ電位で
プリチャージされている信号中の一つが、前記ＮＭＯＳ
トランジスタ（７２５又は７３０、７３１と７３２）の
導通状態に従い接地電圧で放電され、それに従い出力ノ
ード（Ｎ７１４、Ｎ７１５）中の一つがＶｐｐ電位で上
昇してデコーディングを終了することになる。

【００５７】デコーディングが終了すれば、前記出力部
（７６０）を構成する複数のＮＭＯＳトランジスタ（７
３５、７３６、７３７、７３８）中でいずれか一つのト
ランジスタが導通するに従い、該当する正常プリデコー
ディング入力信号を最終出力信号（rya67i）に伝送する
ことになる。

【００５８】次いで、前記のように構成された本発明の
実施形態に係る半導体素子のリダンダント装置の動作に
対し説明すれば次の通りである。

【００５９】電源電圧がターンオンすると、前記ヒュー
ズプログラム手段（１０）はヒューズブローイング（bl
owing ）の状態に従い“enb ”補数信号を提供し、高電
圧発生手段（２０）は正常チップ又はリペアチップのそ
れぞれの場合に対応する“vpp”信号の電圧レベルを伝
達し、オンチップリダンダントデコーディング手段（３
０）は前記“vpp ”信号、及びリペアしたアドレス状態
に従いそれぞれに対応する出力信号を生成する。

【００６０】再言すれば、正常チップの場合に前記ヒュ
ーズプログラム手段（１０）の出力信号は、ヒューズブ
ローイングとなっていないため“enb ”は“ロジックロ
ー”状態を保持し、電源電圧がターンオンしても前記高
電圧発生手段（２０）内の高電圧レベル検出器（２２）
はチャージポンプ（２６）をイネーブルさせる状態、即
ち“vppdet”信号を“ロジックハイ”状態に保持する
が、前記高電圧レベル検出器（２２）内の差動アンプ形
態の感知部（２２ａ）は、前記“enb ”の制御を受けて
電流パスを遮断し、“vpposc”又は前記“enb ”の制御
を受けてパルス信号を生成しなくなり、“vpp ”信号は
電源電圧がターンオンする時“ vpp”ノードにプリチャ
ージされていた電圧レベル（Vcc −Vt）を保持すること
になる。

【００６１】尚、前記オンチップリダンダントデコーデ
ィング手段（３０）もまた、ヒューズブローイングがな
っていなかったためプリデコーディングされたアドレス
バスが遮断され、さらに、その内部のリダンダントデコ
ーダ（３０ａ〜３０ｎ）イネーブル信号もディスエーブ
ルされているので“vpp ”電圧レベルは電源電圧がター
ンオンする際“vpp ”ノードにプリチャージされていた
電圧レベル（Vcc −Vt）を保持することになる。

【００６２】これに反し、リペアチップの場合に前記ヒ
ューズプログラム手段（１０）の出力信号は、ヒューズ
ブローイングされたため“enb ”が“ロジックハイ状
態”になり、電源電圧がターンオンすると順次前記高電
圧レベル検出器（２２）でチャージポンプ（２６）をイ
ネーブルさせる状態、即ち“vppdet”信号を“ロジック
ハイ”状態にし、それに従いリングオシレータ（２４）
では前記“vppdet”信号が“ロジックハイ”状態の間に
のみパルス信号（vpposc）を生成することになる。

【００６３】電源電圧がターンオンする際、ｖｐｐノー
ドにプリチャージされていた電圧レベル（Vcc −Vt）は
前記パルス信号（vpposc）がチャージポンプ（２６）の
動作により高電圧（１. ５Vcc ）に上昇し、その後には
前記高電圧レベル検出器（２２）の制御を受けて高電圧
を保持することになる。

【００６４】一方、このように生成された高電圧（Vpp
）は、前記オンチップリダンダントデコーディング手
段（３０）を駆動し、さらに他のヒューズプログラムに
より生成されたアドレス選択装置によりプリデコーディ
ングしたアドレスをリダンダントデコーダ（３０ａ〜３
０ｎ中の一つ）から受け入れることになる。

【００６５】

【発明の効果】以上説明したように、本発明によれば正
常チップの場合に既に使用された高電圧発生手段をディ
スエーブルさせることにより、特に、待機時の電力消費
を低減できるだけでなく結果的に低電力（Low Power ）
を実現することができるメモリ動作を可能にする。

【図面の簡単な説明】

【図１】本発明の好ましい実施形態に係る半導体素子の
リダンダント装置のブロック構成図である。

【図２】図１に示すヒューズプログラム部の内部構成を
示した回路図である。

【図３】図１に示す高電圧発生器内の高電圧レベル検出
器の内部構成を示した回路図である。

【図４】図１に示す高電圧発生器内のリングオシレータ
の内部構成を示した回路図である。

【図５】図１に示す高電圧発生器内のチャージポンプ部
の内部構成を示した回路図である。

【図６】図１に示す高電圧発生器内のチャージポンプ部
のタイミング図である。

【図７】図１に示すオンチップリダンダントデコーダ部
内のリダンダントデコーダの内部構成を示した回路図で
ある。

【符号の説明】

１０ヒューズプログラム手段２０高電圧発生手段２２高電圧レベル検出器２２ａ感知部２２ｂドライバ部２４リングオシレータ２６チャージポンプ２６ａ制御部２６ｂポンプ部３０オンチップリダンダントデコーディング手段３０ａ〜３０ｎリダンダントデコーダ７０６、７１２、７１８ヒューズプログラム部７３３、７３４レベルシフタ７５０制御信号部７６０出力部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G11C 11/401 H01L 21/822 H01L 21/8242 H01L 27/108 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】チップの状態が正常か否かを判定する制
御信号を出力するヒューズプログラム手段と、前記ヒューズプログラム手段からの制御信号により第１
電圧、又は第２電圧を出力する高電圧発生手段及び前記
高電圧発生手段から出力する前記第１電圧、又は第２電
圧により動作するオンチップリダンダントデコーディン
グ手段を備え、前記チップの状態が正常の場合に前記高電圧発生手段は
前記第１電圧を出力し、前記チップの状態が不良の場合
には前記高電圧発生手段は前記第２電圧を出力し、前記
第１電圧は待機状態での前記高電圧発生手段の出力電圧
であり、前記第２電圧は前記第１電圧より高い電圧であ
ることを特徴とする半導体素子のリダンダント装置。
【請求項２】前記高電圧発生手段は、前記ヒューズプログラム手段からの制御信号に応じて高
電圧レベルを感知する高電圧レベル検出器と、前記高電圧レベル検出器から出力する信号を受信してオ
シレーション信号を出力するリングオシレータと、前記リングオシレータから出力するオシレーション信号
によりポンピングされる高電圧を発生させるチャージポ
ンプで構成され、前記チャージポンプから出力する高電圧は、前記第２電
圧であることを特徴とする請求項１記載の半導体素子の
リダンダント装置。